JP3862990B2 - Bullet ball machine - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、弾球遊技機における当選判定に関し、詳しくは、始動入賞口への打球の入賞に基づいて行われる抽選用の乱数をハードウェアにより生成する当選判定に関する。
【０００２】
【従来の技術】
従来から弾球遊技機においては、遊技盤上の遊技領域に始動入賞口と称される入賞口を設け、この始動入賞口への打球の入賞に基づいて当選の判定を行い、この当選結果に基づいて遊技者の所定の利益（たとえば、いわゆる大当たり遊技）を提供するようなものが広く普及している。
【０００３】
このような弾球遊技機では、通常、遊技の制御を担うＣＰＵの基準クロック等をソフトウェアでカウントし、前記始動入賞口への入賞を契機としてこのカウントの値を乱数として取得して当選の判定を行っている。なお、乱数の発生源たる基準クロック等のカウントは、たとえば１ずつ加算されていくというように、規則的に行われるため厳密な意味での乱数ではないが、その取得の契機が前記始動入賞口への入賞というランダムに発生する事象であるため、このように取得されたカウントの値は、実質的に乱数として機能するものである。このような乱数はソフトウェア乱数と称される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のような方法で乱数を発生させるときには、ソフトウェア処理の負担が大きくなるという弊害が生じていた。
加えて、ソフトウェア処理の関係上、カウンタの加算間隔をミリ秒単位とせざるを得ないというソフトウェア乱数の性質上、カウンタの１周期が比較的長くなるという問題点があった。したがって、カウント値と比較する当選乱数値が複数ある場合にこれらを近接して設定することや、乱数の全範囲を大きくすると、カウンタの１周期に要する時間が長くなり、その結果、当たりとなる乱数値を取り得る時間が限定される点から、不正防止上困難である等の問題があった。
【０００５】
さらに、近年では、乱数値の更新とＣＰＵの動作とが同期することから、入賞信号を操作して強制的に当選させる等の不正行為が行われるという新たな問題が生じ、この問題の解決は急務となっている。
そこで、本発明は、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定を実現させることを目的とする。
【０００６】
【課題を解決するための手段】
上記の課題に鑑み、本発明に係る弾球遊技機は、打球の入賞により始動入賞信号を発生させる始動入賞口と、所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、前記乱数クロック及び前記反転クロックのうちの一方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、前記始動入賞信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、前記ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、所定の条件に基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする。
【０００７】
上記の構成により、ハードウェアによる乱数の発生が可能となっている。
また、上記の構成から、
▲１▼クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力によりラッチ信号が出力され、
▲２▼クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力によりラッチ信号が出力され、
▲３▼クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力によりラッチ信号が出力され、及び、
▲４▼クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力によりラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。
【０００８】
また、上記の課題に鑑み、本発明に係る弾球遊技機は、打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、前記乱数クロック及び前記反転クロックのうちの一方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、前記第１始動入賞信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、前記第２始動入賞信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、前記第１ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、前記第２ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする。
【０００９】
上記の構成により、ハードウェアによる乱数の発生が可能となっている。
また、上記の構成から、
▲１▼クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
▲２▼クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
▲３▼クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、並びに、
▲４▼クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。さらに、２つの始動入賞口への入賞が同時又はきわめて短い間隔の間で生じた場合であっても、これらの入賞が互いに干渉することなく、別個にカウントを乱数として取得することが可能となっている。
【００１０】
また、本発明に係る弾球遊技機においては、上記の始動入賞口を３個以上設ける場合であっても、それらにそれぞれ対応するラッチ信号出力回路及びカウント値記憶回路を設けることで、各始動入賞口への入賞が同時又はきわめて短い間隔の間で生じた場合であっても、これらの入賞が互いに干渉することなく別個にカウントを乱数として取得することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の１の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態に係る弾球遊技機10の遊技盤20の外観を正面図で示したものである。図２は、本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。図３及び図４は、本実施の形態の構成要素をツリー図にて概念的に示したものである。図５は、本実施の形態における乱数発生装置50を回路図で示したものである。図６は、本実施の形態において生成する信号をタイミングチャートで示したものである。そして、図７から図１０までは、本実施の形態における乱数の取得及び利用の手順をフローチャートで示したものである。
【００１２】
（１）弾球遊技機の外観
本実施の形態に係る弾球遊技機10の遊技盤20の外観について図１を参照しつつ以下に説明する。
遊技盤20のほぼ中央には、３桁の絵柄の組合せから成る「特別図柄」を液晶画面にて変動表示させる図柄表示装置21が位置する。なお、この特別図柄のうち、３桁がいずれも同一種類の絵柄の組合せから成るものを「大当たり図柄」と称する。また、この図柄表示装置21の上方には４個の特別図柄保留ランプ90、90、90、90が設けられている。
【００１３】
上記図柄表示装置21の下方には、打球が入賞可能な第１始動入賞口22が設けられている。この第１始動入賞口22の開口部には、第１始動入賞口22の幅を拡大する拡大装置91が設けられる。この拡大装置91は、通常は打球１個は通過し得るが２個は同時に通過し得ない程度の幅を保つが、これが拡大すると、落下する打球を拾うような形となり、結果として第１始動入賞口22への入賞が容易となる。また、この第１始動入賞口22から通じる打球の流路には、打球の入賞を検知する第１始動入賞センサ23が設けられている。
【００１４】
上記第１始動入賞口22の下方には、アタッカーユニット92が取り付けられており、その一部が、後述の大当たり遊技の際に開放する大入賞口26となっている。また、このアタッカーユニット92の左右両端には、入賞口93、93が設けられている。更に、このアタッカーユニット16の前面には、７セグメント発光ダイオードによる普通図柄表示装置94が設けられるとともに、その周囲には４個の普通図柄保留ランプ95、95、95、95が設けられている。この普通図柄表示装置94には、「５」、「６」及び「７」の３種類の数字から選ばれる１桁の数字から成る「普通図柄」が表示される。なお、これらの普通図柄のうち、「７」を「拡大図柄」と称する。
【００１５】
前記図柄表示装置21の左側には、打球が通過可能なゲート96が設けられる。このゲート96には、打球の通過を検知する図示しないセンサが設けられている。
前記図柄表示装置21の右側には、打球が入賞可能な第２始動入賞口24が設けられる。この第２始動入賞口24から通じる打球の流路には、打球の入賞を検知する第２始動入賞センサ25が設けられている。
【００１６】
また、前記第１始動入賞口22の左方及び右方にも入賞口93、93が設けられる。更に、遊技盤20下端には、上記第１始動入賞口22、第２始動入賞口24、大入賞口26、及び各入賞口93、93、93、93のいずれにも入賞し得なかった打球が排出されるアウト口97が設けられている。
遊技盤20には、上記以外にも、打球の落下方向に変化を付けるための風車98、98、98、98、98、98及び釘（図示せず）が設けられている。また、遊技盤20の前面は、図示しないガラス板で覆われている。更に、遊技盤20の下方には図示しない弾球ハンドル、賞球払出口、球受け皿が位置している。
【００１７】
（２）遊技の概要
この弾球遊技機10における遊技の概要は、以下の通りである。
まず、前記図示しない弾球ハンドルを遊技者が操作することで、遊技盤20に打球が弾球される。この打球は、各風車98、98、98、98、98、98や前記図示しない釘等に接触しながら、遊技盤20を落下する。そして、落下の過程で各入賞口93、93、93、93のいずれかに入賞すると、前記図示しない賞球払出口から５球の賞球が遊技者に払い出される。
【００１８】
打球がゲート96を通過すると、普通図柄表示装置94において普通図柄が変動を開始する。そして、通常の場合、変動が開始してから３０秒が経過すると、変動の開始時点で既に決定されている所定の普通図柄が停止表示される。この停止表示される普通図柄が拡大図柄の「７」であるときには、拡大装置91が0.5秒間作動し、第１始動入賞口22の幅が拡大することで、第１始動入賞口22への入賞が容易となる。また、停止表示される普通図柄が拡大図柄でない「５」又は「６」のときには拡大装置91は作動しないが、この場合でも、第１始動入賞口22への入賞は可能である。なお、普通図柄表示装置94における変動表示の最中に打球がゲート96を通過した場合には、普通図柄保留ランプ95、95、95、95が最大４個まで点灯することとなっている。すなわち、この普通図柄保留ランプ95、95、95、95が点灯している個数分に相当する回数だけ、以後の普通図柄表示装置94の作動が保証されることとなっている。
【００１９】
そして、第１始動入賞口22又は第２始動入賞口24への入賞があると、前記図示しない賞球払出口から５球の賞球が遊技者に払い出されるのに加え、図柄表示装置21が作動し、図柄の変動が開始される。この変動の結果、停止表示される特別図柄が前記大当たり図柄の場合には、「大当たり遊技」が発生する。この大当たり遊技においては、普段は閉鎖している大入賞口26が開放する。大入賞口26への入賞があると、前記図示しない賞球払出口から１５球の賞球が遊技者に払い出される。この大入賞口26は、開放して３０秒経過するか、又は１０球の入賞があるかのいずれかにより一旦閉鎖する。そして、この大入賞口26が開放している間に、この大入賞口26の内部に設けられている図示しないＶゾーンへの入賞があると、大入賞口26は一旦閉鎖した後、再度開放することとなっている。これにより、大入賞口26の開放は、最大１６回連続することが可能となっている。また、大入賞口26が１６回開放し終えるか、又は大入賞口26の開放中に上記Ｖゾーンへの入賞がなかった場合には、この大当たり遊技は終了する。なお、図柄表示装置21における変動表示の最中などに打球が第１始動入賞口22又は第２始動入賞口24に入賞した場合には、特別図柄保留ランプ90、90、90、90が最大４個まで点灯することとなっている。すなわち、この特別図柄保留ランプ90、90、90、90が点灯している個数分に相当する回数だけ、以後の図柄表示装置21の作動が保証されることとなっている。
【００２０】
（３）遊技盤
本実施の形態に係る弾球遊技機10では、上述の通り、遊技盤20上に、図柄表示装置21における特別図柄の変動表示の契機となる入賞が発生する始動入賞口が２個設けられる。これらを第１始動入賞口22及び第２始動入賞口24と称する。このいずれの始動入賞口への入賞によっても、同様に特別図柄の変動表示が行われることとなっている。
【００２１】
図３に示すように、第１始動入賞口22からの打球の流路には、光学センサを用いた第１始動入賞センサ23が設けられている。この第１始動入賞センサ23は、ハイ信号及びロー信号の２通りの状態をとる第１始動入賞信号を出力する。この第１始動入賞信号は、打球を検出していないとき（すなわち、検出用の光線が遮られていないとき）にはハイ信号を出力しているが、打球が通過している間（すなわち、検出用の光線が遮られているとき）のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第１始動入賞センサ23として使用されることもある。
【００２２】
第２始動入賞口24からの打球の流路には、光学センサを用いた第２始動入賞センサ25（図３参照）が設けられている。この第２始動入賞センサ25は、ハイ信号及びロー信号の２通りの状態をとる第２始動入賞信号を出力する。この第２始動入賞信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第２始動入賞センサ25として使用されることもある。
【００２３】
遊技盤20に設けられる大入賞口26は、前記図柄表示装置21における変動表示の結果所定の種類の特別図柄が表示された場合にソレノイド27の作動により開閉が行われる入賞口である。
（４）遊技制御装置
遊技制御装置15は、図３に示すように、弾球遊技機10の制御を制御プログラムに従って実行するメインコントロール部30と、このメインコントロール部30の制御とは無関係に乱数を発生させる乱数発生装置50とから構成される。
【００２４】
（４−１）メインコントロール部
（４−１−１）基準クロック発生回路、ＣＰＵ、ＲＯＭ、ＲＡＭ
メインコントロール部30には、基準クロック発生回路31が設けられている。この基準クロック発生回路31は、制御の中枢を担うＣＰＵ32の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生するものである。本実施の形態においては、基準クロック発生回路31は4.096ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。また、他の実施の形態においては、このパルスを適宜分周したものを基準クロックとすることもある。
【００２５】
また、ＣＰＵ32が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ33に記載されている。そして、制御の過程で生成及び変化するパラメータの数値は、ＲＡＭ34に一時的に記憶される。
（４−１−２）入力回路部
入力回路部35は、遊技制御装置15外からの入力情報及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。
【００２６】
具体的には、入力回路部35には、第１始動入賞センサ23からの入力信号が入力される第１センサ入力部36、第２始動入賞センサ25からの入力信号が入力される第２センサ入力部37、乱数発生装置50によって発生された乱数の上位８ビット分が入力される上位乱数読込部38及び下位８ビット分が入力される下位乱数読込部39が設けられている。
【００２７】
上記第１センサ入力部36及び第２センサ入力部37には、それぞれ、入賞信号のチャタリングを除去するコンデンサ及び論理反転する反転回路が設けられる。そのため、これらの入力部を通過する信号は、入賞時にはハイ信号として、また、非入賞時にはロー信号としてそれぞれ入力されることとなる。
（４−１−３）出力回路部
出力回路部40は遊技制御装置15外の電気部品への制御信号等の信号及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数を読み込むための信号を出力するためのもので、バッファ等のＩＣ等により構成される。
【００２８】
具体的には、出力回路部40には、前記図柄表示装置21や図示しない賞球制御装置等、遊技制御装置15からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部42、大入賞口26開閉用の前記ソレノイド27を駆動する駆動信号を出力するソレノイド駆動信号出力部43，遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部44及び遊技制御装置15が、第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部45が設けられている。
【００２９】
なお、他の実施の形態においては、第１読込信号及び第２読込信号は、出力回路部40を介さずにアドレスデコード回路により生成されたアドレス信号として直接出力する構成を採ることとしてもよい。
（４−２）乱数発生装置
次に、乱数発生装置の機能ブロックについて、図４を参照しつつ説明する。
【００３０】
乱数発生装置は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路51、乱数クロック反転回路55、第１ラッチ信号出力回路60、第２ラッチ信号出力回路65、クロックカウント回路70、第１カウント値記憶回路80及び第２カウント値記憶回路85により構成される。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。
【００３１】
（４−２−１）乱数クロック発生回路
乱数クロック発生回路51は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部52を備えている。
具体的には、前記の基準クロックとは非同期の14.9105MHzのクロック（以下、「原発振」とする）を発生する水晶発振器（OCS1）、及び、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路70（IC1からIC4まで）へ出力するフリップフロップ回路として機能する74HC74（IC15）により構成される。すなわち、図５のIC15のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部52たる1Q端子から出力する機能部分が、乱数クロック発生回路51の一部を構成することとなっている。
【００３２】
ここで、フリップフロップ回路を介在させたのは、発振器からの出力を直接出力すると、ファンアウト（出力端子のキャパシティオーバーによる誤動作）の問題や、また、波形に歪みを生じている場合があるためである。このように構成することにより、安定した波形のクロックを他のデバイスへ出力することが可能となっている。
【００３３】
また、他の実施の形態においては、上記した問題を回避するために、ゲートＩＣ等の他のデバイスを介在させることとしてもよい。
なお、他の実施の形態においては、先述の基準クロック発生回路31と同様に、回路構成として水晶振動子等の他のデバイスを使用してもよい。
さらに、発振周波数についても、上述の14.8105ＭＨｚに限定するものではないが、ＣＰＵ32用の基準クロック発生回路31による周波数と同一のものや、その整数倍の周波数を用いることは、基準クロックと同期した乱数生成を行う可能性があるために、好ましくない。
【００３４】
なお、本実施の形態では、上記のフリップフロップ回路（IC15）は、下記の乱数クロック反転回路55の機能をも兼ねることとしている。このように乱数クロック発生回路51の一部と乱数クロック反転回路55とで回路を共有することで、デバイス数の減少を図ることができる。
（４−２−２）乱数クロック反転回路
乱数クロック反転回路55（IC15）は、74HC74により構成されている。
【００３５】
すなわち、乱数クロック反転回路55は、上記乱数クロック発生回路51から乱数クロック出力部52（1Q）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部58（反転1Q）より第１ラッチ信号出力回路60（IC13）及び第２ラッチ信号出力回路65（IC14）へ出力するものである。すなわち、図５のIC15のうち、1Q端子から出力される信号を反転した信号を反転信号として、反転クロック出力部58たる反転1Q端子から出力する機能部分が、乱数クロック反転回路55を構成することとなっている。
【００３６】
すなわち、乱数クロックの立ち上がりエッジは反転クロックの立ち下がりエッジに、及び、乱数クロックの立ち下がりエッジは反転クロックの立ち上がりエッジにそれぞれ相当することになる（図６参照）。
なお、本実施の形態においては、フリップフロップ回路を用いて乱数クロック反転回路55を構成したが、他の実施の形態においては、これに変えてＮＯＴゲートなどのＩＣを用いて構成することとしても良い。
【００３７】
（４−２−３）クロックカウント回路
クロックカウント回路70は、乱数クロックを入力する乱数クロック入力部71と、計数したカウント値を出力するカウント出力部72とを備えている。
具体的には、図５に示すように、４ビットのインクリメントカウンタを４個（IC1からIC4まで）カスケード接続した回路で構成され、乱数クロック発生回路51により発生した乱数クロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。各インクリメントカウンタは、74HC161により構成される。
【００３８】
クロックカウント回路70には、乱数クロック入力部71（それぞれのCK端子）を経て前記乱数クロック発生回路51からの乱数クロックが入力される。
乱数クロックの入力により、まず、IC1において、「0000」から「1111」までカウントが加算される。そして、「1111」から再び「0000」になる際に、桁上がり信号がIC1のCO端子から、IC2のENT端子へ出力される。IC2においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。
【００３９】
同様に、IC3のカウント加算にはIC2からの桁上がり信号の入力が必要であり、また、IC4のカウント加算にはIC3からの桁上がり信号の入力が必要である。
このようにして、クロックカウント回路70により、１６ビットの二進数が生成されることとなっている。すなわち、１６桁の二進数のうち、IC1が最下位の４桁、IC2がその上の４桁、IC3がさらにその上の４桁及びIC4が最上位の４桁をそれぞれ担当している。
【００４０】
クロックカウント回路70により加算されているカウントは、カウント出力部72（それぞれのQA、QB、QC及びQD端子）を経て第１カウント値記憶回路80及び第２カウント値記憶回路85へ出力される。
なお、本実施の形態では、乱数クロック発生回路51により発生した乱数クロックによりカウントをインクリメントする構成としているが、別の実施の形態では、乱数クロック発生回路51により発生した乱数クロックを後述のラッチ信号出力回路に出力し、反転クロックを使用してインクリメントするように構成することとしてもよい。また、本実施の形態では、乱数クロックの立ち上がりエッジによってカウントをインクリメントしているが、他の実施の形態では、乱数クロックの立ち下がりエッジによりインクリメントすることとしてもよい。さらに、本実施の形態では、加算式のインクリメントカウンタを使用しているが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよい。
【００４１】
また、本実施の形態においては、１６ビットの乱数を４ビットカウンタ４個で生成しているが、他の実施の形態においては、これに限らず８ビット用のカウンタを２個用いるなど、適宜変更可能である。さらに、本実施の形態においては１６ビットの乱数を生成することとしているが、他の実施の形態においては、このビット数は１６に限らず適宜変更することとしてもよい。
【００４２】
（４−２−４）ラッチ信号出力回路
ラッチ信号出力回路は、第１始動入賞口22への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路60（IC13）と、第２始動入賞口24への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路65（IC14）とに分けられている。これらのいずれも、74HC74のフリップフロップ回路により構成されている。
【００４３】
第１ラッチ信号出力回路60には、前記乱数クロック反転回路55からの反転クロックが第１反転クロック入力部61（2CK）を経て入力される。これとともに、前記第１始動入賞センサ23からの第１始動入賞信号が第１始動信号入力部62（2D）を経て入力される。
そして、第１ラッチ信号出力回路60は、この第１始動入賞信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部61から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部63（2Q）を経て第１カウント値記憶回路80へ出力する。
【００４４】
ここで、上記の第１始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。そして、第１始動入賞信号における有効な出力幅（すなわち、入賞した打球が検出部の光線を遮っている時間）は、４msec（後述する入賞検出の単位）を超えることが保証されており、事実上の遅延（同期）可能な回路となっている。
【００４５】
第２ラッチ信号出力回路65には、前記乱数クロック反転回路55からの反転クロックが第２反転クロック入力部66（1CK）を経て入力される。これとともに、前記第２始動入賞センサ25からの第２始動入賞信号が第２始動信号入力部67（1D）を経て入力される。
そして、第２ラッチ信号出力回路65は、この第２始動入賞信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部66から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第２ラッチ信号として第２ラッチ信号出力部68（1Q）を経て第２カウント値記憶回路85へ出力する。
【００４６】
ここで、上記の第２始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。そして、第２始動入賞信号における有効な出力幅（すなわち、入賞した打球が検出部の光線を遮っている時間）は、４msec（後述する入賞検出の単位）を超えることが保証されており、事実上の遅延（同期）可能な回路となっている。
【００４７】
（４−２−５）カウント値記憶回路
カウント値記憶回路は、第１始動入賞口22への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路80と、第２始動入賞口24への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路85とに分けられている。
第１カウント値記憶回路80は、クロックカウント回路70によりカウントされた乱数値を前記の第１ラッチ信号出力回路60からの第１ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第１読込信号に基づいてその記憶した乱数を出力するものである。
【００４８】
第２カウント値記憶回路85は、クロックカウント回路70によりカウントされた乱数値を前記の第２ラッチ信号出力回路65からの第２ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第２読込信号に基づいてその記憶した乱数を出力するものである。
第１カウント値記憶回路80は、図５に示すように、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC5及びIC6）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC9及びIC10）とから構成される。
【００４９】
同様に、第２カウント値記憶回路85も、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC7及びIC8）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC11及びIC12）とから構成される。
第１カウント値記憶回路80のレジスタ部のうち、IC5には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC5のD1からD8までは第１カウント入力部81として機能し、IC5には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
【００５０】
第１カウント値記憶回路80のレジスタ部のうち、IC6には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC6のD1からD8までは第１カウント入力部81として機能し、IC6には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
【００５１】
第２カウント値記憶回路85のレジスタ部のうち、IC7には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC7のD1からD8までは第２カウント入力部86として機能し、IC7には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
【００５２】
第２カウント値記憶回路85のレジスタ部のうち、IC8には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC8のD1からD8までは第２カウント入力部86として機能し、IC8には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
【００５３】
第１カウント値記憶回路80のレジスタ部（IC5及びIC6）におけるCLK端子からは、第１ラッチ信号出力回路60からの第１ラッチ信号が入力される。すなわち、これらのCLK端子は、第１ラッチ信号入力部82として機能している。この第１ラッチ信号入力部82から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
【００５４】
第２カウント値記憶回路85のレジスタ部（IC7及びIC8）におけるCLK端子からは、第２ラッチ信号出力回路65からの第２ラッチ信号が入力される。すなわち、これらのCLK端子は、第２ラッチ信号入力部87として機能している。この第２ラッチ信号入力部87から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
【００５５】
第１カウント値記憶回路80のバッファ部（IC9及びIC10）におけるG1端子からは、前記第１読込信号出力部44からの第１読込信号（反転RD1及び反転RD2）が入力される。すなわち、これらのG1端子は、第１読込信号入力部83として機能している。この第１読込信号入力部83から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第１乱数出力部84として機能している。
【００５６】
なお、この第１乱数出力部84から出力される乱数のうち、IC9のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第１乱数出力部84から出力される乱数のうち、IC10のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
【００５７】
第２カウント値記憶回路85のバッファ部（IC11及びIC12）におけるG1端子からは、前記第２読込信号出力部45からの第２読込信号（反転RD3及び反転RD4）が入力される。すなわち、これらのG1端子は、第２読込信号入力部88として機能している。この第２読込信号入力部88から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第２乱数出力部89として機能している。
【００５８】
なお、この第２乱数出力部89から出力される乱数のうち、IC11のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第２乱数出力部89から出力される乱数のうち、IC12のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
【００５９】
（５）信号のタイミング
次に、本実施の形態における信号のタイミングを、図６のタイミングチャートを参照しつつ説明する。
乱数クロック発生回路51の水晶発振器(図５のOSC1)により発生された原発振は、乱数クロック発生回路51のフリップフロップ回路及び乱数クロック反転回路55を構成するIC15のCKから入力される。
【００６０】
この原発振（CK）の立ち上がりエッジの時点で、たとえばチャートのＡの時点のように、現に反転クロック出力部58（反転Q）から出力されてD端子よりフィードバックして入力されている信号がハイ信号である場合には、この信号と同じハイ信号が乱数クロックとして乱数クロック出力部52（Q）から出力される。同時に、この乱数クロック出力部52（Q）から出力される信号を反転させたロー信号が、反転クロックとして反転クロック出力部58（反転Q）から出力される。また、この反転クロックは、同時にD端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
【００６１】
一方、原発振（CK）の立ち上がりエッジの時点で、たとえばチャートのＢの時点のように、現に反転クロック出力部58（反転Q）から出力されてD端子よりフィードバックして入力されている信号がロー信号である場合には、この信号と同じロー信号が乱数クロックとして乱数クロック出力部52（Q）から出力される。同時に、この乱数クロック出力部52（Q）から出力される信号を反転させたハイ信号が、反転クロックとして反転クロック出力部58（反転Q）から出力される。また、この反転クロックは、同時にD端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
【００６２】
クロックカウント回路70（IC1からIC4まで）においては、乱数クロック入力部71（CK）から乱数クロックが入力される。この乱数クロックは、前記乱数クロック出力部52（Q）からのものとハイ信号及びロー信号の周期が同一である。この乱数クロックの立ち上がりエッジによって、クロックカウント回路70においてカウントがインクリメントすることとなっている。ここで、乱数クロックの立ち上がりエッジの直前後の時点では、カウントのインクリメントがまだ確定していない不安定な状態となっている。
【００６３】
第１ラッチ信号出力回路60（IC13）においては、第１ラッチ信号入力部82（CK）から反転クロックが入力される。この反転クロックは、前記乱数クロック出力部52（Q）からのものとはハイ信号及びロー信号の周期が逆転している。ここで、第１始動信号入力部62（D）から入力される第１始動信号が、たとえばチャートのＣの時点のように立ち上がりエッジを示すと、反転クロックのその次の立ち上がりエッジ（チャートのＥの時点）の入力を契機に、第１ラッチ信号出力部63（Q）から第１ラッチ信号が出力される。すなわち、第１ラッチ信号の出力は、乱数クロックから見れば立ち下がりエッジの時点と同期されることとなる。上記の信号の変動は、第２ラッチ信号出力回路65（IC14）においても同様である。
【００６４】
すなわち、チャートのＥの時点でラッチされるカウントは、その前の乱数クロックの立ち上がりの時点（Ｄ）でカウントのインクリメントがされているもので、Ｅの時点ではそのインクリメントが確定している状態となっている。つまり、カウントのインクリメントは乱数クロックの立ち上がりエッジの時点で行われるとともに、カウントのラッチは、そこから半周期遅れた乱数クロックの立ち下がりエッジの時点で行われることとなっている。したがって、常にインクリメントの確定した安定したカウントが乱数として取得されることを可能としている。
【００６５】
また、第１始動入賞口22及び第２始動入賞口24への入賞が同時に又はきわめて短い間隔で発生した場合であっても、同一のカウントに由来する乱数が別個にラッチされるようになっている。
（６）乱数の取得及び利用
次に、実際の遊技における乱数の取得及び利用の手順を、図７から図１０までのフローチャートを参照しつつ説明する。
【００６６】
弾球遊技機10の電源が投入されると、必要なパラメータの初期化等が行われた後、図７に示すメインルーチンに従って遊技の処理が実行される。
まず、R1に示す通常遊技処理サブルーチンが、図８及び図９に示すフローチャートに従って実行される。
通常遊技処理サブルーチンにおいては、まず、図８のS100に示す段階において、各入賞口93並びに第１始動入賞口22及び第２始動入賞口24への打球の入賞がチェックされる。
【００６７】
ここで、ＣＰＵ32の割込み周期は、本実施の形態においては約２msecに設定されている。そして、ある割込み周期においてロー信号が検出され、かつ、その次の割込み周期及びさらにその次の割込み周期と２回連続でハイ信号が検出された場合にのみ有効な入賞と判定される。したがって、本処理上、入賞信号は最低４msecの検出幅が得られないと入賞と判定されないが、本実施の形態においては少なくともこの検出幅が保証されるように始動入賞センサ等の各入賞センサがそれぞれ配置されている。
【００６８】
入賞があったときには、所定数の賞球を払い出す処理が実行される。そして、S110に示す段階へ進む。
S110に示す段階においては、第１始動入賞口22への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、図９のS180に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S120に示す段階へ進む。
【００６９】
S120に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち上位８ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信号（図５の反転RD2）が、第１カウント値記憶回路80の第１読込信号入力部83（IC10のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC6）に記憶されたカウント値が、バッファ部（IC10）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S130に示す段階へ進む。
【００７０】
S130に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S140に示す段階へ進む。
S140に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S150に示す段階へ進む。
【００７１】
S150に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号（図５の反転RD1）が、第１カウント値記憶回路80の第１読込信号入力部83（IC9のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC5）に記憶されたカウント値が、バッファ部（IC9）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S160に示す段階へ進む。
【００７２】
S160に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S170に示す段階へ進む。
S170に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS140に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、図９のS180に示す段階へ進む。
【００７３】
図９のS180に示す段階においては、第２始動入賞口24への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、S250に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S190に示す段階へ進む。
【００７４】
S190に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち上位８ビット分に対する第２読込信号が出力される。そして、その上位８ビット分の第２読込信号（図５の反転RD4）が、第２カウント値記憶回路85の第２読込信号入力部88（IC12のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC8）に記憶されたカウント値が、バッファ部（IC12）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S200に示す段階へ進む。
【００７５】
S200に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S210に示す段階へ進む。
S210に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S220に示す段階へ進む。
【００７６】
S220に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号（図５の反転RD3）が、第２カウント値記憶回路85の第２読込信号入力部88（IC11のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC7）に記憶されたカウント値が、バッファ部（IC11）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S230に示す段階へ進む。
【００７７】
S230に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S240に示す段階へ進む。
S240に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS210に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S250に示す段階へ進む。
【００７８】
S250に示す段階においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ34に保存される。そして、図７に示すメインルーチンへ戻る。
図７に示すメインルーチンにおいては、次に、R2に示す図柄変動処理サブルーチンが、図１０に示すフローチャートに従って実行される。
【００７９】
図柄変動処理サブルーチンにおいては、まず、図１０のS300に示す段階において、保留球数が１以上あるか否かが判断される。保留球数が０の場合には、図柄の変動処理は実行されず、図７に示すメインルーチンへ戻る。一方、保留球数が１以上の場合には、S310に示す段階へ進む。
S310に示す段階においては、保留球数から１が減算される。そして、S320に示す段階へ進む。
【００８０】
S320に示す段階においては、先の通常遊技処理サブルーチンにおいてＲＡＭ34に記憶された１６ビットの乱数（最大４個）のうち、最先に記憶されたものがＲＡＭ34上の当該記憶領域から、作業用の記憶領域へ読み込まれる。そして、当該記憶領域からは、この乱数は削除される。そして、S330に示す段階へ進む。
S330に示す段階においては、上記段階で作業用の記憶領域へ読み込まれた乱数が、判定用の数値と比較されることで、当選か否かが判定される。当選でない場合には、S350へ進む。一方、当選の場合には、S340に示す段階へ進む。
【００８１】
S340に示す段階においては、特別遊技フラグがセットされる。そして、S350に示す段階へ進む。
S350に示す段階においては、先の通常遊技処理サブルーチンのS250に示す段階において取得されたソフトウェア乱数を用いて当選の有無に応じた特別図柄の種類が決定された上で、当該特別図柄を最終的に表示するような変動表示が遊技盤20上の図柄表示装置21にて実行される。そして、図７に示すメインルーチンへ戻る。
【００８２】
図７に示すメインルーチンにおいては、次に、R3に示す特別遊技処理サブルーチンが実行される。
特別遊技処理サブルーチンにおいては、先の図柄変動処理サブルーチンのS340において特別遊技フラグがセットされている場合には、特別遊技、すなわち前記の大当たり遊技が実行される。そして、大当たり遊技の終了後、特別遊技フラグをクリアしてから、メインルーチンへ戻ることとなっている。一方、特別遊技フラグがセットされていない場合には、直ちにメインルーチンへ戻ることとなっている。
【００８３】
そして、メインルーチンにおいては、上述のR1からR3までのサブルーチンが繰り返されることで、遊技が継続されることとなっている。
【００８４】
【発明の効果】
本発明は、上記のように構成されているので、以下に記す効果を奏する。
すなわち、本発明においては、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定が実現させることなっている。
【図面の簡単な説明】
【図１】本実施の形態における弾球遊技機の遊技盤を正面図で示したものである。
【図２】本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。
【図３】本実施の形態の構成要素をツリー図にて概念的に示したものである。
【図４】本実施の形態の構成要素をツリー図にて概念的に示したものである。
【図５】本実施の形態における乱数発生装置を回路図で示したものである。
【図６】本実施の形態において生成する信号をタイミングチャートで示したものである。
【図７】本実施の形態における乱数の取得及び利用の手順におけるメインルーチンを示したものである。
【図８】本実施の形態における乱数の取得及び利用の手順における通常遊技処理サブルーチンの一部を示したものである。
【図９】本実施の形態における乱数の取得及び利用の手順における通常遊技処理サブルーチンの一部を示したものである。
【図１０】本実施の形態における乱数の取得及び利用の手順における図柄変動処理サブルーチンを示したものである。
【符号の説明】
10 弾球遊技機
15 遊技制御装置
20 遊技盤 21 図柄表示装置
22 第１始動入賞口 23 第１始動入賞センサ
24 第２始動入賞口 25 第２始動入賞センサ
26 大入賞口 27 ソレノイド
30 メインコントロール部
31 基準クロック発生回路
32 ＣＰＵ 33 ＲＯＭ
34 ＲＡＭ
35 入力回路部
36 第１センサ入力部 37 第２センサ入力部
38 上位乱数読込部 39 下位乱数読込部
40 出力回路部
42 サブ制御信号出力部
43 ソレノイド駆動信号出力部
44 第１読込信号出力部 45 第２読込信号出力部
50 乱数発生装置
51 乱数クロック発生回路
52 乱数クロック出力部
55 乱数クロック反転回路
58 反転クロック出力部
60 第１ラッチ信号出力回路
61 第１反転クロック入力部
62 第１始動信号入力部
63 第１ラッチ信号出力部
65 第２ラッチ信号出力回路
66 第２反転クロック入力部
67 第２始動信号入力部
68 第２ラッチ信号出力部
70 クロックカウント回路
71 乱数クロック入力部 72 カウント出力部
80 第１カウント値記憶回路
81 第１カウント入力部
82 第１ラッチ信号入力部
83 第１読込信号入力部 84 第１乱数出力部
85 第２カウント値記憶回路
86 第２カウント入力部
87 第２ラッチ信号入力部
88 第２読込信号入力部 89 第２乱数出力部
90 特別図柄保留ランプ 91 拡大装置
92 アタッカーユニット 93 入賞口
94 普通図柄表示装置 95 普通図柄保留ランプ
96 ゲート 97 アウト口
98 風車[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a winning determination in a ball game machine, and more particularly to a winning determination in which a random number for lottery performed based on winning of a hitting ball at a start winning opening is generated by hardware.
[0002]
[Prior art]
Conventionally, in a ball game machine, a winning opening called a start winning opening is provided in the game area on the game board, and the winning determination is made based on the winning of the hit ball to the starting winning opening. Based on this, a game that provides a predetermined profit (for example, a so-called jackpot game) for a player is widely used.
[0003]
In such a ball game machine, the reference clock of the CPU responsible for controlling the game is usually counted by software, and the value of this count is acquired as a random number when a winning is made at the starting winning opening, thereby determining the winning It is carried out. Note that the count of the reference clock or the like that is the source of random numbers is not a random number in a strict sense because it is regularly performed, for example, incrementing by one. Since this is a randomly occurring event such as winning a prize, the count value acquired in this manner substantially functions as a random number. Such a random number is called a software random number.
[0004]
[Problems to be solved by the invention]
However, when generating random numbers by the method described above, there has been a problem that the burden of software processing increases.
In addition, due to the software processing, there is a problem that one cycle of the counter becomes relatively long due to the property of the software random number that the addition interval of the counter must be set in milliseconds. Therefore, when there are a plurality of winning random numbers to be compared with the count value, setting them close to each other or enlarging the entire range of random numbers increases the time required for one cycle of the counter, and as a result, wins. There is a problem that it is difficult to prevent fraud because the time for which a random number can be obtained is limited.
[0005]
Furthermore, in recent years, since the update of the random number value and the operation of the CPU are synchronized, there is a new problem that an illegal act such as forcibly winning a prize by operating a winning signal occurs. It is an urgent need.
Therefore, the present invention reduces the burden of software, which is a problem of the prior art, by using a random number generating means that is high speed and asynchronous with the operation of the CPU by updating the counter with hardware instead of software. In addition to the above, it is an object of the present invention to realize a winning determination that can use a random number having a large range and is less likely to be fraudulent from the outside.
[0006]
[Means for Solving the Problems]
In view of the above-described problems, a ball game machine according to the present invention includes a start winning port that generates a start winning signal by winning a hit ball, a random number clock generation circuit that generates a random number clock at a predetermined frequency, and the random number clock generation A random number clock inverting circuit for generating an inverted clock obtained by inverting a random number clock from the circuit, and counting the number of clocks based on an input of a rising edge or a falling edge of one of the random number clock and the inverted clock. A clock count circuit, a latch signal output circuit for synchronizing the start winning signal with an input of a rising edge or a falling edge of the other clock of the random number clock and the inverted clock, and outputting the latch signal, and the latch signal Counted by the clock count circuit based on A count value storage circuit for storing the count value, referring to the stored value of the count value storage circuit based on a predetermined condition, and determining the winning determination related to winning at the start winning opening based on the stored value It is characterized by performing.
[0007]
With the above configuration, random numbers can be generated by hardware.
From the above configuration,
(1) When counting is performed based on the input of the rising edge of the random number clock in the clock count circuit, the latch signal is output by the input of the rising edge of the inverted clock,
(2) When counting is performed based on the input of the falling edge of the random number clock in the clock count circuit, a latch signal is output by the input of the falling edge of the inverted clock,
(3) When the count is executed based on the input of the rising edge of the inverted clock in the clock count circuit, the latch signal is output by the input of the rising edge of the random number clock, and
(4) When the count is executed based on the input of the falling edge of the inverted clock in the clock count circuit, the latch signal is output by the input of the falling edge of the random number clock.
Therefore, in any case, the timing between the increment of the count and the latch is shifted by a half cycle, and a stable count can be acquired with the increment determined.
[0008]
Further, in view of the above problems, the ball game machine according to the present invention has a first start winning port for generating a first start winning signal by winning a hit ball and a second starting winning signal for generating a second start winning signal by winning the hit ball. A ball game machine comprising a two-start winning port and a starting-winning signal determining means for determining input of the first starting winning signal and the second starting winning signal, and generating a random number clock at a predetermined frequency A clock generation circuit, a random number clock inversion circuit for generating an inverted clock obtained by inverting the random number clock from the random number clock generation circuit, and a rising edge or a falling edge of one of the random number clock and the inverted clock. A clock count circuit for counting the number of clocks based on an input; and the first start winning signal as the random number clock and the inverted clock A first latch signal output circuit that outputs a first latch signal in synchronization with an input of a rising edge or a falling edge of the other clock, and the other one of the random number clock and the inverted clock. A second latch signal output circuit that outputs the second latch signal in synchronization with an input of a rising edge or falling edge of the clock, and stores a count value counted by the clock count circuit based on the first latch signal A first count value storage circuit; and a second count value storage circuit that stores a count value counted by the clock count circuit based on the second latch signal. signal The stored value of the first count value storage circuit is referred to based on the determination means that it has been determined that the first start winning opening has been won, and the first starting winning opening is won based on the stored value. The winning prize is determined according to signal The stored value of the second count value storage circuit is referred to based on the determination means that it has been determined that the second start winning opening has been won, and the second starting winning opening is won based on the stored value. It is characterized by performing the winning determination concerning.
[0009]
With the above configuration, random numbers can be generated by hardware.
From the above configuration,
(1) When counting is performed based on the input of the rising edge of the random number clock in the clock count circuit, the first latch signal and the second latch signal are output by the input of the rising edge of the inverted clock,
(2) When the count is executed based on the falling edge input of the random number clock in the clock count circuit, the first latch signal and the second latch signal are output by the input of the falling edge of the inverted clock,
(3) When the count is executed based on the rising edge input of the inverted clock in the clock count circuit, the first latch signal and the second latch signal are output by the input of the rising edge of the random number clock, and
(4) When the count is executed based on the falling edge input of the inverted clock in the clock count circuit, the first latch signal and the second latch signal are output by the falling edge input of the random number clock.
Therefore, in any case, the timing between the increment of the count and the latch is shifted by a half cycle, and a stable count can be acquired with the increment determined. Furthermore, even if the winnings to the two start winning prizes occur at the same time or during a very short interval, it is possible to separately obtain the count as a random number without interfering with each other. ing.
[0010]
Further, in the ball game machine according to the present invention, even when three or more start winning ports are provided, by providing a latch signal output circuit and a count value storage circuit respectively corresponding thereto, each start Even when winnings to the winning opening occur at the same time or during an extremely short interval, it is possible to separately obtain a count as a random number without interfering with each other.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a front view showing the appearance of the game board 20 of the ball game machine 10 according to the present embodiment. FIG. 2 is a block diagram conceptually showing a part related to generation of random numbers in the present embodiment. 3 and 4 conceptually show the components of this embodiment in a tree diagram. FIG. 5 is a circuit diagram showing the random number generation device 50 according to the present embodiment. FIG. 6 is a timing chart showing signals generated in this embodiment. 7 to 10 are flowcharts showing the procedure for acquiring and using random numbers in the present embodiment.
[0012]
(1) Appearance of ball game machine
The appearance of the game board 20 of the ball game machine 10 according to the present embodiment will be described below with reference to FIG.
Near the center of the game board 20, there is located a symbol display device 21 for variably displaying a “special symbol” consisting of a combination of three-digit symbols on the liquid crystal screen. Of these special symbols, a symbol consisting of a combination of the same type of all three digits is referred to as a “big hit symbol”. Further, four special symbol holding lamps 90, 90, 90, 90 are provided above the symbol display device 21.
[0013]
Below the symbol display device 21 is provided a first start winning opening 22 through which a hit ball can be won. An enlargement device 91 for expanding the width of the first start winning opening 22 is provided at the opening of the first starting winning opening 22. The expansion device 91 normally maintains a width that allows one ball to pass but two cannot pass at the same time. However, when this expands, it forms a shape to pick up a falling ball, resulting in the first start. It becomes easy to win the winning opening 22. In addition, a first start winning sensor 23 for detecting a hit of the hit ball is provided in the hit ball flow path leading from the first start winning opening 22.
[0014]
An attacker unit 92 is attached below the first start winning opening 22, and a part of the attacker unit 92 serves as a big winning opening 26 that is opened during a jackpot game to be described later. In addition, winning openings 93 and 93 are provided at both left and right ends of the attacker unit 92. Further, a normal symbol display device 94 using a 7-segment light emitting diode is provided on the front surface of the attacker unit 16, and four normal symbol holding lamps 95, 95, 95, 95 are provided around the normal symbol display device 94. The normal symbol display device 94 displays a “normal symbol” composed of a single digit number selected from three types of numbers “5”, “6”, and “7”. Of these normal symbols, “7” is referred to as an “enlarged symbol”.
[0015]
On the left side of the symbol display device 21, a gate 96 through which a hit ball can pass is provided. The gate 96 is provided with a sensor (not shown) that detects the passing of the hit ball.
On the right side of the symbol display device 21, there is provided a second start winning opening 24 through which a hit ball can be won. A second start winning sensor 25 for detecting the hit of the hit ball is provided in the flow path of the hit ball leading from the second start winning opening 24.
[0016]
In addition, winning openings 93 and 93 are also provided on the left and right sides of the first start winning opening 22, respectively. Further, at the lower end of the game board 20, a hit ball that could not win any of the first starting winning port 22, the second starting winning port 24, the big winning port 26, and each of the winning ports 93, 93, 93, 93. Is provided.
In addition to the above, the game board 20 is provided with windmills 98, 98, 98, 98, 98, 98 and nails (not shown) for changing the falling direction of the hit ball. The front surface of the game board 20 is covered with a glass plate (not shown). Further, below the game board 20, a ball handle, a winning ball payout opening, and a ball tray (not shown) are located.
[0017]
(2) Overview of the game
The outline of the game in the ball game machine 10 is as follows.
First, a player operates a bullet ball handle (not shown) to hit a ball on the game board 20. The hit ball falls on the game board 20 while being in contact with the windmills 98, 98, 98, 98, 98, 98 and the nails (not shown). Then, when winning in any of the winning openings 93, 93, 93, 93 in the process of falling, 5 winning balls are paid out to the player from the unillustrated winning ball payout exit.
[0018]
When the hit ball passes through the gate 96, the normal symbol starts to change in the normal symbol display device 94. In a normal case, when 30 seconds elapse after the fluctuation starts, a predetermined normal symbol already determined at the time of the fluctuation start is stopped and displayed. When the normal symbol to be stopped and displayed is “7” of the enlarged symbol, the magnifying device 91 operates for 0.5 seconds, and the width of the first starting winning port 22 is expanded, so that the first starting winning port 22 is won. Becomes easy. Further, when the normal symbol to be stopped and displayed is “5” or “6” which is not an enlarged symbol, the magnifying device 91 does not operate, but even in this case, it is possible to win the first start winning opening 22. If the hit ball passes through the gate 96 during the variable display on the normal symbol display device 94, up to four normal symbol holding lamps 95, 95, 95, 95 are lit. That is, the subsequent operation of the normal symbol display device 94 is guaranteed by the number corresponding to the number of times that the normal symbol holding lamps 95, 95, 95, 95 are lit.
[0019]
When there is a winning at the first starting winning port 22 or the second starting winning port 24, in addition to the payout of five balls to the player from the prize ball payout exit (not shown), the symbol display device 21 Operates and starts changing symbols. As a result of this change, if the special symbol to be stopped and displayed is the jackpot symbol, a “jackpot game” is generated. In this jackpot game, the big prize opening 26 that is normally closed is opened. When there is a prize at the big prize opening 26, 15 prize balls are paid out to the player from the prize ball payout exit (not shown). The big winning opening 26 is temporarily closed when either 30 seconds have elapsed after opening or there is a winning of 10 balls. If there is a prize in a V zone (not shown) provided inside the special prize opening 26 while the special prize opening 26 is open, the special prize opening 26 is once closed and then opened again. It is supposed to be. Thereby, the opening of the special winning opening 26 can be continued 16 times at the maximum. In addition, when the big winning opening 26 has been opened 16 times, or when there is no winning in the V zone during the opening of the big winning opening 26, the big hit game is ended. In addition, when the hit ball wins the first start winning opening 22 or the second starting winning opening 24 during the variable display on the symbol display device 21, the special symbol holding lamps 90, 90, 90, 90 are a maximum of four. It is supposed to light up to pieces. That is, the subsequent operation of the symbol display device 21 is guaranteed by the number of times corresponding to the number of the special symbol holding lamps 90, 90, 90, 90 being lit.
[0020]
(3) Game board
In the ball and ball game machine 10 according to the present embodiment, as described above, two start winning holes are provided on the game board 20 where a winning is generated that triggers a variable symbol display on the symbol display device 21. These are referred to as a first start winning opening 22 and a second starting winning opening 24. The special symbol variation display is also performed in the same manner by winning any of the start winning openings.
[0021]
As shown in FIG. 3, a first start winning sensor 23 using an optical sensor is provided in the flow path of the hit ball from the first starting winning opening 22. The first start winning sensor 23 outputs a first start winning signal that takes two states of a high signal and a low signal. This first start winning signal outputs a high signal when a hit ball is not detected (that is, when the detection light beam is not blocked), but while the hit ball is passing (that is, A low signal is output only when the detection beam is blocked. In another embodiment different from the present embodiment, a magnetic or mechanical sensor may be used as the first start winning sensor 23.
[0022]
A second starting winning sensor 25 (see FIG. 3) using an optical sensor is provided in the flow path of the hit ball from the second starting winning opening 24. The second start winning sensor 25 outputs a second start winning signal that takes two states of a high signal and a low signal. The second start winning signal outputs a high signal when no hit ball is detected, but outputs a low signal only while the hit ball is passing. In another embodiment different from the present embodiment, a magnetic or mechanical sensor may be used as the second start winning sensor 25.
[0023]
The big winning opening 26 provided in the game board 20 is a winning opening that is opened and closed by the operation of the solenoid 27 when a predetermined type of special symbol is displayed as a result of the variable display on the symbol display device 21.
(4) Game control device
As shown in FIG. 3, the game control device 15 includes a main control unit 30 that executes control of the ball game machine 10 according to a control program, and a random number generation device that generates random numbers regardless of the control of the main control unit 30. Consists of 50.
[0024]
(4-1) Main control unit
(4-1-1) Reference clock generation circuit, CPU, ROM, RAM
The main control unit 30 is provided with a reference clock generation circuit 31. The reference clock generation circuit 31 is a circuit that generates a reference clock that is an operation reference of the CPU 32 that plays a central role in the control, and generates pulses at predetermined intervals using a crystal oscillator, a crystal resonator, or the like. In the present embodiment, the reference clock generation circuit 31 generates a 4.096 MHz pulse, and this pulse itself is used as the reference clock. In other embodiments, the reference clock may be obtained by appropriately dividing the pulse.
[0025]
A control program to be executed by the CPU 32 and data necessary for the control process are described in the ROM 33. The numerical values of the parameters generated and changed during the control process are temporarily stored in the RAM 34.
(4-1-2) Input circuit section
The input circuit unit 35 is used to input input information from outside the game control device 15 and random numbers generated by the random number generator 50 provided in the game control device 15, and is configured by a buffer IC or the like. The
[0026]
Specifically, the input circuit unit 35 receives a first sensor input unit 36 to which an input signal from the first start winning sensor 23 is input, and a second sensor to which an input signal from the second start winning sensor 25 is input. An input unit 37, an upper random number reading unit 38 to which upper 8 bits of random numbers generated by the random number generator 50 are input, and a lower random number reading unit 39 to which lower 8 bits are input are provided.
[0027]
The first sensor input unit 36 and the second sensor input unit 37 are each provided with a capacitor for removing chattering of the winning signal and an inverting circuit for inverting the logic. Therefore, signals passing through these input units are input as a high signal when winning a prize and as a low signal when not winning a prize, respectively.
(4-1-3) Output circuit section
The output circuit unit 40 is for outputting a signal for reading a random number generated by a random number generator 50 provided in the game control device 15 and a signal such as a control signal to an electrical component outside the game control device 15. And an IC such as a buffer.
[0028]
Specifically, the output circuit unit 40 provides signals to sub-control devices (not shown) that execute control of each unit based on control signals from the game control device 15, such as the symbol display device 21 and a prize ball control device (not shown). A sub-control signal output unit 42 that outputs a signal, a solenoid drive signal output unit 43 that outputs a drive signal for driving the solenoid 27 for opening and closing the large winning opening 26, and the game control device 15 receive a prize at the first start winning opening 22. If it is determined that the first reading signal output unit 44 and the game control device 15 that output a first reading signal that triggers reading of the random value corresponding to the winning are found, the second starting winning opening 24 receives a winning. A second read signal output unit 45 is provided for outputting a second read signal that triggers the reading of the random number value corresponding to the winning when it is determined that there has been.
[0029]
In other embodiments, the first read signal and the second read signal may be directly output as address signals generated by the address decoding circuit without going through the output circuit unit 40.
(4-2) Random number generator
Next, functional blocks of the random number generator will be described with reference to FIG.
[0030]
The random number generator generates a count value used as a random number. Specifically, the random number clock generation circuit 51, the random number clock inversion circuit 55, the first latch signal output circuit 60, and the second latch signal output circuit. 65, a clock count circuit 70, a first count value storage circuit 80, and a second count value storage circuit 85. In the present invention, the random number is not only a value randomly generated in a mathematical sense, but even if the generation is regular, the acquisition timing is random, so that the random number substantially functions as a random number. It also means possible values.
[0031]
(4-2-1) Random number clock generation circuit
The random number clock generation circuit 51 is for generating a random number clock, and includes a random number clock output unit 52 that outputs the generated random number clock.
Specifically, a crystal oscillator (OCS1) that generates a 14.9105 MHz clock asynchronously with the reference clock (hereinafter referred to as “original oscillation”) and an output terminal of this crystal oscillator are connected to the original oscillation. Is divided by 1/2 and output to the clock count circuit 70 (IC1 to IC4) as a random number clock, and is composed of a 74HC74 (IC15) functioning as a flip-flop circuit. That is, in the IC 15 of FIG. 5, the functional part that is output from the 1Q terminal as the random number clock output unit 52 as a random number clock obtained by dividing the original oscillation by 1/2 constitutes a part of the random number clock generation circuit 51. It has become.
[0032]
Here, when the output from the oscillator is directly output, the flip-flop circuit is interposed, which may cause fan-out (malfunction due to capacity over of the output terminal) or distortion in the waveform. Because. With this configuration, it is possible to output a stable waveform clock to another device.
[0033]
In other embodiments, another device such as a gate IC may be interposed in order to avoid the above problem.
In other embodiments, as with the reference clock generation circuit 31 described above, other devices such as a crystal resonator may be used as the circuit configuration.
Further, the oscillation frequency is not limited to the above-mentioned 14.8105 MHz, but using the same frequency as the reference clock generation circuit 31 for the CPU 32 or an integer multiple thereof is synchronized with the reference clock. This is not preferable because random number generation may be performed.
[0034]
In the present embodiment, the flip-flop circuit (IC15) also functions as the random number clock inversion circuit 55 described below. Thus, by sharing a circuit between a part of the random number clock generation circuit 51 and the random number clock inversion circuit 55, the number of devices can be reduced.
(4-2-2) Random number clock inversion circuit
The random number clock inverting circuit 55 (IC15) is composed of 74HC74.
[0035]
That is, the random number clock inversion circuit 55 inverts the random number clock output from the random number clock generation circuit 51 via the random number clock output unit 52 (1Q), and uses this as an inverted clock, and the inverted clock output unit 58 (inversion 1Q) Output to the first latch signal output circuit 60 (IC13) and the second latch signal output circuit 65 (IC14). That is, in the IC 15 of FIG. 5, the functional part that outputs the inverted signal of the signal output from the 1Q terminal as the inverted signal and outputs from the inverted 1Q terminal that is the inverted clock output unit 58 constitutes the random number clock inverting circuit 55. It has become.
[0036]
That is, the rising edge of the random number clock corresponds to the falling edge of the inverted clock, and the falling edge of the random number clock corresponds to the rising edge of the inverted clock (see FIG. 6).
In this embodiment, the random number clock inverting circuit 55 is configured by using a flip-flop circuit. However, in another embodiment, it may be configured by using an IC such as a NOT gate instead. good.
[0037]
(4-2-3) Clock count circuit
The clock count circuit 70 includes a random number clock input unit 71 that inputs a random number clock, and a count output unit 72 that outputs the counted value.
Specifically, as shown in FIG. 5, it is composed of a circuit in which four 4-bit increment counters (from IC1 to IC4) are cascade-connected and added at the rising edge of the random number clock generated by the random number clock generation circuit 51. , A circuit for outputting the addition result. Each increment counter is composed of 74HC161.
[0038]
A random number clock from the random number clock generation circuit 51 is input to the clock count circuit 70 via a random number clock input unit 71 (each CK terminal).
By inputting the random number clock, first, the count is added from “0000” to “1111” in IC1. When “1111” changes to “0000” again, a carry signal is output from the CO terminal of IC1 to the ENT terminal of IC2. In IC2, the count is added only when the carry signal and the random number clock are simultaneously input.
[0039]
Similarly, a carry signal from IC2 is required for IC3 count addition, and a carry signal from IC3 is required for IC4 count addition.
In this way, the clock count circuit 70 generates a 16-bit binary number. That is, of the 16-digit binary numbers, IC1 is in charge of the lowest 4 digits, IC2 is in the upper 4 digits, IC3 is further in the upper 4 digits, and IC4 is in the uppermost 4 digits.
[0040]
The count added by the clock count circuit 70 is output to the first count value storage circuit 80 and the second count value storage circuit 85 via the count output unit 72 (the respective QA, QB, QC and QD terminals).
In the present embodiment, the count is incremented by the random number clock generated by the random number clock generation circuit 51. However, in another embodiment, the random number clock generated by the random number clock generation circuit 51 is a latch signal described later. It is good also as a structure which outputs to an output circuit and increments using an inversion clock. In this embodiment, the count is incremented by the rising edge of the random number clock. However, in other embodiments, the count may be incremented by the falling edge of the random number clock. Furthermore, although an addition type increment counter is used in the present embodiment, a subtraction type decrement counter may be used in other embodiments.
[0041]
Further, in this embodiment, 16-bit random numbers are generated by four 4-bit counters. However, in other embodiments, the invention is not limited thereto, and two 8-bit counters are used as appropriate. It can be changed. Further, in this embodiment, a 16-bit random number is generated. However, in other embodiments, the number of bits is not limited to 16, and may be changed as appropriate.
[0042]
(4-2-4) Latch signal output circuit
The latch signal output circuit is related to the first latch signal output circuit 60 (IC13) related to the acquisition of random numbers associated with winning in the first start winning opening 22 and the acquisition of random numbers associated with winning in the second starting winning opening 24 It is divided into a second latch signal output circuit 65 (IC14). Each of these is constituted by a flip-flop circuit of 74HC74.
[0043]
The first latch signal output circuit 60 receives the inverted clock from the random clock inversion circuit 55 via the first inversion clock input unit 61 (2CK). At the same time, the first start winning signal from the first start winning sensor 23 is input via the first start signal input unit 62 (2D).
When the start opening winning signal (high signal) is input as the first starting winning signal, the first latch signal output circuit 60 inputs the rising edge of this signal from the first inverted clock input unit 61. The first latch signal is output to the first count value storage circuit 80 via the first latch signal output unit 63 (2Q) after being delayed so as to be synchronized with the rising edge of the inverted clock.
[0044]
Here, the first start winning signal is also input to the main control unit 30 as will be described later, and is also used in software processing as a timing for acquiring a random number. The effective output width in the first start winning signal (that is, the time during which the winning hit ball blocks the light beam of the detection unit) is guaranteed to exceed 4 msec (the winning detection unit described later). The circuit can be delayed (synchronized).
[0045]
The second latch signal output circuit 65 receives the inverted clock from the random number clock inverter circuit 55 via the second inverted clock input unit 66 (1CK). At the same time, the second start winning signal from the second start winning sensor 25 is input via the second start signal input section 67 (1D).
When the start opening winning signal (high signal) is input as the second starting winning signal, the second latch signal output circuit 65 inputs the rising edge of this signal from the second inverted clock input unit 66. The second latch signal is output to the second count value storage circuit 85 via the second latch signal output unit 68 (1Q) after being delayed so as to be synchronized with the rising edge of the inverted clock.
[0046]
Here, the second start winning signal is also input to the main control unit 30 as will be described later, and is also used in software processing as a timing for acquiring a random number. The effective output width in the second start winning signal (that is, the time during which the winning hit ball blocks the light beam of the detection unit) is guaranteed to exceed 4 msec (the winning detection unit described later). The circuit can be delayed (synchronized).
[0047]
(4-2-5) Count value storage circuit
The count value storage circuit temporarily stores a first count value storage circuit 80 for temporarily storing a random number derived from winning in the first start winning opening 22, and a random number derived from winning in the second starting winning opening 24. And a second count value storage circuit 85 for storing.
The first count value storage circuit 80 stores the random number value counted by the clock count circuit 70 based on the first latch signal from the first latch signal output circuit 60, and the first count value storage circuit 80 receives the first count value from the main control unit 30. Based on the read signal, the stored random number is output.
[0048]
The second count value storage circuit 85 stores the random number value counted by the clock count circuit 70 based on the second latch signal from the second latch signal output circuit 65, and the second count value storage circuit 85 receives the second count value from the main control unit 30. Based on the read signal, the stored random number is output.
As shown in FIG. 5, the first count value storage circuit 80 includes a register unit (IC5 and IC6) composed of two 8-bit ICs (74HC273) and a buffer unit composed of two 8-bit ICs (74HC541) ( IC9 and IC10).
[0049]
Similarly, the second count value storage circuit 85 includes a register unit (IC7 and IC8) composed of two 8-bit ICs (74HC273) and a buffer unit (IC11 and IC12) composed of two 8-bit ICs (74HC541). It consists of.
Of the register unit of the first count value storage circuit 80, the four-digit count from IC1 is input to IC5 through D1 to D4, and the four-digit count from IC2 is input through D5 to D8. That is, D1 to D8 of IC5 function as the first count input unit 81, and the last 8 digits of the 16-bit binary random number derived from the first start winning port 22 are input to IC5 through these. .
[0050]
Of the register unit of the first count value storage circuit 80, the 4-digit count from IC3 is input to IC6 through D1 to D4, and the 4-digit count from IC4 is input through D5 to D8. In other words, D1 to D8 of IC6 function as the first count input unit 81, and the upper 8 digits of the 16-bit binary random number derived from the first start winning port 22 are input to IC6 through these. The
[0051]
Of the register portion of the second count value storage circuit 85, the four-digit count from IC1 is input to IC7 through D1 to D4, and the four-digit count from IC2 is input through D5 to D8. That is, D1 to D8 of IC7 function as the second count input unit 86, and the last 8 digits of 16-bit binary random numbers derived from the second start winning opening 24 are input to IC7 through these. .
[0052]
Of the register unit of the second count value storage circuit 85, the four-digit count from IC3 is input to IC8 through D1 to D4, and the four-digit count from IC4 is input through D5 to D8. That is, D1 to D8 of IC8 function as the second count input unit 86, and the upper 8 digits of the 16-bit binary random number derived from the second start winning opening 24 are input to IC8 through these. The
[0053]
The first latch signal from the first latch signal output circuit 60 is input from the CLK terminal in the register unit (IC5 and IC6) of the first count value storage circuit 80. That is, these CLK terminals function as the first latch signal input unit 82. The count input from the clock count circuit 70 at the time of the rising edge when the first latch signal input from the first latch signal input unit 82 becomes a high signal is stored as a random number in the register unit. .
[0054]
The second latch signal from the second latch signal output circuit 65 is input from the CLK terminal in the register unit (IC7 and IC8) of the second count value storage circuit 85. That is, these CLK terminals function as the second latch signal input unit 87. The count input from the clock count circuit 70 at the time of the rising edge when the second latch signal input from the second latch signal input unit 87 becomes a high signal is stored as a random number in the register unit. .
[0055]
The first read signals (inverted RD1 and inverted RD2) from the first read signal output unit 44 are input from the G1 terminal in the buffer units (IC9 and IC10) of the first count value storage circuit 80. That is, these G1 terminals function as the first read signal input unit 83. The random number stored in the register unit at the time of the falling edge when the first read signal input from the first read signal input unit 83 becomes a low signal is output to the CPU data bus from the Y1 terminal to the Y8 terminal. It is supposed to be done. That is, these terminals function as the first random number output unit 84.
[0056]
Of the random numbers output from the first random number output unit 84, those that pass through the buffer unit of the IC 9 are input to the CPU 32 via the lower random number reading unit 39 of the input circuit unit 35, and the 16-digit random number It will be handled as the lower 8 digits.
Of the random numbers output from the first random number output unit 84, those that pass through the buffer unit of the IC 10 are input to the CPU 32 via the upper random number reading unit 38 of the input circuit unit 35, and a 16-digit random number is output. It will be handled as the upper 8 digits.
[0057]
The second read signal (inverted RD3 and inverted RD4) from the second read signal output unit 45 is input from the G1 terminal in the buffer unit (IC11 and IC12) of the second count value storage circuit 85. That is, these G1 terminals function as the second read signal input unit 88. The random number stored in the register unit at the time of the falling edge when the second read signal input from the second read signal input unit 88 becomes a low signal is output to the CPU data bus from the Y1 terminal to the Y8 terminal. It is supposed to be done. That is, these terminals function as the second random number output unit 89.
[0058]
Of the random numbers output from the second random number output unit 89, those that pass through the buffer unit of the IC 11 are input to the CPU 32 via the lower random number reading unit 39 of the input circuit unit 35, and the 16-digit random number It will be handled as the lower 8 digits.
Of the random numbers output from the second random number output unit 89, those that pass through the buffer unit of the IC 12 are input to the CPU 32 via the upper random number reading unit 38 of the input circuit unit 35, and the 16-digit random number It will be handled as the upper 8 digits.
[0059]
(5) Signal timing
Next, the timing of signals in this embodiment will be described with reference to the timing chart of FIG.
The original oscillation generated by the crystal oscillator of the random number clock generation circuit 51 (OSC1 in FIG. 5) is input from the CK of the IC 15 constituting the flip-flop circuit of the random number clock generation circuit 51 and the random number clock inversion circuit 55.
[0060]
At the time of the rising edge of the original oscillation (CK), the signal that is actually output from the inverted clock output unit 58 (inverted Q) and fed back from the D terminal is high, for example, at time A in the chart. If it is a signal, the same high signal as this signal is output from the random number clock output unit 52 (Q) as a random number clock. At the same time, a low signal obtained by inverting the signal output from the random number clock output unit 52 (Q) is output from the inverted clock output unit 58 (inverted Q) as an inverted clock. This inverted clock is also fed back and output to the D terminal at the same time, and is output as the next random number clock.
[0061]
On the other hand, at the time of the rising edge of the original oscillation (CK), the signal that is actually output from the inverted clock output unit 58 (inverted Q) and fed back and input from the D terminal, for example, at time B in the chart. If it is a low signal, the same low signal as this signal is output from the random number clock output unit 52 (Q) as a random number clock. At the same time, a high signal obtained by inverting the signal output from the random number clock output unit 52 (Q) is output from the inverted clock output unit 58 (inverted Q) as an inverted clock. This inverted clock is also fed back and output to the D terminal at the same time, and is output as the next random number clock.
[0062]
In the clock count circuit 70 (IC1 to IC4), a random number clock is input from a random number clock input unit 71 (CK). This random number clock has the same period of the high signal and the low signal as that from the random number clock output unit 52 (Q). The count is incremented in the clock count circuit 70 by the rising edge of the random number clock. Here, at the time immediately before and after the rising edge of the random number clock, the count increment is in an unstable state that has not yet been determined.
[0063]
In the first latch signal output circuit 60 (IC13), an inverted clock is input from the first latch signal input unit 82 (CK). This inversion clock has a high signal and a low signal cycle reversed from those of the random number clock output unit 52 (Q). Here, when the first start signal input from the first start signal input unit 62 (D) indicates a rising edge, for example, at the point C in the chart, the next rising edge of the inverted clock (E in the chart). The first latch signal is output from the first latch signal output unit 63 (Q) with the input at the time of (1). That is, the output of the first latch signal is synchronized with the falling edge when viewed from the random number clock. The above signal variation is the same in the second latch signal output circuit 65 (IC14).
[0064]
That is, the count latched at the time E of the chart is the count incremented at the previous rise time (D) of the random number clock, and the increment is confirmed at the time E. It has become. That is, the count is incremented at the time of the rising edge of the random number clock, and the count is latched at the time of the falling edge of the random number clock delayed by a half cycle. Therefore, it is possible to always obtain a stable count with a fixed increment as a random number.
[0065]
In addition, even when the winnings to the first starting winning port 22 and the second starting winning port 24 occur simultaneously or at very short intervals, random numbers derived from the same count are separately latched. Yes.
(6) Acquisition and use of random numbers
Next, procedures for acquiring and using random numbers in actual games will be described with reference to the flowcharts of FIGS.
[0066]
When the power of the ball game machine 10 is turned on, necessary parameters are initialized and game processing is executed according to the main routine shown in FIG.
First, the normal game processing subroutine shown in R1 is executed according to the flowcharts shown in FIGS.
In the normal game processing subroutine, first, at the stage shown in S100 of FIG. 8, the winning of the hit ball to each winning port 93, the first starting winning port 22 and the second starting winning port 24 is checked.
[0067]
Here, the interrupt period of the CPU 32 is set to about 2 msec in the present embodiment. Then, it is determined that the winning is effective only when a low signal is detected in a certain interrupt cycle and a high signal is detected twice in succession to the next interrupt cycle and further to the next interrupt cycle. Therefore, in this processing, the winning signal is not determined to be a winning unless a detection width of at least 4 msec is obtained. However, in this embodiment, each winning sensor such as a starting winning sensor is at least assured of this detecting width. Each is arranged.
[0068]
When there is a win, a process of paying out a predetermined number of prize balls is executed. Then, the process proceeds to the stage shown in S110.
In the stage shown in S110, it is determined whether or not there is a winning at the first start winning opening 22. Here, if it is determined that there is no winning, and if there is a winning but the number of reserved balls has already reached four, the process proceeds to the stage shown in S180 of FIG. On the other hand, if it is determined that the number of reserved balls is less than four and that there has been a prize, the number of reserved balls is incremented by 1, and the process proceeds to the step shown in S120.
[0069]
In the stage shown in S120, the first read signal output unit 44 of the output circuit unit 40 outputs the first read signal for the upper 8 bits of the 16-bit random number. Then, the first read signal for the upper 8 bits (inverted RD2 in FIG. 5) is input from the first read signal input unit 83 (G1 of IC10) of the first count value storage circuit 80. The count value stored in the register unit (IC6) from the IC3 and IC4 of the clock count circuit 70 by the input of the first latch signal based on the winning is the first random number output unit 84 (from Y1) of the buffer unit (IC10). From Y8). Then, the process proceeds to the stage shown in S130.
[0070]
In the step shown in S130, the count value output in the above step is input from the higher random number reading unit 38 of the input circuit unit 35 to the main control unit 30 via the CPU data bus. Then, the process proceeds to the stage shown in S140.
In the stage shown in S140, the count value input in the above stage is stored in the RAM 34 as the upper 8 bits of the 16-bit random number. Then, the process proceeds to the stage shown in S150.
[0071]
At the stage shown in S150, the first read signal output unit 44 of the output circuit unit 40 outputs the first read signal for the lower 8 bits of the 16-bit random number. Then, the first read signal for the lower 8 bits (inverted RD1 in FIG. 5) is input from the first read signal input unit 83 (G1 of IC9) of the first count value storage circuit 80. Then, the count value stored in the register unit (IC5) from the IC1 and IC2 of the clock count circuit 70 by the input of the first latch signal based on the winning is the first random number output unit 84 (from Y1) of the buffer unit (IC9). From Y8). Then, the process proceeds to the stage shown in S160.
[0072]
In the step shown in S160, the count value output in the above step is input from the lower random number reading unit 39 of the input circuit unit 35 to the main control unit 30 via the CPU data bus. Then, the process proceeds to the stage shown in S170.
In the stage shown in S170, the count value input in the above stage is stored in the RAM 34 as the lower 8 bits of the 16-bit random number. Then, together with the upper 8 bits stored in the step shown in S140, it is handled as a 16-bit random number. And it progresses to the step shown to S180 of FIG.
[0073]
In the stage shown in S180 of FIG. 9, it is determined whether or not there is a winning at the second start winning opening 24. Here, if it is determined that there is no winning, and if there is a winning but the number of reserved balls has already reached four, the process proceeds to the step shown in S250. On the other hand, if it is determined that the number of reserved balls is less than four and that there has been a prize, the number of reserved balls is incremented by 1, and the process proceeds to the step shown in S190.
[0074]
At the stage shown in S190, the second read signal output unit 45 of the output circuit unit 40 outputs the second read signal for the upper 8 bits of the 16-bit random number. Then, the second read signal (inverted RD4 in FIG. 5) for the upper 8 bits is input from the second read signal input unit 88 (G1 of IC12) of the second count value storage circuit 85. Then, the count value stored in the register unit (IC8) from the IC3 and IC4 of the clock count circuit 70 by the input of the second latch signal based on the winning is the second random number output unit 89 (from Y1) of the buffer unit (IC12). From Y8). Then, the process proceeds to the stage shown in S200.
[0075]
In the step shown in S200, the count value output in the above step is input from the higher random number reading unit 38 of the input circuit unit 35 to the main control unit 30 via the CPU data bus. Then, the process proceeds to the stage shown in S210.
In the stage shown in S210, the count value input in the above stage is stored in the RAM 34 as the upper 8 bits of the 16-bit random number. Then, the process proceeds to the stage shown in S220.
[0076]
In the stage shown in S220, the second read signal output unit 45 of the output circuit unit 40 outputs the second read signal for the lower 8 bits of the 16-bit random number. Then, the second read signal for the lower 8 bits (inverted RD3 in FIG. 5) is input from the second read signal input unit 88 (G1 of IC11) of the second count value storage circuit 85. Then, the count value stored in the register unit (IC7) from the IC1 and IC2 of the clock count circuit 70 by the input of the second latch signal based on the winning is the second random number output unit 89 (from Y1) of the buffer unit (IC11). From Y8). Then, the process proceeds to the stage shown in S230.
[0077]
In the step shown in S230, the count value output in the above step is input from the lower random number reading unit 39 of the input circuit unit 35 to the main control unit 30 via the CPU data bus. Then, the process proceeds to the step shown in S240.
In the step shown in S240, the count value input in the above step is stored in the RAM 34 as the lower 8 bits of the 16-bit random number. Then, together with the upper 8 bits stored in the step shown in S210, it is handled as a 16-bit random number. Then, the process proceeds to the stage shown in S250.
[0078]
At the stage shown in S250, various software random numbers used for determination of special symbols are acquired and stored in the RAM 34 as well. Then, the process returns to the main routine shown in FIG.
In the main routine shown in FIG. 7, next, the symbol variation processing subroutine shown in R2 is executed according to the flowchart shown in FIG.
[0079]
In the symbol variation processing subroutine, first, at the stage shown in S300 of FIG. When the number of reserved balls is 0, the symbol variation process is not executed, and the process returns to the main routine shown in FIG. On the other hand, when the number of reserved balls is 1 or more, the process proceeds to the step shown in S310.
In the stage shown in S310, 1 is subtracted from the number of reserved balls. Then, the process proceeds to the step shown in S320.
[0080]
At the stage shown in S320, among the 16-bit random numbers (up to 4) stored in the RAM 34 in the previous normal game processing subroutine, the first stored one is stored in the RAM 34 for the work. Read into the storage area. The random number is deleted from the storage area. Then, the process proceeds to the stage shown in S330.
In the stage shown in S330, the random number read into the working storage area in the above stage is compared with a numerical value for determination, and it is determined whether or not the winning is made. If not, the process proceeds to S350. On the other hand, in the case of winning, the process proceeds to the stage shown in S340.
[0081]
In the stage shown in S340, a special game flag is set. Then, the process proceeds to the stage shown in S350.
In the stage shown in S350, the type of special symbol is determined according to the presence or absence of winning using the software random number obtained in the stage shown in S250 of the previous normal game processing subroutine, and then the special symbol is finalized. The symbol display device 21 on the game board 20 executes the variable display as shown in FIG. Then, the process returns to the main routine shown in FIG.
[0082]
In the main routine shown in FIG. 7, next, a special game processing subroutine shown in R3 is executed.
In the special game processing subroutine, when the special game flag is set in S340 of the previous symbol variation processing subroutine, the special game, that is, the jackpot game is executed. Then, after the jackpot game is over, the special game flag is cleared and then the process returns to the main routine. On the other hand, if the special game flag is not set, the process immediately returns to the main routine.
[0083]
In the main routine, the above-described subroutines from R1 to R3 are repeated, so that the game is continued.
[0084]
【The invention's effect】
Since this invention is comprised as mentioned above, there exists an effect described below.
In other words, in the present invention, by updating the counter by hardware rather than software, the use of random number generating means that is high speed and asynchronous with the operation of the CPU is used, thereby reducing the burden of software that is a problem of the prior art. In addition, it is possible to make a winning decision that can use a random number with a large range and is not prone to fraud from the outside.
[Brief description of the drawings]
FIG. 1 is a front view of a game board of a ball game machine according to the present embodiment.
FIG. 2 is a block diagram conceptually showing a part related to generation of random numbers in the present embodiment.
FIG. 3 conceptually shows the components of the present embodiment in a tree diagram.
FIG. 4 conceptually shows the components of the present embodiment in a tree diagram.
FIG. 5 is a circuit diagram showing a random number generation device according to the present embodiment.
FIG. 6 is a timing chart showing signals generated in the present embodiment.
FIG. 7 shows a main routine in the procedure for acquiring and using random numbers in the present embodiment.
FIG. 8 shows a part of a normal game processing subroutine in the procedure for obtaining and using random numbers in the present embodiment.
FIG. 9 shows a part of a normal game processing subroutine in the procedure for obtaining and using random numbers in the present embodiment.
FIG. 10 shows a symbol variation processing subroutine in the procedure for obtaining and using random numbers in the present embodiment.
[Explanation of symbols]
10 Ball game machine
15 Game control device
20 Game board 21 Symbol display device
22 First start prize opening 23 First start prize sensor
24 Second start prize opening 25 Second start prize sensor
26 Grand prize opening 27 Solenoid
30 Main control section
31 Reference clock generator
32 CPU 33 ROM
34 RAM
35 Input circuit section
36 1st sensor input part 37 2nd sensor input part
38 Upper random number reading part 39 Lower random number reading part
40 Output circuit section
42 Sub control signal output section
43 Solenoid drive signal output section
44 1st read signal output part 45 2nd read signal output part
50 random number generator
51 Random number clock generation circuit
52 Random number clock output
55 Random number clock inversion circuit
58 Inverted clock output
60 First latch signal output circuit
61 First inverted clock input
62 First start signal input section
63 First latch signal output section
65 Second latch signal output circuit
66 Second inverted clock input section
67 Second start signal input section
68 Second latch signal output section
70 Clock count circuit
71 Random number clock input block 72 Count output block
80 First count value storage circuit
81 First count input section
82 First latch signal input section
83 First read signal input section 84 First random number output section
85 Second count value storage circuit
86 Second count input section
87 Second latch signal input section
88 Second read signal input part 89 Second random number output part
90 Special symbol holding lamp 91 Magnifier
92 Attacker unit 93
94 Normal symbol display device 95 Normal symbol hold lamp
96 Gate 97 Out
98 windmill

Claims (4)

打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記乱数クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記第１始動入賞信号を前記反転クロックの立ち上がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、
前記第２始動入賞信号を前記反転クロックの立ち上がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった反転クロックの立ち上がりエッジ発生の直前に発生した乱数クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった反転クロックの立ち上がりエッジ発生の直前に発生した乱数クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。A first start winning opening for generating a first start winning signal by winning a hit ball;
A second start winning opening for generating a second start winning signal by winning a hit ball;
A ball game machine comprising start winning signal determination means for determining input of the first start winning signal and the second start winning signal,
A random number clock generation circuit for generating a random number clock at a predetermined frequency;
A random number clock inverting circuit for generating an inverted clock obtained by inverting the random number clock from the random number clock generating circuit;
A clock count circuit that counts the number of clocks based on an input of a rising edge of the random number clock ;
A first latch signal output circuit that outputs the first start winning signal as a first latch signal in synchronization with an input of a rising edge of the inverted clock ;
A second latch signal output circuit that outputs the second start winning signal as a second latch signal in synchronization with an input of a rising edge of the inverted clock ;
Based on the first latch signal, the count counted by the clock count circuit based on the input of the rising edge of the random number clock generated immediately before the rising edge of the inverted clock that triggered the output of the first latch signal A first count value storage circuit for storing a value;
Based on the second latch signal, the count counted by the clock count circuit based on the input of the rising edge of the random number clock generated just before the rising edge of the inverted clock that triggered the output of the second latch signal A second count value storage circuit for storing a value,
The stored value of the first count value storage circuit is referred to based on the determination that the start winning signal determination means has won the first start winning port, and the first start winning is determined based on the stored value. Make a winning decision related to winning in the mouth,
The stored value of the second count value storage circuit is referred to based on the determination that the start winning signal determining means has won the second start winning port, and the second start winning is determined based on the stored value. A ball game machine characterized by performing a winning determination related to winning in a mouth. 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、A first start winning opening for generating a first start winning signal by winning a hit ball;
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、  A second start winning opening for generating a second start winning signal by winning a hit ball;
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、  A ball game machine comprising start winning signal determination means for determining input of the first start winning signal and the second start winning signal,
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、  A random number clock generation circuit for generating a random number clock at a predetermined frequency;
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、  A random number clock inverting circuit for generating an inverted clock obtained by inverting the random number clock from the random number clock generating circuit;
前記乱数クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、  A clock count circuit that counts the number of clocks based on an input of a falling edge of the random number clock;
前記第１始動入賞信号を前記反転クロックの立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、  A first latch signal output circuit that outputs the first start winning signal as a first latch signal in synchronization with an input of a falling edge of the inverted clock;
前記第２始動入賞信号を前記反転クロックの立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、  A second latch signal output circuit for outputting the second start winning signal as a second latch signal in synchronization with the input of the falling edge of the inverted clock;
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった反転クロックの立ち下がりエッジ発生の直前に発生した乱数クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、  Based on the first latch signal, the clock count circuit counts based on the input of the falling edge of the random number clock generated immediately before the falling edge of the inverted clock that triggered the output of the first latch signal. A first count value storage circuit for storing the counted value;
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった反転クロックの立ち下がりエッジ発生の直前に発生した乱数クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、  Based on the second latch signal, the clock count circuit counts based on the input of the falling edge of the random number clock generated immediately before the falling edge of the inverted clock that triggered the output of the second latch signal. A second count value storage circuit for storing the counted value,
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに  It is determined by the start winning signal determining means that there has been a prize at the first start winning opening. 基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、Based on the stored value of the first count value storage circuit based on, based on the stored value, a winning determination related to winning in the first start winning opening,
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。  The stored value of the second count value storage circuit is referred to based on the determination that the start winning signal determining means has won the second start winning port, and the second start winning is determined based on the stored value. A ball game machine characterized by performing a winning determination related to winning in a mouth. 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、A first start winning opening for generating a first start winning signal by winning a hit ball;
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、  A second start winning opening for generating a second start winning signal by winning a hit ball;
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、  A ball game machine comprising start winning signal determination means for determining input of the first start winning signal and the second start winning signal,
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、  A random number clock generation circuit for generating a random number clock at a predetermined frequency;
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、  A random number clock inverting circuit for generating an inverted clock obtained by inverting the random number clock from the random number clock generating circuit;
前記反転クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、  A clock count circuit that counts the number of clocks based on an input of a rising edge of the inverted clock;
前記第１始動入賞信号を前記乱数クロックの立ち上がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、  A first latch signal output circuit that outputs the first start winning signal as a first latch signal in synchronization with an input of a rising edge of the random number clock;
前記第２始動入賞信号を前記乱数クロックの立ち上がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、  A second latch signal output circuit that outputs the second start winning signal as a second latch signal in synchronization with an input of a rising edge of the random number clock;
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった乱数クロックの立ち上がりエッジ発生の直前に発生した反転クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、  Based on the first latch signal, the count counted by the clock counting circuit based on the input of the rising edge of the inverted clock generated immediately before the rising edge of the random number clock that triggered the output of the first latch signal A first count value storage circuit for storing a value;
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった乱数クロックの立ち上がりエッジ発生の直前に発生した反転クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、  Based on the second latch signal, the count counted by the clock count circuit based on the input of the rising edge of the inverted clock generated immediately before the rising edge of the random number clock that triggered the output of the second latch signal A second count value storage circuit for storing a value,
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、  The stored value of the first count value storage circuit is referred to based on the determination that the start winning signal determination means has won the first start winning port, and the first start winning is determined based on the stored value. Make a winning decision related to winning in the mouth,
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。  The stored value of the second count value storage circuit is referred to based on the determination that the start winning signal determining means has won the second start winning port, and the second start winning is determined based on the stored value. A ball game machine characterized by performing a winning determination related to winning in a mouth. 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、A first start winning opening for generating a first start winning signal by winning a hit ball;
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、  A second start winning opening for generating a second start winning signal by winning a hit ball;
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、  A ball game machine comprising start winning signal determination means for determining input of the first start winning signal and the second start winning signal,
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、  A random number clock generation circuit for generating a random number clock at a predetermined frequency;
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、  A random number clock inverting circuit for generating an inverted clock obtained by inverting the random number clock from the random number clock generating circuit;
前記反転クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、  A clock count circuit that counts the number of clocks based on an input of a falling edge of the inverted clock;
前記第１始動入賞信号を前記乱数クロックの立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、  A first latch signal output circuit that outputs the first start winning signal as a first latch signal in synchronization with an input of a falling edge of the random number clock;
前記第２始動入賞信号を前記乱数クロックの立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、  A second latch signal output circuit that outputs the second start winning signal as a second latch signal in synchronization with the input of the falling edge of the random number clock;
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった乱数クロックの立ち下がりエッジ発生の直前に発生した反転クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、  Based on the first latch signal, the clock count circuit counts based on the input of the falling edge of the inverted clock generated immediately before the falling edge of the random number clock that triggered the output of the first latch signal. A first count value storage circuit for storing the counted value;
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった乱数クロック  Random number clock that triggered the output of the second latch signal based on the second latch signal の立ち下がりエッジ発生の直前に発生した反転クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、A second count value storage circuit for storing the count value counted by the clock count circuit based on the input of the falling edge of the inverted clock generated immediately before the falling edge of
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、  The stored value of the first count value storage circuit is referred to based on the determination that the start winning signal determination means has won the first start winning port, and the first start winning is determined based on the stored value. Make a winning decision related to winning in the mouth,
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。  The stored value of the second count value storage circuit is referred to based on the determination that the start winning signal determining means has won the second start winning port, and the second start winning is determined based on the stored value. A ball game machine characterized by performing a winning determination related to winning in a mouth.
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