JP3856304B2 - Semiconductor device including a resistive element and csp in Csp - Google Patents

Semiconductor device including a resistive element and csp in Csp Download PDF

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、チップサイズパッケージ(CSP;Chip Size Package)における抵抗素子およびCSPを備えた半導体装置に係り、特にCSP内における再配線を利用することにより回路設計の柔軟性を高めることが可能な半導体装置に関する。 The present invention is a chip size package; relates to a semiconductor device having a resistive element and a CSP in (CSP Chip Size Package), which in particular can increase the flexibility of the circuit design by utilizing the rewiring in the CSP semiconductor apparatus on. 本発明は、特にCSPに実装されたボルテージレギュレータの位相補償回路やCSPに実装されたLi二次電池保護用IC、充電制御IC、電源IC、その他の各種のアナログ回路に適用可能である。 The present invention is applicable particularly CSP the implemented voltage regulator of the phase compensation circuit and CSP to implement a Li rechargeable battery protection IC, charge control IC, power IC, the other various analog circuits.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
LSIチップのパッケージには多くの種類が知られているが、近年、パッケージのより一層の小型化を図るために、チップとほぼ同サイズのパッケージ、すなわちチップサイズパッケージ(CSP;Chip Size Package)が開発されている。 The LSI chip package are known many types, but in recent years, in order to further miniaturization of the package, the chip substantially the same size of the package, i.e. a chip size package (CSP; Chip Size Package) is It has been developed.
【0003】 [0003]
図8は、従来の各種CSPの製造工程を示す図であり、同図(a)はリードフレームパッケージの製造工程、同図(b)はFBGA(Fine-pitch Ball Grid Array)の製造工程、同図(c)はウェハーレベルCSPの製造工程を示している。 Figure 8 is a diagram showing a manufacturing process of various conventional CSP, the manufacturing process of FIG. (A) step of manufacturing lead frame package, the (b) shows FBGA (Fine-pitch Ball Grid Array), the (c) shows a wafer level CSP manufacturing process.
【0004】 [0004]
図8(a)のリードフレームパッケージと図8(b)のFBGAは、基本的に従来と同じ工程(チップに切断A1、ダイボンディングA2、ワイヤボンディングA3、封止A4、リード形成A5/リード表面処理固片化A6または電子処理固片化A7)、すなわち前処理を終わったウェハーから個々のチップをダイシングにより切り出して、それをパッケージに組み立てるものであるが、本発明に係るウェハーレベルCSPは、図8(c)に示すように、前処理の終わったウェハーに直接パッケージ処理(Pi膜形成A11、再配線処理A12、ポスト形成A13、封止A14、研削端子処理A15)を行い、その後で個々のチップに切り分ける(ダイシングA16)ものである。 FBGA lead frame package and 8 in FIG. 8 (a) (b) is basically conventional in the same process (cut into chips A1, die bonding A2, wire bonding A3, sealing A4, read form A5 / lead surface processing solid fragmented A6 or electronic processing solid fragmented A7), namely cut by dicing individual chips from finished wafer was pretreated, but is intended to assemble it to the package, wafer level CSP according to the present invention, as shown in FIG. 8 (c), directly packaged processed ended wafer of pretreatment (Pi film A11, redistribution processing A12, post forming A13, sealing A14, grinding pin processing A15) performed, individually thereafter is cut into chips (dicing A16) thing.
【0005】 [0005]
従来のウエハーレベルCSPでは、ICのパッドおよびその上に設けられたアルミ電極と銅ポストおよびハンダバンプとは、できるだけ抵抗の小さい再配線により1対1の関係で接続されるのが前提とされていた。 In the conventional wafer level CSP, a pad and an aluminum electrode and the copper posts and solder bumps provided thereon the IC, being connected in a one-to-one relationship by rewiring as possible resistance less has been premised .
【0006】 [0006]
本出願人は、先に再配線に所望の抵抗値を持たせた半導体装置を提案した(特願2001−272089号、特願平2001−272091号)。 The applicant has proposed a semiconductor device which gave a desired resistance value rewiring previously (Japanese Patent Application No. 2001-272089 Patent, Japanese Patent Application 2001-272091). 図9は、上記特願2001−272089号にかかるボルテージレギュレータの回路例を示す図であり、図10は、その再配線パターンの断面を示す図、図11はその平面図の例である。 Figure 9 is a diagram showing a circuit example of a voltage regulator according to Patent above No. 2001-272089, FIG. 10 is a diagram showing a cross-section of the re-wiring pattern 11 is an example of a plan view thereof.
【0007】 [0007]
この例のボルテージレギュレータは、図9および図10に示すように、ボルテージレギュレータを含むICチップ50のボンディングパッド51と出力負荷57および容量(コンデンサ)55を接続する端子(ハンダバンプ)52とをCSPの再配線層(配線抵抗54)を介して接続し、この再配線層の抵抗値を所望の値に設定するようにしたものである。 The voltage regulator of this embodiment, as shown in FIGS. 9 and 10, the terminal (solder bumps) 52 and a CSP of connecting the bonding pads 51 and output load 57 and capacitor (condenser) 55 of the IC chip 50 including a voltage regulator connected through a redistribution layer (wiring resistance 54) is the resistance value of the rewiring layer that is to be set to a desired value. すなわち、ボンディングバッドおよびパッシベーション膜および保護膜とその上部に形成されるバリアメタル層とそのバリアメタル層の上部に銅再配線を形成し、ボンディングバッドと銅ポストおよびハンダボールを銅再配線で接続している。 That is, the copper rewiring forming bonding bad and the passivation film and the protective film and the barrier metal layer formed thereon and the upper part of the barrier metal layer, a bonding bad and copper posts and solder balls connected by copper rewiring ing.
【0008】 [0008]
再配線層の抵抗値Routは、ウェハーレベルCSPの製造工程において配線長,配線の幅,再配置層の材質のいずれか1つまたは複数を変えることにより使用するコンデンサに対して最適な値のESRを付加した状態にすることができる。 Resistance Rout of the rewiring layer, the wiring length in the process of manufacturing the wafer level CSP, the width of the wiring, ESR optimum value for the capacitor to be used by varying any one or more of the material of the redistribution layer it can be in a state of adding.
【0009】 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
アナログ回路を含む半導体装置において、抵抗素子はアナログ特性を決定する上で重要な素子である。 In a semiconductor device including an analog circuit, the resistance element is an important element in determining the analog characteristics. この抵抗素子はチップ内に作りこむか、あるいはIC実装後外付け部品として別に部品を必要とした。 The resistive element is required components separately as Komu either or IC implemented after external components made in the chip. チップ内に作りこむ場合、抵抗素材として拡散抵抗および配線抵抗が考えれるが、チップに内蔵する場合、接合容量や配線容量によるアナログ特性の劣化や長期バイアス印加による抵抗値の経年変化、パターン面積の制約による抵抗値の制約等があった。 When to fabricate the chip, but the diffusion resistance and the wiring resistance as the resistor material is considered, the case of on-chip, secular change of the resistance value due to deterioration and long-term bias of analog characteristics by the junction capacitance and wiring capacitance, the pattern area there is a restriction such as the resistance value due to the constraints. またユーザーの要求に応じたアナログ特性の調整を抵抗値で行う場合、抵抗がチップ内に有る場合、チップ内パターンの変更やトリミング工程の追加等が必要であった。 In the case of adjusting the analog characteristics according to the user's request in the resistance value, the resistance may present in the chip, was required such as adding chip pattern changes and trimming process.
【0010】 [0010]
そこで、本発明は、実装後外付け部品として別に抵抗部品を必要とせず、また、抵抗をチップに内蔵しても、接合容量や配線容量によるアナログ特性の劣化や長期バイアス印加による抵抗値の経年変化、パターン面積の制約による抵抗値の制約等がすくなく、小型化が可能で、所望の抵抗値を形成できる技術を提供するものである。 Accordingly, the present invention does not require a separate resistor component as an external component after mounting and also a built-in resistance to chips, aging of the resistance value due to deterioration and long-term bias of analog characteristics by the junction capacitance and wiring capacitance changes, restriction or the like of the resistance value due to constraints of the pattern area is small, can be reduced in size, it is to provide a technique capable of forming a desired resistance value.
【0011】 [0011]
次に請求項ごとの目的を述べる。 Described below the desired per claim.
請求項1記載の発明の目的は、従来の外付け抵抗素子をウエハーレベルCSP内に取り込むことである。 The purpose of the invention described in claim 1 is to incorporate a conventional external resistor element in the wafer level CSP.
【0012】 [0012]
請求項2記載の発明の目的は、従来の外付け抵抗素子をウエハーレベルCSP内に取り込み、コストを低減でき、実装面積も小さくでき携帯機器等の小型化を可能にすることである。 The purpose of the invention according to claim 2, takes in the conventional external resistor element in the wafer level CSP, reduces the cost, is that it allows the size of such mounting area also can be reduced portable devices.
【0013】 [0013]
請求項3記載の発明の目的は、バリアメタル抵抗素子を内蔵するICチップとは別の回路で、抵抗素子が必要な場合にウエハーレベルCSPに内蔵した抵抗素子を使ってコストを低減し、実装面積を小さくし、携帯機器等の小型化を可能にすることである。 The purpose of the invention according to claim 3, in a different circuit from the IC chip with a built-in barrier metal resistance element, to reduce the cost by using a resistance element incorporated in the wafer level CSP when the resistance element is required, mounting the area was small, that it allows the size of such portable devices.
【0014】 [0014]
請求項4に記載の発明の目的は、新たなコストを必要とせずに1Ω〜10kΩの抵抗を作ることができ、電流の制限や等価抵抗による位相補償用の抵抗として用いることを可能にすることである。 The purpose of the invention according to claim 4, allowing the use as can make the resistance of 1Ω~10kΩ without requiring additional costs, for phase compensation with restriction and the equivalent resistance of the current resistance it is.
【0015】 [0015]
請求項5に記載の発明の目的は、新たなコストを必要とせずに各種アナログ回路のコスト低減や小型化を可能にすることである。 The purpose of the invention described in claim 5 is that it enables cost reduction and miniaturization of the various analog circuits without requiring additional costs.
また、請求項6に記載の発明の目的は、従来の外付けの電流モニタ用抵抗素子をウエハーレベルCSP内に取り込むことである。 Another object of the invention described in claim 6 is to incorporate a conventional external current monitoring resistor element in the wafer level CSP.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
本発明は、上記課題を解決するために、ウエハレベルCSPを製造する工程で、バリアメタルを用いて抵抗素子を作りこむようにしたものである。 The present invention, in order to solve the above problems, in the process of manufacturing the wafer level CSP, is obtained so as to fabricate a resistive element with a barrier metal. また、バリアメタルの素材を選択することにより、また前記バリアメタル層の材質,幅,長さ,あるいは厚さ少なくとも一つを変えることによって所望の値(例えば1Ωから10kΩ)の抵抗素子を作りこむことができる。 Further, by selecting a barrier metal material and fabricate a resistive element of a material of the barrier metal layer, width, length, or thickness desired values ​​by changing at least one (e.g., 10kΩ from 1 [Omega) be able to.
【0017】 [0017]
さらに詳細に述べると、 In more detail,
請求項1記載の発明は、半導体チップのパッシベーション膜,その上部に形成された保護膜,その上部の抵抗経路となる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を設け、該再配線層が欠落した部分のバリアメタル層を抵抗部とした抵抗素子である。 The invention of claim 1, wherein the semiconductor chip of the passivation film, a protective film formed thereon, the barrier metal layer formed on the portion to be the resistance path thereon, at least in part on top of the barrier metal layer the missing rewiring layer is provided, a resistive element having a resistance portion of the barrier metal layer in a portion where 該再 wiring layer is missing.
【0018】 [0018]
また、請求項2記載の発明は、半導体チップのボンディングパッド,パッシベーション膜,保護膜,その上部の抵抗経路となる部分にバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、バリアメタル層を抵抗素子として機能させるようにした半導体装置である。 The invention of claim 2, wherein the bonding pads, a passivation film of a semiconductor chip, a protective film, a barrier metal layer on the portion to be the resistance path thereon, rewiring at least partly missing on the top of the barrier metal layer a layer, a semiconductor device so as to function a barrier metal layer as a resistive element.
【0019】 [0019]
また、請求項3記載の発明は、半導体チップのパッシベーション膜,保護膜,その上部の抵抗経路となる部分にバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、バリアメタル層を抵抗素子として機能させるようにした半導体装置である。 The invention of claim 3, wherein the semiconductor chip of the passivation film, a protective film, a barrier metal layer on the portion to be the resistance path thereon, have a rewiring layer at least partially missing at the top of the barrier metal layer and a semiconductor device which is adapted to function barrier metal layer as a resistive element.
【0020】 [0020]
また、請求項4記載の発明は、請求項2または3記載の半導体装置において、抵抗素子の抵抗値を、バリアメタル層の材質,幅,長さ,あるいは厚さ少なくとも一つを変えることによって所望の値にするようにしたものである。 The desired, invention of claim 4, wherein, in the semiconductor device according to claim 2 or 3, wherein the resistance value of the resistance element, the material of the barrier metal layer, width, by changing the length, or thickness of at least one it is obtained as to the value.
【0021】 [0021]
さらに、請求項5記載の発明は、請求項2から4のいずれか1項に記載の半導体装置において、半導体チップを、ボルテージレギュレータ,Li二次電池保護用IC,充電制御IC,電源ICのいずれかにした半導体装置である。 Further, an invention according to claim 5, wherein, in the semiconductor device according to any one of claims 2 to 4, a semiconductor chip, a voltage regulator, Li rechargeable battery protection IC, charge control IC, either power IC it is a semiconductor device that was or.
また、請求項6記載の発明は、半導体チップ上に再配線層が形成されたCSPにおける電流モニタ用抵抗素子であって、半導体チップの少なくとも2つボンディングパッド,パッシベーション膜,その上部に形成された保護膜,その上部に前記2つのボンディングパッド間の抵抗経路になる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部とし、前記2つのボンディングパッドの電圧をセンスすることにより前記抵抗部の電流をモニタ可能としたことを特徴とする電流モニタ用抵抗素子である。 The invention of claim 6, wherein, there is provided a resistive element for current monitoring in CSP rewiring layer is formed on a semiconductor chip, at least two bonding pads, a passivation film of a semiconductor chip, formed on the upper protective film, a barrier metal layer formed on the areas of resistance path between the two bonding pads thereon, has a rewiring layer at least partially missing at the top of the barrier metal layer,該再wiring layer There the barrier metal layer of the missing portions and resistor portions, a resistance element for current monitoring, characterized in that which enables monitoring the current of the resistor portion by sensing the voltage of said two bonding pads.
【0022】 [0022]
本構成のようにバリアメタルで抵抗を構成した場合、ICの基板バイアスからアイソレーションされており、接合容量が無くなる。 Case where the resistance barrier metal as in this configuration are isolation from the substrate bias of the IC, the junction capacitance is eliminated. また、配線容量はICチップとバリアメタルとの間に厚い膜が形成されているため大きく軽減される。 The wiring capacitance is greatly reduced because the thick film is formed between the IC chip and the barrier metal. バリアメタルは拡散抵抗に比べ、バイアス印加による経年変化を受けにくいという特徴がある。 The barrier metal is compared to the diffusion resistance, it is characterized in that less subject to aging due to bias.
【0023】 [0023]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
<請求項1、請求項2> <Claim 1, claim 2>
(実施例1) (Example 1)
図1は、本発明の実施例1を説明するための半導体装置の断面図である。 Figure 1 is a cross-sectional view of a semiconductor device for explaining an embodiment 1 of the present invention. また図2はその平面図である。 The Figure 2 is a plan view thereof.
【0024】 [0024]
本実施例1は、従来技術の銅再配線の一部を取り除き、バリアメタル層のみの配線抵抗を抵抗素子とするものである。 Embodiment 1 removes a portion of the prior art copper rewiring is for the wiring resistance of the barrier metal layer only and the resistance element. 本実施例1ではバリアメタル層のみを抵抗素子として抵抗を構成することで、後述する図7に示す素材に応じた抵抗値を持つ抵抗素子をウエハレベルCSPの再配線層に作りこむことができる。 By forming the resistor only embodiment 1, the barrier metal layer as a resistive element, it is possible to fabricate a resistive element having a resistance value corresponding to the material shown in FIG. 7 to be described later redistribution layer of wafer level CSP .
【0025】 [0025]
例えば、図1のようにICチップ10上のボンディングバッド11から、IC以外の回路に接続されるハンダボール17の間に1Ω〜10kΩの抵抗を挿入したことになり、電流の制限や等価抵抗による位相補償用の抵抗として用いることができる。 For example, the bonding bad 11 on the IC chip 10 as shown in FIG. 1, will be inserted resistance 1Ω~10kΩ between the solder balls 17 connected to a circuit other than the IC, due to limitations and the equivalent resistance of the current it can be used as a resistance for phase compensation. 図1〜2において、12は保護膜、13はスルーホール、14は銅再配線、15はバリアメタル(バリアメタル層)、16は銅ポスト、18はパッシベーション、19は封止樹脂、R1はバリアメタル抵抗部である。 In FIGS. 1-2, 12 protective film, 13 through hole, 14 copper rewiring, 15 a barrier metal (barrier metal layer) 16 is copper post 18 is passivated, 19 sealing resin, R1 barrier it is a metal resistance part.
【0026】 [0026]
<請求項6> <Claim 6>
(実施例2) (Example 2)
図3は、本発明の実施例2を説明するための半導体装置の断面図である。 Figure 3 is a cross-sectional view of a semiconductor device for explaining the second embodiment of the present invention. また図4はその平面図である。 The Figure 4 is a plan view thereof.
【0027】 [0027]
本実施例2は、図3のようにICチップ20上のボンディングパッド1(21A)とボンディングバッド2(21B)との間にバリアメタル25からなる抵抗部R2を作り、片側のボンディングバッド(21B)の近傍に銅ポスト26およびハンダボール27を作る。 This second embodiment is to make the resistance portion R2 of the barrier metal 25 between the bonding pad 1 on the IC chip 20 and (21A) and bonding Bad 2 (21B) as shown in FIG. 3, one side of the bonding bad (21B make a copper post 26 and the solder balls 27 in the vicinity of). ボンディングパッド1(21A)からボンディングパッド2(21B)に流れる電流、あるいはその逆に流れる電流がバリアメタル25の抵抗に流れることによりバリアメタル抵抗部R2の両端に電圧が発生し、その電圧を2つのボンディングパッドでセンスすることにより電流モニタ用抵抗として利用することができる。 Current flows from the bonding pad 1 (21A) to the bonding pads 2 (21B), or a voltage is generated across the barrier metal resistance portion R2 by flowing current flowing in the opposite is the resistance of the barrier metal 25, the voltage 2 One of it can be utilized for current monitoring resistor by sensing the bonding pad.
【0028】 [0028]
また、ハンダボール27を電源ラインあるいはグランドラインあるいは一定電圧ラインに接続することで、プルアップ抵抗あるいはプルダウン抵抗あるいはレベルシフト回路として作用させることができる。 In addition, by connecting the solder balls 27 to the power supply line or a ground line or a constant voltage line, it can act as a pull-up resistor or pull-down resistor or the level shift circuit. 図3〜4において、22は保護膜、23はスルーホール、24は銅再配線、25はバリアメタル(バリアメタル層)、28はパッシベーション、29は封止樹脂、R2はバリアメタル抵抗部である。 In Figure 3-4, the protective film 22, 23 through hole, 24 is a copper rewiring, 25 a barrier metal (barrier metal layer) 28 is passivated, 29 sealing resin, the R2 is a barrier metal resistor unit .
【0029】 [0029]
<請求項6> <Claim 6>
(実施例3) (Example 3)
図5は、本発明の実施例3を説明するための半導体装置の断面図である。 Figure 5 is a cross-sectional view of a semiconductor device for explaining the embodiment 3 of the present invention.
本実施例3は、図5のようにICチップ30上のボンディングパッド1(31A)とボンディングバッド2(31B)との間にバリアメタル(バリアメタル層)35からなるバリアメタル抵抗部R3を作り、両側のボンディングバッド近傍に銅ポスト36およびハンダボール37を作る。 The third embodiment, creates a barrier metal resistor unit R3 consisting of a barrier metal (barrier metal layer) 35 between the bonding pad 1 on the IC chip 30 and (31A) bonded Bad 2 (31B) as shown in FIG. 5 , making copper post 36 and the solder balls 37 in the vicinity opposite sides of the bonding bad.
【0030】 [0030]
ボンディングパッド1(31A)からボンディングパッド2(31B)に流れる電流、あるいはその逆に流れる電流がバリアメタル35の抵抗に流れることによりバリアメタル抵抗部R3の両端に電圧が発生し、その電圧を2つのボンディングパッドでセンスすることにより電流モニタ用抵抗として利用することができる。 Current flows from the bonding pad 1 (31A) to the bonding pads 2 (31B), or a voltage is generated across the barrier metal resistor unit R3 by flowing current flowing in the opposite is the resistance of the barrier metal 35, the voltage 2 One of it can be utilized for current monitoring resistor by sensing the bonding pad. 両側のボンディングバッド近傍に銅ポスト36およびハンダボール37を設けることで、ICの外側の回路でも電圧をモニタすることが可能になる。 By bonding the vicinity Carlsbad sides providing copper post 36 and the solder balls 37, it is possible to monitor the voltage in the circuit outside of the IC.
【0031】 [0031]
また、片方のボンディングパッドがIC内部で発生した電圧の出力端子でそれに接続されるハンダボールによりICの外側の回路に電圧を供給する場合、そのボンディングパッドともう一方のボンディングバッドの間にバリアメタル抵抗を挿入することでレベルシフト回路として作用させることができる。 Also, if one of the bonding pads to supply a voltage to the circuit outside the IC by the solder balls connected to it at the output terminal of the voltage generated inside IC, a barrier metal between the other bonding bad and its bonding pad it can act as a level shift circuit by inserting a resistor. 図5において、32は保護膜、33はスルーホール、34は銅再配線、38はパッシベーション、39は封止樹脂である。 5, 32 is a protective film, 33 is a through hole, 34 is a copper rewiring, 38 passivation 39 is a sealing resin.
【0032】 [0032]
<請求項3、請求項1> <Claim 3, claim 1>
(実施例4) (Example 4)
図6は、実施例4を説明するための断面図である。 Figure 6 is a sectional view for explaining a fourth embodiment.
本実施例4では、ウエハーレベルCSP内にICチップとは独立してバリアメタル42による抵抗素子(バリアメタル抵抗部)R4を形成する。 In Example 4, the resistance element (barrier metal resistance part) by the barrier metal 42 is independent of the IC chip in the wafer level CSP form an R4. このような素子をハンダボール45を置くことができる制約内であらかじめウエハーレベルCSP内にいくつか形成しておき、IC実装時に選択的に接続することで、外付け抵抗素子を必要とせずアナログ特性を調整することが可能となる。 Such elements previously formed some in advance wafer level in CSP within the constraints that can put solder balls 45, to selectively connect at IC implementation, analog characteristics without requiring an external resistor element it is possible to adjust the.
【0033】 [0033]
また、実装面積としても、IC以外に素子を必要としないため、最小面積でコストも安価に最適なアナログ特性を作りこむことが可能となる。 Further, even if the mounting area, requires no elements other than IC, the cost also becomes possible to fabricate a low cost optimal analog characteristics in the minimum area. アナログ回路以外にもプルアップ抵抗、プルダウン抵抗、分圧抵抗等、従来外付け素子が必要だった部品をウエハーレベルCSP内に取り込むことができ最小面積でコストも安価に最適なシステムを実現することが可能となる。 Pull-up resistor in addition to the analog circuit, a pull-down resistor, the voltage dividing resistors and the like, the cost of a conventional external component element was necessary in the minimum area can be incorporated in a wafer level CSP to realize a low cost optimal system it is possible. 図6において、41は保護膜、43は銅再配線、44は銅ポスト、46は封止樹脂、47はパッシベーションである。 6, the protective film 41, 43 is copper rewiring, 44 copper posts, 46 sealing resin 47 is passivated.
【0034】 [0034]
<請求項4> <Claim 4>
(実施例5) (Example 5)
図7は、バリアメタルに使用される抵抗の一覧を示す図である。 Figure 7 is a chart showing a list of resistances to be used for the barrier metal. これらの抵抗の長さ、幅、厚さの実施例を示す。 These resistors length, width, an embodiment of a thickness shown. これらの材質のサイズ、すなわち長さ、幅、厚さを調整することにより1Ω〜10kΩの抵抗をウエハーレベルCSP内に作りこむことが可能となる。 These materials size, i.e. length, it is possible to width, fabricate by adjusting the thickness of the resistance of 1Ω~10kΩ in wafer level CSP.
【0035】 [0035]
<請求項5> <Claim 5>
(実施例6) (Example 6)
上記各実施例における半導体チップとして、各種アナログ回路、例えばボルテージレギュレータの位相補償回路やCSPに実装されたLi二次電池保護用IC、充電制御IC、電源ICを用い、従来の外付け抵抗素子をウエハーレベルCSP内に取り込み、最適な抵抗値を有する抵抗素子を形成することが可能となる。 As the semiconductor chip in the above embodiments, various analog circuits, for example, the voltage regulator of the phase compensation circuit and implemented Li rechargeable battery protection IC in CSP, the charge control IC, using the power supply IC, a conventional external resistor element uptake in wafer level in CSP, it is possible to form a resistance element having an optimum resistance value.
【0036】 [0036]
【発明の効果】 【Effect of the invention】
以下、各請求項ごとの効果を説明する。 Hereinafter, describing the effect of each claim.
請求項1記載の発明は、ウエハーレベルCSPの再配線層におけるバリアメタルを抵抗素子としたものであり、従来の外付け抵抗素子をウエハーレベルCSP内に取り込むことが可能となる。 First aspect of the present invention is obtained by a barrier metal in the redistribution layer of wafer level CSP and the resistance element, it is possible to incorporate conventional external resistor element in the wafer level CSP.
【0037】 [0037]
請求項2記載の発明は、ウエハーレベルCSPの再配線層におけるバリアメタルを抵抗素子としてアナログ回路の特性調整やデジタル回路のプルアップ抵抗等に用いることで、従来の外付け抵抗素子をウエハーレベルCSP内に取り込むことが可能となり、コストを低減でき、実装面積も小さくでき携帯機器等の小型化にも貢献できる。 According to a second aspect of the invention, by using the pull-up resistance of the characteristic adjustment and the digital circuit analog circuit a barrier metal in the redistribution layer of wafer level CSP as a resistance element, a conventional external resistor element wafer level CSP it becomes possible to incorporate within, can reduce the cost, can contribute to the miniaturization of such mounting area also can be reduced portable devices.
【0038】 [0038]
請求項3記載の発明によれば、バリアメタル抵抗素子を内蔵するICチップとは別の回路で、抵抗素子が必要な場合に今回の技術によるウエハーレベルCSPに内蔵した抵抗素子を使うことでコストを低減でき、実装面積も小さくでき携帯機器等の小型化にも貢献できる。 According to the third aspect of the present invention, the cost by using a different circuit from the IC chip with a built-in barrier metal resistance element, when the resistance element is required a resistance element incorporated in the wafer level CSP by this technology the can be reduced, which contributes to the miniaturization of such mounting area also can be reduced portable devices.
【0039】 [0039]
請求項4に記載の発明によれば、バリアメタルの材質を選択することにより、また長さ、幅、厚さをウエハーレベルCSPの工程で作りこむことができ、新たなコストを必要とせずに1Ω〜10kΩの抵抗を作ることができ、電流の制限や等価抵抗による位相補償用の抵抗として用いることが可能となる。 According to the invention described in claim 4, by selecting the material of the barrier metal, and the length, width, it is possible to fabricate a thickness at the wafer level CSP process, without requiring additional costs can make the resistance of 1Omu~10keiomega, it is possible to use as a resistance for phase compensation with restriction and the equivalent resistance of the current.
【0040】 [0040]
請求項5に記載の発明によれば、半導体チップとして、ボルテージレギュレータの位相補償回路やCSPに実装されたLi二次電池保護用IC、充電制御IC、あるいは電源ICを用いることにより、従来の外付け抵抗素子をウエハーレベルCSP内に取り込むことが可能となり、コストを低減でき、実装面積も小さくでき、これらの各種アナログ回路のコスト低減や小型化が可能になる。 According to the invention of claim 5, as the semiconductor chip, the voltage regulator of the phase compensation circuit and CSP to implement a Li rechargeable battery protection IC, by using a charge control IC or the power supply IC,, conventional outer with a resistive element it is possible to incorporate into the wafer level CSP, can reduce the cost, footprint also can be reduced, cost reduction and miniaturization of these various analog circuits is possible.
また、請求項6記載の発明によれば、ウエハーレベルCSPの再配線層におけるバリアメタルを抵抗部とし、該抵抗部の両端のボンディングパッドの電圧をセンスすることにより該抵抗部の電流をモニタすることにより、従来の外付けの電流モニタ用抵抗をウエハーレベルCSP内に取り込むことが可能となる。 According to the invention of claim 6, wherein the barrier metal of the rewiring layer of wafer level CSP is a resistor unit, monitoring the current of the resistor unit by sensing the voltage of the bonding pads at both ends of the resistor section it makes it possible to incorporate conventional external current monitoring resistance in a wafer level CSP.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施例1を説明するための半導体装置の断面図である。 1 is a cross-sectional view of a semiconductor device for explaining an embodiment 1 of the present invention.
【図2】本発明の実施例1に係る半導体装置の平面図である。 It is a plan view of a semiconductor device according to a first embodiment of the present invention; FIG.
【図3】本発明の実施例2を説明するための半導体装置の断面図である。 3 is a cross-sectional view of a semiconductor device for explaining the second embodiment of the present invention.
【図4】本発明の実施例2に係る半導体装置の平面図である。 It is a plan view of a semiconductor device according to a second embodiment of the present invention; FIG.
【図5】本発明の実施例3を説明するための半導体装置の断面図である。 5 is a cross-sectional view of a semiconductor device for explaining the embodiment 3 of the present invention.
【図6】本発明の実施例4を説明するための半導体装置の断面図である。 6 is a cross-sectional view of a semiconductor device illustrating the fourth embodiment of the present invention.
【図7】バリアメタルに使用される抵抗の一覧を示す図である。 FIG. 7 is a diagram showing a list of the resistance to be used in the barrier metal.
【図8】従来の各種CSPの製造工程を示す図である。 8 is a diagram showing a manufacturing process of various conventional CSP.
【図9】先に提案したボルテージレギュレータの回路例を示す図である。 9 is a diagram showing a circuit example of the voltage regulator proposed destination.
【図10】先に提案したボルテージレギュレータの再配線パターンの断面の例を示す図である。 10 is a diagram showing an example of a cross-section of the re-wiring pattern of the voltage regulator proposed previously.
【図11】先に提案したボルテージレギュレータの再配線パターンの平面図である。 11 is a plan view of the re-wiring pattern of the voltage regulator proposed destination.
【符号の説明】 DESCRIPTION OF SYMBOLS
10:ICチップ、 10: IC chip,
11:ボンディングバッド、 11: bonding bad,
12:保護膜、 12: protective film,
13:スルーホール、 13: through-hole,
14:再配線(銅再配線)、 14: re-wiring (copper re-wiring),
15:バリアメタル(バリアメタル層)、 15: barrier metal (barrier metal layer),
16:銅ポスト、 16: copper post,
17:ハンダボール、 17: solder balls,
18:パッシベーション、 18: passivation,
19:封止樹脂、 19: sealing resin,
R1:バリアメタル抵抗部、 R1: barrier metal resistance part,
20:ICチップ、 20: IC chip,
21A:ボンディングパッド1、 21A: bonding pad 1,
21B:ボンディングバッド2、 21B: bonding bad 2,
22:保護膜、 22: protective film,
23:スルーホール、 23: through-hole,
24:銅再配線、 24: copper re-wiring,
25:バリアメタル(バリアメタル層)、 25: barrier metal (barrier metal layer),
26:銅ポスト、 26: copper post,
27:ハンダボール、 27: solder balls,
28:パッシベーション、 28: passivation,
29:封止樹脂、 29: sealing resin,
R2:バリアメタル抵抗部、 R2: barrier metal resistance part,
30:ICチップ、 30: IC chip,
31A:ボンディングパッド1、 31A: bonding pad 1,
31B:ボンディングバッド2、 31B: bonding bad 2,
32:保護膜、 32: protective film,
33:スルーホール、 33: through-hole,
34:銅再配線、 34: copper re-wiring,
35:バリアメタル(バリアメタル層)、 35: barrier metal (barrier metal layer),
36:銅ポスト、 36: copper post,
37:ハンダボール、 37: solder balls,
38:パッシベーション、 38: passivation,
39:封止樹脂、 39: sealing resin,
R3:バリアメタル抵抗部、 R3: barrier metal resistance part,
41:保護膜、 41: protective film,
42:バリアメタル、 42: barrier metal,
43:銅再配線、 43: copper re-wiring,
44:銅ポスト、 44: copper post,
45:ハンダボール、 45: solder balls,
46:封止樹脂、 46: sealing resin,
47:パッシベーション、 47: passivation,
R4:抵抗素子(バリアメタル抵抗部)、 R4: resistance element (barrier metal resistance part),
50:ICチップ、 50: IC chip,
51:ボンディングパッド、 51: bonding pads,
52:端子(ハンダバンプ)、 52: terminal (solder bumps),
54:再配線層(配線抵抗)、 54: rewiring layer (wiring resistance),
55:容量(コンデンサ)、 55: capacity (condenser),
56:抵抗、 56: resistance,
57:出力負荷。 57: output load.

Claims (6)

  1. 半導体チップ上に再配線層が形成されたCSPにおける抵抗素子であって、 A resistive element in CSP rewiring layer is formed on a semiconductor chip,
    前記半導体チップのパッシベーション膜,その上部に形成された保護膜,その上部の抵抗経路になる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部としたことを特徴とする抵抗素子。 The semiconductor chip of the passivation film, a protective film formed thereon, the barrier metal layer formed on the areas of resistance path thereon, have a rewiring layer at least partially missing at the top of the barrier metal layer and the resistance element characterized in that the said barrier metal layer portion 該再 wiring layer is missing and the resistor portion.
  2. 半導体チップ上に再配線層が形成されたCSPを備えた半導体装置であって、 A semiconductor device having a CSP that rewiring layer is formed on a semiconductor chip,
    前記半導体チップのボンディングパッド,パッシベーション膜,保護膜,その上部の抵抗経路になる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、前記バリアメタル層を抵抗素子として機能させることを特徴とする半導体装置。 The semiconductor chip bonding pad, a passivation film, a protective film, has its barrier metal layer formed on the areas of resistance path of the upper, the rewiring layer at least partially missing at the top of the barrier metal layer, wherein wherein a to function a barrier metal layer as a resistive element.
  3. 半導体チップ上に再配線層が形成されたCSPを備えた半導体装置であって、 A semiconductor device having a CSP that rewiring layer is formed on a semiconductor chip,
    前記半導体チップのパッシベーション膜,保護膜,その上部の抵抗経路になる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、前記バリアメタル層を抵抗素子として機能させることを特徴とする半導体装置。 The semiconductor chip of the passivation film, a protective film, a barrier metal layer formed on the areas of resistance path of the upper has a rewiring layer at least partially missing at the top of the barrier metal layer, the barrier metal layer wherein a to function as a resistance element.
  4. 請求項2または3記載の半導体装置において、前記抵抗素子の抵抗値は、前記バリアメタル層の材質,幅,長さ,あるいは厚さ少なくとも一つを変えることによって所望の値にすることを特徴とする半導体装置。 The semiconductor device according to claim 2 or 3, wherein the resistance value of the resistance element, and characterized in that the desired value the material of the barrier metal layer, width, by changing the length, or thickness of at least one semiconductor device.
  5. 請求項2から4のいずれか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 2 to 4,
    前記半導体チップは、ボルテージレギュレータ,Li二次電池保護用IC,充電制御IC,電源ICのいずれかであることを特徴とする半導体装置。 The semiconductor chip is a semiconductor device, wherein the voltage regulator, Li rechargeable battery protection IC, charge control IC, which is either the power supply IC.
  6. 半導体チップ上に再配線層が形成されたCSPにおける電流モニタ用抵抗素子であって、 A resistive element for current monitoring in CSP rewiring layer is formed on a semiconductor chip,
    前記半導体チップの少なくとも2つボンディングパッド,パッシベーション膜,その上部に形成された保護膜,その上部に前記2つのボンディングパッド間の抵抗経路になる部分に形成されたバリアメタル層,該バリアメタル層の上部に少なくとも一部が欠落した再配線層を有し、該再配線層が欠落した部分の前記バリアメタル層を抵抗部とし、前記2つのボンディングパッドの電圧をセンスすることにより前記抵抗部に流れる電流をモニタ可能としたことを特徴とする電流モニタ用抵抗素子。 At least two bonding pads of the semiconductor chip, a passivation film, a protective film formed thereon, the barrier metal layer formed on the areas of resistance path between the two bonding pads thereon, of the barrier metal layer a rewiring layer at least partially missing in the upper, and the barrier metal layer portion 該再 wiring layer is missing and the resistor section, flowing through the resistor unit by sensing the voltage of said two bonding pads current monitoring resistance element, characterized in that which enables monitoring the current.
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