JP3851889B2

JP3851889B2 - Variable current divider circuit

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Publication number: JP3851889B2
Application number: JP2003153346A
Authority: JP
Inventors: 理渡辺; 隆文山路
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2006-11-29
Anticipated expiration: 2017-06-06
Also published as: JP2004007706A

Description

【０００１】
【発明の属する技術分野】
本発明は可変利得増幅器に係り、特に無線通信システムで有用なディジタル制御によって利得切り替えを行う機能を有する可変利得増幅器およびこれに適した可変電流分割回路に関する。
【０００２】
【従来の技術】
無線通信システムにおいては、ダイナミックレンジを広くするために可変利得増幅器を用いることが有効である。例えば、無線受信機においてアンテナから入力された受信信号を増幅する際、過大な入力信号に対しては歪みが生じないように低利得とし、微小な入力信号に対しては雑音特性を良くするように高利得とする可変利得増幅器が使用される。
【０００３】
このような可変利得増幅器の例は、IEEE J.Solid State Circuits, vol.SC-8, p275 “Distortion in Bipolar Transistor Variable-Gain Amplifier”,WILLY M.C.SANSEN, ROBRET G.MEYER 著、に記載されている。この可変利得増幅器は、図１４に示すように入力信号電圧ＶｉをトランジスタＱ１０１で電流に変換し、この電流をトランジスタＱ１０２，Ｑ１０３に制御電圧Ｖｃで決まる電流分割比に応じて分割することにより、トランジスタＱ１０３のコレクタから出力される出力信号電圧Ｖｏを可変とした増幅器である。出力信号電圧Ｖｏは次式（１）で表され、Ｖｃの値に応じて０からｇｍ・Ｒ_Ｌ・Ｖｉまで連続的に変化する。
【０００４】
Ｖｏ＝ｇｍ・Ｒ_Ｌ・Ｖｉ／（１＋ｅｘｐ（Ｖｃ−Ｖ_Ｔ））（１）
但し、ｇｍはトランジスタの相互コンダクタンス、Ｖ_Ｔは熱電圧、Ｒ_Ｌは負荷抵抗である。
【０００５】
この可変利得増幅器は、電流分割比をアナログフィードバックで制御してアナログ的に利得を可変するＡＧＣ回路などには有用である。しかし、利得制御をディジタル制御で行う場合には、式（１）で示されるように出力信号電圧Ｖｏが制御電圧Ｖｃの関数となっているため、所望の利得に応じて制御電圧Ｖｃの値を正確に与えないと高精度の利得制御を行うことができないという困難さがある。
【０００６】
この問題を解決するため、所定の利得を持つ増幅器を複数個用意し、図１５にに示すように各増幅器Ａ１〜Ａｎを入力側スイッチＳＷｉ１〜ＳＷｉｎおよび出力側スイッチＳＷｏ１〜ＳＷｏｎにより選択して利得を切り替えたり、図１６に示すように各増幅器Ａ１〜Ａｎを並列に接続し、外部からの制御信号により一つの増幅器を選択的に能動状態として利得を切り替える方法がある。
【０００７】
図１５に示すような利得切り替えにスイッチを利用する方法では、可変利得増幅器全体をＩＣで構成する場合、ＦＥＴのような素子でスイッチを実現する必要があり、スイッチの性能によっては可変利得増幅器全体の性能が劣化したり、利得切り替え精度が低下するという問題がある。スイッチをＩＣ内に集積しない場合には、外付け部品のスイッチを用いることになるので、回路が大型化したり、コストが高くなるという問題が起こる。
【０００８】
一方、図１６に示す方法によれば、利得の切り替えにスイッチを用いないため図１５に示した方法の問題点は解消されるが、並列接続された各増幅器の入力インピーダンスや出力インピーダンスが異なっていると、利得の切り替え時に信号の大きさが変化してしまうため、予定通りの利得が得られなくなる。利得切り替え精度を十分に確保するためには、どの増幅器を能動状態としても入力および出力インピーダンスが一定となるように各増幅器の入力部および出力部の回路を構成しなくてはならないという問題がある。また、各増幅器の入出力インピーダンスがそれぞれ等しくなるように回路を設計しても、構成素子のばらつきによっては利得切り替え時に入出力インピーダンスが変動してしまい、所定の利得切り替え精度が得られなくなる。
【０００９】
【発明が解決しようとする課題】
上述したように、従来の可変利得増幅器のうち二つのトランジスタの電流分割比を変えて利得を可変としたものでは、ディジタル制御で利得切り替えを精度良く行うことが困難であった。また、複数の増幅器をスイッチで切り替える方法では、スイッチを集積化した場合に所望の利得切り替え精度を得ることが難しく、外付けのスイッチを用いると大型化やコストアップを招くという問題があり、さらに並列接続した複数の増幅器を選択的に能動状態として利得を切り替える方法では、各増幅器の入出力インピーダンスのばらつきや構成素子のばらつきにより利得切り替え精度が低下するという問題点があった。
【００１０】
本発明は、このような従来技術の問題点を解消すべくなされたもので、ディジタル制御で利得を高精度に切り替えることができる可変利得増幅器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するため、本発明の可変利得増幅器は、入力端子からの入力信号を受けて信号電流を出力する入力段回路と、この入力段回路の出力インピーダンスより小さい入力インピーダンスを有し、該入力段回路から出力される信号電流を選択された電流分割比で少なくとも二つに分割する可変電流分割回路と、この可変電流分割回路の電流分割比を選択する電流分割比選択回路と、可変電流分割回路の出力インピーダンスより小さい入力インピーダンスを有し、該可変電流分割回路により分割された電流の一方を受けて出力信号を出力端子に取り出す出力段回路とを備えたことを特徴とする。
【００１２】
入力段回路は例えば入力信号が電圧信号の場合、電圧−電流変換回路で構成され、出力段回路は出力信号として電圧信号を出力する場合、電流−電圧変換回路によって構成される。
【００１３】
この可変利得増幅器では、可変電流分割回路の電流分割比を変化させることによって、利得が切り替えられる。この場合、上述のように可変電流分割回路の入力インピーダンスを入力段回路の出力インピーダンスより小さく、好ましくは十分に小さくし、かつ可変電流分割回路の出力インピーダンスを出力段回路の入力インピーダンスより大きく、好ましくは十分に大きくすることにより、可変利得増幅器の入力インピーダンスおよび出力インピーダンスは、それぞれ入力段回路の入力インピーダンスおよび出力段回路の出力インピーダンスとなる。
【００１４】
従って、可変利得増幅器の入出力インピーダンスは利得切り替えに際してほとんど変化することがないので、利得切り替え量は可変電流分割回路の電流分割比のみによって決定され、極めて高精度な利得切り替えが可能となる。また、電流分割比選択回路から可変電流分割回路に供給される選択信号は、電流分割比をディジタル的に制御できるだけの精度であればよく、アナログ的に利得制御を行う場合のような高い精度は要求されない。
【００１５】
本発明においては、上述の可変利得増幅器を単位増幅器として複数個有し、これらを直列または並列あるいは直並列に接続して構成することによって、より多段階の利得切り替えを行うこともできる。
【００１６】
本発明における可変電流分割回路は、基本的には複数のバイポーラトランジスタのエミッタ面積比で決められた複数の電流分割比を選択的に設定可能に構成されるか、あるいは複数のＭＯＳトランジスタのゲート幅／ゲート長比（Ｗ／Ｌ）の比で決められた複数の電流分割比を選択的に設定可能に構成される。すなわち、可変電流分割回路は電流入力側が入力段回路に接続され、電流出力側が出力段回路に接続されたトランジスタと、電流入力側が入力段回路に接続され、電流出力側が定電位点に接続されたトランジスタを少なくとも含んで構成され、これら両トランジスタのエミッタ面積比またはＷ／Ｌの比で電流分割比が決定される。
【００１７】
より具体的には、第１の可変電流分割回路は、例えば電流分割比選択回路からの電流分割比を選択するための選択信号が入力される第１および第２の選択信号入力端子と、これら第１および第２の選択信号入力端子にそれぞれのベースまたはゲートが接続され、それぞれのエミッタまたはソースが入力段回路に接続され、それぞれのコレクタまたはドレインが出力段回路に接続された第１および第２のトランジスタと、第１および第２の選択信号入力端子の一方にベースまたはゲートが接続され、エミッタまたはソースが入力段回路に接続され、コレクタまたはドレインが定電位点に接続された第３のトランジスタとにより構成される。
【００１８】
第２の可変電流分割回路は、電流分割比選択回路からの電流分割比を選択するための選択信号がその入力される第１および第２の選択信号入力端子と、これら第１および第２の選択信号入力端子にそれぞれのベースまたはゲートが接続され、それぞれのエミッタまたはソースが入力段回路に接続され、それぞれのコレクタまたはドレインが出力段回路に接続された第１および第２のトランジスタと、第１および第２の選択信号入力端子にそれぞれのベースまたはゲートが接続され、それぞれのエミッタまたはソースが入力段回路に接続され、それぞれのコレクタまたはドレインが定電位点に接続された第３および第４のトランジスタとによりれ構成される。
【００１９】
第３の可変電流分割回路は、ベースまたはゲートが第１の定電位点に接続され、エミッタまたはソースが入力段回路に接続され、コレクタまたはドレインが前記出力段回路に接続された第１のトランジスタと、ベースまたはゲートが第１の定電位点に接続され、コレクタまたはドレインが第２の定電位点に接続された第２のトランジスタと、第１のトランジスタのエミッタまたはソースと第２のトランジスタのエミッタまたはソースとの間に接続されたキャパシタと、第２のトランジスタのエミッタまたはソースに接続され、電流分割比選択回路からの電流分割比を選択するための選択信号によってオン／オフ制御される定電流源とにより構成される。
【００２０】
第４の可変電流分割回路は、ベースまたはゲートが第１の定電位点に接続され、エミッタまたはソースが入力段回路に接続され、コレクタまたはドレインが出力段回路に接続された第１のトランジスタと、ベースまたはゲートが第１の定電位点に接続され、コレクタまたはドレインが第２の定電位点に接続された複数の第２のトランジスタと、第１のトランジスタのエミッタまたはソースと第２のトランジスタのそれぞれのエミッタまたはソースとの間に接続された複数のキャパシタと、第２のトランジスタのそれぞれのエミッタまたはソースに接続され、電流分割比選択回路からの電流分割比を選択するための選択信号によって選択的にオン／オフ制御される複数の定電流源とにより構成される。
【００２１】
さらに、上述した第１〜第４の可変電流分割回路の少なくとも一つを単位回路として複数個有し、これらを直列または並列あるいは直並列に接続して一つの可変電流分割回路として使用することもできる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（基本構成）
図１に、本発明に係る可変利得増幅器の基本構成を示す。入力端子１には、入力信号が例えば電圧信号として与えられる。この入力信号は入力段回路２に入力され、ここで入力信号が電圧信号の場合は電圧−電流変換される。入力段回路２から出力される信号電流は、可変電流分割回路３に入力される。可変電流分割回路３では、入力段回路２から出力される信号電流が電流分割比選択回路５により選択された電流分割比で二分割される。分割された一方の信号電流は出力段回路４に入力され、他方の信号電流は交流接地点（ＡＣＧＮＤ）を流れる。出力段回路４では、入力された信号電流が電流−電圧変換されて電圧信号となり、出力端子６から出力信号として取り出される。
【００２３】
なお、入力端子与えられる入力信号や、出力端子６へ出力される出力信号は電流信号であっても構わない。
ここで、入力段回路２の出力インピーダンスをＺo2、可変電流分割回路３の入力インピーダンスをＺi3、可変電流分割回路３の出力インピーダンスをＺo3、出力段回路４の入力インピーダンスをＺi4とすれば、これらの関係は図中に示されるように、
Ｚo2＞＞Ｚi3 （２）
Ｚo3＞＞Ｚi4 （３）
に選ばれる。
【００２４】
この可変利得増幅器では、電流分割比選択回路５によって可変電流分割回路３の電流分割比を所望の利得に応じて選択することにより、可変電流分割回路３から出力段回路４に入力される信号電流が変化し、入力端子１から出力端子６までの間の利得、この場合は電圧利得がディジタル的に切り替わる。
【００２５】
この利得切り替えに際しては、可変電流分割回路３の電流分割比の変化に伴って可変電流分割回路３の入出力インピーダンスＺi3，Ｚo3が変化する。ここで、入力インピーダンスＺi3を式（２）に示されるように入力段回路２の出力インピーダンスＺo2に比べて十分に小さくすることによって、利得切り替えの前後で入力インピーダンスＺi3が変化しても、入力段回路２から出力される信号電流にほとんど変化が生じないようにすることができる。
【００２６】
また、可変電流分割回路３の出力インピーダンスＺo3を式（３）に示されるように出力段回路４の入力インピーダンスＺi4に比べて十分に大きくすることによって、利得切り替えの前後で出力インピーダンスＺo3が変化しても、出力段回路４には可変電流分割回路３で分割された信号電流のみが流れ込むようにすることができる。
【００２７】
さらに、可変利得増幅器の入出力インピーダンスは、それぞれ入力段回路２の入力インピーダンスおよび出力段回路４の出力インピーダンスであり、これらは利得切り替えに際し一定に保たれる。
【００２８】
従って、可変利得増幅器としての利得は可変電流分割回路３の電流分割比によってのみ決定されるので、利得切り替え精度を十分に高くとることができ、従来技術の問題点が解決される。
【００２９】
次に、図１の各部について具体的に説明する。
（入力段回路２の具体例）
図２に、入力段回路２の種々の構成例を示す。図２（ａ）（ｂ）は電圧入力・電流出力の形式であり、図２（ａ）はエミッタが接地されたバイポーラトランジスタＱ１のベースに入力端子１を接続し、コレクタから出力電流を取り出すようにした例、図２（ｂ）はソースが接地されたＭＯＳトランジスタＭ１のゲートに入力端子１を接続し、ドレインから出力電流を取り出すようにした例である。
【００３０】
図２（ｃ）（ｄ）は電流入力・電流出力の形式であり、図２（ｃ）はベースに定電位が与えられたバイポーラトランジスタＱ２のエミッタに入力端子１を接続し、コレクタから出力電流を取り出すようにした例、図２（ｄ）はゲートに定電位が与えられたＭＯＳトランジスタＭ２のソースに入力端子１を接続し、ドレインから出力電流を取り出すようにした例である。
【００３１】
図２（ａ）（ｂ）（ｃ）（ｄ）に示した入力段回路２は、いずれもバイアス電流が変化しない限り入力インピーダンスは一定であり、また非常に高い出力インピーダンスを有する。
【００３２】
（出力段回路４の具体例）
図３に、出力段回路４の種々の構成例を示す。図３（ａ）は可変電流分割回路３からの出力電流を抵抗Ｒ１に流し、抵抗Ｒ１の電圧降下を出力信号として出力端子６に取り出すようにした例である。図３（ｂ）は可変電流分割回路３からの出力電流を抵抗Ｒ２に流し、抵抗Ｒ２の電圧降下をバイポーラトランジスタＱ３と定電流源ＣＳで構成されるエミッタフォロワを介して出力端子６に出力信号として取り出すようにした例である。
【００３３】
図３（ａ）（ｂ）に示した出力段回路３は、抵抗Ｒ１，Ｒ２の抵抗値を可変電流分割回路３の出力インピーダンスよりも十分小さな値にとることにより、利得切り替えに際しても出力インピーダンスが一定に保たれる。
【００３４】
（可変電流分割回路３の具体例）
可変電流分割回路３は、具体的には複数のバイポーラトランジスタのエミッタ面積比で決められた複数の電流分割比を選択的に設定可能に構成するか、あるいは複数のＭＯＳトランジスタのＷ／Ｌ（ゲート幅／ゲート長比）の比で決められた複数の電流分割比を選択的に設定可能に構成することによって実現される。図４〜図７に、可変電流分割回路３の種々の構成例を示す。
【００３５】
図４に示す可変電流分割回路３は、電流分割比選択回路５からの選択信号が入力される第１および第２の選択信号入力端子１１，１２と、これらの選択信号入力端子１１，１２にそれぞれのベースが接続され、それぞれのエミッタが入力段回路２に接続され、それぞれのコレクタが出力段回路４に接続された第１および第２のバイポーラトランジスタＱ１１，Ｑ１２と、ベースが第２の選択信号入力端子１２に接続され、エミッタが入力段回路２に接続され、コレクタが定電位点である交流接地点ＡＣＧＮＤに接続された第３のトランジスタＱ１３によって構成される。
【００３６】
この可変電流分割回路３では、選択信号入力端子１１，１２に印加される選択信号の電位関係により、トランジスタＱ１１とトランジスタＱ１２，Ｑ１３のいずれかに選択的に入力段回路２から出力される信号電流が流れる。このとき、図４中に示されるようにトランジスタＱ１２とトランジスタＱ１３のエミッタ面積比を１：ｎ（ｎ＞１）とすれば、電流分割比は１または１／ｎの２段階に切り替えられことになる。この動作については、後述するより具体的な実施例において詳しく説明する。
【００３７】
なお、図４はバイポーラトランジスタで構成した例であるが、トランジスタＱ１１，Ｑ１２，Ｑ１３をＭＯＳトランジスタに置き換えてもよい。その場合は、ベースをゲートに、エミッタをソースに、コレクタをドレインにそれぞれ置き換え、さらにエミッタ面積をＷ／Ｌに置き換えて考えればよい。
【００３８】
図５に示す可変電流分割回路３は、電流分割比選択回路５からの選択信号が入力される第１および第２の選択信号入力端子１１，１２と、これらの選択信号入力端子１１，１２にそれぞれのゲートが接続され、それぞれのソースが入力段回路２に接続され、それぞれのドレインが出力段回路４に接続された第１および第２のＭＯＳトランジスタＭ１１，Ｍ１２と、選択信号入力端子１１，１２にそれぞれのゲートが接続され、それぞれのソースが入力段回路２に接続され、それぞれのドレインが交流接地点ＡＣＧＮＤに接続された第３および第４のＭＯＳトランジスタＭ１３，Ｍ１４によって構成される。
【００３９】
この可変電流分割回路３では、選択信号入力端子１１，１２に入力される選択信号の電位関係により、トランジスタＭ１１，Ｍ１３の組と、トランジスタＭ１２，Ｍ１４の組のいずれかに選択的に入力段回路２から出力される信号電流が流れる。ここで、トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のそれぞれのＷ／ＬをＷ／Ｌ(11)，Ｗ／Ｌ(12)，Ｗ／Ｌ(13)，Ｗ／Ｌ(14)とした時、例えば
Ｗ／Ｌ(11)：Ｗ／Ｌ(12)＝１：ｍ
Ｗ／Ｌ(13)：Ｗ／Ｌ(14)＝１：ｎ
としておけば、ｍとｎの値に応じて電流分割比は２段階に切り替えられることになる。
【００４０】
なお、図５はＭＯＳトランジスタで構成した例であるが、トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４をバイポーラトランジスタに置き換えてもよい。その場合は、ゲートをベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ置き換え、さらにＷ／Ｌをエミッタ面積に置き換えて考えればよい。
【００４１】
上述した図４および図５の可変電流分割回路３によれば、その入力インピーダンスを図２に示した入力段回路２の出力インピーダンスに比較して十分に低くすることができる。
【００４２】
図６に示す可変電流分割回路３は、電流分割比選択回路５からの選択信号が入力される第１および第２の選択信号入力端子１１，１２と、ベースが第１の定電位点であるバイアス電圧源Ｖｂに接続され、エミッタが入力段回路２に接続され、コレクタが出力段回路４に接続された第１のトランジスタＱ２１と、ベースがバイアス電圧源Ｖｂに接続され、コレクタが第２の定電位点である交流接地点ＡＣＧＮＤに接続された複数の第２のトランジスタＱ２２，Ｑ２３と、第１のトランジスタＱ２１のエミッタと第２のトランジスタＱ２２，Ｑ２３のそれぞれのエミッタとの間に接続されたキャパシタＣ１１，Ｃ１２と、第２のトランジスタＱ２２，Ｑ２３のそれぞれのエミッタに接続され、選択信号入力端子１１，１２に入力される選択信号によって選択的にオン／オフ制御される定電流源ＣＳ２１，ＣＳ２２によって構成される。
【００４３】
この可変電流分割回路３では、定電流源ＣＳ２１，ＣＳ２２が共にオフの場合は、入力段回路２から出力される信号電流は全てトランジスタＱ２１を介して出力段回路４を流れる。定電流源ＣＳ２１，ＣＳ２２のいずれか一方がオンの場合は、入力段回路２から出力される信号電流はその一部がトランジスタＱ２１を介して出力段回路４を流れ、他の一部がトランジスタＱ２２またはＱ２３およびキャパシタＣ２１またはＣ２２を介して定電流源ＣＳ２１，ＣＳ２２のうちオンになっている方を流れる。
【００４４】
ここで、トランジスタＱ２２，Ｑ２３のエミッタ面積は異なっており、トランジスタＱ２１のエミッタ面積に対してＱ２２のエミッタ面積はｎ倍、Ｑ２３のエミッタ面積はｍ倍となっている。従って、定電流源ＣＳ２１，ＣＳ２２を選択的にオン／オフ制御することによって、電流分割比を１、１／ｎ、１／ｍの３段階に切り替えることができる。
【００４５】
なお、図６はバイポーラトランジスタで構成した例であるが、トランジスタＱ２１，Ｑ２２，Ｑ２３をＭＯＳトランジスタに置き換えてもよい。その場合は、ベースをゲートに、エミッタをソースに、コレクタをドレインにそれぞれ置き換え、さらにエミッタ面積をＷ／Ｌに置き換えて考えればよい。また、図６では第２のトランジスタとキャパシタおよび定電流源を２個としたが、３個以上としてであってもよい。
【００４６】
図７に示す可変電流分割回路３は、電流分割比選択回路５からの選択信号が入力される選択信号入力端子１１と、ゲートが第１の定電位点であるバイアス電圧源Ｖｂに接続され、ソースが入力段回路２に接続され、ドレインが出力段回路４に接続された第１のトランジスタＭ２１と、ゲートがバイアス電圧源Ｖｂに接続され、ドレインが第２の定電位点である交流接地点ＡＣＧＮＤに接続された第２のトランジスタＭ２２と、トランジスタＭ２１のソースとトランジスタＭ２２のソースとの間に接続されたキャパシタＣ２３と、トランジスタＭ２２のソースに接続され、選択信号入力端子１１に入力される選択信号によってオン／オフ制御される定電流源ＣＳ２３により構成される。
【００４７】
この可変電流分割回路３では、定電流源ＣＳ２３がオフの場合は、入力段回路２から出力される信号電流は全てトランジスタＭ２１を介して出力段回路４を流れる。一方、定電流源ＣＳ２３がオンの場合は、入力段回路２から出力される信号電流は一部がトランジスタＭ２１を介して出力段回路４へ流れ、他の一部がトランジスタＭ２２およびキャパシタＣ２３を介して定電流源ＣＳ２３に流れる。従って、定電流源ＣＳ２３をオン／オフ制御することによって、電流分割比を２段階に切り替えることができる。
【００４８】
なお、図６はＭＯＳトランジスタで構成した例であるが、トランジスタＭ２１，Ｍ２３をバイポーラトランジスタに置き換えてもよく、その場合はゲートをベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ置き換えて考えればよい。
【００４９】
上述した図６および図７の可変電流分割回路３では、利得切り替えに際してトランジスタＱ２１，Ｍ２１のバイアス電流が変化しないため、入力段回路２の入力インピーダンスおよび出力段回路４の出力インピーダンスが変化することはない。
【００５０】
図８は、可変電流分割回路３の他の実施形態を示す図であり、図４〜図７で説明した可変電流分割回路を単位回路として複数個用意し、これらを直列または並列あるいは直並列に接続して構成されている。ここでは、単位回路として３つの可変電流分割回路ユニット３ａ，３ｂ，３ｃを用い、ユニット３ｂ，３ｃを直列に接続し、これらをユニット３ａに対して並列に接続している。ユニット３ａ，３ｂ，３ｃには、それぞれ電流分割比切り替え端子７ａ，７ｂ，７ｃが接続されている。各ユニット３ａ，３ｂ，３ｃは、それぞれ図４〜図７に示した可変電流分割回路のいずれかであり、その組み合せは任意である。また、図８の構成は種々変形することが可能であり、ユニットの直列接続数、並列接続数を３以上にしてもよい。
【００５１】
このように可変電流分割回路３を構成すると、入力段回路２に接続されているユニット３ａ，３ｂの入力インピーダンスが入力段回路２の出力インピーダンスより十分に小さければ、利得切り替えの際に入力段回路２から出力される信号電流は一定となる。また、出力段回路４に接続されているユニット３ａ，３ｃの出力インピーダンスが出力段回路４の入力インピーダンスより十分に大きければ、出力段回路４に入力される信号電流は、利得切り替えの際に各ユニット３ａ，３ｂ，３ｃで選択された電流分割比に応じた値となる。
【００５２】
ここで、ユニット３ａ，３ｂの入力インピーダンスがそれぞれの電流分割比の変化に伴い変化しなければ、入力段回路２からユニット３ａ，３ｂに入力される信号電流は利得切り替えの際に変化しないため、利得の切り替え量は各ユニット３ａ，３ｂ，３ｃで選択された電流分割比によって決まることになる。
【００５３】
次に、本発明のより具体的な実施例について説明する。
（第１の実施例）
図９は、第１の実施例に係る可変利得増幅器であり、図２（ａ）に示したトランジスタＱ１からなる入力段回路２と、図４に示した選択信号入力端子１１，１２およびトランジスタＱ１１，Ｑ１２，Ｑ１３からなる可変電流分割回路３と、図３（ａ）に示した抵抗Ｒ１からなる出力段回路４および２つの選択信号を出力する電流分割比選択回路５を組み合わせた構成となっている。
【００５４】
この可変利得増幅器の動作を説明すると、まず入力端子１からの入力信号電圧は入力段回路２においてトランジスタＱ１により電流に変換され、可変電流分割回路３に入力される。このとき、可変電流分割回路３の第１および第２の選択信号入力端子１１，１２に入力される選択信号の電位をＶ11，Ｖ12とすると、
Ｖ11−Ｖ12＞４Ｖ_Ｔ（４）
（Ｖ_Ｔは熱電圧）
の場合は、トランジスタＱ１１がオンとなり、
Ｖ12−Ｖ11＞４Ｖ_Ｔ（５）
の場合は、トランジスタＱ１２，Ｑ１３がオンとなる。この場合、選択信号の精度は、上式を満たす程度でよい。また、選択信号入力端子１１，１２は交流的に接地されているものとする。
【００５５】
入力段回路２のトランジスタＱ１から出力される信号電流は、前者の場合（高利得時：利得Ａ１）はトランジスタＱ１１に流れ、後者の場合（低利得時：利得Ａ２）はトランジスタＱ１２，Ｑ１３を流れ、トランジスタＱ１２を流れた電流のみが出力段回路４の抵抗Ｒ１を流れる。
【００５６】
ここで、抵抗Ｒ１の抵抗値をトランジスタＱ１１，Ｑ１２の出力インピーダンスよりも十分小さな値としておけば、高利得時（利得Ａ１）と低利得時（利得Ａ２）とで抵抗Ｒ１を流れる電流の割合は、コレクタが出力段回路４に接続されているトランジスタＱ１１，Ｑ１２にそれぞれ入力される電流の比で決定され、トランジスタＱ１２とＱ１３のエミッタ面積比を１：ｎとすれば、トランジスタＱ１２に流れる電流はトランジスタＱ１１に流れる電流の１／ｎとなるので、利得Ａ２は利得Ａ１の１／ｎとなる。なお、利得切り替えの後の可変電流分割回路３のインピーダンス変動を小さくするため、トランジスタＱ１１とＱ１２のエミッタ面積比は、（ｎ＋１）：１に選ばれている。
【００５７】
トランジスタＱ１１，Ｑ１２，Ｑ１３はベース接地であり、その入力インピーダンスはエミッタ接地であるトランジスタＱ１の出力インピーダンスよりも十分に小さいので、高利得時と低利得時とでトランジスタＱ１から出力される信号電流はほとんど変化しない。さらに、利得切り替えの際に、トランジスタＱ１１，Ｑ１２，Ｑ１３のエミッタ電位がほとんど変動しないので、ミラー効果によるインピーダンス変動もほとんどない。
【００５８】
このように本実施例によれば、電流分割比選択回路５から式（４）を満たす選択信号と式（５）を満たす選択信号を選択的に可変電流分割回路３に供給することによって、可変電流分割回路３に用意された電流分割比を選択することで、利得を切り替えることができる。
【００５９】
この場合の可変利得増幅器の入力インピーダンスは入力段回路２のトランジスタＱ１に流れるバイアス電流で決定され、利得切り替えの際にバイアス電流に変化は生じないため、入力インピーダンスは一定に保たれる。また、出力段回路４の抵抗Ｒ１の抵抗値をトランジスタＱ１１，Ｑ１２の出力インピーダンスより大きな値に選んでいるため、可変利得増幅器の出力インピーダンスも一定となる。従って、利得切り替え量は可変電流分割回路３に用意された電流分割比により正確に決まることになる。
【００６０】
（第２の実施例）
図１０は、第２の実施例に係る可変利得増幅器であり、二つの可変利得増幅器１０１，１０２を並列に配置して構成される。可変利得増幅器１０１は図９に示した可変利得増幅器と同様であり、トランジスタＱ１で構成される入力段回路２−１と、選択信号入力端子１１，１２とトランジスタＱ１１，Ｑ１２，Ｑ１３で構成される可変電流分割回路３−１と、抵抗Ｒ１で構成される出力段回路４−１および電流分割比選択回路５−１からなる。
【００６１】
一方、可変利得増幅器１０２はトランジスタＱ１で構成される入力段回路２−２と、選択信号入力端子２１，２２とトランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３３で構成される可変電流分割回路３−２と、抵抗Ｒ１で構成される出力段回路４−２および電流分割比選択回路５−２からなる。
【００６２】
可変利得増幅器１０２について説明すると、入力端子１からの入力信号は入力段回路２−２２においてトランジスタＱ１により電圧−電流変換され、可変電流分割回路３−２に入力される。このとき、可変電流分割回路３−２の選択信号入力端子２１，２２に入力される選択信号の電位をＶ21，Ｖ22とすると、
Ｖ21−Ｖ22＞４Ｖ_Ｔ（６）
の場合は、トランジスタＱ３１，Ｑ３３がオンとなり、
Ｖ22−Ｖ21＞４Ｖ_Ｔ（７）
の場合は、トランジスタＱ３２，Ｑ３４がオンとなる。この場合、選択信号の精度は、上式を満たす程度でよい。また、選択信号入力端子２１，２２は交流的に接地されているものとする。
【００６３】
入力段回路２−２のトランジスタＱ１から出力される信号電流は、前者の場合（高利得時：利得Ａ１）はトランジスタＱ３１，Ｑ３３を流れ、トランジスタＱ３１を流れた信号電流のみが出力段回路４−２の抵抗Ｒ１を流れる。さらに、入力段回路２−２のトランジスタＱ１から出力される信号電流は、後者の場合（低利得時：利得Ａ２）はトランジスタＱ３２，Ｑ３４を流れ、トランジスタＱ３２を流れた信号電流のみが出力段回路４−２の抵抗Ｒ１を流れる。
【００６４】
ここで、出力段回路４−２の抵抗Ｒ１の抵抗値をトランジスタＱ３１，Ｑ３２の出力インピーダンスよりも十分小さな値とすれば、トランジスタＱ３１，Ｑ３２を流れる電流がそのまま抵抗Ｒ１を流れるので、トランジスタＱ３１とＱ３３のエミッタ面積比を１：ｍとし、トランジスタＱ３２とＱ３４のエミッタ面積比を１：ｎとしておけば、利得Ａ２は利得Ａ１のｍ／ｎとなる。
【００６５】
なお、トランジスタＱ３１とＱ３３のエミッタ面積比を１：ｎに、トランジスタＱ３２とＱ３４のエミッタ面積比を１：ｍに保ちつつ、トランジスタＱ３１とＱ３３のエミッタ面積の和と、トランジスタＱ３２とＱ３４のエミッタ面積の和を等しくしてもよい。
【００６６】
トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４はベース接地であり、その入力インピーダンスはエミッタ接地であるトランジスタＱ１の出力インピーダンスよりも十分に小さいので、高利得時と低利得時とでトランジスタＱ１から出力される信号電流はほとんど変化しない。さらに、利得切り替えの際に、トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のエミッタ電位がほとんど変動しないので、ミラー効果によるインピーダンス変動もほとんどない。
【００６７】
このように本実施例によれば、可変利得増幅器１０２は電流分割比選択回路５−２から式（６）を満たす選択信号と式（７）を満たす選択信号を選択的に可変電流分割回路３−２に供給することによって、可変電流分割回路３−２に用意された電流分割比を選択することで、利得を切り替えることができる。
【００６８】
この場合の可変利得増幅器１０２の入力インピーダンスは入力段回路２−２のトランジスタＱ１に流れるバイアス電流で決定され、利得切り替えの際にバイアス電流に変化は生じないため、入力インピーダンスは一定に保たれる。また、出力段回路４−２の抵抗Ｒ１の抵抗値をトランジスタＱ３１，Ｑ３２の出力インピーダンスより大きな値に選んでいるため、可変利得増幅器１０２の出力インピーダンスも一定となる。これにより、利得の切り替え量は可変電流分割回路３−２に用意された電流分割比により正確に決まることになる。
【００６９】
従って、この可変利得増幅器１０２を図１０に示したように図９で説明したと同様の可変利得増幅器１０１と並列に配置して使用すれば、入出力インピーダンスが利得切り替え時に変化することがなく、また二つの可変利得増幅器１０１，１０２内の可変電流分割回路３−１，３−２に用意された合計４つの電流分割比に応じて４段階の利得切り替えが可能であって、さらに利得切り替え精度が可変電流分割回路３−１，３−２に用意された電流分割比に応じて高精度に決まる可変利得増幅器を実現できる。
【００７０】
（第３の実施例）
図１１は、第３の実施例に係る可変利得増幅器であり、図２（ａ）に示した入力段回路２と、図４に示した可変電流分割回路から第２の選択信号入力端子１２とトランジスタＱ２３と定電流源ＣＳ２２を取り除いた可変電流分割回路３と、図３（ａ）に示した出力段回路４および選択信号を出力する電流分割比選択回路５を組み合わせた構成となっている。
【００７１】
この可変利得増幅器の動作を説明すると、まず入力端子１からの入力信号は入力段回路２においてトランジスタＱ１により電圧−電流変換され、可変電流分割回路３に入力される。ここで、電流分割比選択回路５からの選択信号によって定電流源ＣＳ２１がオン／オフ制御され、トランジスタＱ２２のバイアス電流がオン／オフされることにより、可変電流分割回路３の電流分割比が選択される。
【００７２】
すなわち、定電流源ＣＳ２１がオフの場合は、入力段回路２から出力される信号電流は全てトランジスタＱ２１を介して出力段回路４を流れる。定電流源ＣＳ２１がオンになると、入力段回路２のトランジスタＱ１から出力される信号電流がトランジスタＱ２２にもキャパシタＣ２１を介して流れ、トランジスタＱ２１を流れた信号電流のみが出力段回路４の抵抗Ｒ１を流れる。ここで、トランジスタＱ２１，Ｑ２２に流すバイアス電流の比を１：ｎとし、さらにトランジスタＱ２１，Ｑ２２のエミッタ面積比を１：ｎとすると、定電流源ＣＳ２１のオン／オフにより利得比が１：ｎの利得切り替えが行われることになる。
【００７３】
この定電流源ＣＳ２１のオン／オフにより可変電流分割回路３の入力インピーダンスが変化するが、エミッタ接地であるトランジスタＱ１の出力インピーダンスがベース接地であるトランジスタＱ２１，Ｑ２２の入力インピーダンスよりも大きいので、高利得時と低利得時とでトランジスタＱ１から出力される信号電流はほとんど変化しない。この場合の可変利得増幅器の入力インピーダンスはトランジスタＱ１に流れるバイアス電流で決定され、このバイアス電流は利得切り替えの際に変化しないため、入力インピーダンスは一定に保たれる。さらに、抵抗Ｒ１の値をトランジスタＱ２１の出力インピーダンスよりも小さくすることにより、可変利得増幅器の出力インピーダンスも一定に保たれる。従って、利得切り替え量は、可変電流分割回路３の電流分割比によって正確に決まる。
【００７４】
（第４の実施例）
図１２は、第４の実施例に係る可変利得増幅器であり、図２（ｂ）に示した入力段回路２と、図４に示した可変電流分割回路のバイポーラトランジスタＱ１１，Ｑ１２，Ｑ１３をＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３に置き換え、第１および第２の選択信号入力端子３１，３２を有する可変電流分割回路３−３と、図５と同様のＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４と第１および第２の選択信号入力端子３３，３４を有する可変電流分割回路３−４と、図３（ａ）に示した出力段回路４および選択信号を出力する電流分割比選択回路５を組み合わせた構成となっている。
【００７５】
この可変利得増幅器の動作を説明すると、まず入力端子１からの入力信号電圧は入力段回路２においてトランジスタＭ１により電流に変換された後、可変電流分割回路３に入力され、二つの可変電流分割回路３−３，３−４によって分割される。ここで、選択信号入力端子３１，３２，３３，３４に入力される選択信号の電位をそれぞれＶ31，Ｖ32，Ｖ33，Ｖ34とすると、
Ｖ31−Ｖ32＞Ｖth （８）
の場合はトランジスタＭ２１がオンとなり、可変電流分割回路３−３に入力される信号電流はトランジスタＭ２１を流れる。また、
Ｖ32−Ｖ31＞Ｖth （９）
の場合はトランジスタＭ２２，Ｍ２３がオンとなり、可変電流分割回路３−３に入力される信号電流はトランジスタＭ２２，Ｍ２３を流れる。但し、ＶthはＭＯＳトランジスタがオンするに必要な電位差であり、これは特に高精度である必要はないので、選択信号の大きさも高精度でなくともよい。
【００７６】
同様に、
Ｖ33−Ｖ34＞Ｖth （１０）
の場合はトランジスタＭ３１，Ｍ３３がオンとなり、可変電流分割回路３−４に入力される信号電流はトランジスタＭ３１，Ｍ３３を流れる。また、
Ｖ34−Ｖ33＞Ｖth （１１）
の場合はトランジスタＭ３２，Ｍ３４がオンとなり、可変電流分割回路３−４に入力される信号電流はトランジスタＭ３２，Ｍ３４を流れる。ここで、選択信号入力端子３１，３２，３３，３４は交流的に接地されている。
【００７７】
従って、可変電流分割回路３には、４通りの電流分割比が用意されていることになる。すなわち、トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４のそれぞれのＷ／ＬをＷ／Ｌ(21)，Ｗ／Ｌ(22)，Ｗ／Ｌ(23)，Ｗ／Ｌ(31)，Ｗ／Ｌ(32)，Ｗ／Ｌ(33)，Ｗ／Ｌ(34)とした時、例えば

としておけば、それぞれのＷ／Ｌに応じて決定される４通りの電流分割比を用意することができる。
【００７８】
ここで、ゲート接地であるトランジスタＭ２１〜Ｍ２３，Ｍ３１〜Ｍ３４の入力インピーダンスは、入力段回路２のトランジスタＭ１の出力インピーダンスより十分に小さいため、利得が切り替わる際、トランジスタＭ１から出力される信号電流はほとんど変化しない。また、出力段回路４の抵抗Ｒ１の抵抗値をトランジスタＭ２１〜Ｍ２３，Ｍ３１〜Ｍ３４の出力インピーダンスより十分に小さな値とすれば、トランジスタＭ２１〜Ｍ２３，Ｍ３１〜Ｍ３４を流れた電流がそのまま出力段回路４に入力され、かつ出力段回路４の出力インピーダンスは一定となる。さらに、利得切り替えの際、トランジスタＭ１のバイアス状態も不変であるため、入力段回路２の入力インピーダンスも一定に保たれる。従って、利得切り替え量は、可変電流分割回路３に用意された電流分割比によって正確に決まることになる。
【００７９】
（他の実施形態）
図１３（ａ）（ｂ）（ｃ）に、本発明の他の実施形態に係る可変利得増幅器を示す。この可変利得増幅器は、図１に示した基本構成の可変利得増幅器（ＶＧＡで示す）を単位増幅器として複数個用い、これらを直列または並列あるいは直並列に接続して構成することによって、より広範囲かつ多段階の利得切り替えを可能としたものである。
【００８０】
この場合、それぞれの可変利得増幅器において、入力段回路は常に動作しており、また上述したように各入力段回路のインピーダンス変動がないため、可変利得増幅器の入力インピーダンスは常に一定に保たれる。同様に、可変利得増幅器の出力インピーダンスも一定に保たれる。従って、利得切り替え量は各可変利得増幅器内の可変電流分割回路の電流分割比によって正確に決まり、利得の多段切り替えを高精度の利得切り替え量の下で実現することができる。
【００８１】
なお、図３（ａ）（ｂ）（ｃ）以外の種々の構成法を用いてもよいことは勿論であり、特に単位増幅器の直列接続数、並列接続数については種々変更することが可能である。
【００８２】
【発明の効果】
以上説明したように、本発明によれば入力端子からの入力信号を受ける入力段回路から可変電流分割回路に信号電流を入力し、可変電流分割回路から出力される信号電流を受ける出力段回路から出力端子に出力信号を取り出し、電流分割比選択回路によって可変電流分割回路の電流分割比を選択することで利得切り替えを行う可変利得増幅器において、可変電流分割回路の入力インピーダンスを入力段回路の出力インピーダンスより小さくし、かつ可変電流分割回路の出力インピーダンスを出力段回路の入力インピーダンスより大きくすることにより、可変利得増幅器の入出力インピーダンスは利得切り替えに際してほとんど変化することがなく、従って利得切り替え量を可変電流分割回路の電流分割比のみによって決定されるため、ディジタル制御で利得切り替えを高精度に行うことができる。さらに、本発明によればこのような可変利得増幅器に適した可変電流分割回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る可変利得増幅器の概略構成を示すブロック図
【図２】本発明の可変利得増幅器における入力段回路の種々の構成例を示す回路図
【図３】本発明の可変利得増幅器における出力段回路の種々の構成例を示す回路図
【図４】本発明の可変利得増幅器における可変電流分割回路の構成例を示す回路図
【図５】本発明の可変利得増幅器における可変電流分割回路の構成例を示す回路図
【図６】本発明の可変利得増幅器における可変電流分割回路の構成例を示す回路図
【図７】本発明の可変利得増幅器における可変電流分割回路の構成例を示す回路図
【図８】本発明の可変利得増幅器における複数の単位回路からなる可変電流分割回路の構成例を示すブロック図
【図９】本発明の第１の実施例に係る可変利得増幅器の構成を示す回路図
【図１０】本発明の第２の実施例に係る可変利得増幅器の構成を示す回路図
【図１１】本発明の第３の実施例に係る可変利得増幅器の構成を示す回路図
【図１２】本発明の第４の実施例に係る可変利得増幅器の構成を示す回路図
【図１３】本発明の他の実施形態に係る複数の単位増幅器からなる可変利得増幅器の種々の構成を示すブロック図
【図１４】従来の可変利得増幅器を示す回路図
【図１５】従来の他の可変利得増幅器を示す回路図
【図１６】従来のさらに別の可変利得増幅器を示す回路図
【符号の説明】
１…入力端子
２…入力段回路
３，３−１，３−２，３−３，３−４…可変電流分割回路
３ａ〜３ｃ…可変電流分割回路ユニット（単位回路）
４，４−１，４−２…出力段回路
５，５−１，５−２…電流分割比選択回路
６…出力端子
７ａ〜７ｃ…電流分割比切り替え端子
１１，１２，２１，２２，３１，３２，３３，３４…選択信号入力端子
Ｑ１１…第１のトランジスタ
Ｑ１２…第２のトランジスタ
Ｑ１３…第３のトランジスタ
Ｑ２１…第１のトランジスタ
Ｑ２２，Ｑ２３…第２のトランジスタ
Ｑ３１…第１のトランジスタ
Ｑ３２…第２のトランジスタ
Ｑ３３…第３のトランジスタ
Ｑ３４…第４のトランジスタ
Ｍ１１…第１のトランジスタ
Ｍ１２…第２のトランジスタ
Ｍ１３…第３のトランジスタ
Ｍ１４…第４のトランジスタ
Ｍ２１…第１のトランジスタ
Ｍ２２，Ｍ２３…第２のトランジスタ
Ｍ３１…第１のトランジスタ
Ｍ３２…第２のトランジスタ
Ｍ３３…第３のトランジスタ
Ｍ３４…第４のトランジスタ
ＣＳ２１，ＣＳ２２，ＣＳ２３…定電流源
Ｃ２１，Ｃ２２，Ｃ２３…キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier, and more particularly to a variable gain amplifier having a function of performing gain switching by digital control useful in a radio communication system and a variable current dividing circuit suitable for the variable gain amplifier.
[0002]
[Prior art]
In a wireless communication system, it is effective to use a variable gain amplifier in order to widen the dynamic range. For example, when a received signal input from an antenna is amplified in a wireless receiver, a low gain is set so as not to cause distortion for an excessive input signal, and a noise characteristic is improved for a small input signal. A variable gain amplifier having a high gain is used.
[0003]
An example of such a variable gain amplifier is described in IEEE J. Solid State Circuits, vol. SC-8, p275 “Distortion in Bipolar Transistor Variable-Gain Amplifier”, WILLY MCSANSEN, ROBRET G.MEYER. As shown in FIG. 14, the variable gain amplifier converts an input signal voltage Vi into a current with a transistor Q101, and divides this current into transistors Q102 and Q103 according to a current division ratio determined by a control voltage Vc, thereby forming a transistor This is an amplifier in which the output signal voltage Vo output from the collector of Q103 is variable. The output signal voltage Vo is expressed by the following equation (1). From 0 to gm · R depending on the value of Vc. _L ・ Continuously changes to Vi.
[0004]
Vo = gm · R _L Vi / (1 + exp (Vc−V _T )) (1)
Where gm is the transconductance of the transistor, V _T Is the thermal voltage, R _L Is the load resistance.
[0005]
This variable gain amplifier is useful for an AGC circuit or the like in which the gain is controlled in an analog manner by controlling the current division ratio by analog feedback. However, when the gain control is performed by digital control, since the output signal voltage Vo is a function of the control voltage Vc as shown in the equation (1), the value of the control voltage Vc is set according to the desired gain. If it is not given accurately, there is a difficulty that high-accuracy gain control cannot be performed.
[0006]
In order to solve this problem, a plurality of amplifiers having a predetermined gain are prepared. As shown in FIG. 15, the amplifiers A1 to An are selected by the input side switches SWi1 to SWin and the output side switches SWo1 to SWon, and the gain is selected. There is a method of switching the gain by switching the amplifiers A1 to An in parallel as shown in FIG. 16, and selectively switching one amplifier to an active state by a control signal from the outside.
[0007]
In the method of using a switch for gain switching as shown in FIG. 15, when the entire variable gain amplifier is constituted by an IC, it is necessary to realize the switch by an element such as an FET. Depending on the performance of the switch, the entire variable gain amplifier There is a problem that the performance of the device deteriorates and the gain switching accuracy decreases. When the switch is not integrated in the IC, a switch as an external component is used, which causes a problem that the circuit becomes large and the cost increases.
[0008]
On the other hand, the method shown in FIG. 16 eliminates the problem of the method shown in FIG. 15 because no switch is used to switch the gain, but the input impedance and output impedance of each amplifier connected in parallel differ. If this is the case, the magnitude of the signal changes when the gain is switched, so that the expected gain cannot be obtained. In order to ensure sufficient gain switching accuracy, there is a problem that the circuits of the input and output sections of each amplifier must be configured so that the input and output impedances are constant regardless of which amplifier is active. . Even if the circuit is designed so that the input / output impedances of the amplifiers are equal to each other, the input / output impedance fluctuates at the time of gain switching depending on the variation of the constituent elements, and a predetermined gain switching accuracy cannot be obtained.
[0009]
[Problems to be solved by the invention]
As described above, in the conventional variable gain amplifier in which the gain is variable by changing the current division ratio of two transistors, it is difficult to perform gain switching with digital control with high accuracy. Further, in the method of switching a plurality of amplifiers with switches, it is difficult to obtain a desired gain switching accuracy when the switches are integrated, and there is a problem that using an external switch causes an increase in size and cost. In the method of switching the gain by selectively activating a plurality of amplifiers connected in parallel, there is a problem in that the gain switching accuracy is lowered due to variations in input / output impedances of components and variations in constituent elements.
[0010]
The present invention has been made to solve such problems of the prior art, and an object of the present invention is to provide a variable gain amplifier capable of switching gain with high accuracy by digital control.
[0011]
[Means for Solving the Problems]
In order to solve the above problems, a variable gain amplifier according to the present invention has an input stage circuit that receives an input signal from an input terminal and outputs a signal current, and an input impedance smaller than the output impedance of the input stage circuit, A variable current dividing circuit that divides the signal current output from the input stage circuit into at least two by a selected current dividing ratio, a current dividing ratio selecting circuit that selects a current dividing ratio of the variable current dividing circuit, and a variable And an output stage circuit having an input impedance smaller than the output impedance of the current dividing circuit and receiving one of the currents divided by the variable current dividing circuit and extracting an output signal to an output terminal.
[0012]
For example, when the input signal is a voltage signal, the input stage circuit is configured by a voltage-current conversion circuit, and when the output stage circuit outputs a voltage signal as an output signal, the input stage circuit is configured by a current-voltage conversion circuit.
[0013]
In this variable gain amplifier, the gain is switched by changing the current division ratio of the variable current dividing circuit. In this case, as described above, the input impedance of the variable current dividing circuit is smaller than the output impedance of the input stage circuit, preferably sufficiently low, and the output impedance of the variable current dividing circuit is larger than the input impedance of the output stage circuit, preferably Is made sufficiently large, the input impedance and output impedance of the variable gain amplifier become the input impedance of the input stage circuit and the output impedance of the output stage circuit, respectively.
[0014]
Therefore, since the input / output impedance of the variable gain amplifier hardly changes at the time of gain switching, the gain switching amount is determined only by the current division ratio of the variable current dividing circuit, and extremely accurate gain switching can be performed. In addition, the selection signal supplied from the current division ratio selection circuit to the variable current division circuit may be accurate enough to digitally control the current division ratio. Not required.
[0015]
In the present invention, a plurality of variable gain amplifiers as described above are provided as unit amplifiers, and these are connected in series, in parallel, or in series and parallel, so that more stages of gain switching can be performed.
[0016]
The variable current dividing circuit according to the present invention is basically configured such that a plurality of current dividing ratios determined by the emitter area ratio of a plurality of bipolar transistors can be selectively set, or the gate widths of a plurality of MOS transistors. A plurality of current division ratios determined by the ratio of / gate length ratio (W / L) can be selectively set. That is, the variable current dividing circuit has a current input side connected to the input stage circuit, a current output side connected to the output stage circuit, a current input side connected to the input stage circuit, and a current output side connected to the constant potential point. The transistor is configured to include at least a transistor, and the current division ratio is determined by the emitter area ratio of these two transistors or the W / L ratio.
[0017]
More specifically, the first variable current dividing circuit includes, for example, first and second selection signal input terminals to which a selection signal for selecting a current division ratio from a current division ratio selection circuit is input, and these First and second bases or gates connected to the first and second selection signal input terminals, respective emitters or sources connected to the input stage circuit, and respective collectors or drains connected to the output stage circuit. A third transistor having a base or a gate connected to one of the first and second selection signal input terminals, an emitter or a source connected to the input stage circuit, and a collector or a drain connected to a constant potential point; And a transistor.
[0018]
The second variable current dividing circuit includes first and second selection signal input terminals to which a selection signal for selecting a current division ratio from the current division ratio selection circuit is input, and the first and second selection signals. First and second transistors each having a base or gate connected to a selection signal input terminal, each emitter or source connected to an input stage circuit, and each collector or drain connected to an output stage circuit; The first and second selection signal input terminals are connected to the respective bases or gates, the respective emitters or sources are connected to the input stage circuit, and the respective collectors or drains are connected to the constant potential point. This is constituted by the transistor.
[0019]
The third variable current dividing circuit includes a first transistor having a base or gate connected to the first constant potential point, an emitter or source connected to the input stage circuit, and a collector or drain connected to the output stage circuit. A second transistor having a base or gate connected to the first constant potential point and a collector or drain connected to the second constant potential point; an emitter or source of the first transistor; and a second transistor A capacitor connected between the emitter and the source and a constant transistor connected to the emitter or the source of the second transistor and controlled on / off by a selection signal for selecting a current division ratio from the current division ratio selection circuit. And a current source.
[0020]
The fourth variable current dividing circuit includes a first transistor having a base or gate connected to the first constant potential point, an emitter or source connected to the input stage circuit, and a collector or drain connected to the output stage circuit. A plurality of second transistors having a base or gate connected to the first constant potential point and a collector or drain connected to the second constant potential point; an emitter or source of the first transistor; and a second transistor A plurality of capacitors connected between the respective emitters or sources of the second transistor and a selection signal connected to the respective emitters or sources of the second transistor and for selecting a current division ratio from the current division ratio selection circuit. And a plurality of constant current sources that are selectively on / off controlled.
[0021]
Further, at least one of the above-described first to fourth variable current dividing circuits may be provided as a unit circuit, and these may be connected in series, in parallel or in series and used as one variable current dividing circuit. it can.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Basic configuration)
FIG. 1 shows a basic configuration of a variable gain amplifier according to the present invention. An input signal is given to the input terminal 1 as a voltage signal, for example. This input signal is input to the input stage circuit 2, and when the input signal is a voltage signal, voltage-current conversion is performed. The signal current output from the input stage circuit 2 is input to the variable current dividing circuit 3. In the variable current dividing circuit 3, the signal current output from the input stage circuit 2 is divided into two by the current dividing ratio selected by the current dividing ratio selecting circuit 5. One of the divided signal currents is input to the output stage circuit 4, and the other signal current flows through an AC grounding point (AC GND). In the output stage circuit 4, the input signal current is subjected to current-voltage conversion to become a voltage signal, which is taken out from the output terminal 6 as an output signal.
[0023]
The input signal supplied to the input terminal and the output signal output to the output terminal 6 may be current signals.
If the output impedance of the input stage circuit 2 is Zo2, the input impedance of the variable current dividing circuit 3 is Zi3, the output impedance of the variable current dividing circuit 3 is Zo3, and the input impedance of the output stage circuit 4 is Zi4, these The relationship is shown in the figure,
Zo2 >> Zi3 (2)
Zo3 >> Zi4 (3)
Chosen.
[0024]
In this variable gain amplifier, a signal current input from the variable current dividing circuit 3 to the output stage circuit 4 is selected by selecting a current dividing ratio of the variable current dividing circuit 3 according to a desired gain by the current dividing ratio selecting circuit 5. Changes, and the gain between the input terminal 1 and the output terminal 6, in this case, the voltage gain is digitally switched.
[0025]
At the time of this gain switching, the input / output impedances Zi3 and Zo3 of the variable current dividing circuit 3 change as the current dividing ratio of the variable current dividing circuit 3 changes. Here, even if the input impedance Zi3 changes before and after the gain switching, the input impedance Zi3 is made sufficiently smaller than the output impedance Zo2 of the input stage circuit 2 as shown in the equation (2). The signal current output from the circuit 2 can be hardly changed.
[0026]
Further, by making the output impedance Zo3 of the variable current dividing circuit 3 sufficiently larger than the input impedance Zi4 of the output stage circuit 4 as shown in the equation (3), the output impedance Zo3 changes before and after the gain switching. However, only the signal current divided by the variable current dividing circuit 3 can flow into the output stage circuit 4.
[0027]
Furthermore, the input / output impedances of the variable gain amplifier are the input impedance of the input stage circuit 2 and the output impedance of the output stage circuit 4, respectively, which are kept constant during gain switching.
[0028]
Accordingly, the gain as the variable gain amplifier is determined only by the current division ratio of the variable current dividing circuit 3, so that the gain switching accuracy can be sufficiently high, and the problems of the prior art are solved.
[0029]
Next, each part of FIG. 1 will be specifically described.
(Specific example of input stage circuit 2)
FIG. 2 shows various configuration examples of the input stage circuit 2. 2A and 2B show voltage input / current output formats. FIG. 2A shows that the input terminal 1 is connected to the base of the bipolar transistor Q1 whose emitter is grounded, and the output current is taken out from the collector. FIG. 2B shows an example in which the input terminal 1 is connected to the gate of the MOS transistor M1 whose source is grounded, and the output current is taken out from the drain.
[0030]
2 (c) and 2 (d) show current input / current output formats, and FIG. 2 (c) shows that the input terminal 1 is connected to the emitter of the bipolar transistor Q2 having a constant potential applied to the base, and the output current is output from the collector. FIG. 2D shows an example in which the input terminal 1 is connected to the source of the MOS transistor M2 having a constant potential applied to the gate, and the output current is taken out from the drain.
[0031]
Each of the input stage circuits 2 shown in FIGS. 2A, 2B, 2C, and 2D has a constant input impedance and a very high output impedance unless the bias current changes.
[0032]
(Specific example of output stage circuit 4)
FIG. 3 shows various configuration examples of the output stage circuit 4. FIG. 3A shows an example in which the output current from the variable current dividing circuit 3 is supplied to the resistor R1, and the voltage drop of the resistor R1 is taken out to the output terminal 6 as an output signal. In FIG. 3B, the output current from the variable current dividing circuit 3 is passed through the resistor R2, and the voltage drop across the resistor R2 is output to the output terminal 6 via the emitter follower composed of the bipolar transistor Q3 and the constant current source CS. This is an example of taking out as.
[0033]
In the output stage circuit 3 shown in FIGS. 3A and 3B, the resistance values of the resistors R1 and R2 are set to a value sufficiently smaller than the output impedance of the variable current dividing circuit 3, so that the output impedance can be changed even when the gain is switched. Kept constant.
[0034]
(Specific example of variable current dividing circuit 3)
Specifically, the variable current dividing circuit 3 is configured such that a plurality of current division ratios determined by the emitter area ratio of a plurality of bipolar transistors can be selectively set, or the W / L (gates of a plurality of MOS transistors). This is realized by selectively configuring a plurality of current division ratios determined by the ratio of (width / gate length ratio). 4 to 7 show various configuration examples of the variable current dividing circuit 3.
[0035]
The variable current dividing circuit 3 shown in FIG. 4 includes first and second selection signal input terminals 11 and 12 to which a selection signal from the current division ratio selection circuit 5 is input, and the selection signal input terminals 11 and 12. First and second bipolar transistors Q11 and Q12 having their respective bases connected, their respective emitters connected to the input stage circuit 2, and their respective collectors connected to the output stage circuit 4, and the base being the second selected The third transistor Q13 is connected to the signal input terminal 12, the emitter is connected to the input stage circuit 2, and the collector is connected to the AC ground point AC GND which is a constant potential point.
[0036]
In this variable current dividing circuit 3, a signal current that is selectively output from the input stage circuit 2 to either the transistor Q11 or the transistors Q12, Q13 depending on the potential relationship of the selection signal applied to the selection signal input terminals 11, 12. Flows. At this time, if the emitter area ratio of the transistor Q12 and the transistor Q13 is 1: n (n> 1) as shown in FIG. 4, the current division ratio can be switched to two steps of 1 or 1 / n. Become. This operation will be described in detail in a more specific embodiment to be described later.
[0037]
Although FIG. 4 shows an example in which a bipolar transistor is used, the transistors Q11, Q12, and Q13 may be replaced with MOS transistors. In that case, the base may be replaced with the gate, the emitter replaced with the source, the collector replaced with the drain, and the emitter area replaced with W / L.
[0038]
The variable current dividing circuit 3 shown in FIG. 5 includes first and second selection signal input terminals 11 and 12 to which a selection signal from the current division ratio selection circuit 5 is input, and the selection signal input terminals 11 and 12. First and second MOS transistors M11 and M12 having respective gates connected, respective sources connected to the input stage circuit 2, and respective drains connected to the output stage circuit 4, and selection signal input terminals 11, 12, each gate is connected, each source is connected to the input stage circuit 2, and each drain is constituted by third and fourth MOS transistors M13, M14 connected to the AC grounding point AC GND.
[0039]
In this variable current dividing circuit 3, an input stage circuit is selectively connected to either the pair of transistors M 11 and M 13 or the pair of transistors M 12 and M 14 according to the potential relationship of the selection signals input to the selection signal input terminals 11 and 12. The signal current output from 2 flows. Here, when W / L of each of the transistors M11, M12, M13, and M14 is W / L (11), W / L (12), W / L (13), and W / L (14), for example,
W / L (11): W / L (12) = 1: m
W / L (13): W / L (14) = 1: n
In this case, the current division ratio is switched between two levels according to the values of m and n.
[0040]
Although FIG. 5 shows an example in which MOS transistors are used, the transistors M11, M12, M13, and M14 may be replaced with bipolar transistors. In that case, the gate may be replaced with the base, the source replaced with the emitter, the drain replaced with the collector, and W / L replaced with the emitter area.
[0041]
According to the variable current dividing circuit 3 of FIGS. 4 and 5 described above, the input impedance can be made sufficiently lower than the output impedance of the input stage circuit 2 shown in FIG.
[0042]
The variable current dividing circuit 3 shown in FIG. 6 has first and second selection signal input terminals 11 and 12 to which a selection signal from the current division ratio selection circuit 5 is input, and the base is a first constant potential point. The first transistor Q21 is connected to the bias voltage source Vb, the emitter is connected to the input stage circuit 2, the collector is connected to the output stage circuit 4, the base is connected to the bias voltage source Vb, and the collector is the second transistor. Connected between a plurality of second transistors Q22 and Q23 connected to AC ground point AC GND, which is a constant potential point, and between the emitter of first transistor Q21 and the respective emitters of second transistors Q22 and Q23. The capacitors C11 and C12 and the emitters of the second transistors Q22 and Q23 are connected to the selection signal input to the selection signal input terminals 11 and 12, respectively. Therefore, it is composed of constant current sources CS21 and CS22 that are selectively on / off controlled.
[0043]
In this variable current dividing circuit 3, when both the constant current sources CS21 and CS22 are off, all signal currents output from the input stage circuit 2 flow through the output stage circuit 4 via the transistor Q21. When one of the constant current sources CS21 and CS22 is on, a part of the signal current output from the input stage circuit 2 flows through the output stage circuit 4 via the transistor Q21, and the other part of the signal current is output from the transistor Q22. Alternatively, the current flows through one of the constant current sources CS21 and CS22 which is turned on via Q23 and the capacitor C21 or C22.
[0044]
Here, the emitter areas of the transistors Q22 and Q23 are different, the emitter area of Q22 is n times that of the transistor Q21, and the emitter area of Q23 is m times. Therefore, by selectively turning on / off the constant current sources CS21 and CS22, the current division ratio can be switched to three stages of 1, 1 / n, and 1 / m.
[0045]
Although FIG. 6 shows an example in which bipolar transistors are used, the transistors Q21, Q22, and Q23 may be replaced with MOS transistors. In that case, the base may be replaced with the gate, the emitter replaced with the source, the collector replaced with the drain, and the emitter area replaced with W / L. In FIG. 6, the number of the second transistor, the capacitor, and the constant current source is two, but may be three or more.
[0046]
The variable current dividing circuit 3 shown in FIG. 7 is connected to a selection signal input terminal 11 to which a selection signal from the current division ratio selection circuit 5 is inputted, and a bias voltage source Vb whose gate is a first constant potential point. A first transistor M21 having a source connected to the input stage circuit 2, a drain connected to the output stage circuit 4, a gate connected to the bias voltage source Vb, and an AC grounding point having a drain being a second constant potential point The second transistor M22 connected to AC GND, the capacitor C23 connected between the source of the transistor M21 and the source of the transistor M22, and the source of the transistor M22 are input to the selection signal input terminal 11. The constant current source CS23 is controlled to be turned on / off by a selection signal.
[0047]
In this variable current dividing circuit 3, when the constant current source CS23 is OFF, all signal currents output from the input stage circuit 2 flow through the output stage circuit 4 via the transistor M21. On the other hand, when the constant current source CS23 is on, a part of the signal current output from the input stage circuit 2 flows to the output stage circuit 4 through the transistor M21, and the other part through the transistor M22 and the capacitor C23. To the constant current source CS23. Therefore, the current division ratio can be switched in two stages by controlling the constant current source CS23 on / off.
[0048]
FIG. 6 shows an example of MOS transistors. However, the transistors M21 and M23 may be replaced with bipolar transistors. In that case, if the gate is used as the base, the source is used as the emitter, and the drain is used as the collector. Good.
[0049]
In the variable current dividing circuit 3 of FIGS. 6 and 7 described above, since the bias currents of the transistors Q21 and M21 do not change when the gain is switched, the input impedance of the input stage circuit 2 and the output impedance of the output stage circuit 4 change. Absent.
[0050]
FIG. 8 is a diagram showing another embodiment of the variable current dividing circuit 3. A plurality of variable current dividing circuits described in FIGS. 4 to 7 are prepared as unit circuits, and these are connected in series, parallel, or series-parallel. Connected and configured. Here, three variable current

dividing circuit units

3a, 3b, 3c are used as unit circuits, the

units

3b, 3c are connected in series, and these are connected in parallel to the unit 3a. The

units

3a, 3b, 3c are connected to current division

ratio switching terminals

7a, 7b, 7c, respectively. Each of the

units

3a, 3b, and 3c is any of the variable current dividing circuits shown in FIGS. 4 to 7, and the combination thereof is arbitrary. Further, the configuration of FIG. 8 can be variously modified, and the number of units connected in series and the number of parallel connections may be three or more.
[0051]
When the variable current dividing circuit 3 is configured in this way, if the input impedance of the units 3a and 3b connected to the input stage circuit 2 is sufficiently smaller than the output impedance of the input stage circuit 2, the input stage circuit is used for gain switching. The signal current output from 2 is constant. Further, if the output impedance of the units 3a and 3c connected to the output stage circuit 4 is sufficiently larger than the input impedance of the output stage circuit 4, the signal current input to the output stage circuit 4 is changed at the time of gain switching. It becomes a value corresponding to the current division ratio selected by the

units

3a, 3b, 3c.
[0052]
Here, if the input impedances of the units 3a and 3b do not change with changes in the respective current division ratios, the signal current input from the input stage circuit 2 to the units 3a and 3b does not change at the time of gain switching. The amount of gain switching is determined by the current division ratio selected by each

unit

3a, 3b, 3c.
[0053]
Next, more specific examples of the present invention will be described.
(First embodiment)
FIG. 9 shows the variable gain amplifier according to the first embodiment. The input stage circuit 2 including the transistor Q1 shown in FIG. 2A, the selection signal input terminals 11 and 12 and the transistor Q11 shown in FIG. , Q12, Q13, the variable current dividing circuit 3, the output stage circuit 4 comprising the resistor R1 shown in FIG. 3A, and the current division ratio selecting circuit 5 for outputting two selection signals. Yes.
[0054]
The operation of the variable gain amplifier will be described. First, the input signal voltage from the input terminal 1 is converted into a current by the transistor Q 1 in the input stage circuit 2 and input to the variable current dividing circuit 3. At this time, if the potentials of the selection signals input to the first and second selection signal input terminals 11 and 12 of the variable current dividing circuit 3 are V11 and V12,
V11-V12> 4V _T (4)
(V _T Is thermal voltage)
In this case, the transistor Q11 is turned on,
V12-V11> 4V _T (5)
In this case, the transistors Q12 and Q13 are turned on. In this case, the accuracy of the selection signal only needs to satisfy the above equation. The selection signal input terminals 11 and 12 are assumed to be grounded in an alternating manner.
[0055]
The signal current output from the transistor Q1 of the input stage circuit 2 flows through the transistor Q11 in the former case (high gain: gain A1), and flows through the transistors Q12 and Q13 in the latter case (low gain: gain A2). Only the current flowing through the transistor Q12 flows through the resistor R1 of the output stage circuit 4.
[0056]
If the resistance value of the resistor R1 is set to a value sufficiently smaller than the output impedance of the transistors Q11 and Q12, the ratio of the current flowing through the resistor R1 at high gain (gain A1) and low gain (gain A2) is The current flowing in the transistor Q12 is determined by the ratio of the currents input to the transistors Q11 and Q12 whose collectors are connected to the output stage circuit 4, and the emitter area ratio of the transistors Q12 and Q13 is 1: n. Since the current flowing through the transistor Q11 is 1 / n, the gain A2 is 1 / n of the gain A1. Note that the emitter area ratio of the transistors Q11 and Q12 is selected to be (n + 1): 1 in order to reduce the impedance fluctuation of the variable current dividing circuit 3 after the gain switching.
[0057]
The transistors Q11, Q12, and Q13 are grounded at the base, and the input impedance is sufficiently smaller than the output impedance of the transistor Q1 that is grounded at the emitter. Therefore, the signal current output from the transistor Q1 is high and low. Almost no change. Further, since the emitter potentials of the transistors Q11, Q12, and Q13 hardly fluctuate when the gain is switched, there is almost no impedance fluctuation due to the mirror effect.
[0058]
As described above, according to the present embodiment, the selection signal satisfying the equation (4) and the selection signal satisfying the equation (5) are selectively supplied from the current division ratio selection circuit 5 to the variable current dividing circuit 3, thereby making the variable By selecting a current division ratio prepared in the current dividing circuit 3, the gain can be switched.
[0059]
The input impedance of the variable gain amplifier in this case is determined by the bias current flowing through the transistor Q1 of the input stage circuit 2, and no change occurs in the bias current when the gain is switched, so the input impedance is kept constant. Further, since the resistance value of the resistor R1 of the output stage circuit 4 is selected to be larger than the output impedance of the transistors Q11 and Q12, the output impedance of the variable gain amplifier is also constant. Therefore, the gain switching amount is accurately determined by the current division ratio prepared in the variable current dividing circuit 3.
[0060]
(Second embodiment)
FIG. 10 shows a variable gain amplifier according to the second embodiment, which is configured by arranging two

variable gain amplifiers

101 and 102 in parallel. The variable gain amplifier 101 is the same as the variable gain amplifier shown in FIG. 9, and is composed of an input stage circuit 2-1 composed of a transistor Q1, selection signal input terminals 11 and 12, and transistors Q11, Q12 and Q13. The circuit includes a variable current dividing circuit 3-1, an output stage circuit 4-1 including a resistor R1, and a current dividing ratio selecting circuit 5-1.
[0061]
On the other hand, the variable gain amplifier 102 includes an input stage circuit 2-2 including a transistor Q1, a variable current dividing circuit 3-2 including selection

signal input terminals

21 and 22, and transistors Q31, Q32, Q33, and Q33. The output stage circuit 4-2 includes a resistor R1 and a current division ratio selection circuit 5-2.
[0062]
The variable gain amplifier 102 will be described. An input signal from the input terminal 1 is subjected to voltage-current conversion by the transistor Q1 in the input stage circuit 2-22 and input to the variable current dividing circuit 3-2. At this time, if the potentials of the selection signals input to the selection

signal input terminals

21 and 22 of the variable current dividing circuit 3-2 are V21 and V22,
V21-V22> 4V _T (6)
In this case, the transistors Q31 and Q33 are turned on,
V22-V21> 4V _T (7)
In this case, the transistors Q32 and Q34 are turned on. In this case, the accuracy of the selection signal only needs to satisfy the above equation. The selection

signal input terminals

21 and 22 are assumed to be grounded in an alternating manner.
[0063]
The signal current output from the transistor Q1 of the input stage circuit 2-2 flows through the transistors Q31 and Q33 in the former case (high gain: gain A1), and only the signal current flowing through the transistor Q31 is output stage circuit 4- 2 flows through the resistor R1. Further, in the latter case (low gain: gain A2), the signal current output from the transistor Q1 of the input stage circuit 2-2 flows through the transistors Q32 and Q34, and only the signal current flowing through the transistor Q32 is output stage circuit. It flows through the resistor R1 of 4-2.
[0064]
Here, if the resistance value of the resistor R1 of the output stage circuit 4-2 is sufficiently smaller than the output impedance of the transistors Q31 and Q32, the current flowing through the transistors Q31 and Q32 flows through the resistor R1 as it is. If the emitter area ratio of Q33 is 1: m and the emitter area ratio of the transistors Q32 and Q34 is 1: n, the gain A2 is m / n of the gain A1.
[0065]
The sum of the emitter areas of the transistors Q31 and Q33 and the emitter areas of the transistors Q32 and Q34 are maintained while maintaining the emitter area ratio of the transistors Q31 and Q33 at 1: n and the emitter area ratio of the transistors Q32 and Q34 at 1: m. May be made equal.
[0066]
Transistors Q31, Q32, Q33, and Q34 are grounded at their bases, and their input impedance is sufficiently smaller than the output impedance of transistor Q1 that is grounded at the emitter, so that the signal output from transistor Q1 at high gain and low gain. The current hardly changes. Further, since the emitter potentials of the transistors Q31, Q32, Q33, and Q34 hardly change during gain switching, there is almost no impedance change due to the Miller effect.
[0067]
Thus, according to the present embodiment, the variable gain amplifier 102 selectively selects the selection signal satisfying the expression (6) and the selection signal satisfying the expression (7) from the current division ratio selection circuit 5-2. -2, the gain can be switched by selecting the current division ratio prepared in the variable current dividing circuit 3-2.
[0068]
In this case, the input impedance of the variable gain amplifier 102 is determined by the bias current flowing through the transistor Q1 of the input stage circuit 2-2. Since the bias current does not change when the gain is switched, the input impedance is kept constant. . Further, since the resistance value of the resistor R1 of the output stage circuit 4-2 is selected to be larger than the output impedance of the transistors Q31 and Q32, the output impedance of the variable gain amplifier 102 is also constant. As a result, the gain switching amount is accurately determined by the current division ratio prepared in the variable current dividing circuit 3-2.
[0069]
Therefore, if this variable gain amplifier 102 is used in parallel with the variable gain amplifier 101 similar to that described with reference to FIG. 9 as shown in FIG. 10, the input / output impedance does not change at the time of gain switching. Further, the gain can be switched in four steps according to the total of four current division ratios prepared in the variable current dividing circuits 3-1 and 3-2 in the two

variable gain amplifiers

101 and 102, and the gain switching accuracy is further improved. However, it is possible to realize a variable gain amplifier that is determined with high accuracy according to the current division ratio prepared in the variable current dividing circuits 3-1 and 3-2.
[0070]
(Third embodiment)
FIG. 11 shows a variable gain amplifier according to the third embodiment. The input stage circuit 2 shown in FIG. 2A and the second selection signal input terminal 12 from the variable current dividing circuit shown in FIG. The variable current dividing circuit 3 from which the transistor Q23 and the constant current source CS22 are removed is combined with the output stage circuit 4 shown in FIG. 3A and the current dividing ratio selection circuit 5 that outputs a selection signal.
[0071]
The operation of the variable gain amplifier will be described. First, an input signal from the input terminal 1 is voltage-current converted by the transistor Q 1 in the input stage circuit 2 and input to the variable current dividing circuit 3. Here, the constant current source CS21 is on / off controlled by a selection signal from the current division ratio selection circuit 5, and the bias current of the transistor Q22 is turned on / off, whereby the current division ratio of the variable current division circuit 3 is selected. Is done.
[0072]
That is, when the constant current source CS21 is off, all the signal current output from the input stage circuit 2 flows through the output stage circuit 4 via the transistor Q21. When the constant current source CS21 is turned on, the signal current output from the transistor Q1 of the input stage circuit 2 also flows to the transistor Q22 via the capacitor C21, and only the signal current flowing through the transistor Q21 is the resistance R1 of the output stage circuit 4. Flowing. Here, when the ratio of bias currents flowing through the transistors Q21 and Q22 is 1: n and the emitter area ratio of the transistors Q21 and Q22 is 1: n, the gain ratio is 1: n by turning on / off the constant current source CS21. Gain switching is performed.
[0073]
The input impedance of the variable current dividing circuit 3 is changed by turning on / off the constant current source CS21. However, since the output impedance of the transistor Q1 which is the grounded emitter is larger than the input impedances of the transistors Q21 and Q22 which are the grounded base, The signal current output from the transistor Q1 hardly changes between gain and low gain. In this case, the input impedance of the variable gain amplifier is determined by the bias current flowing through the transistor Q1, and since this bias current does not change when the gain is switched, the input impedance is kept constant. Furthermore, by making the value of the resistor R1 smaller than the output impedance of the transistor Q21, the output impedance of the variable gain amplifier is also kept constant. Therefore, the gain switching amount is accurately determined by the current division ratio of the variable current dividing circuit 3.
[0074]
(Fourth embodiment)
FIG. 12 shows a variable gain amplifier according to the fourth embodiment. The input stage circuit 2 shown in FIG. 2B and the bipolar transistors Q11, Q12, and Q13 of the variable current dividing circuit shown in FIG. The variable current dividing circuit 3-3 having the first and second selection signal input terminals 31 and 32, the MOS transistors M31, M32, M33, and M34 similar to those in FIG. 5 and the first transistors are replaced with the transistors M21, M22, and M23. And a variable current dividing circuit 3-4 having second selection

signal input terminals

33 and 34, an output stage circuit 4 shown in FIG. 3A, and a current division ratio selection circuit 5 for outputting a selection signal. It has become.
[0075]
The operation of the variable gain amplifier will be described. First, the input signal voltage from the input terminal 1 is converted into a current by the transistor M1 in the input stage circuit 2, and then input to the variable current dividing circuit 3, so that two variable current dividing circuits are provided. It is divided by 3-3 and 3-4. Here, assuming that the potentials of the selection signals input to the selection

signal input terminals

31, 32, 33, and 34 are V31, V32, V33, and V34, respectively.
V31-V32> Vth (8)
In this case, the transistor M21 is turned on, and the signal current input to the variable current dividing circuit 3-3 flows through the transistor M21. Also,
V32-V31> Vth (9)
In this case, the transistors M22 and M23 are turned on, and the signal current input to the variable current dividing circuit 3-3 flows through the transistors M22 and M23. However, Vth is a potential difference necessary for turning on the MOS transistor, and this need not be highly accurate, so the size of the selection signal may not be highly accurate.
[0076]
Similarly,
V33-V34> Vth (10)
In this case, the transistors M31 and M33 are turned on, and the signal current input to the variable current dividing circuit 3-4 flows through the transistors M31 and M33. Also,
V34-V33> Vth (11)
In this case, the transistors M32 and M34 are turned on, and the signal current input to the variable current dividing circuit 3-4 flows through the transistors M32 and M34. Here, the selection

signal input terminals

31, 32, 33, 34 are grounded in an alternating manner.
[0077]
Therefore, the variable current dividing circuit 3 has four current division ratios. That is, the W / L of each of the transistors M21, M22, M23, M31, M32, M33, and M34 is changed to W / L (21), W / L (22), W / L (23), and W / L (31). , W / L (32), W / L (33), W / L (34)

If so, four current division ratios determined according to the respective W / L can be prepared.
[0078]
Here, since the input impedances of the transistors M21 to M23 and M31 to M34 which are grounded to the gate are sufficiently smaller than the output impedance of the transistor M1 of the input stage circuit 2, the signal current output from the transistor M1 when the gain is switched is Almost no change. Further, if the resistance value of the resistor R1 of the output stage circuit 4 is set to a value sufficiently smaller than the output impedance of the transistors M21 to M23, M31 to M34, the current flowing through the transistors M21 to M23, M31 to M34 remains as it is. 4 and the output impedance of the output stage circuit 4 is constant. Furthermore, since the bias state of the transistor M1 is not changed when the gain is switched, the input impedance of the input stage circuit 2 is also kept constant. Therefore, the gain switching amount is accurately determined by the current division ratio prepared in the variable current dividing circuit 3.
[0079]
(Other embodiments)
FIGS. 13A, 13B and 13C show a variable gain amplifier according to another embodiment of the present invention. This variable gain amplifier uses a plurality of variable gain amplifiers (shown as VGAs) having the basic configuration shown in FIG. 1 as unit amplifiers, and these are connected in series, in parallel, or in series and parallel to form a wider range. Multi-stage gain switching is possible.
[0080]
In this case, in each variable gain amplifier, the input stage circuit is always operating, and since there is no impedance fluctuation of each input stage circuit as described above, the input impedance of the variable gain amplifier is always kept constant. Similarly, the output impedance of the variable gain amplifier is also kept constant. Therefore, the gain switching amount is accurately determined by the current division ratio of the variable current dividing circuit in each variable gain amplifier, and gain multistage switching can be realized under a highly accurate gain switching amount.
[0081]
Of course, various configuration methods other than those shown in FIGS. 3A, 3B, and 3C may be used, and in particular, the number of unit amplifiers connected in series and in parallel can be variously changed. is there.
[0082]
【The invention's effect】
As described above, according to the present invention, a signal current is input to the variable current dividing circuit from the input stage circuit that receives the input signal from the input terminal, and the output stage circuit that receives the signal current output from the variable current dividing circuit. In a variable gain amplifier that switches the gain by taking out the output signal to the output terminal and selecting the current division ratio of the variable current dividing circuit by the current dividing ratio selection circuit, the input impedance of the variable current dividing circuit is set to the output impedance of the input stage circuit. By making it smaller and making the output impedance of the variable current divider circuit larger than the input impedance of the output stage circuit, the input / output impedance of the variable gain amplifier hardly changes at the time of gain switching. Because it is determined only by the current division ratio of the divider circuit, It is possible to perform gain switching with high accuracy Le control. Furthermore, according to the present invention, a variable current dividing circuit suitable for such a variable gain amplifier can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a variable gain amplifier according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing various configuration examples of an input stage circuit in the variable gain amplifier of the present invention.
FIG. 3 is a circuit diagram showing various configuration examples of an output stage circuit in the variable gain amplifier of the present invention.
FIG. 4 is a circuit diagram showing a configuration example of a variable current dividing circuit in the variable gain amplifier of the present invention.
FIG. 5 is a circuit diagram showing a configuration example of a variable current dividing circuit in the variable gain amplifier of the present invention.
FIG. 6 is a circuit diagram showing a configuration example of a variable current dividing circuit in the variable gain amplifier of the present invention.
FIG. 7 is a circuit diagram showing a configuration example of a variable current dividing circuit in the variable gain amplifier of the present invention.
FIG. 8 is a block diagram illustrating a configuration example of a variable current dividing circuit including a plurality of unit circuits in the variable gain amplifier according to the present invention.
FIG. 9 is a circuit diagram showing a configuration of a variable gain amplifier according to the first embodiment of the present invention;
FIG. 10 is a circuit diagram showing a configuration of a variable gain amplifier according to a second embodiment of the present invention.
FIG. 11 is a circuit diagram showing a configuration of a variable gain amplifier according to a third embodiment of the present invention.
FIG. 12 is a circuit diagram showing a configuration of a variable gain amplifier according to a fourth embodiment of the present invention;
FIG. 13 is a block diagram showing various configurations of a variable gain amplifier including a plurality of unit amplifiers according to another embodiment of the present invention.
FIG. 14 is a circuit diagram showing a conventional variable gain amplifier.
FIG. 15 is a circuit diagram showing another conventional variable gain amplifier;
FIG. 16 is a circuit diagram showing still another conventional variable gain amplifier;
[Explanation of symbols]
1 ... Input terminal
2 ... Input stage circuit
3,3-1, 3-2, 3-3, 3-4 ... variable current dividing circuit
3a to 3c: Variable current dividing circuit unit (unit circuit)
4,4-1,4-2 ... Output stage circuit
5,5-1,5-2 ... Current division ratio selection circuit
6 ... Output terminal
7a to 7c: Current division ratio switching terminals
11, 12, 21, 22, 31, 32, 33, 34 ... selection signal input terminals
Q11 ... first transistor
Q12 ... second transistor
Q13 ... Third transistor
Q21 ... first transistor
Q22, Q23 ... second transistor
Q31 ... first transistor
Q32 ... Second transistor
Q33 ... Third transistor
Q34 ... Fourth transistor
M11: first transistor
M12 ... second transistor
M13 ... third transistor
M14 ... fourth transistor
M21: first transistor
M22, M23 ... second transistor
M31 ... first transistor
M32 ... second transistor
M33 ... third transistor
M34 ... fourth transistor
CS21, CS22, CS23 ... Constant current source
C21, C22, C23 ... capacitors

Claims

A first transistor having a base or gate connected to a first constant potential point, an emitter or source serving as a current input terminal, and a collector or drain serving as a current output terminal;
A second transistor having a base or gate connected to the first constant potential point and a collector or drain connected to a second constant potential point;
A capacitor connected between the emitter or source of the first transistor and the emitter or source of the second transistor;
And a constant current source connected to an emitter or a source of the second transistor and controlled to be turned on / off by a selection signal for selecting a current division ratio.

A first transistor having a base or gate connected to a first constant potential point, an emitter or source serving as a current input terminal, and a collector or drain serving as a current output terminal;
A plurality of second transistors having a base or gate connected to the first constant potential point and a collector or drain connected to a second constant potential point;
A plurality of capacitors connected between an emitter or source of the first transistor and a respective emitter or source of the second transistor;
And a plurality of constant current sources connected to respective emitters or sources of the second transistor and selectively controlled to be turned on / off by a selection signal for selecting a current division ratio. Split circuit.