JP3846196B2 - Arithmetic unit and parallel arithmetic unit - Google Patents

Description

【０１１８】
出力選択装置２４−０は、制御信号Ｄ０ＳＥＬに応じて、シフト演算器２１−０の出力信号（たとえばＭＥＭＲ０）とバタフライ演算器２３の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号Ｄ０として出力する。
【０１１９】
出力選択装置２４−１は、制御信号Ｄ１ＳＥＬに応じて、シフト演算器２１−１の出力信号（たとえばＭＥＭＲ１）とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号Ｄ１として出力する。
【０１２０】
出力選択装置２５−０は、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号ＭＥＭＷ０として出力する。
【０１２１】
出力選択装置２５−１は、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する。
【０１２２】
次に、上記構成による動作を説明する。
ここでは、
Ｄ０＝ＭＥＭＲ０，
Ｄ１＝ＭＥＭＲ０−ＭＥＭＲ１，
ＭＥＭＷ０＝ＭＥＭＲ０＋ＭＥＭＲ１，
ＭＥＭＷ１＝Ｉ１
の演算を実行するものとする。
【０１２３】
たとえばシフト演算器２１−０，２１−１のシフト量が、制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤによりゼロに設定される。
したがって、シフト演算器２１−０の出力はＭＥＭＲ０となり、入力選択装置２２−０および出力選択装置２４−０に供給される。
同様に、シフト演算器２１−１の出力はＭＥＭＲ１となり、入力選択装置２２−１および出力選択装置２４−１に供給される。
【０１２４】
入力選択装置２２−０では、制御信号Ｒ０ＳＥＬにより、シフト演算器２１−０の出力信号、すなわちＭＥＭＲ０を選択するように制御され、選択されたデータＭＥＭＲ０が信号ｒ０ｓｅｌ out として、バラフライ演算器２３の入力端子ＤＡに供給される。
また、入力選択装置２２−１では、制御信号Ｒ１ＳＥＬにより、シフト演算器２１−１の出力信号、すなわちＭＥＭＲ１を選択するように制御され、選択されたデータＭＥＭＲ１が信号ｒ１ｓｅｌ out として、バラフライ演算器２３の入力端子ＤＢに供給される。
【０１２５】
バタフライ演算器２３では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ０ａ out として、出力選択装置２４−０および２５−０に出力される。
また、バタフライ演算器２３においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１との差がとられ、その結果である（ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ０ｂ outとして、出力選択装置２４−１および２５−１に出力される。
【０１２６】
出力選択装置２４−０では、シフト演算器２１−０の出力信号（ＭＥＭＲ０）とバタフライ演算器２３の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）のうち、シフト演算器２１−０の出力信号（ＭＥＭＲ０）を選択するように制御信号Ｄ０ＳＥＬが供給され、これにより選択されたデータが信号Ｄ０＝ＭＥＭＲ０として出力される。
【０１２７】
出力選択装置２５−０では、データ入力Ｉ０とバタフライ演算器２３の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）のうち、バタフライ演算器２３の出力信号ｂｔｆ０ａ out を選択するように制御信号Ｗ０ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ０＝ＭＥＭＲ０＋ＭＥＭＲ１として出力される。
【０１２８】
また、出力選択装置２５−１では、データ入力Ｉ１とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、データ入力Ｉ１を選択するように制御信号Ｗ１ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ１＝Ｉ１として出力される。
【０１２９】
出力選択装置２４−１では、シフト演算器２１−１の出力信号（ＭＥＭＲ１）とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、バタフライ演算器２３の出力信号ｂｔｆ０ｂ out を選択するように制御信号Ｄ１ＳＥＬが供給され、これにより選択されたデータが信号Ｄ１＝ＭＥＭＲ０−ＭＥＭＲ１として出力される。
【０１３０】
以上説明したように、本第３の実施形態によれば、データ入力ＭＥＭＲ０の値を制御信号ＳＦＴ０ＭＤが示す値に応じて左または右に任意ビットだけシフトする演算を行うシフト演算器２１−０と、データ入力ＭＥＭＲ１の値を制御信号ＳＦＴ１ＭＤが示す値に応じて左または右に任意ビットだけシフトする演算を行うシフト演算器２１−１と、制御信号Ｒ０ＳＥＬに応じて、シフト演算器２１−０の出力データおよびデータ入力Ｉ０のいずれかを選択し、信号ｒ０ｓｅｌ outとして出力する入力選択装置２２−０と、制御信号Ｒ１ＳＥＬに応じて、シフト演算器２１−１の出力データおよびデータ入力Ｉ１のいずれかを選択し、信号ｒ１ｓｅｌ out として出力する入力選択装置２２−１と、入力端子ＤＡに入力選択装置２２−０の出力信号ｒ０ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２−１の出力信号ｒ１ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ０ａ out として出力選択装置２４−０および２５−０に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ０ｂ out として出力選択装置２４−１および２５−１に出力するバタフライ演算器２３と、制御信号Ｄ０ＳＥＬに応じて、シフト演算器２１−０の出力信号とバタフライ演算器２３の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号Ｄ０として出力する出力選択装置２４−０と、制御信号Ｄ１ＳＥＬに応じて、シフト演算器２１−１の出力信号とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号Ｄ１として出力する出力選択装置２４−１と、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号ＭＥＭＷ０として出力する出力選択装置２５−０と、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する出力選択装置２５−１とを設けたので、以下の効果を得ることができる。
【０１３１】
バタフライ演算などの多入力、多出力演算を行う場合には、ｙ０＝ｘ０＋ｘ１，ｙ１＝ｘ０−ｘ１などの演算を同時に行うことができる。
このため、入力データとしてｘ０とｘ１を１回ずつ読み出せばよい。そのためメモリ／レジスタへのアクセス効率があがるという利点がある。
また専用ハードウェアと異なり、ｙ０＝ｘ０＋ｘ１とｙ１＝ｘ０−ｘ１のほかにも、ｙ０＝ｘ０＋ｘ１＋ｘ２＋ｘ３などの計算を柔軟に行うことができる構成を容易に実現できる利点がある。
【０１３２】
また、演算装置自体を外部から再構成可能であることから、論理レベルの最適化ができることはもとより、構成情報の増大を防止でき、集積回路としての面積効率の低下を防止できる演算装置を実現できる利点がある。
【０１３３】
第４実施形態
図６は、本発明に係る演算装置の第４の実施形態を示す構成図である。
【０１３４】
図６の演算装置２０Ａは、構成情報に基づいて再構成可能な演算装置であって、８入力８出力の演算を行い、バタフライ演算とシフト演算を同時に実行可能に構成されている。
【０１３５】
本演算装置２０Ａは、シフト演算器（ＳＦＴ０）２１Ａ−０、シフト演算器（ＳＦＴ１）２１Ａ−１、シフト演算器（ＳＦＴ２）２１Ａ−２、シフト演算器（ＳＦＴ３）２１Ａ−３、入力選択装置（ＲＳＥＬ０）２２Ａ−０、入力選択装置（ＲＳＥＬ１）２２Ａ−１、入力選択装置（ＲＳＥＬ２）２２Ａ−２、入力選択装置（ＲＳＥＬ３）２２Ａ−３、バタフライ演算器（ＢＴＦ０）２３Ａ−０、バタフライ演算器（ＢＴＦ１）２３Ａ−１、出力選択装置（ＤＳＥＬ０）２４Ａ−０、出力選択装置（ＤＳＥＬ１）２４Ａ−１、出力選択装置（ＤＳＥＬ２）２４Ａ−２、出力選択装置（ＤＳＥＬ３）２４Ａ−３、出力選択装置（ＷＳＥＬ０）２５Ａ−０、出力選択装置（ＷＳＥＬ１）２５Ａ−１、出力選択装置（ＷＳＥＬ２）２５Ａ−２、および出力選択装置（ＷＳＥＬ３）２５Ａ−３を有している。
【０１３６】
そして、演算装置２０Ａは、データ入力ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３，Ｉ０，Ｉ１、Ｉ２，Ｉ３、およびデータ出力ＭＥＭＷ０，ＭＥＭＷ１，ＭＥＭＷ２，ＭＥＭＷ３，Ｄ０，Ｄ１，Ｄ２，Ｄ３を有し、また、再構成のための制御信号ＢＴＦＭＤ０，ＢＴＦＭＤ１，Ｒ０ＳＥＬ，Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｗ０ＳＥＬ，Ｗ１ＳＥＬ，Ｗ２ＳＥＬ，Ｗ３ＳＥＬ，Ｄ０ＳＥＬ，Ｄ１ＳＥＬ，Ｄ２ＳＥＬ，Ｄ３ＳＥＬが供給される。
【０１３７】
シフト演算器２１Ａ−０は、データ入力ＭＥＭＲ０の値を制御信号ＳＦＴ０ＭＤに応じて単項演算、具体的には、制御信号ＳＦＴ０ＭＤが示す値（シフト量）に応じて左または右に任意ビットだけシフトする演算を行って、その結果を信号ｓｆｔ０ out として入力選択装置２２Ａ−０および出力選択装置２４Ａ−０に出力する。なお、シフト演算器２１Ａ−０は、たとえば制御信号ＳＦＴ０ＭＤが示すシフト量がゼロの場合には、シフト演算を行わず、データ入力ＭＥＭＲ０をそのまま出力する。
【０１３８】
シフト演算器２１Ａ−１は、データ入力ＭＥＭＲ１の値を制御信号ＳＦＴ１ＭＤに応じて単項演算、具体的には、制御信号ＳＦＴ１ＭＤが示す値（シフト量）に応じて左または右に任意ビットだけシフトする演算を行って、その結果を信号ｓｆｔ１ out として入力選択装置２２Ａ−１および出力選択装置２４Ａ−１に出力する。なお、シフト演算器２１Ａ−１は、たとえば制御信号ＳＦＴ１ＭＤが示すシフト量がゼロの場合には、シフト演算を行わず、データ入力ＭＥＭＲ１をそのまま出力する。
【０１３９】
シフト演算器２１Ａ−２は、データ入力ＭＥＭＲ２の値を制御信号ＳＦＴ２ＭＤに応じて単項演算、具体的には、制御信号ＳＦＴ２ＭＤが示す値（シフト量）に応じて左または右に任意ビットだけシフトする演算を行って、その結果を信号ｓｆｔ２ out として入力選択装置２２Ａ−２および出力選択装置２４Ａ−２に出力する。なお、シフト演算器２１Ａ−２は、たとえば制御信号ＳＦＴ２ＭＤが示すシフト量がゼロの場合には、シフト演算を行わず、データ入力ＭＥＭＲ２をそのまま出力する。
【０１４０】
シフト演算器２１Ａ−３は、データ入力ＭＥＭＲ３の値を制御信号ＳＦＴ３ＭＤに応じて単項演算、具体的には、制御信号ＳＦＴ３ＭＤが示す値（シフト量）に応じて左または右に任意ビットだけシフトする演算を行って、その結果を信号ｓｆｔ３ out として入力選択装置２２Ａ−３および出力選択装置２４Ａ−３に出力する。なお、シフト演算器２１Ａ−３は、たとえば制御信号ＳＦＴ３ＭＤが示すシフト量がゼロの場合には、シフト演算を行わず、データ入力ＭＥＭＲ３をそのまま出力する。
【０１４１】
入力選択装置２２Ａ−０は、制御信号Ｒ０ＳＥＬに応じて、シフト演算器２１Ａ−０の出力データおよびデータ入力Ｉ０のいずれかを選択し、信号ｒ０ｓｅｌ out としてバタフライ演算器２３Ａ−０に出力する。
【０１４２】
入力選択装置２２Ａ−１は、制御信号Ｒ１ＳＥＬに応じて、シフト演算器２１Ａ−１の出力データおよびデータ入力Ｉ１のいずれかを選択し、信号ｒ１ｓｅｌ out としてバタフライ演算器２３Ａ−０に出力する。
【０１４３】
入力選択装置２２Ａ−２は、制御信号Ｒ２ＳＥＬに応じて、シフト演算器２１Ａ−２の出力データおよびデータ入力Ｉ２のいずれかを選択し、信号ｒ２ｓｅｌ out としてバタフライ演算器２３Ａ−１に出力する。
【０１４４】
入力選択装置２２Ａ−３は、制御信号Ｒ３ＳＥＬに応じて、シフト演算器２１Ａ−３の出力データおよびデータ入力Ｉ３のいずれかを選択し、信号ｒ３ｓｅｌ out としてバタフライ演算器２３Ａ−１に出力する。
【０１４５】
バタフライ演算器２３Ａ−０は、入力端子ＤＡに入力選択装置２２Ａ−０の出力信号ｒ０ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ａ−１の出力信号ｒ１ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ０ａ out として出力選択装置２４Ａ−０および２５Ａ−０に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ０ｂ out として出力選択装置２４Ａ−１および２５Ａ−１に出力する。
【０１４６】
具体的には、バタフライ演算器２３Ａ−０は、制御信号ＢＴＦＭＤ０の値により、以下のいずれかの演算を選択的に行う。
【０１４７】
【数６】

【０１４８】
バタフライ演算器２３Ａ−１は、入力端子ＤＡに入力選択装置２２Ａ−２の出力信号ｒ２ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ａ−３の出力信号ｒ３ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ１ａ out として出力選択装置２４Ａ−２および２５Ａ−２に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ１ｂ out として出力選択装置２４Ａ−３および２５Ａ−３に出力する。
【０１４９】
具体的には、バタフライ演算器２３Ａ−１は、制御信号ＢＴＦＭＤ１の値により、以下のいずれかの演算を選択的に行う。
【０１５０】
【数７】

【０１５１】
出力選択装置２４Ａ−０は、制御信号Ｄ０ＳＥＬに応じて、シフト演算器２１Ａ−０の出力信号ｓｆｔ０ out （たとえばＭＥＭＲ０）とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号Ｄ０として出力する。
【０１５２】
出力選択装置２４Ａ−１は、制御信号Ｄ１ＳＥＬに応じて、シフト演算器２１Ａ−１の出力信号ｓｆｔ１ out （たとえばＭＥＭＲ１）とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号Ｄ１として出力する。
【０１５３】
出力選択装置２４Ａ−２は、制御信号Ｄ２ＳＥＬに応じて、シフト演算器２１Ａ−２の出力信号ｓｆｔ２ out （たとえばＭＥＭＲ２）とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out のいずれかを選択し、信号Ｄ２として出力する。
【０１５４】
出力選択装置２４Ａ−３は、制御信号Ｄ３ＳＥＬに応じて、シフト演算器２１Ａ−３の出力信号ｓｆｔ３ out （たとえばＭＥＭＲ３）とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out のいずれかを選択し、信号Ｄ３として出力する。
【０１５５】
出力選択装置２５Ａ−０は、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号ＭＥＭＷ０として出力する。
【０１５６】
出力選択装置２５Ａ−１は、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する。
【０１５７】
出力選択装置２５Ａ−２は、制御信号Ｗ２ＳＥＬに応じて、データ入力Ｉ２とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out のいずれかを選択し、信号ＭＥＭＷ２として出力する。
【０１５８】
出力選択装置２５Ａ−３は、制御信号Ｗ３ＳＥＬに応じて、データ入力Ｉ３とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out のいずれかを選択し、信号ＭＥＭＷ３として出力する。
【０１５９】
次に、上記構成による動作を説明する。
ここでは、
Ｄ１＝ＭＥＭＲ０−ＭＥＭＲ１，
Ｄ３＝ＭＥＭＲ２−ＭＥＭＲ３，
ＭＥＭＷ０＝ＭＥＭＲ０＋ＭＥＭＲ１，
ＭＥＭＷ２＝ＭＥＭＲ２＋ＭＥＭＲ３，
ＭＥＭＷ１＝Ｉ１
ＭＥＭＷ３＝Ｉ３
の演算を実行するものとする。
【０１６０】
たとえばシフト演算器２１Ａ−０，２１Ａ−１，２１Ａ−２，２１Ａ−３のシフト量が、制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤによりゼロに設定される。
したがって、シフト演算器２１Ａ−０の出力信号ｓｆｔ０ out はＭＥＭＲ０となり、入力選択装置２２Ａ−０および出力選択装置２４Ａ−０に供給される。
同様に、シフト演算器２１Ａ−１の出力信号ｓｆｔ１ out はＭＥＭＲ１となり、入力選択装置２２Ａ−１および出力選択装置２４Ａ−１に供給される。
シフト演算器２１Ａ−２の出力信号ｓｆｔ２ out はＭＥＭＲ２となり、入力選択装置２２Ａ−２および出力選択装置２４Ａ−２に供給される。
そして、シフト演算器２１Ａ−３の出力信号ｓｆｔ３ out はＭＥＭＲ３となり、入力選択装置２２Ａ−３および出力選択装置２４Ａ−３に供給される。
【０１６１】
入力選択装置２２Ａ−０では、制御信号Ｒ０ＳＥＬにより、シフト演算器２１Ａ−０の出力信号、すなわちＭＥＭＲ０を選択するように制御され、選択されたデータＭＥＭＲ０が信号ｒ０ｓｅｌ out として、バラフライ演算器２３Ａ−０の入力端子ＤＡに供給される。
入力選択装置２２Ａ−１では、制御信号Ｒ１ＳＥＬにより、シフト演算器２１Ａ−１の出力信号、すなわちＭＥＭＲ１を選択するように制御され、選択されたデータＭＥＭＲ１が信号ｒ１ｓｅｌ out として、バラフライ演算器２３Ａ−０の入力端子ＤＢに供給される。
【０１６２】
また、入力選択装置２２Ａ−２では、制御信号Ｒ２ＳＥＬにより、シフト演算器２１Ａ−２の出力信号、すなわちＭＥＭＲ２を選択するように制御され、選択されたデータＭＥＭＲ２が信号ｒ２ｓｅｌ out として、バラフライ演算器２３Ａ−１の入力端子ＤＡに供給される。
入力選択装置２２Ａ−３では、制御信号Ｒ３ＳＥＬにより、シフト演算器２１Ａ−３の出力信号、すなわちＭＥＭＲ３を選択するように制御され、選択されたデータＭＥＭＲ３が信号ｒ３ｓｅｌ out として、バラフライ演算器２３Ａ−１の入力端子ＤＢに供給される。
【０１６３】
バタフライ演算器２３Ａ−０では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ａ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ０ａ out として、出力選択装置２４Ａ−０および２５Ａ−０に出力される。
また、バタフライ演算器２３Ａ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１との差がとられ、その結果である（ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ０ｂ out として、出力選択装置２４Ａ−１および２５Ａ−１に出力される。
【０１６４】
同様に、バタフライ演算器２３Ａ−１では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ａ−１においては、入力端子ＤＡに供給されたデータＭＥＭＲ２と入力端子ＤＢに供給されたデータＭＥＭＲ３とが加算され、その結果である（ＭＥＭＲ２＋ＭＥＭＲ３）が出力端子ＯＡから信号ｂｔｆ１ａ out として、出力選択装置２４Ａ−２および２５Ａ−２に出力される。
また、バタフライ演算器２３Ａ−１においては、入力端子ＤＡに供給されたデータＭＥＭＲ２と入力端子ＤＢに供給されたデータＭＥＭＲ３との差がとられ、その結果である（ＭＥＭＲ２−ＭＥＭＲ３）が出力端子ＯＢから信号ｂｔｆ１ｂ out として、出力選択装置２４Ａ−３および２５Ａ−３に出力される。
【０１６５】
出力選択装置２４Ａ−１において、シフト演算器２１Ａ−１の出力信号（ＭＥＭＲ１）とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、バタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out を選択するように制御信号Ｄ１ＳＥＬが供給され、これにより選択されたデータが信号Ｄ１＝ＭＥＭＲ０−ＭＥＭＲ１として出力される。
【０１６６】
また、出力選択装置２５Ａ−０では、データ入力Ｉ０とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）のうち、バタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out を選択するように制御信号Ｗ０ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ０＝ＭＥＭＲ０＋ＭＥＭＲ１として出力される。
【０１６７】
また、出力選択装置２５Ａ−１では、データ入力Ｉ１とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、データ入力Ｉ１を選択するように制御信号Ｗ１ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ１＝Ｉ１として出力される。
【０１６８】
また、出力選択装置２４Ａ−３において、シフト演算器２１Ａ−３の出力信号（ＭＥＭＲ３）とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out （＝ＭＥＭＲ２−ＭＥＭＲ３）のうち、バタフライ演算器２３Ｂ−１の出力信号ｂｔｆ１ｂ out を選択するように制御信号Ｄ３ＳＥＬが供給され、これにより選択されたデータが信号Ｄ３＝ＭＥＭＲ２−ＭＥＭＲ３として出力される。
【０１６９】
また、出力選択装置２５Ａ−２では、データ入力Ｉ２とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out （＝ＭＥＭＲ２＋ＭＥＭＲ３）のうち、バタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out を選択するように制御信号Ｗ２ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ２＝ＭＥＭＲ２＋ＭＥＭＲ３として出力される。
【０１７０】
また、出力選択装置２５Ａ−３では、データ入力Ｉ３とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out （＝ＭＥＭＲ２−ＭＥＭＲ３）のうち、データ入力Ｉ３を選択するように制御信号Ｗ３ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ３＝Ｉ３として出力される。
【０１７１】
本第４の実施形態に係る８入力８出力の演算装置２０Ａによれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
【０１７２】
第５実施形態
図７は、本発明に係る演算装置の第５の実施形態を示す構成図である。
【０１７３】
本第５の実施形態が上述した第４の実施形態と異なる点は、入力端子ＤＡにバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out を入力し、入力端子ＤＢにバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ２の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ２ａ out として出力選択装置２５Ｂ−０および２５Ｂ−２に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ２ｂ out として出力選択装置２５Ｂ−１および２５Ｂ−３に出力するバタフライ演算器２３Ａ−２を設け、３つのバタフライ演算器をいわゆる多段に配置して、ツリー状に接続した構成としたことにある。
【０１７４】
なお、本第５の実施形態に係るバタフライ演算器２３Ｂ−２は、制御信号ＢＴＦＭＤ２の値により、以下のいずれかの演算を選択的に行う。
【０１７５】
【数８】

【０１７６】
そして、本第５の実施形態においては、出力選択装置２５Ｂ−０〜２５Ｂ−３を制御信号Ｗ０ＳＥＬ〜Ｗ３ＳＥＬに応じて３つの入力データの中から一つのデータを選択し、信号ＭＥＭＷ０〜ＭＥＭＷ３として出力するように構成している。
【０１７７】
出力選択装置２５Ｂ−０は、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out とバタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ａ out とのいずれかを選択し、信号ＭＥＭＷ０として出力する。
【０１７８】
出力選択装置２５Ｂ−１は、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out とバタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する。
【０１７９】
出力選択装置２５Ｂ−２は、制御信号Ｗ２ＳＥＬに応じて、データ入力Ｉ２とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out とバタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ａ out のいずれかを選択し、信号ＭＥＭＷ２として出力する。
【０１８０】
出力選択装置２５Ｂ−３は、制御信号Ｗ３ＳＥＬに応じて、データ入力Ｉ３とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out とバタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ｂ out のいずれかを選択し、信号ＭＥＭＷ３として出力する。
【０１８１】
その他の構成および機能は、第４の実施形態に係る図６と同様であることから、図７においては、図６と同一構成部分は、同一符号をもって表している。
【０１８２】
このような構成において、たとえばバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out が（ＭＥＭＲ０＋ＭＥＭＲ１）で、バタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out が（ＭＥＭＲ２＋ＭＥＭＲ３）であるとした場合に、たとえばバタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ａ out が（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）となり、出力信号ｂｔｆ２ｂ out が（ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３）となる。
【０１８３】
そして、出力選択装置２５Ｂ−０において、制御信号Ｗ０ＳＥＬに応じて、バタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ａ out を選択するように制御することにより、信号ＭＥＭＷ０は（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）として出力される。
同様に、出力選択装置２５Ｂ−２において、制御信号Ｗ２ＳＥＬに応じて、バタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ａ out を選択するように制御することにより、信号ＭＥＭＷ２は（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）として出力される。
【０１８４】
また、出力選択装置２５Ｂ−１において、制御信号Ｗ１ＳＥＬに応じて、バタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ｂ out を選択するように制御することにより、信号ＭＥＭＷ１は（ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３）として出力される。
同様に、出力選択装置２５Ｂ−３において、制御信号Ｗ３ＳＥＬに応じて、バタフライ演算器２３Ｂ−２の出力信号ｂｔｆ２ｂ out を選択するように制御することにより、信号ＭＥＭＷ３は（ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＥＭＲ３）として出力される。
【０１８５】
その他の構成、および作用は、上述した第４の実施形態と同様であることからここではその説明は省略する。
【０１８６】
本第５の実施形態によれば、上述した第４の実施形態と同様の効果を得られることはもとより、さらに高度な複雑な演算を容易に行うことができる利点がある。
【０１８７】
第６実施形態
図８は、本発明に係る演算装置の第６の実施形態を示す構成図である。
【０１８８】
図８の演算装置２０Ｃは、構成情報に基づいて再構成可能な演算装置であって、１６入力１６出力の演算を行い、バタフライ演算を実行可能に構成されている。
【０１８９】
本演算装置２０Ｃは、入力選択装置（ＲＳＥＬ０）２２Ｃ−０、入力選択装置（ＲＳＥＬ１）２２Ｃ−１、入力選択装置（ＲＳＥＬ２）２２Ｃ−２、入力選択装置（ＲＳＥＬ３）２２Ｃ−３、入力選択装置（ＲＳＥＬ４）２２Ｃ−４、入力選択装置（ＲＳＥＬ５）２２Ｃ−５、入力選択装置（ＲＳＥＬ６）２２Ｃ−６、入力選択装置（ＲＳＥＬ７）２２Ｃ−７、入力選択装置（ＢＳＥＬ０）２２Ｃ−８、入力選択装置（ＢＳＥＬ１）２２Ｃ−９、入力選択装置（ＢＳＥＬ２）２２Ｃ−１０、入力選択装置（ＢＳＥＬ３）２２Ｃ−１１、入力選択装置（ＢＳＥＬ４）２２Ｃ−１２、入力選択装置（ＢＳＥＬ５）２２Ｃ−１３、入力選択装置（ＢＳＥＬ６）２２Ｃ−１４、入力選択装置（ＢＳＥＬ７）２２Ｃ−１５、バタフライ演算器（ＢＴＦ０）２３Ｃ−０、バタフライ演算器（ＢＴＦ１）２３Ｃ−１、バタフライ演算器（ＢＴＦ２）２３Ｃ−２、バタフライ演算器（ＢＴＦ３）２３Ｃ−３、バタフライ演算器（ＢＴＦ４）２３Ｃ−４、バタフライ演算器（ＢＴＦ５）２３Ｃ−５、バタフライ演算器（ＢＴＦ６）２３Ｃ−６、バタフライ演算器（ＢＴＦ７）２３Ｃ−７、出力選択装置（ＤＳＥＬ０）２４Ｃ−０、出力選択装置（ＤＳＥＬ１）２４Ｃ−１、出力選択装置（ＤＳＥＬ２）２４Ｃ−２、出力選択装置（ＤＳＥＬ３）２４Ｃ−３、出力選択装置（ＤＳＥＬ４）２４Ｃ−４、出力選択装置（ＤＳＥＬ５）２４Ｃ−５、出力選択装置（ＤＳＥＬ６）２４Ｃ−６、出力選択装置（ＤＳＥＬ７）２４Ｃ−７、出力選択装置（ＷＳＥＬ０）２５Ｃ−０、出力選択装置（ＷＳＥＬ１）２５Ｃ−１、出力選択装置（ＷＳＥＬ２）２５Ｃ−２、出力選択装置（ＷＳＥＬ３）２５Ｃ−３、出力選択装置（ＷＳＥＬ４）２５Ｃ−４、出力選択装置（ＷＳＥＬ５）２５Ｃ−５、出力選択装置（ＷＳＥＬ６）２５Ｃ−６、および出力選択装置（ＷＳＥＬ７）２５Ｃ−７を有している。
【０１９０】
そして、入力選択装置２２Ｃ−０〜２２Ｃ−７が本発明の第１の入力選択装置を構成し、入力選択装置２２Ｃ−９〜２２Ｃ−１５が本発明の第２の入力選択装置を構成し、バタフライ演算器２３Ｃ−０，バタフライ演算器２３Ｃ−２，バタフライ演算器２３Ｃ−４、およびバタフライ演算器２３Ｃ−６が本発明の第１の演算器を構成し、バタフライ演算器２３Ｃ−１，バタフライ演算器２３Ｃ−３，バタフライ演算器２３Ｃ−５、およびバタフライ演算器２３Ｃ−７が本発明の第２の演算器を構成し、出力選択装置２４Ｃ−０〜２４Ｃ−７が本発明の第１の出力選択装置を構成し、出力選択装置２５Ｃ−０〜２５Ｃ−７が本発明の第２の出力選択装置を構成する。
【０１９１】
そして、演算装置２０Ｃは、データ入力ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３，ＭＥＭＲ４，ＭＥＭＲ５，ＭＥＭＲ６，ＭＥＭＲ７，Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７、およびデータ出力ＭＥＭＷ０，ＭＥＭＷ１，ＭＥＭＷ２，ＭＥＭＷ３，ＭＥＭＷ４，ＭＥＭＷ５，ＭＥＭＷ６，ＭＥＭＷ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７を有し、また、再構成のための制御信号ＢＴＦＭＤ０，ＢＴＦＭＤ１，ＢＴＦＭＤ２，ＢＴＦＭＤ３，ＢＴＦＭＤ４，ＢＴＦＭＤ５，ＢＴＦＭＤ６，ＢＴＦＭＤ７、Ｒ０ＳＥＬ，Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬ，Ｒ５ＳＥＬ，Ｒ６ＳＥＬ，Ｒ７ＳＥＬ、Ｂ０ＳＥＬ，Ｂ１ＳＥＬ，Ｂ２ＳＥＬ，Ｂ３ＳＥＬ，Ｂ４ＳＥＬ，Ｂ５ＳＥＬ，Ｂ６ＳＥＬ，Ｂ７ＳＥＬ、Ｗ０ＳＥＬ，Ｗ１ＳＥＬ，Ｗ２ＳＥＬ，Ｗ３ＳＥＬ，Ｗ４ＳＥＬ，Ｗ５ＳＥＬ，Ｗ６ＳＥＬ，Ｗ７ＳＥＬ、Ｄ０ＳＥＬ，Ｄ１ＳＥＬ，Ｄ２ＳＥＬ，Ｄ３ＳＥＬ，Ｄ４ＳＥＬ，Ｄ５ＳＥＬ，Ｄ６ＳＥＬ，Ｄ７ＳＥＬが供給される。
【０１９２】
入力選択装置２２Ｃ−０は、制御信号Ｒ０ＳＥＬに応じて、データ入力ＭＥＭＲ０およびデータ入力Ｉ０のいずれかを選択し、信号ｒ０ｓｅｌ out としてバタフライ演算器２３Ｃ−０に出力する。
【０１９３】
入力選択装置２２Ｃ−１は、制御信号Ｒ１ＳＥＬに応じて、データ入力ＭＥＭＲ１およびデータ入力Ｉ１のいずれかを選択し、信号ｒ１ｓｅｌ out としてバタフライ演算器２３Ｃ−０に出力する。
【０１９４】
入力選択装置２２Ｃ−２は、制御信号Ｒ２ＳＥＬに応じて、データ入力ＭＥＭＲ２およびデータ入力Ｉ２のいずれかを選択し、信号ｒ２ｓｅｌ out としてバタフライ演算器２３Ｃ−２に出力する。
【０１９５】
入力選択装置２２Ｃ−３は、制御信号Ｒ３ＳＥＬに応じて、データ入力ＭＥＭＲ３およびデータ入力Ｉ３のいずれかを選択し、信号ｒ３ｓｅｌ out としてバタフライ演算器２３Ｃ−２に出力する。
【０１９６】
入力選択装置２２Ｃ−４は、制御信号Ｒ４ＳＥＬに応じて、データ入力ＭＥＭＲ４およびデータ入力Ｉ４のいずれかを選択し、信号ｒ４ｓｅｌ out としてバタフライ演算器２３Ｃ−４に出力する。
【０１９７】
入力選択装置２２Ｃ−５は、制御信号Ｒ５ＳＥＬに応じて、データ入力ＭＥＭＲ５およびデータ入力Ｉ５のいずれかを選択し、信号ｒ５ｓｅｌ out としてバタフライ演算器２３Ｃ−４に出力する。
【０１９８】
入力選択装置２２Ｃ−６は、制御信号Ｒ６ＳＥＬに応じて、データ入力ＭＥＭＲ６およびデータ入力Ｉ６のいずれかを選択し、信号ｒ６ｓｅｌ out としてバタフライ演算器２３Ｃ−６に出力する。
【０１９９】
入力選択装置２２Ｃ−７は、制御信号Ｒ７ＳＥＬに応じて、データ入力ＭＥＭＲ７およびデータ入力Ｉ７のいずれかを選択し、信号ｒ７ｓｅｌ out としてバタフライ演算器２３Ｃ−６に出力する。
【０２００】
入力選択装置２２Ｃ−８は、制御信号Ｂ０ＳＥＬに応じて、データ入力Ｉ０、バタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ａ out 、およびバタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ｂ out のいずれかを選択し、信号ｂ０ｓｅｌ out としてバタフライ演算器２３Ｃ−１に出力する。
【０２０１】
入力選択装置２２Ｃ−９は、制御信号Ｂ１ＳＥＬに応じて、データ入力Ｉ１、バタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ｂ out 、およびバタフライ演算器２３Ｃ−２の出力信号ｂｔｆ２ａ out のいずれかを選択し、信号ｂ１ｓｅｌ out としてバタフライ演算器２３Ｃ−１に出力する。
【０２０２】
入力選択装置２２Ｃ−１０は、制御信号Ｂ２ＳＥＬに応じて、データ入力Ｉ２、バタフライ演算器２３Ｃ−２の出力信号ｂｔｆ２ａ out 、およびバタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号ｂ２ｓｅｌ out としてバタフライ演算器２３Ｃ−３に出力する。
【０２０３】
入力選択装置２２Ｃ−１１は、制御信号Ｂ３ＳＥＬに応じて、データ入力Ｉ３、バタフライ演算器２３Ｃ−２の出力信号ｂｔｆ２ｂ out 、およびバタフライ演算器２３Ｃ−４の出力信号ｂｔｆ４ａ out のいずれかを選択し、信号ｂ３ｓｅｌ out としてバタフライ演算器２３Ｃ−３に出力する。
【０２０４】
入力選択装置２２Ｃ−１２は、制御信号Ｂ４ＳＥＬに応じて、データ入力Ｉ４、バタフライ演算器２３Ｃ−４の出力信号ｂｔｆ４ａ out 、およびバタフライ演算器２３Ｃ−２の出力信号ｂｔｆ２ｂ out のいずれかを選択し、信号ｂ４ｓｅｌ out としてバタフライ演算器２３Ｃ−５に出力する。
【０２０５】
入力選択装置２２Ｃ−１３は、制御信号Ｂ５ＳＥＬに応じて、データ入力Ｉ５、バタフライ演算器２３Ｃ−４の出力信号ｂｔｆ４ｂ out 、およびバタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ａ out のいずれかを選択し、信号ｂ５ｓｅｌ out としてバタフライ演算器２３Ｃ−５に出力する。
【０２０６】
入力選択装置２２Ｃ−１４は、制御信号Ｂ６ＳＥＬに応じて、データ入力Ｉ６、バタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ａ out 、およびバタフライ演算器２３Ｃ−４の出力信号ｂｔｆ４ｂ out のいずれかを選択し、信号ｂ６ｓｅｌ out としてバタフライ演算器２３Ｃ−７に出力する。
【０２０７】
入力選択装置２２Ｃ−１５は、制御信号Ｂ７ＳＥＬに応じて、データ入力Ｉ７、バタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ｂ out 、およびバタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号ｂ７ｓｅｌ out としてバタフライ演算器２３Ｃ−７に出力する。
【０２０８】
バタフライ演算器２３Ｃ−０は、入力端子ＤＡに入力選択装置２２Ｃ−０の出力信号ｒ０ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−１の出力信号ｒ１ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ０ａ out として入力選択装置２２Ｃ−８および２２Ｃ−１５に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ０ｂ out として入力選択装置２２Ｃ−９および２２Ｃ−１０に出力する。
【０２０９】
バタフライ演算器２３Ｃ−１は、入力端子ＤＡに入力選択装置２２Ｃ−８の出力信号ｂ０ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−９の出力信号ｂ１ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ１ａ out として出力選択装置２４Ｃ−０および２５Ｃ−０に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ１ｂ out として出力選択装置２４Ｃ−１および２５Ｃ−１に出力する。
【０２１０】
バタフライ演算器２３Ｃ−２は、入力端子ＤＡに入力選択装置２２Ｃ−２の出力信号ｒ２ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−３の出力信号ｒ３ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ２の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ２ａ out として入力選択装置２２Ｃ−１０および２２Ｃ−９に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ２ｂ out として入力選択装置２２Ｃ−１１および２２Ｃ−１２に出力する。
【０２１１】
バタフライ演算器２３Ｃ−３は、入力端子ＤＡに入力選択装置２２Ｃ−１０の出力信号ｂ２ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−１１の出力信号ｂ３ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ３の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ３ａ out として出力選択装置２４Ｃ−２および２５Ｃ−２に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ３ｂ out として出力選択装置２４Ｃ−３および２５Ｃ−３に出力する。
【０２１２】
バタフライ演算器２３Ｃ−４は、入力端子ＤＡに入力選択装置２２Ｃ−４の出力信号ｒ４ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−５の出力信号ｒ５ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ４の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ４ａ out として入力選択装置２２Ｃ−１２および２２Ｃ−１１に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ４ｂ out として入力選択装置２２Ｃ−１３および２２Ｃ−１４に出力する。
【０２１３】
バタフライ演算器２３Ｃ−５は、入力端子ＤＡに入力選択装置２２Ｃ−１２の出力信号ｂ４ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−１３の出力信号ｂ５ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ５の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ５ａ out として出力選択装置２４Ｃ−４および２５Ｃ−４に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ５ｂ out として出力選択装置２４Ｃ−５および２５Ｃ−５に出力する。
【０２１４】
バタフライ演算器２３Ｃ−６は、入力端子ＤＡに入力選択装置２２Ｃ−６の出力信号ｒ６ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−７の出力信号ｒ７ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ６の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ６ａ out として入力選択装置２２Ｃ−１４および２２Ｃ−１３に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ６ｂ out として入力選択装置２２Ｃ−１５および２２Ｃ−８に出力する。
【０２１５】
バタフライ演算器２３Ｃ−７は、入力端子ＤＡに入力選択装置２２Ｃ−１４の出力信号ｂ６ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｃ−１５の出力信号ｂ７ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ７の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ７ａ out として出力選択装置２４Ｃ−６および２５Ｃ−６に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ７ｂ out として出力選択装置２４Ｃ−７および２５Ｃ−７に出力する。
【０２１６】
具体的には、バタフライ演算器２３Ｃ−ｉ（ｉ＝０，２，４，６）は、制御信号ＢＴＦＭＤｉの値により、以下のいずれかの演算を選択的に行う。
【０２１７】
【数９】

【０２１８】
また、バタフライ演算器２３Ｃ−ｊ（ｊ＝１，３，５，７）は、制御信号ＢＴＦＭＤｊの値により、以下のいずれかの演算を選択的に行う。
【０２１９】
【数１０】

【０２２０】
出力選択装置２４Ｃ−０は、制御信号Ｄ０ＳＥＬに応じて、データ入力ＭＥＭＲ０とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ａ out のいずれかを選択し、信号Ｄ０として出力する。
【０２２１】
出力選択装置２４Ｃ−１は、制御信号Ｄ１ＳＥＬに応じて、データ入力ＭＥＭＲ１とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ｂ out のいずれかを選択し、信号Ｄ１として出力する。
【０２２２】
出力選択装置２４Ｃ−２は、制御信号Ｄ２ＳＥＬに応じて、データ入力ＭＥＭＲ２とバタフライ演算器２３Ｃ−３の出力信号ｂｔｆ３ａ out のいずれかを選択し、信号Ｄ２として出力する。
【０２２３】
出力選択装置２４Ｃ−３は、制御信号Ｄ３ＳＥＬに応じて、データ入力ＭＥＭＲ３とバタフライ演算器２３Ｃ−３の出力信号ｂｔｆ３ｂ out のいずれかを選択し、信号Ｄ３として出力する。
【０２２４】
出力選択装置２４Ｃ−４は、制御信号Ｄ４ＳＥＬに応じて、データ入力ＭＥＭＲ４とバタフライ演算器２３Ｃ−５の出力信号ｂｔｆ５ａ out のいずれかを選択し、信号Ｄ４として出力する。
【０２２５】
出力選択装置２４Ｃ−５は、制御信号Ｄ５ＳＥＬに応じて、データ入力ＭＥＭＲ５とバタフライ演算器２３Ｃ−５の出力信号ｂｔｆ５ｂ out のいずれかを選択し、信号Ｄ５として出力する。
【０２２６】
出力選択装置２４Ｃ−６は、制御信号Ｄ６ＳＥＬに応じて、データ入力ＭＥＭＲ６とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ａ out のいずれかを選択し、信号Ｄ６として出力する。
【０２２７】
出力選択装置２４Ｃ−７は、制御信号Ｄ７ＳＥＬに応じて、データ入力ＭＥＭＲ７とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ｂ out のいずれかを選択し、信号Ｄ７として出力する。
【０２２８】
出力選択装置２５Ｃ−０は、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ａ out のいずれかを選択し、信号ＭＥＭＷ０として出力する。
【０２２９】
出力選択装置２５Ｃ−１は、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する。
【０２３０】
出力選択装置２５Ｃ−２は、制御信号Ｗ２ＳＥＬに応じて、データ入力Ｉ２とバタフライ演算器２３Ｃ−３の出力信号ｂｔｆ３ａ out のいずれかを選択し、信号ＭＥＭＷ２として出力する。
【０２３１】
出力選択装置２５Ｃ−３は、制御信号Ｗ３ＳＥＬに応じて、データ入力Ｉ３とバタフライ演算器２３Ｃ−３の出力信号ｂｔｆ３ｂ out のいずれかを選択し、信号ＭＥＭＷ３として出力する。
【０２３２】
出力選択装置２５Ｃ−４は、制御信号Ｗ４ＳＥＬに応じて、データ入力Ｉ４とバタフライ演算器２３Ｃ−５の出力信号ｂｔｆ５ａ out のいずれかを選択し、信号ＭＥＭＷ４として出力する。
【０２３３】
出力選択装置２５Ｃ−５は、制御信号Ｗ５ＳＥＬに応じて、データ入力Ｉ５とバタフライ演算器２３Ｃ−５の出力信号ｂｔｆ５ｂ out のいずれかを選択し、信号ＭＥＭＷ５として出力する。
【０２３４】
出力選択装置２５Ｃ−６は、制御信号Ｗ６ＳＥＬに応じて、データ入力Ｉ６とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ａ out のいずれかを選択し、信号ＭＥＭＷ６として出力する。
【０２３５】
出力選択装置２５Ｃ−７は、制御信号Ｗ７ＳＥＬに応じて、データ入力Ｉ７とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ｂ out のいずれかを選択し、信号ＭＥＭＷ７として出力する。
【０２３６】
次に、上記構成による動作を説明する。
ここでは、たとえば以下の演算を実行するものとする。
Ｄ０＝ＭＥＭＲ６−ＭＥＭＲ７＋ＭＥＭＲ０−ＭＥＭＲ１，
Ｄ１＝ＭＥＭＲ１，
Ｄ６＝ＭＥＭＲ６，
Ｄ７＝ＭＥＭＲ６＋ＭＥＭＲ７−ＭＥＭＲ０−ＭＥＭＲ１，
ＭＥＭＷ０＝Ｉ０
ＭＥＭＷ１＝ＭＥＭＲ６−ＭＥＭＲ７−ＭＥＭＲ０＋ＭＥＭＲ１，
ＭＥＭＷ６＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ６＋ＭＥＭＲ７，
ＭＥＭＷ７＝Ｉ７
【０２３７】
この場合、入力選択装置２２Ｃ−０では、制御信号Ｒ０ＳＥＬにより、データ入力ＭＥＭＲ０を選択するように制御され、選択されたデータＭＥＭＲ０が信号ｒ０ｓｅｌ out として、バラフライ演算器２３Ｃ−０の入力端子ＤＡに供給される。
入力選択装置２２Ｃ−１では、制御信号Ｒ１ＳＥＬにより、ＭＥＭＲ１を選択するように制御され、選択されたデータＭＥＭＲ１が信号ｒ１ｓｅｌ out として、バラフライ演算器２３Ｃ−０の入力端子ＤＢに供給される。
【０２３８】
また、入力選択装置２２Ｃ−６では、制御信号Ｒ６ＳＥＬにより、ＭＥＭＲ６を選択するように制御され、選択されたデータＭＥＭＲ６が信号ｒ６ｓｅｌ out として、バラフライ演算器２３Ｃ−６の入力端子ＤＡに供給される。
入力選択装置２２Ｃ−７では、制御信号Ｒ７ＳＥＬにより、ＭＥＭＲ７を選択するように制御され、選択されたデータＭＥＭＲ７が信号ｒ７ｓｅｌ out として、バラフライ演算器２３Ｃ−６の入力端子ＤＢに供給される。
【０２３９】
バタフライ演算器２３Ｃ−０では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｃ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ０ａ out として、入力選択装置２２Ｃ−８および２２Ｃ−１５に出力される。また、バタフライ演算器２３Ｃ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１との差がとられ、その結果である（ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ０ｂ out として、入力選択装置２２Ｃ−９および２２Ｃ−１０に出力される。
【０２４０】
同様に、バタフライ演算器２３Ｃ−６では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ６により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｃ−６においては、入力端子ＤＡに供給されたデータＭＥＭＲ６と入力端子ＤＢに供給されたデータＭＥＭＲ７とが加算され、その結果である（ＭＥＭＲ６＋ＭＥＭＲ７）が出力端子ＯＡから信号ｂｔｆ６ａ out として、入力選択装置２２Ｃ−１４および２２Ｃ−１３に出力される。
また、バタフライ演算器２３Ｃ−６においては、入力端子ＤＡに供給されたデータＭＥＭＲ６と入力端子ＤＢに供給されたデータＭＥＭＲ７との差がとられ、その結果である（ＭＥＭＲ６−ＭＥＭＲ７）が出力端子ＯＢから信号ｂｔｆ６ｂ out として、入力選択装置２２Ｃ−１５および２２Ｃ−８に出力される。
【０２４１】
そして、入力選択装置２２Ｃ−８では、制御信号Ｂ０ＳＥＬにより、バタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ｂ out （＝ＭＥＭＲ６−ＭＥＭＲ７）を選択するように制御され、選択されたデータ（ＭＥＭＲ６−ＭＥＭＲ７）が信号ｂ０ｓｅｌ out として、バラフライ演算器２３Ｃ−１の入力端子ＤＡに供給される。
入力選択装置２２Ｃ−９では、制御信号Ｂ１ＳＥＬにより、バタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）を選択するように制御され、選択されたデータ（ＭＥＭＲ０−ＭＥＭＲ１）が信号ｂ１ｓｅｌ out として、バラフライ演算器２３Ｃ−１の入力端子ＤＢに供給される。
【０２４２】
また、入力選択装置２２Ｃ−１４では、制御信号Ｂ６ＳＥＬにより、バタフライ演算器２３Ｃ−６の出力信号ｂｔｆ６ａ out （＝ＭＥＭＲ６＋ＭＥＭＲ７）を選択するように制御され、選択されたデータ（ＭＥＭＲ６＋ＭＥＭＲ７）が信号ｂ６ｓｅｌ out として、バラフライ演算器２３Ｃ−７の入力端子ＤＡに供給される。
入力選択装置２２Ｃ−１５では、制御信号Ｂ７ＳＥＬにより、バタフライ演算器２３Ｃ−０の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）を選択するように制御され、選択されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１）が信号ｂ７ｓｅｌ out として、バラフライ演算器２３Ｃ−７の入力端子ＤＢに供給される。
【０２４３】
バタフライ演算器２３Ｃ−１では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｃ−１においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ６−ＭＥＭＲ７）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ０−ＭＥＭＲ１）とが加算され、その結果である（ＭＥＭＲ６−ＭＥＭＲ７＋ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ１ａ out として、出力選択装置２４Ｃ−０および２５Ｃ−０に出力される。
また、バタフライ演算器２３Ｃ−１においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ６−ＭＥＭＲ７）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ０−ＭＥＭＲ１）との差がとられ、その結果である（ＭＥＭＲ６−ＭＥＭＲ７−ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ１ｂ out として、出力選択装置２４Ｃ−１および２５Ｃ−１に出力される。
【０２４４】
同様に、バタフライ演算器２３Ｃ−７では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ７により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｃ−７においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ６＋ＭＥＭＲ７）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１）とが加算され、その結果である（ＭＥＭＲ６＋ＭＥＭＲ７＋ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ７ａ out として、出力選択装置２４Ｃ−６および２５Ｃ−６に出力される。
また、バタフライ演算器２３Ｃ−７においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ６＋ＭＥＭＲ７）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１）との差がとられ、その結果である（ＭＥＭＲ６＋ＭＥＭＲ７−ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ７ｂ out として、出力選択装置２４Ｃ−７および２５Ｃ−７に出力される。
【０２４５】
出力選択装置２４Ｃ−０においては、データ入力ＭＥＭＲ０とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ａ out （＝ＭＥＭＲ６−ＭＥＭＲ７＋ＭＥＭＲ０−ＭＥＭＲ１）のうち、バタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ａ out を選択するように制御信号Ｄ０ＳＥＬが供給され、これにより選択されたデータが信号Ｄ０＝ＭＥＭＲ６−ＭＥＭＲ７＋ＭＥＭＲ０−ＭＥＭＲ１として出力される。
【０２４６】
出力選択装置２４Ｃ−１においては、データ入力ＭＥＭＲ１とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ｂ out （＝ＭＥＭＲ６−ＭＥＭＲ７−ＭＥＭＲ０＋ＭＥＭＲ１）のうち、データ入力ＭＥＭＲ１を選択するように制御信号Ｄ１ＳＥＬが供給され、これにより選択されたデータが信号Ｄ１＝ＭＥＭＲ１として出力される。
【０２４７】
出力選択装置２４Ｃ−６においては、データ入力ＭＥＭＲ６とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ａ out （＝ＭＥＭＲ６＋ＭＥＭＲ７＋ＭＥＭＲ０＋ＭＥＭＲ１）のうち、データ入力ＭＥＭＲ６を選択するように制御信号Ｄ６ＳＥＬが供給され、これにより選択されたデータが信号Ｄ６＝ＭＥＭＲ６として出力される。
【０２４８】
出力選択装置２４Ｃ−７においては、データ入力ＭＥＭＲ７とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ｂ out （＝ＭＥＭＲ６＋ＭＥＭＲ７−ＭＥＭＲ０−ＭＥＭＲ１）のうち、バタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ｂ out を選択するように制御信号Ｄ７ＳＥＬが供給され、これにより選択されたデータが信号Ｄ７＝ＭＥＭＲ６＋ＭＥＭＲ７−ＭＥＭＲ０−ＭＥＭＲ１として出力される。
【０２４９】
また、出力選択装置２５Ｃ−０では、データ入力Ｉ０とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ａ out （＝ＭＥＭＲ６−ＭＥＭＲ７＋ＭＥＭＲ０−ＭＥＭＲ１）のうち、入力データＩ０を選択するように制御信号Ｗ０ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ０＝Ｉ０として出力される。
【０２５０】
出力選択装置２５Ｃ−１においては、データ入力Ｉ１とバタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ｂ out （＝ＭＥＭＲ６−ＭＥＭＲ７−ＭＥＭＲ０＋ＭＥＭＲ１）のうち、バタフライ演算器２３Ｃ−１の出力信号ｂｔｆ１ｂ outを選択するように制御信号Ｗ１ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ１＝ＭＥＭＲ６−ＭＥＭＲ７−ＭＥＭＲ０＋ＭＥＭＲ１として出力される。
【０２５１】
出力選択装置２５Ｃ−６においては、データ入力Ｉ６とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ａ out （＝ＭＥＭＲ６＋ＭＥＭＲ７＋ＭＥＭＲ０＋ＭＥＭＲ１）のうち、バタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ａ outを選択するように制御信号Ｗ６ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ６＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ６＋ＭＥＭＲ７として出力される。
【０２５２】
また、出力選択装置２５Ｃ−７では、データ入力Ｉ７とバタフライ演算器２３Ｃ−７の出力信号ｂｔｆ７ｂ out （＝ＭＥＭＲ６＋ＭＥＭＲ７−ＭＥＭＲ０−ＭＥＭＲ１）のうち、入力データＩ７を選択するように制御信号Ｗ７ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ７＝Ｉ７として出力される。
【０２５３】
以上のように、本第６の実施形態に係る１６入力１６出力の演算装置２０Ｃによれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
【０２５４】
なお、本第６の実施形態においては、データ入力ＭＥＭＲ０〜ＭＥＭＲ７の入力段に単項演算器、たとえばシフト演算器を、上述した第３〜第５の実施形態と同様に、配置することが可能である。
この場合、単項演算器ＳＦＴ０，ＳＦＴ１，ＳＦＴ２，ＳＦＴ３，ＳＦＴ４，ＳＦＴ５，ＳＦＴ６，ＳＦＴ７は、それぞれたとえば制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤ，ＳＦＴ４ＭＤ，ＳＦＴ５ＭＤ，ＳＦＴ６ＭＤ，ＳＦＴ７ＭＤを入力とし、ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３，ＭＥＭＲ４，ＭＥＭＲ５，ＭＥＭＲ６，ＭＥＭＲ７の値を、制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤ，ＳＦＴ４ＭＤ，ＳＦＴ５ＭＤ，ＳＦＴ６ＭＤ，ＳＦＴ７ＭＤの値に応じて単項演算を行い、その結果を入力選択装置２２Ｃ−０〜２２Ｃ−７（ＲＳＥＬ０〜ＲＳＥＬ７）、出力選択装置２４Ｃ−０〜２４Ｃ−７（ＤＳＥＬ０〜ＤＳＥＬ７）に出力するように構成される。
ただし、ここで単項演算器は、左または右に任意ビットシフトする演算で実現される演算器である。
【０２５５】
第７実施形態
図９は、本発明に係る演算装置の第７の実施形態を示す構成図である。
【０２５６】
図９の演算装置２０Ｄは、構成情報に基づいて再構成可能な演算装置であって、１６入力１６出力の演算を行い、バタフライ演算を実行可能に構成されている。
【０２５７】
本演算装置２０Ｄは、入力選択装置（ＲＳＥＬ０）２２Ｄ−０、入力選択装置（ＲＳＥＬ１）２２Ｄ−１、入力選択装置（ＲＳＥＬ２）２２Ｄ−２、入力選択装置（ＲＳＥＬ３）２２Ｄ−３、入力選択装置（ＲＳＥＬ４）２２Ｄ−４、入力選択装置（ＲＳＥＬ５）２２Ｄ−５、入力選択装置（ＲＳＥＬ６）２２Ｄ−６、入力選択装置（ＲＳＥＬ７）２２Ｄ−７、バタフライ演算器（ＢＴＦ０）２３Ｄ−０、バタフライ演算器（ＢＴＦ１）２３Ｄ−１、バタフライ演算器（ＢＴＦ２）２３Ｄ−２、バタフライ演算器（ＢＴＦ３）２３Ｄ−３、バタフライ演算器（ＢＴＦ４）２３Ｄ−４、バタフライ演算器（ＢＴＦ５）２３Ｄ−５、バタフライ演算器（ＢＴＦ６）２３Ｄ−６、出力選択装置（ＤＳＥＬ０）２４Ｄ−０、出力選択装置（ＤＳＥＬ１）２４Ｄ−１、出力選択装置（ＤＳＥＬ２）２４Ｄ−２、出力選択装置（ＤＳＥＬ３）２４Ｄ−３、出力選択装置（ＤＳＥＬ４）２４Ｄ−４、出力選択装置（ＤＳＥＬ５）２４Ｄ−５、出力選択装置（ＤＳＥＬ６）２４Ｄ−６、出力選択装置（ＤＳＥＬ７）２４Ｄ−７、出力選択装置（ＷＳＥＬ０）２５Ｄ−０、出力選択装置（ＷＳＥＬ１）２５Ｄ−１、出力選択装置（ＷＳＥＬ２）２５Ｄ−２、出力選択装置（ＷＳＥＬ３）２５Ｄ−３、出力選択装置（ＷＳＥＬ４）２５Ｄ−４、出力選択装置（ＷＳＥＬ５）２５Ｄ−５、出力選択装置（ＷＳＥＬ６）２５Ｄ−６、および出力選択装置（ＷＳＥＬ７）２５Ｄ−７を有している。
【０２５８】
そして、演算装置２０Ｄは、データ入力ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３，ＭＥＭＲ４，ＭＥＭＲ５，ＭＥＭＲ６，ＭＥＭＲ７，Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７、およびデータ出力ＭＥＭＷ０，ＭＥＭＷ１，ＭＥＭＷ２，ＭＥＭＷ３，ＭＥＭＷ４，ＭＥＭＷ５，ＭＥＭＷ６，ＭＥＭＷ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７を有し、また、再構成のための制御信号ＢＴＦＭＤ０，ＢＴＦＭＤ１，ＢＴＦＭＤ２，ＢＴＦＭＤ３，ＢＴＦＭＤ４，ＢＴＦＭＤ５，ＢＴＦＭＤ６、Ｒ０ＳＥＬ，Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬ，Ｒ５ＳＥＬ，Ｒ６ＳＥＬ，Ｒ７ＳＥＬ、Ｗ０ＳＥＬ，Ｗ１ＳＥＬ，Ｗ２ＳＥＬ，Ｗ３ＳＥＬ，Ｗ４ＳＥＬ，Ｗ５ＳＥＬ，Ｗ６ＳＥＬ，Ｗ７ＳＥＬ、Ｄ０ＳＥＬ，Ｄ１ＳＥＬ，Ｄ２ＳＥＬ，Ｄ３ＳＥＬ，Ｄ４ＳＥＬ，Ｄ５ＳＥＬ，Ｄ６ＳＥＬ，Ｄ７ＳＥＬが供給される。
【０２５９】
入力選択装置２２Ｄ−０は、制御信号Ｒ０ＳＥＬに応じて、データ入力ＭＥＭＲ０およびデータ入力Ｉ０のいずれかを選択し、信号ｒ０ｓｅｌ out としてバタフライ演算器２３Ｄ−０に出力する。
【０２６０】
入力選択装置２２Ｄ−１は、制御信号Ｒ１ＳＥＬに応じて、データ入力ＭＥＭＲ１およびデータ入力Ｉ１のいずれかを選択し、信号ｒ１ｓｅｌ out としてバタフライ演算器２３Ｄ−０に出力する。
【０２６１】
入力選択装置２２Ｄ−２は、制御信号Ｒ２ＳＥＬに応じて、データ入力ＭＥＭＲ２およびデータ入力Ｉ２のいずれかを選択し、信号ｒ２ｓｅｌ out としてバタフライ演算器２３Ｄ−１に出力する。
【０２６２】
入力選択装置２２Ｄ−３は、制御信号Ｒ３ＳＥＬに応じて、データ入力ＭＥＭＲ３およびデータ入力Ｉ３のいずれかを選択し、信号ｒ３ｓｅｌ out としてバタフライ演算器２３Ｄ−１に出力する。
【０２６３】
入力選択装置２２Ｄ−４は、制御信号Ｒ４ＳＥＬに応じて、データ入力ＭＥＭＲ４およびデータ入力Ｉ４のいずれかを選択し、信号ｒ４ｓｅｌ out としてバタフライ演算器２３Ｄ−２に出力する。
【０２６４】
入力選択装置２２Ｄ−５は、制御信号Ｒ５ＳＥＬに応じて、データ入力ＭＥＭＲ５およびデータ入力Ｉ５のいずれかを選択し、信号ｒ５ｓｅｌ out としてバタフライ演算器２３Ｄ−２に出力する。
【０２６５】
入力選択装置２２Ｄ−６は、制御信号Ｒ６ＳＥＬに応じて、データ入力ＭＥＭＲ６およびデータ入力Ｉ６のいずれかを選択し、信号ｒ６ｓｅｌ out としてバタフライ演算器２３Ｄ−３に出力する。
【０２６６】
入力選択装置２２Ｄ−７は、制御信号Ｒ７ＳＥＬに応じて、データ入力ＭＥＭＲ７およびデータ入力Ｉ７のいずれかを選択し、信号ｒ７ｓｅｌ out としてバタフライ演算器２３Ｄ−３に出力する。
【０２６７】
バタフライ演算器２３Ｄ−０は、入力端子ＤＡに入力選択装置２２Ｄ−０の出力信号ｒ０ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｄ−１の出力信号ｒ１ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ０ａ out としてバタフライ演算器２３Ｄ−４、出力選択装置２４Ｄ−０、および２５Ｄ−０に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ０ｂ out として出力選択装置２４Ｄ−１および２５Ｄ−１に出力する。
【０２６８】
バタフライ演算器２３Ｄ−１は、入力端子ＤＡに入力選択装置２２Ｄ−２の出力信号ｒ２ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｄ−３の出力信号ｒ３ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ１ａ out としてバタフライ演算器２３Ｄ−４、出力選択装置２４Ｄ−２、および２５Ｄ−２に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ１ｂ out として出力選択装置２４Ｄ−３および２５Ｄ−３に出力する。
【０２６９】
バタフライ演算器２３Ｄ−２は、入力端子ＤＡに入力選択装置２２Ｄ−４の出力信号ｒ４ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｄ−５の出力信号ｒ５ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ２の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ２ａ out としてバタフライ演算器２３Ｄ−５、出力選択装置２４Ｄ−４、および２５Ｄ−４に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ２ｂ out として出力選択装置２４Ｄ−５および２５Ｄ−５に出力する。
【０２７０】
バタフライ演算器２３Ｄ−３は、入力端子ＤＡに入力選択装置２２Ｄ−６の出力信号ｒ６ｓｅｌ out を入力し、入力端子ＤＢに入力選択装置２２Ｄ−７の出力信号ｒ７ｓｅｌ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ３の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ３ａ out としてバタフライ演算器２３Ｄ−５、出力選択装置２４Ｄ−６、および２５Ｄ−６に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ３ｂ out として出力選択装置２４Ｄ−７および２５Ｄ−７に出力する。
【０２７１】
バタフライ演算器２３Ｄ−４は、入力端子ＤＡにバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out を入力し、入力端子ＤＢにバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ａ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ４の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ４ａ out としてバタフライ演算器２３Ｄ−６、出力選択装置２５Ｄ−０および２５Ｄ−２に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ４ｂ out として出力選択装置２５Ｄ−１および２５Ｄ−３に出力する。
【０２７２】
バタフライ演算器２３Ｄ−５は、入力端子ＤＡにバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out を入力し、入力端子ＤＢにバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ５の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ５ａ out としてバタフライ演算器２３Ｄ−６、出力選択装置２５Ｄ−４および２５Ｄ−６に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ５ｂ out として出力選択装置２５Ｄ−５および２５Ｄ−７に出力する。
【０２７３】
バタフライ演算器２３Ｄ−６は、入力端子ＤＡにバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out を入力し、入力端子ＤＢにバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ａ out を入力し、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ６の指示に応じた演算を行って２つの演算結果を得、一方の演算結果を出力端子ＯＡから信号ｂｔｆ６ａ out として出力選択装置２５Ｄ−０、２５Ｄ−２、２５Ｄ−４、および２５Ｄ−６に出力し、他方の演算結果を出力端子ＯＢから信号ｂｔｆ６ｂ out として出力選択装置２５Ｄ−１、２５Ｄ−３、２５Ｄ−５、および２５Ｄ−７に出力する。
【０２７４】
具体的には、バタフライ演算器２３Ｄ−ｌ（ｌ＝０，１，２，３）は、制御信号ＢＴＦＭＤｌの値により、以下のいずれかの演算を選択的に行う。
【０２７５】
【数１１】

【０２７６】
また、バタフライ演算器２３Ｄ−４は、制御信号ＢＴＦＭＤ４の値により、以下のいずれかの演算を選択的に行う。
【０２７７】
【数１２】

【０２７８】
また、バタフライ演算器２３Ｄ−５は、制御信号ＢＴＦＭＤ５の値により、以下のいずれかの演算を選択的に行う。
【０２７９】
【数１３】

【０２８０】
出力選択装置２４Ｄ−０は、制御信号Ｄ０ＳＥＬに応じて、データ入力ＭＥＭＲ０とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out のいずれかを選択し、信号Ｄ０として出力する。
【０２８１】
出力選択装置２４Ｄ−１は、制御信号Ｄ１ＳＥＬに応じて、データ入力ＭＥＭＲ１とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ｂ out のいずれかを選択し、信号Ｄ１として出力する。
【０２８２】
出力選択装置２４Ｄ−２は、制御信号Ｄ２ＳＥＬに応じて、データ入力ＭＥＭＲ２とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ａ out のいずれかを選択し、信号Ｄ２として出力する。
【０２８３】
出力選択装置２４Ｄ−３は、制御信号Ｄ３ＳＥＬに応じて、データ入力ＭＥＭＲ３とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ｂ out のいずれかを選択し、信号Ｄ３として出力する。
【０２８４】
出力選択装置２４Ｄ−４は、制御信号Ｄ４ＳＥＬに応じて、データ入力ＭＥＭＲ４とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out のいずれかを選択し、信号Ｄ４として出力する。
【０２８５】
出力選択装置２４Ｄ−５は、制御信号Ｄ５ＳＥＬに応じて、データ入力ＭＥＭＲ５とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ｂ out のいずれかを選択し、信号Ｄ５として出力する。
【０２８６】
出力選択装置２４Ｄ−６は、制御信号Ｄ６ＳＥＬに応じて、データ入力ＭＥＭＲ６とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out のいずれかを選択し、信号Ｄ６として出力する。
【０２８７】
出力選択装置２４Ｄ−７は、制御信号Ｄ７ＳＥＬに応じて、データ入力ＭＥＭＲ７とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ｂ out のいずれかを選択し、信号Ｄ７として出力する。
【０２８８】
出力選択装置２５Ｄ−０は、制御信号Ｗ０ＳＥＬに応じて、データ入力Ｉ０とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out のいずれかを選択し、信号ＭＥＭＷ０として出力する。
【０２８９】
出力選択装置２５Ｄ−１は、制御信号Ｗ１ＳＥＬに応じて、データ入力Ｉ１とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ｂ out とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ｂ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out のいずれかを選択し、信号ＭＥＭＷ１として出力する。
【０２９０】
出力選択装置２５Ｄ−２は、制御信号Ｗ２ＳＥＬに応じて、データ入力Ｉ２とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ａ out とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out のいずれかを選択し、信号ＭＥＭＷ２として出力する。
【０２９１】
出力選択装置２５Ｄ−３は、制御信号Ｗ３ＳＥＬに応じて、データ入力Ｉ３とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ｂ out とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ｂ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out のいずれかを選択し、信号ＭＥＭＷ３として出力する。
【０２９２】
出力選択装置２５Ｄ−４は、制御信号Ｗ４ＳＥＬに応じて、データ入力Ｉ４とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ａ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out のいずれかを選択し、信号ＭＥＭＷ４として出力する。
【０２９３】
出力選択装置２５Ｄ−５は、制御信号Ｗ５ＳＥＬに応じて、データ入力Ｉ５とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ｂ out とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ｂ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out のいずれかを選択し、信号ＭＥＭＷ５として出力する。
【０２９４】
出力選択装置２５Ｄ−６は、制御信号Ｗ６ＳＥＬに応じて、データ入力Ｉ６とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ａ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out のいずれかを選択し、信号ＭＥＭＷ６として出力する。
【０２９５】
出力選択装置２５Ｄ−７は、制御信号Ｗ７ＳＥＬに応じて、データ入力Ｉ７とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ｂ out とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ｂ out とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out のいずれかを選択し、信号ＭＥＭＷ７として出力する。
【０２９６】
次に、上記構成による動作を説明する。
なおここでは、たとえば以下のように全ての出力Ｄ０〜Ｄ７，ＭＥＭＷ０〜ＭＥＭＷ７を得る場合を例に、装置全体の動作を説明する。
Ｄ０＝ＭＥＭＲ０＋ＭＥＭＲ１，
Ｄ１＝ＭＥＭＲ１，
Ｄ２＝ＭＥＭＲ２，
Ｄ３＝ＭＥＭＲ２−ＭＥＭＲ３，
Ｄ４＝ＭＥＭＲ４＋ＭＥＭＲ５，
Ｄ５＝ＭＥＭＲ５，
Ｄ６＝ＭＥＭＲ６＋ＭＥＭＲ７，
Ｄ７＝ＭＥＭＲ６−ＭＥＭＲ７，
ＭＥＭＷ０＝Ｉ０
ＭＥＭＷ１＝ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３，
ＭＥＭＷ２＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３，
ＭＥＭＷ３＝Ｉ３
ＭＥＭＷ４＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７，
ＭＥＭＷ５＝ＭＥＭＲ４＋ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７，
ＭＥＭＷ６＝Ｉ６
ＭＥＭＷ７＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７
【０２９７】
この場合、入力選択装置２２Ｄ−０では、制御信号Ｒ０ＳＥＬにより、データ入力ＭＥＭＲ０を選択するように制御され、選択されたデータＭＥＭＲ０が信号ｒ０ｓｅｌ out として、バタフライ演算器２３Ｄ−０の入力端子ＤＡに供給される。
入力選択装置２２Ｄ−１では、制御信号Ｒ１ＳＥＬにより、ＭＥＭＲ１を選択するように制御され、選択されたデータＭＥＭＲ１が信号ｒ１ｓｅｌ out として、バタフライ演算器２３Ｄ−０の入力端子ＤＢに供給される。
【０２９８】
また、入力選択装置２２Ｄ−２では、制御信号Ｒ２ＳＥＬにより、ＭＥＭＲ２を選択するように制御され、選択されたデータＭＥＭＲ２が信号ｒ２ｓｅｌ out として、バタフライ演算器２３Ｄ−１の入力端子ＤＡに供給される。
入力選択装置２２Ｄ−３では、制御信号Ｒ３ＳＥＬにより、ＭＥＭＲ３を選択するように制御され、選択されたデータＭＥＭＲ３が信号ｒ３ｓｅｌ out として、バタフライ演算器２３Ｄ−１の入力端子ＤＢに供給される。
【０２９９】
また、入力選択装置２２Ｄ−４では、制御信号Ｒ４ＳＥＬにより、ＭＥＭＲ４を選択するように制御され、選択されたデータＭＥＭＲ４が信号ｒ４ｓｅｌ out として、バタフライ演算器２３Ｄ−２の入力端子ＤＡに供給される。
入力選択装置２２Ｄ−５では、制御信号Ｒ５ＳＥＬにより、ＭＥＭＲ５を選択するように制御され、選択されたデータＭＥＭＲ５が信号ｒ５ｓｅｌ out として、バタフライ演算器２３Ｄ−２の入力端子ＤＢに供給される。
【０３００】
また、入力選択装置２２Ｄ−６では、制御信号Ｒ６ＳＥＬにより、ＭＥＭＲ６を選択するように制御され、選択されたデータＭＥＭＲ６が信号ｒ６ｓｅｌ out として、バタフライ演算器２３Ｄ−３の入力端子ＤＡに供給される。
入力選択装置２２Ｄ−７では、制御信号Ｒ７ＳＥＬにより、ＭＥＭＲ７を選択するように制御され、選択されたデータＭＥＭＲ７が信号ｒ７ｓｅｌ out として、バタフライ演算器２３Ｄ−３の入力端子ＤＢに供給される。
【０３０１】
バタフライ演算器２３Ｄ−０では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１）が出力端子ＯＡから信号ｂｔｆ０ａ out として、バタフライ演算器２３Ｄ−４の入力端子ＤＡ、出力選択装置２４Ｄ−０および２５Ｄ−０に出力される。
また、バタフライ演算器２３Ｄ−０においては、入力端子ＤＡに供給されたデータＭＥＭＲ０と入力端子ＤＢに供給されたデータＭＥＭＲ１との差がとられ、その結果である（ＭＥＭＲ０−ＭＥＭＲ１）が出力端子ＯＢから信号ｂｔｆ０ｂ out として、出力選択装置２４Ｄ−１および２５Ｄ−１に出力される。
【０３０２】
バタフライ演算器２３Ｄ−１では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−１においては、入力端子ＤＡに供給されたデータＭＥＭＲ２と入力端子ＤＢに供給されたデータＭＥＭＲ３とが加算され、その結果である（ＭＥＭＲ２＋ＭＥＭＲ３）が出力端子ＯＡから信号ｂｔｆ１ａ out として、バタフライ演算器２３Ｄ−４の入力端子ＤＢ、出力選択装置２４Ｄ−２および２５Ｄ−２に出力される。
また、バタフライ演算器２３Ｄ−１においては、入力端子ＤＡに供給されたデータＭＥＭＲ２と入力端子ＤＢに供給されたデータＭＥＭＲ３との差がとられ、その結果である（ＭＥＭＲ２−ＭＥＭＲ３）が出力端子ＯＢから信号ｂｔｆ１ｂ out として、出力選択装置２４Ｄ−３および２５Ｄ−３に出力される。
【０３０３】
バタフライ演算器２３Ｄ−２では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ２により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−２においては、入力端子ＤＡに供給されたデータＭＥＭＲ４と入力端子ＤＢに供給されたデータＭＥＭＲ５とが加算され、その結果である（ＭＥＭＲ４＋ＭＥＭＲ５）が出力端子ＯＡから信号ｂｔｆ２ａ out として、バタフライ演算器２３Ｄ−５の入力端子ＤＡ、出力選択装置２４Ｄ−４および２５Ｄ−４に出力される。
また、バタフライ演算器２３Ｄ−２においては、入力端子ＤＡに供給されたデータＭＥＭＲ４と入力端子ＤＢに供給されたデータＭＥＭＲ５との差がとられ、その結果である（ＭＥＭＲ４−ＭＥＭＲ５）が出力端子ＯＢから信号ｂｔｆ２ｂ out として、出力選択装置２４Ｄ−５および２５Ｄ−５に出力される。
【０３０４】
バタフライ演算器２３Ｄ−３では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ３により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−３においては、入力端子ＤＡに供給されたデータＭＥＭＲ６と入力端子ＤＢに供給されたデータＭＥＭＲ７とが加算され、その結果である（ＭＥＭＲ６＋ＭＥＭＲ７）が出力端子ＯＡから信号ｂｔｆ３ａ out として、バタフライ演算器２３Ｄ−５の入力端子ＤＢ、出力選択装置２４Ｄ−６および２５Ｄ−６に出力される。
また、バタフライ演算器２３Ｄ−３においては、入力端子ＤＡに供給されたデータＭＥＭＲ６と入力端子ＤＢに供給されたデータＭＥＭＲ６との差がとられ、その結果である（ＭＥＭＲ６−ＭＥＭＲ７）が出力端子ＯＢから信号ｂｔｆ３ｂ out として、出力選択装置２４Ｄ−７および２５Ｄ−７に出力される。
【０３０５】
バタフライ演算器２３Ｄ−４では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ４により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−４においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ２＋ＭＥＭＲ３）とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）が出力端子ＯＡから信号ｂｔｆ４ａ out として、バタフライ演算器２３Ｄ−６の入力端子ＤＡ、出力選択装置２５Ｄ−０および２５Ｄ−２に出力される。
また、バタフライ演算器２３Ｄ−４においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ２＋ＭＥＭＲ３）との差がとられ、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３）が出力端子ＯＢから信号ｂｔｆ４ｂ out として、出力選択装置２５Ｄ−１および２５Ｄ−３に出力される。
【０３０６】
バタフライ演算器２３Ｄ−５では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ５により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−５においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ４＋ＭＥＭＲ５）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ６＋ＭＥＭＲ７）とが加算され、その結果である（ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）が出力端子ＯＡから信号ｂｔｆ５ａ out として、バタフライ演算器２３Ｄ−６の入力端子ＤＢ、出力選択装置２５Ｄ−４および２５Ｄ−６に出力される。
また、バタフライ演算器２３Ｄ−５においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ４＋ＭＥＭＲ５）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ６＋ＭＥＭＲ７）との差がとられ、その結果である（ＭＥＭＲ４＋ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）が出力端子ＯＢから信号ｂｔｆ５ｂ out として、出力選択装置２５Ｄ−５および２５Ｄ−７に出力される。
【０３０７】
そして、バタフライ演算器２３Ｄ−６では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ６により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ｄ−６においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）とが加算され、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）が出力端子ＯＡから信号ｂｔｆ６ａ out として、出力選択装置２５Ｄ−０、２５Ｄ−２、２５Ｄ−４および２５Ｄ−６に出力される。
また、バタフライ演算器２３Ｄ−６においては、入力端子ＤＡに供給されたデータ（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）と入力端子ＤＢに供給されたデータ（ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）との差がとられ、その結果である（ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）が出力端子ＯＢから信号ｂｔｆ６ｂ out として、出力選択装置２５Ｄ−１、２５Ｄ−３、２５Ｄ−５および２５Ｄ−７に出力される。
【０３０８】
出力選択装置２４Ｄ−０においては、データ入力ＭＥＭＲ０とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）のうち、バタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out を選択するように制御信号Ｄ０ＳＥＬが供給され、これにより選択されたデータが信号Ｄ０＝ＭＥＭＲ０＋ＭＥＭＲ１として出力される。
【０３０９】
出力選択装置２４Ｄ−１においては、データ入力ＭＥＭＲ１とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、データ入力ＭＥＭＲ１を選択するように制御信号Ｄ１ＳＥＬが供給され、これにより選択されたデータが信号Ｄ１＝ＭＥＭＲ１として出力される。
【０３１０】
出力選択装置２４Ｄ−２においては、データ入力ＭＥＭＲ２とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ａ out （＝ＭＥＭＲ２＋ＭＥＭＲ３）のうち、データ入力ＭＥＭＲ２を選択するように制御信号Ｄ２ＳＥＬが供給され、これにより選択されたデータが信号Ｄ２＝ＭＥＭＲ２として出力される。
【０３１１】
出力選択装置２４Ｄ−３においては、データ入力ＭＥＭＲ３とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ｂ out （＝ＭＥＭＲ２−ＭＥＭＲ３）のうち、バタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ｂ out を選択するように制御信号Ｄ３ＳＥＬが供給され、これにより選択されたデータが信号Ｄ３＝ＭＥＭＲ２−ＭＥＭＲ３として出力される。
【０３１２】
出力選択装置２４Ｄ−４においては、データ入力ＭＥＭＲ４とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out （＝ＭＥＭＲ４＋ＭＥＭＲ５）のうち、バタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out を選択するように制御信号Ｄ４ＳＥＬが供給され、これにより選択されたデータが信号Ｄ４＝ＭＥＭＲ４＋ＭＥＭＲ５として出力される。
【０３１３】
出力選択装置２４Ｄ−５においては、データ入力ＭＥＭＲ５とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ｂ out （＝ＭＥＭＲ４−ＭＥＭＲ５）のうち、データ入力ＭＥＭＲ５を選択するように制御信号Ｄ５ＳＥＬが供給され、これにより選択されたデータが信号Ｄ５＝ＭＥＭＲ５として出力される。
【０３１４】
出力選択装置２４Ｄ−６においては、データ入力ＭＥＭＲ６とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out （＝ＭＥＭＲ６＋ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out を選択するように制御信号Ｄ６ＳＥＬが供給され、これにより選択されたデータが信号Ｄ６＝ＭＥＭＲ６＋ＭＥＭＲ７として出力される。
【０３１５】
出力選択装置２４Ｄ−７においては、データ入力ＭＥＭＲ７とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ｂ out （＝ＭＥＭＲ６−ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ｂ out を選択するように制御信号Ｄ７ＳＥＬが供給され、これにより選択されたデータが信号Ｄ７＝ＭＥＭＲ６−ＭＥＭＲ７として出力される。
【０３１６】
また、出力選択装置２５Ｄ−０では、データ入力Ｉ０とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１）とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）のうち、入力データＩ０を選択するように制御信号Ｗ０ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ０＝Ｉ０として出力される。
【０３１７】
また、出力選択装置２５Ｄ−１では、データ入力Ｉ１とバタフライ演算器２３Ｄ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ｂ out を選択するように制御信号Ｗ１ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ１＝ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３として出力される。
【０３１８】
また、出力選択装置２５Ｄ−２では、データ入力Ｉ２とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ１ａ out （＝ＭＥＭＲ２＋ＭＥＭＲ３）とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ａ out を選択するように制御信号Ｗ２ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ２＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３として出力される。
【０３１９】
また、出力選択装置２５Ｄ−３では、データ入力Ｉ３とバタフライ演算器２３Ｄ−１の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ２−ＭＥＭＲ３）とバタフライ演算器２３Ｄ−４の出力信号ｂｔｆ４ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１−ＭＥＭＲ２−ＭＥＭＲ３）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）のうち、入力データＩ３を選択するように制御信号Ｗ３ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ３＝Ｉ３として出力される。
【０３２０】
また、出力選択装置２５Ｄ−４では、データ入力Ｉ４とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ａ out （＝ＭＥＭＲ４＋ＭＥＭＲ５）とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ａ out （＝ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out を選択するように制御信号Ｗ４ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ４＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７として出力される。
【０３２１】
また、出力選択装置２５Ｄ−５では、データ入力Ｉ５とバタフライ演算器２３Ｄ−２の出力信号ｂｔｆ２ｂ out （＝ＭＥＭＲ４−ＭＥＭＲ５）とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ｂ out （＝ＭＥＭＲ４＋ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ｂ out を選択するように制御信号Ｗ５ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ５＝ＭＥＭＲ４＋ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７として出力される。
【０３２２】
また、出力選択装置２５Ｄ−６では、データ入力Ｉ６とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ａ out （＝ＭＥＭＲ６＋ＭＥＭＲ７）とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ａ out （＝ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ａ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３＋ＭＥＭＲ４＋ＭＥＭＲ５＋ＭＥＭＲ６＋ＭＥＭＲ７）のうち、データ入力Ｉ６を選択するように制御信号Ｗ６ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ６＝Ｉ６として出力される。
【０３２３】
また、出力選択装置２５Ｄ−７では、データ入力Ｉ７とバタフライ演算器２３Ｄ−３の出力信号ｂｔｆ３ｂ out （＝ＭＥＭＲ６−ＭＥＭＲ７）とバタフライ演算器２３Ｄ−５の出力信号ｂｔｆ５ｂ out （＝ＭＥＭＲ４＋ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）とバタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out （＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７）のうち、バタフライ演算器２３Ｄ−６の出力信号ｂｔｆ６ｂ out を選択するように制御信号Ｗ７ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ７＝ＭＥＭＲ０＋ＭＥＭＲ１＋ＭＥＭＲ２＋ＭＥＭＲ３−ＭＥＭＲ４−ＭＥＭＲ５−ＭＥＭＲ６−ＭＥＭＲ７として出力される。
【０３２４】
以上のように、本第７の実施形態に係る１６入力１６出力の演算装置２０Ｄによれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
【０３２５】
なお、本第７の実施形態においては、データ入力ＭＥＭＲ０〜ＭＥＭＲ７の入力段に単項演算器、たとえばシフト演算器を、上述した第３〜第５の実施形態と同様に、配置することが可能である。
この場合、単項演算器ＳＦＴ０，ＳＦＴ１，ＳＦＴ２，ＳＦＴ３，ＳＦＴ４，ＳＦＴ５，ＳＦＴ６，ＳＦＴ７は、それぞれたとえば制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤ，ＳＦＴ４ＭＤ，ＳＦＴ５ＭＤ，ＳＦＴ６ＭＤ，ＳＦＴ７ＭＤを入力とし、ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３，ＭＥＭＲ４，ＭＥＭＲ５，ＭＥＭＲ６，ＭＥＭＲ７の値を、制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤ，ＳＦＴ４ＭＤ，ＳＦＴ５ＭＤ，ＳＦＴ６ＭＤ，ＳＦＴ７ＭＤの値に応じて単項演算を行い、その結果を入力選択装置２２Ｄ−０〜２２Ｄ−７（ＲＳＥＬ０〜ＲＳＥＬ７）、出力選択装置２４Ｄ−０〜２４Ｄ−７（ＤＳＥＬ０〜ＤＳＥＬ７）に出力するように構成される。
ただし、ここで単項演算器は、左または右に任意ビットシフトする演算で実現される演算器である。
【０３２６】
第８実施形態
図１０は、本発明に係る演算装置の第８の実施形態を示す構成図である。
図１０の演算装置３０は、上述した第１および第２の実施形態に係るＡＬＵおよびＭＡＣを含む第１の演算装置と、第３〜第７の実施形態に係るバタフライ演算器を含む第２の演算装置とを再構成可能に結合することで、データ読み出し、演算、データ書き込みの１サイクルで信号処理演算を効率良く実行可能に構成されている。
【０３２７】
本第８の実施形態に係る演算装置３０は、図１０に示すように、ＡＬＵおよびＭＡＣを含む第１の演算装置（ＰＵ）３１、およびバタフライ演算器を含む第２の演算装置（ＢＴＦＬ）３２を主構成要素として有している。
【０３２８】
第１の演算装置３１は、たとえば図２の演算装置を４つカスケード接続した図４の演算装置と同様の構成を有しており、データ入力Ｄ０Ｉ，Ｄ１Ｉ，Ｄ２Ｉ，Ｄ３Ｉ、係数入力ＣＯＥ０，ＣＯＥ１，ＣＯＥ２，ＣＯＥ３、およびデータ出力ＯＴ０，ＯＴ１，ＯＴ２，ＯＴ３を有し、再構成のための制御信号ＣＴＲＬ０，ＣＴＲＬ１，ＣＴＲＬ２，ＣＴＲＬ３が供給される。
そして、各制御信号には、演算制御信号ＡＳＥＬ，ＢＳＥＬ，ＥＳＥＬ，ＭＡＣＭＤ，ＡＬＵＭＤ，ＲＮＤＭＤ，ＳＡＴＭＤ，ＯＳＦＭＤ，ＡＣＣＭＤ、および遅延制御信号Ｃ０ＤＬ，Ｃ１ＤＬ，Ｃ２ＤＬ，Ｃ３ＤＬ、Ｄ０ＤＬ，Ｄ１ＤＬ，Ｄ２ＤＬ，Ｄ３ＤＬが含まれる。
【０３２９】
第２の演算装置３２は、データ入力ＭＥＭＲ０，ＭＥＭＲ１，ＭＥＭＲ２，ＭＥＭＲ３、演算結果入力Ｉ０，Ｉ１，Ｉ２，Ｉ３、データ出力Ｄ０，Ｄ１，Ｄ２，Ｄ３、およびＭＥＭＷ０，ＭＥＭＷ１，ＭＥＭＷ２，ＭＥＭＷ３を有し、再構成のための制御信号ＣＴＲＬＢが供給される。
たとえば第４の実施形態の場合を例にとると、制御信号ＣＴＲＬＢには、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＢＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、ＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＢＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬ、ＳＦＴ２ＭＤ，Ｒ２ＳＥＬ，ＢＴＦＭＤ２，Ｄ２ＳＥＬ，Ｗ２ＳＥＬ、およびＳＦＴ３ＭＤ，Ｒ３ＳＥＬ，ＢＴＦＭＤ３，Ｄ３ＳＥＬ，Ｗ３ＳＥＬが含まれる。
【０３３０】
そして、第２の演算装置３２のデータ入力ＭＥＭＲ０にデータＲ０が供給され、データ入力ＭＥＭＲ１にデータＲ１が供給され、データ入力ＭＥＭＲ２にデータＲ２が供給され、データ入力ＭＥＭＲ３にデータＲ３が供給される。
第２の演算装置３２のデータ出力Ｄ０が第１の演算装置３１のデータ入力Ｄ０Ｉに供給され、第２の演算装置３２のデータ出力Ｄ１が第１の演算装置３１のデータ入力Ｄ１Ｉに供給され、第２の演算装置３２のデータ出力Ｄ２が第１の演算装置３１のデータ入力Ｄ２Ｉに供給され、第２の演算装置３２のデータ出力Ｄ３が第１の演算装置３１のデータ入力Ｄ３Ｉに供給される。
また、第１の演算装置３１のデータ出力ＯＴ０が第２の演算装置３２のデータ入力Ｉ０に供給され、第１の演算装置３１のデータ出力ＯＴ１が第２の演算装置３２のデータ入力Ｉ１に供給され、第１の演算装置３１のデータ出力ＯＴ２が第２の演算装置３２のデータ入力Ｉ２に供給され、第１の演算装置３１のデータ出力ＯＴ３が第２の演算装置３２のデータ入力Ｉ３に供給される。
また、第２の演算装置３２のデータ出力ＭＥＭＷ０からデータＷ０が出力され、データ出力ＭＥＭＷ１からデータＷ１が出力され、データ出力ＭＥＭＷ２からデータＷ２が出力され、データ出力ＭＥＭＷ３からデータＷ３が出力される。
【０３３１】
また、第１の演算装置３１においては、以下の演算処理を同時（並列）に実行可能に構成されている。
【０３３２】
【数１４】
ＯＴ０＝（（Ｃ０Ｉ‖Ｃ１Ｉ‖Ｃ２Ｉ‖Ｃ３Ｉ‖Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ１‖ＯＴ２‖ＯＴ３‖０）ｏｐ０（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ０）ｏｐ１（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ１‖ＯＴ２‖ＯＴ３‖０））、かつ、
ＯＴ１＝（（Ｃ０Ｉ‖Ｃ１Ｉ‖Ｃ２Ｉ‖Ｃ３Ｉ‖Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ１‖ＯＴ２‖ＯＴ３‖０）ｏｐ２（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ０）ｏｐ３（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ２‖ＯＴ３‖ＯＴ０‖０））、かつ、
ＯＴ２＝（（Ｃ０Ｉ‖Ｃ１Ｉ‖Ｃ２Ｉ‖Ｃ３Ｉ‖Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ１‖ＯＴ２‖ＯＴ３‖０）ｏｐ４（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ０）ｏｐ５（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ３‖ＯＴ０‖ＯＴ１‖０））、かつ、
ＯＴ３＝（（Ｃ０Ｉ‖Ｃ１Ｉ‖Ｃ２Ｉ‖Ｃ３Ｉ‖Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ１‖ＯＴ２‖ＯＴ３‖０）ｏｐ６（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ０）ｏｐ７（Ｄ０Ｉ‖Ｄ１Ｉ‖Ｄ２Ｉ‖Ｄ３Ｉ‖ＯＴ０‖ＯＴ１‖ＯＴ２‖０））
【０３３３】
ただし、‖は選択演算を、ｏｐ０〜ｏｐ７は演算子を表している。またここで、演算子ｏｐ０〜ｏｐ７は、以下のいずれかで定義される。
【０３３４】
【数１５】
ＡｏｐＢ＝Ａ＊Ｂ，
ＡｏｐＢ＝Ａ＊−Ｂ，
ＡｏｐＢ＝Ａ＋Ｂ，
ＡｏｐＢ＝Ａ−Ｂ，
ＡｏｐＢ＝Ａ＆Ｂ，
ＡｏｐＢ＝Ａ｜Ｂ，
ＡｏｐＢ＝Ａ∧Ｂ，
【０３３５】
また、第２の演算装置３２においては、以下の演算処理を同時（並列）に実行可能に構成されている。
【０３３６】
【数１６】
ＭＥＭＷ０＝（（ＭＥＭＲ０‖Ｉ０）ｏｐ０（ＭＥＭＲ１‖Ｉ１））‖Ｉ０、かつ、
ＭＥＭＷ１＝（（ＭＥＭＲ０‖Ｉ０）ｏｐ１（ＭＥＭＲ１‖Ｉ１））‖Ｉ１、かつ、
ＭＥＭＷ２＝（（ＭＥＭＲ２‖Ｉ２）ｏｐ２（ＭＥＭＲ３‖Ｉ３））‖Ｉ２、かつ、
ＭＥＭＷ３＝（（ＭＥＭＲ２‖Ｉ２）ｏｐ３（ＭＥＭＲ３‖Ｉ３））‖Ｉ３、かつ、
Ｄ０＝（（ＭＥＭＲ０‖Ｉ０）ｏｐ４（ＭＥＭＲ１‖Ｉ１））‖ＭＥＭＲ０、かつ、
Ｄ１＝（（ＭＥＭＲ０‖Ｉ０）ｏｐ５（ＭＥＭＲ１‖Ｉ１））‖ＭＥＭＲ１、かつ、
Ｄ２＝（（ＭＥＭＲ２‖Ｉ２）ｏｐ６（ＭＥＭＲ３‖Ｉ３））‖ＭＥＭＲ２、かつ、
Ｄ３＝（（ＭＥＭＲ２‖Ｉ２）ｏｐ７（ＭＥＭＲ３‖Ｉ３））‖ＭＥＭＲ３
【０３３７】
ここでも、‖は選択演算を、ｏｐ０〜ｏｐ７は演算子を表している。またここで、演算子ｏｐ０〜ｏｐ７は、以下のいずれかで定義される。
【０３３８】
【数１７】
ＡｏｐＢ＝Ａ＋Ｂ，
ＡｏｐＢ＝Ａ−Ｂ，
ＡｏｐＢ＝−Ａ＋Ｂ，
ＡｏｐＢ＝−Ａ−Ｂ，
ＡｏｐＢ＝Ａ，
ＡｏｐＢ＝−Ａ，
ＡｏｐＢ＝Ｂ，
ＡｏｐＢ＝−Ｂ，
【０３３９】
次に、図１０の演算装置の動作を、第１の演算装置３１が図４の並列演算装置と同様の構成を有し、第２の演算装置３２が図６の装置と同様の構成を有する場合を例に説明する。
【０３４０】
なお、ここでは、以下の演算を実行するものとする。
Ｗ０＝Ｒ０＋Ｒ１，
Ｗ１＝ＣＯＥ０＊（Ｒ０−Ｒ１）−ＣＯＥ１＊（Ｒ２−Ｒ３），
Ｗ２＝Ｒ２＋Ｒ３，
Ｗ３＝ＣＯＥ２＊（Ｒ０−Ｒ１）＋ＣＯＥ３＊（Ｒ２−Ｒ３）
【０３４１】
まず、第２の演算装置３２において、図６に示すように、たとえばシフト演算器２１Ａ−０，２１Ａ−１，２１Ａ−２，２１Ａ−３のシフト量が、制御信号ＳＦＴ０ＭＤ，ＳＦＴ１ＭＤ，ＳＦＴ２ＭＤ，ＳＦＴ３ＭＤによりゼロに設定される。
したがって、シフト演算器２１Ａ−０の出力信号ｓｆｔ０ out はＭＥＭＲ０、すなわちデータＲ０となり、入力選択装置２２Ａ−０および出力選択装置２４Ａ−０に供給される。
同様に、シフト演算器２１Ａ−１の出力信号ｓｆｔ１ out はＭＥＭＲ１、すなわちＲ１となり、入力選択装置２２Ａ−１および出力選択装置２４Ａ−１に供給される。
シフト演算器２１Ａ−２の出力信号ｓｆｔ２ out はＭＥＭＲ２、すなわちＲ２となり、入力選択装置２２Ａ−２および出力選択装置２４Ａ−２に供給される。
そして、シフト演算器２１Ａ−３の出力信号ｓｆｔ３ out はＭＥＭＲ３、すなちＲ３となり、入力選択装置２２Ａ−３および出力選択装置２４Ａ−３に供給される。
【０３４２】
入力選択装置２２Ａ−０では、制御信号Ｒ０ＳＥＬにより、シフト演算器２１Ａ−０の出力信号Ｒ０を選択するように制御され、選択されたデータＲ０が信号ｒ０ｓｅｌ out として、バラフライ演算器２３Ａ−０の入力端子ＤＡに供給される。
入力選択装置２２Ａ−１では、制御信号Ｒ１ＳＥＬにより、シフト演算器２１Ａ−１の出力信号Ｒ１を選択するように制御され、選択されたデータＲ１が信号ｒ１ｓｅｌ out として、バラフライ演算器２３Ａ−０の入力端子ＤＢに供給される。
【０３４３】
また、入力選択装置２２Ａ−２では、制御信号Ｒ２ＳＥＬにより、シフト演算器２１Ａ−２の出力信号Ｒ２を選択するように制御され、選択されたデータＲ２が信号ｒ２ｓｅｌ out として、バラフライ演算器２３Ａ−１の入力端子ＤＡに供給される。
入力選択装置２２Ａ−３では、制御信号Ｒ３ＳＥＬにより、シフト演算器２１Ａ−３の出力信号Ｒ３を選択するように制御され、選択されたデータＲ３が信号ｒ３ｓｅｌ out として、バラフライ演算器２３Ａ−１の入力端子ＤＢに供給される。
【０３４４】
バタフライ演算器２３Ａ−０では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ０により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ａ−０においては、入力端子ＤＡに供給されたデータＲ０と入力端子ＤＢに供給されたデータＲ１とが加算され、その結果である（Ｒ０＋Ｒ１）が出力端子ＯＡから信号ｂｔｆ０ａ out として、出力選択装置２４Ａ−０および２５Ａ−０に出力される。
また、バタフライ演算器２３Ａ−０においては、入力端子ＤＡに供給されたデータＲ０と入力端子ＤＢに供給されたデータＲ１との差がとられ、その結果である（Ｒ０−Ｒ１）が出力端子ＯＢから信号ｂｔｆ０ｂ out として、出力選択装置２４Ａ−１および２５Ａ−１に出力される。
【０３４５】
同様に、バタフライ演算器２３Ａ−１では、制御端子ＣＴＬに供給される制御信号ＢＴＦＭＤ１により、ＯＡ＝ＤＡ＋ＤＢ，ＯＢ＝ＤＡ−ＤＢが計算されるモードに設定される。
これにより、バタフライ演算器２３Ａ−１においては、入力端子ＤＡに供給されたデータＲ２と入力端子ＤＢに供給されたデータＲ３とが加算され、その結果である（Ｒ２＋Ｒ３）が出力端子ＯＡから信号ｂｔｆ１ａ out として、出力選択装置２４Ａ−２および２５Ａ−２に出力される。
また、バタフライ演算器２３Ａ−１においては、入力端子ＤＡに供給されたデータＲ２と入力端子ＤＢに供給されたデータＲ３との差がとられ、その結果である（Ｒ２−Ｒ３）が出力端子ＯＢから信号ｂｔｆ１ｂ out として、出力選択装置２４Ａ−３および２５Ａ−３に出力される。
【０３４６】
そして、第２の演算装置３２では、出力選択装置２４Ａ−１において、シフト演算器２１Ａ−１の出力信号（Ｒ１）とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out （＝ＭＥＭＲ０−ＭＥＭＲ１）のうち、バタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out を選択するように制御信号Ｄ１ＳＥＬが供給され、これにより選択されたデータが信号Ｄ１＝Ｒ０−Ｒ１として、第１の演算装置３１のデータ入力Ｄ１Ｉに供給される。
【０３４７】
同様に、第２の演算装置３２では、出力選択装置２４Ａ−３において、シフト演算器２１Ａ−３の出力信号（Ｒ３）とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out （＝Ｒ２−Ｒ３）のうち、バタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out を選択するように制御信号Ｄ３ＳＥＬが供給され、これにより選択されたデータが信号Ｄ３＝Ｒ２−Ｒ３として、第１の演算装置３１のデータ入力Ｄ３Ｉに供給される。
【０３４８】
第１の演算装置３１では、まず、演算装置１０Ａ−０において、制御信号ＣＴＬ０により、演算結果信号ＯＴ０＝ＣＯＥ０＊Ｄ１となる演算が行われるように制御が行われる。
【０３４９】
この場合、演算装置１０Ａ−０において、制御信号ＡＳＥＬが係数入力ＣＯＥ０を選択するように設定されて第１の選択装置１１に供給される。
また、制御信号ＢＳＥＬがデータ入力Ｄ１Ｉ（＝Ｄ１＝Ｒ０−Ｒ１）を選択するように設定されて第２の選択装置１２に供給される。
これにより、第１の選択装置１１から係数ＣＯＥ０が信号ａｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第２の選択装置１２からデータＤ１（＝Ｒ０−Ｒ１）が信号ｂｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。
【０３５０】
このとき、乗算を指定する制御信号ＭＡＣＭＤが、ＭＡＣ１５に供給される。これにより、ＭＡＣ１５において、係数ＣＯＥ０とデータＤ１との乗算が行われ、その結果ＣＯＥ０＊Ｄ１が信号ｍａｃ ｏｕｔとして第４の選択装置１６に出力される。
そして、制御信号ＥＳＥＬがＭＡＣ１５の出力を選択するように、第４の選択装置１６に供給されている。その結果、第４の選択装置１６においてＭＡＣ１５の出力信号ｍａｃ ｏｕｔ（ＣＯＥ０＊Ｄ１）が選択され、信号ｅｓｅｌ ｏｕｔ（ＣＯＥ０＊Ｄ１）としてレジスタ１７に出力される。
レジスタ１７では、ＭＡＣ１５の演算結果ＣＯＥ０＊Ｄ１が格納され、この格納データが演算出力端子ＰＥ Ｃから演算結果信号ＯＴ０として、演算装置１０Ａ−１のカスケード入力ＰＥ Ｐ０、演算装置１０Ａ−２のカスケード入力ＰＥ Ｐ１、および演算装置１０Ａ−３のカスケード入力ＰＥ Ｐ２に出力される。
【０３５１】
演算装置１０Ａ−０においては、Ｃ０ＦＩＦＯ１８−０〜Ｃ３ＦＩＦＯ１８−３で所望の遅延量だけ遅延された係数ＣＯＥ０〜ＣＯＥ３が係数出力端子ＰＥ Ｃ０Ｏ〜ＰＥ Ｃ３Ｏから係数出力ｃ００〜ｃ３０として次段の演算装置１０Ａ−１の係数入力端子ＰＥ Ｃ０Ｉ〜ＰＥ Ｃ３Ｉに出力され、Ｄ０ＦＩＦＯ１９−１，Ｄ３ＦＩＦＯ１９−３で所望の遅延量だけ遅延されたデータＤ１，Ｄ３がデータ出力端子ＰＥ Ｄ１Ｏ，ＰＥ Ｄ３Ｏからデータ出力ｄ１０，ｄ３０として次段の演算装置１０Ａ−１のデータ入力端子ＰＥ Ｄ１Ｉ，〜ＰＥ Ｄ３Ｉに出力される。
【０３５２】
次に、演算装置１０Ａ−１においては、制御信号ＣＴＬ１により、演算結果信号ＯＴ１＝ＯＴ０−ＣＯＥ１＊Ｄ３となる演算が行われるように制御が行われる。
【０３５３】
この場合、制御信号ＡＳＥＬが係数入力端子ＰＥ Ｃ１Ｉに供給される演算装置１０Ａ−０の係数出力ｃ１０（ＣＯＥ１）を選択するように設定されて第１の選択装置１１に供給される。
また、制御信号ＢＳＥＬがデータ入力端子ＰＥ Ｄ１Ｉに供給される演算装置１０Ａ−０のデータ出力ｄ１０（Ｄ３＝Ｒ２−Ｒ３）を選択するように設定されて第２の選択装置１２に供給される。
また、制御信号ＣＳＥＬがカスケード入力端子ＰＥ Ｐ０に供給される演算装置１０Ａ−０の演算結果信号ＯＴ０（ＣＯＥ０＊Ｄ１）を選択するように設定されて第３の選択装置１３に供給される。
これにより、第１の選択装置１１から係数ＣＯＥ１が信号ａｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第２の選択装置１２からデータＤ３（＝Ｒ２−Ｒ３）が信号ｂｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第３の選択装置１３から、カスケード入力データＣＯＥ０＊Ｄ１が信号ｃｓｅｌ ｏｕｔとして第１の選択装置１１、ＡＬＵ１４およびＭＡＣ１５に出力される。
【０３５４】
このとき、乗減算を指定する制御信号ＭＡＣＭＤが、ＭＡＣ１５に供給される。これにより、ＭＡＣ１５において、係数ＣＯＥ１とデータＤ３との乗算が行われ、さらに、その結果ＣＯＥ０＊Ｄ１とＣＯＥ１＊Ｄ３との減算が行われる。これにより、ＭＡＣ１５から乗加算結果（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）が信号ｍａｃ ｏｕｔとして第４の選択装置１６に出力される。
そして、制御信号ＥＳＥＬがＭＡＣ１５の出力を選択するように、第４の選択装置１６に供給されている。その結果、第４の選択装置１６においてＭＡＣ１５の出力信号ｍａｃ ｏｕｔ（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）が選択され、信号ｅｓｅｌ ｏｕｔとしてレジスタ１７に出力される。
レジスタ１７では、ＭＡＣ１５の演算結果（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）が格納され、この格納データが演算出力端子ＰＥ Ｃから演算結果信号ＯＴ１として、演算装置１０Ａ−０のカスケード入力ＰＥ Ｐ２、演算装置１０Ａ−２のカスケード入力ＰＥ Ｐ０、および演算装置１０Ａ−２のカスケード入力ＰＥ Ｐ１に出力される。
また、演算装置１０Ａ−１の（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）を示す演算結果信号ＯＴ１は、図１０の第２の演算装置３２のデータ入力Ｉ１に供給される。
【０３５５】
また、演算装置１０Ａ−１においては、Ｃ０ＦＩＦＯ１８−０〜Ｃ３ＦＩＦＯ１８−３で所望の遅延量だけ遅延された係数ＣＯＥ０〜ＣＯＥ３が係数出力端子ＰＥ Ｃ０Ｏ〜ＰＥ Ｃ３Ｏから係数出力ｃ０１〜ｃ３１として次段の演算装置１０Ａ−２の係数入力端子ＰＥ Ｃ０Ｉ〜ＰＥ Ｃ３Ｉに出力され、Ｄ０ＦＩＦＯ１９−１，Ｄ３ＦＩＦＯ１９−３で所望の遅延量だけ遅延されたデータＤ１，Ｄ３がデータ出力端子ＰＥ Ｄ１Ｏ，ＰＥ Ｄ３Ｏからデータ出力ｄ１１，ｄ３１として次段の演算装置１０Ａ−３のデータ入力端子ＰＥ Ｄ１Ｉ，ＰＥ Ｄ３Ｉに出力される。
【０３５６】
次に、演算装置１０Ａ−２においては、制御信号ＣＴＬ２により、演算結果信号ＯＴ２＝ＣＯＥ２＊Ｄ１となる演算が行われるように制御が行われる。
【０３５７】
この場合、制御信号ＡＳＥＬが係数入力端子ＰＥ Ｃ２Ｉに供給される演算装置１０Ａ−１の係数出力ｃ２１（ＣＯＥ２）を選択するように設定されて第１の選択装置１１に供給される。
また、制御信号ＢＳＥＬがデータ入力端子ＰＥ Ｄ１Ｉに供給される演算装置１０Ａ−１のデータ出力ｄ１１（Ｄ１）を選択するように設定されて第２の選択装置１２に供給される。
これにより、第１の選択装置１１から係数ＣＯＥ２が信号ａｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第２の選択装置１２からデータＤ１が信号ｂｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。
【０３５８】
このとき、乗算を指定する制御信号ＭＡＣＭＤが、ＭＡＣ１５に供給される。これにより、ＭＡＣ１５において、係数ＣＯＥ２とデータＤ１との乗算が行われる。これにより、ＭＡＣ１５から乗算結果ＣＯＥ２＊Ｄ１が信号ｍａｃ ｏｕｔとして第４の選択装置１６に出力される。
そして、制御信号ＥＳＥＬがＭＡＣ１５の出力を選択するように、第４の選択装置１６に供給されている。その結果、第４の選択装置１６においてＭＡＣ１５の出力信号ｍａｃ ｏｕｔ（ＣＯＥ２＊Ｄ１）が選択され、信号ｅｓｅｌ ｏｕｔ（ＣＯＥ２＊Ｄ１）としてレジスタ１７に出力される。
レジスタ１７では、ＭＡＣ１５の演算結果ＣＯＥ２＊Ｄ１が格納され、この格納データが演算出力端子ＰＥ Ｃから演算結果信号ＯＴ２として、演算装置１０Ａ−０のカスケード入力ＰＥ Ｐ１、演算装置１０Ａ−１のカスケード入力ＰＥ Ｐ２、および演算装置１０Ａ−３のカスケード入力ＰＥ Ｐ０に出力される。
【０３５９】
演算装置１０Ａ−２においては、Ｃ０ＦＩＦＯ１８−０〜Ｃ３ＦＩＦＯ１８−３で所望の遅延量だけ遅延された係数ＣＯＥ０，ＣＯＥ１，ＣＯＥ２，ＣＯＥ３が係数出力端子ＰＥ Ｃ０Ｏ〜ＰＥ Ｃ３Ｏから係数出力ｃ０２〜ｃ３２として次段の演算装置１０Ａ−３の係数入力端子ＰＥ Ｃ０Ｉ〜ＰＥ Ｃ３Ｉに出力され、Ｄ０ＦＩＦＯ１９−１，Ｄ３ＦＩＦＯ１９−３で所望の遅延量だけ遅延されたデータＤ１，Ｄ３がデータ出力端子ＰＥ Ｄ１Ｏ，ＰＥ Ｄ３Ｏからデータ出力ｄ１２，ｄ３２として次段の演算装置１０Ａ−３のデータ入力端子ＰＥ Ｄ１Ｉ〜ＰＥ Ｄ３Ｉに出力される。
【０３６０】
次に、演算装置１０Ａ−３においては、制御信号ＣＴＬ３により、演算結果信号ＯＴ３＝ＯＴ２＋ＣＯＥ３＊Ｄ３＝ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３となる演算が行われるように制御が行われる。
【０３６１】
この場合、制御信号ＡＳＥＬが係数入力端子ＰＥ Ｃ３Ｉに供給される演算装置１０Ａ−２の係数出力ｃ３２（ＣＯＥ３）を選択するように設定されて第１の選択装置１１に供給される。
また、制御信号ＢＳＥＬがデータ入力端子ＰＥ Ｄ３Ｉに供給される演算装置１０Ａ−２のデータ出力ｄ３２（Ｄ３）を選択するように設定されて第２の選択装置１２に供給される。
また、制御信号ＣＳＥＬがカスケード入力端子ＰＥ Ｐ０に供給される演算装置１０Ａ−２の演算結果信号ＯＴ２（ＣＯＥ２＊Ｄ１）を選択するように設定されて第３の選択装置１３に供給される。
これにより、第１の選択装置１１から係数ＣＯＥ３が信号ａｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第２の選択装置１２からデータＤ３が信号ｂｓｅｌ＿out として、ＡＬＵ１４およびＭＡＣ１５に出力される。また、第３の選択装置１３から、カスケード入力データＣＯＥ２＊Ｄ１が信号ｃｓｅｌ ｏｕｔとして第１の選択装置１１、ＡＬＵ１４およびＭＡＣ１５に出力される。
【０３６２】
このとき、乗加算を指定する制御信号ＭＡＣＭＤが、ＭＡＣ１５に供給される。これにより、ＭＡＣ１５において、係数ＣＯＥ３とデータＤ３との乗算が行われ、さらに、その結果ＣＯＥ３＊Ｄ３と（ＣＯＥ２＊Ｄ１）との加算が行われる。これにより、ＭＡＣ１５から乗加算結果ＣＯＥ３＊Ｄ３＋ＣＯＥ２＊Ｄ１が信号ｍａｃ ｏｕｔとして第４の選択装置１６に出力される。
そして、制御信号ＥＳＥＬがＭＡＣ１５の出力を選択するように、第４の選択装置１６に供給されている。その結果、第４の選択装置１６においてＭＡＣ１５の出力信号ｍａｃ ｏｕｔ（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）が選択され、信号ｅｓｅｌ ｏｕｔ（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）としてレジスタ１７に出力される。
レジスタ１７では、ＭＡＣ１５の演算結果（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）が格納され、この格納データが演算出力端子ＰＥ Ｃから演算結果信号ＯＴ３として所望の演算結果ｏｕｔとして出力され、演算装置１０Ａ−０のカスケード入力ＰＥ Ｐ０、演算装置１０Ａ−１のカスケード入力ＰＥ Ｐ１、および演算装置１０Ａ−２のカスケード入力ＰＥ Ｐ２に出力される。
また、演算装置１０Ａ−３の（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）を示す演算結果信号ＯＴ３は、図１０の第２の演算装置３２のデータ入力Ｉ３に供給される。
【０３６３】
なお、以上において、図２に示す遅延制御信号Ｃ０ＤＬ，Ｃ１ＤＬ，Ｃ２ＤＬ，Ｃ３ＤＬはすべて遅延０となるように、各Ｃ０ＦＩＦＯ〜Ｃ３ＦＩＦＯ１８−０〜１８−３に供給される。
また、遅延制御信号Ｄ０ＤＬは遅延０となるように、Ｄ０ＦＩＦＯ１９−０に供給され、遅延制御信号Ｄ１ＤＬは遅延１となるように、Ｄ１ＦＩＦＯ１９−１に供給され、遅延制御信号Ｄ２ＤＬは遅延２となるように、Ｄ２ＦＩＦＯ１９−２に供給され、遅延制御信号Ｄ３ＤＬは遅延３となるように、Ｄ３ＦＩＦＯ１９−３に供給される。
【０３６４】
第２の演算装置３２のデータ入力Ｉ１に供給された第１の演算装置３１の演算結果（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）は図６の出力選択装置２５Ａ−１に供給される。
また、第２の演算装置３２のデータ入力Ｉ３に供給された第１の演算装置３１の演算結果（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）は図６の出力選択装置２５Ａ−３に供給される。
【０３６５】
そして、第２の演算装置３２において、出力選択装置２５Ａ−０では、データ入力Ｉ０とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out （＝Ｒ０＋Ｒ１）のうち、バタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ａ out を選択するように制御信号Ｗ０ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ０＝Ｒ０＋Ｒ１として出力される。
【０３６６】
また、出力選択装置２５Ａ−１では、データ入力Ｉ１とバタフライ演算器２３Ａ−０の出力信号ｂｔｆ０ｂ out （＝Ｒ０−Ｒ１）のうち、データ入力Ｉ１を選択するように制御信号Ｗ１ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ１＝Ｉ１＝（ＣＯＥ０＊Ｄ１−ＣＯＥ１＊Ｄ３）＝（ＣＯＥ０＊（Ｒ０−Ｒ１）−ＣＯＥ１＊（Ｒ２−Ｒ３））として出力される。
【０３６７】
また、出力選択装置２５Ａ−２では、データ入力Ｉ２とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out （＝Ｒ２＋Ｒ３）のうち、バタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ａ out を選択するように制御信号Ｗ２ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ２＝Ｒ２＋Ｒ３として出力される。
【０３６８】
また、出力選択装置２５Ａ−３では、データ入力Ｉ３とバタフライ演算器２３Ａ−１の出力信号ｂｔｆ１ｂ out （＝Ｒ２−Ｒ３）のうち、データ入力Ｉ３を選択するように制御信号Ｗ３ＳＥＬが供給され、これにより選択されたデータが信号ＭＥＭＷ３＝Ｉ３＝（ＣＯＥ２＊Ｄ１＋ＣＯＥ３＊Ｄ３）＝（ＣＯＥ２＊（Ｒ０−Ｒ１）＋ＣＯＥ３＊（Ｒ２−Ｒ３））として出力される。
【０３６９】
以上説明したように、本第８の実施形態によれば、第１および第２の実施形態に係るＡＬＵおよびＭＡＣを含む演算装置と、第３〜第７の実施形態に係るバタフライ演算器を含む演算装置とを再構成可能に結合してので、以下の利点がある。
【０３７０】
すなわち、従来のＤＳＰなどのプロセッサでは、
ＭＥＭＷ０＝ｘ[k0]＋ｘ[k1]，
ＭＥＭＷ１＝ｐｘ＊（ｘ[k0]−ｘ[k1]）−ｐｙ＊（ｙ[k0]−ｙ[k1]），
ＭＥＭＷ２＝ｙ[k0]＋ｙ[k1]，
ＭＥＭＷ３＝ｐｘ＊（ｘ[k0]−ｘ[k1]）＋ｐｙ＊（ｙ[k0]−ｙ[k1]）
の演算を実行しようとした場合、たとえばＭＥＭＷ１の計算で
ｒｅｇ１＝ｘ[k0]−ｘ[k1]，
ｒｅｇ２＝ｐｘ＊ｒｅｇ１，
ｒｅｇ３＝ｙ[k0]−ｙ[k1]，
ｒｅｇ４＝ｐｙ＊ｒｅｇ３，
ＭｅＭＷ１＝ｒｅｇ２−ｒｅｇ４，
などのように一時的にレジスタに値を格納する演算が必要となっていた。そのため演算動作に不要なレジスタへの書き込み、レジスタからの読み出しが多くなり、動作サイクル数、消費電力ともに増えていたが、ＭＡＣ，ＡＬＵとバタフライ演算とを組み合わせることで、メモリ読み出しから、演算、メモリ書き込みを行う際に、演算ブロックでの演算自由度が増し、効率よい演算ができるようになる。そのため、実行サイクル数が少なくなり、また一時データの読み、書きが減るため電力が削減される。
【０３７１】
さらに、ＭＥＭＷ０の演算とＭＥＭＷ１の演算のようにｘ[k0]，ｘ[k1]を共通に使用している場合には、従来のプロセッサではｘ[k0]＋ｘ[k1]，ｘ[k0]−ｘ[k1]の演算を同時に行うことができずに演算に必要なサイクル数が増えていたが、本第８の実施形態では、この演算を同時に行うため必要サイクル数が少なくて済む。
【０３７２】
また、本第８の実施形態によれば、上述した第１の実施形態と同様に、論理レベルの最適化ができることはもとより、構成情報の増大を防止でき、集積回路としての面積効率の低下を防止できる演算装置を実現できる利点がある。
また、演算装置を再構成可能であることから、カスケード演算だけでなく並列演算も同一のハードウェアで実現することが可能になっている。そのため、演算装置の数を増やして多くの並列化可能な処理を効率良く実行することもできる。
【０３７３】
第９実施形態
図１１は、本発明に係る演算装置の第９の実施形態を示す構成図である。
本第９の実施形態に係る演算装置３０Ａは、第８の実施形態のように、上述した第１および第２の実施形態に係るＡＬＵおよびＭＡＣを含む第１の演算装置と、第３〜第７の実施形態に係るバタフライ演算器を含む第２の演算装置とを再構成可能に結合した演算装置をより一般化した場合の装置例である。
この演算装置３０Ａもデータ読み出し、演算、データ書き込みの１サイクルで信号処理演算を効率良く実行可能に構成されている。
【０３７４】
本演算装置３０Ａは、図１１に示すように、ＡＬＵおよびＭＡＣを含む第１の演算装置（ＰＵ）３１Ａ、およびバタフライ演算器を含む第２の演算装置３２Ａ−０（ＢＴＦＬａ０），…，３２Ａ−ｋ（ＢＴＦＬａｋ）、３２Ｂ−０（ＢＴＦＬｂ０），…，３２Ｂ−ｍ（ＢＴＦＬｂｍ）、３２Ｃ−０（ＢＴＦＬｃ０），…，３２Ｃ−ｎ（ＢＴＦＬｃｎ）を主構成要素として有している。
【０３７５】
以下に、第１の演算装置３１Ａ、および第２の演算装置３２Ａ−０（ＢＴＦＬａ０），…，３２Ａ−ｋ（ＢＴＦＬａｋ）、３２Ｂ−０（ＢＴＦＬｂ０），…，３２Ｂ−ｍ（ＢＴＦＬｂｍ）、３２Ｃ−０（ＢＴＦＬｃ０），…，３２Ｃ−ｎ（ＢＴＦＬｃｎ）のデータ入出力および制御信号、並びに接続関係について詳述し、各部の動作は、第８の実施形態の場合と同様に行われることから、その詳細は省略する。
【０３７６】
第１の演算装置３１Ａは、たとえば図１または図２の演算装置を２、４、８等の複数個カスケード接続した演算装置を含んでおり、データ入力ＤＩａ０，ＤＩａ１、ＤＩａ２ｋ，ＤＩａ２ｋ＋１、ＤＩｂ０，ＤＩｂ１，ＤＩｂ２，ＤＩｂ３、ＤＩｂ４ｍ，ＤＩｂ４ｍ＋１，ＤＩｂ４ｍ＋２，ＤＩｂ４ｍ＋３、ＤＩｃ０，ＤＩｃ１，…，ＤＩｃ６，ＤＩｃ７、ＤＩｃ８ｎ，ＤＩｃ８ｎ＋１，…，ＤＩｃ８ｎ＋６，ＤＩｃ８ｎ＋７、係数入力ＣＯＥ０，…，ＣＯＥｐ、データ出力ＯＴａ０，ＯＴａ１、ＯＴａ２ｋ，ＯＴａ２ｋ＋１、ＯＴｂ０，ＯＴｂ１，ＯＴｂ２，ＯＴｂ３、ＯＴｂ４ｍ，ＯＴｂ４ｍ＋１，ＯＴｂ４ｍ＋２，ＯＴｂ４ｍ＋３、ＯＴｃ０，ＯＴｃ１…ＯＴｃ６，ＯＴｃ７、ＯＴｃ８ｎ，ＯＴｃ８ｎ＋１，…，ＯＴｃ８ｎ＋６，ＯＴｃ８ｎ＋７を有し、再構成のための制御信号ＣＴＲＬａ０，…，ＣＴＲＬａ２ｋ＋１、ＣＴＲＬｂ０，…，ＣＴＲＬｂ４ｍ＋３、ＣＴＲＬｃ０，…，ＣＴＲＬｃ８ｎ＋７が供給される。
そして、各制御信号には、演算制御信号ＡＳＥＬ，ＢＳＥＬ，ＥＳＥＬ，ＭＡＣＭＤ，ＡＬＵＭＤ，ＲＮＤＭＤ，ＳＡＴＭＤ，ＯＳＦＭＤ，ＡＣＣＭＤ、および遅延制御信号Ｃ０ＤＬ，Ｃ１ＤＬ，…，ＣｋＤＬ、Ｄ０ＤＬ，Ｄ１ＤＬ，…，ＤｍＤＬが含まれる。
【０３７７】
第２の演算装置３２Ａ−０は、たとえば図５に示すような４入力４出力の演算装置であって、データ入力ＭＥＭＲａ０，ＭＥＭＲａ１、演算結果入力Ｉａ０，Ｉａ１、データ出力（演算結果出力）Ｄａ０，Ｄａ１、データ出力ＭＥＭＷａ０，ＭＥＭＷａ１を有し、再構成のための制御信号ＣＴＲＬＢａ０が供給される。たとえば第３の実施形態の場合を例にとると、制御信号ＣＴＲＬＢａ０には、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＢＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、およびＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＢＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬが含まれる。
【０３７８】
第２の演算装置３２Ａ−ｋは、たとえば図５に示すような４入力４出力の演算装置であって、データ入力ＭＥＭＲａ２ｋ，ＭＥＭＲａ２ｋ＋１、演算結果入力Ｉａ２ｋ，Ｉａ２ｋ＋１、データ出力（演算結果出力）Ｄａ２ｋ，Ｄａ２ｋ＋１、データ出力ＭＥＭＷａ２ｋ，ＭＥＭＷａ２ｋ＋１を有し、再構成のための制御信号ＣＴＲＬＢａ２ｋが供給される。
たとえば第３の実施形態の場合を例にとると、制御信号ＣＴＲＬＢａ２ｋには、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＢＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、およびＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＢＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬが含まれる。
【０３７９】
第２の演算装置３２Ｂ−０は、たとえば図６または図７に示すような８入力８出力の演算装置であって、データ入力ＭＥＭＲｂ０，ＭＥＭＲｂ１，ＭＥＭＲｂ２，ＭＥＭＲｂ３、演算結果入力Ｉｂ０，Ｉｂ１，Ｉｂ２，Ｉｂ３、データ出力（演算結果出力）Ｄｂ０，Ｄｂ１，Ｄｂ２，Ｄｂ３、データ出力ＭＥＭＷｂ０，ＭＥＭＷｂ１，ＭＥＭＷｂ２，ＭＥＭＷｂ３を有し、再構成のための制御信号ＣＴＲＬＢｂ０が供給される。
たとえば第４または第５の実施形態の場合を例にとると、制御信号ＣＴＲＬＢｂ０には、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＢＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、ＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＢＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬ、ＳＦＴ２ＭＤ，Ｒ２ＳＥＬ，ＢＴＦＭＤ２，Ｄ２ＳＥＬ，Ｗ２ＳＥＬ、およびＳＦＴ３ＭＤ，Ｒ３ＳＥＬ，ＢＴＦＭＤ３，Ｄ３ＳＥＬ，Ｗ３ＳＥＬが含まれる。
【０３８０】
第２の演算装置３２Ｂ−ｍは、たとえば図６または図７に示すような８入力８出力の演算装置であって、データ入力ＭＥＭＲｂ４ｍ，ＭＥＭＲｂ４ｍ＋１，ＭＥＭＲｂ４ｍ＋２，ＭＥＭＲｂ４ｍ＋３、演算結果入力Ｉｂ４ｍ，Ｉｂ４ｍ＋１，Ｉｂ４ｍ＋２，Ｉｂ４ｍ＋３、データ出力（演算結果出力）Ｄｂ４ｍ，Ｄｂ４ｍ＋１，Ｄｂ４ｍ＋２，Ｄｂ４ｍ＋３、データ出力ＭＥＭＷｂ４ｍ，ＭＥＭＷｂ４ｍ＋１，ＭＥＭＷｂ４ｍ＋２，ＭＥＭＷｂ４ｍ＋３を有し、再構成のための制御信号ＣＴＲＬＢｂ４ｍが供給される。
たとえば第４または第５の実施形態の場合を例にとると、制御信号ＣＴＲＬＢｂ４ｍには、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＢＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、ＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＢＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬ、ＳＦＴ２ＭＤ，Ｒ２ＳＥＬ，ＢＴＦＭＤ２，Ｄ２ＳＥＬ，Ｗ２ＳＥＬ、およびＳＦＴ３ＭＤ，Ｒ３ＳＥＬ，ＢＴＦＭＤ３，Ｄ３ＳＥＬ，Ｗ３ＳＥＬが含まれる。
【０３８１】
第２の演算装置３２Ｃ−０は、たとえば図８または図９に示すような１６入力１６出力の演算装置であって、データ入力ＭＥＭＲｃ０，ＭＥＭＲｃ１，…，ＭＥＭＲｃ６，ＭＥＭＲｃ７、演算結果入力Ｉｃ０，Ｉｃ１，…，Ｉｃ６，Ｉｃ７、データ出力（演算結果出力）Ｄｃ０，Ｄｃ１，…，Ｄｃ６，Ｄｃ７、データ出力ＭＥＭＷｃ０，ＭＥＭＷｃ１，…，ＭＥＭＷｃ６，ＭＥＭＷｃ７を有し、再構成のための制御信号ＣＴＲＬＢｃ０が供給される。
たとえば第６または第７の実施形態の場合を例にとると、制御信号ＣＴＲＬＢｂ４ｍには、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＭＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、ＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＭＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬ、ＳＦＴ２ＭＤ，Ｒ２ＳＥＬ，ＭＴＦＭＤ２，Ｄ２ＳＥＬ，Ｗ２ＳＥＬ、ＳＦＴ３ＭＤ，Ｒ３ＳＥＬ，ＭＴＦＭＤ３，Ｄ３ＳＥＬ，Ｗ３ＳＥＬ、ＳＦＴ４ＭＤ，Ｒ４ＳＥＬ，ＭＴＦＭＤ４，Ｄ４ＳＥＬ，Ｗ４ＳＥＬ、ＳＦＴ５ＭＤ，Ｒ５ＳＥＬ，ＭＴＦＭＤ５，Ｄ５ＳＥＬ，Ｗ５ＳＥＬ、ＳＦＴ６ＭＤ，Ｒ６ＳＥＬ，ＭＴＦＭＤ６，Ｄ６ＳＥＬ，Ｗ６ＳＥＬ、ＳＦＴ７ＭＤ，Ｒ７ＳＥＬ，ＭＴＦＭＤ７，Ｄ７ＳＥＬ，Ｗ７ＳＥＬが含まれる。
【０３８２】
第２の演算装置３２Ｃ−ｎは、たとえば図８または図９に示すような１６入力１６出力の演算装置であって、データ入力ＭＥＭＲｃ８ｎ，ＭＥＭＲｃ８ｎ＋１，…，ＭＥＭＲｃ８ｎ＋６，ＭＥＭＲｃ８ｎ＋７、演算結果入力Ｉｌｃ８ｎ，Ｉｌｃ８ｎ＋１，…，Ｉｃ８ｎ＋６，Ｉｃ８ｎ＋７、データ出力（演算結果出力）Ｄｃ８ｎ，Ｄｃ８ｎ＋１，…，Ｄｃ８ｎ＋６，Ｄｃ８ｎ＋７、データ出力ＭＥＭＷｃ８ｎ，ＭＥＭＷｃ８ｎ＋１…ＭＥＭＷｃ８ｎ＋６，ＭＥＭＷｃ８ｎ＋７を有し、再構成のための制御信号ＣＴＲＬＢｃ８ｎが供給される。
たとえば第６または第７の実施形態の場合を例にとると、制御信号ＣＴＲＬＢｂ４ｍには、ＳＦＴ０ＭＤ，Ｒ０ＳＥＬ，ＭＴＦＭＤ０，Ｄ０ＳＥＬ，Ｗ０ＳＥＬ、ＳＦＴ１ＭＤ，Ｒ１ＳＥＬ，ＭＴＦＭＤ１，Ｄ１ＳＥＬ，Ｗ１ＳＥＬ、ＳＦＴ２ＭＤ，Ｒ２ＳＥＬ，ＭＴＦＭＤ２，Ｄ２ＳＥＬ，Ｗ２ＳＥＬ、ＳＦＴ３ＭＤ，Ｒ３ＳＥＬ，ＭＴＦＭＤ３，Ｄ３ＳＥＬ，Ｗ３ＳＥＬ、ＳＦＴ４ＭＤ，Ｒ４ＳＥＬ，ＭＴＦＭＤ４，Ｄ４ＳＥＬ，Ｗ４ＳＥＬ、ＳＦＴ５ＭＤ，Ｒ５ＳＥＬ，ＭＴＦＭＤ５，Ｄ５ＳＥＬ，Ｗ５ＳＥＬ、ＳＦＴ６ＭＤ，Ｒ６ＳＥＬ，ＭＴＦＭＤ６，Ｄ６ＳＥＬ，Ｗ６ＳＥＬ、ＳＦＴ７ＭＤ，Ｒ７ＳＥＬ，ＭＴＦＭＤ７，Ｄ７ＳＥＬ，Ｗ７ＳＥＬが含まれる。
【０３８３】
そして、第２の演算装置３２Ａ−０のデータ入力ＭＥＭＲａ０にデータＲａ０が供給され、データ入力ＭＥＭＲａ１にデータＲａ１が供給される。
第２の演算装置３２Ａ−０のデータ出力Ｄａ０が第１の演算装置３１Ａのデータ入力ＤＩａ０に供給され、第２の演算装置３２Ａ−０のデータ出力Ｄａ１が第１の演算装置３１Ａのデータ入力ＤＩａ１に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴａ０が第２の演算装置３２Ａ−０のデータ入力Ｉａ０に供給され、第１の演算装置３１Ａのデータ出力ＯＴａ１が第２の演算装置３２Ａ−０のデータ入力Ｉａ１に供給される。
また、第２の演算装置３２Ａ−０のデータ出力ＭＥＭＷａ０からデータＷａ０が出力され、データ出力ＭＥＭＷａ１からデータＷａ１が出力される。
【０３８４】
第２の演算装置３２Ａ−ｋのデータ入力ＭＥＭＲａ２ｋにデータＲａ２ｋが供給され、データ入力ＭＥＭＲａ２ｋ＋１にデータＲａ２ｋ＋１が供給される。
第２の演算装置３２Ａ−ｋのデータ出力Ｄａ２ｋが第１の演算装置３１Ａのデータ入力ＤＩａ２ｋに供給され、第２の演算装置３２Ａ−ｋのデータ出力Ｄａ２ｋ＋１が第１の演算装置３１Ａのデータ入力ＤＩａ２ｋ＋１に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴａ２ｋが第２の演算装置３２Ａ−ｋのデータ入力Ｉａ２ｋに供給され、第１の演算装置３１Ａのデータ出力ＯＴａ２ｋ＋１が第２の演算装置３２Ａ−ｋのデータ入力Ｉａ２ｋ＋１に供給される。
また、第２の演算装置３２Ａ−ｋのデータ出力ＭＥＭＷａ２ｋからデータＷａ２ｋが出力され、データ出力ＭＥＭＷａ２ｋ＋１からデータＷａ２ｋ＋１が出力される。
【０３８５】
第２の演算装置３２Ｂ−０のデータ入力ＭＥＭＲｂ０にデータＲｂ０が供給され、データ入力ＭＥＭＲｂ１にデータＲｂ１が供給され、データ入力ＭＥＭＲｂ２にデータＲｂ２が供給され、データ入力ＭＥＭＲｂ３にデータＲｂ３が供給される。
第２の演算装置３２Ｂ−０のデータ出力Ｄｂ０が第１の演算装置３１Ａのデータ入力ＤＩｂ０に供給され、第２の演算装置３２Ｂ−０のデータ出力Ｄｂ１が第１の演算装置３１Ａのデータ入力ＤＩｂ１に供給され、第２の演算装置３２Ｂ−０のデータ出力Ｄｂ２が第１の演算装置３１Ａのデータ入力ＤＩｂ２に供給され、第２の演算装置３２Ｂ−０のデータ出力Ｄｂ３が第１の演算装置３１Ａのデータ入力ＤＩｂ３に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴｂ０が第２の演算装置３２Ｂ−０のデータ入力Ｉｂ０に供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ１が第２の演算装置３２Ｂ−０のデータ入力Ｉｂ１に供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ２が第２の演算装置３２Ｂ−０のデータ入力Ｉｂ２に供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ３が第２の演算装置３２Ｂ−０のデータ入力Ｉｂ３に供給される。
また、第２の演算装置３２Ｂ−０のデータ出力ＭＥＭＷｂ０からデータＷｂ０が出力され、データ出力ＭＥＭＷｂ１からデータＷｂ１が出力され、データ出力ＭＥＭＷｂ２からデータＷｂ２が出力され、データ出力ＭＥＭＷｂ３からデータＷｂ３が出力される。
【０３８６】
第２の演算装置３２Ｂ−ｍのデータ入力ＭＥＭＲｂ４ｍにデータＲｂ４ｍが供給され、データ入力ＭＥＭＲｂ４ｍ＋１にデータＲｂ４ｍ＋１が供給され、データ入力ＭＥＭＲｂ４ｍ＋２にデータＲｂ４ｍ＋２が供給され、データ入力ＭＥＭＲｂ４ｍ＋３にデータＲｂ４ｍ＋３が供給される。
第２の演算装置３２Ｂ−ｍのデータ出力Ｄｂ４ｍが第１の演算装置３１Ａのデータ入力ＤＩｂ４ｍに供給され、第２の演算装置３２Ｂ−ｍのデータ出力Ｄｂ４ｍ＋１が第１の演算装置３１Ａのデータ入力ＤＩｂ４ｍ＋１に供給され、第２の演算装置３２Ｂ−ｍのデータ出力Ｄｂ４ｍ＋２が第１の演算装置３１Ａのデータ入力ＤＩｂ４ｍ＋２に供給され、第２の演算装置３２Ｂ−ｍのデータ出力Ｄｂ４ｍ＋３が第１の演算装置３１Ａのデータ入力ＤＩｂ４ｍ＋３に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴｂ４ｍが第２の演算装置３２Ｂ−ｍのデータ入力Ｉｂ４ｍに供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ４ｍ＋１が第２の演算装置３２Ｂ−ｍのデータ入力Ｉｂ４ｍ＋１に供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ４ｍ＋２が第２の演算装置３２Ｂ−ｍのデータ入力Ｉｂ４ｍ＋２に供給され、第１の演算装置３１Ａのデータ出力ＯＴｂ４ｍ＋３が第２の演算装置３２Ｂ−ｍのデータ入力Ｉｂ４ｍ＋３に供給される。
また、第２の演算装置３２Ｂ−ｍのデータ出力ＭＥＭＷｂ４ｍからデータＷｂ４ｍが出力され、データ出力ＭＥＭＷｂ４ｍ＋１からデータＷｂ４ｍ＋１が出力され、データ出力ＭＥＭＷｂ４ｍ＋２からデータＷｂ４ｍ＋２が出力され、データ出力ＭＥＭＷｂ４ｍ＋３からデータＷｂ４ｍ＋３が出力される。
【０３８７】
第２の演算装置３２Ｃ−０のデータ入力ＭＥＭＲｃ０にデータＲｃ０が供給され、データ入力ＭＥＭＲｃ１にデータＲｃ１が供給され、同様にしてデータ入力ＭＥＭＲｃ６にデータＲｃ６が供給され、データ入力ＭＥＭＲｃ７にデータＲｃ７が供給される。
第２の演算装置３２Ｃ−０のデータ出力Ｄｃ０が第１の演算装置３１Ａのデータ入力ＤＩｃ０に供給され、第２の演算装置３２Ｃ−０のデータ出力Ｄｃ１が第１の演算装置３１Ａのデータ入力ＤＩｃ１に供給され、同様にして第２の演算装置３２Ｃ−０のデータ出力Ｄｃ６が第１の演算装置３１Ａのデータ入力ＤＩｃ６に供給され、第２の演算装置３２Ｃ−０のデータ出力ＤＣ７が第１の演算装置３１Ａのデータ入力ＤＩＣ７に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴｃ０が第２の演算装置３２Ｃ−０のデータ入力Ｉｃ０に供給され、第１の演算装置３１Ａのデータ出力ＯＴｃ１が第２の演算装置３２Ｃ−０のデータ入力Ｉｃ１に供給され、同様にして第１の演算装置３１Ａのデータ出力ＯＴｃ６が第２の演算装置３２Ｃ−０のデータ入力Ｉｃ６に供給され、第１の演算装置３１Ａのデータ出力ＯＴｃ７が第２の演算装置３２Ｃ−０のデータ入力Ｉｃ７に供給される。
また、第２の演算装置３２Ｃ−０のデータ出力ＭＥＭＷｃ０からデータＷｃ０が出力され、データ出力ＭＥＭＷｃ１からデータＷｃ１が出力され、同様にしてデータ出力ＭＥＭＷｃ６からデータＷｃ６が出力され、データ出力ＭＥＭＷｃ７からデータＷｃ７が出力される。
【０３８８】
第２の演算装置３２Ｃ−ｎのデータ入力ＭＥＭＲｃ８ｎにデータＲｃ８ｎが供給され、データ入力ＭＥＭＲｃ８ｎ＋１にデータＲｃ８ｎ＋１が供給され、同様にしてデータ入力ＭＥＭＲｃ８ｎ＋６にデータＲｃ８ｎ＋６が供給され、データ入力ＭＥＭＲｃ８ｎ＋７にデータＲｃ８ｎ＋７が供給される。
第２の演算装置３２Ｃ−ｎのデータ出力ＤＣ８ｎが第１の演算装置３１Ａのデータ入力ＤＩｃ８ｎに供給され、第２の演算装置３２Ｃ−ｎのデータ出力Ｄｃ８ｎ＋１が第１の演算装置３１Ａのデータ入力ＤＩｃ８ｎ＋１に供給され、同様にして第２の演算装置３２Ｃ−ｎのデータ出力Ｄｃ８ｎ＋６が第１の演算装置３１Ａのデータ入力ＤＩｃ８ｎ＋６に供給され、第２の演算装置３２Ｃ−ｎのデータ出力Ｄｃ８ｎ＋７が第１の演算装置３１Ａのデータ入力ＤＩｃ８ｎ＋７に供給される。
また、第１の演算装置３１Ａのデータ出力ＯＴｃ８ｎが第２の演算装置３２Ｃ−ｎのデータ入力Ｉｃ８ｎに供給され、第１の演算装置３１Ａのデータ出力ＯＴｃ８ｎ＋１が第２の演算装置３２Ｃ−ｎのデータ入力Ｉｃ８ｎ＋１に供給され、同様にして第１の演算装置３１Ａのデータ出力ＯＴｃ８ｎ＋６が第２の演算装置３２Ｃ−ｎのデータ入力Ｉｃ８ｎ＋６に供給され、第１の演算装置３１Ａのデータ出力ＯＴｃ８ｎ＋７が第２の演算装置３２Ｃ−ｎのデータ入力Ｉｃ８ｎ＋７に供給される。
また、第２の演算装置３２Ｃ−ｎのデータ出力ＭＥＭＷｃ８ｎからデータＷｃ８ｎが出力され、データ出力ＭＥＭＷｃ８ｎ＋１からデータＷｃ８ｎ＋１が出力され、同様にしてデータ出力ＭＥＭＷｃ８ｎ＋６からデータＷｃ８ｎ＋６が出力され、データ出力ＭＥＭＷｃ８ｎ＋７からデータＷｃ８ｎ＋７が出力される。
【０３８９】
このような構成を有する演算装置３０Ａにおいて、たとえば第１の演算装置３１Ａと８入力８出力の第２の演算装置３２Ｂ−０〜３２Ｂ−ｍとの間でデータの授受を行って演算を行う場合には、上述した第８の実施形態においては説明した動作と同様の動作が行われる。
その他の第２の演算装置３２Ａ−０〜３２Ａ−ｋ、３２Ｃ−０〜３２Ｃ−ｎと第１の演算装置３１Ａとの間でデータの授受を行って演算を行う場合であっても、データ入出力数が異なるだけで、略同様の動作が行われる。
したがって、上述したように、ここでは各部の動作は、その詳細は省略する。
【０３９０】
本第９の実施形態によれば、３項演算装置かつ／または２項演算装置を含む演算装置を複数有する第１の演算装置３１Ａと、２入力２出力演算装置を含む第２の演算装置３２Ａ−０（ＢＴＦＬａ０），…，３２Ａ−ｋ（ＢＴＦＬａｋ）、３２Ｂ−０（ＢＴＦＬｂ０），…，３２Ｂ−ｍ（ＢＴＦＬｂｍ）、３２Ｃ−０（ＢＴＦＬｃ０），…，３２Ｃ−ｎ（ＢＴＦＬｃｎ）とを備え、外部から再構成可能な演算装置３０Ａにおいて、第２の演算装置３２Ａ−０（ＢＴＦＬａ０），…，３２Ａ−ｋ（ＢＴＦＬａｋ）、３２Ｂ−０（ＢＴＦＬｂ０），…，３２Ｂ−ｍ（ＢＴＦＬｂｍ）、３２Ｃ−０（ＢＴＦＬｃ０），…，３２Ｃ−ｎ（ＢＴＦＬｃｎ）の演算結果を第１の演算装置３１Ａの入力とし、また、第１の演算装置３１Ａの演算結果を第２の演算装置の入力として、最終的な演算結果を得るようにしたので、上述した第８の実施形態の効果と同様の効果を得ることができる。
【０３９１】
すなわち、従来のＤＳＰなどのプロセッサでは、
ＭＥＭＷ０＝ｘ[k0]＋ｘ[k1]，
ＭＥＭＷ１＝ｐｘ＊（ｘ[k0]−ｘ[k1]）−ｐｙ＊（ｙ[k0]−ｙ[k1]），
ＭＥＭＷ２＝ｙ[k0]＋ｙ[k1]，
ＭＥＭＷ３＝ｐｘ＊（ｘ[k0]−ｘ[k1]）＋ｐｙ＊（ｙ[k0]−ｙ[k1]）
の演算を実行しようとした場合、たとえばＭＥＭＷ１の計算で
ｒｅｇ１＝ｘ[k0]−ｘ[k1]，
ｒｅｇ２＝ｐｘ＊ｒｅｇ１，
ｒｅｇ３＝ｙ[k0]−ｙ[k1]，
ｒｅｇ４＝ｐｙ＊ｒｅｇ３，
ＭｅＭＷ１＝ｒｅｇ２−ｒｅｇ４，
などのように一時的にレジスタに値を格納する演算が必要となっていた。そのため演算動作に不要なレジスタへの書き込み、レジスタからの読み出しが多くなり、動作サイクル数、消費電力ともに増えていたが、ＭＡＣ，ＡＬＵとバタフライ演算とを組み合わせることで、メモリ読み出しから、演算、メモリ書き込みを行う際に、演算ブロックでの演算自由度が増し、効率よい演算ができるようになる。そのため、実行サイクル数が少なくなり、また一時データの読み、書きが減るため電力が削減される。
【０３９２】
さらに、ＭＥＭＷ０の演算とＭＥＭＷ１の演算のようにｘ[k0]，ｘ[k1]を共通に使用している場合には、従来のプロセッサではｘ[k0]＋ｘ[k1]，ｘ[k0]−ｘ[k1]の演算を同時に行うことができずに演算に必要なサイクル数が増えていたが、本第９の実施形態では、この演算を同時に行うため必要サイクル数が少なくて済む。
【０３９３】
また、本第９の実施形態によれば、上述した第１の実施形態と同様に、論理レベルの最適化ができることはもとより、構成情報の増大を防止でき、集積回路としての面積効率の低下を防止できる演算装置を実現できる利点がある。
また、演算装置を再構成可能であることから、カスケード演算だけでなく並列演算も同一のハードウェアで実現することが可能になっている。そのため、演算装置の数を増やして多くの並列化可能な処理を効率良く実行することもできる。
【０３９４】
第１０実施形態
図１２は、本発明の第１０の実施形態に係る演算システムを示す構成図である。
【０３９５】
本演算システム４０では、たとえば上述した第１の実施形態〜第９の実施形態に係る演算器の配列や、演算実行時の係数パラメータ等を、構成情報に基づいて再構成可能な演算装置が用いられる。
そして、本演算システム４０は、演算装置、メモリ、アドレス生成装置と、経路情報を格納するメモリを含み、ＣＰＵを用いた経路情報選択の他に、アドレス生成装置が発生する制御信号に基づいて、演算途中であっても特定条件で経路情報を切り替えすることができる再構成可能なシステムとして構成される。
【０３９６】
具体的には、本演算システム４０は、図１２に示すように、制御回路としてのＣＰＵ４１、複数、たとえば２つの第１の経路選択情報メモリ４２、第２の経路選択情報メモリ４３、選択装置４４、アドレス生成装置４５、データメモリ４６、および再構成可能な演算装置４７を有している。
【０３９７】
ＣＰＵ４１は、バスＢＵＳを介して、第１の経路選択情報メモリ４２、第２の経路選択情報メモリ４３、データメモリ４６にアクセスすることが可能になっている。
ＣＰＵ４１は、ｒｅｑ＿ａｃｋ信号を用いてアドレス生成装置４５の起動を行い、アドレス生成装置４５からのｒｅｑ＿ａｃｋ信号によりアドレス生成装置４５の動作の終了を認識する。
また、ＣＰＵ４１は、第１の経路選択情報メモリ４２に第１の経路選択情報ｃｏｎｆｉｇ１を書き込み、第２の経路選択情報メモリ４３に第２の経路選択情報ｃｏｎｆｉｇ２を書き込む。
また、ＣＰＵ４１は、データメモリ４６に複数のデータを書き込んでおく。さらにＣＰＵ４１は、アドレス生成装置４５に信号ａｇｃｔｒｌでアドレス生成パターンを指定し、アドレス生成装置４５の起動を行う。
さらに、ＣＰＵ４１は、制御信号ｃｔｒｌｂを選択装置４４に出力し、第１の経路選択情報メモリ４２の第１の経路選択情報ｃｏｎｆｉｇ１および第２の経路選択情報メモリ４３の第２の経路選択情報ｃｏｎｆｉｇ２のうちのいずれの経路選択情報を選択するのかを指示する。換言すれば、ＣＰＵ４１は、制御信号ｃｔｒｌｂをアドレス生成装置４５がアドレス生成を行っている途中で、動的に変更し、経路選択情報を複数の経路選択情報メモリ４２，４３から選択するのかを制御する。
【０３９８】
第１の経路選択情報メモリ４２は、ＣＰＵ４１からバスＢＵＳを介して第１の経路選択情報ｃｏｎｆｉｇ１が書き込まれ、書き込まれた第１の経路選択情報ｃｏｎｆｉｇ１を選択装置４４に出力する。
【０３９９】
第２の経路選択情報メモリ４３は、ＣＰＵ４１からバスＢＵＳを介して第２の経路選択情報ｃｏｎｆｉｇ２が書き込まれ、書き込まれた第２の経路選択情報ｃｏｎｆｉｇ２を選択装置４４に出力する。
【０４００】
選択装置４４は、アドレス生成装置４５による制御信号ｃｔｒｌａおよびＣＰＵ４１による制御信号ｃｔｒｌｂに応じて、第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、および第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２のうちのいずれかを選択して、演算装置４７に供給する。
【０４０１】
アドレス生成装置４５は、ＣＰＵ４１によるｒｅｑ＿ａｃｋ信号を受けて起動し、あらかじめＣＰＵ４１により制御信号ａｇｃｔｒｌで指定されたアドレス生成パターンで、自動的にアドレスａｄｒを生成し、データメモリ４６からの読み出し、データメモリ４６ヘの書き込みを行う。
また、アドレス生成装置４５は、生成したアドレスに応じた選択情報を含む制御信号ｃｔｒｌａを選択装置４４に出力し、第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、および第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２のうちのいずれかを選択させて、演算装置４７に供給させる。
そして、アドレス生成装置４５は、アドレスの生成が終了したときには、ｒｅｑ＿ａｃｋ信号を用いてＣＰＵ４１に動作の完了を伝える。
【０４０２】
データメモリ４６は、アドレス生成装置４５で生成されたアドレスａｄｒによりデータメモリ４６の記憶データを読み出し、この読み出しデータｒｅａｄ ｄａｔを演算装置４７に供給し、演算装置４７の演算結果である書き込みデータｗｒｉｔｅ ｄａｔを書き込み。
また、データメモリ４６は、バスＢＵＳを介してＣＰＵ４１によりアクセスされる。
【０４０３】
演算装置４７は、選択装置４４で選択された第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、または第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２に基づいて、演算器の配列や、演算実行時の係数パラメータ等を再構成して、データメモリ４６の読み出しデータｒｅａｄ ｄａｔに対し指定の演算を行い、この演算結果を書き込みデータｗｒｉｔｅ ｄａｔとしてデータメモリ４６に供給する。
【０４０４】
次に、上記構成による動作を、図１３に関連付けて説明する。
【０４０５】
まず、ＣＰＵ４１により、バスＢＵＳを介して、第１の経路選択情報メモリ４２に第１の経路選択情報ｃｏｎｆｉｇ１が書き込まれ、第２の経路選択情報メモリ４３に第２の経路選択情報ｃｏｎｆｉｇ２が書き込まれる。
【０４０６】
また、ＣＰＵ４１により、バスＢＵＳを介してデータメモリ４６に複数のデータがあらかじめ書き込まれる。
さらに、ＣＰＵ４１によりアドレス生成装置４５に対して制御信号ａｇｃｔｒが出力されて、アドレス生成パターンが指定されて、アドレス生成装置４５の起動が行われる。
【０４０７】
これにより、ＣＰＵ４１から制御がアドレス生成装置４５に移行され、アドレス生成装置４５において、アドレスの自動生成が開始され、データメモリ４６に供給される。
なお、ここでは簡単のため、アドレス生成装置４５において発生する読み出しアドレスパターンが０，１，２，３，４，５であるものとする。
そして、生成アドレスａｄｒに基づいてデータメモリ４６から読み出され、演算装置４７に供給されるデータは、ｒｅａｄ＿ｄａｔ [０] 、ｒｅａｄ＿ｄａｔ [１] 、ｒｅａｄ＿ｄａｔ [２] 、ｒｅａｄ＿ｄａｔ [３] 、ｒｅａｄ＿ｄａｔ [４] 、およびｒｅａｄ＿ｄａｔ [５] となる。
【０４０８】
また、アドレス生成装置４５からは、生成アドレスに応じて制御信号ｃｔｒｌａが選択装置４４に出力される。
選択装置４４では、アドレス生成装置４５による制御信号ｃｔｒｌａおよびＣＰＵ４１による制御信号ｃｔｒｌｂに応じて、第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、および第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２のうちのいずれかが選択されて、演算装置４７に供給される。
【０４０９】
演算装置４７においては、選択装置４４により供給される第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、または第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２に基づいて、演算器の配列や、演算実行時の係数パラメータ等が再構成される。
そして、再構成された演算装置４７において、データメモリ４６の読み出しデータｒｅａｄ＿ｄａｔ [０] 、ｒｅａｄ＿ｄａｔ [１] 、ｒｅａｄ＿ｄａｔ [２] 、ｒｅａｄ＿ｄａｔ [３] 、ｒｅａｄ＿ｄａｔ [４] 、およびｒｅａｄ＿ｄａｔ [５] に対し指定の演算が行われる。
【０４１０】
演算装置４７における演算結果は、ｗｒｉｔｅ−ｄａｔ [０] 、ｗｒｉｔｅ−ｄａｔ [１] 、ｗｒｉｔｅ−ｄａｔ [２] 、ｗｒｉｔｅ−ｄａｔ [３] 、ｗｒｉｔｅ−ｄａｔ [４] 、およびｗｒｉｔｅ−ｄａｔ [５] となる。
【０４１１】
ここで、第１の経路選択情報ｃｏｎｆｉｇ１で実行される演算をｆｕｎｃ１（）、第２の経路選択情報ｃｏｎｆｉｇ２で実行される演算をｆｕｎｃ２（）とする。
そして、図１３に示すように、アドレス生成装置４５からの制御情報ｃｔｒｌａでアドレスが、０，１，３，４のときには第１の経路選択情報ｃｏｎｆｉｇ１を、アドレスが２，５のときには第２の経路選択情報ｃｏｎｆｉｇ２を選択することができるものとする。
この場合の演算結果は、次のように表すことができる。
【０４１２】
【数１８】
ｗｒｉｔｅ−ｄａｔ [０] ＝ｆｕｎｃ１（ｒｅａｄ＿ｄａｔ [０] ）
ｗｒｉｔｅ−ｄａｔ [１] ＝ｆｕｎｃ１（ｒｅａｄ＿ｄａｔ [１] ）
ｗｒｉｔｅ−ｄａｔ [２] ＝ｆｕｎｃ２（ｒｅａｄ＿ｄａｔ [２] ）
ｗｒｉｔｅ−ｄａｔ [３] ＝ｆｕｎｃ１（ｒｅａｄ＿ｄａｔ [３] ）
ｗｒｉｔｅ−ｄａｔ [４] ＝ｆｕｎｃ１（ｒｅａｄ＿ｄａｔ [４] ）
ｗｒｉｔｅ−ｄａｔ [５] ＝ｆｕｎｃ２（ｒｅａｄ＿ｄａｔ [５] ）
【０４１３】
これらの演算結果がデータメモリ４６に書き込まれ、アドレス生成装置４５によるアドレスａｄｒの自動生成が終了される。
そして、アドレス生成装置４５からａｓｋ＿ｒｅｑ信号がＣＰＵ４１に送られ、演算の終了が伝えられる。
【０４１４】
以上説明したように、本第１０の実施形態によれば、第１の経路選択情報ｃｏｎｆｉｇ１を記憶する第１の経路選択情報メモリ４２と、第２の経路選択情報ｃｏｎｆｉｇ２を記憶する第２の経路選択情報メモリ４３と、制御信号ｃｔｒｌａおよび制御信号ｃｔｒｌｂに応じて、第１の経路選択情報メモリ４２による第１の経路選択情報ｃｏｎｆｉｇ１、および第２の経路選択情報メモリ４３による第２の経路選択情報ｃｏｎｆｉｇ２のうちのいずれかを選択する選択装置４４と、指定されたアドレス生成パターンで、自動的にアドレスａｄｒを生成し、データメモリ４６からの読み出し、データメモリ４６ヘの書き込みを行い、かつ、生成したアドレスに応じて制御信号ｃｔｒｌａを選択装置４４に出力するアドレス生成装置４５と、選択装置４４で選択された第１の経路選択情報ｃｏｎｆｉｇ１、または第２の経路選択情報ｃｏｎｆｉｇ２に基づいて、演算器の配列や、演算実行時の係数パラメータ等を再構成して、データメモリ４６の読み出しデータｒｅａｄ ｄａｔに対し指定の演算を行い、この演算結果を書き込みデータｗｒｉｔｅ ｄａｔとしてデータメモリ４６に書き戻す演算装置４７とを設けたので、以下の利点がある。
【０４１５】
すなわち、従来、ＣＰＵとアドレス生成装置と複数の構成情報メモリと再構成可能な演算装置で構成される演算システムにおいては、ＣＰＵを用いて、複数の構成メモリの選択を制御し、アドレス生成装置がアドレスを生成している期間中にＣＰＵを用いてメモリの選択を行わせるためには、ＣＰＵとアドレス生成装置間に同期機構を設ける必要があり、そのため、制御が複雑になり、余計なハードウェアが必要になる、あるいはハードウェアの構造によっては、同期自体が不可能であるという欠点を持っていた。
これに対して、本第１０の実施形態に係る演算システムによれば、アドレス生成装置自身が出力する制御信号を用いて、複数の構成メモリの選択が可能になるため、同期機構を設ける必要がなくなるという利点がある。
また、ＣＰＵに制御が一度戻ることがないため、処理を行うためのオーバーヘッドが少なくなり、システム全体の処理能力を向上させることも可能になる。
【０４１６】
第１１実施形態
図１４は、本発明の第１１の実施形態を説明するための図であって、本発明に係る演算システムに適用可能なアドレス生成装置の一例を示す構成図である。
【０４１７】
本アドレス生成装置５０は、たとえば上述した第１０の実施形態を示す図１２の演算システムに適用可能で、４個（一般的にはｎ個）のカウンタを用いてアドレスを生成する装置であって、Ｃ言語のｆｏｒループ中での配列のアクセスパターンやそのネスティング、ＦＦＴ、ビットリバース等のアドレスパターンを生成し、このアドレス生成とともに制御信号ＣＴＲＬ（図１２のｃｔｒｌａ）も出力する。
以下、アドレス生成装置５０の具体的な構成および機能について、順を追って説明する。
【０４１８】
本アドレス生成装置５０は、図１４に示すように、演算器（ＩＮＣＤＥＣ０）５１−０，演算器（ＩＮＣＤＥＣ１）５１−１，演算器（ＩＮＣＤＥＣ２）５１−２，演算器（ＩＮＣＤＥＣｘ）５１−Ｘ、セレクタ付き演算器（ＳＵＭ０）５２−０，セレクタ付き演算器（ＳＵＭ１）５２−１，セレクタ付き演算器（ＳＵＭ２）５２−２、セレクタ（ＳＥＬ０）５３−０，セレクタ（ＳＥＬ１）５３−１，セレクタ（ＳＥＬ２）５３−２，セレクタ（ＳＥＬｘ）５３−ｘ、カウンタ（Ｃｏｕｎｔｅｒ０）５４−０，カウンタ（Ｃｏｕｎｔｅｒ１）５４−１，カウンタ（Ｃｏｕｎｔｅｒ２）５４−２，カウンタ（Ｃｏｕｎｔｅｒｘ）５４−ｘ、比較器（ＥＮＤ）５５、比較器（ＥＮＤ０）５６−０，比較器（ＥＮＤ１）５６−１，比較器（ＥＮＤ２）５６−２，比較器（ＥＮＤｘ）５６−ｘ、比較器（ＩＮＣ０）５７−０，比較器（ＩＮＣ１）５７−１，比較器（ＩＮＣ２）５７−２、セレクタ付き演算器（ＡＤＲＳＵＭ）５８、ビット反転器（ＢＲＶ）５９、マスク生成器（ＡＤＲＭＳＫ）６０、および制御信号生成器（ＣＴＲＬＧＥＮ）６１を有している。
【０４１９】
そして、アドレス生成装置５０は、入力信号ＣＯＵＮＴ０ＳＴＰ，ＣＯＵＮＴ１ＳＴＰ，ＣＯＵＮＴ２ＳＴＰ，ＣＯＵＮＴ０ＩＮＩ，ＣＯＵＮＴ１ＩＮＩ，ＣＯＵＮＴ２ＩＮＩ，ＣＯＵＮＴｘＩＮＩ，ＣＯＵＮＴ０ＦＩＮ，ＣＯＵＮＴ１ＦＩＮ，ＣＯＵＮＴ２ＦＩＮ，ＣＯＵＮＴｘＦＩＮ，ＯＦＦＳＥＴ，ＭＡＳＫと、制御信号ＣＮＴ０ＩＮＩＭＤ，ＣＮＴ１ＩＮＩＭＤ，ＣＮＴ２ＩＮＩＭＤ，ＣＮＴ０ＲＥＴＭＤ，ＣＮＴ１ＲＥＴＭＤ，ＣＮＴ２ＲＥＴＭＤ，ＣＮＴ０ＥＮＤＭＤ，ＣＮＴ１ＥＮＤＭＤ，ＣＮＴ２ＥＮＤＭＤ，ＣＮＴ０ＩＮＣＭＤ，ＣＮＴ１ＩＮＣＭＤ，ＣＮＴ２ＩＮＣＭＤ，ＣＴＲＬＭＤ，ＣＯＵＮＴＳＵＭ，ＭＳＫＭＤ，ＣＯＵＮＴＥＮが供給され、制御信号ＣＴＲＬ、および生成アドレスＧＥＮＡＤＲを出力する。
【０４２０】
演算器５１−０は、制御信号ＣＮＴ０ＩＮＩＭＤの値に応じて入力信号ＣＯＵＮＴ０ＳＴＰとカウンタ５４−０のカウントデータｃｏｕｎｔｄａｔ ０を演算した結果を信号ｃｏｕｎｔｃａｌ ０としてセレクタ５３−０、およびセレクタ演算器５２−０〜５２−２に出力する。
具体的には、演算器５１−０は、制御信号ＣＮＴ０ＩＮＩＭＤの値に応じて、以下のいずれかの演算を行う。
【０４２１】
【数１９】
ｃｏｕｎｔｃａｌ ０＝ＣＯＵＮＴ０ＳＴＰ＋ｃｏｕｎｔｄａｔ ０、
ｃｏｕｎｔｃａｌ ０＝ＣＯＵＮＴ０ＳＴＰ−ｃｏｕｎｔｄａｔ ０
【０４２２】
演算器５１−１は、制御信号ＣＮＴ１ＩＮＩＭＤの値に応じて入力信号ＣＯＵＮＴ１ＳＴＰとカウンタ５４−１のカウントデータｃｏｕｎｔｄａｔ １を演算した結果を信号ｃｏｕｎｔｃａｌ １としてセレクタ５３−１、およびセレクタ演算器５２−０〜５２−２に出力する。
具体的には、演算器５１−１は、制御信号ＣＮＴ１ＩＮＩＭＤの値に応じて、以下のいずれかの演算を行う。
【０４２３】
【数２０】
ｃｏｕｎｔｃａｌ １＝ＣＯＵＮＴ１ＳＴＰ＋ｃｏｕｎｔｄａｔ １、
ｃｏｕｎｔｃａｌ １＝ＣＯＵＮＴ１ＳＴＰ−ｃｏｕｎｔｄａｔ １
【０４２４】
演算器５１−２は、制御信号ＣＮＴ２ＩＮＩＭＤの値に応じて入力信号ＣＯＵＮＴ２ＳＴＰとカウンタ５４−２のカウントデータｃｏｕｎｔｄａｔ ２を演算した結果を信号ｃｏｕｎｔｃａｌ ２としてセレクタ５３−２、およびセレクタ演算器５２−０〜５２−２に出力する。
具体的には、演算器５１−２は、制御信号ＣＮＴ２ＩＮＩＭＤの値に応じて、以下のいずれかの演算を行う。
【０４２５】
【数２１】
ｃｏｕｎｔｃａｌ ２＝ＣＯＵＮＴ２ＳＴＰ＋ｃｏｕｎｔｄａｔ ２、
ｃｏｕｎｔｃａｌ ２＝ＣＯＵＮＴ２ＳＴＰ−ｃｏｕｎｔｄａｔ ２
【０４２６】
演算器５１−ｘは、入力信号ＣＯＵＮＴｘＦＩＮとカウンタ５４−ｘのカウントデータｃｏｕｎｔｄａｔ ｘを演算した結果を信号ｃｏｕｎｔｃａｌ ｘとしてセレクタ５３−ｘに出力する。
【０４２７】
セレクタ付き演算器５２−０は、制御信号ＣＮＴ０ＲＥＴＭＤの値に応じて入力信号ＣＯＵＮＴ０ＩＮＩ、演算器５１−０の出力信号ｃｏｕｎｔｃａｌ ０、演算器５１−１の出力信号ｃｏｕｎｔｃａｌ １、および演算器５１−２の出力信号ｃｏｕｎｔｃａｌ ２を演算した結果を信号ｃｏｕｎｔｒｅｔ ０としてセレクタ５３−０に出力する。
具体的には、演算器５２−０は、制御信号ＣＮＴ０ＲＥＴＭＤの値に応じて、以下のいずれかの演算を行う。
【０４２８】
【数２２】
ｃｏｕｎｔｒｅｔ ０＝ＣＯＵＮＴ０ＩＮＩ、
ｃｏｕｎｔｒｅｔ ０＝ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ０＝ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ ０＝ｃｏｕｎｔｃａｌ ２、
ｃｏｕｎｔｒｅｔ ０＝ＣＯＵＮＴ０ＩＮＩ＋ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ０＝ＣＯＵＮＴ０ＩＮＩ＋ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ ０＝ＣＯＵＮＴ０ＩＮＩ＋ｃｏｕｎｔｃａｌ ２
【０４２９】
セレクタ付き演算器５２−１は、制御信号ＣＮＴ１ＲＥＴＭＤの値に応じて入力信号ＣＯＵＮＴ１ＩＮＩ、演算器５１−０の出力信号ｃｏｕｎｔｃａｌ ０、演算器５１−１の出力信号ｃｏｕｎｔｃａｌ １、および演算器５１−２の出力信号ｃｏｕｎｔｃａｌ ２を演算した結果を信号ｃｏｕｎｔｒｅｔ １としてセレクタ５３−１に出力する。
具体的には、演算器５２−１は、制御信号ＣＮＴ１ＲＥＴＭＤの値に応じて、以下のいずれかの演算を行う。
【０４３０】
【数２３】
ｃｏｕｎｔｒｅｔ １＝ＣＯＵＮＴ１ＩＮＩ、
ｃｏｕｎｔｒｅｔ １＝ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ １＝ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ １＝ｃｏｕｎｔｃａｌ ２、
ｃｏｕｎｔｒｅｔ １＝ＣＯＵＮＴ１ＩＮＩ＋ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ １＝ＣＯＵＮＴ１ＩＮＩ＋ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ １＝ＣＯＵＮＴ１ＩＮＩ＋ｃｏｕｎｔｃａｌ ２
【０４３１】
セレクタ付き演算器５２−２は、制御信号ＣＮＴ２ＲＥＴＭＤの値に応じて入力信号ＣＯＵＮＴ２ＩＮＩ、演算器５１−０の出力信号ｃｏｕｎｔｃａｌ ０、演算器５１−１の出力信号ｃｏｕｎｔｃａｌ １、および演算器５１−２の出力信号ｃｏｕｎｔｃａｌ ２を演算した結果を信号ｃｏｕｎｔｒｅｔ ２としてセレクタ５３−２に出力する。
具体的には、演算器５２−２は、制御信号ＣＮＴ２ＲＥＴＭＤの値に応じて、以下のいずれかの演算を行う。
【０４３２】
【数２４】
ｃｏｕｎｔｒｅｔ ２＝ＣＯＵＮＴ２ＩＮＩ、
ｃｏｕｎｔｒｅｔ ２＝ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ２＝ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ ２＝ｃｏｕｎｔｃａｌ ２、
ｃｏｕｎｔｒｅｔ ２＝ＣＯＵＮＴ２ＩＮＩ＋ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ２＝ＣＯＵＮＴ２ＩＮＩ＋ｃｏｕｎｔｃａｌ １、
ｃｏｕｎｔｒｅｔ ２＝ＣＯＵＮＴ２ＩＮＩ＋ｃｏｕｎｔｃａｌ ２
【０４３３】
セレクタ５３−０は、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０、および比較器５７−０の出力信号ｃｏｕｎｔｉｎｃ ０の値に応じて、演算器５１−０の出力信号ｃｏｕｎｔｃａｌ ０、入力信号ＣＯＵＮＴ０ＩＮＩ、演算器５２−０の出力信号ｃｏｕｎｔｒｅｔ ０の値を選択して、カウンタ５４−０に出力する。
【０４３４】
セレクタ５３−１は、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １、および比較器５７−１の出力信号ｃｏｕｎｔｉｎｃ １の値に応じて、演算器５１−１の出力信号ｃｏｕｎｔｃａｌ １、入力信号ＣＯＵＮＴ１ＩＮＩ、演算器５２−１の出力信号ｃｏｕｎｔｒｅｔ １の値を選択して、カウンタ５４−１に出力する。
【０４３５】
セレクタ５３−２は、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２、および比較器５７−２の出力信号ｃｏｕｎｔｉｎｃ ２の値に応じて、演算器５１−２の出力信号ｃｏｕｎｔｃａｌ ２、入力信号ＣＯＵＮＴ２ＩＮＩ、演算器５２−２の出力信号ｃｏｕｎｔｒｅｔ ２の値を選択して、カウンタ５４−２に出力する。
【０４３６】
セレクタ５３−ｘは、比較器５６−ｘの出力信号ｃｏｕｎｔｅｎｄ ｘの値に応じて、演算器５１−ｘの出力信号ｃｏｕｎｔｃａｌ ｘ、入力信号ＣＯＵＮＴｘＩＮＩの値を選択して、カウンタ５４−ｘに出力する。
【０４３７】
カウンタ５４−０は、セレクタ５３−０の出力信号をカウントデータｃｏｕｎｔｄａｔ ０として格納し、格納データを演算器５１−０、比較器５５、およびセレクタ付き演算器５８に出力する。
【０４３８】
カウンタ５４−１は、セレクタ５３−１の出力信号をカウントデータｃｏｕｎｔｄａｔ １として格納し、格納データを演算器５１−１、比較器５５、およびセレクタ付き演算器５８に出力する。
【０４３９】
カウンタ５４−２は、セレクタ５３−２の出力信号をカウントデータｃｏｕｎｔｄａｔ ２として格納し、格納データを演算器５１−２、比較器５５、およびセレクタ付き演算器５８に出力する。
【０４４０】
カウンタ５４−ｘは、セレクタ５３−ｘの出力信号をカウントデータｃｏｕｎｔｄａｔ ｘとして格納し、格納データを演算器５１−ｘ、比較器５５、およびセレクタ付き演算器５８に出力する。
【０４４１】
比較器５５は、カウンタ５４−０によるカウンタデータｃｏｕｎｔｄａｔ ０、カウンタ５４−１によるカウンタデータｃｏｕｎｔｄａｔ １、カウンタ５４−２によるカウンタデータｃｏｕｎｔｄａｔ ２、カウンタ５４−ｘによるカウンタデータｃｏｕｎｔｄａｔ ｘ、および入力信号ＣＯＵＮＴ０ＩＮＩ，ＣＯＵＮＴ１ＩＮＩ、ＣＯＵＮＴ２ＩＮＩ、ＣＯＵＮＴ０ＦＩＮ、ＣＯＵＮＴ１ＦＩＮ、ＣＯＵＮＴ２ＦＩＮの値を演算し、結果ｅｎｄｓｉｇ０を比較器５６−０に出力し、結果ｅｎｄｓｉｇ１を比較器５６−１に出力し、結果ｅｎｄｓｉｇ２を比較器５６−２に出力し、結果ｅｎｄｓｉｇｘを比較器５６−ｘに出力する。
【０４４２】
具体的には、比較器５５は、ｊ＝０，１，２，ｘについて、カウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０と入力信号ＣＯＵＮＴ０ＩＮＩが等しいときにｅｎｄｓｉｇｊ＝ｅｑ０、カウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １と入力信号ＣＯＵＮＴ１ＩＮＩが等しいときにｅｎｄｓｉｇｊ＝ｅｑ１、カウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２と入力信号ＣＯＵＮＴ２ＩＮＩが等しいときにｅｎｄｓｉｇｊ＝ｅｑ２を設定する。同様に、比較器５５は、カウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０と入力信号ＣＯＵＮＴ０ＦＩＮが等しいときにｅｎｄｓｉｇｊ＝ｅｑ３、カウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １と入力信号ＣＯＵＮＴ１ＦＩＮが等しいときにｅｎｄｓｉｇｊ＝ｅｑ４、カウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２と入力信号ＣＯＵＮＴ２ＦＩＮが等しいときにｅｎｄｓｉｇｊ＝ｅｑ５を設定する。
また、比較器５５は、カウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０とカウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １が等しいときｅｎｄｓｉｇｊ＝ｅｑ６、カウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １とカウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２が等しいときｅｎｄｓｉｇｊ＝ｅｑ７、カウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２とカウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０が等しいときｅｎｄｓｉｇｊ＝ｅｑ８を設定する。
【０４４３】
比較器５６−０は、制御信号ＣＮＴ０ＥＮＤＭＤの値に応じて、比較器５５の出力信号ｅｎｄｓｉｇ０の値から、信号ｃｏｕｎｔｅｎｄ ０を生成し、セレクタ５３−０、比較器５７−１，５７−２、および制御信号生成器６１に出力する。
具体的には、比較器５６−０は、制御信号ＣＮＴ０ＥＮＤＭＤの値と比較器５５の出力信号ｅｎｄｓｉｇ０の値が、一致していれば信号ｃｏｕｎｔｅｎｄ ０に真を設定し、一致していなければ信号ｃｏｕｎｔｅｎｄ ０に偽を設定する。
【０４４４】
比較器５６−１は、制御信号ＣＮＴ１ＥＮＤＭＤの値に応じて、比較器５５の出力信号ｅｎｄｓｉｇ１の値から、信号ｃｏｕｎｔｅｎｄ １を生成し、セレクタ５３−１、比較器５７−０，５７−２、および制御信号生成器６１に出力する。
具体的には、比較器５６−１は、制御信号ＣＮＴ１ＥＮＤＭＤの値と比較器５５の出力信号ｅｎｄｓｉｇ１の値が、一致していれば信号ｃｏｕｎｔｅｎｄ １に真を設定し、一致していなければ信号ｃｏｕｎｔｅｎｄ １に偽を設定する。
【０４４５】
比較器５６−２は、制御信号ＣＮＴ２ＥＮＤＭＤの値に応じて、比較器５５の出力信号ｅｎｄｓｉｇ２の値から、信号ｃｏｕｎｔｅｎｄ ２を生成し、セレクタ５３−２、比較器５７−０，５７−１、および制御信号生成器６１に出力する。
具体的には、比較器５６−２は、制御信号ＣＮＴ２ＥＮＤＭＤの値と比較器５５の出力信号ｅｎｄｓｉｇ２の値が、一致していれば信号ｃｏｕｎｔｅｎｄ ２に真を設定し、一致していなければ信号ｃｏｕｎｔｅｎｄ ２に偽を設定する。
【０４４６】
比較器５６−ｘは、比較器５５の出力信号ｅｎｄｓｉｇｘの値から、信号ｃｏｕｎｔｅｎｄ ｘを生成し、セレクタ５３−ｘに出力する。
【０４４７】
比較器５７−０は、制御信号ＣＮＴ０ＩＮＣＭＤの値に応じて、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １、および比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２の値から信号ｃｏｕｎｔｉｎｃ ０を生成し、セレクタ５３−０に出力する。
具体的には、比較器５７−０は、制御信号ＣＮＴ０ＩＮＣＭＤの値に応じて、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １が真のときに信号ｃｏｕｎｔｉｎｃ ０に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ０に偽を設定する。
または、比較器５７−０は、制御信号ＣＮＴ０ＩＮＣＭＤの値に応じて、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真のときに信号ｃｏｕｎｔｉｎｃ ０に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ０に偽を設定する。
または、比較器５７−０は、制御信号ＣＮＴ０ＩＮＣＭＤの値に応じて、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １、かつ比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真のときに信号ｃｏｕｎｔｉｎｃ ０に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ０に偽を設定する。
【０４４８】
比較器５７−１は、制御信号ＣＮＴ１ＩＮＣＭＤの値に応じて、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２、および比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０の値から信号ｃｏｕｎｔｉｎｃ １を生成し、セレクタ５３−１に出力する。
具体的には、比較器５７−１は、制御信号ＣＮＴ１ＩＮＣＭＤの値に応じて、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真のときに信号ｃｏｕｎｔｉｎｃ １に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ １に偽を設定する。
または、比較器５７−１は、制御信号ＣＮＴ０ＩＮＣＭＤの値に応じて、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０が真のときに信号ｃｏｕｎｔｉｎｃ １に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ １に偽を設定する。
または、比較器５７−１は、制御信号ＣＮＴ１ＩＮＣＭＤの値に応じて、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２、かつ比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０が真のときに信号ｃｏｕｎｔｉｎｃ １に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ １に偽を設定する。
【０４４９】
比較器５７−２は、制御信号ＣＮＴ２ＩＮＣＭＤの値に応じて、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０、および比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １の値から信号ｃｏｕｎｔｉｎｃ ２を生成し、セレクタ５３−２に出力する。
具体的には、比較器５７−２は、制御信号ＣＮＴ２ＩＮＣＭＤの値に応じて、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０が真のときに信号ｃｏｕｎｔｉｎｃ ２に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ２に偽を設定する。
または、比較器５７−２は、制御信号ＣＮＴ２ＩＮＣＭＤの値に応じて、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １が真のときに信号ｃｏｕｎｔｉｎｃ ２に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ２に偽を設定する。
または、比較器５７−２は、制御信号ＣＮＴ２ＩＮＣＭＤの値に応じて、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０、かつ比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １が真のときに信号ｃｏｕｎｔｉｎｃ ２に真を設定し、偽のときに信号ｃｏｕｎｔｉｎｃ ２に偽を設定する。
【０４５０】
セレクタ付き演算器５８は、制御信号ＣＯＵＮＴＳＵＭの値に応じて、カウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０、カウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １、カウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２、カウンタ５４−３によるカウントデータｃｏｕｎｔｄａｔ ｘ、および入力信号ＯＦＦＳＥＴに基づいて信号ｓｕｍａｄｒを生成し、ビット反転器５９、およびマスク生成器６０に出力する。
具体的には、演算器５８は、制御信号ＣＯＵＮＴＳＵＭの値に応じて、以下のいずれかの演算を行う。
【０４５１】
【数２５】

【０４５２】
ビット反転器５９は、制御信号ＭＳＫＭＤの値に応じて、セレクタ付セレクタ付演算器５８の生成信号ｓｕｍａｄｒから信号ｂｒｖａｄｒを生成し、マスク生成器６０に出力する。
具体的には、ビット反転器５９は、制御信号ＭＳＫＭＤの値に応じて、ｍを決定し、信号ｂｒｖａｄｒにセレクタ付演算器５８の生成信号ｓｕｍａｄｒのＬＳＢからｍ−１ビットまでのビット反転を設定する。
【０４５３】
マスク生成器６０は、制御信号ＭＳＤＭＤの値に応じて、ビット反転器５９の生成信号ｂｒｖａｄｒ、セレクタ付演算器５８の生成信号ｓｕｍａｄｒ、および入力信号ＭＡＳＫに基づいてアドレス信号ＧＥＮＡＤＲを生成する。
具体的には、マスク生成器６０は、制御信号ＭＳＫＭＤの値に応じて、ビット反転器５９の生成信号ｂｒｖａｄｒとセレクタ付演算器５８の生成信号ｓｕｍａｄｒの値を選択し、その結果と入力信号ＭＡＳＫの値を各ビット単位でＡＮＤ（論理積）、ＯＲ（論理和）、ＸＯＲ（排他的論理和）のいずれかの操作を行い、信号ＧＥＮＡＤＲを生成する。
この生成されたアドレス信号ＧＥＮＡＤＲが、たとえば図１２の演算システムのデータメモリ４６に供給される。
【０４５４】
制御信号生成器６１は、制御信号ＣＴＲＬＭＤの値に応じて、比較器５６−０の出力信号ｃｏｕｎｔｅｎｄ ０、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １、および比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２に基づいて制御信号ＣＴＲＬを生成し、アドレスが生成されている期間はアドレス有効信号ＶＡＬＩＤを有効にする。
また、制御信号ＣＯＵＮＴＥＮの値に応じて、内部に持つカウンタ５４−０、５４−１、５４−２、および５４−ｘのカウントアップの許可／不許可の制御を行う。
【０４５５】
具体的には、制御信号生成器６１は、制御信号ＣＴＲＬＭＤの値に応じて、
・信号ｃｏｕｎｔｅｎｄ ０が真のとき、
・信号ｃｏｕｎｔｅｎｄ １が真のとき、
・信号ｃｏｕｎｔｅｎｄ ２が真のとき、
・信号ｃｏｕｎｔｅｎｄ ０が真かつ信号ｃｏｕｎｔｅｎｄ １が真のとき、
・信号ｃｏｕｎｔｅｎｄ ０が真かつ信号ｃｏｕｎｔｅｎｄ ２が真のとき、
・信号ｃｏｕｎｔｅｎｄ １が真かつ信号ｃｏｕｎｔｅｎｄ ２が真のとき
のいずれかの場合に制御信号ＣＴＲＬを有効にし、それ以外のときはＣＴＲＬを無効にする。
【０４５６】
次に、上記構成によるアドレス生成の具体的な動作を、図１４の３重ループの場合を例に、図１５に関連付けて説明する。
【０４５７】
まず、入力信号として与えられる各カウンタのステップ値、初期値、終了値がそれぞれ以下のように設定される。
【０４５８】
ステップ値信号ＣＯＵＮＴ０ＳＴＰが「３」に設定されて演算器５１−０に供給され、初期値信号ＣＯＵＮＴ０ＩＮＩが「０」に設定されて演算器５２−０、およびセレクタ５３−０に供給され、終了値信号ＣＯＵＮＴ０ＦＩＮが「３」に設定されて比較器５５に供給される。
同様に、ステップ値信号ＣＯＵＮＴ１ＳＴＰが「５」に設定されて演算器５１−１に供給され、初期値信号ＣＯＵＮＴ１ＩＮＩが「０」に設定されて演算器５２−１、およびセレクタ５３−１に供給され、終了値信号ＣＯＵＮＴ１ＦＩＮが「１０」に設定されて比較器５５に供給される。
ステップ値信号ＣＯＵＮＴ２ＳＴＰが「１」に設定されて演算器５１−２に供給され、初期値信号ＣＯＵＮＴ２ＩＮＩが「０」に設定されて演算器５２−２、およびセレクタ５３−２に供給され、終了値信号ＣＯＵＮＴ２ＦＩＮが「１」に設定されて比較器５５に供給される。
また、初期値信号ＣＯＵＮＴｘＩＮＩが「０」に設定されてセレクタ５３−ｘに供給され、終了値信号ＣＯＵＮＴｘＦＩＮが「０」に設定されて演算器５１−ｘに供給される。
【０４５９】
また、制御信号ＣＮＴ０ＩＮＩＭＤは加算の実行を選択するように、演算器５１−０に供給される。
同様に、制御信号ＣＮＴ１ＩＮＩＭＤは加算の実行を選択するように、演算器５１−１に供給され、制御信号ＣＮＴ２ＩＮＩＭＤは加算の実行を選択するように、演算器５１−２に供給される。
【０４６０】
さらに、制御信号ＣＮＴ０ＲＥＴＭＤがＣＯＵＮＴ０ＩＮＩを選択するように設定されて、演算器５２−０に供給される。
同様に、制御信号ＣＮＴ１ＲＥＴＭＤがＣＯＵＮＴ１ＩＮＩを選択するように設定されて演算器５２−１に供給され、制御信号ＣＮＴ２ＲＥＴＭＤがＣＯＵＮＴ２ＩＮＩを選択するように設定されて演算器５２−２に供給される。
【０４６１】
また、制御信号ＣＮＴ０ＥＮＤＭＤが、カウンタ５４−０のカウントデータｃｏｕｎｔｄａｔ ０と終了値信号ＣＯＵＮＴ０ＦＩＮが一致したときの比較器５５の出力信号ｅｄｎｓｉｇ０を入力したときに、信号ｃｏｕｎｔｅｎｄ ０に真を設定するように、比較器５６−０に供給される。
同様に、制御信号ＣＮＴ１ＥＮＤＭＤが、カウンタ５４−１のカウントデータｃｏｕｎｔｄａｔ １と終了値信号ＣＯＵＮＴ１ＦＩＮが一致したときの比較器５５の出力信号ｅｄｎｓｉｇ１を入力したときに、信号ｃｏｕｎｔｅｎｄ １に真を設定するように、比較器５６−１に供給される。
そして、制御信号ＣＮＴ２ＥＮＤＭＤが、カウンタ５４−２のカウントデータｃｏｕｎｔｄａｔ ２と終了値信号ＣＯＵＮＴ２ＦＩＮが一致したときの比較器５５の出力信号ｅｄｎｓｉｇ２を入力したときに、信号ｃｏｕｎｔｅｎｄ ２に真を設定するように、比較器５６−２に供給される。
【０４６２】
また、制御信号ＣＮＴ０ＩＮＣＭＤが、比較器５７−２の出力信号ｃｏｕｎｔｅｎｄ ２が真で、かつ比較器５７−１の出力信号ｃｏｕｎｔｅｎｄ １が真であるときに、信号ｃｏｕｎｔｉｎｃ ０に真を設定するように、比較器５７−０に供給される。
また、制御信号ＣＮＴ１ＩＮＣＭＤが、比較器５７−２の出力信号ｃｏｕｎｔｅｎｄ ２が真であるときに、信号ｃｏｕｎｔｉｎｃ １に真を設定するように、比較器５７−１に供給される。
また、制御信号ＣＮＴ２ＩＮＣＭＤが、常に信号ｃｏｕｎｔｉｎｃ ２に真を設定するように、比較器５７−２に供給される。
【０４６３】
さらに、制御信号ＣＯＵＮＴＳＵＭが、カウンタ５４−０によるカウントデータｃｏｕｎｔｄａｔ ０の値、カウンタ５４−１によるカウントデータｃｏｕｎｔｄａｔ １の値、およびカウンタ５４−２によるカウントデータｃｏｕｎｔｄａｔ ２の値の合計を出力するモードに設定されるように、セレクタ付演算器５８に供給される。
【０４６４】
また、セレクタ付演算器５８に供給される入力信号ＯＦＦＳＥＴ、およびマスク生成器６０に供給される入力信号ＭＡＳＫが「０」に設定される。
さらに、制御信号ＭＳＫＭＤが、ビットリバースなし、マスクをしないモードに設定するように、ビット反転器５９、およびマスク生成器６０に供給される。
【０４６５】
このような状態において、アドレス生成装置５０が、図示しない制御回路からアドレス生成起動信号を受けて、カウンタ５４−０〜５４−ｘが所定のタイミングでカウント動作を開始される。
この場合、カウンタ５４−２では、図１５（ｊ）に示すように、比較器５７−２の出力信号ｃｏｕｎｔｉｎｃ ２が常に真（図１５ではハイレベル）、すなわち、常にカウントアップを示しているのでカウントアップはじめ、初期値０にステップ値信号ＣＯＵＮＴ２ＳＴＰの値「１」が加えられ、カウントデータｃｏｕｎｔｄａｔ ２は、図１５（ｃ）に示すように、０から１となる。
【０４６６】
カウンタ５４−２のカウントデータｃｏｕｎｔｄａｔ ２が「１」になり、比較器５５に供給される。このカウントデータｃｏｕｎｔｄａｔ ２の値「１」は、終了値信号ＣＯＵＮＴ２ＦＩＮと等しくなるので、その旨を示す信号ｅｎｄｓｉｇ２が比較器５６−２に供給され、図１５（ｇ）に示すように、比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真に設定されて比較器５７−１，５７−０、および制御信号生成器６１に供給される。
【０４６７】
比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真で供給された比較器５７−１では、図１５（ｉ）に示すように、その出力信号ｃｏｕｎｔｉｎｃ １が真に設定される。
これにより、カウンタ５４−１においてカウントアップが行われ、カウントデータｃｏｕｎｔｄａｔ １は、図１５（ｂ）に示すように「５」になる。
このとき、カウンタ５４−２は、制御信号ＣＮＴ１ＲＥＴＭＤに従って、セレクタ５３−２を介して初期値０に戻される。
このとき、カウンタ５４−０では、図１５（ｈ）に示すように、比較器５７−０の出力信号ｃｏｕｎｔｉｎｃ ０が偽（図１５ではローレベル）であることから、カウントアップ動作が開始されない。
【０４６８】
カウンタ５４−２のカウントデータｃｏｕｎｔｄａｔ ２が、図１５（ｃ）に示すように、再び「１」になると、カウンタ５４−１がカウントアップされることを繰り返される。
図１５（ｂ）に示すように、カウンタ５４−１のカウントデータｃｏｕｎｔｄａｔ １が「１０」になった時点で、終了値信号ＣＯＵＮＴ１ＦＩＮと等しくなるので、その旨を示す信号ｅｎｄｓｉｇ１が比較器５６−１に供給され、図１５（ｆ）に示すように、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １が真に設定されて比較器５７−０，５７−２、および制御信号生成器６１に供給される。
【０４６９】
比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １が真で供給された比較器５７−０では、図１５（ｈ）に示すように、その出力信号ｃｏｕｎｔｉｎｃ ０が真に設定される。
これにより、カウンタ５４−０においてカウントアップが行われ、カウントデータｃｏｕｎｔｄａｔ ０は、図１５（ａ）にしめすように「０」から「３」に更新される。
【０４７０】
生成されるアドレスは、制御信号ＣＯＵＮＴＳＵＭを受けたセレクタ付演算器５８では、カウンタ５４−０のカウントデータｃｏｕｎｔｄａｔ ０、カウンタ５４−１のカウントデータｃｏｕｎｔｄａｔ １、およびカウンタ５４−２のカウントデータｃｏｕｎｔｄａｔ ２の合計値を出力するモードになっているので、マスク生成器６０から、図１５（ｄ）に示すように、アドレス信号ＧＥＮＡＤＲとしてカウンタの合計値が出力される。
【０４７１】
さらに、制御信号ＣＴＲＬＭＤが、比較器５６−１の出力信号ｃｏｕｎｔｅｎｄ １、かつ比較器５６−２の出力信号ｃｏｕｎｔｅｎｄ ２が真のときに制御信号ＣＴＲＬを出力するように、制御信号生成器６１に供給されると、図１５（ｌ）に示すように、両信号が真となるそのタイミングでＣＴＲＬが真になる。
【０４７２】
以上説明したように、本第１１の実施形態によれば、従来のＤＳＰなどではアドレス生成不可能だった複雑なループのネスト、ＦＦＴアクセスパターン、ビットリバース等を行おうとする場合に、アドレスを自動生成することができる。このためＡＬＵを用いてアドレス計算を行う必要がなくなり、処理に必要なサイクル数が減り効率が良くなる利点がある。
【０４７３】
なお、以上の説明では、図１４に関連付けて、３重ループの場合を例を説明したが、本発明は、これに限定されるものではなく、カウンタ数の異なる種々の態様が可能であることはいうまでもない。
【０４７４】
以下に、カウンタ数が上述した例の拡張である一般的な実現例について説明する。
【０４７５】
このアドレス生成装置は、カウンタCounter ｉ，Counter ｘ、演算器ＩＮＣＤＥＣｉ，ＩＮＣＤＥＣｘ、セレクタ付き演算器ＳＵＭｉ，ＡＤＲＳＵＭ、セレクタＳＥＬｉ，ＳＥＬｘ、比較器ＥＮＤ，ＥＮＤｉ，ＥＮＤｘ，ＩＮＣｉ、ビット反転器ＢＲＶ、およびマスク生成器ＡＤＲＭＳＫにより構成される（ただし０≦ｉ≦ｎ−１）。
【０４７６】
また、このアドレス生成装置は、入力信号ＣＯＵＮＴｉＳＴＰ，ＣＯＵＮＴｉＩＮＩ，ＣＯＵＮＴｉＦＩＮ，ＣＯＵＮＴｘＦＩＮ，ＯＦＦＳＥＴ，ＭＡＳＫと、制御信号ＣＮＴｉｌＮＩＭＤ，ＣＮＴｉＲＥＴＭＤ，ＣＮＴｉＥＮＤＭＤ，ＣＮＴｉＩＮＣＭＤ，ＣＴＲＬＭＤ，ＣＯＵＮＴＳＵＭ，ＭＳＫＭＤ，ＣＯＵＮＴＥＮが供給され、制御信号ＣＴＲＬ、および生成アドレスＧＥＮＡＤＲを出力する。
【０４７７】
ここで、ｉ＝０〜ｎ−１のすべてのｉについて、カウンタCounter ｉはカウントデータｃｏｕｎｔｄａｔ ｉを格納し、カウンタCounter ｘはカウントデータｃｏｕｎｔｄａｔ ｘを格納する。
【０４７８】
ｉ＝０〜ｎ−１のすべてのｉについて、演算器ＩＮＣＤＥＣｉは制御信号ＣＮＴｉＩＮＩＭＤの値に応じてステップ値信号ＣＯＵＮＴｉＳＴＰとカウンタCounter ｉのカウントデータｃｏｕｎｔｄａｔ ｉを演算した結果を信号ｃｏｕｎｔｃａｌ ｉとして出力、演算器ＩＮＣＤＥＣｘは終了値信号ＣＯＵＮＴｘＦＩＮとカウンタCounter ｘのカウントデータｃｏｕｎｔｄａｔ ｘを演算した結果を信号ｃｏｕｎｔｃａｌ ｘを出力する。
【０４７９】
ｉ＝０〜ｎ−１のすべてのｉについて、セレクタ付き演算器ＳＵＭｉは制御信号ＣＮＴｉＲＥＴＭＤの値に応じて初期値信号ＣＯＵＮＴｉＩＮＩ、演算器ＩＮＣＤＥＣｉの出力信号ｃｏｕｎｔｃａｌ ０，ｃｏｕｎｔｃａｌ １，…，ｃｏｕｎｔｃａｌ ｎ−１を演算した結果を、セレクタＳＥＬｉを介してカウンタCounter ｉに出力する。
【０４８０】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＥＮＤはカウンタCounter i のカウントデータｃｏｕｎｔｄａｔ ０，ｃｏｕｎｔｄａｔ １，…，ｃｏｕｎｔｃａｌ ｎ−１、カウンタCounter x のカウントデータｃｏｕｎｔｄａｔ ｘ、初期値信号ＣＯＵＮＴ０ＩＮＩ，ＣＯＵＮＴ１ＩＮＩ，…，ＣＯＵＮＴｎ−１ＩＮＩ、終了値信号ＣＯＵＮＴ０ＦＩＮ，ＣＯＵＮＴ１ＦＩＮ，…，ＣＯＵＮＴｎ−１ＦＩＮの値を演算した結果を信号ｅｎｄｓｉｇｉとして出力し、また、カウンタCounter i のカウントデータｃｏｕｎｔｄａｔ ０，ｃｏｕｎｔｄａｔ １，…，ｃｏｕｎｔｃａｌ ｎ−１、カウンタCounter x のカウントデータｃｏｕｎｔｄａｔ ｘ、初期値信号ＣＯＵＮＴ０ＩＮＩ，ＣＯＵＮＴ１ＩＮＩ，…，ＣＯＵＮＴｎ−１ＩＮＩ、終了値信号ＣＯＵＮＴ０ＦＩＮ，ＣＯＵＮＴ１ＦＩＮ，…，ＣＯＵＮＴｎ−１ＦＩＮの値を演算した結果を信号ｅｎｄｓｉｇｘとして出力する。
【０４８１】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＥＮＤｉは制御信号ＣＮＴｉＥＮＤＭＤの値に応じて、比較器ＥＮＤの出力信号ｅｎｄｓｉｇｉの値から信号ｃｏｕｎｔｅｎｄ ｉを生成し、比較器ＥＮＤｘは比較器ＥＮＤの出力信号ｅｎｄｓｉｇｘの値から信号ｃｏｕｎｔｅｎｄ ｘを生成する。
【０４８２】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＩＮＣｉは制御信号ＣＮＴｉＩＮＣＭＤの値に応じて、ｊ＝０〜ｎ−１のすべてのｊ（ただしｊ！＝ｉ）について比較器ＥＮＤｉの出力信号ｃｏｕｎｔｅｎｄ ｊ値から信号ｃｏｕｎｔｉｎｃ ０を生成する。
【０４８３】
ｉ＝０〜ｎ−１のすべてのｉについて、セレクタＳＥＬｉは比較器ＩＮＣｉの出力信号ｃｏｕｎｔｉｎｃ ｉ、比較器ＥＮＤｉの出力信号ｃｏｕｎｔｅｎｄ ｉの値に応じて、演算器ＩＮＣＤＥＣｉの出力信号ｃｏｕｎｔｃｌａ ｉ、初期値信号ＣＯＵＮＴｉＩＮＩ、演算器ＳＵＭｉの出力信号ｃｏｕｎｔｒｅｔ ｉの値を選択して、カウンタCounter i のカウントデータｃｏｕｎｔｄａｔ ｉを設定し、セレクタＳＥＬｘは比較器ＥＮＤｘの出力信号ｃｏｕｎｔｅｎｄ ｘの値に応じて、演算器ＩＮＣＤＥＣｘの出力信号ｃｏｕｎｔｃａｌ ｘ、初期値信号ＣＯＵＮＴｘＩＮＩの値を選択して、カウンタCounter x のカウントデータｃｏｕｎｔｄａｔ ｘを設定する。
【０４８４】
セレクタ付演算器ＡＤＲＳＵＭは、制御信号ＣＯＵＮＴＳＵＭの値に応じて、カウンタCounter i のカウントデータｃｏｕｎｔｄａｔ ０，ｃｏｕｎｔｄａｔ １，…，ｃｏｕｎｔｃａｌ ｎ−１、カウンタCounter x のカウントデータｃｏｕｎｔｄａｔ ｘ、入力信号ＯＦＦＳＥＴから信号ｓｕｍａｄｒを生成する。
【０４８５】
ビット反転器ＢＲＶは、制御信号ＭＳＫＭＤの値に応じてセレクタ付演算器ＡＤＲＳＵＭの出力信号ｓｕｍａｄｒから信号ｂｒｖａｄｒを生成する。
【０４８６】
マスク生成器ＡＤＲＭＳＫは、制御信号ＭＳＤＭＤの値に応じビット反転器ｂｒｖａｄｒとセレクタ付演算器ＡＤＲＳＵＭの出力信号ｓｕｍａｄｒと入力信号ＭＡＳＫからアドレス信号ＧＥＮＡＤＲを生成する。
【０４８７】
制御信号生成器ＣＴＲＬＧＥＮは、制御信号ＣＴＲＬＭＤの値に応じてカウンタCounter i のカウントデータｃｏｕｎｔｄａｔ ０，ｃｏｕｎｔｄａｔ １，…，ｃｏｕｎｔｃａｌ ｎ−１から制御信号ＣＴＲＬを生成する。
制御信号生成器ＣＴＲＬＧＥＮは、アドレスが生成されている期間はアドレス有効信号ＶＡＬＩＤを有効にする。
【０４８８】
そして、上述した構成を有するアドレス生成装置において、ｉ＝０〜ｎ−１のすべてのｉについて、以下の処理が行われる。
【０４８９】
ｉ＝０〜ｎ−１のすべてのｉについて、演算器ＩＮＣＤＥＣｉは、制御信号ＣＮＴｉＩＮＩＭＤの値に応じて、次のいずれかの演算を行う。
【０４９０】
【数２６】
ｃｏｕｎｔｃａｌ ｉ＝ＣＯＵＮＴｉＳＴＰ＋ｃｏｕｎｔｄａｔ ｉ、
ｃｏｕｎｔｃａｌ ｉ＝ＣＯＵＮＴｉＳＴＰ−＋ｃｏｕｎｔｄａｔ ｉ
【０４９１】
ｉ＝０〜ｎ−１のすべてのｉについて、セレクタ付演算器ＳＵＭｉは、制御信号ＣＮＴｉＲＥＴＭＤの値に応じて、次のいずれかの演算を行う。
【０４９２】
【数２７】
ｃｏｕｎｔｒｅｔ ｉ＝ＣＯＵＮＴｉＩＮＩ、
ｃｏｕｎｔｒｅｔ ｉ＝ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ｉ＝ｃｏｕｎｔｃａｌ １、
…
ｃｏｕｎｔｒｅｔ ｉ＝ｃｏｕｎｔｃａｌ ｎ−１、
ｃｏｕｎｔｒｅｔ ｉ＝ＣＯＵＮＴｉＩＮＩ＋ｃｏｕｎｔｃａｌ ０、
ｃｏｕｎｔｒｅｔ ｉ＝ＣＯＵＮＴｉＩＮＩ＋ｃｏｕｎｔｃａｌ １、
…
ｃｏｕｎｔｒｅｔ ｉ＝ＣＯＵＮＴｉＩＮＩ＋ｃｏｕｎｔｃａｌ ｎ−１
【０４９３】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＥＮＤは、カウントデータｃｏｕｎｔｄａｔ ０と初期値信号ＣＯＵＮＴ０ＩＮＩが等しいときにendsigi ＝ＩＮＩ０、カウントデータｃｏｕｎｔｄａｔ １と初期値信号ＣＯＵＮＴ１ＩＮＩが等しいときにendsigi ＝ＩＮＩ１、…、カウントデータｃｏｕｎｔｄａｔ ｎ−１と初期値信号ＣＯＵＮＴｎ−１ＩＮＩが等しいときにendsigi ＝ＩＮＩｎ−１を設定する。
同様に、比較器ＥＮＤは、カウントデータｃｏｕｎｔｄａｔ ０と終了値信号ＣＯＵＮＴ０ＦＩＮが等しいときにendsigi ＝ＦＩＮ０、カウントデータｃｏｕｎｔｄａｔ １と終了値信号ＣＯＵＮＴ１ＦＩＮが等しいときにendsigi ＝ＦＩＮ１、…、カウントデータｃｏｕｎｔｄａｔ ｎ−１と終了値信号ＣＯＵＮＴｎ−１ＦＩＮが等しいときにendsigi ＝ＦＩＮｎ−１を設定する。
また、比較器ＥＮＤは、カウントデータｃｏｕｎｔｄａｔ ０とｃｏｕｎｔｄａｔ １が等しいときにendsigi ＝ｅｑ０１、カウントデータｃｏｕｎｔｄａｔ ０とｃｏｕｎｔｄａｔ ２が等しいときにendsigi ＝ｅｑ０２、…カウントデータｃｏｕｎｔｄａｔ ０とｃｏｕｎｔｄａｔ ｎ−１が等しいときにendsigi＝ｅｑｎ−１、……、ｃｏｕｎｔｄａｔ ｎ−１とｃｏｕｎｔｄａｔ ｎ−２が等しいときにendsigi ＝ｅｑｎ−１ｎ−２を設定する。
【０４９４】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＥＮＤｉは、制御信号ＣＮＴｉＥＮＤＭＤの値と信号ｅｎｄｓｉｇｉの値が一致していれば信号ｃｏｕｎｔｅｎｄ ｉに真を設定し、一致していなければ信号ｃｏｕｎｔｅｎｄ ｉに偽を設定する。
【０４９５】
ｉ＝０〜ｎ−１のすべてのｉについて、比較器ＩＮＣｉは、制御信号ＣＮＴｉＩＮＣＭＤの値に応じて、ｊ＝０〜ｎ−１のすべてのｊ（ただしｊ！＝ｉ）について、信号ｃｏｕｎｔｅｎｄ ｊが真のときに信号ｃｏｕｎｔｉｎｃ ｉに真を設定し、信号ｃｏｕｎｔｅｎｄ ｊが偽のときには信号ｃｏｕｎｔｉｎｃ ｉに偽を設定する。
または、比較器ｉは、ｊ＝０〜ｎ−１のすべてのｊ（ただしｉ！＝ｊ）とｋ＝０〜ｎ−１のすべてのｋ（ただしｋ！＝ｉ）について、信号ｃｏｕｎｔｅｎｄ ｊが真で、かつ、信号ｃｏｕｎｔｅｎｄ ｋが真のときに、信号ｃｏｕｎｔｉｎｃ ｉに真を設定し、そうでないときに信号ｃｏｕｎｔｉｎｃ ｉに偽を設定する。
【０４９６】
セレクタ付演算器ＡＤＲＳＵＭは、制御信号ＣＯＵＮＴＳＵＭの値に応じてのいずれかの演算を行う。
【０４９７】
【数２８】

【０４９８】
ビット反転器ＢＲＶは、制御信号ＭＳＫＭＤの値に応じてｍを決定し、信号ｂｒｖａｄｒにセレクタ付演算器ＡＤＲＳＵＭの生成信号ｓｕｍａｄｒのＬＳＢからｍ−１ビットまでのビット反転を設定する。
【０４９９】
マスク生成器ＡＤＲＭＳＫは、制御信号ＭＳＫＭＤの値に応じて、ビット反転器ＢＲＶの生成信号ｂｒｖａｄｒ、セレクタ付演算器ＡＤＲＳＵＭの生成信号ｓｕｍａｄｒを選択し、その結果と入力信号ＭＡＳＫの値を各ビット単位でＡＮＤ（論理積）、ＯＲ（論理和）、ＸＯＲ（排他的論理和）のいずれかの操作を行い、信号ＧＥＮＡＤＲを生成する。
【０５００】
制御信号生成器ＣＴＲＬＧＥＮは、制御信号ＣＴＲＬＭＤの値に応じて、カウントデータｃｏｕｎｔｄａｔ ０が真のとき、カウントデータｃｏｕｎｔｄａｔ １が真のとき、…、カウントデータｃｏｕｎｔｄａｔ ｎ−１が真のとき、カウントデータｃｏｕｎｔｄａｔ ０が真かつカウントデータｃｏｕｎｔｄａｔ １が真のとき、カウントデータｃｏｕｎｔｄａｔ ０が真かつカウントデータｃｏｕｎｔｄａｔ ２が真のとき、…、カウントデータｃｏｕｎｔｄａｔ ０が真かつカウントデータｃｏｕｎｔｄａｔ ｎ−１が真のとき、…、カウントデータｃｏｕｎｔｄａｔ ｎ−２が真かつカウントデータｃｏｕｎｔｄａｔ ｎ−１が真のときのいずれかの場合に制御信号ＣＴＲＬを有効にし、それ以外のときは制御信号ＣＴＲＬを無効にし、アドレスが生成されている期間はアドレス有効信号ＶＡＬＩＤを有効にする。
また、制御信号ＣＯＵＮＴＥＮの値に応じて、内部に持つカウンタCounteri（ただし０≦ｉ≦ｎ−１）、Countex のカウントアップを許可／不許可にする。
【０５０１】
以上説明した一般的な例においても、上述した図１４の装置の作用効果と同様の作用効果を得ることができる。
【０５０２】
第１２実施形態
図１６は、本発明の第１２の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ読み出し系の一例を示す構成図である。
【０５０３】
本インタリーブ装置７０は、特定のアクセスパターンに対して、デュアルポートメモリが必要なアクセスを、シングルポートメモリを用いて実現することが可能な装置であって、ＦＦＴ演算のデータアクセス等に利用できる。
したがって、本インタリーブ装置７０は、たとえば上述した第１０の実施形態を示す図１２の演算システムのデータメモリから演算装置へのデータ伝送系に適用可能である。
なお、以下の説明では、図示しないシングルポートメモリは、メモリバンクＭＢＮＫ０とメモリバンクＭＢＮＫ１を有し、インタリーブ装置７０は、メモリバンクＭＢＮＫ０とメモリバンクＭＢＮＫ１に対するアクセスを行うものとする。
【０５０４】
本インタリーブ装置７０は、図１６に示すように、第１の遅延装置（ＤＦＦ０）７１−０、第２の遅延装置（ＤＦＦ１）７１−１、第１の選択装置（ｓｅｌ０）７２−０、および第２の選択装置（ｓｅｌ１）７２−１を有している。
【０５０５】
そして、インタリーブ装置７０は、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、および読み出しデータ出力ＭＥＭＲ０，ＭＥＭＲ１を有し、制御信号ｍｂｓｅｌｒ０，ｍｂｓｅｌｒ１が供給される。
【０５０６】
第１の遅延装置７１−０は、たとえばＤ型フリップフロップにより構成され、１サイクルの遅延を生じさせ、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０を１サイクルだけ遅延させ、信号ｍｂｎｋｒ０ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に出力する。
【０５０７】
第２の遅延装置７１−１は、たとえばＤ型フリップフロップにより構成され、１サイクルの遅延を生じさせ、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１を１サイクルだけ遅延させ、信号ｍｂｎｋｒ１ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に出力する。
【０５０８】
第１の選択装置７２−０は、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄを入力とし、制御信号ｍｂｓｅｌｒ０の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲ０として選択する。
【０５０９】
第２の選択装置７２−１は、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄを入力とし、制御信号ｍｂｓｅｌｒ１の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲ１として選択する。
【０５１０】
次に、上記構成による動作を、図１７に関連付けて説明する。
【０５１１】
図１７は、図１６の読み出し系インタリーブ装置の動作を説明するためのタイミングチャートである。
このタイミングチャートは、はじめの２サイクル（ｃｙｃｌｅ０，ｃｙｃｌｅ１）は通常のメモリアクセス、すなわち読み出しデータ出力ＭＥＭＲ０にメモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０を送り、読み出しデータ出力ＭＥＭＲ１にメモリバンクＭＢＮＫ１から読み出したデータＭＢＮＫＲ１を送るアクセスを表し、残りのサイクル（ｃｙｃｌｅ２〜）は読み出しデータ出力ＭＥＭＲ０，ＭＥＭＲ１で１サイクル中にメモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０を同時に利用、あるいは１サイクル中にメモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１のデータを同時に利用する場合を表している。
【０５１２】
図１７（ａ）に示すように、サイクル（ｃｙｃｌｅ）０でメモリバンクＭＢＮＫ０から読み出したデータ入力ＭＢＮＫＲ０はｅｖｅｎ０のデータになる。
ｃｙｃｌｅ１で読み出しデータ入力ＭＢＮＫＲ０はｅｖｅｎ１になり、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１は、図１７（ｂ）に示すように、ｏｄｄ０になる。
そして、読み出しデータ入力ＭＢＮＫＲ０は、そのまま直接に第１の選択装置７２−０、および第２の選択装置７２−１に入力され、かつ、第１の遅延装置７１−０で１サイクルだけ遅延され、信号ｍｂｎｋｒ０ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に入力される。
同様に、読み出しデータ入力ＭＢＮＫＲ１は、そのまま直接に第１の選択装置７２−０、および第２の選択装置７２−１に入力され、かつ、第２の遅延装置７１−１で１サイクルだけ遅延され、信号ｍｂｎｋｒ１ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に入力される。
【０５１３】
そして、図１７（ｃ），（ｄ）に示すように、ｃｙｃｌｅ１では、読み出しデータ出力ＭＥＭＲ０とＭＥＭＲ１としてデータｅｖｅｎ０、ｏｄｄ０を出力するため、制御信号ｍｂｓｅｌｒ０が、図１７（ｅ）に示すように、データ入力ＭＢＮＫＲ０の１サイクル遅延を生じさせた信号ｍｂｎｋｒ０ ｄを選択するように、第１の選択装置７２−０に供給される。これにより、第１の選択装置７２−０の読み出しデータ出力ＭＥＭＲ０は、データｅｖｅｎ０となる。
同様に、制御信号ｍｂｓｅｌｒ１が、図１７（ｆ）に示すように、データ入力ＭＢＮＫＲ１を選択するように、第２の選択装置７２−１に供給される。これにより、第２の選択装置７２−１の読み出しデータ出力ＭＥＭＲ１は、データｏｄｄ０となる。
【０５１４】
ｃｙｃｌｅ２では、読み出しデータ入力ＭＢＮＫＲ０は、図１７（ａ）に示すように、データｅｖｅｎ２となり、読み出しデータ入力ＭＢＮＫＲ１は、図１７（ｂ）に示すように、データｏｄｄ１になる。
そして、図１７（ｃ），（ｄ）に示すように、ｃｙｃｌｅ２では、読み出しデータ出力ＭＥＭＲ０とＭＥＭＲ１としてデータｅｖｅｎ１、ｏｄｄ１を出力するため、制御信号ｍｂｓｅｌｒ０が、図１７（ｅ）に示すように、データ入力ＭＢＮＫＲ０の１サイクル遅延を生じさせた信号ｍｂｎｋｒ０ ｄを選択するように、第１の選択装置７２−０に供給される。これにより、第１の選択装置７２−０の読み出しデータ出力ＭＥＭＲ０は、データｅｖｅｎ１となる。
同様に、制御信号ｍｂｓｅｌｒ１が、図１７（ｆ）に示すように、データ入力ＭＢＮＫＲ１を選択するように、第２の選択装置７２−１に供給される。これにより、第２の選択装置７２−１の読み出しデータ出力ＭＥＭＲ１は、データｏｄｄ１となる。
【０５１５】
ｃｙｃｌｅ３では、読み出しデータ入力ＭＢＮＫＲ０は、図１７（ａ）に示すように、データｅｖｅｎ３となり、読み出しデータ入力ＭＢＮＫＲ１は、図１７（ｂ）に示すように、データｏｄｄ２になる。
そして、図１７（ｃ），（ｄ）に示すように、ｃｙｃｌｅ３では、読み出しデータ出力ＭＥＭＲ０とＭＥＭＲ１としてデータｅｖｅｎ２、ｏｄｄ３を出力するため、制御信号ｍｂｓｅｌｒ０が、図１７（ｅ）に示すように、データ入力ＭＢＮＫＲ０の１サイクル遅延を生じさせた信号ｍｂｎｋｒ０ ｄを選択するように、第１の選択装置７２−０に供給される。これにより、第１の選択装置７２−０の読み出しデータ出力ＭＥＭＲ０は、データｅｖｅｎ２となる。
同様に、制御信号ｍｂｓｅｌｒ１が、図１７（ｆ）に示すように、データ入力ＭＢＮＫＲ０を選択するように、第２の選択装置７２−１に供給される。これにより、第２の選択装置７２−１の読み出しデータ出力ＭＥＭＲ１は、データｅｖｅｎ３となる。
【０５１６】
ｃｙｃｌｅ４では、読み出しデータ入力ＭＢＮＫＲ０は、図１７（ａ）に示すように、データｅｖｅｎ４となり、読み出しデータ入力ＭＢＮＫＲ１は、図１７（ｂ）に示すように、データｏｄｄ３になる。
そして、図１７（ｃ），（ｄ）に示すように、ｃｙｃｌｅ４では、読み出しデータ出力ＭＥＭＲ０とＭＥＭＲ１としてデータｏｄｄ２、ｏｄｄ３を出力するため、制御信号ｍｂｓｅｌｒ０が、図１７（ｅ）に示すように、データ入力ＭＢＮＫＲ１の１サイクル遅延を生じさせた信号ｍｂｎｋｒ１ ｄを選択するように、第１の選択装置７２−０に供給される。これにより、第１の選択装置７２−０の読み出しデータ出力ＭＥＭＲ０は、データｏｄｄ２となる。
同様に、制御信号ｍｂｓｅｌｒ１が、図１７（ｆ）に示すように、データ入力ＭＢＮＫＲ１を選択するように、第２の選択装置７２−１に供給される。これにより、第２の選択装置７２−１の読み出しデータ出力ＭＥＭＲ１は、データｏｄｄ３となる。
【０５１７】
以上説明したように、本第１２の実施形態によれば、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０を１サイクルだけ遅延させ、信号ｍｂｎｋｒ０ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に出力する第１の遅延装置７１−０と、１サイクルの遅延を生じさせ、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１を１サイクルだけ遅延させ、信号ｍｂｎｋｒ１ ｄとして第１の選択装置７２−０、および第２の選択装置７２−１に出力する第２の遅延装置７１−１と、制御信号ｍｂｓｅｌｒ０の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲ０として選択する第１の選択装置７２−０と、制御信号ｍｂｓｅｌｒ１の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、第１の遅延装置７１−０の出力信号ｍｂｎｋｒ０ ｄ、および第２の遅延装置７１−１の出力信号ｍｂｎｋｒ１ ｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲ１として選択する第２の選択装置７２−１とを設けたので、デュアルポートメモリ（２Ｒ２Ｗメモリ）が必要な状況でも、特定のアクセスパターンの場合にはシングルポートメモリ（１Ｒ１Ｗメモリ）を用いて同等の機能を実現することができる。
これにより、メモリ面積の削減、プロセスポータビリティの向上が可能になり、しかも連続したメモリアクセスを実現できる利点がある。
【０５１８】
第１３実施形態
図１８は、本発明の第１３の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ書き込み系の一例を示す構成図である。
【０５１９】
本インタリーブ装置８０は、特定のアクセスパターンに対して、デュアルポートメモリが必要なアクセスを、シングルポートメモリを用いて実現することが可能な装置であって、ＦＦＴ演算のデータアクセス等に利用できる。
したがって、本インタリーブ装置８０は、たとえば上述した第１０の実施形態を示す図１２の演算システムの演算装置の演算結果のデータメモリへの書き込みデータのデータ伝送系に適用可能である。
なお、以下の説明でも、図示しないシングルポートメモリは、メモリバンクＭＢＮＫ０とメモリバンクＭＢＮＫ１を有し、インタリーブ装置８０は、メモリバンクＭＢＮＫ０とメモリバンクＭＢＮＫ１に対するアクセスを行うものとする。
【０５２０】
本インタリーブ装置８０は、図１８に示すように、第１の遅延装置（ＤＦＦ０）８１−０、第２の遅延装置（ＤＦＦ１）８１−１、第１の選択装置（ｓｅｌ０）８２−０、および第２の選択装置（ｓｅｌ１）８２−１を有している。
【０５２１】
そして、インタリーブ装置８０は、系列０からの書き込みデータ入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、メモリバンクＭＢＮＫ０への書き込みデータ出力ＭＢＮＫＷ０、およびメモリバンクＭＢＮＫ１への書き込みデータ出力ＭＢＮＫＷ１を有し、制御信号ｍｂｓｅｌｗ０，ｍｂｓｅｌｗ１が供給される。
【０５２２】
第１の遅延装置８１−０は、たとえばＤ型フリップフロップにより構成され、１サイクルの遅延を生じさせ、系列０からの書き込みデータ入力ＭＥＭＷ０を１サイクルだけ遅延させ、信号ｍｅｍｗ０ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に出力する。
【０５２３】
第２の遅延装置８１−１は、たとえばＤ型フリップフロップにより構成され、１サイクルの遅延を生じさせ、系列１からの書き込みデータ入力ＭＥＭＷ１を１サイクルだけ遅延させ、信号ｍｅｍｗ１ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に出力する。
【０５２４】
第１の選択装置８２−０は、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄを入力とし、制御信号ｍｂｓｅｌｗ０の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ０として選択する。
【０５２５】
第２の選択装置８２−１は、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄを入力とし、制御信号ｍｂｓｅｌｗ１の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ１として選択する。
【０５２６】
次に、上記構成による動作を、図１９に関連付けて説明する。
【０５２７】
図１９は、図１８の書き込み系インタリーブ装置の動作を説明するためのタイミングチャートである。
このタイミングチャートは、はじめの２サイクル（ｃｙｃｌｅ０，ｃｙｃｌｅ１）は通常のメモリアクセス、すなわちメモリバンクＭＢＮＫ０への書き込みデータ出力ＭＢＮＫＷ０に系列０からの書き込みデータ入力ＭＥＭＷ０を送り、メモリバンクＭＢＮＫ１への書き込みデータ出力ＭＢＮＫＷ１に系列１からの書き込みデータ入力ＭＥＭＷ１を送るアクセスを表し、残りのサイクル（ｃｙｃｌｅ２〜）は書き込みデータ入力ＭＥＭＷ０，ＭＥＭＷ１が同時に書き込みデータ出力ＭＢＮＫＷ０、あるいは書き込みデータ出力ＭＢＮＫＷ１としてメモリバンクＭＢＮＫ０、ＭＢＮＫ１に書き込みをする必要があることを表している。
【０５２８】
サイクル（ｃｙｃｌｅ）０で、系列０からの書き込みデータ入力ＭＥＭＷ０は、図１９（ａ）に示すように、ｅｖｅｎ０のデータになる。また、系列１からの書き込みデータ入力ＭＥＭＷ１は、図１９（ｂ）に示すように、ｏｄｄ０のデータになる。
そして、書き込みデータ入力ＭＥＭＷ０は、そのまま直接に第１の選択装置８２−０、および第２の選択装置８２−１に入力され、かつ、第８の遅延装置８１−０で１サイクルだけ遅延され、信号ｍｅｍｗ０ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に入力される。
同様に、書き込みデータ入力ＭＥＭＷ１は、そのまま直接に第１の選択装置８２−０、および第２の選択装置８２−１に入力され、かつ、第２の遅延装置８１−１で１サイクルだけ遅延され、信号ｍｅｍｗ１ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に入力される。
【０５２９】
そして、図１９（ｃ），（ｄ）に示すように、ｃｙｃｌｅ０では、書き込みデータ出力ＭＢＮＫＷ０としてデータｅｖｅｎ０を出力するため、制御信号ｍｂｓｅｌｗ０が、図１７（ｅ）に示すように、データ入力ＭＥＭＷ０を選択するように、第１の選択装置８２−０に供給される。これにより、第１の選択装置８２−０の書き込みデータ出力ＭＢＮＫＷ０は、データｅｖｅｎ０となる。
【０５３０】
ｃｙｃｌｅ１で、系列０からの書き込みデータ入力ＭＥＭＷ０は、図１９（ａ）に示すように、ｅｖｅｎ１のデータになる。また、系列１からの書き込みデータ入力ＭＥＭＷ１は、図１９（ｂ）に示すように、ｏｄｄ１のデータになる。
そして、図１９（ｃ），（ｄ）に示すように、ｃｙｃｌｅ１では、書き込みデータ出力ＭＢＮＫＷ０としてデータｅｖｅｎ１を出力するため、制御信号ｍｂｓｅｌｗ０が、図１９（ｅ）に示すように、データ入力ＭＥＭＷ０を選択するように、第１の選択装置８２−０に供給される。これにより、第１の選択装置８２−０の書き込みデータ出力ＭＢＮＫＷ０は、データｅｖｅｎ１となる。
同様に、制御信号ｍｂｓｅｌｗ１が、図１９（ｆ）に示すように、データ入力ＭＥＭＷ１の１サイクル遅延を生じさせた信号ｍｅｍｗ１ ｄを選択するように、第２の選択装置８２−１に供給される。これにより、第２の選択装置８２−１の書き込みデータ出力ＭＢＮＫＷ１は、データｏｄｄ０となる。
【０５３１】
ｃｙｃｌｅ２で、系列０からの書き込みデータ入力ＭＥＭＷ０は、図１９（ａ）に示すように、ｅｖｅｎ２のデータになる。また、系列１からの書き込みデータ入力ＭＥＭＷ１は、図１９（ｂ）に示すように、ｅｖｅｎ３のデータになる。
そして、図１９（ｃ），（ｄ）に示すように、ｃｙｃｌｅ２では、書き込みデータ出力ＭＢＮＫＷ０としてデータｅｖｅｎ２を出力するため、制御信号ｍｂｓｅｌｗ０が、図１９（ｅ）に示すように、データ入力ＭＥＭＷ０を選択するように、第１の選択装置８２−０に供給される。これにより、第１の選択装置８２−０の書き込みデータ出力ＭＢＮＫＷ０は、データｅｖｅｎ２となる。
同様に、制御信号ｍｂｓｅｌｗ１が、図１９（ｆ）に示すように、データ入力ＭＥＭＷ１の１サイクル遅延を生じさせた信号ｍｅｍｗ１ ｄを選択するように、第２の選択装置８２−１に供給される。これにより、第２の選択装置８２−１の書き込みデータ出力ＭＢＮＫＷ１は、データｏｄｄ１となる。
【０５３２】
ｃｙｃｌｅ３で、系列０からの書き込みデータ入力ＭＥＭＷ０は、図１９（ａ）に示すように、ｏｄｄ２のデータになる。また、系列１からの書き込みデータ入力ＭＥＭＷ１は、図１９（ｂ）に示すように、ｏｄｄ３のデータになる。
そして、図１９（ｃ），（ｄ）に示すように、ｃｙｃｌｅ３では、書き込みデータ出力ＭＢＮＫＷ０としてデータｅｖｅｎ３を出力するため、制御信号ｍｂｓｅｌｗ０が、図１９（ｅ）に示すように、データ入力ＭＥＭＷ１の１サイクル遅延を生じさせた信号ｍｅｍｗ１ ｄを選択するように、第１の選択装置８２−０に供給される。これにより、第１の選択装置８２−０の書き込みデータ出力ＭＢＮＫＷ０は、データｅｖｅｎ３となる。
同様に、制御信号ｍｂｓｅｌｗ１が、図１９（ｆ）に示すように、データ入力ＭＥＭＷ０を選択するように、第２の選択装置８２−１に供給される。これにより、第２の選択装置８２−１の書き込みデータ出力ＭＢＮＫＷ１は、データｏｄｄ２となる。
【０５３３】
以下、ｃｙｃｌｅ２とｃｙｃｌｅ３の内容を繰り返す。
【０５３４】
以上説明したように、本第１３の実施形態によれば、系列０からの書き込みデータ入力ＭＥＭＷ０を１サイクルだけ遅延させ、信号ｍｅｍｗ０ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に出力する第１の遅延装置８１−０と、系列１からの書き込みデータ入力ＭＥＭＷ１を１サイクルだけ遅延させ、信号ｍｅｍｗ１ ｄとして第１の選択装置８２−０、および第２の選択装置８２−１に出力する第２の遅延装置８１−１と、制御信号ｍｂｓｅｌｗ０の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ０として選択する第１の選択装置８２−０と、制御信号ｍｂｓｅｌｗ１の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、第１の遅延装置８１−０の出力信号ｍｅｍｗ０ ｄ、および第２の遅延装置８１−１の出力信号ｍｅｍｗ１ ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ１として選択する第２の選択装置８２−１とを設けたので、上述した第１２の実施形態と同様に、デュアルポートメモリ（２Ｒ２Ｗメモリ）が必要な状況でも、特定のアクセスパターンの場合にはシングルポートメモリ（１Ｒ１Ｗメモリ）を用いて同等の機能を実現することができる。
これにより、メモリ面積の削減、プロセスポータビリティの向上が可能になり、しかも連続したメモリアクセスを実現できる利点がある。
【０５３５】
第１４実施形態
図２０は、本発明の第１４の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ読み出し系の一般化した例を示す構成図である。
【０５３６】
本第１４の実施形態は、上述した遅延装置および選択装置を２個ずつ持つ第１２の実施形態を一般化して、ｎ個の読み出しデータ入力ＭＢＮＫＲ０〜ＭＢＮＫＲｎ−１に対してそれぞれ、ｎ個ずつの遅延装置７１Ａ−００〜７１Ａ−０ｎ−１、…、７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１をもち、各遅延装置７１Ａ−００〜７１Ａ−０ｎ−１、…、７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の遅延信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄをｎ個の選択装置７２Ａ−０〜７２Ａ−ｎ−１に対して並列に入力させた構成となっている。
【０５３７】
すなわち、本インタリーブ装置７０Ａは、ｎ×ｎ個の第１の遅延装置７１Ａ−００〜７１Ａ−０ｎ−１、…、第ｎの遅延装置７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１、およびｎ個の第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１を有している。
【０５３８】
そして、インタリーブ装置７０Ａは、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、…、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１、および読み出しデータ出力ＭＥＭＲ０〜ＭＥＭＲｎ−１を有し、制御信号ｍｂｓｅｌｒ０，ｍｂｓｅｌｒ１、…、ｍｂｓｅｌｎ−１が供給される。
【０５３９】
第１の遅延装置７１Ａ−００は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０をｍサイクルだけ遅延させ、信号ｍｂｎｋｒ０ １ｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４０】
第１の遅延装置７１Ａ−０１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０をｍサイクルだけ遅延させ、信号ｍｂｎｋｒ０ ２ｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４１】
同様にして、第１の遅延装置７１Ａ−０ｎ−１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０をｍサイクルだけ遅延させ、信号ｍｂｎｋｒ０ ｎｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４２】
第ｎの遅延装置７１Ａ−（ｎ−１）０は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１をｍサイクルだけ遅延させ、信号ｍｂｎｋｒｎ−１ １ｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４３】
第ｎの遅延装置７１Ａ−（ｎ−１）１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１をｍサイクルだけ遅延させ、信号ｍｂｎｋｒｎ−１ ２ｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４４】
同様にして、第ｎの遅延装置７１Ａ−（ｎ−１）ｎ−１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１をｍサイクルだけ遅延させ、信号ｍｂｎｋｒｎ−１ ｎｄとして第１〜第ｎの選択装置７２Ａ−０〜７２Ａ−ｎ−１に出力する。
【０５４５】
第１の選択装置７２Ａ−０は、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、…、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１、第１の遅延装置７１Ａ−００〜７１Ａ−０ｎ−１の出力信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、…，第ｎの遅延装置７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の出力信号ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄを入力とし、制御信号ｍｂｓｅｌｒ０の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、…、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１、第１の遅延装置７１Ａ−００〜７１Ａ−０ｎ−１の出力信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、…、第ｎの遅延装置７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の出力信号ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲ０として選択する。
【０５４６】
同様にして、第１の選択装置７２Ａ−ｎ−１は、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、…、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１、第１の遅延装置７１Ａ−００〜７１Ａ−０ｎ−１の出力信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、…、第ｎの遅延装置７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の出力信号ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄを入力とし、制御信号ｍｂｓｅｌｒｎ−１の値に応じて、メモリバンクＭＢＮＫ０からの読み出しデータ入力ＭＢＮＫＲ０、メモリバンクＭＢＮＫ１からの読み出しデータ入力ＭＢＮＫＲ１、…、メモリバンクＭＢＮＫｎ−１からの読み出しデータ入力ＭＢＮＫＲｎ−１、第１の遅延装置７１Ａ−００〜７１Ａ−０ｎ−１の出力信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、…，第ｎの遅延装置７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の出力信号ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄのうちのいずれかの値を、読み出しデータ出力ＭＥＭＲｎ−１として選択する。
【０５４７】
以上の構成を有するインタリーブ装置７０Ａにおいては、上述したように、ｎ個の読み出しデータ入力ＭＢＮＫＲ０〜ＭＢＮＫＲｎ−１に対してそれぞれ、ｎ個ずつの遅延装置７１Ａ−００〜７１Ａ−０ｎ−１、…、７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１をもち、各遅延装置７１Ａ−００〜７１Ａ−０ｎ−１、…、７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１の遅延信号ｍｂｎｋｒ０ １ｄ〜ｍｂｎｋｒ０ ｎｄ、ｍｂｎｋｒ１ １ｄ〜ｍｂｎｋｒ１ ｎｄをｎ個の選択装置７２Ａ−０〜７２Ａ−ｎ−１に対して並列に入力させた構成となっている以外は、第１２の実施形態と同様であり、各部の機能も同様であることから、動作については、そのタイミングチャートを図２１に示し、ここでは詳細な説明は省略する。
【０５４８】
したがって、本第１４の実施形態によれば、上述した第１２の実施形態と同様に、デュアルポートメモリ（２Ｒ２Ｗメモリ）が必要な状況でも、特定のアクセスパターンの場合にはシングルポートメモリ（１Ｒ１Ｗメモリ）を用いて同等の機能を実現することができる。
これにより、メモリ面積の削減、プロセスポータビリティの向上が可能になり、しかも連続したメモリアクセスを実現できる利点がある。
【０５４９】
第１５実施形態
図２２は、本発明の第１５の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ書き込み系の一般化した例を示す構成図である。
【０５５０】
本第１５の実施形態は、上述した遅延装置および選択装置を２個ずつ持つ第１２の実施形態の一般化して、ｎ−１個の読み出しデータ入力ＭＢＮＫＲ１〜ＭＢＮＫＲｎ−１に対してそれぞれ第２の遅延装置８１Ａ−１、…、第ｎの遅延装置８１Ａ−ｎ−１をもち、各遅延装置８１Ａ−１〜８１Ａ−ｎ−１の遅延信号ｍｅｍｗ１ １ｄ〜ｍｅｍｗｎ−１ ｎ−１ｄをｎ個の選択装置８２Ａ−０〜８２Ａ−ｎ−１に対して並列に入力させた構成となっている。
【０５５１】
すなわち、本インタリーブ装置８０Ａは、ｎ−１個の第２〜第ｎの遅延装置８１Ａ−１〜８１Ａ−ｎ−１、およびｎ個の第１〜第ｎの選択装置８２Ａ−０〜８２Ａ−ｎ−１を有している。
【０５５２】
そして、インタリーブ装置８０Ａは、系列０からの書き込みデータ入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、メモリバンクＭＢＮＫ０への書き込みデータ出力ＭＢＮＫＷ０、メモリバンクＭＢＮＫ１への書き込みデータ出力ＭＢＮＫＷ１、…、メモリバンクＭＢＮＫｎ−１への書き込みデータ出力ＭＢＮＫＷｎ−１を有し、制御信号ｍｂｓｅｌｗ０，ｍｂｓｅｌｗ１、…、ｍｂｓｅｌｗｎ−１が供給される。
【０５５３】
第２の遅延装置８１Ａ−１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、系列１からの書き込みデータ入力ＭＥＭＷ１を１サイクルだけ遅延させ、信号ｍｅｍｗ１ ｄとして第１の選択装置８２Ａ−０〜第ｎの選択装置８２Ａ−ｎ−１に出力する。
【０５５４】
同様にして、第ｎの遅延装置８１Ａ−ｎ−１は、たとえばＤ型フリップフロップにより構成され、任意のｋ（０≦ｋ≦ｎ−１）について、ｍサイクル（１≦ｍ≦ｎ）の遅延を生じさせる遅延装置であって、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１を１サイクルだけ遅延させ、信号ｍｅｍｗｎ−１ ｎ−１ｄとして第１の選択装置８２Ａ−０〜第ｎの選択装置８２Ａ−ｎ−１に出力する。
【０５５５】
第１の選択装置８２Ａ−０は、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄを入力とし、制御信号ｍｂｓｅｌｗ０の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ０として選択する。
【０５５６】
第２の選択装置８２Ａ−１は、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄを入力とし、制御信号ｍｂｓｅｌｗ１の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷ１として選択する。
【０５５７】
同様にして、第ｎの選択装置８２Ａ−ｎ−１は、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄを入力とし、制御信号ｍｂｓｅｌｗｎ−１の値に応じて、系列０からの書き込み入力ＭＥＭＷ０、系列１からの書き込みデータ入力ＭＥＭＷ１、…、系列ｎ−１からの書き込みデータ入力ＭＥＭＷｎ−１、第２の遅延装置８１Ａ−１の出力信号ｍｅｍｗ１ １ｄ、…、第ｎの遅延装置８１Ａ−ｎ−１の出力信号ｍｅｍｗｎ−１ ｎ−１ｄのうちのいずれかの値を、書き込みデータ出力ＭＢＮＫＷｎ−１として選択する。
【０５５８】
以上の構成を有するインタリーブ装置８０Ａにおいては、上述したように、第１３の実施形態を一般化して、ｎ−１個の読み出しデータ入力ＭＢＮＫＲ１〜ＭＢＮＫＲｎ−１に対してそれぞれ第２の遅延装置８１Ａ−１、…、第ｎの遅延装置８１Ａ−ｎ−１をもち、各遅延装置８１Ａ−１〜８１Ａ−ｎ−１の遅延信号ｍｅｍｗ１ １ｄ〜ｍｅｍｗｎ−１ ｎ−１ｄをｎ個の選択装置８２Ａ−０〜８２Ａ−ｎ−１に対して並列に入力させた構成となっている以外は、第１３の実施形態と同様であり、各部の機能も同様であることから、動作については、そのタイミングチャートを図２３に示し、ここでは詳細な説明は省略する。
【０５５９】
したがって、本第１５の実施形態によれば、上述した第１３の実施形態と同様に、デュアルポートメモリ（２Ｒ２Ｗメモリ）が必要な状況でも、特定のアクセスパターンの場合にはシングルポートメモリ（１Ｒ１Ｗメモリ）を用いて同等の機能を実現することができる。
これにより、メモリ面積の削減、プロセスポータビリティの向上が可能になり、しかも連続したメモリアクセスを実現できる利点がある。
【０５６０】
第１６実施形態
図２４は、本発明の第１６の実施形態に係る演算システムを示す構成図である。
【０５６１】
本演算システム９０では、たとえば上述した第１の実施形態〜第９の実施形態に係る演算器の配列や、演算実行時の係数パラメータ等を、構成情報に基づいて再構成可能な演算装置が用いられる。
そして、本演算システム９０は、演算実行部、演算実行部の再構成のための構成情報を格納する構成情報記憶部を含み、この構成情報記憶部は、ＣＰＵを用い演算実行部の構成情報の書き換えにおいて、複数の構成情報を記憶するためにリング状に構成された記憶部を持ち、演算実行時に使用する構成情報記憶部と、書き換えを行うための構成情報記憶部とを分離し、構成情報の書き換えに伴うオーバーヘッドを低減し、または、高速に複数の構成を切り換えることができるように構成される。
【０５６２】
具体的には、本演算システム９０は、図２４に示すように、制御回路としてのＣＰＵ９１、構成情報記憶部９２、および演算実行部９３を主構成要素として有している。
【０５６３】
ＣＰＵ９１は、たとえばバスを介して、構成情報記憶部９２に対してアクセスすることが可能になっている。
そして、ＣＰＵ９１は、演算実行部９３の再構成のための構成情報ＣＤを、書き込み信号ＣＷＲを用いて構成情報記憶部９２に書き込む。
また、ＣＰＵ９１は、シフト信号ＣＥＸを用いて演算実行部９３の再構成のための構成情報を既に記憶されている他の情報に変更させる。
【０５６４】
構成情報記憶部９２は、ＣＰＵ９１からバスを介して構成情報が書き込まれ、、書き込まれた構成情報を演算実行部９３に出力する。
構成情報記憶部９２は、図２４に示すように、たとえば「構成情報１」、「構成情報２」、…という各構成情報の記憶部が、それぞれ複数の構成情報を保持できるようにしている。
その中の１つは演算実行時の構成情報を記憶するため、別の１つは外部からの構成情報の書き込みを行うための記憶領域となる。
さらに、これらの構成情報の内容は一斉に瞬時に入れ替えが可能になっている。
これにより、演算実行部９３が演算を行っている間に、別のページの内容を同時に書き換えることができ、従来、図２５（ａ）に示すように、構成情報の書き換えに必要な時間的オーバーヘッドが大きかったという問題が、図２５（ｂ）に示すように、構成情報の書き換えに必要な時間的オーバーヘッドを、演算の実行時間の裏側に隠蔽することができる。
【０５６５】
図２６は、４つの構成情報を保持することができる構成情報記憶部の構成例を示す図である。
【０５６６】
この構成情報記憶部９２は、図２６に示すように、レジスタ９２１〜９２４、選択装置９２５、およびＯＲゲート９２６を有している。
また、図２６において、ＴCDは構成情報ＣＤの入力端子、ＴCWR は書き込み信号ＣＷＲの入力端子、ＴCEX はシフト信号ＣＥＸの入力端子、ＴCCLKはクロック入力端子、ＴOUT は記憶した構成情報の演算実行部９３への出力端子をそれぞれ示している。
【０５６７】
レジスタ９２１〜９２４（ＣＤ１〜ＣＤ４）は、構成情報を記憶するためのレジスタであり、これらのレジスタ９２１〜９２４はリング状に接続されている。
具体的には、レジスタ９２１の出力がレジスタ９２４の入力、および構成情報の出力端子ＴOUT に接続され、レジスタ９２４の出力がレジスタ９２３の入力に接続され、レジスタ９２３の出力が選択装置９２５の第１の入力端子「０」を介してレジスタ９２２の入力に接続され、レジスタ９２２の出力がレジスタ９２１の入力に接続されている。
【０５６８】
また、選択装置９２５の第２の入力端子「１」が構成情報ＣＤの入力端子ＴCDに接続されている。選択装置９２５の制御端子が書き込み信号ＣＷＲの入力端子ＴCWR に接続されている。
選択装置９２５は、書き込み信号ＣＷＲが論理「１」で制御端子に供給されると入力端子ＴCDに入力される構成情報ＣＤを選択して、レジスタ９２２に入力させる。
一方、選択装置９２５は、書き込み信号ＣＷＲが論理「０」で制御端子に供給されるとレジスタ９２３の出力情報を選択して、レジスタ９２２に入力させる。
【０５６９】
２入力ＯＲゲート９２６は、第１の入力端子が書き込み信号ＣＷＲの入力端子ＴCWR に接続され、第２の入力端子がシフト信号ＣＥＸの入力端子ＴCEX に接続され、出力端子がレジスタ９２２の制御端子に接続されている。
【０５７０】
また、レジスタ９２１，９２３，９２４の制御端子はシフト信号ＣＥＸの入力端子ＴCEX に接続されており、また、各レジスタ９２１〜９２４のクロック端子がクロック入力端子ＴCCLKに接続されている。
【０５７１】
そして、これらのレジスタ９２１〜９２４は、その先に接続される「被再構成部」が必要とする構成情報のビット数を記憶できる。
これらの中で、演算実行部９３の構成情報として、レジスタ９２１（ＣＤ１）の内容が使用される。
レジスタ９２１の出力は、演算実行部９３の構成変更回路に直結されているため、この値が書き換えられると演算実行部９３のハードウェア構成に即座に反映される。
このため、演算実行部９３の動作中に外部からレジスタ９２１に対して書き込みを行うと実行中の演算結果に影響を与えることになる。
これを避けるために、外部からの構成情報ＣＤの書き込みはレジスタ９２２（ＣＤ２）に対して行われる。
【０５７２】
構成情報ＣＤの書き換えは、入力端子ＴCDに構成情報ＣＤを入力し、書き込み信号ＣＷＲを１にすることで行われる。
この書き込み操作では、レジスタ９２１（ＣＤ１）の内容は変化しない。
【０５７３】
新たに書き込んだ構成情報ＣＤを演算実行部９３の構成に反映するためには、書き込み信号「ＣＷＲ」を０、シフト信号「ＣＥＸ」を１にしてレジスタ９２２（ＣＤ２）の内容をレジスタ９２１（ＣＤ１）に転送する。
この時同時に、レジスタ９２１（ＣＤ１）→レジスタ９２４（ＣＤ４）→レジスタ９２３（ＣＤ３）→レジスタ９２２（ＣＤ２）というように構成情報がリングの中でローテーションして保持される。
【０５７４】
構成情報ＣＤの入れ替えは、すべての構成情報記憶部９２に対して同時に行われるので、クロック「ＣＣＬＫ」１サイクル分で完了する。
また、新しい構成情報を書き込まずに上記の入れ替え操作だけを行えば、リングを構成するレジスタ数分の過去の構成情報を高速に切り替えて再使用することができる。
【０５７５】
なお、複数の構成情報を記憶できる記憶部を用意する場合、任意の構成情報を順番に関係なく自由に入れ替え可能にしたいという欲求が生じる場合がある。
しかしそのためには、記憶部の構成情報入れ替え制御手段が複雑になり、システム全体の構成情報の情報量が増えてくると、記憶部が占める面積や消費電力といったオーバーヘッドが無視できなくなってくる。
【０５７６】
本第１６の実施形態に係るリング状の構成情報の入れ替え手段は、記憶している任意の構成情報ＣＤをすぐに呼び出すことはできないが、記憶部の回路構成と入れ替えのための制御信号を単純化できるという特徴を備える。
記憶している構成情報ＣＤの入れ替えの自由度が制限されるという制約は、１つの信号処理アプリケーション等に含まれる複数の演算処理を、構成を切り替えながら実行するようなケースを考えた場合、再構成がアプリケーションのアルゴリズムにしたがって、決まったパターンで繰り返し行われると考えられ、その限りにおいては間題にならない。
【０５７７】
演算実行部９３は、たとえば図１に示すような演算装置等と同様の構成を有し、構成情報記憶部９２による構成情報に基づいて係数、データ等の経路を選択するための選択装置（ＳＥＬ）９３１−０〜９３１−２、構成情報記憶部９２による構成情報（演算内容を指示するための制御信号）に基づいて算術理演算を行うＡＬＵ９３２、構成情報記憶部９２により構成情報（演算内容を指示するための制御信号）に基づいて積和演算を行うＭＡＣ構造の演算器９３３を有し、構成情報記憶部９２による構成情報に基づいて、演算器の配列や、演算実行時の係数パラメータ等を再構成して、指定の演算を行い、この演算結果をたとえば図示しないデータメモリ等に出力する。
【０５７８】
次に、上記構成による動作を説明する。
なお、ここでは、構成情報記憶部９２の４つのレジスタ９２１〜９２４にはそれぞれ構成情報ＣＤが保持されているものとする。
【０５７９】
この場合、演算実行部９３の構成情報として、構成情報記憶部９２のレジスタ９２１（ＣＤ１）の内容が使用される。
レジスタ９２１の出力は、演算実行部９３の構成変更回路に直結されている。このため、演算実行部９３においては、構成情報記憶部９２による構成情報に基づいて、演算器の配列や、演算実行時の係数パラメータ等が再構成されて、指定の演算が行われる。そして、演算結果がたとえば図示しないデータメモリ等に出力される。
【０５８０】
ここで、演算実行部９３に供給する構成情報ＣＤの値を書き換える場合には、演算実行部９３の動作中に外部からレジスタ９２１に対して書き込みを行うと実行中の演算結果に影響を与えることになる。
これを避けるために、外部からの構成情報ＣＤの書き込みはレジスタ９２２（ＣＤ２）に対して行われる。
【０５８１】
構成情報ＣＤの書き換えは、ＣＰＵ９１から入力端子ＴCDに構成情報ＣＤが入力され、書き込み信号ＣＷＲが「１」に設定される。これにより、レジスタ９２２に対してＣＰＵ９１から供給された構成情報ＣＤが書き込まれる。
なお、この書き込み操作では、レジスタ９２１（ＣＤ１）の内容は変化しない。
【０５８２】
次に、新たに書き込んだ構成情報ＣＤを演算実行部９３の構成に反映するために、ＣＰＵ９１により書き込み信号ＣＷＲが「０」、シフト信号ＣＥＸが「１」に設定される。これにより、レジスタ９２２（ＣＤ２）の内容がレジスタ９２１（ＣＤ１）に転送される。
この時同時に、レジスタ９２１（ＣＤ１）→レジスタ９２４（ＣＤ４）→レジスタ９２３（ＣＤ３）→レジスタ９２２（ＣＤ２）というように構成情報がリングの中でローテーションして保持される。
【０５８３】
構成情報ＣＤの入れ替えは、すべての構成情報記憶部９２に対して同時に行われるので、クロック「ＣＣＬＫ」１サイクル分で完了する。
【０５８４】
以上説明したように、本第１６の実施形態によれば、演算器の配列等のハードウェア構成を再構成可能な演算装置を有する演算システム９０において、構成情報を保持する構成情報記憶部９２を、リング状に結合した複数のレジスタ９２１〜９２４で構成し、その中の一つの構成情報を用いて演算処理を行っている間に、別の構成情報記憶部の内容を書き換えることができるように構成情報書き換え部、および再構成可能な演算実行部９３と接続し、また、各レジスタ９２１〜９２４に記憶された構成情報は、リング内をローテーションすることによって切り替えが可能としたことから、以下の効果を得られる。
すなわち、演算器が演算処理を実行中であっても、同時に次に使用する構成情報を設定することが可能とし、また、新たな構成情報を書き込まずに、構成の切り替えのみを行うことによって過去に使用した構成情報を再利用可能となる利点がある。
【０５８５】
すなわち、ハードウェアの再構成を演算実行と同時に行えるようになり、このオーバーヘッドを、演算の実行時間の裏側に隠蔽できるようになる。
また、複数の構成情報を同時に保持でき、それらを瞬時に切り替えることができる特性により、繰り返し使用される構成情報を同時に記憶しておき、それらを切り替えて使用することで、再構成のためのオーバーヘッドをほぼ「ゼロ」にすることも可能となる利点がある。
【０５８６】
なお、本第１６の実施形態においては、４つの構成情報を保持できる構成を示しているが、必要に応じて２以上の任意の数の構成情報を保持できるようにしてもよい。
【０５８７】
【発明の効果】
以上説明したように、本発明によれば、演算装置自体を外部から再構成可能である。したがって、論理レベルの最適化ができることはもとより、構成情報の増大を防止でき、集積回路としての面積効率の悪化を防止できる演算装置を実現できる利点がある。
また、演算装置を再構成可能であることから、カスケード演算だけでなく並列演算も同一のハードウェアで実現することが可能になっている。そのため、演算装置の数を増やして多くの並列化可能な処理を効率良く実行することもできる。
【０５８８】
また、複数の演算を行う場合に、各演算装置に各演算を割り当て、さらに前段の演算結果をカスケードすることで一度に演算結果を得ることが可能である。そのため、実行サイクル数が短くなる。また一時レジスタへのアクセスが少なくなるため電力の消費も抑えることができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る演算装置の第１の実施形態を示す構成図である。
【図２】本第１の実施形態の動作を説明するための図であって、図１の演算装置において、ｎ＝４で、係数入出力、データ入出力が４、カスケード入力が３である場合の装置を構成を示す図である。
【図３】本発明に係る演算装置の第２の実施形態を示す構成図である。
【図４】本第２の実施形態の動作を説明するための図であって、図３の演算装置において、ｎ＝４である場合の装置を構成を示す図である。
【図５】本発明に係る演算装置の第３の実施形態を示す構成図である。
【図６】本発明に係る演算装置の第４の実施形態を示す構成図である。
【図７】本発明に係る演算装置の第５の実施形態を示す構成図である。
【図８】本発明に係る演算装置の第６の実施形態を示す構成図である。
【図９】本発明に係る演算装置の第７の実施形態を示す構成図である。
【図１０】本発明に係る演算装置の第８の実施形態を示す構成図である。
【図１１】本発明に係る演算装置の第９の実施形態を示す構成図である。
【図１２】本発明の第１０の実施形態に係る演算システムを示す構成図である。
【図１３】本発明に係るアドレス生成装置によって生成されるアドレスと制御信号により選択される経路選択情報の選択タイミング例を示す図である。
【図１４】本発明の第１１の実施形態を説明する図であって、本発明に係る演算システムに適用可能なアドレス生成装置の一例を示す構成図である。
【図１５】図１４の動作を説明するための図である。
【図１６】本発明の第１２の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ読み出し系の一例を示す構成図である。
【図１７】図１６の読み出し系インタリーブ装置の動作を説明するためのタイミングチャートである。
【図１８】本発明の第１３の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ書き込み系の一例を示す構成図である。
【図１９】図１８の書き込み系インタリーブ装置の動作を説明するためのタイミングチャートである。
【図２０】本発明の第１４の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ読み出し系の一般化した例を示す構成図である。
【図２１】図２０の読み出し系インタリーブ装置のタイミングチャートである。
【図２２】本発明の第１５の実施形態を説明するための図であって、本発明に係るインタリーブ装置のデータ書き込み系の一般化した例を示す構成図である。
【図２３】図２２の書き込み系インタリーブ装置のタイミングチャートである。
【図２４】本発明の第１６の実施形態に係る演算システムを示す構成図である。
【図２５】本発明に係る構成情報記憶部を設けることによる効果を説明するための図である。
【図２６】本発明に係る構成情報記憶部の具体的な構成例を示す図である。
【符号の説明】
１０，１０Ａ，１０−１〜１０−ｎ，１０Ａ−１〜１０Ａ−３…演算装置、１１…第１の選択装置（ＳＥＬＡ）、１２…第２の選択装置（ＳＥＬＢ）、１３…第３の選択装置（ＳＥＬＣ）、１４…ＡＬＵ、１５…ＭＡＣ、１６…第４の選択装置（ＳＥＬＥ）、１７…レジスタ（ＲＥＧ）、１８−０〜１８−ｋ…係数入力遅延用ＦＩＦＯ(C0FIFO 〜CkFIFO) 、１９−０〜１９−ｍ…データ入力遅延用ＦＩＦＯ(D0FIFO 〜DmFIFO) 、２０…演算装置、２１−０，２１−１…シフト演算器（ＳＦＴ０，ＳＦＴ１）、２２−０，２２−１…入力選択装置（ＲＳＥＬ０，ＲＳＥＬ１）、２３…バタフライ演算器（ＢＴＦ０）、２４−０，２４−１…出力選択装置（ＤＳＥＬ０，ＤＳＥＬ１）、２５−０，２５−１…出力選択装置（ＷＳＥＬ０，ＷＳＥＬ１）、２０Ａ…演算装置、２１Ａ−０〜２１Ａ−３…シフト演算器（ＳＦＴ０〜ＳＦＴ３）、２２Ａ−０〜２２Ａ−３…入力選択装置（ＲＳＥＬ０〜ＲＳＥＬ３）、２３Ａ−０，２３Ａ−１…バタフライ演算器（ＢＴＦ０，ＢＴＦ１）、２４Ａ−０〜２４Ａ−３…出力選択装置（ＤＳＥＬ０〜ＤＳＥＬ３）、２５Ａ−０〜２５Ａ−３…出力選択装置（ＷＳＥＬ０〜ＷＳＥＬ３）、２０Ｂ…演算装置、２３Ｂ−２…バタフライ演算器（ＢＴＦ２）、２５Ｂ−０〜２５Ｂ−３…出力選択装置（ＷＳＥＬ０〜ＷＳＥＬ３）、２０Ｃ…演算装置、２２Ｃ−０〜２２Ｃ−１５…入力選択装置（ＲＳＥＬ０〜ＲＳＥＬ７，ＢＳＥＬ０〜ＢＳＥＬ７）、２３Ｃ−０〜２３Ｃ−７…バタフライ演算器（ＢＴＦ０〜ＢＴＦ７）、２４Ｃ−０〜２４Ａ−７…出力選択装置（ＤＳＥＬ０〜ＤＳＥＬ７）、２５Ｃ−０〜２５Ｃ−７…出力選択装置（ＷＳＥＬ０〜ＷＳＥＬ７）、２０Ｄ…演算装置、２２Ｄ−０〜２２Ｄ−７…入力選択装置（ＲＳＥＬ０〜ＲＳＥＬ７）、２３Ｄ−０〜２３Ｃ−６…バタフライ演算器（ＢＴＦ０〜ＢＴＦ６）、２４Ｄ−０〜２４Ｄ−７…出力選択装置（ＤＳＥＬ０〜ＤＳＥＬ７）、２５Ｄ−０〜２５Ｄ−７…出力選択装置（ＷＳＥＬ０〜ＷＳＥＬ７）、３０…演算装置、３１…第１の演算装置（ＰＵ）、３２…第２の演算装置（ＢＴＦ）、３０Ａ…演算装置、３１Ａ…第１の演算装置（ＰＵ）、３２Ａ−０（ＢＴＦＬａ０），…，３２Ａ−ｋ（ＢＴＦＬａｋ）、３２Ｂ−０（ＢＴＦＬｂ０），…，３２Ｂ−ｍ（ＢＴＦＬｂｍ）、３２Ｃ−０（ＢＴＦＬｃ０），…，３２Ｃ−ｎ（ＢＴＦＬｃｎ）…第２の演算装置、４０…演算システム、４１…ＣＰＵ、４２…第１の経路選択情報メモリ、４３…第２の経路選択情報メモリ、４４…選択装置、４５…アドレス生成装置、４６…データメモリ、４７…再構成可能な演算装置、５０…アドレス生成装置、５１−０〜５１−ｘ…演算器（ＩＮＣＤＥＣ０〜ＩＮＣＤＥＣＤｘ）、５２−０〜５２−２…セレクタ付き演算器（ＳＵＭ０〜ＳＵＭ２）、５３−０〜５３−ｘ…セクレタ（ＳＥＬ０〜ＳＥＬｘ）、５４−０〜５４−ｘ…カウンタ（Ｃｏｕｎｔｅｒ０〜Ｃｏｕｎｔｅｒｘ）、５５−０…比較器（ＥＮＤ）、５６−０〜５６−ｘ…比較器（ＥＮＤ１〜ＥＮＤｘ）、５７−０〜５７−２…比較器（ＩＮＣ０〜ＩＮＣ２）、５８…セレクタ付き演算器（ＡＤＲＳＵＭ）、５９…ビット反転器（ＢＲＶ）、６０…マスク生成器（ＡＤＲＭＳＫ）、６１…制御信号生成器（ＣＴＲＬＧＥＮ）、７０…読み出し系インタリーブ装置、７１−０…第１の遅延装置（ＤＦＦ０）、７１−１…第２の遅延装置（ＤＦＦ１）、７２−０…第１の選択装置（ｓｅｌ０）、７２−１…第２の選択装置（ｓｅｌ１）、８０…書き込み系インタリーブ装置、８１−０…第１の遅延装置（ＤＦＦ０）、８１−１…第２の遅延装置（ＤＦＦ１）、８２−０…第１の選択装置（ｓｅｌ０）、８２−１…第２の選択装置（ｓｅｌ１）、７０Ａ…読み出し系インタリーブ装置、７１Ａ−００〜７１Ａ−０ｎ−１…第１の遅延装置、７１Ａ−（ｎ−１）０〜７１Ａ−（ｎ−１）ｎ−１…第ｎの遅延装置、７２Ａ−０〜７２Ａ−ｎ−１…第１〜第ｎの選択装置、８０Ａ…インタリーブ装置、８１Ａ−１〜８１Ａ−ｎ−１…第２の遅延装置〜第ｎの遅延装置、８２Ａ−０〜８２Ａ−ｎ−１…第１〜第ｎの選択装置、９０…演算システム、９１…ＣＰＵ、９２…構成情報記憶部、９２１〜９２４（ＣＤ１〜ＣＤ４）…レジスタ、９２５…選択装置、９２６…ＯＲゲート、９３…演算実行部、９３１−０〜９３１−２…選択装置、９３２…ＡＬＵ、９３３…ＭＡＣ構造の演算器。[0001]
BACKGROUND OF THE INVENTION
The present invention is used in a DSP (Digital Signal Processor) or the like, and includes an arithmetic logic unit (ALU) that performs arithmetic logic operations, an arithmetic unit of MAC structure (Multiply-Accumulate Architecture) that repeats product-sum operations, and the like. The present invention relates to an arithmetic device that can be reconfigured by external control.
[0002]
[Prior art]
As an arithmetic unit that can be reconfigured by control from the outside, an integrated circuit arithmetic unit composed of a dynamically configurable gate array is disclosed, for example, in JP 7-503804A.
[0003]
  This integrated circuit computing device is a dynamically configurable field programmableGateAn array (FPGA) is used.
  The FPGA connects a number of input / output (I / O) blocks, a programmable logic block, and a logic block to each other, and connects the input / output block to the FPGA pin via an input / output pad. Consists of distribution resources such as wiring.
  The FPGA program loads configuration data into the FPGA configuration memory array.
  This arithmetic unit has a processor and a reconfigurable instruction execution unit, and dynamically changes the reconfigurable instruction execution unit to achieve complicated processing in hardware and realize different combinational logic functions. is doing.
[0004]
[Problems to be solved by the invention]
However, since the arithmetic unit described above is configured using an FPGA and is reconfigured by switching at the gate level, it is difficult to optimize the logic level, and the configuration information increases, resulting in an area as an integrated circuit. There is a disadvantage that efficiency is also bad.
[0005]
A conventional DSP is often configured with one or two MACs or ALUs. For example, when performing a multinomial operation such as MEMW = ax + by + cz + dw, it is necessary to perform as follows. Here, reg1 to reg4 indicate registers.
[0006]
[Expression 1]
reg1 = ax
reg2 = by
reg3 = cz
reg4 = dw
reg1 = reg1 + reg2
reg3 = reg3 + reg4
MEMW = reg1 + reg3
[0007]
As described above, in the conventional DSP, it is necessary to write the data back to the temporary register to obtain the operation result.
In other words, the conventional DSP requires access to the registers in addition to the operation that is actually desired. Therefore, an extra cycle is required, which is not preferable from the viewpoint of calculation efficiency and from the viewpoint of reducing power consumption.
[0008]
The present invention has been made in view of such circumstances, and a first object thereof is to optimize a logic level, to prevent an increase in configuration information, and to prevent a reduction in area efficiency as an integrated circuit. It is to provide an arithmetic device.
[0009]
A second object of the present invention is to provide an arithmetic device capable of improving the calculation efficiency and reducing the power consumption.
[0010]
[Means for Solving the Problems]
  In order to achieve the above object, the present invention is a computing device capable of reconfiguring a computation path by external control, and a first selection means for selecting desired data from a plurality of input data according to a control signal. And second selection means for selecting desired data from a plurality of input data according to the control signal,Third selection means for selecting desired data from a plurality of input data according to a control signal;The output signal of the first selection means and the output signal of the second selection means are input, and an operation according to the instruction of the control signal is performed.FirstComputing means;Second calculation means for performing an operation in accordance with an instruction of the control signal by using the output signals of the first selection means, the second selection means, and the third selection means as inputs;Have
[0018]
In addition, the present invention is an arithmetic device capable of reconfiguring an arithmetic path by external control, and includes a first selection unit that selects desired data from a plurality of input data according to a control signal, and a control signal A second selection unit that selects desired data from a plurality of input data in response, a third selection unit that selects desired data from a plurality of input data according to a control signal, and the first selection unit. A first calculation means for performing an operation in accordance with an instruction of the control signal, using the output signal and the output signal of the second selection means as input; an output signal of the first selection means; a second selection means; Second output means for performing an operation according to an instruction of the control signal with the output signal of the third selection means as an input.
[0019]
The present invention further includes fourth selection means for selecting either the output signal of the first calculation means or the output signal of the second calculation means in accordance with the control signal.
[0020]
Further, in the present invention, the first calculation means can perform two-term calculation, and the second calculation means can perform three-term calculation.
[0021]
In the present invention, the first computing means performs a unary operation on the result of the binary operation, and the second computing means performs a unary operation on the result of the ternary operation.
[0022]
The present invention further includes delay means for delaying and outputting the input data with a delay amount corresponding to the control signal.
[0023]
In addition, the present invention is an arithmetic device capable of reconfiguring an arithmetic path by external control, the first selection means for selecting one data from the first data group according to the control signal, the control signal In response to the second selection means for selecting one data from the second data group, the output signal of the first selection means, and the output signal of the second selection means as inputs, the control signal is instructed. A first computing means for performing a computation in accordance with the output signal of the first selection means and an output signal of the second selection means as inputs, and a second computing means for performing a computation in accordance with an instruction of the control signal And a fourth selection means for selecting one of the output signal of the first calculation means and the output signal of the second calculation means in accordance with the control signal.
[0024]
In addition, the present invention is an arithmetic device capable of reconfiguring an arithmetic path by external control, the first selection means for selecting one data from the first data group according to the control signal, the control signal Second selection means for selecting one data from the second data group in response to the second data, third selection means for selecting one data from the third data group in response to the control signal, and the first First computing means for performing computation in accordance with an instruction of the control signal with at least two signals of the output signal of the selection means, the output signal of the second selection means, and the output signal of the third selection means as inputs. And at least two signals out of the output signal of the first selection means, the output signal of the second selection means, and the output signal of the third selection means, and performs an operation according to the instruction of the control signal Depending on the second computing means to be performed and the control signal, And a fourth selection means for selecting one of the serial first output signal and an output signal of said second arithmetic means calculating means.
[0027]
The parallel processing device of the present invention includes a first selection unit that selects desired data from a plurality of input data according to a control signal, and a first selection unit that selects desired data from a plurality of input data according to a control signal. 2 selection means, third selection means for selecting desired data from a plurality of input data according to the control signal, output signal of the first selection means, output signal of the second selection means, and first And an arithmetic unit that performs an operation according to an instruction of the control signal using the output signal of the selection unit 3 as an input, and includes a plurality of arithmetic units that can reconfigure the arithmetic path by external control, The data input / output of each arithmetic device is cascade-connected, and the arithmetic result signal of each arithmetic device is supplied as one data of a plurality of data inputs of other devices.
[0028]
The present invention further includes delay means for delaying the input data by a delay amount corresponding to the control signal and outputting the delayed data to the next stage arithmetic unit.
[0029]
The parallel processing device of the present invention includes a first selection unit that selects desired data from a plurality of input data according to a control signal, and a first selection unit that selects desired data from a plurality of input data according to a control signal. 2 selection means, a third selection means for selecting desired data from a plurality of input data according to a control signal, an output signal of the first selection means, and an output signal of the second selection means are input. As an input, the first calculation means for performing the calculation according to the instruction of the control signal, the output signal of the first selection means, the output signal of the second selection means, and the output signal of the third selection means A second calculation means for performing a calculation according to the instruction of the control signal, and selecting either the output signal of the first calculation means or the output signal of the second calculation means according to the control signal, 4th selection hand which outputs as calculation result signal A plurality of arithmetic devices that can reconfigure arithmetic paths by external control, cascade connection of data inputs / outputs of the plurality of arithmetic devices, and arithmetic result signals of each arithmetic device Is supplied as one data of a plurality of data inputs of other devices.
[0030]
The present invention further includes delay means for delaying the input data by a delay amount corresponding to the control signal and outputting the delayed data to the next stage arithmetic unit.
[0031]
The parallel processing device of the present invention selects a first data from the first data group according to the control signal and a first data from the second data group according to the control signal. The first selection means, the first calculation means for performing the calculation according to the instruction of the control signal, using the output signal of the first selection means and the output signal of the second selection means as inputs, and the first A second calculation means for performing an operation according to an instruction of the control signal by using an output signal of the first selection means and an output signal of the second selection means; and the first calculation means according to the control signal. A plurality of output signals and a fourth selection means for outputting one of the output signals of the second calculation means and outputting as a calculation result signal, and a plurality of reconfigurable calculation paths by external control A first data group of the plurality of arithmetic devices The input and output between cascaded, and supplies the calculation result signal of the arithmetic unit as one of the data of the second data group of another device.
[0032]
The present invention further includes delay means for delaying the first data group by a delay amount corresponding to the control signal and outputting the delayed data to the next stage arithmetic unit.
[0033]
The parallel processing device of the present invention selects a first data from the first data group according to the control signal and a first data from the second data group according to the control signal. Second selecting means, third selecting means for selecting one data from the third data group according to the control signal, output signal of the first selecting means, output signal of the second selecting means , And the first selection means for performing calculation according to the instruction of the control signal by using at least two signals among the output signals of the third selection means, the output signal of the first selection means, the second And at least two signals of the output signal of the selection means and the output signal of the third selection means, the second calculation means for performing a calculation according to the instruction of the control signal, and the control signal, The output signal of the first computing means and the second computing hand And a fourth selecting means for selecting any one of the output signals, and having a plurality of arithmetic units capable of reconfiguring the arithmetic path by external control, and a first data group of the plurality of arithmetic units And the input / output of the second data group is cascade-connected, and the calculation result signal of each arithmetic device is supplied as one data of the third data group of the other device.
[0034]
In the present invention, the first data group is delayed by an amount of delay corresponding to the control signal and output to the next stage arithmetic unit, and the second data group is determined according to the control signal. Second delay means for delaying the output with the delay amount and outputting the result to the next stage arithmetic unit.
[0035]
According to the present invention, the first selection means selects desired data from a plurality of input data according to the control signal, and supplies the selected data to the calculation means. Similarly, desired data is selected from a plurality of input data in accordance with the control signal by the second selection means and supplied to the calculation means.
Then, in the calculation means, calculation according to the instruction of the control signal, for example, binary calculation is performed using the output signal of the first selection means and the output signal of the second selection means.
Further, for example, in the calculation means, the result of the binary operation is a single operation.
[0036]
According to the present invention, the first selection means selects desired data from a plurality of input data according to the control signal, and supplies the selected data to the calculation means. Similarly, the second selection unit selects desired data from a plurality of input data according to the control signal, and the third selection unit selects desired data from the plurality of input data according to the control signal. , Supplied to the computing means.
Then, the calculation means uses the output signal of the first selection means, the output signal of the second selection means, and the output signal of the third selection means to perform calculation according to the instruction of the control signal, for example, three-term calculation. Done.
Further, for example, in the calculation means, the result of the ternary operation is calculated as a single term.
[0037]
According to the present invention, the first selection means selects desired data from a plurality of input data according to the control signal, and supplies the selected data to the calculation means. Similarly, the second selection unit selects desired data from a plurality of input data according to the control signal, and the third selection unit selects desired data from the plurality of input data according to the control signal. The The signals selected by the first selection means and the second selection means are supplied to the first calculation means, and are selected by the first selection means, the second selection means, and the third selection means. The processed signal is supplied to the second calculation means.
Then, in the first calculation means, calculation according to the instruction of the control signal, for example, binary calculation is performed using the output signal of the first selection means and the output signal of the second selection means.
Further, for example, in the first calculation means, the result of the binary operation is a single operation.
Further, the second calculation means uses the output signal of the first selection means, the output signal of the second selection means, and the output signal of the third selection means to calculate according to the instruction of the control signal, for example, 3 A term operation is performed.
Further, for example, in the second computing means, the result of the ternary operation is subjected to a unary operation.
For example, in the fourth selection means, either the output signal of the first calculation means or the output signal of the second calculation means is selected in accordance with the control signal, and is output as the calculation result of the calculation device. .
[0038]
Further, according to the parallel arithmetic device of the present invention, the input / output of the data of the plurality of arithmetic devices is cascade-connected, and the arithmetic result signal of each arithmetic device is one data input of the plurality of data inputs of the other arithmetic devices. Supplied as
As a result, for example, when performing a multinomial operation, each arithmetic processing is assigned to each arithmetic device, and a multinomial operation is performed at a time by cascading the previous operation results.
Therefore, the number of execution cycles is shortened and access to temporary registers is reduced.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0040]
First embodiment
FIG. 1 is a configuration diagram showing a first embodiment of an arithmetic device according to the present invention.
The arithmetic unit 10 in FIG. 1 includes a reconfigurable ALU and a MAC structure arithmetic unit based on configuration information, and includes n (= m + 1) coefficient buses, n (= k + 1) data buses, and cascade input n−. Has one and output data.
Hereinafter, a specific configuration and function of the arithmetic device 10 will be described in order.
[0041]
As shown in FIG. 1, the arithmetic device 10 includes a first selection device (SELA) 11, a second selection device (SELB) 12, a third selection device (SELC) 13, an ALU 14, and an arithmetic unit having a MAC structure. (Hereinafter simply referred to as MAC) 15, fourth selection device (SELE) 16, register (REG) 17, k (for example, k = n−1) FIFOs (First-In First-Out) for coefficient input delay, C0FIFO to CkFIFO) 18-0 to 18-k and m (for example, m = n-1 = k) FIFOs (D0FIFO to DmFIFO) 19-1 to 19-m for data input delay are included as main components. is doing.
[0042]
  The arithmetic unit 10 includes coefficient inputs C0I, C1I,..., CkI, data inputs D0I, D1I,..., DmI, cascade inputs P0, P1,. D0O, D1O, ..., DmO,And arithmeticOperation control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATD, OSFMD, ACCMD, delay control signals C0DL, C1DL,... CkDL, D0DL, D1DL,. Supplied.
[0043]
The first selection device 11 selects coefficient inputs C0I, C1I,..., CkI and data 0 according to the control signal ASEL, and outputs them to the ALU 14 and the MAC 15 as a signal asel_out.
[0044]
The second selection device 12 selects the data inputs D0I, D1I,..., DmI according to the control signal BSEL, and outputs them to the ALU 14 and the MAC 15 as the signal bsel_out.
[0045]
The third selection device 13 selects the cascade inputs P0, P1,..., Pn-2 and data 0 according to the control signal CSEL, and outputs them to the first selection device 11, the ALU 14 and the MAC 15 as the signal csel_out. .
[0046]
The ALU 14 uses alu_acc as an accumulation register, and receives the output signal asel_out of the first selection device 11, the output signal bsel_out of the second selection device 12, and the output signal csel_out of the third selection device 13 as inputs, and the control signal ALUMD , RNDMD, SATDD, OSFMD, and ACCMD, the logical operation is performed, and the result is output to the fourth selection device 16 as a signal alu_out.
[0047]
Specifically, the ALU 14 can select the rounding mode from “0 direction, direction far from 0, positive infinity direction, negative infinity direction, nearest integer” according to the value of the control signal RNDMD, and the control signal SATMD. The saturation bit width can be designated by the value of, and the shift amount can be designated by the value of the control signal OSFMD.
Further, the ALU 14 can select loading of a value into the accumulation register alu_acc and zero initialization according to the value of the control signal ACCMD.
The calculation at the ALU 14 is performed according to one of the following calculations depending on the value of the control signal ALUMD.
[0048]
[Expression 2]
alu_out = asel_out + bsel_out
alu_out = asel_out -bsel_out
alu_out = alu_acc + bsel_out
alu_out = alu_acc -bsel_out
alu_out = ~ bsel_out
alu_out = -bsel_out
alu_out = | bsel_out |
alu_out = | asel_out -bsel_out |
alu_out = asel_out & bsel_out
alu_out = asel_out | bsel_out
alu_out = asel_out ∧ bsel_out
alu_out = MAX (asel_out, bsel_out)
alu_out = MIN (asel_out, bsel_out)
alu_out = Leading ZERO (bsel_out)
alu_out = Leading ONE (bsel_out)
alu_out = ALS (bsel_out)
alu_out = ARS (bsel_out)
alu_out = LLS (bsel_out)
alu_out = LRS (bsel_out)
alu_out = asel_out + bsel_out + csel_out
alu_out = asel_out -bsel_out + csel_out
alu_out = asel_out + bsel_out-csel_out
alu_out = asel_out -bsel_out -csel_out
[0049]
Here, ˜ means bit inversion, − means sign inversion, || means absolute value, & means AND (logical product), | means OR (logical sum), and ∧ means EXOR (exclusive logical sum). MAX is a function that returns the maximum value, MIN is a function that returns the minimum value, Leading ZERO is a function that returns the number of consecutive zeros from the MSB in binary notation, and Leading ONE is an MSB in binary notation , ALS means arithmetic left shift, ARS means arithmetic right shift, LLS means logical left shift, and LRS means logical right shift.
[0050]
The MAC 15 uses mac_acc as an accumulation register, receives the output signal asel_out of the first selection device 11, the output signal bsel_out of the second selection device 12, and the output signal csel_out of the third selection device 13 as inputs, and the control signal MACMD , RNDMD, SATDD, OSFMD, and ACCMD, and outputs the result as a signal mac_out.
[0051]
Specifically, the MAC 15 can select the rounding mode from “0 direction, direction far from 0, positive infinity direction, negative infinity direction, nearest integer” according to the value of the control signal RNDMD, The saturation bit width can be designated by the value of the control signal SATMD, and the shift amount can be designated by the value of the control signal OSFMD. The MAC 15 can also select loading of a value into the accumulation register mac_acc and initialization of zero according to the value of the control signal ACCMD.
The calculation in the MAC 15 is performed according to one of the following calculations depending on the value of the control signal MACMD.
[0052]
[Equation 3]
mac_out = asel_out * bsel_out
mac_out =-(asel_out * bsel_out)
mac_out = asel_out * bsel_out + csel_out
mac_out =-(asel_out * bsel_out) + csel_out
mac_out = asel_out * bsel_out -csel_out
mac_out =-(asel_out * bsel_out) -csel_out
mac_out = asel_out * bsel_out + mac_acc
mac_out =-(asel_out * bsel_out) + mac_acc
mac_out = asel_out * bsel_out -mac_acc
mac_out =-(asel_out * bsel_out) -mac_acc
[0053]
The fourth selection device 16 selects either the output signal alu_out of the ALU 14 or the output signal mac_out of the MAC 15 according to the control signal ESEL, and outputs it to the register 17 as the signal esel_out.
[0054]
The register 17 stores the output signal esel_out of the fourth selection device 16 and outputs the stored data to the second selection device 12 as well as the calculation output C.
[0055]
The C0FIFO 18-0 can be delayed in any cycle depending on the value of the control signal C0DL. The coefficient input C0I is delayed with a cycle corresponding to the value of the control signal C0DL to obtain the coefficient output C0O. Output to the device.
[0056]
The C1 FIFO 18-1 can be delayed in any cycle depending on the value of the control signal C1DL. The coefficient input C1I is delayed with a cycle corresponding to the value of the control signal C1DL to obtain a coefficient output C1O. Output to the device.
[0057]
Similarly, the Ck FIFO 18-k can be arbitrarily delayed by the value of the control signal CkDL. The coefficient input CkI is delayed by a cycle corresponding to the value of the control signal CkDL to obtain the coefficient output CkO. Output to the next device.
[0058]
The D0FIFO 19-0 can be delayed by any cycle depending on the value of the control signal D0DL. The data input D0I is delayed with a cycle corresponding to the value of the control signal D0DL to obtain the data output D0O. Output to the device.
[0059]
The D1 FIFO 19-1 can be delayed in any cycle depending on the value of the control signal D1DL. The data input D1I is delayed with a cycle corresponding to the value of the control signal D1DL to obtain the data output D1O. Output to the device.
[0060]
Similarly, the DmFIFO 19-m can have an arbitrary cycle delay depending on the value of the control signal DmDL, and delays the data input DmI with a cycle corresponding to the value of the control signal DmDL to obtain the data output DmO. Output to the next device.
[0061]
In the present embodiment, the case where the delay is not performed in a predetermined cycle is also included in the definition of delay as delay 0.
[0062]
Next, the operation of the arithmetic unit 10A in which n = 4, the coefficient input / output, the data input / output is 4, and the cascade input is 3, as shown in FIG.
[0063]
Here, the coefficient inputs C0I, C1I, C2I, and C3I are a, b, c, and d, respectively, and the data inputs D0I, D1I, D2I, and D3I are x, y, z, and w, respectively. The cascade inputs P0, P1, and P2 are a * x, a * x + b * y, and a * x + b * y + c * z, respectively.
[0064]
First, a case where C = a * x is obtained will be described.
[0065]
In this case, the control signal ASEL is set so as to select the coefficient input C0I (a) and is supplied to the first selection device 11.
The control signal BSEL is set to select the data input D0I (x) and is supplied to the second selection device 12.
As a result, the coefficient a is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data x is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out.
[0066]
At this time, a control signal MACMD designating multiplication is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient a and the data x, and the result a * x is converted to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x) is selected and the signal esel It is output to the register 17 as out (a * x).
The register 17 stores the calculation result a * x of the MAC 15, and this stored data is output as the calculation output C.
[0067]
Next, a case where C = a * x + b * y is obtained will be described.
[0068]
In this case, the control signal ASEL is set to select the coefficient input C1I (b) and supplied to the first selection device 11.
Further, the control signal BSEL is set so as to select the data input D1I (y) and is supplied to the second selection device 12.
Further, the control signal CSEL is set so as to select the cascade input P0 (a * x) and is supplied to the third selection device 13.
As a result, the coefficient b is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data y is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. Further, the third input device 13 receives the cascade input data a * x from the signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0069]
At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient b and the data y and, as a result, adds b * y and a * x. As a result, the multiplication / addition result a * x + b * y is output from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y) is selected and the signal esel It is output to the register 17 as out (a * x + b * y).
The register 17 stores the calculation result a * x + b * y of the MAC 15, and this stored data is output as the calculation output C.
[0070]
Next, a case where C = a * x + b * y + c * z is obtained will be described.
[0071]
In this case, the control signal ASEL is set to select the coefficient input C2I (c) and supplied to the first selection device 11.
Further, the control signal BSEL is set so as to select the data input D2I (z) and is supplied to the second selection device 12.
Further, the control signal CSEL is set so as to select the cascade input P <b> 1 (a * x + b * y) and is supplied to the third selection device 13.
As a result, the coefficient c is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data z is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. Further, the cascade input data a * x + b * y is received from the third selection device 13 as a signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0072]
At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient c and the data z, and further adds the result c * z and (a * x + b * y). As a result, the multiplication / addition result a * x + b * y + c * z is transferred from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y + c * z) is selected and the signal esel It is output to the register 17 as out (a * x + b * y + c * z).
The register 17 stores the calculation result a * x + b * y + c * z of the MAC 15, and this stored data is output as the calculation output C.
[0073]
Next, a case where C = a * x + b * y + c * z + d * w is obtained will be described.
[0074]
In this case, the control signal ASEL is set to select the coefficient input C3I (d) and supplied to the first selection device 11.
Further, the control signal BSEL is set so as to select the data input D3I (w) and is supplied to the second selection device 12.
Further, the control signal CSEL is set so as to select the cascade input P <b> 2 (a * x + b * y + c * z) and is supplied to the third selection device 13.
As a result, the coefficient d is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data w is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. In addition, the cascade input data a * x + b * y + c * z is received from the third selection device 13 as a signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0075]
At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient d and the data w, and further adds the result d * w and (a * x + b * y + c * z). As a result, the multiplication / addition result a * x + b * y + c * z + d * w is output from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y + c * z + d * w) is selected and the signal esel It is output to the register 17 as out (a * x + b * y + c * z + d * w).
In the register 17, the calculation result a * x + b * y + c * z + d * w of the MAC 15 is stored, and this stored data is output as the calculation output C.
[0076]
As described above, according to the first embodiment, the first selection device 11 that selects the coefficient inputs C0I, C1I,..., CkI and data 0 according to the control signal ASEL and the control signal BSEL. , DmI, and a third selection device 13 for selecting cascade inputs P0, P1,..., Pn-2 and data 0 according to the control signal CSEL. And the output signal asel_out of the first selection device 11, the output signal bsel_out of the second selection device 12, and the output signal csel_out of the third selection device 13 as inputs, and control signals ALUMD, RNDMD, SATD, OSFMD, ACCMD ALU 14 that performs a logical operation in response to the instruction, an output signal asel_out from the first selection device 11, and an output signal from the second selection device 12. sel_out and the output signal csel_out of the third selection device 13 are input to the MAC 15 that performs calculations according to the instructions of the control signals MACMD, RNDMD, SATDD, OSFMD, and ACCMD, and the output signal of the ALU 14 according to the control signal ESEL Since the fourth selection device 16 for selecting either alu_out or the output signal mac_out of the MAC 15 is provided, the arithmetic device itself can be reconfigured from the outside.
[0077]
Therefore, according to the first embodiment, not only can the logic level be optimized, but also there is an advantage that an increase in configuration information can be prevented and an arithmetic unit capable of preventing deterioration in area efficiency as an integrated circuit can be realized.
Further, since the arithmetic device can be reconfigured, not only cascade operations but also parallel operations can be realized with the same hardware. Therefore, it is possible to efficiently execute many parallelizable processes by increasing the number of arithmetic devices.
[0078]
Second embodiment
FIG. 3 is a block diagram showing a second embodiment of the parallel arithmetic device according to the present invention.
[0079]
In the second embodiment, a plurality of (n) arithmetic devices in FIG. 1 are cascade-connected, and arithmetic results of other arithmetic devices are cascade-input, thereby efficiently executing many parallelizable processes. It is configured to do.
[0080]
Each arithmetic unit 10-0 to 10-n-1 (PE0 to PEn-1) is a coefficient input terminal PE. C0I to PE CkI, data input terminal PE D0I to PE DmI, cascade input terminal PE P0-PE Pn-2, coefficient output terminal PE C0-PE CkO, data output terminal PE D0-PE DmO and operation output terminal PE C.
[0081]
  In the arithmetic unit 10-0, the coefficient input terminal PE C0I to PE The coefficients C0I to CkI are supplied to CkI, and the data input terminal PE D0I to PE Data input D0I to DmI is supplied to DmI, and cascade input PE P0-PE Operation output terminals PE of other arithmetic units 10-1 to 10-n-1 are connected to Pn-2. Operation result signals OT1 to OTn-1 output from C are supplied. For example, cascade input PE P0 is supplied with the operation result signal OTn-1 of the final stage arithmetic unit 10-n-1, and the cascade input terminal PE The calculation result signal OT1 of the next stage arithmetic unit 10-1 is supplied to Pn-2.
  In the arithmetic unit 10-0, the coefficient output terminal PE C0-PE Coefficients delayed by a desired delay amount from CkO to C0FIFO 18-0 to CkFIFO 18-k are output as coefficient outputs c00 to ck0 to the next stage arithmetic unit 10-1, and output to the data output terminal PE. D0-PE Data output from DmO by D0FIFO19-0 to DmFIFO19-m by a desired delay amount is output as data output d00-dm0Is output to the next-stage arithmetic unit 10-1.
  In the arithmetic unit 10-0, the arithmetic output terminal PE The calculation result signal OT0 is output from C to the other calculation devices 10-1 to 10-n-1.
  In FIG. 3, arithmetic control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATDMD, OSFMD, ACCMD and delay control signals C0DL, C1DL,... CkDL, D0DL to be supplied to the arithmetic unit 10-0. , D1DL,... DmDL are shown as control signal CTL0 for simplicity.
[0082]
  In the arithmetic unit 10-1, the coefficient input terminal PE C0I to PE The coefficient output c00 to ck0 of the arithmetic unit 10-0 is supplied to CkI, and the data input terminal PE D0I to PE The data output d00 to dm0 of the arithmetic unit 10-0 is supplied to DmI, and the cascade input PE P0-PE Operation output terminals PE of other arithmetic units 10-0, 10-2 (not shown) to 10-n-1 are connected to Pn-2. Operation result signals OT0, OT2 to OTn-1 output from C are supplied. For example, cascade input PE P0 is supplied with the operation result signal OT0 of the preceding arithmetic unit 10-0, and the cascade input terminal PE The calculation result signal OTn-2 of the calculation device 10-n-2 is supplied to Pn-2.
  In the arithmetic unit 10-1, the coefficient output terminal PE C0-PE Coefficients delayed from CkO by C0FIFO 18-0 to CkFIFO 18-k by a desired delay amount are output to the next stage arithmetic unit 10-2 as coefficient outputs c01 to ck1, and are output to the data output terminal PE. D0-PE Data delayed from DmO by D0FIFO19-0 to DmFIFO19-m by a desired delay amount is data output d01-dm1Is output to the next-stage arithmetic unit 10-2.
  In the arithmetic unit 10-1, the arithmetic output terminal PE is used. The calculation result signal OT1 is output from C to the other calculation devices 10-0, 10-2 to 10-n-1.
  In FIG. 3, arithmetic control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATDD, OSFMD, ACCMD, and delay control signals C0DL, C1DL,... CkDL, D0DL to be supplied to the arithmetic unit 10-1. , D1DL,... DmDL are shown as control signals CTL1 for simplicity.
[0083]
  Similarly, in the arithmetic unit 10-i (2 ≦ i ≦ n−2), the coefficient input terminal PE C0I to PE The coefficient outputs c0i-1 to cki-1 of the arithmetic unit 10-i-1 are supplied to CkI, and the data input terminal PE D0I to PE The data outputs d0i-1 to dmi-1 of the arithmetic unit 10-i-1 are supplied to DmI, and the cascade input PE P0-PE Operation output terminals PE of other arithmetic units 10-0 to 10-i-1, 10-i + 1 to 10-n-1 are connected to Pn-2. Operation result signals OT0 to OTi-1 and OTi + 1 to OTn-1 output from C are supplied.
  Further, in the arithmetic unit 10-i, the coefficient output terminal PE C0-PE Coefficients delayed by a desired delay amount from CkO to C0FIFO18-0 to CkFIFO18-k are output as coefficient outputs c0i to cki to the arithmetic unit 10-i + 1 at the next stage and output to the data output terminal PE D0-PE Data delayed from DmO by D0FIFO19-0 to DmFIFO19-m by a desired delay amount is data output d0i ~dmiIs output to the next stage arithmetic unit 10-i + 1.
  In the arithmetic unit 10-i, the arithmetic output terminal PE An operation result signal OTi is output from C to the other arithmetic units 10-0 to 10-i-1, 10-i + 1 to 10-n-1.
  Although not shown, the arithmetic unit 10-i includes arithmetic control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATMD, OSFMD, ACCMD, and delay control signals C0DL, C1DL,... CkDL, D0DL, D1DL, ... DmDL is
[0084]
In the arithmetic unit 10-n-1, the coefficient input terminal PE C0I to PE The coefficient outputs c0n-2 to ckn-2 of the arithmetic unit 10-n-2 are supplied to CkI, and the data input terminal PE D0I to PE The data outputs d0n-2 to dmn-2 of the arithmetic unit 10-n-2 are supplied to DmI, and the cascade input PE P0-PE An arithmetic output terminal PE of another arithmetic unit 10-0 to 10-n-2 is connected to Pn-2. Operation result signals OT0 to OTn-2 output from C are supplied. For example, cascade input PE P0 is supplied with the operation result signal OTn-2 of the previous stage arithmetic unit 10-n-2, and the cascade input terminal PE The calculation result signal OT0 of the calculation device 10-0 is supplied to Pn-2.
Further, in the arithmetic unit 10-n-1, the coefficient output terminal PE C0-PE Coefficient output from CkO and data output terminal PE D0-PE Data output from DmO is not output to other arithmetic units.
In the arithmetic unit 10-n-1, the arithmetic output terminal PE The calculation result signal OTn-1 is output from C to the other calculation devices 10-0 to 10-n-2.
3, calculation control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATDMD, OSFMD, ACCMD, and delay control signals C0DL, C1DL,... CkDL to be supplied to the arithmetic unit 10-n-1. , D0DL, D1DL,... DmDL are shown as control signals CTLn-1 for simplification.
[0085]
Next, the operation of the second embodiment will be described by taking an example in which the number of arithmetic devices to be cascade-connected is 4 (n = 4) as shown in FIG.
Each arithmetic device 10A-0 to 10A-3 in this case has the configuration shown in FIG. Therefore, the operation will be described in association with FIG. 2 and FIG.
Here, a case where the following calculation is performed will be described as an example.
[0086]
[Expression 4]
out = a * x + b * y + c * z + d * w
[0087]
The coefficient inputs C0I, C1I, C2I, and C3I to the arithmetic unit 10A-0 are a, b, c, and d, respectively, and the data inputs D0I, D1I, D2I, and D3I are x, y, z, and w, respectively. To do.
[0088]
First, in the arithmetic unit 10A-0, control is performed by the control signal CTL0 so that the arithmetic result signal OT0 = a * x is calculated.
[0089]
In this case, in the arithmetic unit 10A-0, the control signal ASEL is set so as to select the coefficient input C0I (a) and supplied to the first selection unit 11.
The control signal BSEL is set to select the data input D0I (x) and is supplied to the second selection device 12.
As a result, the coefficient a is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data x is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out.
[0090]
At this time, a control signal MACMD designating multiplication is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient a and the data x, and the result a * x is converted to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x) is selected and the signal esel It is output to the register 17 as out (a * x).
In the register 17, the calculation result a * x of the MAC 15 is stored, and this stored data is stored in the calculation output terminal PE. As a calculation result signal OT0 from C, the cascade input PE of the arithmetic unit 10A-1 P0, cascade input PE of arithmetic unit 10A-2 P1 and cascade input PE of arithmetic device 10A-3 Output to P2.
[0091]
In the arithmetic unit 10A-0, the coefficients a, b, c and d delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are used as the coefficient output terminal PE. C0-PE Coefficient input terminal PE of the next stage arithmetic unit 10A-1 as coefficient outputs c00 to c30 from C3O C0I to PE Data x, y, z, and w output to C3I and delayed by a desired delay amount in D0FIFO19-0 to D3FIFO19-3 are data output terminals PE. D0-PE The data input terminal PE of the next-stage arithmetic unit 10A-1 as data outputs d00 to d30 from D3O D0I to PE Is output to D3I.
[0092]
Next, in the arithmetic unit 10A-1, control is performed by the control signal CTL1 so that the arithmetic result signal OT1 = OT0 + b * y = a * x + b * y is performed.
[0093]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c10 (b) of the arithmetic unit 10A-0 supplied to C1I is set to be selected and supplied to the first selection unit 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d10 (y) of the arithmetic device 10A-0 supplied to D1I is set to be selected and supplied to the second selection device 12.
Further, the control signal CSEL is input to the cascade input terminal PE. The operation result signal OT0 (a * x) of the operation device 10A-0 supplied to P0 is set to be selected and supplied to the third selection device 13.
As a result, the coefficient b is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data y is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. Further, the third input device 13 receives the cascade input data a * x from the signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0094]
At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient b and the data y and, as a result, adds b * y and a * x. As a result, the multiplication / addition result a * x + b * y is output from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y) is selected and the signal esel It is output to the register 17 as out (a * x + b * y).
The register 17 stores the calculation result a * x + b * y of the MAC 15, and the stored data is stored in the calculation output terminal PE. As a calculation result signal OT1 from C, the cascade input PE of the arithmetic unit 10A-0 P2, cascade input PE of arithmetic unit 10A-2 P0 and cascade input PE of arithmetic device 10A-3 Output to P1.
[0095]
  In the arithmetic unit 10A-1, the coefficients a, b, c and d delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are used as the coefficient output terminal PE. C0-PE As coefficient outputs c01 to c31 from C3O, the coefficient input terminal PE of the next stage arithmetic unit 10A-2 C0I to PE Data x, y, z, w output to C3I and delayed by a desired delay amount by D0FIFO19-0 to DmFIFO19-3 are data output terminals PE. D0-PE As the data outputs d01 to d31 from D3O, the next stage arithmetic unit 10A-2Data input terminal PE D0I to PE Is output to D3I.
[0096]
Next, in the arithmetic unit 10A-2, control is performed by the control signal CTL2 so that the arithmetic result signal OT2 = OT1 + c * z = a * x + b * y + c * z is performed.
[0097]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c21 (c) of the arithmetic device 10A-1 supplied to C2I is set to be selected and supplied to the first selection device 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d21 (z) of the arithmetic device 10A-1 supplied to D2I is set to be selected and supplied to the second selection device 12.
Further, the control signal CSEL is input to the cascade input terminal PE. The calculation result signal OT1 (a * x + b * y) of the calculation device 10A-1 supplied to P0 is set to be selected and supplied to the third selection device 13.
As a result, the coefficient c is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data z is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. Further, the cascade input data a * x + b * y is received from the third selection device 13 as a signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0098]
  At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient c and the data z, and further adds the result c * z and (a * x + b * y). As a result, the multiplication / addition result a * x + b * y + c * z is transferred from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
  The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y + c * z) is selected and the signal esel It is output to the register 17 as out (a * x + b * y + c * z).
  In the register 17, the calculation result a * x + b * y + c * z of the MAC 15 is stored, and this stored data is stored in the calculation output terminal PE. As a calculation result signal OT2 from C, the cascade input PE of the arithmetic unit 10A-0 P1, arithmetic unit 10A-1Cascade input PE P2 and cascade input PE of arithmetic device 10A-3 Output to P0.
[0099]
In the arithmetic unit 10A-2, the coefficients a, b, c and d delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are used as the coefficient output terminal PE. C0-PE As coefficient outputs c02 to c32 from C3O, the coefficient input terminal PE of the next stage arithmetic unit 10A-3 C0I to PE Data x, y, z, w output to C3I and delayed by a desired delay amount by D0FIFO19-0 to DmFIFO19-3 are data output terminals PE. D0-PE Data input terminal PE of the next stage arithmetic unit 10A-3 as data outputs d02 to d32 from D3O D0I to PE Is output to D3I.
[0100]
Next, in the arithmetic unit 10A-3, control is performed by the control signal CTL3 so that the arithmetic result signal OT3 = OT2 + d * w = a * x + b * y + c * z + d * w is performed.
[0101]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c32 (d) of the arithmetic unit 10A-2 supplied to C3I is set to be selected and supplied to the first selection unit 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d32 (w) of the arithmetic device 10A-2 supplied to D3I is set to be selected and supplied to the second selection device 12.
Further, the control signal CSEL is input to the cascade input terminal PE. The calculation result signal OT2 (a * x + b * y + c * z) of the calculation device 10A-2 supplied to P0 is set to be selected and supplied to the third selection device 13.
As a result, the coefficient d is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data w is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. In addition, the cascade input data a * x + b * y + c * z is received from the third selection device 13 as a signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0102]
At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient d and the data w, and further adds the result d * w and (a * x + b * y + c * z). As a result, the multiplication / addition result a * x + b * y + c * z + d * w is output from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (a * x + b * y + c * z + d * w) is selected and the signal esel It is output to the register 17 as out (a * x + b * y + c * z + d * w).
In the register 17, the calculation result a * x + b * y + c * z + d * w of the MAC 15 is stored, and this stored data is stored in the calculation output terminal PE. C outputs a calculation result signal OT3 as a desired calculation result out, and the cascade input PE of the calculation device 10A-0 P0, cascade input PE of arithmetic unit 10A-2 P1 and cascade input PE of arithmetic device 10A-2 Output to P2.
[0103]
In FIG. 2, the delay control signals C0DL, C1DL, C2DL, and C3DL shown in FIG. 4 are supplied to the C0 FIFOs 18-0 to C3 FIFO 18-3 so that all delays are zero.
Further, the delay control signal D0DL is supplied to the D0 FIFO 19-0 so that the delay becomes zero, the delay control signal D1DL is supplied to the D1 FIFO 19-1 so that the delay becomes 1, and the delay control signal D2DL becomes the delay 2 The delay control signal D3DL is supplied to the D3 FIFO 19-3 so that the delay 3 is obtained.
[0104]
As described above, according to the second embodiment, the first selection device 11 that selects the coefficient inputs C0I, C1I,..., CkI and data 0 according to the control signal ASEL, and the control signal BSEL. , DmI, and a third selection device 13 for selecting cascade inputs P0, P1,..., Pn-2 and data 0 according to the control signal CSEL. And the output signal asel_out of the first selection device 11, the output signal bsel_out of the second selection device 12, and the output signal csel_out of the third selection device 13 as inputs, and control signals ALUMD, RNDMD, SATD, OSFMD, ACCMD ALU 14 that performs a logical operation in response to the instruction, an output signal asel_out from the first selection device 11, and an output signal from the second selection device 12. sel_out and the output signal csel_out of the third selection device 13 are input to the MAC 15 that performs calculations according to the instructions of the control signals MACMD, RNDMD, SATDD, OSFMD, and ACCMD, and the output signal of the ALU 14 according to the control signal ESEL The fourth selection device 16 that selects either alu_out or the output signal mac_out of the MAC 15 can be delayed by any cycle depending on the value of the delay control signals C0DL to CkDL, and the coefficient input is changed to the value of the delay control signals C0DL to CkDL. The cycle is delayed by a corresponding cycle, the coefficient output is obtained, C0FIFO18-0 to CkFIFO18-k to be output to the next stage device, and the control signals D0DL to DmDL can be delayed arbitrarily, and the data input Cycle according to the values of the delay control signals D0DL to DmDL Are provided with a plurality of arithmetic units 10-0 to 10-n-1 having D0FIFO 19-0 to DmFIFO 19-m to obtain data output and output to the next stage device. -10-n-1 coefficients and data inputs / outputs are cascade-connected, and the operation result signals OT0 to OTn-1 of each arithmetic unit are used as cascade inputs PE_P0, PE_P1,..., PE_Pn-2 of other units Since it is configured to supply, the arithmetic unit itself can be reconfigured from the outside.
[0105]
Therefore, according to the second embodiment, similarly to the first embodiment described above, not only can the logic level be optimized, but also an increase in configuration information can be prevented, and the area efficiency as an integrated circuit can be deteriorated. There exists an advantage which can implement | achieve the arithmetic unit which can be prevented.
Further, since the arithmetic device can be reconfigured, not only cascade operations but also parallel operations can be realized with the same hardware. Therefore, it is possible to efficiently execute many parallelizable processes by increasing the number of arithmetic devices.
[0106]
Further, in a DSP having MAC or ALU of 1 or 2, when performing an operation of MEMW = ax + by + cz + dw, it is necessary to write back data to a temporary register to obtain an operation result. According to this, MEMW operations can be performed at one time by assigning operations of ax, by, cz, and dw to the respective arithmetic devices, and further cascading the previous operation results.
Therefore, the number of execution cycles is shortened. Further, since access to the temporary register is reduced, there is an advantage that power consumption can be suppressed.
[0107]
Third embodiment
FIG. 5 is a block diagram showing a third embodiment of the arithmetic device according to the present invention.
[0108]
The computing device 20 in FIG. 5 is a computing device that can be reconfigured based on the configuration information, and is configured to perform 4-input 4-output computation and to perform butterfly computation and shift computation simultaneously.
[0109]
This computing device 20 includes a shift computing unit (SFT0) 21-0 as a single term computing means, a shift computing unit (SFT1) 21-1, an input selection device (RSEL0) 22-0, and an input selection device (RSEL1) 22-. 1, 2-input 2-output butterfly calculator (BTF0) 23, output selection device (DSEL0) 24-0, output selection device (DSEL1) 24-1, output selection device (WSEL0) 25-0, and output selection device ( WSEL1) 25-1.
[0110]
The arithmetic unit 20 has data inputs MEMR0, MEMR1, I0, I1 and data outputs MEMW0, MEMW1, D0, D1, and control signals BTFMD0, R0SEL, R1SEL, W0SEL, W1SEL for reconfiguration and the like. , D0SEL, D1SEL are supplied.
[0111]
The shift calculator 21-0 shifts the value of the data input MEMR0 by unary operation according to the control signal SFT0MD, specifically, by an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT0MD. The calculation is performed and the result is output to the input selection device 22-0 and the output selection device 24-0. Note that, for example, when the shift amount indicated by the control signal SFT0MD is zero, the shift calculator 21-0 outputs the data input MEMR0 as it is without performing the shift calculation.
[0112]
The shift computing unit 21-1 shifts the value of the data input MEMR1 by an unary operation according to the control signal SFT1MD, specifically, an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT1MD. The calculation is performed, and the result is output to the input selection device 22-1 and the output selection device 24-1. Note that, for example, when the shift amount indicated by the control signal SFT1MD is zero, the shift calculator 21-1 does not perform the shift calculation and outputs the data input MEMR1 as it is.
[0113]
The input selection device 22-0 selects either the output data of the shift calculator 21-0 or the data input I0 in accordance with the control signal R0SEL, and the signal r0sel. The result is output to the butterfly calculator 23 as out.
[0114]
The input selection device 22-1 selects either the output data of the shift calculator 21-1 or the data input I1 according to the control signal R1SEL, and the signal r1sel The result is output to the butterfly calculator 23 as out.
[0115]
The butterfly computing unit 23 receives the output signal r0sel of the input selection device 22-0 at the input terminal DA. out and the output signal r1sel of the input selection device 22-1 of the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD0 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf0a. output to the output selection devices 24-0 and 25-0 as the out, and the other operation result is output from the output terminal OB to the signal btf0b. It outputs to the output selection apparatus 24-1 and 25-1 as out.
[0116]
Specifically, the butterfly calculator 23 selectively performs any of the following calculations depending on the value of the control signal BTFMD0.
[0117]
[Equation 5]

[0118]
In response to the control signal D0SEL, the output selection device 24-0 outputs the output signal (for example, MEMR0) of the shift computing unit 21-0 and the output signal btf0a of the butterfly computing unit 23. Either out is selected and output as a signal D0.
[0119]
The output selection device 24-1 outputs the output signal (for example, MEMR1) of the shift computing unit 21-1 and the output signal btf0b of the butterfly computing unit 23 according to the control signal D1SEL. Either out is selected and output as the signal D1.
[0120]
In response to the control signal W0SEL, the output selection device 25-0 outputs the data input I0 and the output signal btf0a of the butterfly calculator 23. Either out is selected and output as the signal MEMW0.
[0121]
In response to the control signal W1SEL, the output selection device 25-1 receives the data input I1 and the output signal btf0b of the butterfly calculator 23. Either out is selected and output as the signal MEMW1.
[0122]
Next, the operation according to the above configuration will be described.
here,
D0 = MEMR0,
D1 = MEMR0−MEMR1,
MEMW0 = MEMR0 + MEMR1,
MEMW1 = I1
It is assumed that the operation of
[0123]
For example, the shift amounts of the shift computing units 21-0 and 21-1 are set to zero by the control signals SFT0MD and SFT1MD.
Therefore, the output of the shift computing unit 21-0 becomes MEMR0 and is supplied to the input selection device 22-0 and the output selection device 24-0.
Similarly, the output of the shift computing unit 21-1 becomes MEMR1 and is supplied to the input selection device 22-1 and the output selection device 24-1.
[0124]
The input selection device 22-0 is controlled by the control signal R0SEL to select the output signal of the shift computing unit 21-0, that is, MEMR0, and the selected data MEMR0 is the signal r0sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23.
Further, the input selection device 22-1 is controlled by the control signal R1SEL to select the output signal of the shift computing unit 21-1, that is, MEMR1, and the selected data MEMR1 is the signal r1sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23.
[0125]
The butterfly computing unit 23 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD0 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23, the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB are added, and the result (MEMR0 + MEMR1) is output from the output terminal OA to the signal btf0a. As out, it is output to the output selection devices 24-0 and 25-0.
In the butterfly computing unit 23, the difference between the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB is taken, and the result (MEMR0−MEMR1) is output from the output terminal OB. btf0b As out, it is output to the output selection devices 24-1 and 25-1.
[0126]
In the output selection device 24-0, the output signal (MEMR0) of the shift calculator 21-0 and the output signal btf0a of the butterfly calculator 23 are displayed. Out of (= MEMR0 + MEMR1), the control signal D0SEL is supplied so as to select the output signal (MEMR0) of the shift computing unit 21-0, and the selected data is output as signal D0 = MEMR0.
[0127]
In the output selection device 25-0, the data input I0 and the output signal btf0a of the butterfly calculator 23 are displayed. out (= MEMR0 + MEMR1), the output signal btf0a of the butterfly calculator 23 The control signal W0SEL is supplied so as to select out, and the selected data is output as a signal MEMW0 = MEMR0 + MEMR1.
[0128]
In the output selection device 25-1, the data input I1 and the output signal btf0b of the butterfly calculator 23 are displayed. Out of (= MEMR0−MEMR1), the control signal W1SEL is supplied so as to select the data input I1, and the selected data is output as the signal MEMW1 = I1.
[0129]
In the output selection device 24-1, the output signal (MEMR1) of the shift calculator 21-1 and the output signal btf0b of the butterfly calculator 23 are displayed. out (= MEMR0−MEMR1), the output signal btf0b of the butterfly calculator 23 The control signal D1SEL is supplied so as to select out, and the selected data is output as a signal D1 = MEMR0-MEMR1.
[0130]
As described above, according to the third embodiment, the shift arithmetic unit 21-0 that performs an operation of shifting the value of the data input MEMR0 by an arbitrary bit to the left or right according to the value indicated by the control signal SFT0MD; The shift arithmetic unit 21-1 performs an operation of shifting the value of the data input MEMR1 by an arbitrary bit to the left or right according to the value indicated by the control signal SFT1MD, and the shift arithmetic unit 21-0 according to the control signal R0SEL. Select either output data or data input I0, signal r0sel According to the input selection device 22-0 to be output as out and the control signal R1SEL, either the output data of the shift computing unit 21-1 or the data input I1 is selected, and the signal r1sel is selected. The input selection device 22-1 that outputs as out and the output signal r0sel of the input selection device 22-0 at the input terminal DA. out is input, and the output signal r1sel of the input selection device 22-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD0 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf0a. output to the output selection devices 24-0 and 25-0 as the out, and the other operation result is output from the output terminal OB to the signal btf0b. butterfly calculator 23 output to output selection devices 24-1 and 25-1 as out, and output signal btf0a of shift calculator 21-0 and butterfly calculator 23 in accordance with control signal D0SEL The output selection device 24-0 that selects any one of out and outputs it as the signal D0, and the output signal btf0b of the shift calculator 21-1 and the output signal btf0b of the butterfly calculator 23 according to the control signal D1SEL The output selection device 24-1 that selects one of out and outputs it as the signal D1, and the output signal btf0a of the data input I0 and the butterfly computing unit 23 according to the control signal W0SEL The output selection device 25-0 that selects any one of out and outputs it as the signal MEMW0, and the output signal btf0b of the data input I1 and the butterfly calculator 23 according to the control signal W1SEL Since the output selection device 25-1 that selects any of “out” and outputs it as the signal MEMW 1 is provided, the following effects can be obtained.
[0131]
When performing multi-input and multi-output calculations such as butterfly calculations, calculations such as y0 = x0 + x1, y1 = x0−x1 can be performed simultaneously.
For this reason, x0 and x1 may be read once as input data. Therefore, there is an advantage that the access efficiency to the memory / register is improved.
In addition to the dedicated hardware, there is an advantage that a configuration that can flexibly perform calculations such as y0 = x0 + x1 + x2 + x3 in addition to y0 = x0 + x1 and y1 = x0−x1 can be easily realized.
[0132]
In addition, since the arithmetic device itself can be reconfigured from the outside, not only can the logic level be optimized, but also an arithmetic device that can prevent an increase in configuration information and a reduction in area efficiency as an integrated circuit can be realized. There are advantages.
[0133]
Fourth embodiment
FIG. 6 is a block diagram showing a fourth embodiment of the arithmetic device according to the present invention.
[0134]
The arithmetic device 20A in FIG. 6 is an arithmetic device that can be reconfigured based on the configuration information, and is configured to perform 8-input 8-output arithmetic and execute butterfly arithmetic and shift arithmetic simultaneously.
[0135]
This computing device 20A includes a shift computing unit (SFT0) 21A-0, a shift computing unit (SFT1) 21A-1, a shift computing unit (SFT2) 21A-2, a shift computing unit (SFT3) 21A-3, an input selection device ( RSEL0) 22A-0, input selection device (RSEL1) 22A-1, input selection device (RSEL2) 22A-2, input selection device (RSEL3) 22A-3, butterfly calculator (BTF0) 23A-0, butterfly calculator ( BTF1) 23A-1, output selection device (DSEL0) 24A-0, output selection device (DSEL1) 24A-1, output selection device (DSEL2) 24A-2, output selection device (DSEL3) 24A-3, output selection device ( WSEL0) 25A-0, output selection device (WSEL1) 25A-1, output selection device (WSEL2) 25A-2, and And an output selection device (WSEL3) 25A-3.
[0136]
The arithmetic unit 20A has data inputs MEMR0, MEMR1, MEMR2, MEMR3, I0, I1, I2, I3, and data outputs MEMW0, MEMW1, MEMW2, MEMW3, D0, D1, D2, D3, and again. Control signals BTFMD0, BTFMD1, R0SEL, R1SEL, R2SEL, R3SEL, W0SEL, W1SEL, W2SEL, W3SEL, D0SEL, D1SEL, D2SEL, D3SEL for configuration are supplied.
[0137]
The shift calculator 21A-0 shifts the value of the data input MEMR0 by a single operation according to the control signal SFT0MD, specifically, by an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT0MD. The operation is performed and the result is obtained as signal sft0. It is output to the input selection device 22A-0 and the output selection device 24A-0 as out. Note that, for example, when the shift amount indicated by the control signal SFT0MD is zero, the shift calculator 21A-0 does not perform shift calculation and outputs the data input MEMR0 as it is.
[0138]
The shift calculator 21A-1 shifts the value of the data input MEMR1 by an unary operation according to the control signal SFT1MD, specifically, by an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT1MD. The operation is performed and the result is obtained as signal sft1. It is output to the input selection device 22A-1 and the output selection device 24A-1 as out. Note that, for example, when the shift amount indicated by the control signal SFT1MD is zero, the shift calculator 21A-1 does not perform the shift calculation and outputs the data input MEMR1 as it is.
[0139]
The shift calculator 21A-2 shifts the value of the data input MEMR2 by unary operation according to the control signal SFT2MD, specifically, by an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT2MD. The result is calculated and the result is signal sft2 It is output to the input selection device 22A-2 and the output selection device 24A-2 as out. Note that, for example, when the shift amount indicated by the control signal SFT2MD is zero, the shift calculator 21A-2 outputs the data input MEMR2 as it is without performing the shift calculation.
[0140]
The shift calculator 21A-3 shifts the value of the data input MEMR3 by unary operation according to the control signal SFT3MD, specifically, by an arbitrary bit to the left or right according to the value (shift amount) indicated by the control signal SFT3MD. The operation is performed and the result is obtained as signal sft3. It is output to the input selection device 22A-3 and the output selection device 24A-3 as out. Note that, for example, when the shift amount indicated by the control signal SFT3MD is zero, the shift calculator 21A-3 outputs the data input MEMR3 as it is without performing the shift calculation.
[0141]
The input selection device 22A-0 selects either the output data of the shift calculator 21A-0 or the data input I0 according to the control signal R0SEL, and the signal r0sel. The result is output to the butterfly calculator 23A-0 as out.
[0142]
The input selection device 22A-1 selects either the output data of the shift computing unit 21A-1 or the data input I1 according to the control signal R1SEL, and the signal r1sel The result is output to the butterfly calculator 23A-0 as out.
[0143]
The input selection device 22A-2 selects either the output data of the shift computing unit 21A-2 or the data input I2 according to the control signal R2SEL, and the signal r2sel It outputs to butterfly computing unit 23A-1 as out.
[0144]
The input selection device 22A-3 selects either the output data of the shift computing unit 21A-3 or the data input I3 according to the control signal R3SEL, and the signal r3sel It outputs to butterfly computing unit 23A-1 as out.
[0145]
The butterfly computing unit 23A-0 receives the output signal r0sel of the input selection device 22A-0 at the input terminal DA. out is input, and the output signal r1sel of the input selection device 22A-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD0 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf0a. output to the output selection devices 24A-0 and 25A-0 as the out, and the other operation result is output from the output terminal OB to the signal btf0b. The output is output to the output selection devices 24A-1 and 25A-1.
[0146]
Specifically, the butterfly calculator 23A-0 selectively performs any of the following calculations depending on the value of the control signal BTFMD0.
[0147]
[Formula 6]

[0148]
The butterfly calculator 23A-1 receives the output signal r2sel of the input selection device 22A-2 at the input terminal DA. out is input, and the output signal r3sel of the input selection device 22A-3 is input to the input terminal DB. out is input, an operation is performed according to an instruction of the control signal BTFMD1 supplied to the control terminal CTL, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf1a. output to the output selection devices 24A-2 and 25A-2, and the other operation result is output from the output terminal OB to the signal btf1b. It outputs to output selection device 24A-3 and 25A-3 as out.
[0149]
Specifically, the butterfly calculator 23A-1 selectively performs any of the following calculations depending on the value of the control signal BTFMD1.
[0150]
[Expression 7]

[0151]
The output selection device 24A-0 outputs the output signal sft0 of the shift computing unit 21A-0 according to the control signal D0SEL. out (for example, MEMR0) and the output signal btf0a of the butterfly calculator 23A-0 Either out is selected and output as a signal D0.
[0152]
The output selection device 24A-1 outputs the output signal sft1 of the shift computing unit 21A-1 according to the control signal D1SEL. out (for example, MEMR1) and the output signal btf0b of the butterfly calculator 23A-0 Either out is selected and output as the signal D1.
[0153]
The output selection device 24A-2 outputs the output signal sft2 of the shift computing unit 21A-2 according to the control signal D2SEL. out (for example, MEMR2) and the output signal btf1a of the butterfly calculator 23A-1 Either out is selected and output as the signal D2.
[0154]
The output selection device 24A-3 outputs the output signal sft3 of the shift computing unit 21A-3 according to the control signal D3SEL. out (for example, MEMR3) and the output signal btf1b of the butterfly calculator 23A-1 Either out is selected and output as a signal D3.
[0155]
In response to the control signal W0SEL, the output selection device 25A-0 outputs the data input I0 and the output signal btf0a of the butterfly calculator 23A-0. Either out is selected and output as the signal MEMW0.
[0156]
In response to the control signal W1SEL, the output selection device 25A-1 receives the data input I1 and the output signal btf0b of the butterfly calculator 23A-0. Either out is selected and output as the signal MEMW1.
[0157]
In response to the control signal W2SEL, the output selection device 25A-2 receives the data input I2 and the output signal btf1a of the butterfly calculator 23A-1. Either out is selected and output as the signal MEMW2.
[0158]
In response to the control signal W3SEL, the output selection device 25A-3 receives the data input I3 and the output signal btf1b of the butterfly calculator 23A-1. Either out is selected and output as the signal MEMW3.
[0159]
Next, the operation according to the above configuration will be described.
here,
D1 = MEMR0−MEMR1,
D3 = MEMR2-MEMR3
MEMW0 = MEMR0 + MEMR1,
MEMW2 = MEMR2 + MEMR3
MEMW1 = I1
MEMW3 = I3
It is assumed that the operation of
[0160]
For example, the shift amounts of the shift calculators 21A-0, 21A-1, 21A-2, 21A-3 are set to zero by the control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD.
Therefore, the output signal sft0 of the shift calculator 21A-0 out becomes MEMR0 and is supplied to the input selection device 22A-0 and the output selection device 24A-0.
Similarly, the output signal sft1 of the shift calculator 21A-1 out becomes MEMR1 and is supplied to the input selection device 22A-1 and the output selection device 24A-1.
Output signal sft2 of shift computing unit 21A-2 out becomes MEMR2 and is supplied to the input selection device 22A-2 and the output selection device 24A-2.
Then, the output signal sft3 of the shift computing unit 21A-3 out becomes MEMR3 and is supplied to the input selection device 22A-3 and the output selection device 24A-3.
[0161]
The input selection device 22A-0 is controlled by the control signal R0SEL to select the output signal of the shift computing unit 21A-0, that is, MEMR0, and the selected data MEMR0 is the signal r0sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23A-0.
The input selection device 22A-1 is controlled by the control signal R1SEL to select the output signal of the shift computing unit 21A-1, that is, MEMR1, and the selected data MEMR1 is the signal r1sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23A-0.
[0162]
The input selection device 22A-2 is controlled to select the output signal of the shift computing unit 21A-2, that is, MEMR2, by the control signal R2SEL, and the selected data MEMR2 is the signal r2sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23A-1.
In the input selection device 22A-3, the control signal R3SEL is controlled so as to select the output signal of the shift computing unit 21A-3, that is, MEMR3, and the selected data MEMR3 is the signal r3sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23A-1.
[0163]
The butterfly computing unit 23A-0 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD0 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23A-0, the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB are added, and the result (MEMR0 + MEMR1) is output from the output terminal OA to the signal btf0a. As out, it is output to the output selection devices 24A-0 and 25A-0.
In the butterfly calculator 23A-0, the difference between the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB is taken, and the result (MEMR0-MEMR1) is the output terminal OB. To signal btf0b As out, it is output to the output selection devices 24A-1 and 25A-1.
[0164]
Similarly, the butterfly calculator 23A-1 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD1 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23A-1, the data MEMR2 supplied to the input terminal DA and the data MEMR3 supplied to the input terminal DB are added, and the result (MEMR2 + MEMR3) is output from the output terminal OA to the signal btf1a. As out, it is output to the output selection devices 24A-2 and 25A-2.
In the butterfly computing unit 23A-1, the difference between the data MEMR2 supplied to the input terminal DA and the data MEMR3 supplied to the input terminal DB is taken, and the result (MEMR2-MEMR3) is the output terminal OB. To signal btf1b As out, it is output to the output selection devices 24A-3 and 25A-3.
[0165]
In the output selection device 24A-1, the output signal (MEMR1) of the shift computing unit 21A-1 and the output signal btf0b of the butterfly computing unit 23A-0 out (= MEMR0−MEMR1), the output signal btf0b of the butterfly calculator 23A-0 The control signal D1SEL is supplied so as to select out, and the selected data is output as a signal D1 = MEMR0-MEMR1.
[0166]
Further, in the output selection device 25A-0, the data input I0 and the output signal btf0a of the butterfly calculator 23A-0. out (= MEMR0 + MEMR1), the output signal btf0a of the butterfly calculator 23A-0 The control signal W0SEL is supplied so as to select out, and the selected data is output as a signal MEMW0 = MEMR0 + MEMR1.
[0167]
In the output selection device 25A-1, the data input I1 and the output signal btf0b of the butterfly calculator 23A-0 Out of (= MEMR0−MEMR1), the control signal W1SEL is supplied so as to select the data input I1, and the selected data is output as the signal MEMW1 = I1.
[0168]
In the output selection device 24A-3, the output signal (MEMR3) of the shift computing unit 21A-3 and the output signal btf1b of the butterfly computing unit 23A-1 out (= MEMR2−MEMR3), the output signal btf1b of the butterfly calculator 23B-1 The control signal D3SEL is supplied so as to select out, and the selected data is output as signal D3 = MEMR2−MEMR3.
[0169]
In the output selection device 25A-2, the data input I2 and the output signal btf1a of the butterfly calculator 23A-1 out (= MEMR2 + MEMR3), the output signal btf1a of the butterfly calculator 23A-1 The control signal W2SEL is supplied so as to select out, and the selected data is output as a signal MEMW2 = MEMR2 + MEMR3.
[0170]
Further, in the output selection device 25A-3, the data input I3 and the output signal btf1b of the butterfly calculator 23A-1 Out of (= MEMR2−MEMR3), the control signal W3SEL is supplied so as to select the data input I3, and the selected data is output as the signal MEMW3 = I3.
[0171]
According to the 8-input 8-output arithmetic device 20A according to the fourth embodiment, it is possible to obtain the same effects as the effects of the third embodiment described above.
[0172]
Fifth embodiment
FIG. 7 is a block diagram showing a fifth embodiment of the arithmetic device according to the present invention.
[0173]
The fifth embodiment is different from the fourth embodiment described above in that the output signal btf0a of the butterfly calculator 23A-0 is input to the input terminal DA. out and the output signal btf1a of the butterfly calculator 23A-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD2 supplied to the control terminal CTL is performed to obtain two operation results, and one operation result is obtained from the output terminal OA as a signal btf2a output to the output selection devices 25B-0 and 25B-2, and the other operation result is output from the output terminal OB to the signal btf2b. A butterfly computing unit 23A-2 for outputting to the output selecting devices 25B-1 and 25B-3 as out is provided, and three butterfly computing units are arranged in a so-called multistage and connected in a tree shape.
[0174]
The butterfly calculator 23B-2 according to the fifth embodiment selectively performs any of the following calculations depending on the value of the control signal BTFMD2.
[0175]
[Equation 8]

[0176]
In the fifth embodiment, the output selection devices 25B-0 to 25B-3 select one data from the three input data according to the control signals W0SEL to W3SEL, and output them as signals MEMW0 to MEMW3. It is configured to do.
[0177]
In response to the control signal W0SEL, the output selection device 25B-0 outputs the data input I0 and the output signal btf0a of the butterfly calculator 23A-0. out and the output signal btf2a of the butterfly calculator 23B-2 One of “out” is selected and output as a signal MEMW0.
[0178]
In response to the control signal W1SEL, the output selection device 25B-1 outputs the data input I1 and the output signal btf0b of the butterfly calculator 23A-0. out and the output signal btf2b of the butterfly calculator 23B-2 Either out is selected and output as the signal MEMW1.
[0179]
In response to the control signal W2SEL, the output selection device 25B-2 outputs the data input I2 and the output signal btf1a of the butterfly calculator 23A-1. out and the output signal btf2a of the butterfly calculator 23B-2 Either out is selected and output as the signal MEMW2.
[0180]
In response to the control signal W3SEL, the output selection device 25B-3 receives the data input I3 and the output signal btf1b of the butterfly calculator 23A-1. out and the output signal btf2b of the butterfly calculator 23B-2 Either out is selected and output as the signal MEMW3.
[0181]
Since other configurations and functions are the same as those of FIG. 6 according to the fourth embodiment, the same components as those of FIG. 6 are denoted by the same reference numerals in FIG.
[0182]
In such a configuration, for example, the output signal btf0a of the butterfly calculator 23A-0 out is (MEMR0 + MEMR1), and the output signal btf1a of the butterfly calculator 23A-1 When out is (MEMR2 + MEMR3), for example, the output signal btf2a of the butterfly calculator 23B-2 out becomes (MEMR0 + MEMR1 + MEMR2 + MEMR3), and the output signal btf2b out becomes (MEMR0 + MEMR1-MEMR2-MEMR3).
[0183]
Then, in the output selection device 25B-0, the output signal btf2a of the butterfly calculator 23B-2 according to the control signal W0SEL. By controlling to select out, the signal MEMW0 is output as (MEMR0 + MEMR1 + MEMR2 + MEMR3).
Similarly, in the output selection device 25B-2, the output signal btf2a of the butterfly computing unit 23B-2 according to the control signal W2SEL. By controlling to select out, the signal MEMW2 is output as (MEMR0 + MEMR1 + MEMR2 + MEMR3).
[0184]
Further, in the output selection device 25B-1, the output signal btf2b of the butterfly calculator 23B-2 according to the control signal W1SEL. By controlling to select out, the signal MEMW1 is output as (MEMR0 + MEMR1-MEMR2-MEMR3).
Similarly, in the output selection device 25B-3, in response to the control signal W3SEL, the output signal btf2b of the butterfly calculator 23B-2 By controlling to select out, the signal MEMW3 is output as (MEMR0 + MEMR1-MEMR2-EMR3).
[0185]
Since other configurations and operations are the same as those of the above-described fourth embodiment, description thereof is omitted here.
[0186]
According to the fifth embodiment, not only can the same effect as that of the fourth embodiment described above be obtained, but also there is an advantage that more advanced and complicated calculations can be easily performed.
[0187]
Sixth embodiment
FIG. 8 is a block diagram showing a sixth embodiment of the arithmetic device according to the present invention.
[0188]
The arithmetic device 20C in FIG. 8 is a reconfigurable arithmetic device based on configuration information, and is configured to perform a 16-input 16-output operation and perform a butterfly operation.
[0189]
The arithmetic device 20C includes an input selection device (RSEL0) 22C-0, an input selection device (RSEL1) 22C-1, an input selection device (RSEL2) 22C-2, an input selection device (RSEL3) 22C-3, an input selection device ( RSEL4) 22C-4, input selection device (RSEL5) 22C-5, input selection device (RSEL6) 22C-6, input selection device (RSEL7) 22C-7, input selection device (BSEL0) 22C-8, input selection device ( BSEL1) 22C-9, input selection device (BSEL2) 22C-10, input selection device (BSEL3) 22C-11, input selection device (BSEL4) 22C-12, input selection device (BSEL5) 22C-13, input selection device ( BSEL6) 22C-14, input selection device (BSEL7) 22C-15, butterfly calculator (BTF0) 23C-0, butterfly calculator (BTF1) 23C-1, butterfly calculator (BTF2) 23C-2, butterfly calculator (BTF3) 23C-3, butterfly calculator (BTF4) 23C-4, butterfly calculator (BTF5) 23C-5, butterfly computing unit (BTF6) 23C-6, butterfly computing unit (BTF7) 23C-7, output selection device (DSEL0) 24C-0, output selection device (DSEL1) 24C-1, output selection device (DSEL2) 24C-2, output selection device (DSEL3) 24C-3, output selection device (DSEL4) 24C-4, output selection device (DSEL5) 24C-5, output selection device (DSEL6) 24C-6, output selection device (DSEL7) 24C-7, output selection device (WSEL0) 25C-0, output selection device (WSEL1) 25 -1, output selection device (WSEL2) 25C-2, output selection device (WSEL3) 25C-3, output selection device (WSEL4) 25C-4, output selection device (WSEL5) 25C-5, output selection device (WSEL6) 25C -6, and an output selection device (WSEL7) 25C-7.
[0190]
The input selection devices 22C-0 to 22C-7 constitute the first input selection device of the present invention, the input selection devices 22C-9 to 22C-15 constitute the second input selection device of the present invention, The butterfly computing unit 23C-0, the butterfly computing unit 23C-2, the butterfly computing unit 23C-4, and the butterfly computing unit 23C-6 constitute the first computing unit of the present invention, and the butterfly computing unit 23C-1 and the butterfly computation 23C-3, butterfly calculator 23C-5, and butterfly calculator 23C-7 constitute the second calculator of the present invention, and output selectors 24C-0 to 24C-7 output the first output of the present invention. The selection device is constituted, and the output selection devices 25C-0 to 25C-7 constitute the second output selection device of the present invention.
[0191]
The arithmetic unit 20C has data inputs MEMR0, MEMR1, MEMR2, MEMR3, MEMR4, MEMR5, MEMR6, MEMR7, I0, I1, I2, I3, I4, I5, I6, I7, and data outputs MEMW0, MEMW1, MEMW2, and so on. MEMW3, MEMW4, MEMW5, MEMW6, MEMW7, D0, D1, D2, D3, D4, D5, D6, D7, and control signals BTFMD0, BTFMD1, BTFMD2, BTFMD3, BTFMD4, BTFMD5 for reconfiguration BTFMD6, BTFMD7, R0SEL, R1SEL, R2SEL, R3SEL, R4SEL, R5SEL, R6SEL, R7SEL, B0SEL, B1SEL, B2SEL, B3SEL, B4SEL, B5SEL, B6SEL, 7SEL, W0SEL, W1SEL, W2SEL, W3SEL, W4SEL, W5SEL, W6SEL, W7SEL, D0SEL, D1SEL, D2SEL, D3SEL, D4SEL, D5SEL, D6SEL, is D7SEL supplied.
[0192]
The input selection device 22C-0 selects either the data input MEMR0 or the data input I0 according to the control signal R0SEL, and the signal r0sel The result is output to the butterfly calculator 23C-0 as out.
[0193]
The input selection device 22C-1 selects either the data input MEMR1 or the data input I1 according to the control signal R1SEL, and outputs the signal r1sel. The result is output to the butterfly calculator 23C-0 as out.
[0194]
The input selection device 22C-2 selects either the data input MEMR2 or the data input I2 in response to the control signal R2SEL, and outputs the signal r2sel. It outputs to butterfly computing unit 23C-2 as out.
[0195]
The input selection device 22C-3 selects one of the data input MEMR3 and the data input I3 according to the control signal R3SEL, and outputs a signal r3sel. It outputs to butterfly computing unit 23C-2 as out.
[0196]
The input selection device 22C-4 selects one of the data input MEMR4 and the data input I4 according to the control signal R4SEL, and outputs a signal r4sel. It outputs to butterfly computing unit 23C-4 as out.
[0197]
The input selection device 22C-5 selects either the data input MEMR5 or the data input I5 in response to the control signal R5SEL, and outputs the signal r5sel. It outputs to butterfly computing unit 23C-4 as out.
[0198]
The input selection device 22C-6 selects one of the data input MEMR6 and the data input I6 according to the control signal R6SEL, and outputs a signal r6sel. It outputs to butterfly computing unit 23C-6 as out.
[0199]
The input selection device 22C-7 selects either the data input MEMR7 or the data input I7 in response to the control signal R7SEL, and the signal r7sel It outputs to butterfly computing unit 23C-6 as out.
[0200]
In response to the control signal B0SEL, the input selection device 22C-8 receives the data input I0 and the output signal btf0a of the butterfly calculator 23C-0. out and the output signal btf6b of the butterfly calculator 23C-6 select one of out and signal b0sel It outputs to butterfly computing unit 23C-1 as out.
[0201]
In response to the control signal B1SEL, the input selection device 22C-9 receives the data input I1 and the output signal btf0b of the butterfly calculator 23C-0. out and the output signal btf2a of the butterfly calculator 23C-2 select one of out and the signal b1sel It outputs to butterfly computing unit 23C-1 as out.
[0202]
In response to the control signal B2SEL, the input selection device 22C-10 receives the data input I2 and the output signal btf2a of the butterfly calculator 23C-2. out and the output signal btf0b of the butterfly calculator 23C-0 out one of the signals, and the signal b2sel It outputs to butterfly computing unit 23C-3 as out.
[0203]
In response to the control signal B3SEL, the input selection device 22C-11 receives the data input I3 and the output signal btf2b of the butterfly calculator 23C-2. out and the output signal btf4a of the butterfly calculator 23C-4 select one of out and the signal b3sel It outputs to butterfly computing unit 23C-3 as out.
[0204]
In response to the control signal B4SEL, the input selection device 22C-12 receives the data input I4 and the output signal btf4a from the butterfly calculator 23C-4. out and the output signal btf2b of the butterfly computing unit 23C-2 out one of the signals b4sel It outputs to butterfly computing unit 23C-5 as out.
[0205]
In response to the control signal B5SEL, the input selection device 22C-13 receives the data input I5 and the output signal btf4b of the butterfly calculator 23C-4. out and the output signal btf6a of the butterfly computing unit 23C-6 select one of out and the signal b5sel It outputs to butterfly computing unit 23C-5 as out.
[0206]
In response to the control signal B6SEL, the input selection device 22C-14 receives the data input I6 and the output signal btf6a from the butterfly calculator 23C-6. out and the output signal btf4b of the butterfly calculator 23C-4 select one of out and the signal b6sel It outputs to butterfly computing unit 23C-7 as out.
[0207]
In response to the control signal B7SEL, the input selection device 22C-15 receives the data input I7 and the output signal btf6b from the butterfly calculator 23C-6. out and the output signal btf0a of the butterfly calculator 23C-0 select one of out and signal b7sel It outputs to butterfly computing unit 23C-7 as out.
[0208]
The butterfly computing unit 23C-0 has an output signal r0sel of the input selection device 22C-0 at the input terminal DA. out is input, and the output signal r1sel of the input selection device 22C-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD0 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf0a. out is output to the input selection devices 22C-8 and 22C-15, and the other operation result is output from the output terminal OB to the signal btf0b. It is output to the input selection devices 22C-9 and 22C-10 as out.
[0209]
The butterfly calculator 23C-1 receives the output signal b0sel of the input selection device 22C-8 at the input terminal DA. out is input, and the output signal b1sel of the input selection device 22C-9 is input to the input terminal DB. out is input, an operation is performed according to an instruction of the control signal BTFMD1 supplied to the control terminal CTL, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf1a. output to the output selection devices 24C-0 and 25C-0 as the out, and the other operation result is output from the output terminal OB to the signal btf1b. The output is output to the output selection devices 24C-1 and 25C-1.
[0210]
The butterfly computing unit 23C-2 receives the output signal r2sel of the input selection device 22C-2 at the input terminal DA. out is input, and the output signal r3sel of the input selection device 22C-3 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD2 supplied to the control terminal CTL is performed to obtain two operation results, and one operation result is obtained from the output terminal OA as a signal btf2a output to the input selection devices 22C-10 and 22C-9 as out, and the other operation result is output from the output terminal OB to the signal btf2b. It is output to the input selection devices 22C-11 and 22C-12 as out.
[0211]
The butterfly computing unit 23C-3 receives the output signal b2sel of the input selection device 22C-10 at the input terminal DA. out is input, and the output signal b3sel of the input selection device 22C-11 is input to the input terminal DB. out is input, an operation is performed in accordance with the instruction of the control signal BTFMD3 supplied to the control terminal CTL, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf3a. output to the output selection devices 24C-2 and 25C-2 as the out, and the other operation result is output from the output terminal OB to the signal btf3b. It outputs to the output selection devices 24C-3 and 25C-3 as out.
[0212]
The butterfly calculator 23C-4 receives the output signal r4sel of the input selection device 22C-4 at the input terminal DA. out is input, and the output signal r5sel of the input selection device 22C-5 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD4 supplied to the control terminal CTL is performed to obtain two operation results, and one operation result is obtained from the output terminal OA as a signal btf4a. output to the input selection devices 22C-12 and 22C-11 as out, and the other operation result is output from the output terminal OB to the signal btf4b. It is output to the input selection devices 22C-13 and 22C-14 as out.
[0213]
The butterfly calculator 23C-5 receives the output signal b4sel of the input selection device 22C-12 at the input terminal DA. out is input, and the output signal b5sel of the input selection device 22C-13 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD5 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf5a. output to the output selection devices 24C-4 and 25C-4 as the out, and the other operation result is output from the output terminal OB to the signal btf5b. The output is output to the output selection devices 24C-5 and 25C-5.
[0214]
The butterfly calculator 23C-6 has an output signal r6sel of the input selection device 22C-6 at the input terminal DA. out is input, and the output signal r7sel of the input selection device 22C-7 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD6 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf6a. out to the input selection devices 22C-14 and 22C-13, and the other operation result is output from the output terminal OB to the signal btf6b. It is output to the input selection devices 22C-15 and 22C-8 as out.
[0215]
The butterfly calculator 23C-7 receives the output signal b6sel of the input selection device 22C-14 at the input terminal DA. out is input, and the output signal b7sel of the input selection device 22C-15 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD7 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf7a. output to the output selection devices 24C-6 and 25C-6 as the out, and the other operation result is output from the output terminal OB to the signal btf7b. It is output to the output selection devices 24C-7 and 25C-7 as out.
[0216]
Specifically, the butterfly calculator 23C-i (i = 0, 2, 4, 6) selectively performs any of the following calculations depending on the value of the control signal BTFMDi.
[0217]
[Equation 9]

[0218]
The butterfly calculator 23C-j (j = 1, 3, 5, 7) selectively performs any of the following calculations depending on the value of the control signal BTFMDj.
[0219]
[Expression 10]

[0220]
In response to the control signal D0SEL, the output selection device 24C-0 outputs the data input MEMR0 and the output signal btf1a of the butterfly calculator 23C-1. Either out is selected and output as a signal D0.
[0221]
The output selection device 24C-1 receives the data input MEMR1 and the output signal btf1b of the butterfly calculator 23C-1 according to the control signal D1SEL. Either out is selected and output as the signal D1.
[0222]
In response to the control signal D2SEL, the output selection device 24C-2 outputs the data input MEMR2 and the output signal btf3a of the butterfly calculator 23C-3. Either out is selected and output as the signal D2.
[0223]
In response to the control signal D3SEL, the output selection device 24C-3 receives the data input MEMR3 and the output signal btf3b of the butterfly calculator 23C-3. Either out is selected and output as a signal D3.
[0224]
In response to the control signal D4SEL, the output selection device 24C-4 receives the data input MEMR4 and the output signal btf5a of the butterfly calculator 23C-5. Either out is selected and output as the signal D4.
[0225]
In response to the control signal D5SEL, the output selection device 24C-5 receives the data input MEMR5 and the output signal btf5b of the butterfly calculator 23C-5. Either out is selected and output as the signal D5.
[0226]
In response to the control signal D6SEL, the output selection device 24C-6 outputs the data input MEMR6 and the output signal btf7a of the butterfly calculator 23C-7. Either out is selected and output as a signal D6.
[0227]
In response to the control signal D7SEL, the output selection device 24C-7 outputs the data input MEMR7 and the output signal btf7b of the butterfly calculator 23C-7. Either out is selected and output as a signal D7.
[0228]
In response to the control signal W0SEL, the output selection device 25C-0 receives the data input I0 and the output signal btf1a of the butterfly calculator 23C-1. Either out is selected and output as the signal MEMW0.
[0229]
In response to the control signal W1SEL, the output selection device 25C-1 receives the data input I1 and the output signal btf1b of the butterfly calculator 23C-1. Either out is selected and output as the signal MEMW1.
[0230]
In response to the control signal W2SEL, the output selection device 25C-2 receives the data input I2 and the output signal btf3a of the butterfly calculator 23C-3. Either out is selected and output as the signal MEMW2.
[0231]
In response to the control signal W3SEL, the output selection device 25C-3 receives the data input I3 and the output signal btf3b of the butterfly calculator 23C-3. Either out is selected and output as the signal MEMW3.
[0232]
In response to the control signal W4SEL, the output selection device 25C-4 outputs the data input I4 and the output signal btf5a of the butterfly calculator 23C-5. Either out is selected and output as the signal MEMW4.
[0233]
In response to the control signal W5SEL, the output selection device 25C-5 receives the data input I5 and the output signal btf5b from the butterfly calculator 23C-5. Either out is selected and output as the signal MEMW5.
[0234]
In response to the control signal W6SEL, the output selection device 25C-6 selects the data input I6 and the output signal btf7a from the butterfly calculator 23C-7. Either out is selected and output as the signal MEMW6.
[0235]
In response to the control signal W7SEL, the output selection device 25C-7 receives the data input I7 and the output signal btf7b from the butterfly calculator 23C-7. Either out is selected and output as the signal MEMW7.
[0236]
Next, the operation according to the above configuration will be described.
Here, for example, the following calculation is performed.
D0 = MEMR6−MEMR7 + MEMR0−MEMR1,
D1 = MEMR1,
D6 = MEMR6
D7 = MEMR6 + MEMR7−MEMR0−MEMR1,
MEMW0 = I0
MEMW1 = MEMR6−MEMR7−MEMR0 + MEMR1,
MEMW6 = MEMR0 + MEMR1 + MEMR6 + MEMR7,
MEMW7 = I7
[0237]
In this case, the input selection device 22C-0 is controlled to select the data input MEMR0 by the control signal R0SEL, and the selected data MEMR0 is the signal r0sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23C-0.
The input selection device 22C-1 is controlled to select MEMR1 by the control signal R1SEL, and the selected data MEMR1 is the signal r1sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23C-0.
[0238]
  Further, the input selection device 22C-6 is controlled to select the MEMR 6 by the control signal R6SEL, and the selected data MEMR6 is the signal r6sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23C-6.
  The input selection device 22C-7 is controlled to select MEMR7 by the control signal R7SEL, and the selected data MEMR7 is the signal r7sel. as out, the flyer calculator 23C-6To the input terminal DB.
[0239]
In the butterfly computing unit 23C-0, the control signal BTFMD0 supplied to the control terminal CTL is set to a mode in which OA = DA + DB and OB = DA-DB are calculated.
Thereby, in the butterfly computing unit 23C-0, the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB are added, and the result (MEMR0 + MEMR1) is output from the output terminal OA to the signal btf0a. It is output to the input selection devices 22C-8 and 22C-15 as out. Further, in the butterfly calculator 23C-0, the difference between the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB is taken, and the result (MEMR0-MEMR1) is the output terminal OB. To signal btf0b It is output to the input selection devices 22C-9 and 22C-10 as out.
[0240]
Similarly, the butterfly calculator 23C-6 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD6 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23C-6, the data MEMR6 supplied to the input terminal DA and the data MEMR7 supplied to the input terminal DB are added, and the result (MEMR6 + MEMR7) is output from the output terminal OA to the signal btf6a. As out, it is output to the input selection devices 22C-14 and 22C-13.
In the butterfly calculator 23C-6, the difference between the data MEMR6 supplied to the input terminal DA and the data MEMR7 supplied to the input terminal DB is taken, and the result (MEMR6-MEMR7) is the output terminal OB. To signal btf6b It is output to the input selection devices 22C-15 and 22C-8 as out.
[0241]
In the input selection device 22C-8, the output signal btf6b of the butterfly calculator 23C-6 is received by the control signal B0SEL. out (= MEMR6-MEMR7) is selected, and the selected data (MEMR6-MEMR7) is the signal b0sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23C-1.
In the input selection device 22C-9, the output signal btf0b of the butterfly calculator 23C-0 is received by the control signal B1SEL. out (= MEMR0-MEMR1) is selected, and the selected data (MEMR0-MEMR1) is the signal b1sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23C-1.
[0242]
Further, in the input selection device 22C-14, the output signal btf6a of the butterfly calculator 23C-6 is received by the control signal B6SEL. out (= MEMR6 + MEMR7) is selected, and the selected data (MEMR6 + MEMR7) is the signal b6sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23C-7.
In the input selection device 22C-15, the output signal btf0a of the butterfly calculator 23C-0 is received by the control signal B7SEL. out (= MEMR0 + MEMR1) is selected, and the selected data (MEMR0 + MEMR1) is the signal b7sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23C-7.
[0243]
The butterfly computing unit 23C-1 is set to the mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD1 supplied to the control terminal CTL.
As a result, in the butterfly computing unit 23C-1, the data (MEMR6-MEMR7) supplied to the input terminal DA and the data (MEMR0-MEMR1) supplied to the input terminal DB are added, and the result (MEMR6). -MEMR7 + MEMR0-MEMR1) from the output terminal OA to the signal btf1a As out, it is output to the output selection devices 24C-0 and 25C-0.
In the butterfly computing unit 23C-1, the difference between the data (MEMR6-MEMR7) supplied to the input terminal DA and the data (MEMR0-MEMR1) supplied to the input terminal DB is taken, and this is the result ( MEMR6-MEMR7-MEMR0 + MEMR1) is output from the output terminal OB to the signal btf1b. As out, it is output to the output selection devices 24C-1 and 25C-1.
[0244]
Similarly, the butterfly computing unit 23C-7 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD7 supplied to the control terminal CTL.
Thereby, in the butterfly calculator 23C-7, the data (MEMR6 + MEMR7) supplied to the input terminal DA and the data (MEMR0 + MEMR1) supplied to the input terminal DB are added, and the result (MEMR6 + MEMR7 + MEMR0 + MEMR1) is output terminal. Signal btf7a from OA As out, it is output to the output selection devices 24C-6 and 25C-6.
In the butterfly calculator 23C-7, the difference between the data (MEMR6 + MEMR7) supplied to the input terminal DA and the data (MEMR0 + MEMR1) supplied to the input terminal DB is taken, and the result (MEMR6 + MEMR7−MEMR0−) is obtained. MEMR1) is connected to the signal btf7b from the output terminal OB. As out, it is output to the output selection devices 24C-7 and 25C-7.
[0245]
In the output selection device 24C-0, the data input MEMR0 and the output signal btf1a of the butterfly calculator 23C-1 out (= MEMR6−MEMR7 + MEMR0−MEMR1), the output signal btf1a of the butterfly calculator 23C-1 The control signal D0SEL is supplied so as to select out, and the selected data is output as a signal D0 = MEMR6−MEMR7 + MEMR0−MEMR1.
[0246]
In the output selection device 24C-1, the data input MEMR1 and the output signal btf1b of the butterfly calculator 23C-1 Out of (= MEMR6−MEMR7−MEMR0 + MEMR1), the control signal D1SEL is supplied so as to select the data input MEMR1, and the selected data is output as signal D1 = MEMR1.
[0247]
In the output selection device 24C-6, the data input MEMR6 and the output signal btf7a of the butterfly calculator 23C-7. Out of (= MEMR6 + MEMR7 + MEMR0 + MEMR1), the control signal D6SEL is supplied so as to select the data input MEMR6, and the selected data is output as a signal D6 = MEMR6.
[0248]
In the output selection device 24C-7, the data input MEMR7 and the output signal btf7b of the butterfly calculator 23C-7. out (= MEMR6 + MEMR7−MEMR0−MEMR1), the output signal btf7b of the butterfly calculator 23C-7 The control signal D7SEL is supplied so as to select out, and the selected data is output as a signal D7 = MEMR6 + MEMR7−MEMR0−MEMR1.
[0249]
Further, in the output selection device 25C-0, the data input I0 and the output signal btf1a of the butterfly calculator 23C-1 Out (= MEMR6−MEMR7 + MEMR0−MEMR1), the control signal W0SEL is supplied so as to select the input data I0, and the selected data is output as the signal MEMW0 = I0.
[0250]
In the output selection device 25C-1, the data input I1 and the output signal btf1b of the butterfly calculator 23C-1 out (= MEMR6−MEMR7−MEMR0 + MEMR1), the output signal btf1b of the butterfly calculator 23C-1 The control signal W1SEL is supplied so as to select out, and the selected data is output as a signal MEMW1 = MEMR6−MEMR7−MEMR0 + MEMR1.
[0251]
In the output selection device 25C-6, the data input I6 and the output signal btf7a of the butterfly calculator 23C-7. out (= MEMR6 + MEMR7 + MEMR0 + MEMR1), the output signal btf7a of the butterfly computing unit 23C-7 The control signal W6SEL is supplied so as to select “out”, and the selected data is output as a signal MEMW6 = MEMR0 + MEMR1 + MEMR6 + MEMR7.
[0252]
Further, in the output selection device 25C-7, the data input I7 and the output signal btf7b of the butterfly calculator 23C-7. Out of (= MEMR6 + MEMR7−MEMR0−MEMR1), the control signal W7SEL is supplied so as to select the input data I7, and the selected data is output as the signal MEMW7 = I7.
[0253]
As described above, according to the 16-input 16-output computing device 20C according to the sixth embodiment, it is possible to obtain the same effects as those of the third embodiment described above.
[0254]
In the sixth embodiment, unary arithmetic units, for example, shift arithmetic units, can be arranged at the input stages of the data inputs MEMR0 to MEMR7, as in the third to fifth embodiments. is there.
In this case, the unary arithmetic units SFT0, SFT1, SFT2, SFT3, SFT4, SFT5, SFT6, and SFT7 have, for example, control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD, SFT4MD, SFT5MD, SFT6MD, and SFT7MD as inputs, respectively. MEMR2, MEMR3, MEMR4, MEMR5, MEMR6, MEMR7 values are subjected to unary operations according to the values of control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD, SFT4MD, SFT5MD, SFT6MD, and SFT7MD, and the result is input selection unit 22C- 0 to 22C-7 (RSEL0 to RSEL7) and output selection devices 24C-0 to 24C-7 (DSEL0 to DSEL7).
However, here, the unary arithmetic unit is an arithmetic unit realized by an operation that shifts an arbitrary bit to the left or right.
[0255]
Seventh embodiment
FIG. 9 is a block diagram showing a seventh embodiment of the arithmetic device according to the present invention.
[0256]
The arithmetic device 20D of FIG. 9 is a reconfigurable arithmetic device based on the configuration information, and is configured to perform a 16-input 16-output operation and perform a butterfly operation.
[0257]
The computing device 20D includes an input selection device (RSEL0) 22D-0, an input selection device (RSEL1) 22D-1, an input selection device (RSEL2) 22D-2, an input selection device (RSEL3) 22D-3, an input selection device ( RSEL4) 22D-4, input selection device (RSEL5) 22D-5, input selection device (RSEL6) 22D-6, input selection device (RSEL7) 22D-7, butterfly calculator (BTF0) 23D-0, butterfly calculator ( BTF1) 23D-1, butterfly calculator (BTF2) 23D-2, butterfly calculator (BTF3) 23D-3, butterfly calculator (BTF4) 23D-4, butterfly calculator (BTF5) 23D-5, butterfly calculator ( BTF6) 23D-6, output selection device (DSEL0) 24D-0, output selection device (DSEL1) 24D-1, output selection device (DSEL2) 24D-2, output selection device (DSEL3) 24D-3, output selection device (DSEL4) 24D-4, output selection device (DSEL5) 24D-5, output selection device (DSEL6) 24D-6, output selection device (DSEL7) 24D-7, output selection device (WSEL0) 25D-0, output selection device (WSEL1) 25D-1, output selection device (WSEL2) 25D-2, output selection device (WSEL3) 25D-3, output selection device (WSEL4) 25D-4, output selection device (WSEL5) 25D-5, output selection device (WSEL6) 25D-6, and output selection device (WSEL7) 25D-7.
[0258]
The arithmetic unit 20D includes data inputs MEMR0, MEMR1, MEMR2, MEMR3, MEMR4, MEMR5, MEMR6, MEMR7, I0, I1, I2, I3, I4, I5, I6, I7, and data outputs MEMW0, MEMW1, MEMW2, and so on. MEMW3, MEMW4, MEMW5, MEMW6, MEMW7, D0, D1, D2, D3, D4, D5, D6, D7, and control signals BTFMD0, BTFMD1, BTFMD2, BTFMD3, BTFMD4, BTFMD5 for reconfiguration BTFMD6, R0SEL, R1SEL, R2SEL, R3SEL, R4SEL, R5SEL, R6SEL, R7SEL, W0SEL, W1SEL, W2SEL, W3SEL, W4SEL, W5SEL, W6SEL, W7SEL, D SEL, D1SEL, D2SEL, D3SEL, D4SEL, D5SEL, D6SEL, is D7SEL supplied.
[0259]
The input selection device 22D-0 selects either the data input MEMR0 or the data input I0 according to the control signal R0SEL, and the signal r0sel It outputs to butterfly computing unit 23D-0 as out.
[0260]
The input selection device 22D-1 selects either the data input MEMR1 or the data input I1 according to the control signal R1SEL, and outputs the signal r1sel. It outputs to butterfly computing unit 23D-0 as out.
[0261]
The input selection device 22D-2 selects one of the data input MEMR2 and the data input I2 according to the control signal R2SEL, and outputs a signal r2sel. As out, it outputs to the butterfly computing unit 23D-1.
[0262]
The input selection device 22D-3 selects either the data input MEMR3 or the data input I3 in response to the control signal R3SEL, and outputs the signal r3sel. As out, it outputs to the butterfly computing unit 23D-1.
[0263]
The input selection device 22D-4 selects one of the data input MEMR4 and the data input I4 according to the control signal R4SEL, and outputs a signal r4sel. It outputs to butterfly computing unit 23D-2 as out.
[0264]
The input selection device 22D-5 selects either the data input MEMR5 or the data input I5 in response to the control signal R5SEL, and outputs the signal r5sel. It outputs to butterfly computing unit 23D-2 as out.
[0265]
The input selection device 22D-6 selects either the data input MEMR6 or the data input I6 in response to the control signal R6SEL, and outputs the signal r6sel. It outputs to butterfly computing unit 23D-3 as out.
[0266]
The input selection device 22D-7 selects either the data input MEMR7 or the data input I7 in response to the control signal R7SEL, and the signal r7sel It outputs to butterfly computing unit 23D-3 as out.
[0267]
The butterfly computing unit 23D-0 receives the output signal r0sel of the input selection device 22D-0 at the input terminal DA. out is input, and the output signal r1sel of the input selection device 22D-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD0 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf0a. out is output to the butterfly calculator 23D-4, the output selectors 24D-0 and 25D-0, and the other calculation result is output from the output terminal OB to the signal btf0b. The output is output to the output selection devices 24D-1 and 25D-1.
[0268]
The butterfly computing unit 23D-1 receives the output signal r2sel of the input selection device 22D-2 at the input terminal DA. out is input, and the output signal r3sel of the input selection device 22D-3 is input to the input terminal DB. out is input, an operation is performed according to an instruction of the control signal BTFMD1 supplied to the control terminal CTL, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf1a. is output to the butterfly calculator 23D-4, the output selectors 24D-2 and 25D-2, and the other calculation result is output from the output terminal OB to the signal btf1b. It outputs to output selection apparatus 24D-3 and 25D-3 as out.
[0269]
The butterfly calculator 23D-2 receives the output signal r4sel of the input selection device 22D-4 at the input terminal DA. out is input, and the output signal r5sel of the input selection device 22D-5 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD2 supplied to the control terminal CTL is performed to obtain two operation results, and one operation result is obtained from the output terminal OA as a signal btf2a is output to the butterfly calculator 23D-5, the output selectors 24D-4, and 25D-4, and the other calculation result is output from the output terminal OB to the signal btf2b. It outputs to output selection device 24D-5 and 25D-5 as out.
[0270]
The butterfly computing unit 23D-3 receives the output signal r6sel of the input selection device 22D-6 at the input terminal DA. out is input, and the output signal r7sel of the input selection device 22D-7 is input to the input terminal DB. out is input, an operation is performed in accordance with the instruction of the control signal BTFMD3 supplied to the control terminal CTL, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf3a. output to the butterfly calculator 23D-5, the output selectors 24D-6, and 25D-6 as the out, and the other calculation result is output from the output terminal OB to the signal btf3b. It outputs to the output selection apparatus 24D-7 and 25D-7 as out.
[0271]
The butterfly calculator 23D-4 has an input signal DA at the input terminal DA and the output signal btf0a of the butterfly calculator 23D-0. out is input, and the output signal btf1a of the butterfly calculator 23D-1 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD4 supplied to the control terminal CTL is performed to obtain two operation results, and one operation result is obtained from the output terminal OA as a signal btf4a. out is output to the butterfly calculator 23D-6 and the output selectors 25D-0 and 25D-2, and the other calculation result is output from the output terminal OB to the signal btf4b. It outputs to the output selection apparatus 25D-1 and 25D-3 as out.
[0272]
The butterfly computing unit 23D-5 receives the output signal btf2a of the butterfly computing unit 23D-2 at the input terminal DA. out is input, and the output signal btf3a of the butterfly calculator 23D-3 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD5 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf5a. output to the butterfly calculator 23D-6 and the output selectors 25D-4 and 25D-6 as the out, and the other calculation result is output from the output terminal OB to the signal btf5b. It outputs to the output selection apparatus 25D-5 and 25D-7 as out.
[0273]
The butterfly calculator 23D-6 has an output signal btf4a of the butterfly calculator 23D-4 at the input terminal DA. out is input, and the output signal btf5a of the butterfly calculator 23D-5 is input to the input terminal DB. out is input, an operation according to the instruction of the control signal BTFMD6 supplied to the control terminal CTL is performed, two operation results are obtained, and one operation result is output from the output terminal OA to the signal btf6a. output to the output selection devices 25D-0, 25D-2, 25D-4, and 25D-6 as out, and the other operation result is output from the output terminal OB to the signal btf6b. It is output to the output selection devices 25D-1, 25D-3, 25D-5, and 25D-7 as out.
[0274]
Specifically, the butterfly calculator 23D-1 (l = 0, 1, 2, 3) selectively performs any of the following calculations depending on the value of the control signal BTFMD1.
[0275]
## EQU11 ##

[0276]
The butterfly calculator 23D-4 selectively performs any of the following calculations depending on the value of the control signal BTFMD4.
[0277]
[Expression 12]

[0278]
The butterfly calculator 23D-5 selectively performs any of the following calculations depending on the value of the control signal BTFMD5.
[0279]
[Formula 13]

[0280]
In response to the control signal D0SEL, the output selection device 24D-0 outputs the data input MEMR0 and the output signal btf0a of the butterfly calculator 23D-0. Either out is selected and output as a signal D0.
[0281]
In response to the control signal D1SEL, the output selection device 24D-1 outputs the data input MEMR1 and the output signal btf0b of the butterfly calculator 23D-0. Either out is selected and output as the signal D1.
[0282]
In response to the control signal D2SEL, the output selection device 24D-2 outputs the data input MEMR2 and the output signal btf1a of the butterfly calculator 23D-1. Either out is selected and output as the signal D2.
[0283]
In response to the control signal D3SEL, the output selection device 24D-3 outputs the data input MEMR3 and the output signal btf1b of the butterfly calculator 23D-1. Either out is selected and output as a signal D3.
[0284]
The output selection device 24D-4 receives the data input MEMR4 and the output signal btf2a of the butterfly calculator 23D-2 according to the control signal D4SEL. Either out is selected and output as the signal D4.
[0285]
In response to the control signal D5SEL, the output selection device 24D-5 receives the data input MEMR5 and the output signal btf2b of the butterfly calculator 23D-2. Either out is selected and output as the signal D5.
[0286]
In response to the control signal D6SEL, the output selection device 24D-6 outputs the data input MEMR6 and the output signal btf3a of the butterfly calculator 23D-3. Either out is selected and output as a signal D6.
[0287]
In response to the control signal D7SEL, the output selection device 24D-7 outputs the data input MEMR7 and the output signal btf3b of the butterfly calculator 23D-3. Either out is selected and output as a signal D7.
[0288]
In response to the control signal W0SEL, the output selection device 25D-0 outputs the data input I0 and the output signal btf0a of the butterfly calculator 23D-0. out and the output signal btf4a of the butterfly calculator 23D-4 out and the output signal btf6a of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW0.
[0289]
In response to the control signal W1SEL, the output selection device 25D-1 receives the data input I1 and the output signal btf0b of the butterfly calculator 23D-0. out and the output signal btf4b of the butterfly calculator 23D-4 out and the output signal btf6b of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW1.
[0290]
In response to the control signal W2SEL, the output selection device 25D-2 outputs the data input I2 and the output signal btf1a of the butterfly calculator 23D-1. out and the output signal btf4a of the butterfly calculator 23D-4 out and the output signal btf6a of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW2.
[0291]
In response to the control signal W3SEL, the output selection device 25D-3 outputs the data input I3 and the output signal btf1b of the butterfly calculator 23D-1. out and the output signal btf4b of the butterfly calculator 23D-4 out and the output signal btf6b of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW3.
[0292]
In response to the control signal W4SEL, the output selection device 25D-4 selects the data input I4 and the output signal btf2a of the butterfly calculator 23D-2. out and the output signal btf5a of the butterfly calculator 23D-5 out and the output signal btf6a of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW4.
[0293]
In response to the control signal W5SEL, the output selection device 25D-5 receives the data input I5 and the output signal btf2b of the butterfly calculator 23D-2. out and the output signal btf5b of the butterfly calculator 23D-5 out and the output signal btf6b of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW5.
[0294]
In response to the control signal W6SEL, the output selection device 25D-6 outputs the data input I6 and the output signal btf3a of the butterfly calculator 23D-3. out and the output signal btf5a of the butterfly calculator 23D-5 out and the output signal btf6a of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW6.
[0295]
In response to the control signal W7SEL, the output selection device 25D-7 outputs the data input I7 and the output signal btf3b of the butterfly calculator 23D-3. out and the output signal btf5b of the butterfly calculator 23D-5 out and the output signal btf6b of the butterfly calculator 23D-6 Either out is selected and output as the signal MEMW7.
[0296]
Next, the operation according to the above configuration will be described.
Here, for example, the operation of the entire apparatus will be described by taking as an example the case of obtaining all outputs D0 to D7 and MEMW0 to MEMW7 as follows.
D0 = MEMR0 + MEMR1,
D1 = MEMR1,
D2 = MEMR2,
D3 = MEMR2-MEMR3
D4 = MEMR4 + MEMR5
D5 = MEMR5
D6 = MEMR6 + MEMR7,
D7 = MEMR6-MEMR7,
MEMW0 = I0
MEMW1 = MEMR0 + MEMR1-MEMR2-MEMR3
MEMW2 = MEMR0 + MEMR1 + MEMR2 + MEMR3
MEMW3 = I3
MEMW4 = MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7,
MEMW5 = MEMR4 + MEMR5-MEMR6-MEMR7,
MEMW6 = I6
MEMW7 = MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7
[0297]
In this case, the input selection device 22D-0 is controlled to select the data input MEMR0 by the control signal R0SEL, and the selected data MEMR0 is the signal r0sel. As out, it is supplied to the input terminal DA of the butterfly computing unit 23D-0.
The input selection device 22D-1 is controlled to select MEMR1 by the control signal R1SEL, and the selected data MEMR1 is the signal r1sel. As out, it is supplied to the input terminal DB of the butterfly computing unit 23D-0.
[0298]
The input selection device 22D-2 is controlled to select MEMR2 by the control signal R2SEL, and the selected data MEMR2 is the signal r2sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23D-1.
The input selection device 22D-3 is controlled to select MEMR3 by the control signal R3SEL, and the selected data MEMR3 is the signal r3sel. As out, it is supplied to the input terminal DB of the butterfly computing unit 23D-1.
[0299]
The input selection device 22D-4 is controlled to select MEMR4 by the control signal R4SEL, and the selected data MEMR4 is the signal r4sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23D-2.
The input selection device 22D-5 is controlled to select MEMR5 by the control signal R5SEL, and the selected data MEMR5 is the signal r5sel. As out, it is supplied to the input terminal DB of the butterfly computing unit 23D-2.
[0300]
Further, the input selection device 22D-6 is controlled to select MEMR6 by the control signal R6SEL, and the selected data MEMR6 is the signal r6sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23D-3.
The input selection device 22D-7 is controlled to select MEMR7 by the control signal R7SEL, and the selected data MEMR7 is the signal r7sel. As out, it is supplied to the input terminal DB of the butterfly computing unit 23D-3.
[0301]
The butterfly calculator 23D-0 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD0 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23D-0, the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB are added, and the result (MEMR0 + MEMR1) is output from the output terminal OA to the signal btf0a. As out, it is output to the input terminal DA of the butterfly calculator 23D-4 and the output selectors 24D-0 and 25D-0.
In the butterfly calculator 23D-0, the difference between the data MEMR0 supplied to the input terminal DA and the data MEMR1 supplied to the input terminal DB is taken, and the result (MEMR0-MEMR1) is the output terminal OB. To signal btf0b As out, it is output to the output selection devices 24D-1 and 25D-1.
[0302]
The butterfly calculator 23D-1 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD1 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23D-1, the data MEMR2 supplied to the input terminal DA and the data MEMR3 supplied to the input terminal DB are added, and the result (MEMR2 + MEMR3) is output from the output terminal OA to the signal btf1a. As out, it is output to the input terminal DB of the butterfly calculator 23D-4 and the output selectors 24D-2 and 25D-2.
In the butterfly calculator 23D-1, the difference between the data MEMR2 supplied to the input terminal DA and the data MEMR3 supplied to the input terminal DB is taken, and the result (MEMR2-MEMR3) is the output terminal OB. To signal btf1b As out, it is output to the output selection devices 24D-3 and 25D-3.
[0303]
The butterfly computing unit 23D-2 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD2 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23D-2, the data MEMR4 supplied to the input terminal DA and the data MEMR5 supplied to the input terminal DB are added, and the result (MEMR4 + MEMR5) is output from the output terminal OA to the signal btf2a. As out, it is output to the input terminal DA of the butterfly calculator 23D-5 and the output selectors 24D-4 and 25D-4.
In the butterfly computing unit 23D-2, the difference between the data MEMR4 supplied to the input terminal DA and the data MEMR5 supplied to the input terminal DB is taken, and the result (MEMR4-MEMR5) is the output terminal OB. To signal btf2b As out, it is output to the output selection devices 24D-5 and 25D-5.
[0304]
The butterfly computing unit 23D-3 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD3 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23D-3, the data MEMR6 supplied to the input terminal DA and the data MEMR7 supplied to the input terminal DB are added, and the result (MEMR6 + MEMR7) is output from the output terminal OA to the signal btf3a. As out, it is output to the input terminal DB of the butterfly calculator 23D-5 and the output selectors 24D-6 and 25D-6.
In the butterfly computing unit 23D-3, the difference between the data MEMR6 supplied to the input terminal DA and the data MEMR6 supplied to the input terminal DB is taken, and the result (MEMR6-MEMR7) is the output terminal OB. To signal btf3b As out, it is output to the output selection devices 24D-7 and 25D-7.
[0305]
The butterfly computing unit 23D-4 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD4 supplied to the control terminal CTL.
Thereby, in the butterfly calculator 23D-4, the data (MEMR0 + MEMR1) supplied to the input terminal DA and the data (MEMR2 + MEMR3) supplied to the input terminal DB are added, and the result (MEMR0 + MEMR1 + MEMR2 + MEMR3) is output terminal. Signal btf4a from OA As out, it is output to the input terminal DA and the output selection devices 25D-0 and 25D-2 of the butterfly computing unit 23D-6.
In the butterfly computing unit 23D-4, the difference between the data (MEMR0 + MEMR1) supplied to the input terminal DA and the data (MEMR2 + MEMR3) supplied to the input terminal DB is taken, and the result (MEMR0 + MEMR1-MEMR2-) is obtained. MEMR3) is connected to the signal btf4b from the output terminal OB. As out, it is output to the output selection devices 25D-1 and 25D-3.
[0306]
The butterfly computing unit 23D-5 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD5 supplied to the control terminal CTL.
Thereby, in the butterfly calculator 23D-5, the data (MEMR4 + MEMR5) supplied to the input terminal DA and the data (MEMR6 + MEMR7) supplied to the input terminal DB are added, and the result (MEMR4 + MEMR5 + MEMR6 + MEMR7) is output terminal. Signal btf5a from OA As out, it is output to the input terminal DB of the butterfly calculator 23D-6 and the output selection devices 25D-4 and 25D-6.
In the butterfly computing unit 23D-5, the difference between the data (MEMR4 + MEMR5) supplied to the input terminal DA and the data (MEMR6 + MEMR7) supplied to the input terminal DB is taken, and the result is (MEMR4 + MEMR5-MEMR6-). MEMR7) receives the signal btf5b from the output terminal OB. As out, it is output to the output selection devices 25D-5 and 25D-7.
[0307]
The butterfly calculator 23D-6 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD6 supplied to the control terminal CTL.
Thereby, in the butterfly calculator 23D-6, the data (MEMR0 + MEMR1 + MEMR2 + MEMR3) supplied to the input terminal DA and the data (MEMR4 + MEMR5 + MEMR6 + MEMR7) supplied to the input terminal DB are added, and the result is (MEMR0 + MEMR1 + MEMR5 + MEMR5 + MEMR5 + MEMR5 + MEMR5 + MEMR4 + MEMR4 + Signal btf6a from OA As out, it is output to the output selection devices 25D-0, 25D-2, 25D-4 and 25D-6.
In the butterfly calculator 23D-6, the difference between the data supplied to the input terminal DA (MEMR0 + MEMR1 + MEMR2 + MEMR3) and the data supplied to the input terminal DB (MEMR4 + MEMR5 + MEMR6 + MEMR7) is taken, and the result is (MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4−MEMR4−MEMR4−MEMR4−MEMR4−MEMR4−MEMR4−MEMR4−MEMR4). MEMR5-MEMR6-MEMR7) is connected to the signal btf6b from the output terminal OB. As out, it is output to the output selection devices 25D-1, 25D-3, 25D-5 and 25D-7.
[0308]
In the output selection device 24D-0, the data input MEMR0 and the output signal btf0a of the butterfly calculator 23D-0 out (= MEMR0 + MEMR1), the output signal btf0a of the butterfly calculator 23D-0 A control signal D0SEL is supplied so as to select out, and the selected data is output as a signal D0 = MEMR0 + MEMR1.
[0309]
In the output selection device 24D-1, the data input MEMR1 and the output signal btf0b of the butterfly calculator 23D-0 Out of (= MEMR0−MEMR1), the control signal D1SEL is supplied so as to select the data input MEMR1, and the selected data is output as the signal D1 = MEMR1.
[0310]
In the output selection device 24D-2, the data input MEMR2 and the output signal btf1a of the butterfly calculator 23D-1 Out of (= MEMR2 + MEMR3), the control signal D2SEL is supplied so as to select the data input MEMR2, and the selected data is output as the signal D2 = MEMR2.
[0311]
In the output selection device 24D-3, the data input MEMR3 and the output signal btf1b of the butterfly calculator 23D-1 out (= MEMR2−MEMR3), the output signal btf1b of the butterfly calculator 23D-1 The control signal D3SEL is supplied so as to select out, and the selected data is output as signal D3 = MEMR2−MEMR3.
[0312]
In the output selection device 24D-4, the data input MEMR4 and the output signal btf2a of the butterfly calculator 23D-2 out (= MEMR4 + MEMR5), the output signal btf2a of the butterfly calculator 23D-2 The control signal D4SEL is supplied so as to select out, and the selected data is output as signal D4 = MEMR4 + MEMR5.
[0313]
In the output selection device 24D-5, the data input MEMR5 and the output signal btf2b of the butterfly calculator 23D-2 Out of (= MEMR4−MEMR5), the control signal D5SEL is supplied so as to select the data input MEMR5, and the selected data is output as the signal D5 = MEMR5.
[0314]
In the output selection device 24D-6, the data input MEMR6 and the output signal btf3a of the butterfly calculator 23D-3 out (= MEMR6 + MEMR7), the output signal btf3a of the butterfly calculator 23D-3 A control signal D6SEL is supplied so as to select out, and the selected data is output as signal D6 = MEMR6 + MEMR7.
[0315]
In the output selection device 24D-7, the data input MEMR7 and the output signal btf3b of the butterfly calculator 23D-3 out (= MEMR6-MEMR7), the output signal btf3b of the butterfly calculator 23D-3 A control signal D7SEL is supplied so as to select out, and the selected data is output as signal D7 = MEMR6-MEMR7.
[0316]
Further, in the output selection device 25D-0, the data input I0 and the output signal btf0a of the butterfly calculator 23D-0. out (= MEMR0 + MEMR1) and the output signal btf4a of the butterfly calculator 23D-4 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3) and the output signal btf6a of the butterfly calculator 23D-6 Out of (= MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7), the control signal W0SEL is supplied so as to select the input data I0, and the selected data is output as the signal MEMW0 = I0.
[0317]
Further, in the output selection device 25D-1, the data input I1 and the output signal btf0b of the butterfly calculator 23D-0 out (= MEMR0-MEMR1) and the output signal btf4b of the butterfly calculator 23D-4 out (= MEMR0 + MEMR1-MEMR2-MEMR3) and the output signal btf6b of the butterfly calculator 23D-6 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7), the output signal btf4b of the butterfly calculator 23D-4 The control signal W1SEL is supplied so as to select out, and the selected data is output as a signal MEMW1 = MEMR0 + MEMR1-MEMR2-MEMR3.
[0318]
In the output selection device 25D-2, the data input I2 and the output signal btf1a of the butterfly calculator 23D-1 out (= MEMR2 + MEMR3) and the output signal btf4a of the butterfly calculator 23D-4 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3) and the output signal btf6a of the butterfly calculator 23D-6 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7) The output signal btf4a of the butterfly calculator 23D-4 The control signal W2SEL is supplied so as to select out, and the selected data is output as a signal MEMW2 = MEMR0 + MEMR1 + MEMR2 + MEMR3.
[0319]
In the output selection device 25D-3, the data input I3 and the output signal btf0b of the butterfly calculator 23D-1 out (= MEMR2-MEMR3) and the output signal btf4b of the butterfly calculator 23D-4 out (= MEMR0 + MEMR1-MEMR2-MEMR3) and the output signal btf6b of the butterfly calculator 23D-6 Out of (= MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7), the control signal W3SEL is supplied so as to select the input data I3, and the selected data is output as the signal MEMW3 = I3.
[0320]
In the output selection device 25D-4, the data input I4 and the output signal btf2a of the butterfly calculator 23D-2 are displayed. out (= MEMR4 + MEMR5) and the output signal btf5a of the butterfly calculator 23D-5 out (= MEMR4 + MEMR5 + MEMR6 + MEMR7) and the output signal btf6a of the butterfly calculator 23D-6 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7) The output signal btf6a of the butterfly calculator 23D-6 The control signal W4SEL is supplied so as to select out, and the selected data is output as a signal MEMW4 = MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7.
[0321]
In the output selection device 25D-5, the data input I5 and the output signal btf2b of the butterfly calculator 23D-2 are displayed. out (= MEMR4-MEMR5) and the output signal btf5b of the butterfly calculator 23D-5 out (= MEMR4 + MEMR5-MEMR6-MEMR7) and the output signal btf6b of the butterfly calculator 23D-6 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7), the output signal btf5b of the butterfly calculator 23D-5 A control signal W5SEL is supplied so as to select out, and the selected data is output as a signal MEMW5 = MEMR4 + MEMR5-MEMR6-MEMR7.
[0322]
In the output selection device 25D-6, the data input I6 and the output signal btf3a of the butterfly calculator 23D-3 are displayed. out (= MEMR6 + MEMR7) and the output signal btf5a of the butterfly calculator 23D-5 out (= MEMR4 + MEMR5 + MEMR6 + MEMR7) and the output signal btf6a of the butterfly calculator 23D-6 Out of (= MEMR0 + MEMR1 + MEMR2 + MEMR3 + MEMR4 + MEMR5 + MEMR6 + MEMR7), the control signal W6SEL is supplied so as to select the data input I6, and the selected data is output as the signal MEMW6 = I6.
[0323]
In the output selection device 25D-7, the data input I7 and the output signal btf3b of the butterfly calculator 23D-3 are displayed. out (= MEMR6-MEMR7) and the output signal btf5b of the butterfly calculator 23D-5 out (= MEMR4 + MEMR5-MEMR6-MEMR7) and the output signal btf6b of the butterfly calculator 23D-6 out (= MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7), the output signal btf6b of the butterfly calculator 23D-6 The control signal W7SEL is supplied so as to select out, and the selected data is output as a signal MEMW7 = MEMR0 + MEMR1 + MEMR2 + MEMR3-MEMR4-MEMR5-MEMR6-MEMR7.
[0324]
As described above, according to the 16-input 16-output arithmetic unit 20D according to the seventh embodiment, the same effects as those of the third embodiment described above can be obtained.
[0325]
In the seventh embodiment, unary arithmetic units, for example, shift arithmetic units, can be arranged at the input stages of the data inputs MEMR0 to MEMR7, as in the third to fifth embodiments described above. is there.
In this case, the unary arithmetic units SFT0, SFT1, SFT2, SFT3, SFT4, SFT5, SFT6, and SFT7 have, for example, control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD, SFT4MD, SFT5MD, SFT6MD, and SFT7MD as inputs, respectively. MEMR2, MEMR3, MEMR4, MEMR5, MEMR6, MEMR7 values are subjected to unary operations according to the values of control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD, SFT4MD, SFT5MD, SFT6MD, and SFT7MD, and the result is input selection device 22D- 0 to 22D-7 (RSEL0 to RSEL7) and output selection devices 24D-0 to 24D-7 (DSEL0 to DSEL7).
However, here, the unary arithmetic unit is an arithmetic unit realized by an operation that shifts an arbitrary bit to the left or right.
[0326]
Eighth embodiment
FIG. 10 is a block diagram showing an eighth embodiment of the arithmetic device according to the present invention.
The arithmetic device 30 in FIG. 10 includes a first arithmetic device including the ALU and MAC according to the first and second embodiments described above, and a second arithmetic unit including butterfly arithmetic units according to the third to seventh embodiments. By reconfigurable connection with the arithmetic unit, signal processing arithmetic can be efficiently executed in one cycle of data reading, arithmetic and data writing.
[0327]
As shown in FIG. 10, the arithmetic device 30 according to the eighth embodiment includes a first arithmetic device (PU) 31 including an ALU and a MAC, and a second arithmetic device (BTFL) 32 including a butterfly arithmetic unit. As a main component.
[0328]
The first arithmetic unit 31 has, for example, the same configuration as the arithmetic unit of FIG. 4 in which four arithmetic units of FIG. , COE2, COE3 and data outputs OT0, OT1, OT2, OT3, and control signals CTRL0, CTRL1, CTRL2, CTRL3 for reconfiguration are supplied.
Each control signal includes arithmetic control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATDD, OSFMD, ACCMD, and delay control signals C0DL, C1DL, C2DL, C3DL, D0DL, D1DL, D2DL, D3DL. It is.
[0329]
The second arithmetic unit 32 has data inputs MEMR0, MEMR1, MEMR2, and MEMR3, arithmetic result inputs I0, I1, I2, and I3, data outputs D0, D1, D2, and D3, and MEMW0, MEMW1, MEMW2, and MEMW3. A control signal CTRLB for reconfiguration is supplied.
For example, taking the case of the fourth embodiment as an example, the control signals CTRLB include SFT0MD, R0SEL, BTFMD0, D0SEL, W0SEL, SFT1MD, R1SEL, BTFMD1, D1SEL, W1SEL, SFT2MD, R2SEL, BTFMD2, D2SEL, And SFT3MD, R3SEL, BTFMD3, D3SEL, and W3SEL.
[0330]
Then, the data R0 is supplied to the data input MEMR0, the data R1 is supplied to the data input MEMR1, the data R2 is supplied to the data input MEMR2, and the data R3 is supplied to the data input MEMR3.
The data output D0 of the second arithmetic unit 32 is supplied to the data input D0I of the first arithmetic unit 31, the data output D1 of the second arithmetic unit 32 is supplied to the data input D1I of the first arithmetic unit 31, The data output D2 of the second arithmetic device 32 is supplied to the data input D2I of the first arithmetic device 31, and the data output D3 of the second arithmetic device 32 is supplied to the data input D3I of the first arithmetic device 31. .
The data output OT0 of the first arithmetic device 31 is supplied to the data input I0 of the second arithmetic device 32, and the data output OT1 of the first arithmetic device 31 is supplied to the data input I1 of the second arithmetic device 32. The data output OT2 of the first arithmetic device 31 is supplied to the data input I2 of the second arithmetic device 32, and the data output OT3 of the first arithmetic device 31 is supplied to the data input I3 of the second arithmetic device 32. Is done.
Data W0 is output from the data output MEMW0 of the second arithmetic unit 32, data W1 is output from the data output MEMW1, data W2 is output from the data output MEMW2, and data W3 is output from the data output MEMW3.
[0331]
The first arithmetic unit 31 is configured to be able to execute the following arithmetic processes simultaneously (in parallel).
[0332]
[Expression 14]
OT0 = ((C0I‖C1I‖C2I‖C3I‖D0I‖D1I‖D2I‖D3I‖OT1‖OT2‖OT3‖0) op0 (D0I‖D1I‖D2I‖D3I‖OT0) op1 (D0I‖D1I‖D2I‖D3I‖ OT1‖OT2‖OT3‖0)), and
OT1 = ((C0I‖C1I‖C2I‖C3I‖D0I‖D1I‖D2I‖D3I‖OT1‖OT2‖OT3‖0) op2 (D0I‖D1I‖D2I‖D3I‖OT0) op3 (D0I‖D1I‖D2I‖D3I‖ OT2‖OT3‖OT0‖0)), and
OT2 = ((C0I‖C1I‖C2I‖C3I‖D0I‖D1I‖D2I‖D3I‖OT1‖OT2‖OT3‖0) op4 (D0I‖D1I‖D2I‖D3I‖OT0) op5 (D0I‖D1I‖D2I‖D3I‖ OT3‖OT0‖OT1‖0)), and
OT3 = ((C0I‖C1I‖C2I‖C3I‖D0I‖D1I‖D2I‖D3I‖OT1‖OT2‖OT3‖0) op6 (D0I‖D1I‖D2I‖D3I‖OT0) op7 (D0I‖D1I‖D2I‖D3I‖ OT0‖OT1‖OT2‖0))
[0333]
However, ‖ represents a selection operation, and op0 to op7 represent operators. Here, the operators op0 to op7 are defined by any of the following.
[0334]
[Expression 15]
AopB = A * B,
AopB = A * -B,
AopB = A + B,
AopB = A−B,
AopB = A & B,
AopB = A | B,
AopB = A∧B,
[0335]
The second arithmetic device 32 is configured to be able to execute the following arithmetic processing simultaneously (in parallel).
[0336]
[Expression 16]
MEMW0 = ((MEMR0‖I0) op0 (MEMR1‖I1)) ‖I0, and
MEMW1 = ((MEMR0‖I0) op1 (MEMR1‖I1)) ‖I1, and
MEMW2 = ((MEMR2‖I2) op2 (MEMR3‖I3)) ‖I2, and
MEMW3 = ((MEMR2‖I2) op3 (MEMR3‖I3)) ‖I3, and
D0 = ((MEMR0‖I0) op4 (MEMR1‖I1)) ‖MEMR0, and
D1 = ((MEMR0‖I0) op5 (MEMR1‖I1)) ‖MEMR1, and
D2 = ((MEMR2‖I2) op6 (MEMR3‖I3)) ‖MEMR2, and
D3 = ((MEMR2‖I2) op7 (MEMR3‖I3)) ‖MEMR3
[0337]
Again, ‖ represents a selection operation and op0 to op7 represent operators. Here, the operators op0 to op7 are defined by any of the following.
[0338]
[Expression 17]
AopB = A + B,
AopB = A−B,
AopB = −A + B,
AopB = −A−B,
AopB = A,
AopB = −A,
AopB = B,
AopB = −B,
[0339]
Next, with respect to the operation of the arithmetic unit in FIG. 10, the first arithmetic unit 31 has the same configuration as the parallel arithmetic unit in FIG. 4, and the second arithmetic unit 32 has the same configuration as the unit in FIG. A case will be described as an example.
[0340]
Here, it is assumed that the following calculation is executed.
W0 = R0 + R1,
W1 = COE0 * (R0-R1) -COE1 * (R2-R3),
W2 = R2 + R3
W3 = COE2 * (R0-R1) + COE3 * (R2-R3)
[0341]
First, in the second arithmetic unit 32, as shown in FIG. 6, for example, the shift amounts of the shift arithmetic units 21A-0, 21A-1, 21A-2, 21A-3 are controlled by the control signals SFT0MD, SFT1MD, SFT2MD, SFT3MD. Set to zero.
Therefore, the output signal sft0 of the shift calculator 21A-0 out becomes MEMR0, that is, data R0, and is supplied to the input selection device 22A-0 and the output selection device 24A-0.
Similarly, the output signal sft1 of the shift calculator 21A-1 out becomes MEMR1, that is, R1, and is supplied to the input selection device 22A-1 and the output selection device 24A-1.
Output signal sft2 of shift computing unit 21A-2 out becomes MEMR2, that is, R2, and is supplied to the input selection device 22A-2 and the output selection device 24A-2.
Then, the output signal sft3 of the shift computing unit 21A-3 out becomes MEMR3, that is, R3, and is supplied to the input selection device 22A-3 and the output selection device 24A-3.
[0342]
The input selection device 22A-0 is controlled by the control signal R0SEL so as to select the output signal R0 of the shift computing unit 21A-0, and the selected data R0 is the signal r0sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23A-0.
The input selection device 22A-1 is controlled to select the output signal R1 of the shift computing unit 21A-1 by the control signal R1SEL, and the selected data R1 is the signal r1sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23A-0.
[0343]
The input selection device 22A-2 is controlled to select the output signal R2 of the shift calculator 21A-2 by the control signal R2SEL, and the selected data R2 is the signal r2sel. As out, it is supplied to the input terminal DA of the butterfly calculator 23A-1.
The input selection device 22A-3 is controlled to select the output signal R3 of the shift computing unit 21A-3 by the control signal R3SEL, and the selected data R3 is the signal r3sel. As out, it is supplied to the input terminal DB of the butterfly calculator 23A-1.
[0344]
The butterfly computing unit 23A-0 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD0 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23A-0, the data R0 supplied to the input terminal DA and the data R1 supplied to the input terminal DB are added, and the result (R0 + R1) is output from the output terminal OA to the signal btf0a. As out, it is output to the output selection devices 24A-0 and 25A-0.
In the butterfly computing unit 23A-0, the difference between the data R0 supplied to the input terminal DA and the data R1 supplied to the input terminal DB is taken, and the result (R0-R1) is the output terminal OB. To signal btf0b As out, it is output to the output selection devices 24A-1 and 25A-1.
[0345]
Similarly, the butterfly calculator 23A-1 is set to a mode in which OA = DA + DB and OB = DA-DB are calculated by the control signal BTFMD1 supplied to the control terminal CTL.
Thereby, in the butterfly computing unit 23A-1, the data R2 supplied to the input terminal DA and the data R3 supplied to the input terminal DB are added, and the result (R2 + R3) is output from the output terminal OA to the signal btf1a. As out, it is output to the output selection devices 24A-2 and 25A-2.
In the butterfly calculator 23A-1, the difference between the data R2 supplied to the input terminal DA and the data R3 supplied to the input terminal DB is taken, and the result (R2-R3) is the output terminal OB. To signal btf1b As out, it is output to the output selection devices 24A-3 and 25A-3.
[0346]
In the second arithmetic unit 32, in the output selection unit 24A-1, the output signal (R1) of the shift arithmetic unit 21A-1 and the output signal btf0b of the butterfly arithmetic unit 23A-0 out (= MEMR0−MEMR1), the output signal btf0b of the butterfly calculator 23A-0 The control signal D1SEL is supplied so as to select out, and the data selected thereby is supplied to the data input D1I of the first arithmetic unit 31 as a signal D1 = R0-R1.
[0347]
Similarly, in the second arithmetic unit 32, in the output selection unit 24A-3, the output signal (R3) of the shift arithmetic unit 21A-3 and the output signal btf1b of the butterfly arithmetic unit 23A-1 out (= R2-R3), butterfly calculator 23A-1 output signal btf1b The control signal D3SEL is supplied so as to select out, and the data selected thereby is supplied as the signal D3 = R2-R3 to the data input D3I of the first arithmetic unit 31.
[0348]
In the first arithmetic unit 31, first, in the arithmetic unit 10A-0, control is performed so that an arithmetic operation result signal OT0 = COE0 * D1 is performed by the control signal CTL0.
[0349]
In this case, in the arithmetic unit 10A-0, the control signal ASEL is set so as to select the coefficient input COE0 and is supplied to the first selection unit 11.
Further, the control signal BSEL is set so as to select the data input D1I (= D1 = R0−R1) and supplied to the second selection device 12.
As a result, the coefficient COE0 is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data D1 (= R0−R1) is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out.
[0350]
At this time, a control signal MACMD designating multiplication is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient COE0 and the data D1, and as a result, the COE0 * D1 becomes the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (COE0 * D1) is selected and the signal esel It is output to the register 17 as out (COE0 * D1).
The register 17 stores the calculation result COE0 * D1 of the MAC 15, and this stored data is stored in the calculation output terminal PE. As a calculation result signal OT0 from C, the cascade input PE of the arithmetic unit 10A-1 P0, cascade input PE of arithmetic unit 10A-2 P1 and cascade input PE of arithmetic device 10A-3 Output to P2.
[0351]
In the arithmetic unit 10A-0, the coefficients COE0 to COE3 delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are the coefficient output terminals PE. C0-PE Coefficient input terminal PE of the next stage arithmetic unit 10A-1 as coefficient outputs c00 to c30 from C3O C0I to PE The data D1 and D3 output to C3I and delayed by a desired delay amount by the D0 FIFO 19-1 and D3 FIFO 19-3 are output to the data output terminal PE. D1O, PE The data input terminal PE of the next stage arithmetic unit 10A-1 as data output d10, d30 from D3O D1I, ~ PE Is output to D3I.
[0352]
Next, in the arithmetic unit 10A-1, control is performed by the control signal CTL1 so that the arithmetic result signal OT1 = OT0−COE1 * D3 is performed.
[0353]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c10 (COE1) of the arithmetic unit 10A-0 supplied to C1I is set to be selected and supplied to the first selection unit 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d10 (D3 = R2-R3) of the arithmetic unit 10A-0 supplied to D1I is set to be selected and supplied to the second selection unit 12.
Further, the control signal CSEL is input to the cascade input terminal PE. The operation result signal OT0 (COE0 * D1) of the operation device 10A-0 supplied to P0 is set to be selected and supplied to the third selection device 13.
As a result, the coefficient COE1 is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data D3 (= R2-R3) is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. In addition, the third input device 13 receives the cascade input data COE0 * D1 from the signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0354]
At this time, a control signal MACMD designating multiplication / subtraction is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient COE1 and the data D3, and as a result, subtracts the COE0 * D1 and the COE1 * D3. As a result, the multiplication / addition result (COE0 * D1-COE1 * D3) from the MAC 15 becomes the signal mac. It is output to the fourth selection device 16 as out.
The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (COE0 * D1-COE1 * D3) is selected and the signal esel It is output to the register 17 as out.
The register 17 stores the calculation result of the MAC 15 (COE0 * D1-COE1 * D3), and this stored data is stored in the calculation output terminal PE. As a calculation result signal OT1 from C, the cascade input PE of the arithmetic unit 10A-0 P2, cascade input PE of arithmetic unit 10A-2 P0 and the cascade input PE of the arithmetic unit 10A-2 Output to P1.
Further, the calculation result signal OT1 indicating (COE0 * D1-COE1 * D3) of the calculation device 10A-1 is supplied to the data input I1 of the second calculation device 32 in FIG.
[0355]
In the arithmetic unit 10A-1, the coefficients COE0 to COE3 delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are the coefficient output terminals PE. C0-PE As coefficient outputs c01 to c31 from C3O, the coefficient input terminal PE of the next stage arithmetic unit 10A-2 C0I to PE The data D1 and D3 output to C3I and delayed by a desired delay amount by the D0 FIFO 19-1 and D3 FIFO 19-3 are output to the data output terminal PE. D1O, PE The data input terminal PE of the next stage arithmetic unit 10A-3 as data outputs d11 and d31 from D3O D1I, PE Is output to D3I.
[0356]
Next, in the arithmetic unit 10A-2, control is performed by the control signal CTL2 so that the arithmetic result signal OT2 = COE2 * D1 is performed.
[0357]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c21 (COE2) of the arithmetic unit 10A-1 supplied to C2I is set to be selected and supplied to the first selection unit 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d11 (D1) of the arithmetic unit 10A-1 supplied to D1I is set to be selected and supplied to the second selection unit 12.
As a result, the coefficient COE2 is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data D1 is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out.
[0358]
  At this time, a control signal MACMD designating multiplication is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient COE2 and the data D1. As a result, the multiplication result COE2 * D1 is transferred from the MAC 15 to the signal mac. It is output to the fourth selection device 16 as out.
  The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (COE2 * D1) is selected and the signal esel It is output to the register 17 as out (COE2 * D1).
  The register 17 stores the calculation result COE2 * D1 of the MAC 15, and this stored data is stored in the calculation output terminal PE. As a calculation result signal OT2 from C, the cascade input PE of the arithmetic unit 10A-0 P1, arithmetic unit 10A-1Cascade input PE P2 and cascade input PE of arithmetic device 10A-3 Output to P0.
[0359]
In the arithmetic unit 10A-2, the coefficients COE0, COE1, COE2, and COE3 delayed by a desired delay amount by the C0 FIFO 18-0 to C3 FIFO 18-3 are the coefficient output terminals PE. C0-PE As coefficient outputs c02 to c32 from C3O, the coefficient input terminal PE of the next stage arithmetic unit 10A-3 C0I to PE The data D1 and D3 output to C3I and delayed by a desired delay amount by the D0 FIFO 19-1 and D3 FIFO 19-3 are output to the data output terminal PE. D1O, PE Data input terminal PE of the next stage arithmetic unit 10A-3 as data outputs d12 and d32 from D3O D1I-PE Is output to D3I.
[0360]
Next, in the arithmetic unit 10A-3, control is performed by the control signal CTL3 so that the arithmetic result signal OT3 = OT2 + COE3 * D3 = COE2 * D1 + COE3 * D3 is performed.
[0361]
In this case, the control signal ASEL is supplied to the coefficient input terminal PE. The coefficient output c32 (COE3) of the arithmetic device 10A-2 supplied to C3I is set to be selected and supplied to the first selection device 11.
Further, the control signal BSEL is supplied to the data input terminal PE. The data output d32 (D3) of the arithmetic device 10A-2 supplied to D3I is set to be selected and supplied to the second selection device 12.
Further, the control signal CSEL is input to the cascade input terminal PE. The calculation result signal OT2 (COE2 * D1) of the calculation device 10A-2 supplied to P0 is set to be selected and supplied to the third selection device 13.
Thereby, the coefficient COE3 is output from the first selection device 11 to the ALU 14 and the MAC 15 as the signal asel_out. Further, the data D3 is output from the second selection device 12 to the ALU 14 and the MAC 15 as the signal bsel_out. In addition, the cascade input data COE2 * D1 is supplied from the third selection device 13 to the signal csel. It is output to the first selection device 11, ALU 14 and MAC 15 as out.
[0362]
  At this time, a control signal MACMD for specifying multiplication and addition is supplied to the MAC 15. As a result, the MAC 15 multiplies the coefficient COE3 and the data D3 and, as a result, adds COE3 * D3 and (COE2 * D1). As a result, the multiplication / addition result COE3 * D3 + COE2 * D1 from the MAC 15 becomes the signal mac. It is output to the fourth selection device 16 as out.
  The control signal ESEL is supplied to the fourth selection device 16 so as to select the output of the MAC 15. As a result, in the fourth selection device 16, the output signal mac of the MAC 15 out (COE2 * D1 + COE3 * D3) is selected and the signal esel It is output to the register 17 as out (COE2 * D1 + COE3 * D3).
  The register 17 stores the calculation result of the MAC 15 (COE2 * D1 + COE3 * D3), and this stored data is stored in the calculation output terminal PE. C outputs a calculation result signal OT3 as a desired calculation result out, and the cascade input PE of the calculation device 10A-0 P0, arithmetic unit 10A-1Cascade input PE P1 and cascade input PE of arithmetic device 10A-2 P2Is output.
  Further, the calculation result signal OT3 indicating (COE2 * D1 + COE3 * D3) of the calculation device 10A-3 is supplied to the data input I3 of the second calculation device 32 in FIG.
[0363]
In the above, the delay control signals C0DL, C1DL, C2DL, and C3DL shown in FIG. 2 are supplied to the C0 FIFO to C3 FIFOs 18-0 to 18-3 so that all delays are zero.
Further, the delay control signal D0DL is supplied to the D0 FIFO 19-0 so that the delay becomes zero, the delay control signal D1DL is supplied to the D1 FIFO 19-1 so that the delay becomes 1, and the delay control signal D2DL becomes the delay 2 The delay control signal D3DL is supplied to the D3 FIFO 19-3 so that the delay 3 is obtained.
[0364]
The calculation result (COE0 * D1-COE1 * D3) of the first calculation device 31 supplied to the data input I1 of the second calculation device 32 is supplied to the output selection device 25A-1 in FIG.
The calculation result (COE2 * D1 + COE3 * D3) of the first calculation device 31 supplied to the data input I3 of the second calculation device 32 is supplied to the output selection device 25A-3 in FIG.
[0365]
In the second arithmetic unit 32, the output selection unit 25A-0 receives the data input I0 and the output signal btf0a of the butterfly arithmetic unit 23A-0. out (= R0 + R1) of the output signal btf0a of the butterfly calculator 23A-0 The control signal W0SEL is supplied so as to select out, and the selected data is output as a signal MEMW0 = R0 + R1.
[0366]
In the output selection device 25A-1, the data input I1 and the output signal btf0b of the butterfly calculator 23A-0 out (= R0-R1), the control signal W1SEL is supplied so as to select the data input I1, and the data selected by this is the signal MEMW1 = I1 = (COE0 * D1-COE1 * D3) = (COE0 * (R0-R1) -COE1 * (R2-R3)).
[0367]
In the output selection device 25A-2, the data input I2 and the output signal btf1a of the butterfly calculator 23A-1 out (= R2 + R3), the output signal btf1a of the butterfly calculator 23A-1 The control signal W2SEL is supplied so as to select out, and the selected data is output as a signal MEMW2 = R2 + R3.
[0368]
Further, in the output selection device 25A-3, the data input I3 and the output signal btf1b of the butterfly calculator 23A-1 out (= R2−R3), the control signal W3SEL is supplied so as to select the data input I3, and the data thus selected is the signal MEMW3 = I3 = (COE2 * D1 + COE3 * D3) = (COE2 * (R0) -R1) + COE3 * (R2-R3)).
[0369]
As described above, according to the eighth embodiment, the arithmetic device including the ALU and MAC according to the first and second embodiments and the butterfly arithmetic unit according to the third to seventh embodiments are included. Since it is reconfigurable with the arithmetic unit, there are the following advantages.
[0370]
That is, in a processor such as a conventional DSP,
MEMW0 = x [k0] + x [k1],
MEMW1 = px * (x [k0] −x [k1]) − py * (y [k0] −y [k1]),
MEMW2 = y [k0] + y [k1],
MEMW3 = px * (x [k0] −x [k1]) + py * (y [k0] −y [k1])
When trying to perform the operation of, for example, in the calculation of MEMW1
reg1 = x [k0] −x [k1],
reg2 = px * reg1,
reg3 = y [k0] −y [k1],
reg4 = py * reg3
MeMW1 = reg2-reg4
For example, an operation for temporarily storing a value in a register is required. For this reason, writing to registers unnecessary for arithmetic operations and reading from registers have increased, and the number of operation cycles and power consumption have increased. However, by combining MAC, ALU and butterfly arithmetic, memory readout can be performed from arithmetic operation to memory When writing, the degree of freedom of operation in the operation block is increased, and efficient operation can be performed. As a result, the number of execution cycles is reduced, and the reading and writing of temporary data is reduced, thereby reducing power.
[0371]
Further, when x [k0] and x [k1] are commonly used as in the MEMW0 and MEMW1 operations, the conventional processor uses x [k0] + x [k1], x [k0] − Although the calculation of x [k1] cannot be performed at the same time and the number of cycles required for the calculation has increased, in the eighth embodiment, since this calculation is performed at the same time, the number of necessary cycles can be reduced.
[0372]
Further, according to the eighth embodiment, as in the first embodiment described above, not only can the logic level be optimized, but also an increase in configuration information can be prevented, and the area efficiency as an integrated circuit can be reduced. There exists an advantage which can implement | achieve the arithmetic unit which can be prevented.
Further, since the arithmetic device can be reconfigured, not only cascade operations but also parallel operations can be realized with the same hardware. Therefore, it is possible to efficiently execute many parallelizable processes by increasing the number of arithmetic devices.
[0373]
Ninth embodiment
FIG. 11 is a block diagram showing a ninth embodiment of the arithmetic device according to the present invention.
As in the eighth embodiment, the arithmetic device 30A according to the ninth embodiment includes the first arithmetic device including the ALU and MAC according to the first and second embodiments described above, and the third to third arithmetic devices. It is an apparatus example at the time of generalizing the arithmetic device which couple | bonded the 2nd arithmetic device containing the butterfly arithmetic unit which concerns on 7th embodiment so that reconfigurable.
The arithmetic device 30A is also configured to efficiently execute signal processing operations in one cycle of data reading, calculation, and data writing.
[0374]
As shown in FIG. 11, the present arithmetic unit 30A includes a first arithmetic unit (PU) 31A including an ALU and a MAC, and a second arithmetic unit 32A-0 (BTFLa0), ..., 32A- including a butterfly arithmetic unit. k (BTFLak), 32B-0 (BTFLb0), ..., 32B-m (BTFLbm), 32C-0 (BTFLc0), ..., 32Cn (BTFLcn) as main components.
[0375]
The first arithmetic unit 31A and the second arithmetic units 32A-0 (BTFLa0), ..., 32A-k (BTFLak), 32B-0 (BTFLb0), ..., 32B-m (BTFLbm), 32C- Data input / output and control signals of 0 (BTFLc0),..., 32C-n (BTFLcn) and connection relations will be described in detail, and the operation of each part is performed in the same manner as in the eighth embodiment. Details are omitted.
[0376]
The first arithmetic unit 31A includes, for example, arithmetic units obtained by cascading a plurality of arithmetic units of FIG. 1 or FIG. 2, such as 2, 4, 8, etc., and data inputs DIa0, DIa1, DIa2k, DIa2k + 1, DIb0, DIb1 , DIb2, DIb3, DIb4m, DIb4m + 1, DIb4m + 2, DIb4m + 3, DIc0, DIc1,..., DIc6, DIc8n, DIc8n + 1,. OTb0, OTb1, OTb2, OTb3, OTb4m, OTb4m + 1, OTb4m + 2, OTb4m + 3, OTc0, OTc1 ... OTc6, OTc7, OTc8n, OTc8n + 1, ..., OTc8n + 6, OTc8n + 6 Has 8n + 7, the control signal CTRLa0 for reconstitution, ..., CTRLa2k + 1, CTRLb0, ..., CTRLb4m + 3, CTRLc0, ..., CTRLc8n + 7 is supplied.
Each control signal includes arithmetic control signals ASEL, BSEL, ESEL, MACMD, ALUMD, RNDMD, SATD, OSFMD, ACCMD, and delay control signals C0DL, C1DL,..., CkDL, D0DL, D1DL,. It is.
[0377]
The second arithmetic unit 32A-0 is, for example, a four-input four-output arithmetic unit as shown in FIG. 5, and includes data inputs MEMRa0 and MEMRa1, operation result inputs Ia0 and Ia1, data output (calculation result output) Da0, Da1 and data outputs MEMWa0 and MEMWa1 are supplied, and a control signal CTRLBa0 for reconfiguration is supplied. For example, taking the case of the third embodiment as an example, the control signal CTRLBa0 includes SFT0MD, R0SEL, BTFMD0, D0SEL, W0SEL, and SFT1MD, R1SEL, BTFMD1, D1SEL, and W1SEL.
[0378]
The second arithmetic unit 32A-k is a four-input four-output arithmetic unit as shown in FIG. 5, for example, and includes data inputs MEMRa2k, MEMRa2k + 1, operation result inputs Ia2k, Ia2k + 1, data output (operation result output) Da2k, It has Da2k + 1, data outputs MEMWa2k, MEMWa2k + 1, and is supplied with a control signal CTRLBa2k for reconfiguration.
For example, taking the case of the third embodiment as an example, the control signal CTRLBa2k includes SFT0MD, R0SEL, BTFMD0, D0SEL, W0SEL, and SFT1MD, R1SEL, BTFMD1, D1SEL, and W1SEL.
[0379]
The second arithmetic unit 32B-0 is, for example, an 8-input 8-output arithmetic unit as shown in FIG. 6 or 7, and includes data inputs MEMRb0, MEMRb1, MEMRb2, MEMRb3, and operation result inputs Ib0, Ib1, Ib2, and so on. Ib3, data output (calculation result output) Db0, Db1, Db2, Db3 and data output MEMWb0, MEMWb1, MEMWb2, MEMWb3, and a control signal CTRLBb0 for reconfiguration is supplied.
For example, taking the case of the fourth or fifth embodiment as an example, the control signal CTRLBb0 includes SFT0MD, R0SEL, BTFMD0, D0SEL, W0SEL, SFT1MD, R1SEL, BTFMD1, D1SEL, W1SEL, SFT2MD, R2SEL, SBTMD2, S , W2SEL, and SFT3MD, R3SEL, BTFMD3, D3SEL, and W3SEL.
[0380]
The second arithmetic unit 32B-m is, for example, an 8-input 8-output arithmetic unit as shown in FIG. 6 or FIG. Ib4m + 3, data output (calculation result output) Db4m, Db4m + 1, Db4m + 2, Db4m + 3, data output MEMWb4m, MEMWb4m + 1, MEMWb4m + 2, and MEMWb4m + 3, and a control signal CTRLBb4m for reconfiguration is supplied.
For example, taking the case of the fourth or fifth embodiment as an example, the control signal CTRLBb4m includes SFT0MD, R0SEL, BTFMD0, D0SEL, W0SEL, SFT1MD, R1SEL, BTFMD1, D1SEL, W1SEL, SFT2MD, R2SEL2, BTFMD2, , W2SEL, and SFT3MD, R3SEL, BTFMD3, D3SEL, and W3SEL.
[0381]
The second arithmetic unit 32C-0 is, for example, a 16-input 16-output arithmetic unit as shown in FIG. 8 or 9, and includes data inputs MEMRc0, MEMRc1,..., MEMRc6, MEMRc7, and operation result inputs Ic0, Ic1, ..., Ic6, Ic7, data output (calculation result output) Dc0, Dc1, ..., Dc6, Dc7, data outputs MEMWc0, MEMWc1, ..., MEMWc6, MEMWc7, and a control signal CTRLBc0 for reconfiguration is supplied .
For example, taking the case of the sixth or seventh embodiment as an example, the control signal CTRLBb4m includes SFT0MD, R0SEL, MTFMD0, D0SEL, W0SEL, SFT1MD, R1SEL, MTFMD1, D1SEL, W1SEL, SFT2MD, R2SEL, MTFMD2, D2SEL. , W2SEL, SFT3MD, R3SEL, MTFMD3, D3SEL, W3SEL, SFT4MD, R4SEL, MTFMD4, D4SEL, W4SEL, SFT5MD, R5SEL, MTFMD5, D5SEL, W5SEL, SFT6MD, R6SEL, MTFMDSEL, MT6MD7, R6SEL, MTFMD7 , W7SEL.
[0382]
The second arithmetic unit 32C-n is, for example, a 16-input 16-output arithmetic unit as shown in FIG. 8 or FIG. 9, and data inputs MEMRc8n, MEMRc8n + 1,. .., Ic8n + 6, Ic8n + 7, data output (calculation result output) Dc8n, Dc8n + 1,..., Dc8n + 6, Dc8n + 7, data output MEMWc8n, MEMWc8n + 1,.
For example, taking the case of the sixth or seventh embodiment as an example, the control signal CTRLBb4m includes SFT0MD, R0SEL, MTFMD0, D0SEL, W0SEL, SFT1MD, R1SEL, MTFMD1, D1SEL, W1SEL, SFT2MD, R2SEL, MTFMD2, D2SEL. , W2SEL, SFT3MD, R3SEL, MTFMD3, D3SEL, W3SEL, SFT4MD, R4SEL, MTFMD4, D4SEL, W4SEL, SFT5MD, R5SEL, MTFMD5, D5SEL, W5SEL, SFT6MD, R6SEL, MTFMDSEL, MT6MD7, R6SEL, MTFMD7 , W7SEL.
[0383]
Then, the data Ra0 is supplied to the data input MEMRa0 of the second arithmetic unit 32A-0, and the data Ra1 is supplied to the data input MEMRa1.
The data output Da0 of the second arithmetic device 32A-0 is supplied to the data input DIa0 of the first arithmetic device 31A, and the data output Da1 of the second arithmetic device 32A-0 is the data input DIa1 of the first arithmetic device 31A. To be supplied.
The data output OTa0 of the first arithmetic device 31A is supplied to the data input Ia0 of the second arithmetic device 32A-0, and the data output OTa1 of the first arithmetic device 31A is the data of the second arithmetic device 32A-0. Supplyed to input Ia1.
Further, the data Wa0 is output from the data output MEMWa0 of the second arithmetic unit 32A-0, and the data Wa1 is output from the data output MEMWa1.
[0384]
The data Ra2k is supplied to the data input MEMRa2k of the second arithmetic unit 32A-k, and the data Ra2k + 1 is supplied to the data input MEMRa2k + 1.
The data output Da2k of the second arithmetic device 32A-k is supplied to the data input DIa2k of the first arithmetic device 31A, and the data output Da2k + 1 of the second arithmetic device 32A-k is the data input DIa2k + 1 of the first arithmetic device 31A. To be supplied.
The data output OTa2k of the first arithmetic device 31A is supplied to the data input Ia2k of the second arithmetic device 32A-k, and the data output OTa2k + 1 of the first arithmetic device 31A is the data of the second arithmetic device 32A-k. Supplyed to input Ia2k + 1.
Further, the data Wa2k is output from the data output MEMWa2k of the second arithmetic unit 32A-k, and the data Wa2k + 1 is output from the data output MEMWa2k + 1.
[0385]
Data Rb0 is supplied to data input MEMRb0 of second arithmetic unit 32B-0, data Rb1 is supplied to data input MEMRb1, data Rb2 is supplied to data input MEMRb2, and data Rb3 is supplied to data input MEMRb3.
The data output Db0 of the second arithmetic unit 32B-0 is supplied to the data input DIb0 of the first arithmetic unit 31A, and the data output Db1 of the second arithmetic unit 32B-0 is the data input DIb1 of the first arithmetic unit 31A. , The data output Db2 of the second arithmetic device 32B-0 is supplied to the data input DIb2 of the first arithmetic device 31A, and the data output Db3 of the second arithmetic device 32B-0 is the first arithmetic device 31A. To the data input DIb3.
The data output OTb0 of the first arithmetic device 31A is supplied to the data input Ib0 of the second arithmetic device 32B-0, and the data output OTb1 of the first arithmetic device 31A is the data of the second arithmetic device 32B-0. The data output OTb2 of the first arithmetic device 31A is supplied to the data input Ib2 of the second arithmetic device 32B-0, and the data output OTb3 of the first arithmetic device 31A is supplied to the second arithmetic device 32B. It is supplied to the data input Ib3 of −0.
Also, data Wb0 is output from the data output MEMWb0 of the second arithmetic unit 32B-0, data Wb1 is output from the data output MEMWb1, data Wb2 is output from the data output MEMWb2, and data Wb3 is output from the data output MEMWb3. The
[0386]
Data Rb4m is supplied to the data input MEMRb4m of the second arithmetic device 32B-m, data Rb4m + 1 is supplied to the data input MEMRb4m + 1, data Rb4m + 2 is supplied to the data input MEMRb4m + 2, and data Rb4m + 3 is supplied to the data input MEMRb4m + 3.
The data output Db4m of the second arithmetic device 32B-m is supplied to the data input DIb4m of the first arithmetic device 31A, and the data output Db4m + 1 of the second arithmetic device 32B-m is the data input DIb4m + 1 of the first arithmetic device 31A. The data output Db4m + 2 of the second arithmetic device 32B-m is supplied to the data input DIb4m + 2 of the first arithmetic device 31A, and the data output Db4m + 3 of the second arithmetic device 32B-m is the first arithmetic device 31A. Data input DIb4m + 3.
Further, the data output OTb4m of the first arithmetic device 31A is supplied to the data input Ib4m of the second arithmetic device 32B-m, and the data output OTb4m + 1 of the first arithmetic device 31A is the data of the second arithmetic device 32B-m. The data output OTb4m + 2 of the first arithmetic device 31A is supplied to the data input Ib4m + 2 of the second arithmetic device 32B-m, and the data output OTb4m + 3 of the first arithmetic device 31A is supplied to the second arithmetic device 32B. -M data input Ib4m + 3.
Data Wb4m is output from data output MEMWb4m of second arithmetic unit 32B-m, data Wb4m + 1 is output from data output MEMWb4m + 1, data Wb4m + 2 is output from data output MEMWb4m + 2, and data Wb4m + 3 is output from data output MEMWb4m + 3. The
[0387]
The data Rc0 is supplied to the data input MEMRc0 of the second arithmetic unit 32C-0, the data Rc1 is supplied to the data input MEMRc1, the data Rc6 is supplied to the data input MEMRc6, and the data Rc7 is supplied to the data input MEMRc7. Is done.
The data output Dc0 of the second arithmetic device 32C-0 is supplied to the data input DIc0 of the first arithmetic device 31A, and the data output Dc1 of the second arithmetic device 32C-0 is the data input DIc1 of the first arithmetic device 31A. Similarly, the data output Dc6 of the second arithmetic unit 32C-0 is supplied to the data input DIc6 of the first arithmetic unit 31A, and the data output DC7 of the second arithmetic unit 32C-0 is the first The data is supplied to the data input DIC7 of the arithmetic unit 31A.
The data output OTc0 of the first arithmetic device 31A is supplied to the data input Ic0 of the second arithmetic device 32C-0, and the data output OTc1 of the first arithmetic device 31A is the data of the second arithmetic device 32C-0. Similarly, the data output OTc6 of the first arithmetic unit 31A is supplied to the data input Ic6 of the second arithmetic unit 32C-0, and the data output OTc7 of the first arithmetic unit 31A is the second one. It is supplied to the data input Ic7 of the arithmetic unit 32C-0.
Further, the data output MEMWc0 of the second arithmetic unit 32C-0 outputs the data Wc0, the data output MEMWc1 outputs the data Wc1, the data output MEMWc6 outputs the data Wc6, and the data output MEMWc7 outputs the data Wc7. Is output.
[0388]
  Data Rc8n is supplied to data input MEMRc8n of second arithmetic unit 32C-n, data Rc8n + 1 is supplied to data input MEMRc8n + 1, data Rc8n + 6 is supplied to data input MEMRc8n + 6, and data Rc8n + 7 is supplied to data input MEMRc8n + 7. Is done.
  The data output DC8n of the second arithmetic device 32C-n is supplied to the data input DIc8n of the first arithmetic device 31A, and the data output Dc8n + 1 of the second arithmetic device 32C-n is the data input DIc8n + 1 of the first arithmetic device 31A. Similarly, the data output Dc8n + 6 of the second arithmetic unit 32C-n is supplied to the data input DIc8n + 6 of the first arithmetic unit 31A, and the data output Dc8n + 7 of the second arithmetic unit 32C-n is the first Data input DIc8n + of arithmetic unit 31A7To be supplied.
  The data output OTc8n of the first arithmetic device 31A is supplied to the data input Ic8n of the second arithmetic device 32C-n, and the data output OTc8n + 1 of the first arithmetic device 31A is the data of the second arithmetic device 32C-n. Similarly, the data output OTc8n + 6 of the first arithmetic unit 31A is supplied to the data input Ic8n + 6 of the second arithmetic unit 32C-n, and the data output OTc8n + 7 of the first arithmetic unit 31A is supplied to the second Ic8n + 1. It is supplied to the data input Ic8n + 7 of the arithmetic unit 32C-n.
  Further, the data output MEMWc8n of the second arithmetic unit 32C-n outputs data Wc8n, the data output MEMWc8n + 1 outputs data Wc8n + 1, the data output MEMWc8n + 6 outputs data Wc8n + 6, and the data output MEMWc8n + 7 outputs data Wc8n + 7. Is output.
[0389]
In the arithmetic device 30A having such a configuration, for example, when data is exchanged between the first arithmetic device 31A and the second arithmetic device 32B-0 to 32B-m having eight inputs and eight outputs, the arithmetic is performed. The same operation as that described in the eighth embodiment is performed.
Even when data is exchanged between the other second arithmetic devices 32A-0 to 32A-k, 32C-0 to 32C-n and the first arithmetic device 31A, the data is input. Substantially the same operation is performed only in the number of outputs.
Therefore, as described above, the details of the operation of each unit are omitted here.
[0390]
According to the ninth embodiment, a first arithmetic device 31A having a plurality of arithmetic devices including a three-term arithmetic device and / or a two-term arithmetic device, and a second arithmetic device 32A including a two-input two-output arithmetic device. -0 (BTFLa0), ..., 32A-k (BTFLak), 32B-0 (BTFLb0), ..., 32B-m (BTFLbm), 32C-0 (BTFLc0), ..., 32C-n (BTFLcn) In the arithmetic device 30A that can be reconfigured from the outside, the second arithmetic devices 32A-0 (BTFLa0), ..., 32A-k (BTFLak), 32B-0 (BTFLb0), ..., 32B-m (BTFLbm), 32C- 0 (BTFLc0),..., 32C-n (BTFLcn) is used as the input to the first arithmetic unit 31A, and the arithmetic result of the first arithmetic unit 31A is used as the second operation. As an input device, since to obtain a final operation result can be obtained the same effect as the eighth embodiment described above.
[0390]
That is, in a processor such as a conventional DSP,
MEMW0 = x [k0] + x [k1],
MEMW1 = px * (x [k0] −x [k1]) − py * (y [k0] −y [k1]),
MEMW2 = y [k0] + y [k1],
MEMW3 = px * (x [k0] −x [k1]) + py * (y [k0] −y [k1])
When trying to perform the operation of, for example, in the calculation of MEMW1
reg1 = x [k0] −x [k1],
reg2 = px * reg1,
reg3 = y [k0] −y [k1],
reg4 = py * reg3
MeMW1 = reg2-reg4
For example, an operation for temporarily storing a value in a register is required. For this reason, writing to registers unnecessary for arithmetic operations and reading from registers have increased, and the number of operation cycles and power consumption have increased. However, by combining MAC, ALU and butterfly arithmetic, memory readout can be performed from arithmetic operation to memory When writing, the degree of freedom of operation in the operation block is increased, and efficient operation can be performed. As a result, the number of execution cycles is reduced, and the reading and writing of temporary data is reduced, thereby reducing power.
[0392]
Further, when x [k0] and x [k1] are commonly used as in the MEMW0 and MEMW1 operations, the conventional processor uses x [k0] + x [k1], x [k0] − Although the calculation of x [k1] cannot be performed at the same time and the number of cycles required for the calculation is increased, in the ninth embodiment, since this calculation is performed at the same time, the number of necessary cycles can be reduced.
[0393]
Further, according to the ninth embodiment, as in the first embodiment described above, not only can the logic level be optimized, but also an increase in configuration information can be prevented, and the area efficiency as an integrated circuit can be reduced. There exists an advantage which can implement | achieve the arithmetic unit which can be prevented.
Further, since the arithmetic device can be reconfigured, not only cascade operations but also parallel operations can be realized with the same hardware. Therefore, it is possible to efficiently execute many parallelizable processes by increasing the number of arithmetic devices.
[0394]
Tenth embodiment
FIG. 12 is a configuration diagram showing an arithmetic system according to the tenth embodiment of the present invention.
[0395]
In the present arithmetic system 40, for example, an arithmetic device capable of reconfiguring the array of arithmetic units according to the first to ninth embodiments described above, the coefficient parameters at the time of executing the arithmetic, and the like based on the configuration information is used. It is done.
The arithmetic system 40 includes an arithmetic device, a memory, an address generation device, and a memory for storing route information. In addition to route information selection using a CPU, the arithmetic system 40 is based on a control signal generated by the address generation device. The system is configured as a reconfigurable system that can switch route information under specific conditions even during calculation.
[0396]
Specifically, as shown in FIG. 12, the arithmetic system 40 includes a CPU 41 as a control circuit, a plurality of, for example, two first route selection information memories 42, a second route selection information memory 43, and a selection device 44. , An address generation device 45, a data memory 46, and a reconfigurable computing device 47.
[0397]
The CPU 41 can access the first route selection information memory 42, the second route selection information memory 43, and the data memory 46 via the bus BUS.
The CPU 41 activates the address generation device 45 using the req_ack signal, and recognizes the end of the operation of the address generation device 45 based on the req_ack signal from the address generation device 45.
Further, the CPU 41 writes the first route selection information config 1 in the first route selection information memory 42, and writes the second route selection information config 2 in the second route selection information memory 43.
Further, the CPU 41 writes a plurality of data in the data memory 46. Further, the CPU 41 designates an address generation pattern with the signal aggtrl to the address generation device 45 and activates the address generation device 45.
Further, the CPU 41 outputs a control signal ctrlb to the selection device 44, and the first route selection information config 1 in the first route selection information memory 42 and the second route selection information config 2 in the second route selection information memory 43. It is instructed which route selection information is to be selected. In other words, the CPU 41 dynamically changes the control signal ctrlb while the address generation device 45 is performing address generation, and controls whether the route selection information is selected from the plurality of route selection information memories 42 and 43. To do.
[0398]
The first route selection information memory 42 is written with the first route selection information config 1 from the CPU 41 via the bus BUS, and outputs the written first route selection information config 1 to the selection device 44.
[0399]
The second route selection information memory 43 is written with the second route selection information config 2 from the CPU 41 via the bus BUS, and outputs the written second route selection information config 2 to the selection device 44.
[0400]
The selection device 44 uses the first route selection information config1 and the second route selection information memory 43 based on the first route selection information memory 42 in response to the control signal ctrlla from the address generation device 45 and the control signal ctrlb from the CPU 41. Any one of the second route selection information config 2 is selected and supplied to the computing device 47.
[0401]
The address generation device 45 is activated in response to a req_ack signal from the CPU 41, automatically generates an address adr with an address generation pattern designated in advance by the control signal agctrl by the CPU 41, reads it from the data memory 46, and reads the data memory 46. Write to F.
In addition, the address generation device 45 outputs a control signal ctrlla including selection information corresponding to the generated address to the selection device 44, and the first route selection information config 1 and the second route selection information config 1 by the first route selection information memory 42. Any one of the second route selection information config 2 by the route selection information memory 43 is selected and supplied to the arithmetic device 47.
Then, when the address generation is completed, the address generation device 45 notifies the CPU 41 of the completion of the operation using the req_ack signal.
[0402]
The data memory 46 reads the data stored in the data memory 46 using the address adr generated by the address generation device 45 and reads the read data read. dat is supplied to the arithmetic unit 47, and write data write which is the arithmetic result of the arithmetic unit 47 is supplied. Write dat.
The data memory 46 is accessed by the CPU 41 via the bus BUS.
[0403]
The computing device 47 is based on the first route selection information config 1 by the first route selection information memory 42 selected by the selection device 44 or the second route selection information config 2 by the second route selection information memory 43. The data array 46 read data read is reconstructed by reconfiguring the array of arithmetic units, coefficient parameters at the time of execution of the arithmetic operations, etc. Performs a specified operation on dat, and writes the operation result as write data write dat is supplied to the data memory 46.
[0404]
Next, the operation of the above configuration will be described with reference to FIG.
[0405]
First, the CPU 41 writes the first route selection information config1 in the first route selection information memory 42 and the second route selection information config2 in the second route selection information memory 43 via the bus BUS. .
[0406]
Further, the CPU 41 writes a plurality of data in advance in the data memory 46 via the bus BUS.
Further, the CPU 41 outputs a control signal aggtr to the address generation device 45, designates an address generation pattern, and activates the address generation device 45.
[0407]
As a result, the control is transferred from the CPU 41 to the address generation device 45, and automatic address generation is started in the address generation device 45 and supplied to the data memory 46.
Here, for the sake of simplicity, it is assumed that the read address patterns generated in the address generator 45 are 0, 1, 2, 3, 4, and 5.
The data read from the data memory 46 based on the generated address adr and supplied to the arithmetic unit 47 are read_dat [0], read_dat [1], read_dat [2], read_dat [3], read_dat [4]. , And read_dat [5].
[0408]
Further, the address generation device 45 outputs a control signal ctrlla to the selection device 44 in accordance with the generated address.
In the selection device 44, in accordance with the control signal ctrlla from the address generation device 45 and the control signal ctrlb from the CPU 41, the first route selection information config1 by the first route selection information memory 42 and the second route selection information memory 43 Any one of the second route selection information config2 is selected and supplied to the arithmetic unit 47.
[0409]
In the arithmetic device 47, the first route selection information config 1 by the first route selection information memory 42 supplied from the selection device 44 or the second route selection information config 2 by the second route selection information memory 43 is supplied. The arrangement of the computing units, the coefficient parameters at the time of executing the computations, and the like are reconfigured.
In the reconfigured arithmetic unit 47, the read data read_dat [0], read_dat [1], read_dat [2], read_dat [3], read_dat [4], and read_dat [5] of the data memory 46 are designated. Is calculated.
[0410]
The calculation result in the arithmetic unit 47 is write-dat [0], write-dat [1], write-dat [2], write-dat [3], write-dat [4], and write-dat [5]. It becomes.
[0411]
Here, the calculation executed with the first route selection information config 1 is func 1 (), and the calculation executed with the second route selection information config 2 is func 2 ().
As shown in FIG. 13, when the address is 0, 1, 3 or 4 in the control information ctrla from the address generator 45, the first route selection information config1 is shown. When the address is 2 or 5, the second route selection information config1 is shown. It is assumed that the route selection information config2 can be selected.
The calculation result in this case can be expressed as follows.
[0412]
[Formula 18]
write-dat [0] = func1 (read_dat [0])
write-dat [1] = func1 (read_dat [1])
write-dat [2] = func2 (read_dat [2])
write-dat [3] = func1 (read_dat [3])
write-dat [4] = func1 (read_dat [4])
write-dat [5] = func2 (read_dat [5])
[0413]
These calculation results are written in the data memory 46, and the automatic generation of the address adr by the address generator 45 is finished.
Then, the ask_req signal is sent from the address generation device 45 to the CPU 41 to notify the end of the calculation.
[0414]
  As described above, according to the tenth embodiment, the first route selection information memory 42 that stores the first route selection information config 1 and the second route that stores the second route selection information config 2. The first route selection information config1 by the first route selection information memory 42 and the second route selection information by the second route selection information memory 43 according to the selection information memory 43, the control signal ctrla and the control signal ctrlb. A selection device 44 that selects one of the config 2 and a specified address generation pattern automatically generate an address adr, read from the data memory 46, write to the data memory 46, and generate An address generation device 45 that outputs a control signal ctrlla to the selection device 44 in accordance with the selected address, and a selection device Based on the first route selection information config1 or the second route selection information config2 selected at 44, the arrangement of the computing units, the coefficient parameters at the time of execution of the computation, and the like are reconfigured, and the read data of the data memory 46 read Performs a specified operation on dat, and writes the operation result to write data write an arithmetic unit 47 to write back to the data memory 46 as datBecause it was providedThere are the following advantages.
[0415]
That is, conventionally, in an arithmetic system composed of a CPU, an address generation device, a plurality of configuration information memories, and a reconfigurable arithmetic device, the selection of the plurality of configuration memories is controlled using the CPU. In order to select the memory using the CPU during the period of generating the address, it is necessary to provide a synchronization mechanism between the CPU and the address generating device, which makes the control complicated and extra hardware. However, depending on the hardware structure, synchronization itself is impossible.
On the other hand, according to the arithmetic system according to the tenth embodiment, since a plurality of configuration memories can be selected using a control signal output from the address generation device itself, it is necessary to provide a synchronization mechanism. There is an advantage that it disappears.
In addition, since control does not return to the CPU, the overhead for processing is reduced, and the processing capacity of the entire system can be improved.
[0416]
Eleventh embodiment
FIG. 14 is a diagram for explaining the eleventh embodiment of the present invention, and is a block diagram showing an example of an address generation device applicable to the arithmetic system according to the present invention.
[0417]
The address generation device 50 can be applied to the arithmetic system of FIG. 12 showing the tenth embodiment described above, for example, and is a device that generates addresses using four (generally n) counters. An address pattern such as an array access pattern in the C for loop and its nesting, FFT, and bit reverse is generated, and a control signal CTRL (ctrla in FIG. 12) is also output together with this address generation.
Hereinafter, a specific configuration and function of the address generation device 50 will be described in order.
[0418]
As shown in FIG. 14, the address generator 50 includes an arithmetic unit (INCDEC0) 51-0, an arithmetic unit (INCDEC1) 51-1, an arithmetic unit (INCDEC2) 51-2, an arithmetic unit (INCDECx) 51-X, An arithmetic unit with a selector (SUM0) 52-0, an arithmetic unit with a selector (SUM1) 52-1, an arithmetic unit with a selector (SUM2) 52-2, a selector (SEL0) 53-0, a selector (SEL1) 53-1, a selector (SEL2) 53-2, selector (SELx) 53-x, counter (Counter0) 54-0, counter (Counter1) 54-1, counter (Counter2) 54-2, counter (Counterx) 54-x, comparator ( END) 55, comparator (END0) 56-0, comparator (END1) 56-1, comparator (END) ) 56-2, comparator (ENDx) 56-x, comparator (INC0) 57-0, comparator (INC1) 57-1, comparator (INC2) 57-2, arithmetic unit with selector (ADRSUM) 58, A bit inverter (BRV) 59, a mask generator (ADRMSK) 60, and a control signal generator (CTRLGEN) 61 are included.
[0419]
Then, the address generator 50 controls the input signals COUNT0STP, COUNT1STP, COUNT2STP, COUNT0INI, COUNT1INI, COUNT2INI, COUNTxINI, COUNT0FIN, COUNT1FIN, COUNT2FIN, COUNTxFIN, OFFSET, CNT0, DCNT, CNT0, DCNT, CNT0 , CNT0ENDMD, CNT1ENDMD, CNT2ENDMD, CNT0INCMD, CNT1INCMD, CNT2INCMD, CTRLMD, COUNTSUM, MSKMD, and COUNTEN are supplied, and a control signal CTRL and a generation address GENADR are output.
[0420]
The computing unit 51-0 receives the input signal COUNT0STP and the count data countdat of the counter 54-0 according to the value of the control signal CNT0INIMD. The result of calculating 0 is the signal countcal 0 is output to the selector 53-0 and the selector calculators 52-0 to 52-2.
Specifically, the computing unit 51-0 performs any of the following computations according to the value of the control signal CNT0INIMD.
[0421]
[Equation 19]
countcal 0 = COUNT0STP + countdat 0,
countcal 0 = COUNT0STP-countdat 0
[0422]
The arithmetic unit 51-1 receives the input signal COUNT1STP and the count data countdat of the counter 54-1 according to the value of the control signal CNT1INIMD. The result of computing 1 is the signal countcal 1 is output to the selector 53-1 and the selector calculators 52-0 to 52-2.
Specifically, the computing unit 51-1 performs any of the following computations according to the value of the control signal CNT1INIMD.
[0423]
[Expression 20]
countcal 1 = COUNT1STP + countdat 1,
countcal 1 = COUNT1STP-countdat 1
[0424]
The arithmetic unit 51-2 receives the input signal COUNT2STP and the count data countdat of the counter 54-2 according to the value of the control signal CNT2INIMD. 2 is the signal countcal 2 is output to the selector 53-2 and the selector calculators 52-0 to 52-2.
Specifically, the calculator 51-2 performs one of the following calculations according to the value of the control signal CNT2INIMD.
[0425]
[Expression 21]
countcal 2 = COUNT2STP + countdat 2,
countcal 2 = COUNT2STP-countdat 2
[0426]
The computing unit 51-x receives the input signal COUNTxFIN and the count data countdat of the counter 54-x. The result of computing x is the signal countcal It outputs to selector 53-x as x.
[0427]
The computing unit with selector 52-0 receives the input signal COUNT0INI and the output signal countcal of the computing unit 51-0 according to the value of the control signal CNT0RETMD. 0, output signal countcal of the arithmetic unit 51-1 1 and the output signal countcal of the arithmetic unit 51-2 2 is the signal countret 0 is output to the selector 53-0.
Specifically, the calculator 52-0 performs any of the following calculations according to the value of the control signal CNT0RETMD.
[0428]
[Expression 22]
countret 0 = COUNT0INI,
countret 0 = countcal 0,
countret 0 = countcal 1,
countret 0 = countcal 2,
countret 0 = COUNT0INI + countcal 0,
countret 0 = COUNT0INI + countcal 1,
countret 0 = COUNT0INI + countcal 2
[0429]
The arithmetic unit with selector 52-1 has the input signal COUNT1INI and the output signal countcal of the arithmetic unit 51-0 according to the value of the control signal CNT1RETMD. 0, output signal countcal of the arithmetic unit 51-1 1 and the output signal countcal of the arithmetic unit 51-2 2 is the signal countret 1 is output to the selector 53-1.
Specifically, the calculator 52-1 performs any of the following calculations according to the value of the control signal CNT1RETMD.
[0430]
[Expression 23]
countret 1 = COUNT1INI,
countret 1 = countcal 0,
countret 1 = countcal 1,
countret 1 = countcal 2,
countret 1 = COUNT1INI + countcal 0,
countret 1 = COUNT1INI + countcal 1,
countret 1 = COUNT1INI + countcal 2
[0431]
The selector-equipped computing unit 52-2 receives the input signal COUNT2INI and the output signal countcal of the computing unit 51-0 according to the value of the control signal CNT2RETMD. 0, output signal countcal of the arithmetic unit 51-1 1 and the output signal countcal of the arithmetic unit 51-2 2 is the signal countret 2 is output to the selector 53-2.
Specifically, the calculator 52-2 performs any of the following calculations according to the value of the control signal CNT2RETMD.
[0432]
[Expression 24]
countret 2 = COUNT2INI,
countret 2 = countcal 0,
countret 2 = countcal 1,
countret 2 = countcal 2,
countret 2 = COUNT2INI + countcal 0,
countret 2 = COUNT2INI + countcal 1,
countret 2 = COUNT2INI + countcal 2
[0433]
The selector 53-0 outputs the output signal countend of the comparator 56-0. 0 and the output signal countinc of the comparator 57-0 Depending on the value of 0, the output signal countcal of the computing unit 51-0 0, input signal COUNT0INI, output signal countret of the arithmetic unit 52-0 A value of 0 is selected and output to the counter 54-0.
[0434]
The selector 53-1 outputs the output signal countend of the comparator 56-1. 1 and the output signal countinc of the comparator 57-1. Depending on the value of 1, the output signal countcal of the arithmetic unit 51-1 1, input signal COUNT1INI, output signal countret of the arithmetic unit 52-1. A value of 1 is selected and output to the counter 54-1.
[0435]
The selector 53-2 outputs the output signal countend of the comparator 56-2. 2 and the output signal countinc of the comparator 57-2 Depending on the value of 2, the output signal countcal of the arithmetic unit 51-2 2. Input signal COUNT2INI, output signal countret of the arithmetic unit 52-2 A value of 2 is selected and output to the counter 54-2.
[0436]
The selector 53-x outputs the output signal countend of the comparator 56-x. Depending on the value of x, the output signal countcal of the arithmetic unit 51-x x, the value of the input signal COUNTxINI is selected and output to the counter 54-x.
[0437]
The counter 54-0 outputs the output signal of the selector 53-0 to the count data countdat. The stored data is stored as 0, and the stored data is output to the computing unit 51-0, the comparator 55, and the computing unit 58 with a selector.
[0438]
The counter 54-1 outputs the output signal of the selector 53-1 to the count data countdat. 1 and the stored data is output to the computing unit 51-1, the comparator 55, and the computing unit 58 with a selector.
[0439]
The counter 54-2 outputs the output signal of the selector 53-2 to the count data countdat. 2, and the stored data is output to the computing unit 51-2, the comparator 55, and the computing unit 58 with a selector.
[0440]
The counter 54-x outputs the output signal of the selector 53-x to the count data countdat. The data is stored as x, and the stored data is output to the computing unit 51-x, the comparator 55, and the computing unit 58 with a selector.
[0441]
The comparator 55 receives the counter data countdat from the counter 54-0. 0, counter data countdat by counter 54-1 1. Counter data countdat by the counter 54-2 2. Counter data countdat by counter 54-x x and the values of the input signals COUNT0INI, COUNT1INI, COUNT2INI, COUNT0FIN, COUNT1FIN, COUNT2FIN are calculated, the result endsig0 is output to the comparator 56-0, the result endsig1 is output to the comparator 56-1, and the result endsig2 is compared And outputs the result endsigx to the comparator 56-x.
[0442]
Specifically, the comparator 55 counts count data countdat by the counter 54-0 for j = 0, 1, 2, x. When 0 and the input signal COUNT0INI are equal, endsigj = eq0, the count data countdat by the counter 54-1 1 and the input signal COUNT1INI are equal, endsignj = eq1, count data countdat by the counter 54-2 2 and endsigj = eq2 are set when the input signal COUNT2INI is equal. Similarly, the comparator 55 includes count data countdat by the counter 54-0. When 0 and the input signal COUNT0FIN are equal, endsigj = eq3, count data countdat by the counter 54-1 1 and the input signal COUNT1FIN are equal to endsignj = eq4, the count data countdat by the counter 54-2 2 and endsigj = eq5 are set when the input signal COUNT2FIN is equal.
The comparator 55 also counts the count data countdat by the counter 54-0. 0 and the count data countdat by the counter 54-1 When 1 is equal to endsignj = eq6, the count data countdat by the counter 54-1 1 and the count data countdat by the counter 54-2 When 2 is equal, endsignj = eq7, count data countdat by the counter 54-2 2 and count data countdat by counter 54-0 When 0 is equal, endsigj = eq8 is set.
[0443]
The comparator 56-0 determines the signal countend from the value of the output signal endsig0 of the comparator 55 according to the value of the control signal CNT0ENDMD. 0 is generated and output to the selector 53-0, the comparators 57-1, 57-2, and the control signal generator 61.
Specifically, the comparator 56-0 outputs a signal countend if the value of the control signal CNT0ENDMDD matches the value of the output signal endsig0 of the comparator 55. Set true to 0 and signal countend if they do not match Set false to 0.
[0444]
The comparator 56-1 determines the signal countend from the value of the output signal endsig1 of the comparator 55 according to the value of the control signal CNT1ENDMD. 1 is output to the selector 53-1, the comparators 57-0 and 57-2, and the control signal generator 61.
Specifically, the comparator 56-1 determines that the signal countend is equal to the value of the control signal CNT1ENDMD and the value of the output signal endsig1 of the comparator 55. Set true to 1 and signal countend if they do not match Set false to 1.
[0445]
The comparator 56-2 determines the signal countend from the value of the output signal endsig2 of the comparator 55 in accordance with the value of the control signal CNT2ENDMD. 2 is output to the selector 53-2, the comparators 57-0 and 57-1, and the control signal generator 61.
Specifically, the comparator 56-2 outputs the signal countend if the value of the control signal CNT2ENDMD matches the value of the output signal endsig2 of the comparator 55. Set true to 2 and signal countend if they do not match Set 2 to false.
[0446]
The comparator 56-x calculates the signal countend from the value of the output signal endsigx of the comparator 55. x is generated and output to the selector 53-x.
[0447]
The comparator 57-0 outputs the output signal countend of the comparator 56-1 according to the value of the control signal CNT0INCMD. 1 and the output signal countend of the comparator 56-2 The signal countinc from the value of 2 0 is generated and output to the selector 53-0.
Specifically, the comparator 57-0 outputs the output signal countend of the comparator 56-1 according to the value of the control signal CNT0INCMD. Signal countinc when 1 is true Set true to 0, and signal false when false Set false to 0.
Alternatively, the comparator 57-0 outputs the output signal countend of the comparator 56-2 according to the value of the control signal CNT0INCMD. Signal countinc when 2 is true Set true to 0, and signal false when false Set false to 0.
Alternatively, the comparator 57-0 outputs the output signal countend of the comparator 56-1 according to the value of the control signal CNT0INCMD. 1 and the output signal countend of the comparator 56-2 Signal countinc when 2 is true Set true to 0, and signal false when false Set false to 0.
[0448]
The comparator 57-1 outputs the output signal countend of the comparator 56-2 according to the value of the control signal CNT1INCMD. 2 and the output signal countend of the comparator 56-0 The signal countinc from the value of 0 1 is generated and output to the selector 53-1.
Specifically, the comparator 57-1 outputs the output signal countend of the comparator 56-2 according to the value of the control signal CNT1INCMD. Signal countinc when 2 is true Set true to 1 and signal false when false Set false to 1.
Alternatively, the comparator 57-1 outputs the output signal “countend” of the comparator 56-0 in accordance with the value of the control signal CNT 0 INCMD. Signal countinc when 0 is true Set true to 1 and signal false when false Set false to 1.
Alternatively, the comparator 57-1 outputs the output signal countend of the comparator 56-2 according to the value of the control signal CNT1INCMD. 2 and the output signal countend of the comparator 56-0 Signal countinc when 0 is true Set true to 1 and signal false when false Set false to 1.
[0449]
The comparator 57-2 outputs the output signal countend of the comparator 56-0 in accordance with the value of the control signal CNT2INCMD. 0 and the output signal countend of the comparator 56-1 The signal countinc from the value of 1 2 is generated and output to the selector 53-2.
Specifically, the comparator 57-2 outputs the output signal countend of the comparator 56-0 in accordance with the value of the control signal CNT2INCMD. Signal countinc when 0 is true Set true to 2 and signal false when false Set 2 to false.
Alternatively, the comparator 57-2 outputs the output signal countend of the comparator 56-1 according to the value of the control signal CNT2INCMD. Signal countinc when 1 is true Set true to 2 and signal false when false Set 2 to false.
Alternatively, the comparator 57-2 outputs the output signal countend of the comparator 56-0 according to the value of the control signal CNT2INCMD. 0, and the output signal countend of the comparator 56-1 Signal countinc when 1 is true Set true to 2 and signal false when false Set 2 to false.
[0450]
The selector-equipped computing unit 58 counts the count data countdat by the counter 54-0 in accordance with the value of the control signal COUNTSUM. 0, count data countdat by counter 54-1 1. Count data countdat by the counter 54-2 2. Count data countdat by the counter 54-3 The signal sumadr is generated based on x and the input signal OFFSET, and is output to the bit inverter 59 and the mask generator 60.
Specifically, the calculator 58 performs any of the following calculations according to the value of the control signal COUNTSUM.
[0451]
[Expression 25]

[0452]
The bit inverter 59 generates a signal brvadr from the generation signal sumadr of the selector-equipped computing unit 58 according to the value of the control signal MSKMD, and outputs the signal brvadr to the mask generator 60.
Specifically, the bit inverter 59 determines m in accordance with the value of the control signal MSKMD, and sets the bit inversion from the LSB of the generation signal sumadr of the computing unit with selector 58 to m−1 bits in the signal brvadr. To do.
[0453]
The mask generator 60 generates an address signal GENADR based on the generation signal brvadr of the bit inverter 59, the generation signal sumadr of the selector-equipped computing unit 58, and the input signal MASK according to the value of the control signal MSDMD.
Specifically, the mask generator 60 selects the value of the generation signal brvadr of the bit inverter 59 and the value of the generation signal sumadr of the computing unit with selector 58 according to the value of the control signal MSKMD, and the result and the input signal MASK. The signal GENADR is generated by performing any one of AND (logical product), OR (logical sum), and XOR (exclusive logical sum) for each bit value.
The generated address signal GENADR is supplied to, for example, the data memory 46 of the arithmetic system in FIG.
[0454]
  The control signal generator 61 outputs the output signal countend of the comparator 56-0 according to the value of the control signal CTRLMD. 0, output signal countend of the comparator 56-1 1 and the output signal countend of the comparator 56-2 The control signal CTRL is generated based on 2 and the address valid signal VALID is made valid during the period in which the address is generated.
  Further, depending on the value of the control signal COUNTEN, the counters 54-0, 54-1, 54-2, and 54- provided therein are provided.xControls whether or not undup is allowed.
[0455]
Specifically, the control signal generator 61 depends on the value of the control signal CTRLMD,
・ Signal countend When 0 is true,
・ Signal countend When 1 is true,
・ Signal countend When 2 is true,
・ Signal countend 0 is true and signal countend When 1 is true,
・ Signal countend 0 is true and signal countend When 2 is true,
・ Signal countend 1 is true and signal countend When 2 is true
In either case, the control signal CTRL is validated, and in other cases, the CTRL is invalidated.
[0456]
Next, a specific operation of address generation with the above configuration will be described with reference to FIG. 15 by taking the triple loop of FIG. 14 as an example.
[0457]
First, the step value, initial value, and end value of each counter given as an input signal are set as follows.
[0458]
The step value signal COUNT0STP is set to “3” and supplied to the computing unit 51-0, the initial value signal COUNT0INI is set to “0” and supplied to the computing unit 52-0 and the selector 53-0, and the end value The signal COUNT0FIN is set to “3” and supplied to the comparator 55.
Similarly, the step value signal COUNT1STP is set to “5” and supplied to the computing unit 51-1, and the initial value signal COUNT1INI is set to “0” and supplied to the computing unit 52-1 and the selector 53-1. The end value signal COUNT1FIN is set to “10” and supplied to the comparator 55.
The step value signal COUNT2STP is set to “1” and supplied to the calculator 51-2, the initial value signal COUNT2INI is set to “0” and supplied to the calculator 52-2 and the selector 53-2, and the end value The signal COUNT2FIN is set to “1” and supplied to the comparator 55.
Also, the initial value signal COUNTxINI is set to “0” and supplied to the selector 53-x, and the end value signal COUNTxFIN is set to “0” and supplied to the computing unit 51-x.
[0459]
The control signal CNT0INIMD is supplied to the computing unit 51-0 so as to select execution of addition.
Similarly, the control signal CNT1INIMD is supplied to the computing unit 51-1 so as to select execution of addition, and the control signal CNT2INIMD is supplied to the computing unit 51-2 so as to select execution of addition.
[0460]
Further, the control signal CNT0RETMD is set so as to select COUNT0INI and supplied to the computing unit 52-0.
Similarly, the control signal CNT1RETMD is set to select COUNT1INI and supplied to the calculator 52-1, and the control signal CNT2RETMD is set to select COUNT2INI and supplied to the calculator 52-2.
[0461]
In addition, the control signal CNT0ENDMD is changed to count data countdat of the counter 54-0. When the output signal edsign0 of the comparator 55 when 0 and the end value signal COUNT0FIN match is input, the signal countend Provided to comparator 56-0 to set true to zero.
Similarly, the control signal CNT1ENDMD is sent to the count data countdat of the counter 54-1. When the output signal edsign1 of the comparator 55 when 1 and the end value signal COUNT1FIN match is input, the signal countend 1 is supplied to the comparator 56-1 so as to set true.
Then, the control signal CNT2ENDMD is sent to the count data countdat of the counter 54-2. When the output signal edsign2 of the comparator 55 when 2 and the end value signal COUNT2FIN match is input, the signal countend 2 is supplied to the comparator 56-2 so as to set true.
[0462]
In addition, the control signal CNT0INCMD is output from the comparator 57-2 output signal countend. 2 is true and the output signal countend of the comparator 57-1. The signal countinc when 1 is true It is supplied to the comparator 57-0 so as to set true to 0.
In addition, the control signal CNT1INCMD is the output signal countend of the comparator 57-2. The signal countinc when 2 is true 1 is supplied to the comparator 57-1 so as to set true.
Also, the control signal CNT2INCMD is always the signal countinc. 2 is supplied to the comparator 57-2 so as to set true.
[0463]
Further, the control signal COUNTSUM is counted by count data countdat by the counter 54-0. 0 value, count data countdat by the counter 54-1 1 value and count data countdat by the counter 54-2 This is supplied to the selector-equipped computing unit 58 so as to be set to a mode for outputting the sum of the two values.
[0464]
Further, the input signal OFFSET supplied to the selector-equipped computing unit 58 and the input signal MASK supplied to the mask generator 60 are set to “0”.
Further, the control signal MSKMD is supplied to the bit inverter 59 and the mask generator 60 so as to set the mode in which there is no bit reverse and no mask.
[0465]
In such a state, the address generation device 50 receives an address generation activation signal from a control circuit (not shown), and the counters 54-0 to 54-x start counting at a predetermined timing.
In this case, in the counter 54-2, as shown in FIG. 15 (j), the output signal countinc of the comparator 57-2. 2 is always true (high level in FIG. 15), that is, count-up is always started, so the count-up starts, the value “1” of the step value signal COUNT2STP is added to the initial value 0, and the count data countdat 2 is from 0 to 1 as shown in FIG.
[0466]
Count data countdat of the counter 54-2 2 becomes “1” and is supplied to the comparator 55. This count data countdat Since the value “1” of 2 becomes equal to the end value signal COUNT2FIN, the signal endsig2 indicating that is supplied to the comparator 56-2, and the output of the comparator 56-2 as shown in FIG. Signal countend 2 is set to true and supplied to the comparators 57-1 and 57-0 and the control signal generator 61.
[0467]
Output signal countend of the comparator 56-2 In the comparator 57-1 supplied with 2 being true, as shown in FIG. 15 (i), its output signal countinc 1 is set to true.
As a result, the counter 54-1 counts up, and the count data countdat. 1 becomes “5” as shown in FIG.
At this time, the counter 54-2 is returned to the initial value 0 via the selector 53-2 in accordance with the control signal CNT1RETMD.
At this time, in the counter 54-0, as shown in FIG. 15 (h), the output signal countinc of the comparator 57-0. Since 0 is false (low level in FIG. 15), the count-up operation is not started.
[0468]
Count data countdat of the counter 54-2 When 2 becomes “1” again as shown in FIG. 15C, the counter 54-1 is repeatedly counted up.
As shown in FIG. 15B, the count data countdat of the counter 54-1. When 1 becomes “10”, it becomes equal to the end value signal COUNT1FIN. Therefore, a signal endsig1 indicating that is supplied to the comparator 56-1, and as shown in FIG. 1 output signal countend 1 is set to true and supplied to the comparators 57-0 and 57-2 and the control signal generator 61.
[0469]
Output signal countend of the comparator 56-1 In the comparator 57-0 to which 1 is supplied as true, as shown in FIG. 0 is set to true.
As a result, the counter 54-0 counts up and count data countdat. 0 is updated from “0” to “3” as shown in FIG.
[0470]
In the arithmetic unit with selector 58 that has received the control signal COUNTSUM, the generated address is the count data countdat of the counter 54-0. 0, the count data countdat of the counter 54-1 1 and the count data countdat of the counter 54-2 Since the mode is such that the total value of 2 is output, the total value of the counter is output as the address signal GENADR from the mask generator 60 as shown in FIG.
[0471]
Further, the control signal CTRLMD is output from the output signal countend of the comparator 56-1. 1 and the output signal countend of the comparator 56-2 When it is supplied to the control signal generator 61 so that the control signal CTRL is output when 2 is true, CTRL becomes true at the timing when both signals become true, as shown in FIG. .
[0472]
As described above, according to the eleventh embodiment, when an attempt is made to perform complicated loop nesting, FFT access pattern, bit reverse, etc., which cannot be generated by a conventional DSP or the like, the address is automatically set. Can be generated. For this reason, there is no need to perform address calculation using the ALU, and there is an advantage that the number of cycles required for processing is reduced and efficiency is improved.
[0473]
In the above description, an example of a triple loop has been described with reference to FIG. 14, but the present invention is not limited to this, and various modes with different numbers of counters are possible. Needless to say.
[0474]
A general implementation example in which the number of counters is an extension of the above-described example will be described below.
[0475]
This address generation device includes counters Counter i and Counter x, arithmetic units INCDECi and INCDECx, arithmetic units with selectors SUMi and ADRSUM, selectors SELi and SELx, comparators END, ENDi, ENDx and INCi, bit inverter BRV, and mask generation Is constituted by a device ADRMSK (where 0 ≦ i ≦ n−1).
[0476]
This address generator is supplied with input signals COUNTISTP, COUNTINI, COUNTIFIN, COUNTxFIN, OFFSET, MASK, control signals CNTiNIMD, CNTiRETMD, CNTiENDMD, CNTiINCMD, CTRLMD, COUNTSUM, MSKMD, COUNTEN, and TR The address GENADR is output.
[0477]
Here, for all i of i = 0 to n−1, the counter Counter i is the count data countdat. i is stored and the counter Counter x is the count data countdat Store x.
[0478]
For all i of i = 0 to n−1, the arithmetic unit INCDECi determines the step value signal COUNTTiSTP and the count data countdat of the counter Counter i according to the value of the control signal CNTiINIMD. The result of computing i is the signal countcal output as i, and the arithmetic unit INCDECx outputs the end value signal COUNTxFIN and the count data countdat of the counter Counter x The result of computing x is the signal countcal Output x.
[0479]
For all i of i = 0 to n−1, the computing unit SUMi with selector selects the initial value signal COUNTiINI and the output signal countcal of the computing unit INCDECi according to the value of the control signal CNTiRETMD. 0, countcal 1, ..., countcal The result of calculating n−1 is output to the counter Counter i via the selector SELi.
[0480]
For all i of i = 0 to n−1, the comparator END counts the count data countdat of the counter Counter i. 0, countdat 1, ..., countcal n-1, count data countdat of counter Counter x x, initial value signals COUNT0INI, COUNT1INI,..., COUNTn-1INI, end value signals COUNT0FIN, COUNT1FIN,. 0, countdat 1, ..., countcal n-1, count data countdat of counter Counter x , COUNTn-1INI, end value signals COUNT0FIN, COUNT1FIN,..., COUNTn-1FIN are output as a signal endsigx.
[0481]
For all i of i = 0 to n−1, the comparator ENDi determines the signal countend from the value of the output signal endsigni of the comparator END according to the value of the control signal CNTiENDMD. i, and the comparator ENDx determines the signal countend from the value of the output signal endsigx of the comparator END. Generate x.
[0482]
For all i of i = 0 to n−1, the comparator INCi outputs the output of the comparator ENDi for all j (j! = i) of j = 0 to n−1 according to the value of the control signal CNTiINCMD. Signal countend j value to signal countinc Generate 0.
[0483]
For all i of i = 0 to n−1, the selector SELi outputs the output signal countinc of the comparator INCi. i, output signal countend of the comparator ENDi Depending on the value of i, the output signal countcl of the arithmetic unit INCDECi i, an initial value signal COUNTININI, an output signal countret of the arithmetic unit SUMi Select the value of i and count data countdat of counter Counter i i is set, and the selector SELx outputs the output signal countend of the comparator ENDx. Depending on the value of x, the output signal countcal of the arithmetic unit INCDECx x, the value of the initial value signal COUNTxINI is selected, and the count data countdat of the counter Counter x is selected. Set x.
[0484]
The arithmetic unit ADRSUM with selector selects the count data countdat of the counter Counter i according to the value of the control signal COUNTSUM. 0, countdat 1, ..., countcal n-1, count data countdat of counter Counter x x, a signal sumdr is generated from the input signal OFFSET.
[0485]
The bit inverter BRV generates a signal brvadr from the output signal sumadr of the arithmetic unit with selector ADRSUM according to the value of the control signal MSKMD.
[0486]
The mask generator ADRMSK generates an address signal GENADR from the bit inverter brvadr, the output signal sumadr of the arithmetic unit with selector ADRSUM, and the input signal MASK according to the value of the control signal MSDMD.
[0487]
The control signal generator CTRLGEN generates the count data countdat of the counter Counter i according to the value of the control signal CTRLMD. 0, countdat 1, ..., countcal A control signal CTRL is generated from n-1.
The control signal generator CTRLGEN validates the address valid signal VALID while the address is being generated.
[0488]
In the address generation device having the above-described configuration, the following processing is performed for all i of i = 0 to n-1.
[0489]
For all i of i = 0 to n−1, the arithmetic unit INCDECi performs one of the following operations according to the value of the control signal CNTiINIMD.
[0490]
[Equation 26]
countcal i = COUNTITSTP + countdat i,
countcal i = COUNTITSTP- + countdat i
[0491]
For all i of i = 0 to n−1, the calculator with selector SUMi performs one of the following calculations according to the value of the control signal CNTiRETMD.
[0492]
[Expression 27]
countret i = COUNTIINI,
countret i = countcal 0,
countret i = countcal 1,
...
countret i = countcal n-1,
countret i = COUNTIINI + countcal 0,
countret i = COUNTIINI + countcal 1,
...
countret i = COUNTIINI + countcal n-1
[0493]
For all i of i = 0 to n−1, the comparator END counts the count data countdat. When 0 and the initial value signal COUNT0INI are equal, endsigi = INI0, count data countdat 1 and when the initial value signal COUNT1INI is equal, endsigi = INI1,..., Count data countdat When n−1 is equal to the initial value signal COUNTn−1INI, endsigi = INIn−1 is set.
Similarly, the comparator END receives count data countdat. When 0 and the end value signal COUNT0FIN are equal, endsigi = FIN0, count data countdat When the end value signal COUNT1FIN is equal to 1, endsigi = FIN1,..., Count data countdat When n−1 and the end value signal COUNTn−1FIN are equal, endsigi = FINn−1 is set.
The comparator END also counts the count data countdat. 0 and countdat When 1 is equal, endsigi = eq01, count data countdat 0 and countdat When 2 is equal, endsigi = eq02, ... count data countdat 0 and countdat When n-1 is equal, endsigi = eqn-1, ..., countdat n-1 and countdat Sets endsigi = eqn-1n-2 when n-2 is equal.
[0494]
For all i of i = 0 to n−1, the comparator ENDi determines that the signal countend if the value of the control signal CNTiENDMD matches the value of the signal endsigni. If i is set to true and does not match, the signal countend Set false to i.
[0495]
For all i of i = 0 to n−1, the comparator INCi determines the signal countend for all j of j = 0 to n−1 (where j! = i), depending on the value of the control signal CNTiINCMD. The signal countinc when j is true set i to true and signal countend The signal countinc when j is false Set false to i.
Alternatively, the comparator i outputs the signal countend for all j (j! = J) where j = 0 to n−1 and all k (where k! = I) where k = 0 to n−1. j is true and the signal countend The signal countinc when k is true set i to true, otherwise signal counttin Set false to i.
[0496]
The selector-equipped computing unit ADRSUM performs any computation according to the value of the control signal COUNTSUM.
[0497]
[Expression 28]

[0498]
The bit inverter BRV determines m according to the value of the control signal MSKMD, and sets the bit inversion from the LSB to m−1 bits of the generation signal sumadr of the arithmetic unit with selector ADRSUM in the signal brvadr.
[0499]
The mask generator ADRMSK selects the generation signal brvadr of the bit inverter BRV and the generation signal sumadr of the selector-equipped arithmetic unit ADRSUM according to the value of the control signal MSKMD, and the result and the value of the input signal MASK in units of bits. Any one of AND (logical product), OR (logical sum), and XOR (exclusive logical sum) is performed to generate the signal GENADR.
[0500]
The control signal generator CTRLGEN generates count data countdat according to the value of the control signal CTRLMD. Count data countdat when 0 is true When 1 is true, count data countdat When n-1 is true, the count data countdat 0 is true and count data countdat When 1 is true, the count data countdat 0 is true and count data countdat When 2 is true, ..., count data countdat 0 is true and count data countdat When n-1 is true, count data countdat n-2 is true and the count data countdat The control signal CTRL is validated in any case when n-1 is true, otherwise the control signal CTRL is invalidated, and the address valid signal VALID is validated during an address generation period.
Further, according to the value of the control signal COUNTEN, the internal counter Counteri (where 0.ltoreq.i.ltoreq.n-1) and count-up are permitted / not permitted.
[0501]
Also in the general example described above, the same function and effect as those of the apparatus of FIG. 14 described above can be obtained.
[0502]
12th embodiment
FIG. 16 is a diagram for explaining the twelfth embodiment of the present invention, and is a block diagram showing an example of a data read system of the interleave device according to the present invention.
[0503]
This interleaving device 70 is a device that can realize access that requires a dual port memory for a specific access pattern by using a single port memory, and can be used for data access of an FFT operation or the like.
Therefore, the present interleave device 70 can be applied to a data transmission system from the data memory of the arithmetic system of FIG. 12 showing the tenth embodiment described above to the arithmetic device, for example.
In the following description, it is assumed that a single port memory (not shown) has a memory bank MBNK0 and a memory bank MBNK1, and the interleave device 70 accesses the memory bank MBNK0 and the memory bank MBNK1.
[0504]
As shown in FIG. 16, the interleaving device 70 includes a first delay device (DFF0) 71-0, a second delay device (DFF1) 71-1, a first selection device (sel0) 72-0, and It has the 2nd selection apparatus (sel1) 72-1.
[0505]
The interleave device 70 has a read data input MBNKR0 from the memory bank MBNK0, a read data input MBNKR1 from the memory bank MBNK1, and read data outputs MEMR0 and MEMR1, and is supplied with control signals mbselr0 and mbselr1.
[0506]
First delay device 71-0 is formed of, for example, a D-type flip-flop, causes a delay of one cycle, delays read data input MBNKR0 from memory bank MBNK0 by one cycle, and outputs signal mbnkr0 d is output to the first selection device 72-0 and the second selection device 72-1.
[0507]
Second delay device 71-1 is formed of, for example, a D-type flip-flop, causes a delay of one cycle, delays read data input MBNKR1 from memory bank MBNK1 by one cycle, and outputs signal mbnkr1 d is output to the first selection device 72-0 and the second selection device 72-1.
[0508]
The first selection device 72-0 includes a read data input MBNKR0 from the memory bank MBNK0, a read data input MBNKR1 from the memory bank MBNK1, and an output signal mbnkr0 from the first delay device 71-0. d and the output signal mbnkr1 of the second delay device 71-1. d is input, and in accordance with the value of the control signal mbselr0, the read data input MBNKR0 from the memory bank MBNK0, the read data input MBNKR1 from the memory bank MBNK1, and the output signal mbnkr0 of the first delay device 71-0 d and the output signal mbnkr1 of the second delay device 71-1. Any value of d is selected as the read data output MEMR0.
[0509]
The second selection device 72-1 includes a read data input MBNKR0 from the memory bank MBNK0, a read data input MBNKR1 from the memory bank MBNK1, and an output signal mbnkr0 from the first delay device 71-0. d and the output signal mbnkr1 of the second delay device 71-1. d is input, and in accordance with the value of the control signal mbselr1, the read data input MBNKR0 from the memory bank MBNK0, the read data input MBNKR1 from the memory bank MBNK1, and the output signal mbnkr0 of the first delay device 71-0 d and the output signal mbnkr1 of the second delay device 71-1. Any value of d is selected as the read data output MEMR1.
[0510]
Next, the operation of the above configuration will be described with reference to FIG.
[0511]
FIG. 17 is a timing chart for explaining the operation of the read interleaving apparatus of FIG.
In this timing chart, in the first two cycles (cycle 0, cycle 1), normal memory access, that is, the read data input MBNKR0 from the memory bank MBNK0 is sent to the read data output MEMR0, and the data read from the memory bank MBNK1 to the read data output MEMR1. Represents an access to send MBNKR1, and the remaining cycles (cycle 2) use the read data outputs MEMR0 and MEMR1 simultaneously with the read data input MBNKR0 from the memory bank MBNK0 during one cycle, or read from the memory bank MBNK1 during one cycle. The case where the data of the data input MBNKR1 are used simultaneously is shown.
[0512]
As shown in FIG. 17A, the data input MBNKR0 read from the memory bank MBNK0 in cycle 0 becomes even0 data.
In cycle 1, the read data input MBNKR0 becomes even1, and the read data input MBNKR1 from the memory bank MBNK1 becomes odd0 as shown in FIG.
Then, the read data input MBNKR0 is directly input to the first selection device 72-0 and the second selection device 72-1, and is delayed by one cycle by the first delay device 71-0. Signal mbnkr0 d is input to the first selection device 72-0 and the second selection device 72-1.
Similarly, the read data input MBNKR1 is directly input to the first selection device 72-0 and the second selection device 72-1 as it is, and is delayed by one cycle by the second delay device 71-1. , Signal mbnkr1 d is input to the first selection device 72-0 and the second selection device 72-1.
[0513]
Then, as shown in FIGS. 17C and 17D, in the cycle 1, since the data even0 and odd0 are output as the read data outputs MEMR0 and MEMR1, the control signal mbselr0 is changed as shown in FIG. The signal mbnkr0 causing a one cycle delay of the data input MBNKR0 The first selection device 72-0 is supplied to select d. As a result, the read data output MEMR0 of the first selection device 72-0 becomes the data even0.
Similarly, the control signal mbselr1 is supplied to the second selection device 72-1 so as to select the data input MBNKR1 as shown in FIG. 17 (f). As a result, the read data output MEMR1 of the second selection device 72-1 becomes the data odd0.
[0514]
In cycle 2, the read data input MBNKR0 becomes data even2 as shown in FIG. 17A, and the read data input MBNKR1 becomes data odd1 as shown in FIG. 17B.
Then, as shown in FIGS. 17C and 17D, in the cycle 2, since the data even1 and odd1 are output as the read data outputs MEMR0 and MEMR1, the control signal mbselr0 is as shown in FIG. 17E. The signal mbnkr0 causing a one cycle delay of the data input MBNKR0 The first selection device 72-0 is supplied to select d. As a result, the read data output MEMR0 of the first selection device 72-0 becomes the data even1.
Similarly, the control signal mbselr1 is supplied to the second selection device 72-1 so as to select the data input MBNKR1 as shown in FIG. 17 (f). As a result, the read data output MEMR1 of the second selection device 72-1 becomes the data odd1.
[0515]
In cycle 3, the read data input MBNKR0 becomes data even3 as shown in FIG. 17A, and the read data input MBNKR1 becomes data odd2 as shown in FIG. 17B.
Then, as shown in FIGS. 17C and 17D, in the cycle 3, since the data even2 and odd3 are output as the read data outputs MEMR0 and MEMR1, the control signal mbselr0 is changed as shown in FIG. The signal mbnkr0 causing a one cycle delay of the data input MBNKR0 The first selection device 72-0 is supplied to select d. As a result, the read data output MEMR0 of the first selection device 72-0 becomes the data even2.
Similarly, the control signal mbselr1 is supplied to the second selection device 72-1 so as to select the data input MBNKR0 as shown in FIG. 17 (f). As a result, the read data output MEMR1 of the second selection device 72-1 becomes the data even3.
[0516]
In cycle 4, the read data input MBNKR0 becomes data even4 as shown in FIG. 17A, and the read data input MBNKR1 becomes data odd3 as shown in FIG. 17B.
Then, as shown in FIGS. 17C and 17D, in cycle 4, since data odd2 and odd3 are output as read data outputs MEMR0 and MEMR1, the control signal mbselr0 is as shown in FIG. 17E. The signal mbnkr1 causing a one cycle delay of the data input MBNKR1 The first selection device 72-0 is supplied to select d. As a result, the read data output MEMR0 of the first selection device 72-0 becomes the data odd2.
Similarly, the control signal mbselr1 is supplied to the second selection device 72-1 so as to select the data input MBNKR1 as shown in FIG. 17 (f). As a result, the read data output MEMR1 of the second selection device 72-1 becomes the data odd3.
[0517]
As described above, according to the twelfth embodiment, the read data input MBNKR0 from the memory bank MBNK0 is delayed by one cycle, and the signal mbnkr0 The first delay device 71-0 that outputs to the first selection device 72-0 and the second selection device 72-1 as d and a delay of one cycle are generated, and the read data input MBNKR1 from the memory bank MBNK1 is generated. Is delayed by one cycle and the signal mbnkr1 The first selection device 72-0 and the second delay device 71-1 output to the second selection device 72-1 as d and the read data input from the memory bank MBNK0 according to the value of the control signal mbselr0 MBNKR0, read data input MBNKR1 from the memory bank MBNK1, and output signal mbnkr0 of the first delay device 71-0 d and the output signal mbnkr1 of the second delay device 71-1. From the first selection device 72-0 that selects any value of d as the read data output MEMR0, and from the read data input MBNKR0 and the memory bank MBNK1 from the memory bank MBNK0 according to the value of the control signal mbselr1 Read data input MBNKR1 and output signal mbnkr0 of the first delay device 71-0 d and the output signal mbnkr1 of the second delay device 71-1. In the case of a specific access pattern even in a situation where a dual port memory (2R2W memory) is required, since the second selection device 72-1 for selecting any value of d as the read data output MEMR1 is provided. The same function can be realized using a single port memory (1R1W memory).
As a result, the memory area can be reduced, the process portability can be improved, and continuous memory access can be realized.
[0518]
13th Embodiment
FIG. 18 is a diagram for explaining a thirteenth embodiment of the present invention, and is a block diagram showing an example of a data writing system of the interleave device according to the present invention.
[0519]
The interleaving device 80 is a device that can realize access that requires a dual port memory for a specific access pattern by using a single port memory, and can be used for data access of an FFT operation or the like.
Therefore, this interleaving device 80 can be applied to a data transmission system for writing data to the data memory of the calculation results of the calculation device of the calculation system of FIG. 12 showing the tenth embodiment described above, for example.
In the following description, it is assumed that the single port memory (not shown) includes the memory bank MBNK0 and the memory bank MBNK1, and the interleave device 80 accesses the memory bank MBNK0 and the memory bank MBNK1.
[0520]
As shown in FIG. 18, the interleave device 80 includes a first delay device (DFF0) 81-0, a second delay device (DFF1) 81-1, a first selection device (sel0) 82-0, and A second selection device (sel1) 82-1 is included.
[0521]
The interleaving device 80 has a write data input MEMW0 from the series 0, a write data input MEMW1 from the series 1, a write data output MBNKW0 to the memory bank MBNK0, and a write data output MBNKW1 to the memory bank MBNK1. Signals mbselw0 and mbselw1 are supplied.
[0522]
The first delay device 81-0 is constituted by, for example, a D-type flip-flop, causes a delay of one cycle, delays the write data input MEMW0 from the series 0 by one cycle, and generates a signal memw0. d is output to the first selection device 82-0 and the second selection device 82-1.
[0523]
Second delay device 81-1 is constituted by, for example, a D-type flip-flop, causes a delay of one cycle, delays write data input MEMW1 from series 1 by one cycle, and generates signal memw1 d is output to the first selection device 82-0 and the second selection device 82-1.
[0524]
The first selection device 82-0 includes a write input MEMW0 from the series 0, a write data input MEMW1 from the series 1, and an output signal memw0 from the first delay device 81-0. d and the output signal memw1 of the second delay device 81-1 d is input, and depending on the value of the control signal mbselw0, the write input MEMW0 from the series 0, the write data input MEMW1 from the series 1, and the output signal memw0 of the first delay device 81-0 d and the output signal memw1 of the second delay device 81-1 Any value of d is selected as the write data output MBNKW0.
[0525]
The second selection device 82-1 includes a write input MEMW0 from the series 0, a write data input MEMW1 from the series 1, and an output signal memw0 from the first delay device 81-0. d and the output signal memw1 of the second delay device 81-1 d as an input, and depending on the value of the control signal mbselw1, the write input MEMW0 from the series 0, the write data input MEMW1 from the series 1, and the output signal memw0 of the first delay device 81-0 d and the output signal memw1 of the second delay device 81-1 Any value of d is selected as the write data output MBNKW1.
[0526]
Next, the operation of the above configuration will be described with reference to FIG.
[0527]
FIG. 19 is a timing chart for explaining the operation of the write interleaving apparatus of FIG.
In this timing chart, in the first two cycles (cycle0, cycle1), normal memory access, that is, write data output MENK0 from series 0 is sent to write data output MBNKW0 to memory bank MBNK0, and write data output to memory bank MBNK1 is sent. This represents an access to send the write data input MEMW1 from the series 1 to MBNKW1, and in the remaining cycles (cycle 2), the write data inputs MEMW0 and MEMW1 are simultaneously written to the memory banks MBNK0 and MBNK1 as the write data output MBNKW0 or the write data output MBNKW1. It is necessary to do.
[0528]
  In cycle 0, write data input MEMW0 from series 0 becomes even0 data as shown in FIG. Further, the write data input MEMW1 from the series 1 is shown in FIG.Shown inThus, the data becomes odd0.
  The write data input MEMW0 is directly input to the first selection device 82-0 and the second selection device 82-1 as it is, and is delayed by one cycle by the eighth delay device 81-0. Signal memw0 d is input to the first selection device 82-0 and the second selection device 82-1.
  Similarly, the write data input MEMW1 is directly input to the first selection device 82-0 and the second selection device 82-1 as it is, and is delayed by one cycle by the second delay device 81-1. , Signal memw1 d is input to the first selection device 82-0 and the second selection device 82-1.
[0529]
Then, as shown in FIGS. 19C and 19D, in the cycle 0, the data even0 is output as the write data output MBNKW0, so that the control signal mbselw0 sets the data input MEMW0 as shown in FIG. The first selection device 82-0 is supplied for selection. As a result, the write data output MBNKW0 of the first selection device 82-0 becomes the data even0.
[0530]
In cycle1, the write data input MEMW0 from the series 0 becomes even1 data as shown in FIG. Further, the write data input MEMW1 from the series 1 becomes the data of odd1 as shown in FIG.
Then, as shown in FIGS. 19C and 19D, since the data even1 is output as the write data output MBNKW0 in cycle1, the control signal mbselw0 sets the data input MEMW0 as shown in FIG. 19E. The first selection device 82-0 is supplied for selection. As a result, the write data output MBNKW0 of the first selection device 82-0 becomes the data even1.
Similarly, as shown in FIG. 19F, the control signal mbselw1 is a signal memw1 that causes a one-cycle delay of the data input MEMW1. It is supplied to the second selection device 82-1 so as to select d. As a result, the write data output MBNKW1 of the second selection device 82-1 becomes the data odd0.
[0531]
In cycle2, the write data input MEMW0 from the series 0 becomes even2 data as shown in FIG. Further, the write data input MEMW1 from the series 1 becomes even3 data as shown in FIG.
Then, as shown in FIGS. 19 (c) and 19 (d), in cycle2, since the data even2 is output as the write data output MBNKW0, the control signal mbselw0 sets the data input MEMW0 as shown in FIG. 19 (e). The first selection device 82-0 is supplied for selection. As a result, the write data output MBNKW0 of the first selection device 82-0 becomes the data even2.
Similarly, as shown in FIG. 19F, the control signal mbselw1 is a signal memw1 that causes a one-cycle delay of the data input MEMW1. It is supplied to the second selection device 82-1 so as to select d. As a result, the write data output MBNKW1 of the second selection device 82-1 becomes the data odd1.
[0532]
In cycle 3, the write data input MEMW0 from the series 0 becomes odd2 data as shown in FIG. Further, the write data input MEMW1 from the series 1 becomes odd3 data as shown in FIG.
Then, as shown in FIGS. 19C and 19D, since the data even3 is output as the write data output MBNKW0 in the cycle 3, the control signal mbselw0 is the data input MEMW1 as shown in FIG. 19E. Signal memw1 that caused a one cycle delay The first selection device 82-0 is supplied to select d. As a result, the write data output MBNKW0 of the first selection device 82-0 becomes data even3.
Similarly, the control signal mbselw1 is supplied to the second selection device 82-1 so as to select the data input MEMW0 as shown in FIG. 19 (f). As a result, the write data output MBNKW1 of the second selection device 82-1 becomes the data odd2.
[0533]
Thereafter, the contents of cycle2 and cycle3 are repeated.
[0534]
As described above, according to the thirteenth embodiment, the write data input MEMW0 from the series 0 is delayed by one cycle, and the signal memw0 The first delay unit 81-0 and the first delay unit 81-0 output to the second selection unit 82-1 as d and the write data input MEMW1 from the series 1 are delayed by one cycle, and the signal memw1 d as the first selection device 82-0, the second delay device 81-1 output to the second selection device 82-1, and the write input MEMW0 from the series 0 according to the value of the control signal mbselw0, Write data input MEMW1 from series 1, output signal memw0 of first delay device 81-0 d and the output signal memw1 of the second delay device 81-1 The first selection device 82-0 that selects any value of d as the write data output MBNKW0, and the write input MEMW0 from the series 0 and the write data from the series 1 according to the value of the control signal mbselw1 Input MEMW1, output signal memw0 of first delay device 81-0 d and the output signal memw1 of the second delay device 81-1 Since the second selection device 82-1 for selecting one of the values of d as the write data output MBNKW1 is provided, the dual port memory (2R2W memory) is similar to the twelfth embodiment described above. Even in a necessary situation, an equivalent function can be realized by using a single port memory (1R1W memory) in the case of a specific access pattern.
As a result, the memory area can be reduced, the process portability can be improved, and continuous memory access can be realized.
[0535]
Fourteenth embodiment
FIG. 20 is a diagram for explaining a fourteenth embodiment of the present invention, and is a configuration diagram showing a generalized example of a data read system of an interleave device according to the present invention.
[0536]
The fourteenth embodiment is a generalization of the twelfth embodiment having two delay devices and two selection devices, and each of n read data inputs MBNKR0 to MBNKRn−1 has n pieces. Delay devices 71A-00 to 71A-0n-1,..., 71A- (n-1) 0 to 71A- (n-1) n-1, each delay device 71A-00 to 71A-0n-1,. , 71A- (n-1) 0 to 71A- (n-1) n-1 delayed signal mbnkr0 1d to mbnkr0 nd, mbnkr1 1d to mbnkr1 In this configuration, nd is input in parallel to the n selection devices 72A-0 to 72A-n-1.
[0537]
That is, the interleaving device 70A includes n × n first delay devices 71A-00 to 71A-0n−1,..., N-th delay devices 71A- (n−1) 0 to 71A- (n−1). ) N-1 and n first to nth selection devices 72A-0 to 72A-n-1.
[0538]
The interleaving device 70A then reads the read data input MBNKR0 from the memory bank MBNK0, the read data input MBNKR1 from the memory bank MBNK1,... -1 and a control signal mbselr0, mbselr1, ..., mbseln-1 is supplied.
[0539]
The first delay device 71A-00 is configured by, for example, a D-type flip-flop, and generates a delay of m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). The read data input MBNKR0 from the memory bank MBNK0 is delayed by m cycles and the signal mbnkr0 1d is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0540]
The first delay device 71A-01 is configured by, for example, a D-type flip-flop, and generates a delay of m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). The read data input MBNKR0 from the memory bank MBNK0 is delayed by m cycles and the signal mbnkr0 2d is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0541]
Similarly, the first delay device 71A-0n-1 is constituted by, for example, a D-type flip-flop, and is delayed for m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). Which delays the read data input MBNKR0 from the memory bank MBNK0 by m cycles and generates a signal mbnkr0. nd is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0542]
The n-th delay device 71A- (n-1) 0 is configured by, for example, a D-type flip-flop, and delays m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). A delay device for delaying the read data input MBNKRn-1 from the memory bank MBNKn-1 by m cycles and generating a signal mbnkrn-1 1d is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0543]
The n-th delay device 71A- (n-1) 1 is configured by, for example, a D-type flip-flop, and delays m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). A delay device for delaying the read data input MBNKRn-1 from the memory bank MBNKn-1 by m cycles and generating a signal mbnkrn-1 2d is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0544]
Similarly, the n-th delay device 71A- (n-1) n-1 is constituted by, for example, a D-type flip-flop, and for any k (0 ≦ k ≦ n−1), m cycles (1 ≦ m .Ltoreq.n), which delays the read data input MBNKRn-1 from the memory bank MBNKn-1 by m cycles and generates a signal mbnkrn-1. nd is output to the first to nth selection devices 72A-0 to 72A-n-1.
[0545]
The first selection device 72A-0 includes a read data input MBNKR0 from the memory bank MBNK0, a read data input MBNKR1 from the memory bank MBNK1, ..., a read data input MBNKRn-1 from the memory bank MBNKn-1, a first delay. Output signal mbnkr0 of devices 71A-00 to 71A-0n-1 1d to mbnkr0 nd, ..., n-th delay device 71A- (n-1) 0 to 71A- (n-1) n-1 output signal mbnkr1 1d to mbnkr1 nd is input, and depending on the value of the control signal mbselr0, the read data input MBNKR0 from the memory bank MBNK0, the read data input MBNKR1 from the memory bank MBNK1, ..., the read data input MBNKRn-1, Output signal mbnkr0 of the first delay devices 71A-00 to 71A-0n-1 1d to mbnkr0 nd, ..., n-th delay device 71A- (n-1) 0 to 71A- (n-1) n-1 output signal mbnkr1 1d to mbnkr1 Any value of nd is selected as the read data output MEMR0.
[0546]
Similarly, the first selection device 72A-n-1 reads data input MBNKR0 from the memory bank MBNK0, read data input MBNKR1 from the memory bank MBNK1, ..., read data input MBNKRn- from the memory bank MBNKn-1. 1. Output signal mbnkr0 of first delay device 71A-00 to 71A-0n-1 1d to mbnkr0 nd, ..., n-th delay device 71A- (n-1) 0 to 71A- (n-1) n-1 output signal mbnkr1 1d to mbnkr1 nd is input, and depending on the value of the control signal mbselrn-1, the read data input MBNKR0 from the memory bank MBNK0, the read data input MBNKR1 from the memory bank MBNK1, ..., the read data input MBNKRn- from the memory bank MBNKn-1 1. Output signal mbnkr0 of first delay device 71A-00 to 71A-0n-1 1d to mbnkr0 nd, ..., n-th delay device 71A- (n-1) 0 to 71A- (n-1) n-1 output signal mbnkr1 1d to mbnkr1 Any value of nd is selected as the read data output MEMRn-1.
[0547]
In interleaving device 70A having the above configuration, as described above, n delay devices 71A-00 to 71A-0n-1,..., N for each of n read data inputs MBNKR0 to MBNKRn-1. 71A- (n-1) 0 to 71A- (n-1) n-1, each delay device 71A-00 to 71A-0n-1, ..., 71A- (n-1) 0 to 71A- (n -1) n-1 delayed signal mbnkr0 1d to mbnkr0 nd, mbnkr1 1d to mbnkr1 It is the same as the twelfth embodiment except that nd is inputted in parallel to n selection devices 72A-0 to 72A-n-1, and the functions of the respective parts are also the same. Therefore, the timing chart of the operation is shown in FIG. 21, and the detailed description is omitted here.
[0548]
Therefore, according to the fourteenth embodiment, similarly to the twelfth embodiment described above, even in a situation where a dual port memory (2R2W memory) is required, a single port memory (1R1W memory) is used in the case of a specific access pattern. ) Can be used to achieve an equivalent function.
As a result, the memory area can be reduced, the process portability can be improved, and continuous memory access can be realized.
[0549]
15th embodiment
FIG. 22 is a diagram for explaining a fifteenth embodiment of the present invention, and is a block diagram showing a generalized example of a data writing system of an interleave device according to the present invention.
[0550]
The fifteenth embodiment is a generalization of the twelfth embodiment having two delay devices and two selection devices described above. The fifteenth embodiment has a second configuration for each of n−1 read data inputs MBNKR1 to MBNKRn−1. Delay devices 81A-1,..., Nth delay devices 81A-n-1, and delay signals memw1 of the delay devices 81A-1 to 81A-n-1. 1d to memwn-1 In this configuration, n-1d is input in parallel to n selection devices 82A-0 to 82A-n-1.
[0551]
That is, the interleaving device 80A includes n-1 second to nth delay devices 81A-1 to 81A-n-1, and n first to nth selection devices 82A-0 to 82A-n. -1.
[0552]
Then, the interleaving device 80A includes a write data input MEMW0 from the series 0, a write data input MEMW1 from the series 1, ..., a write data input MEMWn-1 from the series n-1, a write data output MBNKW0 to the memory bank MBNK0, The write data output MBNKW1,... To the memory bank MBNK1,..., The write data output MBNKWn-1 to the memory bank MBNKn-1, and the control signals mbselw0, mbselw1,.
[0553]
The second delay device 81A-1 is configured by, for example, a D-type flip-flop, and generates a delay of m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). The write data input MEMW1 from the series 1 is delayed by one cycle, and the signal memw1 d is output to the first selection device 82A-0 to the nth selection device 82A-n-1.
[0554]
Similarly, the n-th delay device 81A-n-1 is configured by, for example, a D-type flip-flop, and delays for m cycles (1 ≦ m ≦ n) for an arbitrary k (0 ≦ k ≦ n−1). Delaying the write data input MEMWn-1 from the series n-1 by one cycle, and the signal memwn-1 n-1d is output to the first selection device 82A-0 to the nth selection device 82A-n-1.
[0555]
The first selection device 82A-0 includes a write input MEMW0 from the series 0, a write data input MEMW1 from the series 1, ..., a write data input MEMWn-1 from the series n-1, and a second delay device 81A-1. Output signal memw1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 n-1d is input, and depending on the value of the control signal mbselw0, write input MEMW0 from series 0, write data input MEMW1 from series 1,..., write data input MEMWn-1 from series n-1, second Output signal memw1 of the delay device 81A-1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 Any value of n-1d is selected as the write data output MBNKW0.
[0556]
The second selection device 82A-1 includes a write input MEMW0 from the series 0, a write data input MEMW1 from the series 1, ..., a write data input MEMWn-1 from the series n-1, and a second delay device 81A-1. Output signal memw1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 n-1d as an input, and depending on the value of the control signal mbselw1, write input MEMW0 from series 0, write data input MEMW1 from series 1,..., write data input MEMWn-1 from series n-1, second Output signal memw1 of the delay device 81A-1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 Any value of n-1d is selected as the write data output MBNKW1.
[0557]
Similarly, the n-th selection device 82A-n-1 includes write input MEMW0 from series 0, write data input MEMW1 from series 1,..., Write data input MEMWn-1 from series n-1, second Output signal memw1 of the delay device 81A-1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 n-1d as an input, and depending on the value of the control signal mbselwn-1, the write input MEMW0 from series 0, the write data input MEMW1 from series 1, ..., the write data input MEMWn-1 from series n-1, Output signal memw1 of second delay device 81A-1 1d,..., Output signal memwn-1 of the n-th delay device 81A-n-1 One of the values of n-1d is selected as the write data output MBNKWn-1.
[0558]
In the interleaving device 80A having the above configuration, as described above, the thirteenth embodiment is generalized and the second delay device 81A- is applied to each of n−1 read data inputs MBNKR1 to MBNKRn−1. 1,... Have an n-th delay device 81A-n-1, and delay signals memw1 of the delay devices 81A-1 to 81A-n-1 1d to memwn-1 The configuration is the same as that of the thirteenth embodiment except that n-1d is input in parallel to n selection devices 82A-0 to 82A-n-1, and the functions of the respective units are also the same. Therefore, the timing chart of the operation is shown in FIG. 23, and detailed description is omitted here.
[0559]
Therefore, according to the fifteenth embodiment, similarly to the thirteenth embodiment described above, even in a situation where a dual port memory (2R2W memory) is required, a single port memory (1R1W memory) is used in the case of a specific access pattern. ) Can be used to achieve an equivalent function.
As a result, the memory area can be reduced, the process portability can be improved, and continuous memory access can be realized.
[0560]
Sixteenth embodiment
FIG. 24 is a block diagram showing an arithmetic system according to the sixteenth embodiment of the present invention.
[0561]
In the present arithmetic system 90, for example, an arithmetic device capable of reconfiguring the array of arithmetic units according to the first to ninth embodiments described above, coefficient parameters at the time of executing the arithmetic, and the like based on the configuration information is used. It is done.
The calculation system 90 includes a calculation execution unit and a configuration information storage unit that stores configuration information for reconfiguration of the calculation execution unit. The configuration information storage unit uses a CPU to store configuration information of the calculation execution unit. In rewriting, it has a storage unit configured in a ring shape to store a plurality of configuration information, and separates the configuration information storage unit used at the time of executing the operation and the configuration information storage unit for performing rewriting, The overhead associated with rewriting is reduced, or a plurality of configurations can be switched at high speed.
[0562]
Specifically, as shown in FIG. 24, the present calculation system 90 includes a CPU 91 as a control circuit, a configuration information storage unit 92, and a calculation execution unit 93 as main components.
[0563]
The CPU 91 can access the configuration information storage unit 92 via, for example, a bus.
Then, the CPU 91 writes the configuration information CD for reconfiguration of the calculation execution unit 93 in the configuration information storage unit 92 using the write signal CWR.
Further, the CPU 91 uses the shift signal CEX to change the configuration information for reconfiguration of the calculation execution unit 93 to other information already stored.
[0564]
The configuration information storage unit 92 is written with configuration information from the CPU 91 via the bus, and outputs the written configuration information to the calculation execution unit 93.
As shown in FIG. 24, the configuration information storage unit 92 is configured such that, for example, storage units of configuration information “configuration information 1”, “configuration information 2”,...
One of them stores configuration information at the time of execution of the operation, and another one serves as a storage area for writing configuration information from the outside.
Furthermore, the contents of these pieces of configuration information can be exchanged instantaneously all at once.
As a result, the contents of another page can be rewritten at the same time while the operation execution unit 93 performs the operation, and the time overhead conventionally required for rewriting the configuration information as shown in FIG. As shown in FIG. 25B, the time overhead required for rewriting the configuration information can be hidden behind the execution time of the calculation.
[0565]
FIG. 26 is a diagram illustrating a configuration example of a configuration information storage unit capable of holding four pieces of configuration information.
[0566]
The configuration information storage unit 92 includes registers 921 to 924, a selection device 925, and an OR gate 926, as shown in FIG.
In FIG. 26, TCD is an input terminal for configuration information CD, TCWR is an input terminal for write signal CWR, TCEX is an input terminal for shift signal CEX, TCCLK is a clock input terminal, and TOUT is an operation execution section 93 for stored configuration information. Each output terminal is shown.
[0567]
The registers 921 to 924 (CD1 to CD4) are registers for storing configuration information, and these registers 921 to 924 are connected in a ring shape.
Specifically, the output of the register 921 is connected to the input of the register 924 and the output terminal TOUT of the configuration information, the output of the register 924 is connected to the input of the register 923, and the output of the register 923 is the first of the selection device 925. Are connected to the input of the register 922 through the input terminal “0” of the input terminal, and the output of the register 922 is connected to the input of the register 921.
[0568]
Further, the second input terminal “1” of the selection device 925 is connected to the input terminal TCD of the configuration information CD. The control terminal of the selection device 925 is connected to the input terminal TCWR of the write signal CWR.
When the write signal CWR is supplied to the control terminal with the logic “1”, the selection device 925 selects the configuration information CD input to the input terminal TCD and inputs the configuration information CD to the register 922.
On the other hand, when the write signal CWR is supplied to the control terminal with the logic “0”, the selection device 925 selects the output information of the register 923 and inputs it to the register 922.
[0569]
The two-input OR gate 926 has a first input terminal connected to the input terminal TCWR of the write signal CWR, a second input terminal connected to the input terminal TCEX of the shift signal CEX, and an output terminal connected to the control terminal of the register 922. It is connected.
[0570]
The control terminals of the registers 921, 923, and 924 are connected to the input terminal TCEX of the shift signal CEX, and the clock terminals of the registers 921 to 924 are connected to the clock input terminal TCCLK.
[0571]
And these registers 921-924 can memorize | store the bit number of the configuration information which the "reconfigured part" connected ahead is required.
Among these, the contents of the register 921 (CD1) are used as the configuration information of the arithmetic execution unit 93.
Since the output of the register 921 is directly connected to the configuration change circuit of the calculation execution unit 93, when this value is rewritten, it is immediately reflected in the hardware configuration of the calculation execution unit 93.
For this reason, if an external write is performed to the register 921 during the operation of the operation execution unit 93, the result of the operation being executed is affected.
In order to avoid this, the external configuration information CD is written to the register 922 (CD2).
[0572]
The rewriting of the configuration information CD is performed by inputting the configuration information CD to the input terminal TCD and setting the write signal CWR to 1.
In this write operation, the contents of the register 921 (CD1) do not change.
[0573]
In order to reflect the newly written configuration information CD in the configuration of the arithmetic execution unit 93, the write signal “CWR” is set to 0, the shift signal “CEX” is set to 1, and the contents of the register 922 (CD2) are set to the register 921 (CD1 ).
At the same time, the configuration information is rotated and held in the ring in the order of register 921 (CD1) → register 924 (CD4) → register 923 (CD3) → register 922 (CD2).
[0574]
The replacement of the configuration information CD is performed simultaneously for all the configuration information storage units 92, and thus is completed in one cycle of the clock “CCLK”.
If only the above replacement operation is performed without writing new configuration information, the past configuration information for the number of registers constituting the ring can be switched at high speed and reused.
[0575]
When a storage unit that can store a plurality of pieces of configuration information is prepared, there may be a desire to be able to freely replace arbitrary configuration information regardless of the order.
However, for this purpose, the configuration information replacement control unit of the storage unit becomes complicated, and when the information amount of the configuration information of the entire system increases, overhead such as the area occupied by the storage unit and power consumption cannot be ignored.
[0576]
The ring-shaped configuration information switching means according to the sixteenth embodiment cannot immediately call any stored configuration information CD, but simply stores the circuit configuration of the storage unit and the control signal for replacement. It has the feature that can be made.
The restriction that the degree of freedom of replacement of the stored configuration information CD is limited is re-executed when considering a case where a plurality of arithmetic processes included in one signal processing application or the like are executed while switching the configuration. It is considered that the composition is repeated in a fixed pattern according to the algorithm of the application.
[0577]
The arithmetic execution unit 93 has a configuration similar to that of the arithmetic unit as shown in FIG. 1, for example, and a selection device (SEL for selecting a path of coefficients, data, etc. based on the configuration information by the configuration information storage unit 92 ) 931-0 to 931-2, ALU 932 that performs arithmetic operation based on the configuration information (control signal for instructing the operation content) by the configuration information storage unit 92, and the configuration information (the operation content is changed by the configuration information storage unit 92) Control unit 933 that performs a product-sum operation based on a control signal for instructing), and based on the configuration information by the configuration information storage unit 92, the arrangement of the operation units, the coefficient parameter at the time of execution of the calculation, Are reconfigured to perform a specified calculation, and the calculation result is output to, for example, a data memory (not shown).
[0578]
Next, the operation according to the above configuration will be described.
Here, it is assumed that the configuration information CD is held in each of the four registers 921 to 924 of the configuration information storage unit 92.
[0579]
In this case, the contents of the register 921 (CD1) of the configuration information storage unit 92 are used as the configuration information of the calculation execution unit 93.
The output of the register 921 is directly connected to the configuration change circuit of the calculation execution unit 93. For this reason, in the calculation execution unit 93, based on the configuration information stored in the configuration information storage unit 92, the arrangement of the calculators, the coefficient parameters at the time of calculation execution, and the like are reconfigured, and the specified calculation is performed. Then, the calculation result is output to, for example, a data memory (not shown).
[0580]
Here, when rewriting the value of the configuration information CD supplied to the operation execution unit 93, writing to the register 921 from the outside during the operation of the operation execution unit 93 will affect the operation result being executed. become.
In order to avoid this, the external configuration information CD is written to the register 922 (CD2).
[0581]
To rewrite the configuration information CD, the configuration information CD is input from the CPU 91 to the input terminal TCD, and the write signal CWR is set to “1”. As a result, the configuration information CD supplied from the CPU 91 is written into the register 922.
In this writing operation, the contents of the register 921 (CD1) do not change.
[0582]
Next, in order to reflect the newly written configuration information CD in the configuration of the operation execution unit 93, the CPU 91 sets the write signal CWR to “0” and the shift signal CEX to “1”. As a result, the contents of the register 922 (CD2) are transferred to the register 921 (CD1).
At the same time, the configuration information is rotated and held in the ring in the order of register 921 (CD1) → register 924 (CD4) → register 923 (CD3) → register 922 (CD2).
[0583]
The replacement of the configuration information CD is performed simultaneously for all the configuration information storage units 92, and thus is completed in one cycle of the clock “CCLK”.
[0584]
As described above, according to the sixteenth embodiment, in the arithmetic system 90 having the arithmetic device capable of reconfiguring the hardware configuration such as the arrangement of the arithmetic units, the configuration information storage unit 92 that holds the configuration information is provided. , Composed of a plurality of registers 921 to 924 coupled in a ring shape, so that the contents of another configuration information storage unit can be rewritten while performing arithmetic processing using one of the configuration information Since the configuration information rewriting unit and the reconfigurable calculation execution unit 93 are connected and the configuration information stored in each of the registers 921 to 924 can be switched by rotating in the ring, the following The effect can be obtained.
That is, even when the arithmetic unit is executing arithmetic processing, it is possible to set the configuration information to be used next at the same time, and only by switching the configuration without writing new configuration information. There is an advantage that the configuration information used in the above can be reused.
[0585]
That is, the hardware can be reconfigured simultaneously with the execution of the operation, and this overhead can be hidden behind the execution time of the operation.
In addition, due to the ability to hold multiple configuration information at the same time and switch them instantaneously, the configuration information that is used repeatedly is stored at the same time, and they are used by switching them, so that the overhead for reconfiguration There is an advantage that can be made almost zero.
[0586]
In the sixteenth embodiment, a configuration is shown in which four pieces of configuration information can be held. However, any number of pieces of configuration information of two or more may be held as necessary.
[0587]
【The invention's effect】
As described above, according to the present invention, the arithmetic device itself can be reconfigured from the outside. Therefore, not only can the logic level be optimized, but also there is an advantage that an increase in configuration information can be prevented and an arithmetic unit capable of preventing deterioration in area efficiency as an integrated circuit can be realized.
Further, since the arithmetic device can be reconfigured, not only cascade operations but also parallel operations can be realized with the same hardware. Therefore, it is possible to efficiently execute many parallelizable processes by increasing the number of arithmetic devices.
[0588]
Further, when performing a plurality of calculations, it is possible to obtain calculation results at once by assigning each calculation to each calculation device and further cascading the calculation results of the previous stage. Therefore, the number of execution cycles is shortened. Further, since access to the temporary register is reduced, there is an advantage that power consumption can be suppressed.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a first embodiment of an arithmetic unit according to the present invention.
2 is a diagram for explaining the operation of the first embodiment. In the arithmetic unit of FIG. 1, n = 4, coefficient input / output, data input / output is 4, and cascade input is 3. FIG. It is a figure which shows a structure of the apparatus of a case.
FIG. 3 is a block diagram showing a second embodiment of the arithmetic device according to the present invention.
FIG. 4 is a diagram for explaining the operation of the second embodiment, and is a diagram showing the configuration of the apparatus when n = 4 in the arithmetic unit of FIG. 3;
FIG. 5 is a block diagram showing a third embodiment of the arithmetic device according to the present invention.
FIG. 6 is a block diagram showing a fourth embodiment of the arithmetic device according to the present invention.
FIG. 7 is a configuration diagram showing a fifth embodiment of an arithmetic device according to the present invention.
FIG. 8 is a configuration diagram showing a sixth embodiment of the arithmetic device according to the present invention.
FIG. 9 is a block diagram showing a seventh embodiment of the arithmetic device according to the present invention.
FIG. 10 is a configuration diagram showing an eighth embodiment of the arithmetic device according to the present invention.
FIG. 11 is a configuration diagram showing a ninth embodiment of the arithmetic device according to the present invention.
FIG. 12 is a configuration diagram showing an arithmetic system according to a tenth embodiment of the present invention.
FIG. 13 is a diagram showing a selection timing example of route selection information selected by an address generated by the address generation device according to the present invention and a control signal;
FIG. 14 is a diagram for explaining an eleventh embodiment of the present invention, and is a block diagram showing an example of an address generation device applicable to the arithmetic system according to the present invention.
FIG. 15 is a diagram for explaining the operation of FIG. 14;
FIG. 16 is a diagram for explaining a twelfth embodiment of the present invention, and is a block diagram showing an example of a data read system of an interleave device according to the present invention.
17 is a timing chart for explaining the operation of the read interleaving apparatus of FIG. 16;
FIG. 18 is a diagram for explaining a thirteenth embodiment of the present invention, and is a block diagram showing an example of a data write system of an interleave device according to the present invention.
19 is a timing chart for explaining the operation of the write interleaving apparatus in FIG. 18;
FIG. 20 is a diagram for explaining a fourteenth embodiment of the present invention, and is a block diagram showing a generalized example of a data read system of an interleave device according to the present invention.
FIG. 21 is a timing chart of the read interleaving apparatus in FIG. 20;
FIG. 22 is a diagram for explaining a fifteenth embodiment of the present invention, and is a block diagram showing a generalized example of a data writing system of an interleave device according to the present invention.
FIG. 23 is a timing chart of the write interleaving apparatus in FIG. 22;
FIG. 24 is a configuration diagram showing an arithmetic system according to a sixteenth embodiment of the present invention.
FIG. 25 is a diagram for explaining the effect of providing the configuration information storage unit according to the present invention.
FIG. 26 is a diagram showing a specific configuration example of a configuration information storage unit according to the present invention.
[Explanation of symbols]
10, 10A, 10-1 to 10-n, 10A-1 to 10A-3 ... arithmetic device, 11 ... first selection device (SELA), 12 ... second selection device (SELB), 13 ... third Selection device (SELC), 14 ... ALU, 15 ... MAC, 16 ... 4th selection device (SELE), 17 ... Register (REG), 18-0 to 18-k ... Coefficient input delay FIFO (C0FIFO to CkFIFO) , 19-0 to 19-m... Data input delay FIFO (D0FIFO to DmFIFO), 20... Arithmetic unit, 21-0, 21-1... Shift arithmetic unit (SFT0, SFT1), 22-0, 22-1. Input selection devices (RSEL0, RSEL1), 23 ... butterfly calculator (BTF0), 24-0, 24-1 ... output selection devices (DSEL0, DSEL1), 25-0, 25-1 ... output selection devices (WSEL0, WSEL1) ), 20 ... arithmetic units, 21A-0 to 21A-3 ... shift arithmetic units (SFT0 to SFT3), 22A-0 to 22A-3 ... input selection devices (RSEL0 to RSEL3), 23A-0, 23A-1 ... butterfly arithmetic units ( BTF0, BTF1), 24A-0 to 24A-3 ... output selection device (DSEL0 to DSEL3), 25A-0 to 25A-3 ... output selection device (WSEL0 to WSEL3), 20B ... calculation device, 23B-2 ... butterfly calculation Units (BTF2), 25B-0 to 25B-3 ... output selection devices (WSEL0 to WSEL3), 20C ... arithmetic units, 22C-0 to 22C-15 ... input selection devices (RSEL0 to RSEL7, BSEL0 to BSEL7), 23C- 0 to 23C-7 ... butterfly calculator (BTF0 to BTF7), 24C-0 to 24A-7 ... output selection device (DS EL0 to DSEL7), 25C-0 to 25C-7 ... output selection device (WSEL0 to WSEL7), 20D ... arithmetic device, 22D-0 to 22D-7 ... input selection device (RSEL0 to RSEL7), 23D-0 to 23C- 6 ... butterfly calculator (BTF0 to BTF6), 24D-0 to 24D-7 ... output selection device (DSEL0 to DSEL7), 25D-0 to 25D-7 ... output selection device (WSEL0 to WSEL7), 30 ... calculation device, 31 ... 1st arithmetic unit (PU), 32 ... 2nd arithmetic unit (BTF), 30A ... Arithmetic unit, 31A ... 1st arithmetic unit (PU), 32A-0 (BTFLa0), ..., 32A-k (BTFLak), 32B-0 (BTFLb0), ..., 32B-m (BTFLbm), 32C-0 (BTFLc0), ..., 32C-n (BTFLcn) 2nd arithmetic unit, 40 ... arithmetic system, 41 ... CPU, 42 ... first route selection information memory, 43 ... second route selection information memory, 44 ... selection device, 45 ... address generation device, 46 ... data memory , 47... Reconfigurable computing device, 50... Address generating device, 51-0 to 51-x... Computing unit (INCDEC0 to INCDECDx), 52-0 to 52-2... Computing unit with selector (SUM0 to SUM2), 53-0 to 53-x: Secretors (SEL0 to SELx), 54-0 to 54-x ... Counter (Counter0 to Counterx), 55-0 ... Comparator (END), 56-0 to 56-x ... Comparator (END1 to ENDx), 57-0 to 57-2 ... comparators (INC0 to INC2), 58 ... operator with selector (ADRSUM), 59 ... bit inverter (B V), 60 ... Mask generator (ADRMSK), 61 ... Control signal generator (CTRLGEN), 70 ... Read-out interleave device, 71-0 ... First delay device (DFF0), 71-1 ... Second delay Device (DFF1), 72-0 ... first selection device (sel0), 72-1 ... second selection device (sel1), 80 ... write interleaving device, 81-0 ... first delay device (DFF0) , 81-1 ... second delay device (DFF1), 82-0 ... first selection device (sel0), 82-1 ... second selection device (sel1), 70A ... read-out interleaving device, 71A-00 ... 71A-0n-1 ... first delay device, 71A- (n-1) 0-71A- (n-1) n-1 ... nth delay device, 72A-0 to 72A-n-1 ... th. 1 to nth selection devices, 80A ... inter Leave device, 81A-1 to 81A-n-1, second delay device to nth delay device, 82A-0 to 82A-n-1, first to nth selection device, 90, computing system, 91 ... CPU, 92 ... Configuration information storage unit, 921 to 924 (CD1 to CD4) ... Register, 925 ... Selection device, 926 ... OR gate, 93 ... Calculation execution unit, 931-0 to 931-2 ... Selection device, 932 ... ALU, 933... Arithmetic unit of MAC structure.

Claims (15)

An arithmetic device capable of reconfiguring an arithmetic path by external control,
First selection means for selecting desired data from a plurality of input data according to a control signal;
Second selection means for selecting desired data from a plurality of input data according to a control signal;
Third selection means for selecting desired data from a plurality of input data according to a control signal;
The output signal of the first selecting means, and as an input the output signal of the second selection means, a first arithmetic means for performing an operation according to the instruction of the control signal,
An arithmetic unit comprising: an output signal of the first selection means, a second selection means, and an output signal of the third selection means, and a second calculation means for performing a calculation according to an instruction of the control signal . Fourth selection means for selecting either the output signal of the first calculation means or the output signal of the second calculation means in accordance with a control signal
The arithmetic device according to claim 1 , further comprising: The first calculation means can perform a binary calculation,
It said second calculating means, calculating apparatus according to claim 1, wherein it is possible ternary operation. The first calculation means performs a unary operation on the result of the binary operation,
4. The arithmetic unit according to claim 3 , wherein the second arithmetic means performs a single arithmetic operation on a result of the three-term operation . Delay means for delaying and outputting the input data with a delay amount corresponding to the control signal
The arithmetic unit according to claim 1, comprising: Calculating path under the control of the external a reconfigurable computing device,
First selecting means for selecting one data from the first data group in response to the control signal;
Second selection means for selecting one data from the second data group according to the control signal;
First calculation means for performing calculation according to an instruction of a control signal, using the output signal of the first selection means and the output signal of the second selection means as inputs;
Second calculation means for performing an operation in accordance with an instruction of a control signal using the output signal of the first selection means and the output signal of the second selection means as inputs;
Fourth selection means for selecting either the output signal of the first calculation means or the output signal of the second calculation means in accordance with a control signal;
A computing device having An arithmetic device capable of reconfiguring an arithmetic path by external control,
First selecting means for selecting one data from the first data group in response to the control signal;
Second selection means for selecting one data from the second data group according to the control signal;
Third selecting means for selecting one data from the third data group in response to the control signal;
A second calculation is performed according to a control signal instruction, with at least two of the output signal from the first selection means, the output signal from the second selection means, and the output signal from the third selection means as inputs. 1 computing means;
A second calculation is performed according to a control signal instruction, with at least two of the output signal from the first selection means, the output signal from the second selection means, and the output signal from the third selection means as inputs. Two computing means;
Fourth selection means for selecting either the output signal of the first calculation means or the output signal of the second calculation means in accordance with a control signal;
A computing device having First selection means for selecting desired data from a plurality of input data according to a control signal;
Second selection means for selecting desired data from a plurality of input data according to a control signal;
Third selection means for selecting desired data from a plurality of input data according to a control signal;
Calculating means for performing an operation in accordance with an instruction of the control signal by using the output signal of the first selecting means, the output signal of the second selecting means, and the output signal of the third selecting means as inputs;
And having a plurality of arithmetic devices capable of reconfiguring the arithmetic path by external control,
Cascade connection of data inputs / outputs of the plurality of arithmetic devices, and supply an arithmetic result signal of each arithmetic device as one data of a plurality of data inputs of other devices
Parallel computing device. 9. The parallel arithmetic unit according to claim 8, further comprising delay means for delaying the input data by a delay amount corresponding to a control signal and outputting the delayed data to a next stage arithmetic unit. First selection means for selecting desired data from a plurality of input data according to a control signal;
Second selection means for selecting desired data from a plurality of input data according to a control signal;
Third selection means for selecting desired data from a plurality of input data according to a control signal;
First calculation means for performing calculation according to an instruction of a control signal, using the output signal of the first selection means and the output signal of the second selection means as inputs;
Second calculation means for performing an operation according to an instruction of a control signal, using the output signal of the first selection means, the output signal of the second selection means, and the output signal of the third selection means as inputs;
A fourth selection means for selecting one of the output signal of the first calculation means and the output signal of the second calculation means in accordance with the control signal, and outputting as a calculation result signal;
And having a plurality of arithmetic devices capable of reconfiguring the arithmetic path by external control,
Cascade connection of data inputs / outputs of the plurality of arithmetic devices, and supply an arithmetic result signal of each arithmetic device as one data of a plurality of data inputs of other devices
Parallel computing device. Delay means for delaying the input data by a delay amount corresponding to the control signal and outputting the delayed data to the next stage arithmetic unit
Parallel operation device according to claim 10, further comprising a. First selecting means for selecting one data from the first data group in response to the control signal;
Second selection means for selecting one data from the second data group according to the control signal;
First calculation means for performing calculation according to an instruction of a control signal, using the output signal of the first selection means and the output signal of the second selection means as inputs;
Second calculation means for performing an operation in accordance with an instruction of a control signal using the output signal of the first selection means and the output signal of the second selection means as inputs;
A fourth selecting means for selecting one of the output signal of the first computing means and the output signal of the second computing means in accordance with a control signal, and outputting the result as a computation result signal;
And having a plurality of arithmetic devices capable of reconfiguring the arithmetic path by external control,
Cascade connection between the input and output of the first data group of the plurality of arithmetic devices, and supply the operation result signal of each arithmetic device as one data of the second data group of the other device
Parallel computing device. The parallel arithmetic unit according to claim 12, further comprising delay means for delaying the first data group by a delay amount corresponding to a control signal and outputting the delayed data to a next stage arithmetic unit. First selecting means for selecting one data from the first data group in response to the control signal;
Second selection means for selecting one data from the second data group according to the control signal;
Third selecting means for selecting one data from the third data group in response to the control signal;
A second calculation is performed according to a control signal instruction, with at least two of the output signal from the first selection means, the output signal from the second selection means , and the output signal from the third selection means as inputs. 1 computing means;
A second calculation is performed according to a control signal instruction, with at least two of the output signal from the first selection means, the output signal from the second selection means , and the output signal from the third selection means as inputs. Two computing means;
Fourth selection means for selecting either the output signal of the first calculation means or the output signal of the second calculation means in accordance with a control signal;
And having a plurality of arithmetic devices capable of reconfiguring the arithmetic path by external control,
The input / output of the first data group and the second data group of the plurality of arithmetic devices is cascade-connected, and the arithmetic result signal of each arithmetic device is used as one data of the third data group of another device. Supply
Parallel computing device. First delay means for delaying the first data group by a delay amount corresponding to a control signal and outputting the delayed first data group to a next-stage arithmetic unit;
The parallel arithmetic unit according to claim 14 , further comprising: second delay means for delaying the second data group by a delay amount corresponding to a control signal and outputting the delayed data group to a next stage arithmetic unit.

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