JP3844130B2

JP3844130B2 - Analog to digital converter

Info

Publication number: JP3844130B2
Application number: JP2002354610A
Authority: JP
Inventors: 秀之野坂; 随道柴田; 誠中村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2006-11-08
Anticipated expiration: 2022-12-06
Also published as: JP2004187188A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されるアナログ信号の電圧レベルをディジタルデータに変換して出力するアナログ・ディジタル変換器に関し、特に広帯域無線通信や光通信の送受信器に利用される並列型（フラッシュ型）のアナログ・ディジタル変換器に関する。
【０００２】
【従来の技術】
従来の並列型のアナログ・ディジタル変換器（Ａ／Ｄ）は、例えば非特許文献１に記載されている。従来の並列型のアナログ・ディジタル変換器を図６に示す。アナログ信号は入力端子１から入力され、コンパレータ（電圧比較器）３１〜３４に接続される。一方、各コンパレータ３１〜３４に入力される基準電圧は抵抗器２０〜２４により発生する。直列接続された抵抗器２０〜２４の両端には、第１の基準電圧入力端子２、第２の基準電圧入力端子３が接続され、各コンパレータ３１〜３４には抵抗器２０〜２４により分圧された異なった基準電圧が与えられる。コンパレータ３１〜３４にはフリップフロップ（またはラッチ）が含まれており、電圧比較結果はクロックにより保持される。
【０００３】
コンパレータ３１〜３４の出力は温度計コードと呼ばれるディジタルデータであり、入力されるアナログ信号の電圧レベルに応じてハイとローが切り替わるデータ位置が変化する。温度計コードは、境界検出器４１〜４４により境界位置のみハイとなるデータに変換された後、エンコーダによりバイナリ（二進）データに変換される。図６ではエンコーダが第１のエンコーダ５０及び第２のエンコーダ７０に分割されているが、これは高速化のためにパイプライン構成を採用した例を示しているためであり、エンコーダは必ずしも分割される必要はない。図６では、パイプライン構成実現のためにフリップフロップ６１〜６４、８１〜８４が挿入されている。クロックパルスの入力毎にデータを一時保持することにより、エンコーダ回路の高速化が図られている。
【０００４】
従来の並列型のアナログ・ディジタル変換器では、アナログ信号が入力される入力端子１から各コンパレータ３１〜３４までの配線は、ハイインピーダンス線路（インピーダンス整合されない細い線路）で接続される。各コンパレータ３１〜３４の入力にはインピーダンス整合のための終端抵抗は接続されない。入力端子１から各コンパレータ３１〜３４の入力まではインピーダンス整合されていないため、高周波（概ねＧＨｚ〜数十ＧＨｚ）のアナログ信号が入力された場合、配線の端における反射による定在波が発生する。このため、入力端子１に入力されるアナログ信号の電圧レベルには定在波が加算され、コンパレータ３１〜３４で検出する電圧レベルに誤差が生ずる。電圧レベルの誤差は、アナログ・ディジタル変換器の有効ビット数の悪化を招く。
【０００５】
従来の別の並列型のアナログ・ディジタル変換器の例は、例えば非特許文献２に開示されている。従来の別の並列型のアナログ・ディジタル変換器を図７に示す。図６で説明した並列型のアナログ・ディジタル変換器１９のアナログ入力部に終端抵抗１２及び増幅器（またはトラック／ホールド機能付き増幅器）が追加されている。入力端子１から増幅器１８までの配線を終端抵抗１２（非特許文献２では５０Ω）と等しい特性インピーダンス（５０Ω）を有する伝送線路９０により接続することにより、該当配線のインピーダンスは整合されるので、図６で問題となった定在波の発生を減少させることが可能である。
【０００６】
【非特許文献１】
楠菊信、岩田穆、赤沢幸雄著「ＶＬＳＩのためのアナログ技術」共立出版（１９８９）１８０頁〜１８３頁。
【０００７】
【非特許文献２】
「ＭＡＸ１０８データシート」マキシム・ジャパン株式会社図１（１２頁）。
【０００８】
【発明が解決しようとする課題】
図７に示した従来の別の並列型のアナログ・ディジタル変換器では、入力端子１から増幅器１８までの配線がインピーダンス整合されているので、定在波の発生を減少させることが可能であるものの、増幅器１８の挿入により電圧レベルの歪み及びノイズレベルの増加が避けられず、有効ビット数の減少が問題となる。さらには、終端抵抗１２からアナログ・ディジタル変換器１９の各コンパレータ３１〜３４までの配線のインピーダンス不整合の問題は解決されない。
【０００９】
すなわち、コンパレータ３１〜３４の入力同士を接続する配線には、インピーダンス整合されないハイインピーダンス線路が含まれるので、定在波を完全に抑圧することはできない。特に、ハイインピーダンス線路の長さの電気長に波長が匹敵する程度の高周波領域（概ね数ＧＨｚ〜数十ＧＨｚ）では定在波の発生が顕著となり、電圧レベルの誤差が大きくなる問題がある。
【００１０】
本発明の目的は、各コンパレータに接続するアナログ入力信号の配線のインピーダンスを整合して定在波の発生を抑圧し、高い有効ビット数を実現した並列型のアナログ・ディジタル変換器を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に係る発明は、アナログ信号、第１の基準信号、第２の基準信号及びクロックを入力とし、前記第１の基準信号と前記第２の基準信号を用いて互いに異なる複数の基準電圧を発生する複数の抵抗器と、前記アナログ信号と前記基準電圧とを入力して両者の電圧を比較し比較結果を前記クロックの入力毎に保持する複数のコンパレータと、前記複数のコンパレータの判別結果の境界を検出する複数の境界検出器と、前記複数の境界検出器の出力をバイナリデータに変換するエンコーダと、前記エンコーダを高速に動作させるために前記エンコーダの出力データを一時的に保持する複数のフリップフロップと、から構成される並列型のアナログ・ディジタル変換器であって、前記アナログ信号の入力端子から前記複数のコンパレータまでの配線を第１の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第１の特性インピーダンスに相当する終端抵抗を接続し、前記クロックの入力端子から前記複数のコンパレータまでの配線を第２の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第２の特性インピーダンスに相当する終端抵抗を接続し、前記クロックの入力端子から前記複数の境界検出器へのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設け、前記クロックの入力端子から前記複数のフリップフロップヘのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設けたことを特徴とするアナログ・ディジタル変換器とした。
【００１２】
請求項２に係る発明は、請求項１に記載のアナログ・ディジタル変換器において、前記エンコーダと前記複数のフリップフロップの組を複数段設けてパイプライン構成とし、最終段の前記複数のフリップフロップに設ける前記バイパス配線の長さを最大とし、それよりも前段の前記複数のフリップフロップに設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器とした。
【００１３】
請求項３に係る発明は、請求項２に記載のアナログ・ディジタル変換器において、パイプライン構成の段数をＮとした場合に、前記複数のフリップフロップの最終段に設ける前記バイパス配線をＮ／Ｎに比例した長さとし、その前段に設ける前記バイパス配線を（Ｎ−１）／Ｎに比例した長さとし、さらにその前段に設ける前記バイパス配線を（Ｎ−２）／Ｎに比例した長さとし、この繰り返しにより、より前段に設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器とした。
【００１４】
請求項４に係る発明は、請求項１、２又は３に記載のアナログ・ディジタル変換器において、前記コンパレータに前記クロックを供給する前記伝送線路を駆動するためのオープンエミッタ出力又はオープンソース出力の増幅器を備えたことを特徴とするアナログ・ディジタル変換器とした。
【００１７】
【発明の実施の形態】
各請求項に係る発明のアナログ・ディジタル変換器は、アナログ信号の入力端子とコンパレータとの間に増幅器を挿入することなしに実現される。また、コンパレータの入力同士を接続する配線を適当な特性インピーダンスを有する伝送線路で接続し、入力端子と反対の端（図６ではコンパレータ３４の入力）に、伝送線路の特性インピーダンスに対応するインピーダンスを有する終端抵抗を接続することにより、入力端子からコンパレータまでの配線のインピーダンスを整合する。
【００１８】
これにより、各請求項に係る発明のアナログ・ディジタル変換は、入力端子とコンパレータとの間に増幅器を設けないので、電圧レベルの歪み及びノイズレベルの増加を防ぐことができ、また、アナログ信号の入力端子から各コンパレータの入力までの配線をインピーダンス整合することにより、定在波の発生を防ぐことができる。以上により、各請求項に係る発明のアナログ・ディジタル変換器は、高周波のアナログ信号を入力する場合でも、高い有効ビット数を実現することができる。
【００１９】
［第１の参考例］図１に、第１の参考例のアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子１から入力され、コンパレータ（電圧比較器）３１〜３４に接続される。一方、各コンパレータ３１〜３４に入力される基準電圧は直列接続された抵抗器２０〜２４により発生する。直列接続された抵抗器２０〜２４の両端には、第１の基準電圧入力端子２、第２の基準電圧入力端子３が接続され、各コンパレータ３１〜３４には抵抗器２０〜２４により分圧された異なった基準電圧が与えられる。コンパレータ３１〜３４にはフリップフロップ（またはラッチ）が含まれており、電圧比較結果はクロックにより保持される。ここで、コンパレータ３１〜３４に入力されるクロックは、第１のクロック入力端子４から供給される。第１のクロック入力端子４から各コンパレータ３１〜３４までの配線は、ハイインピーダンス線路で接続される。
【００２０】
コンパレータ３１〜３４の出力は温度計コードと呼ばれるディジタルデータであり、入力されるアナログ信号の電圧レベルに応じてハイとローが切り替わるデータ位置が変化する。例えば、コンパレータ３１及び３２の出力がローであり、コンパレータ３３及び３４の出力がハイとなる。この温度計コードは、境界検出器４１〜４４により境界位置のみハイとなるデータに変換される。例えば、前記の例では、境界検出器４３の出力のみハイとなり、境界検出器４１、４２、４４の出力はローとなる。
【００２１】
境界検出器４１〜４４の出力信号は、エンコーダによりバイナリ（二進）データに変換される。図１ではエンコーダが第１のエンコーダ５０及び第２のエンコーダ７０に分割されているが、これは高速化のためにパイプライン構成を採用した例を示しているためであり、エンコーダは必ずしも分割される必要はない。図１では、パイプライン構成実現のためにフリップフロップ６１〜６４、８１〜８４が挿入されており、クロックパルスの入力毎にデータを一時保持することにより、エンコーダ回路の高速化が図られている。パイプライン構成実現のためのクロックは、第２〜第４のクロック入力端子５〜７から供給される。以上は、従来の図６に示したアナログ・ディジタル変換器の構成と同じである。
【００２２】
従来の図６に示したアナログ・ディジタル変換器と異なる点は、アナログ信号の入力部の構成である。アナログ信号は入力端子１から入力され、コンパレータ３１〜３４に接続される。入力端子１から、入力端子１に最も近いコンパレータ３１までの配線を適当な特性インピーダンス（例えば５０Ω）を有する伝送線路９０で接続する。さらに、各コンパレータ３１〜３４の入力同士を接続する配線についても、同じ特性インピーダンスを有する伝送線路９１〜９４で接続する。さらに、入力端子１から最も遠いコンパレータ３４の入力の近傍において、伝送線路９０〜９４の特性インピーダンスと同じインピーダンスを有する付加抵抗１３を用いて終端する。以上により、入力端子１から各コンパレータ３１〜３４の入力近傍までの配線のインピーダンスを整合することが可能であり、従来問題となっていたアナログ信号経路に発生する定在波を抑圧することが可能である。
【００２３】
なお、上記の効果を得るためには、各コンパレータ３１〜３４の入力インピーダンスは伝送線路９０〜９４の特性インピーダンスと比較して十分に大きい必要がある。一般的にコンパレータの入力インピーダンスは数ＫΩ以上あり、伝送線路の特性インピーダンスは数十Ω程度（例えば５０Ω）であるので、上記の条件は通常満たされる。
【００２４】
また、伝送線路９０〜９４は便宜上個別の伝送線路を直列接続するものとして記載したが、実際には連続する伝送線路を使用できる。伝送線路としては、マイクロストリップ線路、コプレーナ線路等、マイクロ波回路に利用されるどの伝送線路を用いても良い。
【００２５】
また、伝送線路９０〜９４から各コンパレータ３１〜３４の入力ヘの接続は、短いハイインピーダンス線路を利用することができる。この場合には、各伝送線路９０〜９４の接続点に、特別な分配回路を構成する必要がない。
【００２６】
なお、伝送線路９０〜９４の特性インピーダンスは、設計者の都合により自由に選択することが可能である。アナログ・ディジタル変換器に、高周波装置やケーブルを介してアナログ信号を入力することを考慮すると、伝送線路９０〜９４の特性インピーダンスを一般的な高周波装置やケーブルの特性インピーダンスと同じ５０Ωに設計しておけば、インターフェースでの反射・吸収・定在波の発生を防止することが可能である。
【００２７】
［第２の参考例］
図２に、第２の参考例のアナログ・ディジタル変換器の構成を示す。第１の参考例のアナログ・ディジタル変換器では、アナログ信号の配線を適当な特性インピーダンスの伝送線路で実現することにより、定在波の発生を抑圧した。しかしながら、高周波（概ねＧＨｚ〜数十ＧＨｚ）のアナログ信号を上記伝送線路によりシリアルに各コンパレータ３１〜３４に接続する場合、伝送線路による遅延のため、各コンパレータに入力されるアナログ信号の位相にずれが生じてしまう。
【００２８】
このような位相ずれを防止するため、本参考例では、第１のクロック入力端子４とコンパレータ３１〜３４との配線に、適当な特性ンピーダンスを有する伝送線路を使用する。第１の参考例のアナログ・ディジタル変換器では、第１のクロック入力端子４とコンパレータ３１〜３４との配線はハイインピーダンス線路により接続されていた。クロックの波形を正弦波信号とした場合、定在波の発生は、必ずしも波形を劣化させるものではなく、かえって各コンパレータ３１〜３４におけるクロック位相のずれを減少させる効果をもたらす場合さえある。しかしながらこの効果は、クロック信号のみに対して得られ、入力されるアナログ信号に関しては無関係である。このようなクロック信号とアナログ信号との非対称性は、各コンパレータ３１〜３４でサンプリングする同時性を劣化させるので、アナログ・ディジタル変換器の有効ビット数低下を招く。
【００２９】
そこで本参考例では、第１の参考例でアナログ信号の配線を伝送線路で実現したのに加え、クロックの配線についても伝送線路で実現する。第１のクロック入力端子４から、最も遠いコンパレータ３４近傍までの配線を伝送線路１００〜１０４によりシリアルに接続し、最後に伝送線路１００〜１０４の特性インピーダンスと等しいインピーダンスを有する終端抵抗１４を接続する。以上により、各コンパレータ３１〜３４に入力するクロックの配線についてもインピーダンスを整合することができ、定在波の発生を抑圧することができる。
【００３０】
本参考例によれば、第１の参考例と同様に、各コンパレータ３１〜３４に到達するアナログ信号の位相にずれが生じるが、各コンパレータ３１〜３４に到達するクロック信号の位相にも同じずれが生じる。従って、各コンパレータの出力データにはスキューが発生するものの、各コンパレータにおけるアナログ信号とクロック信号の同時性は保たれる。以上により、本参考例では第１の参考例で問題となる各コンパレータにおける同時性の劣化を防止することが可能であり、この原因によるアナログ・ディジタル変換器の有効ビット数低下を防止することができる。
【００３１】
［第１の実施の形態］（請求項１に対応）
図３に、第１の実施の形態のアナログ・ディジタル変換器の構成を示す。第２の参考例のアナログ・ディジタル変換器では、各コンパレータ３１〜３４におけるアナログ信号とクロック信号の同時性を保つために、アナログ信号の配線に対して伝送線路９０〜９４を採用するだけでなく、クロック信号の配線に対しても伝送線路１００〜１０４を採用した。この結果、アナログ・ディジタル変換器の有効ビット数低下を防止することが可能であるが、各コンパレータ３１〜３４の出力のデータ遷移タイミングにスキューが発生してしまう問題がある。
【００３２】
パイプライン構成におけるディジタルデータ間のスキューは誤動作の原因となる。スキュー量がクロック周期に対して十分に小さい場合には、パイプライン構成の次段において正常にハイまたはローの判別が可能であるが、クロック周波数を高く（概ね数ＧＨｚ〜数十ＧＨｚ）した場合にはスキュー量がクロック周期に対して無視できなくなり、パイプライン構成の次段において誤動作を起こす可能性がある。
【００３３】
スキューによる誤動作が特に問題となるのは、第１のエンコーダ５０、第２のエンコーダ７０である。例えば境界検出器４１〜４４と比較して、エンコーダ回路では、パイプライン構成のフリップフロップ段間に複雑な（多入力・多段数の）ゲートを挿入する必要がある。すなわち、境界検出器４１〜４４では前段の隣り合うデータを入力するだけであるのに対して、エンコーダ回路では前段の多くのデータを入力する必要がある。以上の理由により、第１のエンコーダ５０、第２のエンコーダ７０では、パラレルデータ間のスキューに対する許容範囲が狭い課題がある。
【００３４】
スキューによる誤動作を防ぐため、本実施の形態のアナログ・ディジタル変換器では、パイプライン構成を実現するための各クロック配線（第２のクロック入力端子５から境界検出器４１〜４４、第３のクロック入力端子６からフリップフロップ６１〜６４、第４のクロック入力端子７からフリップフロップ８１〜８４）について、距離が短い配線に対して距離を長くするバイパス配線１１１〜１１３を設ける。
【００３５】
以上により、各境界検出器４１〜４４へのクロック供給の同時性を改善でき、またフリップフロップ６１〜６４、８１〜８４へのクロック供給の同時性を改善できる。従って、第２の参考例と比較して、境界検出器４１〜４４の出力のスキューが低減されるので、フリップフロップ６１〜６４でのハイロー識別動作において誤動作の可能性を低減できる。さらに、第２の参考例と比較して、フリップフロップ６１〜６４の出力のスキューが低減されるので、フリップフロップ８１〜８４でのハイロー識別動作において誤動作の可能性を低減できる。
【００３６】
［第２の実施の形態］（請求項２、３に対応）
図４に、第２の実施の形態のアナログ・ディジタル変換器の構成を示す。第１の実施の形態のアナログ・ディジタル変換器では、パイプライン構成を実現する各クロック配線（第２のクロック入力端子５から境界検出器４１〜４４、第３のクロック入力端子６からフリップフロップ６１〜６４、第４のクロック入力端子７からフリップフロップ８１〜８４）のすべてに対して、スキュー抑圧（デスキュー）を施した。
【００３７】
すでに説明したように、各コンパレータ３１〜３４にクロックを供給する第１のクロック入力端子４に接続された配線は、シリアル接続された伝送線路であり、コンパレータ３１〜３４の出力のデータ遷移タイミングにはスキューが発生してしまう。これに対して、境界検出器４１〜４４にクロックを供給する第２のクロック入力端子５に接続された配線は、スキューが抑圧されている。
【００３８】
従って、境界検出器４１〜４４内のフリップフロップにおいて、スキューを持つコンパレータ３１〜３４の出力のデータは、スキューが抑圧されたクロックのタイミングにより識別されるので、該当フリップフロップにおいて誤識別が発生する可能性がある。
【００３９】
本実施の形態では、第１の実施の形態で施したスキュー抑圧のためのバイパス配線を、最終段に設けるバイパス配線の長さを最大とし、それよりも前段に設けるバイパス配線の長さを徐々に短くする。これにより、コンパレータ３１〜３４出力ではどうしてもスキューが発生してしまうものの、パイプライン構成の後段になるに従って徐々にスキュー抑圧され、スキューによる誤差が最も重要となるエンコーダ部で最もスキュー抑圧が達成される仕組みである。
【００４０】
以上により、本実施の形態のアナログ・ディジタル変換器は、各コンパレータ３１〜３４における同時性の確保と、パイプライン構成部における段階的なスキュー抑圧により、アナログ・ディジタル変換器の有効ビット数劣化の防止と、誤動作防止を両立させることが可能である。
【００４１】
パイプライン構成の後段になるに従って徐々にスキュー抑圧を行う設計方法の一例は以下の通りである。パイプライン構成の段数（コンパレータ３１〜３４に含まれるフリップフロップは段数に含まないものとする）をＮとし、最終段のフリップフロップ８１〜８４に接続するバイパス配線１１３を長さの基準（Ｎ／Ｎ）とする。その前段に設けるバイパス配線１１２をバイパス配線１１３の（Ｎ−１）／Ｎ倍の長さとし、さらにその前段に設けるバイパス配線１１１をバイパス配線１１３の（Ｎ−２）／Ｎ倍の長さとする。この繰り返しにより、より前段に設けるバイパス配線の長さを徐々に短く設計することができる。
【００４２】
図４の例では、パイプライン構成の段数Ｎは３であり、最終段に接続するバイパス配線１１３を長さの基準（３／３）とする。その前段のバイパス配線１１２をバイパス配線１１３の２／３とし、その前段のバイパス配線１１１をバイパス配線１１３の１／３とする。以上により、パイプライン構成の後段になるに従って徐々にスキュー抑圧を行う設計が可能である。
【００４３】
この設計方法によれば、パイプライン構成の初段でスキュー抑圧効果が最少であり、パイプライン構成の最終段でスキュー抑圧効果が最大であり、中間段では段数に比例したスキュー抑圧効果が期待できる。従って、アナログ・ディジタル変換器の有効ビット数劣化の防止と、誤動作防止の両立を、簡単な設計で確実に実現することができる。
【００４４】
［第３の実施の形態］（請求項４に対応）
図５に、第３の実施の形態のアナログ・ディジタル変換器の構成を示す。第１および第２の参考例並びに第１および第２の実施の形態では、クロックを第１〜第４のクロック入力端子４〜７より入力していた。本実施の形態は、一つのクロック入力端子１５から増幅器１６、１７を介して各段ヘクロック供給する構成である。
【００４５】
ここでは、コンパレータ３１〜３４を駆動するためのクロック供給のために、オープンエミッタ（またはオープンソース）出力の増幅器１６を用いることを特徴とする。増幅器１６をオープンエミッタとすることは、終端抵抗１４のインピーダンスを５０Ωよりも高く設計することが可能となり、低消費電力化に有効である。終端抵抗１４は、電源（概ね−４Ｖ程度）に直接接続することもできるが、図５に示すように電圧源１２１を設け、適当な電圧（概ね−２Ｖ程度）に接続することもできる。終端抵抗１４を電圧源１２１に接続する場合、終端抵抗１４に流す電流と、終端抵抗１４の抵抗値の関係を自由に設計することができる利点がある。
【００４６】
なお、このクロック供給のための伝送線路１００〜１０４の特性インピーダンスと、入力端子１から入力されるアナログ信号を供給する伝送線路９０〜９４の特性インピーダンスとは一致させる必要はない。アナログ信号を供給する伝送線路９０〜９４については、外部とのインターフェースを考慮して、通常特性インピーダンスを５０Ωとすれば良い。
【００４７】
【発明の効果】
請求項１に係る発明によれば、各境界検出器へのクロック供給の同時性や各フリップフロップへのクロック供給の同時性が改善でき、境界検出器の出力のスキューが低減され、フリップフロップのハイローの識別動作における誤動作の可能性を低減できる。請求項２に係る発明によれば、請求項１に係る発明の効果に加えて、パイプライン構成部における段階的なスキュー抑圧により、有効ビット数劣化の防止と誤動作防止を両立させることが可能となる。請求項３に係る発明によれば、請求項１乃至２に係る発明の効果に加えて、パイプライン構成部の初段でスキュー抑圧効果が最小、最終段で最大となるので、有効ビット数劣化の防止と誤動作防止の両立を、簡単な設計で確実に実現することができる。請求項４に係る発明によれば、請求項１乃至３に係る発明の効果に加えて、低消費電力を実現できる。
【図面の簡単な説明】
【図１】第１の参考例の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図２】第２の参考例の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図３】第１の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図４】第２の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図５】第３の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図６】従来の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図７】従来の別の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【符号の説明】
１：アナログ信号の入力端子
２：第１の基準電圧入力端子
３：第２の基準電圧入力端子
４：第１のクロック入力端子
５：第２のクロック入力端子
６：第３のクロック入力端子
７：第４のクロック入力端子
８：第１のデータ出力端子
９：第２のデータ出力端子
１０：第３のデータ出力端子
１１：第４のデータ出力端子
１２〜１４：終端抵抗
１５：クロック入力端子
１６：オープンエミッタ出力増幅器（オープンソース出力増幅器）
１７、１８：増幅器
２０〜２４：抵抗器
３１〜３４：コンパレータ
４１〜４４：境界検出器
５０：第１のエンコーダ
６１〜６４：フリップフロップ
７０：第２のエンコーダ
８１〜８４：フリップフロップ
９０〜９４：伝送線路
１００〜１０４：伝送線路
１１１〜１１３：バイパス配線
１２０：データ出力端子
１２１：電圧源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog-to-digital converter that converts the voltage level of an input analog signal into digital data and outputs the digital data, and more particularly to a parallel type (flash type) analog used in a transceiver for broadband wireless communication or optical communication. -It relates to a digital converter.
[0002]
[Prior art]
A conventional parallel type analog-digital converter (A / D) is described in Non-Patent Document 1, for example. A conventional parallel type analog-digital converter is shown in FIG. The analog signal is input from the input terminal 1 and connected to comparators (voltage comparators) 31 to 34. On the other hand, the reference voltages input to the comparators 31 to 34 are generated by the resistors 20 to 24. The first reference voltage input terminal 2 and the second reference voltage input terminal 3 are connected to both ends of the resistors 20 to 24 connected in series, and each comparator 31 to 34 is divided by the resistors 20 to 24. Different reference voltages are provided. The comparators 31 to 34 include flip-flops (or latches), and the voltage comparison result is held by a clock.
[0003]
The outputs of the comparators 31 to 34 are digital data called thermometer codes, and the data position at which switching between high and low is changed according to the voltage level of the input analog signal. The thermometer code is converted into high data only at the boundary position by the boundary detectors 41 to 44, and then converted into binary (binary) data by the encoder. In FIG. 6, the encoder is divided into the first encoder 50 and the second encoder 70. This is because an example in which a pipeline configuration is adopted for speeding up is shown, and the encoder is not necessarily divided. There is no need to In FIG. 6, flip-flops 61 to 64 and 81 to 84 are inserted in order to realize a pipeline configuration. The speed of the encoder circuit is increased by temporarily holding the data every time the clock pulse is input.
[0004]
In the conventional parallel type analog-digital converter, the wiring from the input terminal 1 to which the analog signal is input to each of the comparators 31 to 34 is connected by a high impedance line (a thin line that is not impedance matched). A termination resistor for impedance matching is not connected to the input of each comparator 31-34. Since impedance matching is not performed from the input terminal 1 to the inputs of the comparators 31 to 34, a standing wave due to reflection at the end of the wiring is generated when an analog signal of high frequency (generally GHz to several tens of GHz) is input. . For this reason, a standing wave is added to the voltage level of the analog signal input to the input terminal 1, and an error occurs in the voltage level detected by the comparators 31 to 34. The voltage level error causes the number of effective bits of the analog / digital converter to deteriorate.
[0005]
An example of another conventional parallel type analog-digital converter is disclosed in Non-Patent Document 2, for example. FIG. 7 shows another conventional parallel type analog-digital converter. A termination resistor 12 and an amplifier (or an amplifier with a track / hold function) are added to the analog input section of the parallel type analog-digital converter 19 described in FIG. Since the wiring from the input terminal 1 to the amplifier 18 is connected by the transmission line 90 having a characteristic impedance (50Ω) equal to the termination resistor 12 (50Ω in Non-Patent Document 2), the impedance of the corresponding wiring is matched. It is possible to reduce the occurrence of standing waves that became a problem in FIG.
[0006]
[Non-Patent Document 1]
Shingo Kiku, Satoshi Iwata, Yukio Akazawa “Analog Technology for VLSI” Kyoritsu Shuppan (1989), pp. 180-183.
[0007]
[Non-Patent Document 2]
"MAX108 data sheet" Maxim Japan Co., Ltd. Figure 1 (page 12).
[0008]
[Problems to be solved by the invention]
In the other conventional parallel type analog-digital converter shown in FIG. 7, the wiring from the input terminal 1 to the amplifier 18 is impedance-matched, so that the generation of standing waves can be reduced. The distortion of the voltage level and the increase of the noise level are unavoidable due to the insertion of the amplifier 18, and the reduction of the effective bit number becomes a problem. Furthermore, the problem of impedance mismatch of wiring from the terminating resistor 12 to each of the comparators 31 to 34 of the analog / digital converter 19 is not solved.
[0009]
That is, since the wiring connecting the inputs of the comparators 31 to 34 includes a high impedance line that is not impedance matched, the standing wave cannot be completely suppressed. In particular, in the high frequency region (approximately several GHz to several tens GHz) where the wavelength is comparable to the electrical length of the length of the high impedance line, there is a problem that the occurrence of standing waves becomes significant and the voltage level error becomes large.
[0010]
An object of the present invention is to provide a parallel type analog-to-digital converter that realizes a high number of effective bits by matching the impedance of the wiring of analog input signals connected to each comparator to suppress the generation of standing waves. It is in.
[0011]
[Means for Solving the Problems]
  According to the first aspect of the present invention, an analog signal, a first reference signal, a second reference signal, and a clock are input, and a plurality of reference voltages that are different from each other using the first reference signal and the second reference signal. A plurality of resistors, a plurality of comparators that input the analog signal and the reference voltage, compare the voltages of the two, and hold a comparison result for each input of the clock, and a determination result of the plurality of comparators A plurality of boundary detectors for detecting the boundary of the encoder, an encoder for converting the outputs of the plurality of boundary detectors into binary data, and a plurality of temporarily holding output data of the encoder for operating the encoder at high speed Flip-flop, and a parallel type analog-to-digital converter composed of the analog signal input terminal to the plurality of comparators The wiring constituted by a transmission line of the first characteristic impedance, connect a terminator corresponding to the first characteristic impedance at the end of the transmission lineA wiring from the clock input terminal to the plurality of comparators is constituted by a transmission line having a second characteristic impedance, and a termination resistor corresponding to the second characteristic impedance is connected to a terminal of the transmission line, and the clock Bypass wiring is provided to increase the distance with respect to the wiring having a short distance with respect to the respective wiring paths from the input terminal to the plurality of boundary detectors, and from the clock input terminal to each of the plurality of flip-flops Bypass wiring is provided to increase the distance for wiring that is short relative to the wiring path.An analog / digital converter characterized by
[0012]
  The invention according to claim 2 is the analog-digital converter according to claim 1, whereinA plurality of pairs of encoders and the plurality of flip-flops are provided in a pipeline configuration, the length of the bypass wiring provided in the plurality of flip-flops in the final stage is maximized, and the plurality of flip-flops in the previous stage is provided Reduce the length of the bypass wiringAn analog / digital converter characterized by
[0013]
  The invention according to claim 3 is the analog-digital converter according to claim 2,When the number of stages of the pipeline configuration is N, the bypass wiring provided in the final stage of the plurality of flip-flops has a length proportional to N / N, and the bypass wiring provided in the preceding stage is (N−1) / N In addition, the length of the bypass wiring provided in the preceding stage is gradually shortened by repeating this, and the length of the bypass wiring provided in the preceding stage is gradually shortened.An analog / digital converter characterized by
[0014]
  The invention according to claim 4 is claimed in claim1, 2 or 3In the analog-digital converter described above,An open emitter output or an open source output amplifier for driving the transmission line for supplying the clock to a comparator;An analog / digital converter characterized by
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The analog-digital converter of the invention according to each claim is realized without inserting an amplifier between the input terminal of the analog signal and the comparator. Moreover, the wiring which connects the input of a comparator is connected by the transmission line which has an appropriate characteristic impedance, and the impedance corresponding to the characteristic impedance of a transmission line is connected to the end (input of the comparator 34 in FIG. 6) opposite to an input terminal. By connecting the terminating resistor, the impedance of the wiring from the input terminal to the comparator is matched.
[0018]
As a result, the analog-to-digital conversion of the invention according to each claim does not provide an amplifier between the input terminal and the comparator, so that it is possible to prevent voltage level distortion and increase in noise level, and Generation of standing waves can be prevented by impedance matching of the wiring from the input terminal to the input of each comparator. As described above, the analog / digital converter of the invention according to each claim can realize a high number of effective bits even when a high-frequency analog signal is input.
[0019]
  [FirstReference exampleIn FIG. 1, the firstReference exampleThe configuration of the analog / digital converter is shown. The analog signal is input from the input terminal 1 and connected to comparators (voltage comparators) 31 to 34. On the other hand, the reference voltage input to each of the comparators 31 to 34 is generated by resistors 20 to 24 connected in series. The first reference voltage input terminal 2 and the second reference voltage input terminal 3 are connected to both ends of the resistors 20 to 24 connected in series, and each comparator 31 to 34 is divided by the resistors 20 to 24. Different reference voltages are provided. The comparators 31 to 34 include flip-flops (or latches), and the voltage comparison result is held by a clock. Here, the clock input to the comparators 31 to 34 is supplied from the first clock input terminal 4. The wiring from the first clock input terminal 4 to each of the comparators 31 to 34 is connected by a high impedance line.
[0020]
The outputs of the comparators 31 to 34 are digital data called thermometer codes, and the data position at which switching between high and low is changed according to the voltage level of the input analog signal. For example, the outputs of the comparators 31 and 32 are low, and the outputs of the comparators 33 and 34 are high. This thermometer code is converted by the boundary detectors 41 to 44 into data that is high only at the boundary position. For example, in the above example, only the output of the boundary detector 43 is high, and the outputs of the boundary detectors 41, 42, and 44 are low.
[0021]
The output signals of the boundary detectors 41 to 44 are converted into binary (binary) data by an encoder. In FIG. 1, the encoder is divided into the first encoder 50 and the second encoder 70, but this is because an example in which a pipeline configuration is adopted for speeding up is shown, and the encoder is not necessarily divided. There is no need to In FIG. 1, flip-flops 61 to 64 and 81 to 84 are inserted to realize a pipeline structure, and the encoder circuit is speeded up by temporarily holding data for each input of a clock pulse. . Clocks for realizing the pipeline configuration are supplied from the second to fourth clock input terminals 5 to 7. The above is the same as the configuration of the conventional analog / digital converter shown in FIG.
[0022]
The difference from the conventional analog / digital converter shown in FIG. 6 is the configuration of the analog signal input section. The analog signal is input from the input terminal 1 and connected to the comparators 31 to 34. A wiring from the input terminal 1 to the comparator 31 closest to the input terminal 1 is connected by a transmission line 90 having an appropriate characteristic impedance (for example, 50Ω). Further, the wirings connecting the inputs of the comparators 31 to 34 are also connected by transmission lines 91 to 94 having the same characteristic impedance. Further, in the vicinity of the input of the comparator 34 farthest from the input terminal 1, termination is performed using the additional resistor 13 having the same impedance as the characteristic impedance of the transmission lines 90 to 94. As described above, the impedance of the wiring from the input terminal 1 to the vicinity of the inputs of the comparators 31 to 34 can be matched, and the standing wave generated in the analog signal path, which has been a problem in the past, can be suppressed. It is.
[0023]
In addition, in order to acquire said effect, the input impedance of each comparator 31-34 needs to be large enough compared with the characteristic impedance of the transmission lines 90-94. Generally, the input impedance of the comparator is several KΩ or more, and the characteristic impedance of the transmission line is about several tens of Ω (for example, 50Ω), so the above condition is usually satisfied.
[0024]
In addition, although the transmission lines 90 to 94 are described as connecting individual transmission lines in series for convenience, a continuous transmission line can be used in practice. As the transmission line, any transmission line used for a microwave circuit, such as a microstrip line or a coplanar line, may be used.
[0025]
Moreover, the connection from the transmission lines 90-94 to the input of each comparator 31-34 can utilize a short high impedance line. In this case, it is not necessary to configure a special distribution circuit at the connection point between the transmission lines 90 to 94.
[0026]
The characteristic impedance of the transmission lines 90 to 94 can be freely selected for the convenience of the designer. Considering that analog signals are input to analog-digital converters via high-frequency devices and cables, the characteristic impedance of transmission lines 90-94 is designed to be 50Ω, the same as the characteristic impedance of general high-frequency devices and cables. If this is done, it is possible to prevent reflection, absorption, and standing waves from occurring at the interface.
[0027]
  [SecondReference example]
  In FIG. 2, the secondReference exampleThe configuration of the analog / digital converter is shown. FirstReference exampleIn the analog-digital converter, the generation of the standing wave is suppressed by realizing the wiring of the analog signal with a transmission line having an appropriate characteristic impedance. However, when an analog signal of high frequency (generally GHz to several tens GHz) is serially connected to each of the comparators 31 to 34 through the transmission line, the phase of the analog signal input to each comparator is shifted due to a delay due to the transmission line. Will occur.
[0028]
  In order to prevent this phase shift,Reference exampleThen, a transmission line having an appropriate characteristic impedance is used for the wiring between the first clock input terminal 4 and the comparators 31 to 34. FirstReference exampleIn the analog-to-digital converter, the wiring between the first clock input terminal 4 and the comparators 31 to 34 is connected by a high impedance line. When the clock waveform is a sine wave signal, the occurrence of a standing wave does not necessarily degrade the waveform, but may even have an effect of reducing the clock phase shift in each of the comparators 31-34. However, this effect is obtained only for the clock signal and is irrelevant for the input analog signal. Such asymmetry between the clock signal and the analog signal degrades the simultaneity of sampling by each of the comparators 31 to 34, thereby causing a reduction in the number of effective bits of the analog / digital converter.
[0029]
  BookReference exampleThen, the firstReference exampleIn addition to realizing analog signal wiring on the transmission line, clock wiring is also realized on the transmission line. The wiring from the first clock input terminal 4 to the vicinity of the farthest comparator 34 is serially connected by the transmission lines 100 to 104, and finally the termination resistor 14 having an impedance equal to the characteristic impedance of the transmission lines 100 to 104 is connected. . As described above, the impedances of the clock wirings input to the comparators 31 to 34 can be matched, and the occurrence of standing waves can be suppressed.
[0030]
  BookReference exampleAccording to the firstReference exampleSimilarly, the phase of the analog signal that reaches each of the comparators 31 to 34 is shifted, but the phase of the clock signal that reaches each of the comparators 31 to 34 is also shifted. Therefore, although the output data of each comparator is skewed, the simultaneity of the analog signal and the clock signal in each comparator is maintained. With the above, bookReference exampleThen the firstReference exampleThus, it is possible to prevent deterioration of simultaneity in each comparator, which is a problem, and to prevent a decrease in the number of effective bits of the analog / digital converter due to this cause.
[0031]
  [No.1Embodiments] (claims)1Corresponding to)
  In FIG.1The structure of the analog / digital converter of the embodiment is shown. SecondReference exampleIn the analog-to-digital converter, in order to maintain the synchronism between the analog signal and the clock signal in each of the comparators 31 to 34, not only the transmission lines 90 to 94 are used for the analog signal wiring but also the clock signal wiring. Also, the transmission lines 100 to 104 are employed. As a result, it is possible to prevent a decrease in the number of effective bits of the analog / digital converter, but there is a problem that a skew occurs in the data transition timing of the outputs of the comparators 31 to 34.
[0032]
Skew between digital data in a pipeline configuration causes a malfunction. When the amount of skew is sufficiently small with respect to the clock cycle, it is possible to normally determine whether it is high or low in the next stage of the pipeline configuration, but when the clock frequency is high (approximately several GHz to several tens GHz) In this case, the skew amount cannot be ignored with respect to the clock cycle, and there is a possibility of causing a malfunction in the next stage of the pipeline configuration.
[0033]
It is the first encoder 50 and the second encoder 70 that cause a malfunction due to skew. For example, as compared with the boundary detectors 41 to 44, in the encoder circuit, it is necessary to insert a complicated (multi-input / multi-stage) gate between the flip-flop stages in the pipeline configuration. That is, the boundary detectors 41 to 44 only input adjacent data in the previous stage, whereas the encoder circuit needs to input a large amount of data in the previous stage. For the above reasons, the first encoder 50 and the second encoder 70 have a problem that the allowable range for the skew between the parallel data is narrow.
[0034]
In order to prevent malfunction due to skew, in the analog / digital converter of the present embodiment, each clock wiring for realizing the pipeline configuration (from the second clock input terminal 5 to the boundary detectors 41 to 44, the third clock). By-pass wirings 111 to 113 that increase the distance with respect to the wiring having a short distance are provided for the flip-flops 61 to 64 from the input terminal 6 and the flip-flops 81 to 84 from the fourth clock input terminal 7.
[0035]
  As described above, the synchronization of the clock supply to the boundary detectors 41 to 44 can be improved, and the synchronization of the clock supply to the flip-flops 61 to 64 and 81 to 84 can be improved. Therefore, the secondReference exampleSince the skew of the outputs of the boundary detectors 41 to 44 is reduced, the possibility of malfunction in the high / low discrimination operation in the flip-flops 61 to 64 can be reduced. In addition, the secondReference exampleSince the skew of the outputs of the flip-flops 61 to 64 is reduced, the possibility of malfunction in the high / low discrimination operation in the flip-flops 81 to 84 can be reduced.
[0036]
  [No.2Embodiments] (claims)2,3Corresponding to)
  In FIG.2The structure of the analog-digital converter of embodiment of this is shown. First1In the analog / digital converter according to the embodiment, each clock wiring realizing the pipeline configuration (the second clock input terminal 5 to the boundary detectors 41 to 44, the third clock input terminal 6 to the flip-flops 61 to 64). In addition, skew suppression (deskew) is applied to all of the flip-flops 81 to 84) from the fourth clock input terminal 7.
[0037]
As already described, the wiring connected to the first clock input terminal 4 that supplies a clock to each of the comparators 31 to 34 is a serially connected transmission line, and the data transition timing of the outputs of the comparators 31 to 34 is the same. Will cause skew. On the other hand, the wiring connected to the second clock input terminal 5 that supplies a clock to the boundary detectors 41 to 44 has a suppressed skew.
[0038]
Therefore, in the flip-flops in the boundary detectors 41 to 44, the output data of the comparators 31 to 34 having skew is identified by the timing of the clock in which the skew is suppressed, so that erroneous identification occurs in the corresponding flip-flop. there is a possibility.
[0039]
  In this embodiment, the first1The length of the bypass wiring provided in the final stage of the bypass wiring for skew suppression provided in the embodiment is maximized, and the length of the bypass wiring provided in the preceding stage is gradually shortened. As a result, although the skew is inevitably generated at the outputs of the comparators 31 to 34, the skew is gradually suppressed as the later stage of the pipeline configuration, and the skew suppression is most achieved in the encoder unit where the error due to the skew is most important. It is a mechanism.
[0040]
As described above, the analog-to-digital converter according to the present embodiment reduces the effective bit number of the analog-to-digital converter by ensuring simultaneity in each of the comparators 31 to 34 and stepwise skew suppression in the pipeline configuration unit. It is possible to achieve both prevention and malfunction prevention.
[0041]
An example of a design method in which skew suppression is gradually performed in the later stage of the pipeline configuration is as follows. The number of stages in the pipeline configuration (the flip-flops included in the comparators 31 to 34 are not included in the number of stages) is N, and the bypass wiring 113 connected to the flip-flops 81 to 84 in the final stage is a reference of length (N / N). The bypass wiring 112 provided in the preceding stage is (N-1) / N times as long as the bypass wiring 113, and the bypass wiring 111 provided in the preceding stage is (N-2) / N times as long as the bypass wiring 113. By repeating this, the length of the bypass wiring provided in the previous stage can be designed to be gradually shortened.
[0042]
In the example of FIG. 4, the number of stages N in the pipeline configuration is 3, and the bypass wiring 113 connected to the final stage is set as the reference length (3/3). The preceding bypass wiring 112 is set to 2/3 of the bypass wiring 113, and the preceding bypass wiring 111 is set to 1/3 of the bypass wiring 113. As described above, it is possible to design such that the skew suppression is gradually performed in the later stage of the pipeline configuration.
[0043]
According to this design method, the skew suppression effect is minimized at the first stage of the pipeline configuration, the skew suppression effect is maximized at the final stage of the pipeline configuration, and a skew suppression effect proportional to the number of stages can be expected at the intermediate stage. Accordingly, it is possible to reliably realize both prevention of deterioration of the effective number of bits and prevention of malfunction of the analog / digital converter with a simple design.
[0044]
  [No.3Embodiments] (claims)4Corresponding to)
  In FIG.3The structure of the analog-digital converter of embodiment of this is shown.First and second reference examples and first and second examplesIn the embodiment, the clock is input from the first to fourth clock input terminals 4 to 7. In the present embodiment, a clock is supplied to each stage from one clock input terminal 15 via amplifiers 16 and 17.
[0045]
Here, an amplifier 16 having an open emitter (or open source) output is used to supply a clock for driving the comparators 31 to 34. Making the amplifier 16 an open emitter makes it possible to design the impedance of the termination resistor 14 to be higher than 50Ω, which is effective in reducing power consumption. The termination resistor 14 can be directly connected to a power source (approximately -4V), but a voltage source 121 can be provided as shown in FIG. 5 to be connected to an appropriate voltage (approximately -2V). When the termination resistor 14 is connected to the voltage source 121, there is an advantage that the relationship between the current flowing through the termination resistor 14 and the resistance value of the termination resistor 14 can be freely designed.
[0046]
The characteristic impedance of the transmission lines 100 to 104 for supplying the clock does not need to match the characteristic impedance of the transmission lines 90 to 94 for supplying the analog signal input from the input terminal 1. For the transmission lines 90 to 94 for supplying analog signals, the normal characteristic impedance may be set to 50Ω in consideration of the interface with the outside.
[0047]
【The invention's effect】
  According to the invention of claim 1,The synchronization of the clock supply to each boundary detector and the synchronization of the clock supply to each flip-flop can be improved, the skew of the output of the boundary detector is reduced, and the possibility of malfunction in the flip-flop high / low discrimination operation is reduced. Can be reduced. According to the second aspect of the invention, in addition to the effect of the first aspect of the invention, it is possible to achieve both prevention of effective bit number deterioration and malfunction prevention by gradual skew suppression in the pipeline configuration unit. Become. According to the third aspect of the invention, in addition to the effects of the first and second aspects of the invention, the skew suppression effect is minimized at the first stage of the pipeline component and maximized at the last stage. Both prevention and malfunction prevention can be reliably realized with a simple design. According to the invention of claim 4, in addition to the effects of the inventions of claims 1 to 3, low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 FirstReference exampleFIG. 2 is a block diagram showing a configuration of a parallel type analog-digital converter.
FIG. 2 SecondReference exampleFIG. 2 is a block diagram showing a configuration of a parallel type analog-digital converter.
[Figure 3]1It is a block diagram which shows the structure of the parallel type analog-digital converter of embodiment of.
FIG. 42It is a block diagram which shows the structure of the parallel type analog-digital converter of embodiment of.
FIG. 53It is a block diagram which shows the structure of the parallel type analog-digital converter of embodiment of.
FIG. 6 is a block diagram showing a configuration of a conventional parallel type analog-digital converter.
FIG. 7 is a block diagram showing a configuration of another conventional parallel type analog-digital converter.
[Explanation of symbols]
1: Analog signal input terminal
2: First reference voltage input terminal
3: Second reference voltage input terminal
4: First clock input terminal
5: Second clock input terminal
6: Third clock input terminal
7: Fourth clock input terminal
8: First data output terminal
9: Second data output terminal
10: Third data output terminal
11: Fourth data output terminal
12-14: Termination resistance
15: Clock input terminal
16: Open emitter output amplifier (open source output amplifier)
17, 18: Amplifier
20-24: Resistor
31-34: Comparator
41-44: Boundary detector
50: First encoder
61-64: flip-flop
70: Second encoder
81-84: flip-flop
90-94: Transmission line
100-104: Transmission line
111-113: Bypass wiring
120: Data output terminal
121: Voltage source

Claims

A plurality of resistors which receive an analog signal, a first reference signal, a second reference signal and a clock and generate a plurality of different reference voltages using the first reference signal and the second reference signal; A plurality of comparators for inputting the analog signal and the reference voltage, comparing the voltages of the two and holding a comparison result for each input of the clock, and a plurality of boundaries for detecting a boundary between the determination results of the plurality of comparators A detector; an encoder that converts the outputs of the plurality of boundary detectors into binary data; and a plurality of flip-flops that temporarily hold the output data of the encoder to operate the encoder at high speed. Parallel analog / digital converter,
The wiring from the analog signal input terminal to the plurality of comparators is constituted by a transmission line having a first characteristic impedance, and a termination resistor corresponding to the first characteristic impedance is connected to the termination of the transmission line ,
The wiring from the clock input terminal to the plurality of comparators is configured with a transmission line having a second characteristic impedance, and a termination resistor corresponding to the second characteristic impedance is connected to the termination of the transmission line,
A bypass wiring is provided to increase a distance with respect to a wiring having a short distance with respect to each wiring path from the input terminal of the clock to the plurality of boundary detectors,
An analog / digital converter characterized in that a bypass wiring is provided to increase a distance with respect to a wiring having a short distance from the input terminal of the clock to each of the wiring paths to the plurality of flip-flops .

The analog-to-digital converter according to claim 1,
A plurality of stages of the encoder and the plurality of flip-flops are provided in a pipeline configuration,
Maximize the length of the bypass wiring provided in the plurality of flip-flops in the final stage,
An analog / digital converter characterized in that the length of the bypass wiring provided in the plurality of flip-flops in the preceding stage is gradually shortened .

The analog-to-digital converter according to claim 2,
When the number of stages in the pipeline configuration is N,
The bypass wiring provided in the final stage of the plurality of flip-flops has a length proportional to N / N, the bypass wiring provided in the preceding stage has a length proportional to (N−1) / N, and further provided in the preceding stage. An analog-digital converter characterized in that the length of the bypass wiring is made proportional to (N-2) / N, and the length of the bypass wiring provided in the preceding stage is gradually shortened by repeating this .

The analog-digital converter according to claim 1, 2, or 3 ,
An analog-digital converter comprising an open emitter output or an open source output amplifier for driving the transmission line for supplying the clock to the comparator .