JP3841573B2

JP3841573B2 - Transistor circuit

Info

Publication number: JP3841573B2
Application number: JP29996498A
Authority: JP
Inventors: 宏樹高木; 佳広多田; 博巳上野山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-10-21
Filing date: 1998-10-21
Publication date: 2006-11-01
Anticipated expiration: 2018-10-21
Also published as: JP2000124402A

Description

【０００１】
【発明の属する技術分野】
本発明はＬＳＩ（Large Scale Integrated circuit）等のトランジスタ回路に関し、特にＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）に電源を供給するために回路等のように高電圧を扱う回路に関する。
【０００２】
【従来の技術】
従来の高電圧を扱うトランジスタ回路の例としてＥＥＰＲＯＭに電源を供給するためのレベルシフト回路を図５に示す。レベルシフト回路は入力信号ＩＮの入力に基づいてレベルの反転を行って信号ＯＵＴを出力し、出力信号ＯＵＴをＥＥＰＲＯＭの各メモリセルに供給する回路である。
【０００３】
図５において、信号ＩＮはＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ６４を介してＰチャネル型ＭＯＳトランジスタ６６及びＮチャネル型ＭＯＳトランジスタ６７の各ゲートに入力される。ＭＯＳトランジスタ６４のゲートには定電圧Ｖｃｃが入力される。なお、定電圧Ｖｃｃは５Ｖである。
【０００４】
ＭＯＳトランジスタ６６のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ６７のソースは接地される。そして、ＭＯＳトランジスタ６６のドレインとＭＯＳトランジスタ６７のドレインは接続され、その接続中点より信号ＯＵＴが出力される。また、信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ６５のゲートに入力される。ＭＯＳトランジスタ６５のソースは電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ６５のドレインはＭＯＳトランジスタ６６、６７のゲート側に接続される。
【０００５】
信号ＯＵＴはＥＥＰＲＯＭのメモリセル（図示せず）を指定するワードラインの信号である。前記メモリセルに書き込み又は消去を行う動作中において、電圧Ｖｐｐは１５〜１８Ｖまで昇圧されている。
【０００６】
動作中において、信号ＩＮがハイレベルであるときにはトランジスタ６６はオフし、トランジスタ６７はオンするので出力信号ＯＵＴはローレベルとなる。そして、ローレベルの出力信号ＯＵＴによりＭＯＳトランジスタ６５はオンし、ＭＯＳトランジスタ６６、６７のゲート側は電圧Ｖｐｐに保たれる。また、信号ＩＮがローレベルであるときに、トランジスタ６６はオンしてトランジスタ６７はオフするので出力信号ＯＵＴはハイレベルとなる。また、ハイレベルの出力信号ＯＵＴによりＭＯＳトランジスタ６５はオフする。トランジスタ６６、６７のゲート側はローレベルに保たれる。したがって、入力信号ＩＮと出力信号ＯＵＴの関係は、信号ＩＮが電圧Ｖｃｃであるときに信号ＯＵＴは０Ｖとなり、信号ＩＮが０Ｖであるときに信号ＯＵＴは電圧Ｖｐｐとなる。
【０００７】
【発明が解決しようとする課題】
上述のように、信号ＩＮがハイレベルとなっているときには信号ＯＵＴは０Ｖとなるので電圧Ｖｐｐはトランジスタ６５、６６のソース・ドレイン間の耐圧までしか昇圧することができなかった。つまり、電圧ＶｐｐはＶｐｐ＜ＰｃｈＢＶＤＳＳの条件を満たす必要があった。
【０００８】
本発明は上記課題を解決するもので、ソース・ドレイン間の耐圧以上の高電圧を扱うことのできるトランジスタ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明では、電源電圧と出力との間に直列に接続された第１、第２のトランジスタを有するレベルシフト用のトランジスタ回路であって、第１のトランジスタはソースが前記電源電圧に接続され、ゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第１の入力電圧が入力され、第２のトランジスタはゲートにローレベルとハイレベル間の電圧幅が前記電源電圧よりも小さい第２の入力電圧が入力され、ソースは第１のトランジスタのドレインに接続され、ドレインは前記出力に接続されており、且つ前記第１、第２トランジスタのバックゲートがそれぞれのトランジスタのソースに接続されている。
【００１０】
このような構成によると、トランジスタ回路はコントロール信号を一定の電圧に保ち、第１のトランジスタのゲートに入力信号を入力することにより、ノードを介して接続された第２のトランジスタのドレインより出力信号を出力する。第１のトランジスタのソースと第２のトランジスタのドレイン間に高電圧が印加される場合でも、２個のトランジスタで高電圧が緩和され、１個のトランジスタのソース・ドレイン間の耐圧よりも高い高電圧を第１及び第２のトランジスタで扱うことが可能となる。
【００１１】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の第１の実施形態について説明する。図１は本発明のトランジスタ回路を適用したレベルシフト回路及びこのレベルシフト回路より出力される信号ＯＵＴを受けるＥＥＰＲＯＭのメモリセル１０の回路図である。図１はメモリセル１０としてトランジスタ１１とＥＥＰＲＯＭ１２により構成された１ビット分のみを示しているが、実際の回路には図示していないが、ワードライン及びセンスラインＳＬで特定される位置に８ビット分のメモリセルが設けられ、さらに、この８ビット分のメモリセルが複数のワードライン及びセンスラインＳＬごとに平面的に設けられた構造をしている。そして、各ワードラインにそれぞれレベルシフト回路が接続されるような構成となっている。
【００１２】
ロジック回路２より信号ＩＮ及びコントロール信号ＣＮＴは出力される。また、ロジック回路２の制御によって高電圧電源回路１よりレベルシフト回路に電圧Ｖｐｐが供給される。入力信号ＩＮはＭＯＳトランジスタ５を介してＰチャネル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトランジスタ８のゲートに入力される。ＭＯＳトランジスタ５のゲートには定電圧Ｖｃｃが入力される。なお、本実施形態では定電圧Ｖｃｃは５Ｖである。
【００１３】
ＭＯＳトランジスタ６のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ６のソースには電圧Ｖｐｐが入力され、ＭＯＳトランジスタ６のドレインはノード１４に接続され、さらにノード１４にはＰチャネル型ＭＯＳトランジスタ７のソースが接続される。ＭＯＳトランジスタ７のゲートにはコントロール信号ＣＮＴが入力される。ＭＯＳトランジスタ７のドレインはＮチャネル型ＭＯＳトランジスタ８のドレインに接続され、ＭＯＳトランジスタ８のソースは接地される。
【００１４】
ＭＯＳトランジスタ７、８の接続中点から信号ＯＵＴが出力される。そして、信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ３のゲートに入力される。ＭＯＳトランジスタ３のソースには電圧Ｖｐｐが入力される。ＭＯＳトランジスタ３のドレインはノード１３に接続されている。さらに、ノード１３にＰチャネル型ＭＯＳトランジスタ４のソースが接続される。そして、ＭＯＳトランジスタ４のドレインはトランジスタ６、８のゲート側に接続されている。ＭＯＳトランジスタ４、７の各ゲートにはコントロール信号ＣＮＴが入力される。
【００１５】
信号ＯＵＴはメモリセル１０に送られる。信号ＯＵＴはワードラインに供給され、メモリセル１０ごとに設けられているＭＯＳトランジスタ１１とセンスラインＳＬのスイッチ制御用のＭＯＳトランジスタ９の各ゲートに入力される。センスラインＳＬの信号がＥＥＰＲＯＭ１２のコントロールゲートに送られ、データの書き込みや読み出し等を行う。
【００１６】
本実施形態では、ＭＯＳトランジスタ６、７は図５に示す上記従来のレベルシフト回路でのＰチャネル型ＭＯＳトランジスタ６６に対応している。また、ＭＯＳトランジスタ３、４はＰチャネル型ＭＯＳトランジスタ６５に対応している。したがって、ＭＯＳトランジスタ６、７、８はインバータを構成している。
【００１７】
レベルシフト回路の動作中では、コントロール信号ＣＮＴは電圧Ｖｃｃのハイレベルに保たれている。信号ＩＮが電圧Ｖｃｃのハイレベルであるときには出力信号ＯＵＴは０Ｖとなる。一方、信号ＩＮが０Ｖのグランドレベルであるときには出力信号ＯＵＴは電圧Ｖｐｐとなる。
【００１８】
レベルシフト回路の動作について図２及び図３を用いて説明する。図２は信号ＩＮをハイレベルとする場合の回路の動作を示す波形図である。ロジック回路２（図１参照）は回路を動作させるときに、まず時間ｔ０でコントロール信号ＣＮＴをローレベルからハイレベルとする。そして、信号ＯＵＴは自然放電によりハイレベルから徐々に電圧が低下する。そして、ロジック回路２（図１参照）は一定の期間Ｔ１を設けてから時間ｔ１で信号ＩＮをローレベルからハイレベルに変更する。これにより、レベルシフト回路の出力信号ＯＵＴはローレベルとなる。なお、期間Ｔ１は出力インピーダンスが高インピーダンスとなっている。その後、さらに一定の期間Ｔ２を設けた時間ｔ２で電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。このときも信号ＯＵＴはローレベルを維持する。
【００１９】
次に、図３は信号ＩＮをローレベルとするときの動作を示す波形図である。まず、時間ｔ０でコントロール信号ＣＮＴをローレベルからハイレベルとする。これにより、出力信号ＯＵＴはハイレベルから徐々に電圧が低下する。そして、一定の期間Ｔ１を設けた時間ｔ１で電圧Ｖｐｐを１５〜１８Ｖまで上昇させる。電圧Ｖｐｐが時間ｔ１であるレベルを超えるようになってから出力信号ＯＵＴは上昇を開始して出力信号ＯＵＴは１５〜１８Ｖとなる。なお、期間Ｔ１は出力インピーダンスが高インピーダンスとなっている。
【００２０】
再び図１において、信号ＩＮが電圧Ｖｃｃの場合で、電圧Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の場合にはノード１４は電圧Ｖｃｃ＋Ｖｔｐ以下の電圧となる。なお、電圧ＶｔｐはＰチャネル型ＭＯＳトランジスタ１個のスレッショルド電圧である。電圧Ｖｐｐ≧ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）ではＭＯＳトランジスタ６のソース・ドレイン間には耐圧ＰｃｈＢＶＤＳＳを超える電圧が印加されるので、ＭＯＳトランジスタ６はブレークダウンを起こす。
【００２１】
以上説明したように第１の実施形態によれば、トランジスタ３、６のゲートに信号の入力があり、ソースに高電圧電源回路１からの電圧Ｖｐｐが入力され、ドレインがそれぞれノード１３、１４に接続されるとともに、トランジスタ４、７はゲートにコントロール信号ＣＮＴが入力されて各ソースがそれぞれノード１３、１４に接続され、各ドレインより出力が得られるようになっているので、電圧ＶｐｐをＰｃｈＢＶＤＳＳを超えて、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００２２】
また、本実施形態では、Ｐチャネル型ＭＯＳトランジスタを用いていたが、Ｎチャネル型ＭＯＳトランジスタの場合でも、第１のトランジスタのゲートに入力信号が入力され、ソースにグランドレベル等の所定の電圧が入力され、ドレインがノードに接続され、第２のトランジスタのゲートにコントロール信号が入力され、ソースが前記ノードに接続され、ドレインより信号の出力が得られるようにした構成とすることにより、Ｎチャネル型ＭＯＳトランジスタのソースドレイン間の耐圧を超える高電圧を扱うことができる。
【００２３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は第２の実施形態のレベルシフト回路の回路図であり、上記第１の実施形態（図１）と同じく出力される信号ＯＵＴをＥＥＰＲＯＭのメモリセル（図示せず）に供給するものである。また、上記第１の実施形態（図１）では電圧Ｖｐｐを１５〜１８Ｖまで昇圧した後ではＭＯＳトランジスタ６、７、８から構成されるインバータは電圧Ｖｐｐの上昇にともなってスレッショルドが上昇するので、信号ＩＮを変更しても正常にレベルシフト回路が動作しなくなるが、本実施形態では電圧Ｖｐｐを１５〜１８Ｖの高電圧に昇圧した後でも信号ＩＮの変更により信号ＯＵＴを変更することが可能である。
【００２４】
図４において、ロジック回路２２から出力される信号ＩＮはインバータ２６に入力される。インバータ２６の出力側はＮチャネル型ＭＯＳトランジスタ２７のゲート及びインバータ３０に入力側に接続されている。インバータ３０の出力側はＮチャネル型ＭＯＳトランジスタ３１のゲートに接続されている。
【００２５】
ＭＯＳトランジスタ２７、３１の各ソースは接地されている。ＭＯＳトランジスタ２７のドレインはＰチャネル型ＭＯＳトランジスタ２８のゲートと、Ｐチャネル型ＭＯＳトランジスタ２４のドレインに接続されている。また、ＭＯＳトランジスタ３１のドレインはＰチャネル型ＭＯＳトランジスタ２３のゲートと、Ｐチャネル型ＭＯＳトランジスタ２９のドレインに接続されている。ＭＯＳトランジスタ２３のドレインはノード３５に接続され、ＭＯＳトランジスタ２４のソースがノード３５に接続される。また、ＭＯＳトランジスタ２８のドレインがノード３６に接続され、ＭＯＳトランジスタ２９のソースはノード３６に接続される。ＭＯＳトランジスタ２４、２９の各ゲートにはロジック回路からのコントロール信号ＣＮＴが入力される。
【００２６】
ＭＯＳトランジスタ２３、２８のソースには高電圧電源回路２１より供給される電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ２９、３１の接続中点より信号ＯＵＴが出力される。
【００２７】
レベルシフト回路を動作させるときには、ロジック回路２２は、まず、コントロール信号ＣＮＴをローレベルからハイレベルとする。それから、信号ＩＮをハイレベル又はローレベルのいずれかに設定する。さらに、その後ロジック回路２２は高電圧電源回路２１を制御することにより電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。
【００２８】
例えば、信号ＩＮをハイレベルとする場合には、上述のようにコントロール信号ＣＮＴを定電圧Ｖｃｃとした後に信号ＩＮをローレベルからハイレベルに変更する。これにより、ＭＯＳトランジスタ２７のゲートにはローレベルの信号が入力され、ＭＯＳトランジスタ３１のゲートにはハイレベルの信号が入力される。これにより、ＭＯＳトランジスタ２７はオフし、ＭＯＳトランジスタ３１はオンする。そして、信号ＯＵＴの出力は０Ｖとなり、ＭＯＳトランジスタ２３はオンする。
【００２９】
また、電圧Ｖｐｐが１５〜１８Ｖまで昇圧された後では、ＭＯＳトランジスタ２４はオンし、ＭＯＳトランジスタ２８のゲートには電圧Ｖｐｐが送られる。そのため、ＭＯＳトランジスタ２８はオフする。このとき、トランジスタ２８、２９の両端には１５〜１８Ｖの高電圧が印加されるが、上記第１の実施形態で説明したように、トランジスタ２８、２９の接続中点のノード３６の電圧はＶｃｃ＋Ｖｔｐとなるので、電圧Ｖｐｐが単独のＰチャネル型ＭＯＳトランジスタＰｃｈＢＶＤＳＳよりも高く、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００３０】
また、信号ＩＮをローレベルとする場合には、上述のようにコントロール信号が定電圧Ｖｃｃとした後に信号ＩＮをローレベルのままに保ち、それから電圧Ｖｐｐを１５〜１８Ｖまで昇圧する。このとき、ＭＯＳトランジスタ２７のゲートにはハイレベルの信号が入力され、ＭＯＳトランジスタ３１のゲートにはローレベルの信号が入力される。これにより、ＭＯＳトランジスタ２７はオンし、ＭＯＳトランジスタ３１はオンする。ＭＯＳトランジスタ２７がオフするため、ＭＯＳトランジスタ２８、２９がオンする。そのため、信号ＯＵＴは電圧Ｖｐｐとなる。
【００３１】
また、信号ＯＵＴがハイレベルとなるためにトランジスタ２３はオフする。ＭＯＳトランジスタ２３、２４の両端には１５〜１８Ｖの高電圧が印加されるが、これも同様にトランジスタ２３、２４の接続中点のノード３５の電圧がＶｃｃ＋Ｖｔｐとなるので、Ｖｐｐ＜ＰｃｈＢＶＤＳＳ＋（Ｖｃｃ＋Ｖｔｐ）の範囲まで昇圧することができる。
【００３２】
また、電圧Ｖｐｐを１５〜１８Ｖまで昇圧した後であっても、信号ＩＮをハイレベルからローレベルに、逆にローレベルからハイレベルに変更することが可能である。例えば、信号ＩＮをハイレベルからローレベルに変更した場合、トランジスタ２７がオフからオンし、トランジスタ３１がオンからオフする。そのため、トランジスタ２８、２９がオフ状態からオン状態となり、トランジスタ２３がオフ状態となる。そのため、信号ＯＵＴは０ＶからＶｐｐとなる。
【００３３】
以上説明したように第２の実施形態によれば、上記第１の実施形態と同様に信号ＩＮによってＥＥＰＲＯＭのメモリセルに信号ＯＵＴを供給することができるとともに、高電圧電源回路２１より出力される電圧Ｖｐｐが１５〜１８Ｖの高電圧であったとしても信号ＩＮの変更によりレベルシフト回路より出力される信号ＯＵＴの変更が可能となる。
【００３４】
【発明の効果】
以上説明したように、本発明によればトランジスタ回路において、第２のトランジスタのゲートに与えられるコントロール信号を一定に保ち、第２のトランジスタのゲートには入力信号が入力され、第１のトランジスタのソースと第２のトランジスタのドレイン間に高電圧が与えられることがあっても、直列に２個接続された第１及び第２のトランジスタによって高電圧が緩和され、単独のトランジスタ１個分のソースドレイン間の耐圧よりも高い電圧を扱うことができる。したがって、高電圧がトランジスタ回路に与えれたとしてもブレークダウンによる誤動作が生ずることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施形態であるレベルシフト回路とＥＥＰＲＯＭのメモリセルの回路図。
【図２】そのレベルシフト回路の信号ＩＮをハイレベルとするときの様子を示す波形図。
【図３】そのレベルシフト回路の信号ＩＮをローレベルとするときの要するを示す波形図。
【図４】本発明の第２の実施形態であるレベルシフト回路の回路図。
【図５】従来のレベルシフト回路の回路図。
【符号の説明】
１高電圧電源回路
２ロジック回路
３、４Ｐチャネル型ＭＯＳトランジスタ
５Ｎチャネル型ＭＯＳトランジスタ
６、７Ｐチャネル型ＭＯＳトランジスタ
８Ｎチャネル型ＭＯＳトランジスタ
１０メモリセル
１２ＥＥＰＲＯＭ
ＣＮＴコントロール信号
ＩＮ入力信号
ＯＵＴ出力信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transistor circuit such as an LSI (Large Scale Integrated circuit), and more particularly to a circuit that handles a high voltage such as a circuit to supply power to an EEPROM (Electrically Erasable Programmable Read Only Memory).
[0002]
[Prior art]
FIG. 5 shows a level shift circuit for supplying power to the EEPROM as an example of a conventional transistor circuit that handles high voltage. The level shift circuit is a circuit that inverts the level based on the input of the input signal IN, outputs a signal OUT, and supplies the output signal OUT to each memory cell of the EEPROM.
[0003]
In FIG. 5, a signal IN is input to the gates of a P-channel MOS transistor 66 and an N-channel MOS transistor 67 via an N-channel MOS (Metal Oxide Semiconductor) transistor 64. A constant voltage Vcc is input to the gate of the MOS transistor 64. The constant voltage Vcc is 5V.
[0004]
The voltage Vpp is applied to the source of the MOS transistor 66, and the source of the MOS transistor 67 is grounded. The drain of the MOS transistor 66 and the drain of the MOS transistor 67 are connected, and a signal OUT is output from the connection midpoint. The signal OUT is input to the gate of the P channel type MOS transistor 65. The voltage Vpp is applied to the source of the MOS transistor 65. The drain of the MOS transistor 65 is connected to the gate side of the MOS transistors 66 and 67.
[0005]
The signal OUT is a word line signal for designating an EEPROM memory cell (not shown). During the operation of writing or erasing the memory cell, the voltage Vpp is boosted to 15-18V.
[0006]
During operation, when the signal IN is at a high level, the transistor 66 is turned off and the transistor 67 is turned on, so that the output signal OUT is at a low level. The MOS transistor 65 is turned on by the low level output signal OUT, and the gate sides of the MOS transistors 66 and 67 are kept at the voltage Vpp. When the signal IN is at a low level, the transistor 66 is turned on and the transistor 67 is turned off, so that the output signal OUT is at a high level. Further, the MOS transistor 65 is turned off by the high level output signal OUT. The gate sides of the transistors 66 and 67 are kept at a low level. Therefore, the relationship between the input signal IN and the output signal OUT is that the signal OUT is 0 V when the signal IN is the voltage Vcc, and the signal OUT is the voltage Vpp when the signal IN is 0 V.
[0007]
[Problems to be solved by the invention]
As described above, when the signal IN is at the high level, the signal OUT becomes 0 V, so that the voltage Vpp can be boosted only to the breakdown voltage between the source and drain of the transistors 65 and 66. That is, the voltage Vpp must satisfy the condition of Vpp <PchBVDSS.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to provide a transistor circuit that can handle a high voltage higher than a breakdown voltage between a source and a drain.
[0009]
[Means for Solving the Problems]
To achieve the above object, according to the present invention, there is provided a level shift transistor circuit having first and second transistors connected in series between a power supply voltage and an output, the first transistor being a source Is connected to the power supply voltage, a first input voltage whose voltage width between the low level and the high level is smaller than the power supply voltage is input to the gate, and the second transistor has a voltage between the low level and the high level to the gate. A second input voltage having a width smaller than the power supply voltage is input, the source is connected to the drain of the first transistor, the drain is connected to the output, and the back gates of the first and second transistors Are connected to the source of each transistor.
[0010]
According to such a configuration, the transistor circuit keeps the control signal at a constant voltage and inputs the input signal to the gate of the first transistor, whereby the output signal is output from the drain of the second transistor connected through the node. Is output. Even when a high voltage is applied between the source of the first transistor and the drain of the second transistor, the high voltage is relaxed by two transistors, and the breakdown voltage between the source and drain of one transistor is higher. The voltage can be handled by the first and second transistors.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
<First Embodiment>
Hereinafter, a first embodiment of the present invention will be described. FIG. 1 is a circuit diagram of a level shift circuit to which a transistor circuit of the present invention is applied and an EEPROM memory cell 10 that receives a signal OUT output from the level shift circuit. Although FIG. 1 shows only one bit composed of the transistor 11 and the EEPROM 12 as the memory cell 10, it is not shown in the actual circuit, but it is 8 bits at the position specified by the word line and the sense line SL. The memory cells for 8 bits are further provided in a plane for each of the plurality of word lines and sense lines SL. A level shift circuit is connected to each word line.
[0012]
The logic circuit 2 outputs a signal IN and a control signal CNT. Further, the voltage Vpp is supplied from the high voltage power supply circuit 1 to the level shift circuit under the control of the logic circuit 2. The input signal IN is input to the gates of the P-channel MOS transistor 6 and the N-channel MOS transistor 8 through the MOS transistor 5. A constant voltage Vcc is input to the gate of the MOS transistor 5. In the present embodiment, the constant voltage Vcc is 5V.
[0013]
The voltage Vpp is applied to the source of the MOS transistor 6, the voltage Vpp is input to the source of the MOS transistor 6, the drain of the MOS transistor 6 is connected to the node 14, and the node 14 has the P-channel MOS transistor 7. The source is connected. A control signal CNT is input to the gate of the MOS transistor 7. The drain of the MOS transistor 7 is connected to the drain of the N-channel MOS transistor 8, and the source of the MOS transistor 8 is grounded.
[0014]
A signal OUT is output from the midpoint of connection of the MOS transistors 7 and 8. The signal OUT is input to the gate of the P-channel MOS transistor 3. The voltage Vpp is input to the source of the MOS transistor 3. The drain of the MOS transistor 3 is connected to the node 13. Further, the source of the P-channel MOS transistor 4 is connected to the node 13. The drain of the MOS transistor 4 is connected to the gate sides of the transistors 6 and 8. A control signal CNT is input to the gates of the MOS transistors 4 and 7.
[0015]
The signal OUT is sent to the memory cell 10. The signal OUT is supplied to the word line and input to the gates of the MOS transistor 11 provided for each memory cell 10 and the switch control MOS transistor 9 of the sense line SL. A signal on the sense line SL is sent to the control gate of the EEPROM 12 to perform data writing and reading.
[0016]
In the present embodiment, the MOS transistors 6 and 7 correspond to the P-channel MOS transistor 66 in the conventional level shift circuit shown in FIG. The MOS transistors 3 and 4 correspond to the P-channel MOS transistor 65. Therefore, the MOS transistors 6, 7, and 8 constitute an inverter.
[0017]
During the operation of the level shift circuit, the control signal CNT is kept at the high level of the voltage Vcc. When the signal IN is at the high level of the voltage Vcc, the output signal OUT is 0V. On the other hand, when the signal IN is at the ground level of 0V, the output signal OUT becomes the voltage Vpp.
[0018]
The operation of the level shift circuit will be described with reference to FIGS. FIG. 2 is a waveform diagram showing the operation of the circuit when the signal IN is at a high level. When operating the circuit, the logic circuit 2 (see FIG. 1) first changes the control signal CNT from low level to high level at time t0. The voltage of the signal OUT gradually decreases from the high level due to natural discharge. Then, the logic circuit 2 (see FIG. 1) changes the signal IN from the low level to the high level at time t1 after providing a certain period T1. As a result, the output signal OUT of the level shift circuit becomes low level. Note that the output impedance is high in the period T1. Thereafter, the voltage Vpp is boosted to 15 to 18 V at time t2 in which a certain period T2 is provided. Also at this time, the signal OUT maintains the low level.
[0019]
Next, FIG. 3 is a waveform diagram showing an operation when the signal IN is set to a low level. First, at time t0, the control signal CNT is changed from low level to high level. As a result, the voltage of the output signal OUT gradually decreases from the high level. Then, the voltage Vpp is increased to 15 to 18 V at time t1 when the predetermined period T1 is provided. After the voltage Vpp exceeds the level at time t1, the output signal OUT starts to rise and the output signal OUT becomes 15 to 18V. Note that the output impedance is high in the period T1.
[0020]
Referring again to FIG. 1, when the signal IN is the voltage Vcc and the voltage Vpp <PchBVDSS + (Vcc + Vtp), the node 14 becomes a voltage equal to or lower than the voltage Vcc + Vtp. The voltage Vtp is a threshold voltage of one P-channel MOS transistor. When the voltage Vpp ≧ PchBVDSS + (Vcc + Vtp), a voltage exceeding the withstand voltage PchBVDSS is applied between the source and drain of the MOS transistor 6, so that the MOS transistor 6 breaks down.
[0021]
As described above, according to the first embodiment, signals are input to the gates of the transistors 3 and 6, the voltage Vpp from the high-voltage power supply circuit 1 is input to the sources, and the drains are connected to the nodes 13 and 14, respectively. In addition, the transistors 4 and 7 have the gates to which the control signal CNT is input and the sources are connected to the nodes 13 and 14, respectively, so that outputs can be obtained from the drains. The voltage can be boosted to the range of Vpp <PchBVDSS + (Vcc + Vtp).
[0022]
In this embodiment, a P-channel MOS transistor is used. Even in the case of an N-channel MOS transistor, an input signal is input to the gate of the first transistor, and a predetermined voltage such as a ground level is applied to the source. By inputting, the drain is connected to the node, the control signal is input to the gate of the second transistor, the source is connected to the node, and the output of the signal is obtained from the drain. A high voltage exceeding the breakdown voltage between the source and drain of the MOS transistor can be handled.
[0023]
<Second Embodiment>
Next, a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram of the level shift circuit according to the second embodiment, which supplies a signal OUT output in the same manner as in the first embodiment (FIG. 1) to an EEPROM memory cell (not shown). is there. In the first embodiment (FIG. 1), after the voltage Vpp is boosted to 15 to 18V, the threshold of the inverter composed of the MOS transistors 6, 7, and 8 increases as the voltage Vpp increases. Even if the signal IN is changed, the level shift circuit does not operate normally. However, in this embodiment, the signal OUT can be changed by changing the signal IN even after the voltage Vpp is boosted to a high voltage of 15 to 18V. is there.
[0024]
In FIG. 4, the signal IN output from the logic circuit 22 is input to the inverter 26. The output side of the inverter 26 is connected to the gate of the N-channel MOS transistor 27 and the inverter 30 on the input side. The output side of the inverter 30 is connected to the gate of the N-channel MOS transistor 31.
[0025]
The sources of the MOS transistors 27 and 31 are grounded. The drain of the MOS transistor 27 is connected to the gate of the P-channel MOS transistor 28 and the drain of the P-channel MOS transistor 24. The drain of the MOS transistor 31 is connected to the gate of the P-channel MOS transistor 23 and the drain of the P-channel MOS transistor 29. The drain of MOS transistor 23 is connected to node 35, and the source of MOS transistor 24 is connected to node 35. The drain of the MOS transistor 28 is connected to the node 36, and the source of the MOS transistor 29 is connected to the node 36. A control signal CNT from a logic circuit is input to each gate of the MOS transistors 24 and 29.
[0026]
The voltage Vpp supplied from the high voltage power supply circuit 21 is applied to the sources of the MOS transistors 23 and 28. Then, the signal OUT is output from the midpoint of connection between the MOS transistors 29 and 31.
[0027]
When operating the level shift circuit, the logic circuit 22 first changes the control signal CNT from low level to high level. Then, the signal IN is set to either high level or low level. Further, the logic circuit 22 then boosts the voltage Vpp to 15-18V by controlling the high voltage power supply circuit 21.
[0028]
For example, when the signal IN is set to the high level, the signal IN is changed from the low level to the high level after the control signal CNT is set to the constant voltage Vcc as described above. As a result, a low level signal is input to the gate of the MOS transistor 27, and a high level signal is input to the gate of the MOS transistor 31. Thereby, the MOS transistor 27 is turned off and the MOS transistor 31 is turned on. Then, the output of the signal OUT becomes 0V, and the MOS transistor 23 is turned on.
[0029]
Further, after the voltage Vpp has been boosted to 15 to 18V, the MOS transistor 24 is turned on, and the voltage Vpp is sent to the gate of the MOS transistor 28. Therefore, the MOS transistor 28 is turned off. At this time, a high voltage of 15 to 18 V is applied to both ends of the transistors 28 and 29. As described in the first embodiment, the voltage of the node 36 at the connection midpoint of the transistors 28 and 29 is Vcc + Vtp. Therefore, the voltage Vpp is higher than that of the single P-channel MOS transistor PchBVDSS, and can be boosted to a range of Vpp <PchBVDSS + (Vcc + Vtp).
[0030]
When the signal IN is set to the low level, the signal IN is kept at the low level after the control signal is set to the constant voltage Vcc as described above, and then the voltage Vpp is boosted to 15 to 18V. At this time, a high level signal is input to the gate of the MOS transistor 27, and a low level signal is input to the gate of the MOS transistor 31. Thereby, the MOS transistor 27 is turned on and the MOS transistor 31 is turned on. Since the MOS transistor 27 is turned off, the MOS transistors 28 and 29 are turned on. Therefore, the signal OUT becomes the voltage Vpp.
[0031]
Further, since the signal OUT becomes high level, the transistor 23 is turned off. A high voltage of 15 to 18 V is applied to both ends of the MOS transistors 23 and 24. Similarly, since the voltage at the node 35 at the midpoint of connection of the transistors 23 and 24 is Vcc + Vtp, Vpp <PchBVDSS + (Vcc + Vtp) The voltage can be boosted up to the range.
[0032]
Even after the voltage Vpp is boosted to 15 to 18 V, the signal IN can be changed from the high level to the low level, and conversely from the low level to the high level. For example, when the signal IN is changed from a high level to a low level, the transistor 27 is turned on from off and the transistor 31 is turned off from on. Therefore, the transistors 28 and 29 are turned on from the off state, and the transistor 23 is turned off. Therefore, the signal OUT changes from 0V to Vpp.
[0033]
As described above, according to the second embodiment, as in the first embodiment, the signal OUT can be supplied to the memory cell of the EEPROM by the signal IN and output from the high voltage power supply circuit 21. Even if the voltage Vpp is a high voltage of 15 to 18 V, the signal OUT output from the level shift circuit can be changed by changing the signal IN.
[0034]
【The invention's effect】
As described above, according to the present invention, in the transistor circuit, the control signal applied to the gate of the second transistor is kept constant, the input signal is input to the gate of the second transistor, and the first transistor Even if a high voltage is applied between the source and the drain of the second transistor, the high voltage is relaxed by the first and second transistors connected in series, and the source for one single transistor A voltage higher than the withstand voltage between the drains can be handled. Therefore, even if a high voltage is applied to the transistor circuit, malfunction due to breakdown does not occur.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a level shift circuit and an EEPROM memory cell according to a first embodiment of the present invention.
FIG. 2 is a waveform diagram showing a state when a signal IN of the level shift circuit is set to a high level.
FIG. 3 is a waveform diagram showing what is required when the signal IN of the level shift circuit is set to a low level.
FIG. 4 is a circuit diagram of a level shift circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram of a conventional level shift circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 High voltage power supply circuit 2 Logic circuit 3, 4 P channel type MOS transistor 5 N channel type MOS transistor 6, 7 P channel type MOS transistor 8 N channel type MOS transistor 10 Memory cell 12 EEPROM
CNT Control signal IN Input signal OUT Output signal

Claims

A level shift transistor circuit having first and second transistors connected in series between a power supply voltage and an output,
A source of the first transistor is connected to the power supply voltage, and a first input voltage whose voltage width between a low level and a high level is smaller than the power supply voltage is input to the gate.
In the second transistor, a second input voltage whose voltage width between the low level and the high level is smaller than the power supply voltage is input to the gate, the source is connected to the drain of the first transistor, and the drain is connected to the output. Has been
The back gates of the first and second transistors are connected to the sources of the respective transistors;
The semiconductor device further includes third and fourth transistors connected between a power supply voltage and the first input voltage, a gate of the third transistor is connected to the output, and a source of the third transistor is the power supply Connected to the voltage, the gate of the fourth transistor is connected to the second input voltage, the source of the fourth transistor is connected to the drain of the third transistor, and the drain of the fourth transistor is the first input voltage. Connected to
A transistor circuit, wherein the back gates of the third and fourth transistors are connected to the sources of the respective transistors.

The transistor circuit according to claim 1, further comprising a fifth transistor connected between the output and a reference potential, the gate of which is supplied with a first input voltage.

3. A means for raising or maintaining the first input voltage after raising the second input voltage, and a means for raising the power supply voltage thereafter. The transistor circuit described in 1.