JP3820600B2 - IC card and semiconductor integrated circuit - Google Patents

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JP3820600B2
JP3820600B2 JP32694894A JP32694894A JP3820600B2 JP 3820600 B2 JP3820600 B2 JP 3820600B2 JP 32694894 A JP32694894 A JP 32694894A JP 32694894 A JP32694894 A JP 32694894A JP 3820600 B2 JP3820600 B2 JP 3820600B2
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【０００１】
【産業上の利用分野】
本発明は、例えば自動改札システムなどに用いられる定期券などに用いて好適なＩＣカードおよび半導体集積回路に関する。
【０００２】
【従来の技術】
現在、自動改札システムなどで用いられている定期券には、磁気的に情報が記録されており、自動改札機では、定期券が挿入されると、その磁気記録がなされている部分に磁気ヘッドを接触させて、情報を読み取るようになされている。
【０００３】
このため、利用者は、定期券をケースに収納している場合には、そこから取り出して、自動改札機に挿入する必要があり、面倒であった。
【０００４】
そこで、本件出願人は、非接触カードシステムを先に提案している。この非接触カードシステムによれば、非接触で情報のやりとり（データ通信）などを行うことができるので、これを、上述したような自動改札システムに適用した場合には、利用者は、定期券をケースに収納したままでも、自動改札機を出入りすることが可能となる。
【０００５】
図１５は、本件出願人が、先に提案した非接触カードシステムの構成例を示している。この非接触カードシステムは、上述した定期券に相当するＩＣカードと、電磁波を媒体としてＩＣカードに対して、非接触で電源となる電力を供給するとともに、データの読み書きやその他必要な処理を行うリーダ／ライタで構成されている。
【０００６】
リーダ／ライタは、次のように構成されている。即ち、ホストコンピュータ９１は、例えば図示せぬ他の装置や、あるいはシステムの管理者の指示に対応して、所定のアプリケーションプログラムをディジタル信号処理部９２に送信してロードさせたり、リーダ／ライタの動作モードを決めたり、あるいはディジタル信号処理部９２から、後述するようにして受信されたデータを読み出すようになされている。
【０００７】
ディジタル信号処理部９２は、ホストコンピュータ９２から送信されてきたアプリケーションプログラムをロードし、そのプログラムにしたがった処理を行うようになされている。また、ディジタル信号処理部９２は、ホストコンピュータ９２の指示にしたがって、アンプ９４の増幅率を制御したり、あるいはアンプ１００より送信されてきたデータを受信し、そのデータに対して所定の処理を施し、ホストコンピュータ９１に送信するようになされている。
【０００８】
キャリア発生器９３は、その一方の出力端子がループアンテナ９７の一端と接続され、また他方の出力端子がアンプ９４の入力端子に接続されており、所定の周波数のキャリアを出力するようになされている。アンプ９４は、電圧制御型のアンプで、その出力端子は、抵抗９５を介して、ループアンテナ９７の他端と接続されている。上述したように、アンプ９４における増幅率は、ディジタル信号処理部９２によって制御されるようになされており、従ってキャリア発生器９３が出力するキャリアは、ディジタル信号処理部９２によってアンプ９４の増幅率が変化されることにより振幅変調されるようになされている。
【０００９】
コンデンサ９６は、その一端が、キャリア発生器９３とループアンテナ９７との接続点と接続され、他端が、抵抗９５とループアンテナ９７との接続点に接続されている。ループアンテナ９７は、コイルと等価であるから、コンデンサ９６とループアンテナ９７とで共振回路（並列共振回路）が構成されている。なお、ループアンテナ９７は、例えばプリント基板上にパターンとして形成されている。
【００１０】
抵抗９５とループアンテナ９７との接続点には、検波用のダイオード９８のアノードが接続されており、そのカソードは、カップリングコンデンサ（結合コンデンサ）９９を介して、アンプ１００の入力端子と接続されている。そして、アンプ１００の出力端子は、ディジタル信号処理部９２と接続されている。
【００１１】
次に、図１６のフローチャートを参照して、その動作について説明する。リーダ／ライタでは、まず最初に、ステップＳ１において、電磁波として、コマンドおよび必要ならば書き込みデータが送出され、さらに一定期間、無変調波が送出される。即ち、まずホストコンピュータ９１において、他の装置や、あるいはシステムの管理者の指示に対応して、所定のアプリケーションプログラムおよび必要ならな書き込みデータがディジタル信号処理部９２に送信される。その後、ホストコンピュータ９１では、ディジタル信号処理部９２に対し、起動がかけられる。
【００１２】
ディジタル信号処理部９２は、ホストコンピュータ９１からプログラムを受信すると、それを内蔵するメモリにロードする（書き込みデータも受信した場合には、それも記憶される）。そして、ホストコンピュータ９１から起動がかけられると、ロードしたプログラムにしたがって処理を行う。即ち、例えばＩＣカードに対して処理を指示するコマンドや、ＩＣカードに行わせるべきプログラム、その他の書き込みデータなどに対応して、アンプ９４の増幅率を制御する。
【００１３】
アンプ９４には、キャリア発生器９３からキャリアが入力されており、従ってアンプ９４では、キャリアが、ディジタル信号処理部９２からのコマンドや、プログラム、データにしたがって振幅変調されて出力される。よって、キャリア発生器９３とアンプ９４とは振幅変調器を構成している。
【００１４】
アンプ９４より出力された振幅変調波は、抵抗９５を介して、共振回路を構成するコンデンサ（共振容量）９６およびループアンテナ９７に出力される。このコンデンサ９６およびループアンテナ９７で構成される共振回路の共振周波数は、キャリア発生器９３が出力するキャリアの周波数に設定されており、従ってアンプ９４より出力された振幅変調波は、ループアンテナ９７より電磁界として、効率良く放射される。
【００１５】
その後、リーダ／ライタでは、ディジタル信号処理部９２によって、アンプ９４の増幅率が一定値になるように制御され、これにより無変調波が、上述した振幅変調波と同様にして、電磁界として、効率良く放射される。
【００１６】
そして、ステップＳ２に進み、ＩＣカードから応答があったか否かが判定される。ここで、ＩＣカードから応答があったか否かは、次のようにして判定される。即ち、ＩＣカードにおいては、後述するように、ループアンテナ３１とコンデンサ（共振容量）３２とが並列に接続されて共振回路が構成されている。さらに、コンデンサ３２には、コンデンサ３８とＦＥＴ（ＮチャネルＦＥＴ）３９とが直列接続された直列回路が並列接続されており、従って、ＦＥＴ３９がオン／オフすることで、共振回路は、ループアンテナ３１およびコンデンサ３２、またはループアンテナ３１、コンデンサ３２、および３９で構成されるようになり、その共振周波数（インピーダンス）が変化するようになされている。
【００１７】
ＩＣカードでは、リーダ／ライタに応答する場合、ＦＥＴ３９をオン／オフするようになされており、これにより、その共振回路の共振周波数（インピーダンス）を変化させる。この場合、ＩＣカードとリーダ／ライタとが、ループアンテナ３１と９７との間で相互誘導を生じる距離にあれば、上述したように無変調波に対応する電磁界を放射しているリーダ／ライタのコンデンサ９６とループアンテナ９７との接続点である点ＡおよびＢからループアンテナ９７側を見たインピーダンスは、ＦＥＴ３９のオン／オフに対応して変化することになり、従って点Ａ（Ｂ）の電圧も変化することになる。点Ａにおける電圧は、ダイオード９８で検波され、コンデンサ９９で直流分をカットされ、さらにアンプ１００で増幅されて、ディジタル信号処理部９２に入力されるので、ＩＣカードから応答があったか否かは、ディジタル信号処理部９２において、アンプ１００からの信号に基づいて判定される。
【００１８】
ステップＳ２において、ＩＣカードから応答がなかったと判定された場合、即ちＩＣカードとリーダ／ライタとが、ループアンテナ３１と９７との間で相互誘導を生じる距離にない場合、ステップＳ１に戻り、再びステップＳ１からの処理を繰り返す。また、ステップＳ２において、ＩＣカードから応答があったと判定された場合、ステップＳ３に進み、ディジタル信号処理部９２において、上述したように得られる応答としてのアンプ１００の出力信号が復調され、その復調データに基づいて、必要な処理が行われて、処理を終了する。
【００１９】
次に、ＩＣカードについて説明する。ＩＣカードは、次のように構成される。即ち、ループアンテナ３１とコンデンサ３２とは並列に接続されている。ループアンテナ３１は、上述したループアンテナ９７と同様にコイルと等価であるから、ループアンテナ３１とコンデンサ３２とは並列共振回路を構成している。ループアンテナ３１とコンデンサ３２との接続点の一方は、コンデンサ３８の一端に接続されており、他方は、ＦＥＴ３９のソースと接続されている。そして、ＦＥＴ３９のドレインは、コンデンサ３８の他端と接続されている。
【００２０】
ループアンテナ３１とコンデンサ３２との接続点と、コンデンサ３８との接続点には、抵抗３３の一端、およびダイオード８３のアノードが接続されている。ダイオード８３は、整流、検波用のもので、そのカソードは、定電圧レギュレータ３７の入力端子と接続されている。
【００２１】
抵抗３３の他端には、複数のダイオードが直列に多段接続されたダイオード群８１のアノード、およびダイオード群８２のカソードが接続されている。ダイオード群８１のカソード、およびダイオード群８２のアノードは、ともにＦＥＴ３９のソースと接続されている。なお、ＦＥＴ３９のソースは接地されている。
【００２２】
ダイオード８３と、定電圧レギュレータ３７の入力端子との接続点には、平滑用のコンデンサ３５の一端が接続されており、その他端は接地されている。定電圧レギュレータ３７は、その入力端子に印加される電圧を、所定の一定の電圧ＶＤＤに安定化して、その出力端子から出力するようになされている。定電圧レギュレータ３７の出力端子には、バイパスコンデンサ３６の一端が接続されており、その他端は接地されている。なお、定電圧レギュレータ３７はアース端子を有し、そのアース端子は接地されている。
【００２３】
カップリングコンデンサ４０の一端は、ダイオード８３と定電圧レギュレータ３７との接続点に接続されており、その他端は、アンプ４１の入力端子と接続されている。アンプ４１は、その入力端子に入力される信号を増幅して出力端子から出力するようになされており、その出力端子は、ディジタル信号処理部４２の入力端子に接続されている。ディジタル信号処理部４２は、アンプ４１から入力される信号に対応して、所定の処理を行うようになされている。また、ディジタル信号処理部４２は出力端子を有し、その出力端子は、ＦＥＴ３９のゲートに接続されている。従って、ＦＥＴ３９は、ディジタル信号処理部４２より、そのゲートに印加される電圧に対応してオン／オフするようになされている。
【００２４】
なお、アンプ４１およびディジタル信号処理部４２は、定電圧レギュレータ３７が出力する電圧ＶＤＤが電源として供給されるようになされている。また、アンプ４１およびディジタル信号処理部４２はアース端子を有し、そのアース端子は接地されている。さらに、ディジタル信号処理部４２は、不揮発性メモリ４３を有し、アンプ４１からのデータなどを記憶し、また記憶したデータなどに応じて、ＦＥＴ３９をオン／オフさせるようになされている。
【００２５】
次に、図１７のフローチャートを参照して、その動作について説明する。ＩＣカードでは、まず最初に、ステップＳ１１において、リーダ／ライタから放射された電磁波が受信される。即ち、ＩＣカードが、リーダ／ライタに近づけられ、ループアンテナ３１と９７との間で相互誘導を生じる距離となると、ループアンテナ３１は、ループアンテナ９７より放射された電磁界（磁束）のうち、そこに鎖交する磁束の変化（磁界の変化）に応じて逆起電力を生じる。このようにして発生した電圧のうち、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を中心とする所定の周波数帯域のものは、効率良く、後段のブロックに通過される。
【００２６】
なお、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数は、例えばリーダ／ライタが有するキャリア発生器９３が発生するキャリアの周波数とされている。
【００２７】
そして、ステップＳ１２に進み、動作するのに電源を必要とするブロックであるアンプ４１およびディジタル信号処理部４２に、電圧ＶＤＤが電源として供給され、さらにループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号が検波される。
【００２８】
即ち、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、ダイオード８３を介することにより整流され、さらに平滑用のコンデンサ３５を介することによりリップルが除去される。このリップルの除去された信号は、定電圧レギュレータ３７に供給され、そこで安定化されることにより所定の一定電圧ＶＤＤとされる。そして、この電圧ＶＤＤが、電源として、アンプ４１およびディジタル信号処理部４２に供給される。
【００２９】
以上のようにして、アンプ４１およびディジタル信号処理部４２に電源が供給され、その動作が可能な状態となった後、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、ダイオード８３を介することにより検波され、コンデンサ４０に供給される。
【００３０】
そして、ステップＳ１３に進み、リーダ／ライタから電磁波として放射されたコマンドやデータなどが、ディジタル信号処理部４２に出力される。即ち、コンデンサ４０では、ダイオード８３で検波された信号から直流分が除去され、アンプ４１に供給される。アンプ４１では、コンデンサ４０からの信号が、必要なレベルに増幅され、ディジタル信号処理部４２に供給される。
【００３１】
ディジタル信号処理部４２では、ステップＳ１４において、アンプ４１から供給された信号に含まれるコマンドが解釈され、ステップＳ１５に進み、そのコマンドが、書き込みを要求するものであるか否かが判定される。ステップＳ１５において、コマンドが書き込みを要求するものであると判定された場合、ステップＳ１６に進み、アンプ４１から供給された信号に含まれるデータが、不揮発性メモリ４３に書き込まれ、ステップＳ１７に進む。
【００３２】
また、ステップＳ１５において、コマンドが書き込みを要求するものでないと判定された場合、ステップＳ１６をスキップして、ステップＳ１７に進み、そのコマンドが、読み出しを要求するものであるか否かが判定される。ステップＳ１７において、コマンドが読み出しを要求するものであると判定された場合、ステップＳ１８に進み、データの読み出し処理が行われ、ステップＳ１９に進む。即ち、ステップＳ１８では、不揮発性メモリ４３に記憶されているデータが読み出され、そのデータに対応して、ＦＥＴ３９のゲートに電圧が印加され、ステップＳ１９に進む。
【００３３】
ここで、ＦＥＴ３９は、そのゲートに印加される電圧に応じてオン／オフし（なお、通常は、オフ状態になっている）、ＦＥＴ３９がオンになった場合には、ループアンテナ３１およびコンデンサ３２でなる並列共振回路に、コンデンサ３８が並列に接続されることになるので、上述したようにして、リーダ／ライタにおける点Ａの電圧は、読み出されたデータに対応して変化することになる。
【００３４】
また、ステップＳ１７において、コマンドが読み出しを要求するものでないと判定された場合、ステップＳ１９に進み、そのコマンドに対応した処理、即ち、例えばアンプ４１から供給された信号に含まれるプログラムを実行するなどの処理が行われ、処理を終了する。
【００３５】
なお、ＩＣカードが、リーダ／ライタに極端に近づけられた場合、ループアンテナ３１において、高い電圧（過剰電圧）が発生し、これによりＩＣカードに、大きな電流（過剰電流）が流れ、ＩＣカードが破壊されることが考えられる。そこで、ＩＣカードでは、そのような大きな電流が、ループアンテナ３１およびコンデンサ３２でなる共振回路から出力された場合に、そのうちの一部をバイパスさせることにより、共振回路の出力電圧をピーク値が所定値以下に制限するようになされている。
【００３６】
即ち、例えば、いまダイオード８３に順方向電圧または逆方向電圧が印加されるときに、ループアンテナ３１およびコイル３２でなる共振回路から出力される電流の極性を、それぞれ正極性または負極性というとすると、共振回路から正極性の電流が出力されている場合に、抵抗３３とダイオード群８２との間の電位差が、所定値以上になると、抵抗３３およびダイオード群８２を介してバイパス電流が流れ、また負極性の電流が流れている場合に、ダイオード群８１と抵抗３３との間の電位差が、所定値以上になると、ダイオード群８１および抵抗３３を介してバイパス電流が流れるようになされている。
【００３７】
従って、ダイオード群８１または８２それぞれが、例えば５個のダイオードで構成されており、順方向に電流が流れるときの、各ダイオードにおける電圧降下が、例えば０．７Ｖだとすると、ループアンテナ３１およびコンデンサ３２の接続点間の電位差が３．５（＝０．７×５）Ｖ以上になろうとすると、抵抗３３およびダイオード群８２、またはダイオード群８１および抵抗３３を介してバイパス電流が流れ、これによりループアンテナ３１およびコンデンサ３２の接続点間の電位差は、３．５Ｖ以下に制限される。
【００３８】
よって、抵抗３３、ダイオード群８１、および８２は保護回路を構成しているということができる。
【００３９】
【発明が解決しようとする課題】
ところで、ＩＣカードは、利用者が携帯するものであるから、小型かつ安価にに構成できることが望ましい。ＩＣカードを小型化する方法としては、例えばループアンテナ３１およびコンデンサ３２で構成される共振回路の後段の部分を、例えば１チップのＣＭＯＳ（Ｃ−ＭＯＳ）で構成することが考えられる。
【００４０】
しかしながら、ＣＭＯＳのプロセス上で実現可能なダイオードには制限があり、ＩＣカードにおける整流（かつ検波）用のダイオード８３、並びに保護回路を構成するダイオード群８１および８２は、図１５に示した回路構成では、ＣＭＯＳ上に実現するのが困難であった。
【００４１】
本発明は、このような状況に鑑みてなされたものであり、ＩＣカードを、１チップのＣＭＯＳ上に構成することができるようにするものである。
【００４２】
【課題を解決するための手段】
本発明のＩＣカードは、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、受信部の出力電流を整流する、 CMOS のプロセス上で形成された対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、整流手段の後段に設けられた、エミッタとベースがＰ極性またはＮ極性のサブストレートの電位と異なる電位をとるトランジスタにより構成され、受信部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、受信部の出力電圧のピーク値を所定値以下に制限する保護回路とを備え、整流手段、生成手段、実行手段、および保護回路は、CMOS のプロセスで半導体集積回路上に構成されていることを特徴とする。
本発明の半導体集積回路は、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、受信部の出力電流を整流する、 CMOS のプロセス上で形成された対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、整流手段の後段に設けられた、エミッタとベースがＰ極性またはＮ極性のサブストレートの電位と異なる電位をとるトランジスタにより構成され、受信部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、受信部の出力電圧のピーク値を所定値以下に制限する保護回路とを備え、整流手段、生成手段、実行手段、および保護回路は、CMOS のプロセスで半導体集積回路上に構成されていることを特徴とする。
【００４８】
【作用】
本発明のＩＣカードおよび半導体集積回路においては、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、受信部の出力電流を整流する、 CMOS のプロセス上で形成された対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、整流手段の後段に設けられた、エミッタとベースがＰ極性またはＮ極性のサブストレートの電位と異なる電位をとるトランジスタにより構成され、受信部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、受信部の出力電圧のピーク値を所定値以下に制限する保護回路とが、CMOS のプロセスで半導体集積回路上に構成されている。
【００５０】
【実施例】
以下、図面を参照して本発明のＩＣカードの実施例について説明するが、その前段階の準備として、ＣＭＯＳ上に実現可能なダイオードについて説明する。
【００５１】
なお、ここでは、ＣＭＯＳのサブストレートの極性がＰチャネルの場合に限定して説明する。但し、ＣＭＯＳのサブストレートの極性はＮチャネルであっても良く、その場合には、以下の説明における極性がすべて逆になるだけである。
【００５２】
また、サブストレートの電位は、最低電位に設定すべきであるので、ここでは、グランドレベルとされる（サブストレートが接地される）ものとして説明を行う。但し、サブストレートの極性がＮチャネルである場合には、その電位は最高電位に設定する必要がある。
【００５３】
図１乃至図３は、サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能なダイオードを示している。まず図１（Ａ）に示すＣＭＯＳは、Ｐ層のサブストレート（Ｐサブストレート）（Ｐｓｕｂ）１の上部に、Ｎ層のウェル（Ｎウェル）（Ｎｗｅｌｌ）２および高濃度Ｐ層（Ｐ+）３が形成され、さらにＮウェル２の上部に、高濃度Ｎ層（Ｎ+）４が形成されて構成されている。このＣＭＯＳの高濃度Ｐ層３または高濃度Ｎ層４に、それぞれ電極（端子）Ｔ１またはＴ２を取り付けて構成されるダイオードは、図１（Ｂ）に示すシンボルで表される（図１（Ａ）に示すＣＭＯＳのうちの、説明に必要なパラメータをモデル化すると、図１（Ｂ）に示すようになる）。
【００５４】
即ち、この場合、Ｐサブストレート１とＮウェル２とのＰＮ接合の部分でダイオード５が構成され、そのカソードは、高濃度Ｎ層４を介して端子Ｔ２と接続されている。また、ダイオード５のアノードは、Ｐサブストレート１（上述したように、その電位はグランドレベルとする）および高濃度Ｐ層３を介して端子Ｔ１と接続されている。なお、ダイオード５と端子Ｔ２との間にある抵抗６は、Ｎウェル２と高濃度Ｎ層４との間に形成される、いわゆるバルク抵抗である。
【００５５】
次に、図２（Ａ）に示すＣＭＯＳは、Ｐサブストレート１の上部に、Ｐ層のウェル（Ｐウェル）（Ｐｗｅｌｌ）１１および高濃度Ｐ層３が形成され、さらにＰウェル１１の上部に、高濃度Ｎ層４および高濃度Ｐ層（Ｐ+）１２が形成されて構成されている。高濃度Ｐ層３、高濃度Ｎ層４、または高濃度Ｐ層１２に、それぞれ電極（端子）Ｔ１，Ｔ２、またはＴ３を取り付けた場合には、このＣＭＯＳは、図２（Ｂ）に示すシンボルで表される。
【００５６】
即ち、この場合、Ｐウェル１１と高濃度Ｎ層４とのＰＮ接合の部分でダイオード１３が構成され、そのカソードは、高濃度Ｎ層４を介して端子Ｔ２と接続されている。また、そのアノードは、Ｐサブストレート１に接続されている。さらに、そのアノードは、高濃度Ｐ層１２を介して端子Ｔ３と、Ｐサブストレート１および高濃度Ｐ層３を介して端子Ｔ１とにも接続されている。
【００５７】
次に、図３（Ａ）に示すＣＭＯＳは、Ｐウェル１１に代えて、Ｐウェル２が形成されている他は、図２（Ａ）のＣＭＯＳと同様に構成されている。このＣＭＯＳは、図３（Ｂ）に示すシンボルで表される。
【００５８】
即ち、この場合、Ｐサブストレート１とＮウェル２とのＰＮ接合の部分と、高濃度Ｐ層１２とＮウェル２とのＰＮ接合の部分とで、それぞれダイオードが構成されるが、さらにこれらのＰサブストレート１、Ｎウェル２、および濃度Ｐ層１２の部分は、ＰＮＰ構造となっているので、ＰＮＰトランジスタ（寄生トランジスタ）２１を構成する。
【００５９】
このトランジスタのベースは、図１で説明したバルク抵抗６および高濃度Ｎ層４を介して、端子Ｔ２と接続されており、また、そのエミッタは、高濃度Ｐ層１２を介して端子Ｔ３と接続されている。さらに、そのコレクタは、Ｐサブストレート１と、そのＰサブストレート１および高濃度Ｐ層３を介して端子Ｔ１とに接続されている。
【００６０】
次に、前述した図１５におけるＩＣカードの整流、検波用のダイオード８３を、上述したＣＭＯＳに構成可能なダイオードで置き換えることが可能であるかどうかについて説明する。
【００６１】
まず、図１（Ｂ）に示したダイオード５を用いる場合、そのアノードがＰサブストレート１に接続されているため、その電位はグランドレベルとしなければならないことになる。さらに、ダイオード５と端子Ｔ２との間にはバルク抵抗６があるから、ダイオード５がオン状態のときに、バルク抵抗６でロスが生じることになる。従って、ダイオード５を、整流、検波用のダイオードとしてＩＣカードに採用することは好ましくない。
【００６２】
次に、図２（Ｂ）に示したダイオード１３を用いる場合、そのアノードがＰサブストレート１に接続されているため、やはりアノードの電位は、グランドレベルとしなければならない。さらに、ダイオード１３は、上述したように、Ｐウェル１１と高濃度Ｎ層４とのＰＮ接合の部分で構成されるダイオードであるから、ブレークダウン電圧（降伏電圧）が低く（ブレークダウン電圧は、ＰＮ接合を構成するＰおよびＮ層のうちの濃度の低い方のものによって決まり、濃度の低い方の層の濃度が低いほど、ブレークダウン電圧は高くなる）、従って整流、検波用のダイオードとして用いるのは好ましくない。
【００６３】
次に、図３（Ｂ）に示したトランジスタ２１の、例えばエミッタとベースとの間のＰＮ接合をダイオードとして用いた場合を考えてみると、やはり、この場合も、図１における場合と同様に、バルク抵抗６でロスが生じる。しかしながら、この場合、エミッタおよびベースのいずれもＰサブストレート１に接続されていないので、エミッタまたはベースにそれぞれ相当するダイオードのアノードまたはカソードのとる電位は制約されない。
【００６４】
そこで、ＩＣカードのダイオード８３を、このトランジスタ２１で置き換えると、そのコレクタは、Ｐサブストレート１に接続されているため強制的に接地されてしまい、その構成は、図４に示すようになる。なお、図中、図１５のＩＣカードにおける場合と対応する部分については、同一の符号を付してある。また、同図においては、ループアンテナ３１、コンデンサ３２、およびトランジスタ２１以外の図示を省略してある。また、トランジスタ２１におけるバルク抵抗６の図示も省略してある。
【００６５】
この場合、トランジスタ２１のエミッタおよびベースで構成されるＰＮ接合により、ダイオード８３と同様、整流、検波が可能であるが、エミッタからベースに電流が流れる場合には、トランジスタ２１の増幅作用により、その電流よりかなり大きなロス電流が、エミッタからコレクタに流れる。この電流により生じるロスは、バルク抵抗６で生じるロスよりもかなり大きいため、図４に示すようなトランジスタ２１の使用方法は好ましくない。
【００６６】
アノードおよびカソードのとる電位が制限されないダイオードは、図３（Ｂ）に示したトランジスタ２１のエミッタとベースとで構成されるＰＮ接合の部分だけであり、このダイオードを用いるのは、上述したように好ましくないので、次に、アノードまたはカソードのうちの、例えばアノードのとる電位が、Ｐサブストレート１の電位に制限される場合について考えてみる。
【００６７】
アノードのとる電位が、Ｐサブストレート１の電位に制限されるダイオードとしては、図１および図２に示したものの他、例えば図３（Ｂ）に示したトランジスタ２１のコレクタとベースとの間で構成されるダイオード、図３（Ｃ）に示すように、図３（Ｂ）に示した回路の端子Ｔ３をＰサブストレート１に接続した場合におけるトランジスタ２１のエミッタとベースとの間で構成されるダイオード、さらには、例えば図３（Ｄ）に示すように、ベース（端子Ｔ２）とエミッタ（端子Ｔ３）とを接続したトランジスタ２１のコレクタとベースとの間で構成されるダイオードがある。
【００６８】
まず、図３（Ｂ）に示したトランジスタ２１のコレクタとベースとの間で構成されるダイオードは、Ｐサブストレート１とＮウェル２とのＰＮ接合に対応するものであるから、ブレークダウン電圧が高いが、図１における場合と同様に、バルク抵抗６でロスが生じる。
【００６９】
次に、図３（Ｃ）に示したトランジスタ２１のエミッタとベースとの間で構成されるダイオードは、実質的に、図１に示す場合と同様であり、さらに、この場合、エミッタからベースに、トランジスタ２１が飽和するような大きな電流が流れた後に、逆方向の電流が流れると、トランジスタ２１が即座にオフせず、従って所定の期間、逆方向の電流が、ベースからエミッタに流れる。従って、これを、図１５のダイオード８３に代えて用いた場合には、後段のコンデンサ３５に逆方向の電流が流れ込むことになる。コンデンサ３５では、そこに供給された電流が積分され、その積分値である電圧が定電圧レギュレータ３７に入力されるから、コンデンサ３５に逆方向の電流が流れ込んだ場合には、定電圧レギュレータ３７に印加される電圧が低くなり、従って、アンプ４１およびディジタル信号処理部４２に対し、電源として安定した電圧を供給することが困難となる。
【００７０】
そこで、図３（Ｄ）に示した端子Ｔ２とＴ３とを接続したトランジスタ２１におけるコレクタとベースとの間で構成されるダイオードを考えてみると、そのダイオードで整流がなされることにより、端子Ｔ１，Ｐサブストレート１、コレクタ、ベース、バルク抵抗６、端子Ｔ２の経路で、電流が流れる。従って、この経路で流れる電流によれば、やはりバルク抵抗６によるロスが生じる。
【００７１】
ここで、トランジスタは、コレクタとエミッタとを、通常とは逆に用いた場合でも、即ち、図５に示すように、ＰＮＰトランジスタであるトランジスタ２１のコレクタからベースに電流を流した場合でも、逆電流増幅作用により、そのコレクタからエミッタに大きな電流ｉ’（電流ｉが増幅されたもの）が流れる。
【００７２】
しかしながら、この場合、端子Ｔ２とＴ３とが接続されているので（図３（Ｄ））、大きな電流ｉ’は、バルク抵抗６を介さずに、端子Ｔ２に流れる。電流ｉ’は、トランジスタ２１のコレクタからベースに流れる電流を増幅したものであるから、整流されているに等しく、従って、トランジスタ２１のコレクタに流れる電流ｉは、コレクタからベースに流れる電流ｉ’’と、コレクタからエミッタに流れる電流ｉ’に分かれて整流されることになる。
【００７３】
そして、この場合、電流ｉ’は、電流ｉ’’に比較してかなり大きく、従ってバルク抵抗６に流れる電流ｉ’’は、図１における場合に比較して小さく、そこで生じるロスは微小なものとなる。
【００７４】
以上から、ダイオード８３に代えて用いるダイオードとしては、図３（Ｄ）に示すトランジスタ２１で構成されるものが最良ということになる。
【００７５】
ところで、図３（Ｄ）におけるトランジスタ２１は、ダイオードのアノードに相当するコレクタがＰサブストレート１に接続されているから、電流が入力される入力端子としてのコレクタを接地して用いる必要があり、従って図１５に示したダイオード８３の位置には設けることができない。
【００７６】
そこで、コレクタの電位が所定の基準レベルとしてのグランドレベルとされた状態で、整流（および検波）を行うことができるようにするため、ダイオード８３に代えて設けるトランジスタ２１、即ち対接地構造のダイオードを、図６に示すように配置して、ＩＣカードを構成するようにする。なお、図６においては、ループアンテナ３１およびコンデンサ３２でなる共振回路、並びにトランジスタ２１以外の図示は省略してある。また、トランジスタ２１におけるバルク抵抗６の図示も省略してある。
【００７７】
即ち、端子Ｔ２に相当するベースと、端子Ｔ３に相当するエミッタとを短絡したトランジスタ２１のコレクタ（整流した電流を出力する出力端子）を接地し、ベースとエミッタとの接続点を、共振回路を構成するループアンテナ３１とコンデンサ３２との２つの接続点ＣまたはＤのうちの点Ｄに接続する。
【００７８】
このようにすることで、ループアンテナ３１およびコンデンサ３２で構成される共振回路の出力を整流、検波するダイオードとしてのトランジスタ２１をＣＭＯＳのプロセス上で構成することができ、さらに、バルク抵抗６で生じるロスを微小なものとすることができる。
【００７９】
ところで、図１５に示した、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を変化させるためのコンデンサ３８は、共振回路の出力を、整流、検波するダイオードとしてのトランジスタ２１より、共振回路側に設ける必要がある（コンデンサ３８をトランジスタ２１の後段に設けたのでは、ＦＥＴ３９のオン／オフによって共振周波数が変化しなくなる）。従って、ダイオード８３に代えてトランジスタ２１を用いる場合には、ＩＣカードは、図７（Ａ）に示すように、トランジスタ２１のベースとエミッタとの接続点を、ＦＥＴ３９のドレインとコンデンサ３２との接続点に接続して構成する必要がある。なお、図７においては、トランジスタ２１、ループアンテナ３１、コンデンサ３２，３８、およびＦＥＴ３９以外の図示は省略してある。
【００８０】
ここで、図８および図９は、ＣＭＯＳ上に実現されるＦＥＴの構成を示している。なお、図８は、ＮチャネルＦＥＴの構成を、図９は、ＰチャネルＦＥＴの構成を、それぞれ示している。
【００８１】
ＮチャネルＦＥＴは、図８（Ａ）に示すように、Ｐサブストレート（Ｐｓｕｂ）の上部に、Ｐウェル（Ｐｗｅｌｌ）および高濃度Ｐ層（Ｐ+）が形成され、さらにＰウェルの上部に、２つの高濃度Ｎ層（Ｎ+）および１つの高濃度Ｐ層（Ｐ+）が形成され、Ｐサブストレートの上部に形成された高濃度Ｐ層と、Ｐウェルの上部に形成された高濃度Ｐ層とが接続され、Ｐウェルの上部に、２つの高濃度Ｎ層で挟まれるように、電極が配置されて構成される。
【００８２】
このＦＥＴは、電極をゲート（Ｇ）とするとともに、２つの高濃度Ｎ層のうちの一方をドレイン（Ｄ）とし、また他方をソース（Ｓ）として、図８（Ｂ）に示すシンボルで表される。同図に示すように、ＮチャネルＦＥＴにおいては、Ｐサブストレートと、ソースまたはドレインそれぞれとの間には、寄生ダイオードが、Ｐサブストレートから、ソースまたはドレインそれぞれの方向に電流が流れる向きに形成される。
【００８３】
次に、ＰチャネルＦＥＴは、図９（Ａ）に示すように、Ｐサブストレート（Ｐｓｕｂ）の上部に、Ｎウェル（Ｎｗｅｌｌ）が形成され、さらにＮウェルの上部に、２つの高濃度Ｐ層（Ｐ+）および１つの高濃度Ｎ層（Ｎ+）が形成され、Ｎウェルの上部に、２つの高濃度Ｐ層で挟まれるように、電極が配置されて構成される。
【００８４】
このＦＥＴは、電極をゲート（Ｇ）とするとともに、２つの高濃度Ｐ層のうちの一方をドレイン（Ｄ）とし、また他方をソース（Ｓ）とし、さらに高濃度Ｎ層をバックゲート（ＢＧ）として、図９（Ｂ）に示すシンボルで表される。同図に示すように、ＰチャネルＦＥＴにおいては、バックゲートと、ソースまたはドレインそれぞれとの間には、寄生ダイオードが、ソースまたはドレインそれぞれから、バックゲートの方向に電流が流れる向きに形成される。
【００８５】
なお、ＮチャネルおよびＰチャネルＦＥＴおいては、寄生容量も形成されるが、図８および図９においては、その図示を省略してある。
【００８６】
図１５に示したＦＥＴ３９は、ＮチャネルＦＥＴであるから、これを、図８のＣＭＯＳ上に構成可能なＮチャネルＦＥＴに置き換えて、図７（Ａ）に示したＩＣカードを構成すると、それは、図７（Ｂ）に示すようになる。
【００８７】
寄生ダイオードのアノードは、図８（Ｂ）に示したように、Ｐサブストレートに接続しているから、図７（Ｂ）に示すように、トランジスタ２１のコレクタとも接続されることとなる。従って、この場合、トランジスタ２１と、ＦＥＴのソースにカソードが接続している寄生ダイオード（図７（Ｂ）の２つの寄生ダイオードのうちの下段のもの）とは並列に接続される。
【００８８】
寄生ダイオードのブレークダウン電圧は、一般的に、約５Ｖ程度と低いため、ダイオードとしてのトランジスタ２１の逆方向電圧に対する耐圧、即ちブレークダウン電圧が高くても、トランジスタ２１のベースとエミッタとの接続点と、ＦＥＴのソースとの接続点に、高い逆方向電圧が印加された場合には、寄生ダイオードのカソードからアノードの方向に電流が流れ、その結果、整流が行われないことになる。
【００８９】
そこで、寄生ダイオードが、トランジスタ２１と並列に接続されないようにするためには、図１０に示すように、コンデンサ３８の、ＦＥＴ３９と接続されていない方の一端を、コンデンサ３２とトランジスタ２１との接続点に接続し、ＦＥＴ３９のソースを接地、即ちＰサブストレートに接続することにより、コンデンサ３８が、コンデンサ３２と交流的にのみ並列に接続されるようにしてＩＣカードを構成するようにする。なお、図１０においては、トランジスタ２１（およびバルク抵抗６）、ループアンテナ３１、コンデンサ３２，３５，３６、定電圧レギュレータ３７、コンデンサ３８、およびＦＥＴ３９以外の図示は省略してある。
【００９０】
この場合、ＦＥＴ３９がオンされた場合における、ＦＥＴ３９，Ｐサブストレート、点Ｈ，Ｆ、コンデンサ３５、点Ｅ，Ｃという経路を考えると、その経路は、交流的には、短絡されているのに等しく、また、平滑用のコンデンサ３５のキャパシタンスは充分大きいから、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、この場合、ＦＥＴ３９をオン／オフさせることにより、共振周波数を変化させることが可能となる。
【００９１】
次に、前述した図１５におけるＩＣカードの保護回路を構成するダイオード群８１および８２を、図１乃至図３に示したＣＭＯＳで構成可能なダイオードで置き換える場合について説明する。
【００９２】
ダイオード群８１および８２は、順方向に、ＩＣカードの保護を行う必要のある程度の電圧（ここでは、前述したように３．５Ｖととし、以下、適宜、この電圧を保護電圧という）が印加された場合にのみオンさせる必要があり、さらに、１個あたりのダイオードの電圧降下（順方向に電流が流れるときの電圧降下）は、０．７Ｖ程度であるから、１個のダイオードで構成するのは困難であり、複数のダイオードをシリーズに接続して構成する必要がある。従って、ダイオード群８１および８２に用いるダイオードは、そのアノードおよびカソードが、Ｐサブストレートの電位と異なる電位をとれるものである必要がある。
【００９３】
ＣＭＯＳで構成したダイオードで、そのアノードおよびカソードが、Ｐサブストレートの電位と異なる電位をとれるものは、上述した図３（Ｂ）に示したものだけであり、そこで、これを、複数個シリーズに接続したダイオード群を考えてみる。
【００９４】
図３（Ｂ）に示したトランジスタ２１を、アノードとカソードのとる電位が制限されないダイオードとすることができる場合は、上述したように、そのエミッタとベースとの間のＰＮ接合をダイオードとして用いた場合である。そこで、ＰＮＰトランジスタ２１を複数個用意し、各トランジスタ２１のベースを、他のトランジスタ２１のエミッタに接続することによって、トランジスタ２１を多段接続すると、それは図１１に示すようになる。なお、図１１においては、バルク抵抗６の図示を省略してある。
【００９５】
図１１（Ａ）は、複数のトランジスタ２１で、図１５のトランジスタ群８２を構成した場合を示しており、また図１１（Ｂ）は、複数のトランジスタ２１で、図１５のトランジスタ群８１を構成した場合を示している。なお、図３（Ｂ）に示したように、トランジスタ２１は、そのコレクタをＰサブストレートの電位にする必要があるから、図１１に示したトランジスタ群を構成するトランジスタ２１のコレクタは、すべてＰサブストレートの電位とされている（ここでは、接地されている）。
【００９６】
図１１（Ａ）に示した場合においては、端子Ｔo（最終段のトランジスタ２１のベースに接続された端子）に対する端子Ｔi（最前段のトランジスタ２１のエミッタに接続された端子）の電圧が、トランジスタ２１のエミッタとベースとの間で生じる電圧降下分（例えば、０．７Ｖ程度）の多段接続されたトランジスタ２１の個数倍となると、端子Ｔiから、多段接続されたトランジスタ２１のエミッタおよびベースを介して、端子Ｔoに電流（バイパス電流）が流れ、端子Ｔoに対する端子Ｔiの電圧が保護電圧（＝トランジスタ２１のエミッタとベースとの間で生じる電圧降下分×多段接続されたトランジスタ２１の個数）以下に制限される。
【００９７】
なお、この場合、トランジスタ２１はオン状態となるから、そのエミッタからコレクタに電流が流れ、さらに、図１１（Ａ）においては図示していないバルク抵抗６でロスが生じるが、これらは保護が働くことによるものであるから問題はない。
【００９８】
一方、図１１（Ｂ）に示した場合には、図中、矢印で示すように、Ｐサブストレートから、最終段のトランジスタ２１のコレクタおよびベース、即ち１つのＰＮ接合を介して、端子Ｔoに電流が流れることのできるパスが形成される。従って、この場合、端子Ｔoの電位が、グランドレベルより、最終段のトランジスタ２１のコレクタとベースとの間の電圧降下分（例えば、０．７Ｖ程度）だけ低くなると、端子Ｔoに対する端子Ｔiの電圧が保護電圧（上述したように、ここでは、３．５Ｖ程度）以上でなくても、Ｐサブストレートから端子Ｔoへ電流が流れ、いわば保護の必要のない電圧で保護が働くことになり、大きなロスが生じることになる。
【００９９】
以上から、図１１（Ａ）に示したダイオード群は、図１５のダイオード群８２に代えて用いることができるが、図１１（Ｂ）に示したダイオード群を、図１５のダイオード群８１に代えて用いることは好ましくない。
【０１００】
ところで、ＩＣカードでは、図１５に示したように、ループアンテナ３１およびコンデンサ３２でなる共振回路の後段に、保護回路を構成するダイオード群８１および８２が設けられている（共振回路と組み合わせて保護回路が設けられている）。
【０１０１】
図１５に示した場合においては、ループアンテナ３１およびコンデンサ３２でなる共振回路の出力電流のうちの正極性または負極性のものを、それぞれダイオード群８２または８１によってバイパスさせることにより、即ち共振回路の出力電流の正および負の両方の極性のものをバイパスさせることにより、その出力電圧のピーク値を所定値以下に制限するようになされているが、共振回路においては、その特性から、その出力電流の正または負のいずれか一方の極性のみをバイパスさせた場合であっても、その極性の電圧とともに、他方の極性の電圧も、いわば従属的に制限される。
【０１０２】
従って、共振回路の出力電圧を保護電圧以下に制限することは、図１５に示したダイオード群８１および８２の両方を設けなくても、いずれか一方を設けることによっても行うことができる。
【０１０３】
そこで、ここでは、図１５のダイオード群８１および８２に代えて、共振回路の出力電流のうちの正極性のもののみをバイパスさせる図１１（Ａ）に示したダイオード群（トランジスタ群）を設けるようにする。このようにすることで、ループアンテナ３１およびコンデンサ３２で構成される共振回路の出力電圧を保護電圧以下に制限する保護回路を構成するダイオード群をＣＭＯＳで構成することができる。
【０１０４】
次に、上述したように図１５のダイオード群８１および８２に代えて、図１１（Ａ）に示したダイオード群（トランジスタ群）と同様のトランジスタ群３４（但し、バルク抵抗の図示は省略する）を設けたＩＣカードは、図１２に示すようになる。なお、図中、ループアンテナ３１、コンデンサ３２、抵抗３３、トランジスタ群３４、およびダイオード８３以外の図示は省略してある。
【０１０５】
この場合、トランジスタ群３４は、ループアンテナ３１およびコンデンサ３２で構成される共振回路の後段であって、整流、検波用のダイオード８３の前段に設けられているため、点ＩとＪとの間に印加される電圧は交流電圧であり、従って、点Ｊに対する点Ｉの電圧が保護電圧以上でなくても、図１２に矢印で示すように、抵抗３３、トランジスタ群３４の最前段のトランジスタのエミッタ、およびコレクタを介してロス電流が流れることになる。
【０１０６】
これを防止するためには、抵抗３３およびトランジスタ群３４でなる保護回路を、ダイオード８３の後段に設け、そこに印加される電圧が直流電圧となるようにすれば良い。
【０１０７】
図１３は、以上の条件を満たすようにして構成したＩＣカードの第１実施例の構成を示している。なお、図中、図１５における場合と対応する部分については、同一の符号を付してある。
【０１０８】
図１５の整流、検波用のダイオード８３に代えて設けられた、ベースとエミッタとが接続されたトランジスタ２１のコレクタは接地されており、またそのベースとエミッタとの接続点は、ループアンテナ３１とコンデンサ３２との接続点Ｄに接続されている。さらに、点Ｄには、ループアンテナ３１およびコンデンサ３２でなる共振回路の共振周波数を変化させるためのコンデンサ３８の一端が接続されており、その他端には、ＦＥＴ３９のドレインが接続されている。ＦＥＴ３９のソースは接地されており（Ｐサブストレートに接続されており）、また、そのゲートは、図１５における場合と同様に、ディジタル信号処理部４２に接続されている。
【０１０９】
図１５の抵抗３３、ダイオード群８１、および８２でなる保護回路に代わる抵抗３３およびトランジスタ群３４でなる保護回路は、整流、検波用のトランジスタ２１の後段に設けられており、抵抗３３の一端は、ループアンテナ３１とコンデンサ３２との接続点ＣまたはＤのうちの点Ｃ（Ｉ）に接続されている。また、抵抗３３の他端は、トランジスタ群３４を構成する最前段のトランジスタ（ＰＮＰトランジスタ）のエミッタに接続されており、その最終段のトランジスタ（ＰＮＰトランジスタ）のベースは接地されている。
【０１１０】
なお、トランジスタ群３４を構成する各トランジスタのエミッタとベースとの間では、例えば０．７Ｖの電圧降下を生じるようになされており、トランジスタ群３４は、例えば５個のトランジスタ（ＰＮＰトランジスタ）で構成されている。従って、抵抗３３およびトランジスタ群３４で構成される保護回路は、図１５における抵抗３３、ダイオード群８１、および８２で構成される保護回路と同様に、ループアンテナ３１およびコンデンサ３２の接続点ＣとＤの間の電位差を制限するようになされている。
【０１１１】
以上のように構成されるＩＣカードでは、例えば図１５に示したようなリーダ／ライタから電磁波が放射されると、ループアンテナ３１では、その電磁界（磁束）のうち、そこに鎖交する磁束の変化（磁界の変化）に応じて逆起電力を生じる。そして、このようにして発生した電圧のうち、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を中心とする所定の周波数帯域のものは、効率良く、後段のブロックに通過される。
【０１１２】
そして、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、トランジスタ２１を介することにより、大きなロスを生じることなく整流され、さらに平滑用のコンデンサ３５を介することによりリップルが除去される。このリップルの除去された信号は、定電圧レギュレータ３７に供給され、そこで安定化されることにより所定の一定電圧ＶＤＤとされる。そして、この電圧ＶＤＤが、電源として、アンプ４１およびディジタル信号処理部４２に供給される。
【０１１３】
以上のようにして、アンプ４１およびディジタル信号処理部４２に電源が供給され、その動作が可能な状態となった後、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、トランジスタ２１を介することにより検波され、コンデンサ４０およびアンプ４１を介して、ディジタル信号処理部４２に出力される。以下、ディジタル信号処理部４２では、前述した図１５における場合と同様の処理が行われる。
【０１１４】
なお、データの読み出し処理が行われる場合には、前述した場合と同様に、不揮発性メモリ４３から読み出されたデータに対応して、ＦＥＴ３９のゲートに電圧が印加されるが、この場合、ＦＥＴ３９がオンにされたときには、コンデンサ３８のＦＥＴ３９と接続されている方の一端は、交流的に短絡されているＦＥＴ３９、サブストレート、点Ｆ、コンデンサ３５、点Ｆ，およびＩを介して、コンデンサ３２の一端である点Ｃに接続される。即ち、この場合、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、ループアンテナ３１およびコンデンサ３２でなる共振回路の共振周波数が変化されることになる。
【０１１５】
また、ＩＣカードが、リーダ／ライタに極端に近づけられ、これにより、大きな電流が、ループアンテナ３１およびコイル３２でなる共振回路から出力された場合、即ち点ＩとＪとの間に保護電圧以上の電圧が印加された場合、トランジスタ群３４を構成する各トランジスタのエミッタからベースに電流が流れ（これに伴い、そのエミッタからコレクタにも電流が流れる）、共振回路の出力電圧のピーク値が制限される。即ち、大きな電流が、ループアンテナ３１およびコイル３２でなる共振回路から出力された場合、そのうちの一部の電流がバイパス電流として、抵抗３３およびトランジスタ群３４に流れ、共振回路の出力電圧のピーク値が制限される。
【０１１６】
次に、図１４は、本発明のＩＣカードの第２実施例の構成を示している。なお、図中、図１３における場合と対応する部分については、同一の符号を付してある。即ち、このＩＣカードは、ＮチャネルＦＥＴ３９に代えてＰチャネルＦＥＴ５１が設けられ、そのソースが接地されているのではなく、定電圧レギュレータ３７の出力端子に接続されている他は、図１３のＩＣカードと同様に構成されている。
【０１１７】
この場合、ＦＥＴ５１がオンされた場合における、ＦＥＴ５１，点Ｇ、コンデンサ３６、点Ｈ，Ｆ、コンデンサ３５、点Ｅ，Ｉ，Ｃという経路を考えると、この経路は、交流的には、短絡されているのに等しく、また、バイパスコンデンサ３６のキャパシタンスは、図１０で説明した平滑用のコンデンサ３５と同様に充分大きいから、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、この場合も、ＦＥＴ５１をオン／オフさせることにより、共振周波数を変化させることができる。
【０１１８】
以上のように、整流、検波用のダイオードとしてのトランジスタ２１と、保護回路を構成するダイオード群としてのトランジスタ群３４を、ＣＭＯＳ上で実現することができるので、ＩＣカードを１チップのＣＭＯＳで構成することが可能となる。
【０１１９】
以上、本発明のＩＣカードについて説明したが、このＩＣカードは、自動改札システムにおける定期券の他、例えば部屋への入出力を管理するシステムや、スキー場におけるリフト乗り場における入場者を管理するシステムその他に適用可能である。
【０１２０】
なお、本実施例においては、ＩＣカードに定電圧レギュレータ３７を設け、リーダ／ライタから電源の供給を受けるようにしたが、この他、ＩＣカードに電源を内蔵させるようにすることも可能である。
【０１２１】
また、本実施例では、ＣＭＯＳのサブストレートの極性がＰチャネルの場合について説明したが、その極性はＮチャネルであっても良く、その場合には、上述したように、以上の説明における極性がすべて逆になるだけである。
【０１２２】
即ち、例えば定電圧レギュレータ３７が出力する電圧ＶＤＤは、図１３や図１４における場合は、正の電圧であるが、サブストレートの極性がＮチャネルの場合には負の電圧となる。
【０１２３】
さらに、保護回路を構成するトランジスタ群３４を構成するトランジスタは、図１３や図１４における場合は、ＰＮＰトランジスタであるが、サブストレートの極性がＮチャネルの場合にはＮＰＮトランジスタとなり、従ってループアンテナ３１およびコンデンサ３２でなる共振回路の出力電流のうちの負極性のもののみをバイパスさせることにより、その出力電圧のピーク値が所定値以下に制限されるようになる。
【０１２４】
また、整流、検波用のトランジスタ２１は、図１３や図１４における場合は、ＰＮＰトランジスタであるが、サブストレートの極性がＮチャネルの場合にはＮＰＮトランジスタとなる。
【０１２５】
【発明の効果】
以上の如く、本発明によれば、１チップのＣＭＯＳ上に構成することができるので、その小型化および低価格化を図ることができる。
【図面の簡単な説明】
【図１】サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第１のダイオードを示す図である。
【図２】サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第２のダイオードを示す図である。
【図３】サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第３のダイオードを示す図である。
【図４】図３（Ｂ）の回路を用いた場合のＩＣカードの構成例を示す回路図である。
【図５】図３（Ｄ）の回路で行われる整流を説明するための図である。
【図６】図３（Ｄ）の回路を用いた場合のＩＣカードの構成例を示す回路図である。
【図７】ＦＥＴ３９をＣＭＯＳで構成した場合にける寄生ダイオードが寄生する位置を説明するための回路図である。
【図８】ＮチャネルＦＥＴの構成を示す図である。
【図９】ＰチャネルＦＥＴの構成を示す図である。
【図１０】ＦＥＴ３９の寄生ダイオードによる影響を受けないＩＣカードの構成例を示す回路図である。
【図１１】図３（Ｂ）のトランジスタを多段接続したトランジスタ群を示す図である。
【図１２】ダイオード８３の前段に、抵抗３３およびトランジスタ群３４でなる保護回路を設けた場合に流れるロス電流を説明するための図である。
【図１３】本発明のＩＣカードの第１実施例の構成を示す回路図である。
【図１４】本発明のＩＣカードの第２実施例の構成を示す回路図である。
【図１５】従来の非接触カードシステム（ＩＣカードおよびリーダ／ライタ）の一例の構成を示す図である。
【図１６】図１５のリーダ／ライタの動作を説明するフローチャートである。
【図１７】図１５のＩＣカードの動作を説明するフローチャートである。
【符号の説明】
１ Ｐサブストレート（Ｐ層のサブストレート）
２ Ｎウェル
３ 高濃度Ｐ層
４ 高濃度Ｎ層
５ ダイオード
６ バルク抵抗
１１ Ｐウェル
１２ 高濃度Ｐ層
１３ ダイオード
２１ ＰＮＰトランジスタ
３１ ループアンテナ
３２ コンデンサ
３３ 抵抗
３４ トランジスタ群
３５，３６ コンデンサ
３７ 定電圧レギュレータ
３８ コンデンサ
３９ ＮチャネルＦＥＴ
４０ コンデンサ
４１ アンプ
４２ ディジタル信号処理部
４３ 不揮発性メモリ
５１ ＰチャネルＦＥＴ
８１，８２ ダイオード群
８３ ダイオード
９１ ホストコンピュータ
９２ ディジタル信号処理部
９３ キャリア発生器
９４ アンプ
９５ 抵抗
９６ コンデンサ
９７ ループアンテナ
９８ ダイオード
９９ コンデンサ
１００ アンプ[0001]
[Industrial application fields]
The present invention is an IC card suitable for use in, for example, a commuter pass used in an automatic ticket gate system.And semiconductor integrated circuitAbout.
[0002]
[Prior art]
Currently, information is magnetically recorded on commuter passes used in automatic ticket gate systems, etc. When a commuter pass is inserted in an automatic ticket gate, a magnetic head is placed on the portion where the magnetic record is made. To read information.
[0003]
For this reason, when the commuter pass is stored in the case, the user needs to take it out and insert it into the automatic ticket gate, which is troublesome.
[0004]
Therefore, the present applicant has previously proposed a contactless card system. According to this contactless card system, it is possible to exchange information (data communication) and the like in a contactless manner. When this is applied to the automatic ticket gate system as described above, the user can use a commuter pass. It is possible to go in and out of the automatic ticket gate even if it is stored in the case.
[0005]
FIG. 15 shows a configuration example of the contactless card system previously proposed by the applicant. This non-contact card system supplies non-contact power to the IC card corresponding to the above-mentioned commuter pass and the IC card using electromagnetic waves as a medium, and performs reading and writing of data and other necessary processing. It consists of a reader / writer.
[0006]
The reader / writer is configured as follows. That is, the host computer 91 transmits a predetermined application program to the digital signal processing unit 92 in response to an instruction from another device or system administrator (not shown) or the reader / writer. The operation mode is determined or the received data is read from the digital signal processing unit 92 as described later.
[0007]
The digital signal processing unit 92 loads an application program transmitted from the host computer 92 and performs processing according to the program. The digital signal processing unit 92 controls the amplification factor of the amplifier 94 or receives data transmitted from the amplifier 100 in accordance with an instruction from the host computer 92, and performs predetermined processing on the data. The data is transmitted to the host computer 91.
[0008]
The carrier generator 93 has one output terminal connected to one end of the loop antenna 97, and the other output terminal connected to the input terminal of the amplifier 94, so as to output a carrier having a predetermined frequency. Yes. The amplifier 94 is a voltage control type amplifier, and its output terminal is connected to the other end of the loop antenna 97 via a resistor 95. As described above, the amplification factor in the amplifier 94 is controlled by the digital signal processing unit 92, so that the carrier signal output from the carrier generator 93 is amplified by the digital signal processing unit 92. By being changed, the amplitude is modulated.
[0009]
The capacitor 96 has one end connected to a connection point between the carrier generator 93 and the loop antenna 97, and the other end connected to a connection point between the resistor 95 and the loop antenna 97. Since the loop antenna 97 is equivalent to a coil, the capacitor 96 and the loop antenna 97 constitute a resonance circuit (parallel resonance circuit). The loop antenna 97 is formed as a pattern on a printed board, for example.
[0010]
The anode of a detection diode 98 is connected to the connection point between the resistor 95 and the loop antenna 97, and the cathode is connected to the input terminal of the amplifier 100 via a coupling capacitor (coupling capacitor) 99. ing. The output terminal of the amplifier 100 is connected to the digital signal processing unit 92.
[0011]
Next, the operation will be described with reference to the flowchart of FIG. In the reader / writer, first, in step S1, a command and write data if necessary are transmitted as an electromagnetic wave, and an unmodulated wave is transmitted for a certain period. That is, first, in the host computer 91, a predetermined application program and necessary write data are transmitted to the digital signal processing unit 92 in response to an instruction from another device or system administrator. Thereafter, the host computer 91 is activated for the digital signal processing unit 92.
[0012]
When the digital signal processing unit 92 receives a program from the host computer 91, it loads the program into a built-in memory (when write data is also received, it is stored). When activated from the host computer 91, processing is performed according to the loaded program. That is, for example, the amplification factor of the amplifier 94 is controlled in accordance with a command for instructing processing to the IC card, a program to be executed by the IC card, other write data, and the like.
[0013]
The carrier is input from the carrier generator 93 to the amplifier 94. Therefore, in the amplifier 94, the carrier is amplitude-modulated in accordance with a command, program, and data from the digital signal processing unit 92 and output. Therefore, the carrier generator 93 and the amplifier 94 constitute an amplitude modulator.
[0014]
The amplitude-modulated wave output from the amplifier 94 is output via a resistor 95 to a capacitor (resonance capacitor) 96 and a loop antenna 97 that constitute a resonance circuit. The resonance frequency of the resonance circuit composed of the capacitor 96 and the loop antenna 97 is set to the frequency of the carrier output from the carrier generator 93. Therefore, the amplitude-modulated wave output from the amplifier 94 is transmitted from the loop antenna 97. It is radiated efficiently as an electromagnetic field.
[0015]
Thereafter, in the reader / writer, the digital signal processing unit 92 controls the amplification factor of the amplifier 94 to be a constant value, whereby the unmodulated wave becomes an electromagnetic field in the same manner as the amplitude-modulated wave described above. It is emitted efficiently.
[0016]
In step S2, it is determined whether or not there is a response from the IC card. Here, whether or not there is a response from the IC card is determined as follows. That is, in the IC card, as will be described later, a loop antenna 31 and a capacitor (resonance capacitor) 32 are connected in parallel to form a resonance circuit. Furthermore, a series circuit in which a capacitor 38 and an FET (N-channel FET) 39 are connected in series is connected in parallel to the capacitor 32. Therefore, when the FET 39 is turned on / off, the resonance circuit is connected to the loop antenna 31. And the capacitor 32, or the loop antenna 31, the capacitors 32, and 39, and the resonance frequency (impedance) thereof is changed.
[0017]
In the IC card, when responding to the reader / writer, the FET 39 is turned on / off, thereby changing the resonance frequency (impedance) of the resonance circuit. In this case, if the IC card and the reader / writer are at a distance that causes mutual induction between the loop antennas 31 and 97, the reader / writer that emits the electromagnetic field corresponding to the unmodulated wave as described above. The impedance when the loop antenna 97 side is viewed from the points A and B, which are the connection points of the capacitor 96 and the loop antenna 97, changes corresponding to the on / off of the FET 39, and therefore the point A (B) The voltage will also change. The voltage at the point A is detected by the diode 98, the direct current component is cut by the capacitor 99, further amplified by the amplifier 100, and input to the digital signal processing unit 92. The digital signal processing unit 92 makes a determination based on the signal from the amplifier 100.
[0018]
If it is determined in step S2 that there is no response from the IC card, that is, if the IC card and the reader / writer are not at a distance that causes mutual induction between the loop antennas 31 and 97, the process returns to step S1, and again The processing from step S1 is repeated. If it is determined in step S2 that there is a response from the IC card, the process proceeds to step S3, where the digital signal processing unit 92 demodulates the output signal of the amplifier 100 as a response obtained as described above, and demodulates the demodulated signal. Necessary processing is performed based on the data, and the processing is terminated.
[0019]
Next, the IC card will be described. The IC card is configured as follows. That is, the loop antenna 31 and the capacitor 32 are connected in parallel. Since the loop antenna 31 is equivalent to a coil like the loop antenna 97 described above, the loop antenna 31 and the capacitor 32 constitute a parallel resonance circuit. One of the connection points between the loop antenna 31 and the capacitor 32 is connected to one end of the capacitor 38, and the other is connected to the source of the FET 39. The drain of the FET 39 is connected to the other end of the capacitor 38.
[0020]
  Loop antenna31One end of the resistor 33 and the anode of the diode 83 are connected to a connection point between the capacitor 32 and the capacitor 38. The diode 83 is for rectification and detection, and its cathode is connected to the input terminal of the constant voltage regulator 37.
[0021]
Connected to the other end of the resistor 33 are an anode of a diode group 81 in which a plurality of diodes are connected in series in multiple stages, and a cathode of a diode group 82. Both the cathode of the diode group 81 and the anode of the diode group 82 are connected to the source of the FET 39. Note that the source of the FET 39 is grounded.
[0022]
One end of the smoothing capacitor 35 is connected to a connection point between the diode 83 and the input terminal of the constant voltage regulator 37, and the other end is grounded. The constant voltage regulator 37 stabilizes the voltage applied to its input terminal to a predetermined constant voltage VDD and outputs it from its output terminal. One end of a bypass capacitor 36 is connected to the output terminal of the constant voltage regulator 37, and the other end is grounded. The constant voltage regulator 37 has a ground terminal, and the ground terminal is grounded.
[0023]
One end of the coupling capacitor 40 is connected to a connection point between the diode 83 and the constant voltage regulator 37, and the other end is connected to the input terminal of the amplifier 41. The amplifier 41 amplifies the signal input to the input terminal and outputs the amplified signal from the output terminal. The output terminal is connected to the input terminal of the digital signal processing unit 42. The digital signal processing unit 42 performs predetermined processing corresponding to the signal input from the amplifier 41. The digital signal processing unit 42 has an output terminal, and the output terminal is connected to the gate of the FET 39. Therefore, the FET 39 is turned on / off by the digital signal processing unit 42 in accordance with the voltage applied to its gate.
[0024]
Note that the amplifier 41 and the digital signal processing unit 42 are supplied with the voltage VDD output from the constant voltage regulator 37 as a power source. The amplifier 41 and the digital signal processing unit 42 have a ground terminal, and the ground terminal is grounded. Further, the digital signal processing unit 42 includes a nonvolatile memory 43, stores data from the amplifier 41, and turns on / off the FET 39 according to the stored data.
[0025]
Next, the operation will be described with reference to the flowchart of FIG. In the IC card, first, in step S11, an electromagnetic wave radiated from the reader / writer is received. That is, when the IC card is brought close to the reader / writer and a distance that causes mutual induction between the loop antennas 31 and 97, the loop antenna 31 includes the electromagnetic field (magnetic flux) radiated from the loop antenna 97. A counter electromotive force is generated in accordance with a change in magnetic flux interlinked there (change in magnetic field). Among the voltages generated in this manner, a voltage in a predetermined frequency band centered on the resonance frequency of the resonance circuit composed of the loop antenna 31 and the capacitor 32 is efficiently passed to the subsequent block.
[0026]
The resonance frequency of the resonance circuit composed of the loop antenna 31 and the capacitor 32 is, for example, the frequency of the carrier generated by the carrier generator 93 included in the reader / writer.
[0027]
Then, the process proceeds to step S12, in which the voltage VDD is supplied as a power source to the amplifier 41 and the digital signal processing unit 42, which are blocks that require a power source to operate, and a resonance circuit including the loop antenna 31 and the capacitor 32. The signal that passed through is detected.
[0028]
In other words, the signal that has passed through the resonance circuit constituted by the loop antenna 31 and the capacitor 32 is rectified through the diode 83, and the ripple is removed through the smoothing capacitor 35. The signal from which the ripple has been removed is supplied to the constant voltage regulator 37, where it is stabilized to a predetermined constant voltage VDD. The voltage VDD is supplied to the amplifier 41 and the digital signal processing unit 42 as a power source.
[0029]
As described above, after the power is supplied to the amplifier 41 and the digital signal processing unit 42 and the operation becomes possible, the signal that has passed through the resonance circuit including the loop antenna 31 and the capacitor 32 is a diode. The signal is detected via 83 and supplied to the capacitor 40.
[0030]
Then, the process proceeds to step S 13, and commands and data radiated as electromagnetic waves from the reader / writer are output to the digital signal processing unit 42. That is, the capacitor 40 removes a direct current component from the signal detected by the diode 83 and supplies the signal to the amplifier 41. In the amplifier 41, the signal from the capacitor 40 is amplified to a required level and supplied to the digital signal processing unit 42.
[0031]
In step S14, the digital signal processing unit 42 interprets a command included in the signal supplied from the amplifier 41, and proceeds to step S15 to determine whether or not the command is a request for writing. If it is determined in step S15 that the command is a request for writing, the process proceeds to step S16, where the data included in the signal supplied from the amplifier 41 is written to the nonvolatile memory 43, and the process proceeds to step S17.
[0032]
If it is determined in step S15 that the command does not request writing, step S16 is skipped and the process proceeds to step S17 to determine whether or not the command requests reading. . If it is determined in step S17 that the command is a request for reading, the process proceeds to step S18, a data reading process is performed, and the process proceeds to step S19. That is, in step S18, data stored in the nonvolatile memory 43 is read out, and a voltage is applied to the gate of the FET 39 corresponding to the data, and the process proceeds to step S19.
[0033]
Here, the FET 39 is turned on / off according to the voltage applied to its gate (normally in an off state). When the FET 39 is turned on, the loop antenna 31 and the capacitor 32 are turned on. Since the capacitor 38 is connected in parallel to the parallel resonance circuit consisting of the above, the voltage at the point A in the reader / writer changes corresponding to the read data as described above. .
[0034]
If it is determined in step S17 that the command does not require reading, the process proceeds to step S19, and processing corresponding to the command, for example, a program included in the signal supplied from the amplifier 41 is executed. The process is performed and the process ends.
[0035]
  When the IC card is brought extremely close to the reader / writer, a high voltage (excess voltage) is generated in the loop antenna 31. As a result, a large current (excess current) flows through the IC card. It can be destroyed. Therefore, in the IC card, such a large current is generated by the loop antenna 31 andCapacitorWhen output from the resonance circuit 32, a part of the output is bypassed to limit the output voltage of the resonance circuit to a peak value below a predetermined value.
[0036]
That is, for example, when a forward voltage or a reverse voltage is applied to the diode 83, the polarity of the current output from the resonance circuit composed of the loop antenna 31 and the coil 32 is referred to as positive polarity or negative polarity, respectively. When a positive current is output from the resonance circuit and the potential difference between the resistor 33 and the diode group 82 exceeds a predetermined value, a bypass current flows through the resistor 33 and the diode group 82. When a negative current is flowing, a bypass current flows through the diode group 81 and the resistor 33 when the potential difference between the diode group 81 and the resistor 33 exceeds a predetermined value.
[0037]
Accordingly, each of the diode groups 81 or 82 is composed of, for example, five diodes, and assuming that the voltage drop in each diode when current flows in the forward direction is, for example, 0.7 V, the loop antenna 31 and the capacitor 32 When the potential difference between the connection points is about 3.5 (= 0.7 × 5) V or more, a bypass current flows through the resistor 33 and the diode group 82, or the diode group 81 and the resistor 33, thereby causing a loop antenna. The potential difference between the connection points of 31 and the capacitor 32 is limited to 3.5V or less.
[0038]
Therefore, it can be said that the resistor 33 and the diode groups 81 and 82 constitute a protection circuit.
[0039]
[Problems to be solved by the invention]
By the way, since the IC card is carried by the user, it is desirable that the IC card can be configured to be small and inexpensive. As a method for reducing the size of the IC card, for example, it is conceivable that the subsequent stage portion of the resonance circuit including the loop antenna 31 and the capacitor 32 is configured by, for example, a one-chip CMOS (C-MOS).
[0040]
However, there is a limit to the diodes that can be realized on the CMOS process, and the diode 83 for rectification (and detection) in the IC card and the diode groups 81 and 82 constituting the protection circuit have the circuit configuration shown in FIG. Then, it was difficult to realize on a CMOS.
[0041]
The present invention has been made in view of such a situation, and enables an IC card to be configured on a single-chip CMOS.
[0042]
[Means for Solving the Problems]
  The IC card of the present invention rectifies the output current of the receiving unit using a P-polar or N-polar substrate of a semiconductor integrated circuit or a well having the same polarity as the substrate as one pole of a PN junction., CMOS Formed on the process ofRectifying means composed of diodes with a grounding structure, generating means for generating a signal that becomes a power supply voltage from the output of the rectifying means, execution means for executing a predetermined process corresponding to the output of the rectifying means, Provided after the rectifying means,The emitter and base are composed of transistors having a potential different from that of the P-polarity or N-polarity substrate,A protective circuit that limits the peak value of the output voltage of the receiver to a predetermined value or less by bypassing only one of the positive polarity and the negative polarity of the output current of the receiver, The generation means, execution means, and protection circuit are:CMOS In the processIt is configured on a semiconductor integrated circuit.
  The semiconductor integrated circuit of the present invention rectifies the output current of the receiving unit using the P-polarity or N-polar substrate of the semiconductor integrated circuit or a well having the same polarity as the substrate as one pole of the PN junction., CMOS Formed on the process ofRectifying means composed of a diode with a ground-to-ground structure, generating means for generating a signal to be a power supply voltage from the output of the rectifying means, execution means for executing a predetermined process corresponding to the output of the rectifying means, Provided after the rectifying means,The emitter and base are composed of transistors having a potential different from that of the P-polarity or N-polarity substrate,A protective circuit that limits the peak value of the output voltage of the receiver to a predetermined value or less by bypassing only one of the positive polarity and the negative polarity of the output current of the receiver, The generation means, execution means, and protection circuit are:CMOS In the processIt is configured on a semiconductor integrated circuit.
[0048]
[Action]
  In the IC card and the semiconductor integrated circuit of the present invention, the output current of the receiving unit is rectified using the P-polarity or N-polar substrate of the semiconductor integrated circuit or a well having the same polarity as the substrate as one pole of the PN junction., CMOS Formed on the process ofRectifying means composed of diodes with a grounding structure, generating means for generating a signal that becomes a power supply voltage from the output of the rectifying means, execution means for executing a predetermined process corresponding to the output of the rectifying means, Provided after the rectifying means,The emitter and base are composed of transistors having a potential different from that of the P-polarity or N-polarity substrate,A protection circuit that limits the peak value of the output voltage of the receiving unit to a predetermined value or less by bypassing only one of the positive polarity and the negative polarity of the output current of the receiving unit,CMOS In the processIt is configured on a semiconductor integrated circuit.
[0050]
【Example】
Hereinafter, embodiments of the IC card of the present invention will be described with reference to the drawings. As preparations for the previous stage, diodes that can be realized on a CMOS will be described.
[0051]
Here, the description is limited to the case where the polarity of the CMOS substrate is the P channel. However, the polarity of the CMOS substrate may be N-channel, in which case all the polarities in the following description are reversed.
[0052]
Further, since the potential of the substrate should be set to the lowest potential, here, description will be made assuming that the substrate is at the ground level (the substrate is grounded). However, when the polarity of the substrate is N channel, the potential needs to be set to the maximum potential.
[0053]
1 to 3 show diodes that can be realized on a CMOS process when the substrate is a P-channel. First, in the CMOS shown in FIG. 1A, an N layer well (Nwell) 2 and a high-concentration P layer (P) are formed on an upper part of a P layer substrate (P substrate) (Psub) 1.+) 3 is formed, and a high-concentration N layer (N+) 4 is formed. A diode formed by attaching electrodes (terminals) T1 or T2 to the high-concentration P layer 3 or the high-concentration N layer 4 of the CMOS, respectively, is represented by a symbol shown in FIG. When the parameters necessary for explanation in the CMOS shown in FIG. 1 are modeled, the result is as shown in FIG.
[0054]
That is, in this case, the diode 5 is formed at the PN junction between the P substrate 1 and the N well 2, and the cathode is connected to the terminal T 2 via the high concentration N layer 4. The anode of the diode 5 is connected to the terminal T1 via the P substrate 1 (as described above, the potential is the ground level) and the high concentration P layer 3. The resistor 6 between the diode 5 and the terminal T2 is a so-called bulk resistor formed between the N well 2 and the high concentration N layer 4.
[0055]
Next, in the CMOS shown in FIG. 2A, a P layer well (P well) 11 and a high-concentration P layer 3 are formed on the P substrate 1, and further on the P well 11. , High concentration N layer 4 and high concentration P layer (P+) 12 is formed. When the electrodes (terminals) T1, T2, or T3 are attached to the high-concentration P layer 3, the high-concentration N layer 4, or the high-concentration P layer 12, respectively, this CMOS has the symbol shown in FIG. It is represented by
[0056]
That is, in this case, the diode 13 is formed by the PN junction between the P well 11 and the high concentration N layer 4, and the cathode is connected to the terminal T 2 via the high concentration N layer 4. The anode is connected to the P substrate 1. Further, the anode is connected to the terminal T3 via the high concentration P layer 12 and also to the terminal T1 via the P substrate 1 and the high concentration P layer 3.
[0057]
Next, the CMOS shown in FIG. 3A has the same configuration as the CMOS shown in FIG. 2A except that a P well 2 is formed instead of the P well 11. This CMOS is represented by a symbol shown in FIG.
[0058]
That is, in this case, a diode is formed by the PN junction portion between the P substrate 1 and the N well 2 and the PN junction portion between the high concentration P layer 12 and the N well 2. Since the P substrate 1, the N well 2, and the concentration P layer 12 have a PNP structure, a PNP transistor (parasitic transistor) 21 is formed.
[0059]
The base of this transistor is connected to the terminal T2 through the bulk resistor 6 and the high-concentration N layer 4 described in FIG. 1, and the emitter is connected to the terminal T3 through the high-concentration P layer 12. Has been. Further, the collector is connected to the terminal T 1 through the P substrate 1 and the P substrate 1 and the high-concentration P layer 3.
[0060]
Next, it will be described whether the diode 83 for rectification and detection of the IC card in FIG. 15 described above can be replaced with a diode that can be configured in the above-described CMOS.
[0061]
First, when the diode 5 shown in FIG. 1B is used, since the anode thereof is connected to the P substrate 1, the potential thereof must be set to the ground level. Further, since there is a bulk resistor 6 between the diode 5 and the terminal T2, a loss occurs in the bulk resistor 6 when the diode 5 is in the ON state. Therefore, it is not preferable to employ the diode 5 in the IC card as a diode for rectification and detection.
[0062]
Next, when the diode 13 shown in FIG. 2B is used, since the anode is connected to the P substrate 1, the potential of the anode must still be at the ground level. Furthermore, since the diode 13 is a diode composed of the PN junction portion between the P well 11 and the high concentration N layer 4 as described above, the breakdown voltage (breakdown voltage) is low (breakdown voltage is It is determined by the lower concentration of the P and N layers constituting the PN junction, and the lower the concentration of the lower concentration layer, the higher the breakdown voltage). Therefore, it is used as a diode for rectification and detection. Is not preferred.
[0063]
Next, considering the case where the PN junction between the emitter and the base of the transistor 21 shown in FIG. 3B is used as a diode, for example, this case is the same as in FIG. A loss occurs in the bulk resistor 6. However, in this case, since neither the emitter nor the base is connected to the P substrate 1, the potential of the anode or cathode of the diode corresponding to the emitter or base, respectively, is not limited.
[0064]
Therefore, when the diode 83 of the IC card is replaced with the transistor 21, the collector is forcibly grounded because it is connected to the P substrate 1, and the configuration is as shown in FIG. In the figure, portions corresponding to those in the IC card of FIG. 15 are denoted by the same reference numerals. Further, in the figure, illustrations other than the loop antenna 31, the capacitor 32, and the transistor 21 are omitted. The illustration of the bulk resistor 6 in the transistor 21 is also omitted.
[0065]
In this case, rectification and detection can be performed by the PN junction constituted by the emitter and base of the transistor 21 as in the case of the diode 83. However, when current flows from the emitter to the base, the transistor 21 amplifies the current. A loss current considerably larger than the current flows from the emitter to the collector. Since the loss caused by this current is considerably larger than the loss caused by the bulk resistor 6, the method of using the transistor 21 as shown in FIG. 4 is not preferable.
[0066]
The diode whose potential of the anode and the cathode is not limited is only the PN junction portion formed by the emitter and base of the transistor 21 shown in FIG. 3B, and this diode is used as described above. Next, consider the case where the potential of the anode, for example, the anode, is limited to the potential of the P substrate 1 because it is not preferable.
[0067]
As a diode whose potential taken by the anode is limited to the potential of the P substrate 1, in addition to those shown in FIGS. 1 and 2, for example, between the collector and base of the transistor 21 shown in FIG. As shown in FIG. 3C, the diode is configured between the emitter and base of the transistor 21 when the terminal T3 of the circuit shown in FIG. 3B is connected to the P substrate 1. For example, as shown in FIG. 3D, there is a diode constituted between a collector and a base of a transistor 21 in which a base (terminal T2) and an emitter (terminal T3) are connected.
[0068]
First, since the diode formed between the collector and base of the transistor 21 shown in FIG. 3B corresponds to the PN junction between the P substrate 1 and the N well 2, the breakdown voltage is low. Although high, a loss occurs in the bulk resistor 6 as in FIG.
[0069]
Next, the diode formed between the emitter and base of the transistor 21 shown in FIG. 3C is substantially the same as the case shown in FIG. 1, and further, in this case, from the emitter to the base. When a reverse current flows after a large current that saturates the transistor 21 flows, the transistor 21 does not turn off immediately, and therefore a reverse current flows from the base to the emitter for a predetermined period. Therefore, when this is used in place of the diode 83 of FIG. 15, a reverse current flows into the capacitor 35 at the subsequent stage. In the capacitor 35, the current supplied thereto is integrated, and a voltage that is the integrated value is input to the constant voltage regulator 37. Therefore, when a reverse current flows into the capacitor 35, the current is supplied to the constant voltage regulator 37. Therefore, it is difficult to supply a stable voltage as a power source to the amplifier 41 and the digital signal processing unit 42.
[0070]
Therefore, when considering a diode formed between the collector and the base in the transistor 21 in which the terminals T2 and T3 shown in FIG. 3D are connected, the terminal T1 is rectified by the diode. , P substrate 1, collector, base, bulk resistor 6, and current flows through the terminal T 2. Therefore, according to the current flowing through this path, a loss due to the bulk resistor 6 still occurs.
[0071]
Here, even when the collector and the emitter are used in the reverse manner, that is, when the current flows from the collector of the transistor 21 which is a PNP transistor to the base as shown in FIG. Due to the current amplification action, a large current i ′ (amplified current i) flows from the collector to the emitter.
[0072]
However, in this case, since the terminals T2 and T3 are connected (FIG. 3D), a large current i 'flows through the terminal T2 without passing through the bulk resistor 6. Since the current i ′ is obtained by amplifying the current flowing from the collector of the transistor 21 to the base, it is equivalent to being rectified. Therefore, the current i flowing through the collector of the transistor 21 is the current i ″ flowing from the collector to the base. Then, the current i 'flowing from the collector to the emitter is divided and rectified.
[0073]
In this case, the current i ′ is considerably larger than the current i ″. Therefore, the current i ″ flowing through the bulk resistor 6 is smaller than that in the case of FIG. It becomes.
[0074]
From the above, it is best to use the transistor 21 shown in FIG. 3D as the diode used in place of the diode 83.
[0075]
By the way, the transistor 21 in FIG. 3D has a collector corresponding to the anode of the diode connected to the P substrate 1, so that it is necessary to ground and use the collector as an input terminal to which current is input. Therefore, it cannot be provided at the position of the diode 83 shown in FIG.
[0076]
Therefore, in order to enable rectification (and detection) in a state where the collector potential is set to the ground level as a predetermined reference level, the transistor 21 provided in place of the diode 83, that is, a diode having a grounding structure is provided. Are arranged as shown in FIG. 6 to constitute an IC card. In FIG. 6, illustrations other than the resonance circuit including the loop antenna 31 and the capacitor 32 and the transistor 21 are omitted. The illustration of the bulk resistor 6 in the transistor 21 is also omitted.
[0077]
That is, the collector (the output terminal that outputs the rectified current) of the transistor 21 in which the base corresponding to the terminal T2 and the emitter corresponding to the terminal T3 are short-circuited is grounded, and the connection point between the base and the emitter is connected to the resonance circuit. The loop antenna 31 and the capacitor 32 to be configured are connected to a point D out of two connection points C or D.
[0078]
In this way, the transistor 21 as a diode for rectifying and detecting the output of the resonance circuit composed of the loop antenna 31 and the capacitor 32 can be configured on the CMOS process, and further generated by the bulk resistor 6. Loss can be made minute.
[0079]
By the way, the capacitor 38 for changing the resonance frequency of the resonance circuit composed of the loop antenna 31 and the capacitor 32 shown in FIG. 15 is more resonant than the transistor 21 as a diode for rectifying and detecting the output of the resonance circuit. It is necessary to provide it on the circuit side (if the capacitor 38 is provided in the subsequent stage of the transistor 21, the resonance frequency does not change by turning on / off the FET 39). Therefore, when the transistor 21 is used in place of the diode 83, the IC card has a connection point between the base and the emitter of the transistor 21 and a connection between the drain of the FET 39 and the capacitor 32, as shown in FIG. Must be configured by connecting to points. In FIG. 7, illustrations other than the transistor 21, the loop antenna 31, the capacitors 32 and 38, and the FET 39 are omitted.
[0080]
Here, FIG. 8 and FIG. 9 show the configuration of the FET realized on the CMOS. 8 shows the configuration of the N-channel FET, and FIG. 9 shows the configuration of the P-channel FET.
[0081]
As shown in FIG. 8A, the N-channel FET has a P-well (Pwell) and a high-concentration P layer (P) on the top of the P substrate (Psub).+) And two high-concentration N layers (N+) And one high concentration P layer (P+) Is formed, and the high concentration P layer formed on the upper portion of the P substrate and the high concentration P layer formed on the upper portion of the P well are connected, and two high concentration N layers are formed on the upper portion of the P well. The electrodes are arranged so as to be sandwiched.
[0082]
This FET has an electrode as a gate (G), one of two high-concentration N layers as a drain (D), and the other as a source (S), and is represented by a symbol shown in FIG. Is done. As shown in the figure, in the N-channel FET, a parasitic diode is formed between the P substrate and each of the source or drain in such a direction that current flows from the P substrate to the source or drain. Is done.
[0083]
Next, as shown in FIG. 9A, in the P-channel FET, an N well (Nwell) is formed on the P substrate (Psub), and two high-concentration P layers are formed on the N well. (P+) And one high concentration N layer (N+) And an electrode is arranged on the upper part of the N well so as to be sandwiched between two high-concentration P layers.
[0084]
This FET has an electrode as a gate (G), one of two high-concentration P layers as a drain (D), the other as a source (S), and a high-concentration N layer as a back gate (BG). ) As a symbol shown in FIG. As shown in the figure, in the P-channel FET, a parasitic diode is formed between the back gate and the source or drain in such a direction that current flows from the source or drain to the back gate. .
[0085]
Note that parasitic capacitance is also formed in the N-channel and P-channel FETs, but the illustration thereof is omitted in FIGS.
[0086]
Since the FET 39 shown in FIG. 15 is an N-channel FET, when this is replaced with an N-channel FET that can be configured on the CMOS of FIG. 8, the IC card shown in FIG. As shown in FIG.
[0087]
Since the anode of the parasitic diode is connected to the P substrate as shown in FIG. 8B, the anode of the parasitic diode is also connected to the collector of the transistor 21 as shown in FIG. 7B. Therefore, in this case, the transistor 21 and the parasitic diode (the lower one of the two parasitic diodes in FIG. 7B) whose cathode is connected to the source of the FET are connected in parallel.
[0088]
Since the breakdown voltage of the parasitic diode is generally as low as about 5 V, even if the breakdown voltage against the reverse voltage of the transistor 21 as a diode, that is, the breakdown voltage is high, the connection point between the base and emitter of the transistor 21 is high. When a high reverse voltage is applied to the connection point with the source of the FET, current flows from the cathode to the anode of the parasitic diode, and as a result, rectification is not performed.
[0089]
Therefore, in order to prevent the parasitic diode from being connected in parallel with the transistor 21, as shown in FIG. 10, one end of the capacitor 38 that is not connected to the FET 39 is connected to the capacitor 32 and the transistor 21. By connecting to the point and connecting the source of the FET 39 to the ground, that is, the P substrate, the IC card is configured so that the capacitor 38 is connected only in parallel with the capacitor 32 in parallel. In FIG. 10, illustrations other than the transistor 21 (and the bulk resistor 6), the loop antenna 31, the capacitors 32, 35, and 36, the constant voltage regulator 37, the capacitor 38, and the FET 39 are omitted.
[0090]
In this case, considering the path of FET 39, P substrate, points H and F, capacitor 35, and points E and C when FET 39 is turned on, the path is short-circuited in terms of alternating current. Further, since the capacitance of the smoothing capacitor 35 is sufficiently large, the capacitor 38 is equivalent to being connected in parallel with the capacitor 32 in an AC manner. Therefore, in this case, the resonance frequency can be changed by turning on / off the FET 39.
[0091]
Next, a description will be given of a case where the diode groups 81 and 82 constituting the IC card protection circuit in FIG. 15 described above are replaced with the diodes that can be constituted by the CMOS shown in FIGS.
[0092]
The diode groups 81 and 82 are applied in the forward direction with a certain level of voltage required to protect the IC card (here, it is set to 3.5 V as described above, and this voltage is hereinafter referred to as a protection voltage as appropriate). It is necessary to turn on only in the case of a single diode, and further, the voltage drop of one diode (voltage drop when a current flows in the forward direction) is about 0.7 V. It is difficult to connect a plurality of diodes in series. Therefore, the diodes used for the diode groups 81 and 82 need to have an anode and a cathode that can take a potential different from the potential of the P substrate.
[0093]
A diode composed of CMOS, whose anode and cathode can take a potential different from that of the P substrate, is only the one shown in FIG. 3 (B) described above. Consider a group of connected diodes.
[0094]
In the case where the transistor 21 illustrated in FIG. 3B can be a diode in which the potential of the anode and the cathode is not limited, as described above, the PN junction between the emitter and the base is used as the diode. Is the case. Thus, when a plurality of PNP transistors 21 are prepared and the bases of the transistors 21 are connected to the emitters of the other transistors 21 to connect the transistors 21 in multiple stages, the result is as shown in FIG. In FIG. 11, illustration of the bulk resistor 6 is omitted.
[0095]
FIG. 11A shows the case where the transistor group 82 in FIG. 15 is configured by a plurality of transistors 21, and FIG. 11B shows the case where the transistor group 81 in FIG. 15 is configured by a plurality of transistors 21. Shows the case. Note that, as shown in FIG. 3B, the collector of the transistor 21 needs to be at the potential of the P substrate. Therefore, the collectors of the transistors 21 constituting the transistor group shown in FIG. It is set to the potential of the substrate (here, it is grounded).
[0096]
In the case shown in FIG. 11A, the voltage at the terminal Ti (terminal connected to the emitter of the transistor 21 at the front stage) with respect to the terminal To (terminal connected to the base of the transistor 21 at the last stage) is the transistor When the number of transistors 21 connected in multiple stages is equal to the voltage drop (for example, about 0.7 V) generated between the emitter and base of the transistor 21, the terminal Ti is connected via the emitter and base of the transistor 21 connected in multiple stages. Thus, a current (bypass current) flows through the terminal To, and the voltage at the terminal Ti with respect to the terminal To is equal to or lower than the protection voltage (= voltage drop generated between the emitter and base of the transistor 21 × the number of transistors 21 connected in multiple stages). Limited to
[0097]
In this case, since the transistor 21 is turned on, a current flows from the emitter to the collector, and a loss occurs in the bulk resistor 6 (not shown in FIG. 11A). There is no problem because it is.
[0098]
On the other hand, in the case shown in FIG. 11B, as indicated by an arrow in the figure, the terminal To is connected from the P substrate through the collector and base of the transistor 21 at the final stage, that is, through one PN junction. A path through which current can flow is formed. Therefore, in this case, when the potential of the terminal To becomes lower than the ground level by a voltage drop (for example, about 0.7 V) between the collector and base of the transistor 21 at the final stage, the voltage of the terminal Ti with respect to the terminal To. Even if the voltage is not higher than the protection voltage (in this case, about 3.5 V here), the current flows from the P substrate to the terminal To, so that the protection works at a voltage that does not require protection. Loss will occur.
[0099]
From the above, the diode group shown in FIG. 11A can be used in place of the diode group 82 in FIG. 15, but the diode group shown in FIG. 11B is replaced with the diode group 81 in FIG. It is not preferable to use them.
[0100]
By the way, in the IC card, as shown in FIG. 15, diode groups 81 and 82 constituting a protection circuit are provided after the resonance circuit including the loop antenna 31 and the capacitor 32 (protecting in combination with the resonance circuit). Circuit is provided).
[0101]
In the case shown in FIG. 15, the positive or negative polarity output current of the resonance circuit composed of the loop antenna 31 and the capacitor 32 is bypassed by the diode group 82 or 81, that is, the resonance circuit of the resonance circuit. By bypassing both positive and negative polarities of the output current, the peak value of the output voltage is limited to a predetermined value or less. Even when only one of the positive and negative polarities is bypassed, the voltage of the other polarity as well as the voltage of the other polarity is subordinately limited.
[0102]
Therefore, limiting the output voltage of the resonant circuit to the protection voltage or less can be performed by providing either one of the diode groups 81 and 82 shown in FIG. 15 or not.
[0103]
Therefore, here, instead of the diode groups 81 and 82 in FIG. 15, the diode group (transistor group) shown in FIG. 11A that bypasses only the positive polarity output current of the resonance circuit is provided. To. By doing in this way, the diode group which comprises the protection circuit which restrict | limits the output voltage of the resonance circuit comprised by the loop antenna 31 and the capacitor | condenser 32 to below a protection voltage can be comprised by CMOS.
[0104]
Next, in place of the diode groups 81 and 82 in FIG. 15, as described above, the transistor group 34 similar to the diode group (transistor group) shown in FIG. 11A (however, the bulk resistance is not shown). The IC card provided with is as shown in FIG. In the figure, illustrations other than the loop antenna 31, capacitor 32, resistor 33, transistor group 34, and diode 83 are omitted.
[0105]
In this case, the transistor group 34 is provided after the resonance circuit composed of the loop antenna 31 and the capacitor 32 and before the rectification / detection diode 83. The applied voltage is an AC voltage. Therefore, even if the voltage at the point I with respect to the point J is not equal to or higher than the protection voltage, as shown by the arrows in FIG. And a loss current flows through the collector.
[0106]
In order to prevent this, a protection circuit composed of the resistor 33 and the transistor group 34 may be provided in the subsequent stage of the diode 83 so that the voltage applied thereto becomes a DC voltage.
[0107]
FIG. 13 shows the configuration of the first embodiment of the IC card configured to satisfy the above conditions. In the figure, portions corresponding to those in FIG. 15 are denoted by the same reference numerals.
[0108]
The collector of the transistor 21 connected to the base and the emitter, which is provided in place of the rectifying / detecting diode 83 in FIG. 15, is grounded, and the connection point between the base and the emitter is the loop antenna 31. A connection point D with the capacitor 32 is connected. Further, one end of a capacitor 38 for changing the resonance frequency of the resonance circuit composed of the loop antenna 31 and the capacitor 32 is connected to the point D, and the drain of the FET 39 is connected to the other end. The source of the FET 39 is grounded (connected to the P substrate), and its gate is connected to the digital signal processing unit 42 as in FIG.
[0109]
  A protection circuit composed of a resistor 33 and a transistor group 34 instead of the protection circuit composed of the resistor 33 and the diode groups 81 and 82 in FIG. 15 is provided in the subsequent stage of the rectifying and detecting transistor 21, and one end of the resistor 33 is The point C or D between the loop antenna 31 and the capacitor 32CConnected to (I). The other end of the resistor 33 is connected to the emitter of the foremost transistor (PNP transistor) constituting the transistor group 34, and the base of the final stage transistor (PNP transistor) is grounded.
[0110]
Note that, for example, a voltage drop of 0.7 V is generated between the emitter and base of each transistor constituting the transistor group 34, and the transistor group 34 is constituted by, for example, five transistors (PNP transistors). Has been. Accordingly, the protection circuit constituted by the resistor 33 and the transistor group 34 is connected to the connection points C and D of the loop antenna 31 and the capacitor 32 similarly to the protection circuit constituted by the resistor 33 and the diode groups 81 and 82 in FIG. It is designed to limit the potential difference between the two.
[0111]
In the IC card configured as described above, for example, when an electromagnetic wave is radiated from a reader / writer as shown in FIG. 15, the loop antenna 31 has a magnetic flux linked to the electromagnetic field (magnetic flux). Counter electromotive force is generated in accordance with the change in the magnetic field (change in the magnetic field). Of the voltages generated in this manner, a voltage in a predetermined frequency band centered on the resonance frequency of the resonance circuit constituted by the loop antenna 31 and the capacitor 32 is efficiently passed to the subsequent block.
[0112]
Then, the signal that has passed through the resonance circuit composed of the loop antenna 31 and the capacitor 32 is rectified without causing a large loss through the transistor 21, and the ripple is removed through the smoothing capacitor 35. The The signal from which the ripple has been removed is supplied to the constant voltage regulator 37, where it is stabilized to a predetermined constant voltage VDD. The voltage VDD is supplied to the amplifier 41 and the digital signal processing unit 42 as a power source.
[0113]
As described above, after the power is supplied to the amplifier 41 and the digital signal processing unit 42 and the operation becomes possible, the signal that has passed through the resonance circuit including the loop antenna 31 and the capacitor 32 is converted into a transistor The signal is detected by passing through 21 and output to the digital signal processing unit 42 via the capacitor 40 and the amplifier 41. Thereafter, the digital signal processing unit 42 performs the same processing as in FIG. 15 described above.
[0114]
When the data read process is performed, a voltage is applied to the gate of the FET 39 corresponding to the data read from the nonvolatile memory 43 as in the case described above. In this case, the FET 39 Is turned on, one end of the capacitor 38 connected to the FET 39 is connected to the capacitor 32 via the FET 39, the substrate, the point F, the capacitor 35, the points F, and I that are AC-shorted. Is connected to a point C which is one end of the. That is, in this case, the capacitor 38 is equivalent to being connected in parallel with the capacitor 32 in an AC manner. Therefore, the resonance frequency of the resonance circuit composed of the loop antenna 31 and the capacitor 32 is changed.
[0115]
In addition, when the IC card is brought extremely close to the reader / writer, and a large current is output from the resonance circuit composed of the loop antenna 31 and the coil 32, that is, between the points I and J, the protection voltage is exceeded. Is applied, current flows from the emitter to the base of each transistor constituting the transistor group 34 (and current also flows from the emitter to the collector), and the peak value of the output voltage of the resonance circuit is limited. Is done. That is, when a large current is output from the resonance circuit including the loop antenna 31 and the coil 32, a part of the current flows as a bypass current to the resistor 33 and the transistor group 34, and the peak value of the output voltage of the resonance circuit. Is limited.
[0116]
Next, FIG. 14 shows the configuration of a second embodiment of the IC card of the present invention. In the figure, portions corresponding to those in FIG. 13 are denoted by the same reference numerals. That is, this IC card is provided with a P-channel FET 51 instead of the N-channel FET 39, and its source is not grounded but is connected to the output terminal of the constant voltage regulator 37. It is constructed in the same way as the card.
[0117]
In this case, considering the path of FET 51, point G, capacitor 36, points H and F, capacitor 35, and points E, I and C when FET 51 is turned on, this path is short-circuited in terms of alternating current. Since the capacitance of the bypass capacitor 36 is sufficiently large like the smoothing capacitor 35 described with reference to FIG. 10, the capacitor 38 is connected in parallel with the capacitor 32 in an AC manner. Become equivalent. Accordingly, also in this case, the resonance frequency can be changed by turning on / off the FET 51.
[0118]
As described above, the transistor 21 as the diode for rectification and detection and the transistor group 34 as the diode group constituting the protection circuit can be realized on the CMOS, so that the IC card is configured by a single chip CMOS. It becomes possible to do.
[0119]
The IC card of the present invention has been described above. This IC card is a system for managing input / output to a room, for example, a commuter pass in an automatic ticket gate system, and a system for managing visitors at a lift landing at a ski resort. It is applicable to others.
[0120]
In this embodiment, the IC card is provided with the constant voltage regulator 37 and is supplied with power from the reader / writer. However, it is also possible to incorporate power in the IC card. .
[0121]
In the present embodiment, the case where the polarity of the CMOS substrate is the P channel has been described. However, the polarity may be the N channel. In this case, as described above, the polarity in the above description is All are just the opposite.
[0122]
That is, for example, the voltage VDD output from the constant voltage regulator 37 is a positive voltage in the case of FIGS. 13 and 14, but a negative voltage when the polarity of the substrate is N channel.
[0123]
Further, the transistors constituting the transistor group 34 constituting the protection circuit are PNP transistors in the case of FIG. 13 and FIG. 14, but are NPN transistors when the substrate polarity is N channel, and therefore the loop antenna 31. By bypassing only the negative polarity output current of the resonance circuit composed of the capacitor 32, the peak value of the output voltage is limited to a predetermined value or less.
[0124]
The rectifying / detecting transistor 21 is a PNP transistor in the case of FIGS. 13 and 14, but is an NPN transistor when the polarity of the substrate is N-channel.
[0125]
【The invention's effect】
As above,The present inventionSince it can be configured on a single-chip CMOS, it can be reduced in size and price.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first diode that can be realized on a CMOS process when a substrate is a P-channel.
FIG. 2 is a diagram showing a second diode that can be realized on a CMOS process when the substrate is a P-channel.
FIG. 3 is a diagram showing a third diode that can be realized on a CMOS process when the substrate is a P-channel.
4 is a circuit diagram illustrating a configuration example of an IC card when the circuit of FIG. 3B is used.
FIG. 5 is a diagram for explaining rectification performed in the circuit of FIG.
6 is a circuit diagram illustrating a configuration example of an IC card when the circuit of FIG. 3D is used.
FIG. 7 is a circuit diagram for explaining a position where a parasitic diode is parasitic when FET 39 is formed of CMOS.
FIG. 8 is a diagram showing a configuration of an N-channel FET.
FIG. 9 is a diagram showing a configuration of a P-channel FET.
FIG. 10 is a circuit diagram showing a configuration example of an IC card that is not affected by the parasitic diode of the FET 39;
11 illustrates a transistor group in which the transistors in FIG. 3B are connected in multiple stages.
12 is a diagram for explaining a loss current that flows when a protection circuit including a resistor 33 and a transistor group is provided in the preceding stage of a diode 83; FIG.
FIG. 13 is a circuit diagram showing the configuration of the first embodiment of the IC card of the present invention.
FIG. 14 is a circuit diagram showing a configuration of a second embodiment of the IC card of the present invention.
FIG. 15 is a diagram showing a configuration of an example of a conventional contactless card system (IC card and reader / writer).
16 is a flowchart for explaining the operation of the reader / writer of FIG.
17 is a flowchart for explaining the operation of the IC card of FIG.
[Explanation of symbols]
1 P substrate (P layer substrate)
2 N well
3 High concentration P layer
4 High concentration N layer
5 Diode
6 Bulk resistance
11 P-well
12 High concentration P layer
13 Diode
21 PNP transistor
31 loop antenna
32 capacitors
33 Resistance
34 Transistor group
35, 36 capacitors
37 constant voltage regulator
38 capacitors
39 N-channel FET
40 capacitors
41 amplifiers
42 Digital signal processor
43 Nonvolatile memory
51 P-channel FET
81,82 Diode group
83 Diode
91 Host computer
92 Digital signal processor
93 Carrier generator
94 amplifier
95 resistance
96 capacitors
97 loop antenna
98 diode
99 capacitors
100 amplifiers

Claims (11)

電磁波を受信する受信部と、前記受信部に接続された半導体集積回路とを有するＩＣカードにおいて、
前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記受信部の出力電流を整流する、 CMOS のプロセス上で形成された対接地構造のダイオードで構成される整流手段と、
前記整流手段の出力から、電源電圧となる信号を生成する生成手段と、
前記整流手段の出力に対応して、所定の処理を実行する実行手段と、
前記整流手段の後段に設けられた、エミッタとベースが前記Ｐ極性またはＮ極性のサブストレートの電位と異なる電位をとるトランジスタにより構成され、前記受信部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記受信部の出力電圧のピーク値を所定値以下に制限する保護回路と
を備え、
前記整流手段、前記生成手段、前記実行手段、および前記保護回路は、前記 CMOS のプロセスで前記半導体集積回路上に構成されている
ことを特徴とするＩＣカード。In an IC card having a receiving unit for receiving electromagnetic waves and a semiconductor integrated circuit connected to the receiving unit,
A pair formed on a CMOS process for rectifying the output current of the receiving unit using a P-polarity or N-polar substrate of the semiconductor integrated circuit or a well having the same polarity as the substrate as one pole of a PN junction. Rectifying means comprising a grounded diode;
Generating means for generating a signal to be a power supply voltage from the output of the rectifying means;
Execution means for executing predetermined processing in response to the output of the rectifying means;
The emitter and base provided at the subsequent stage of the rectifying means are configured by a transistor having a potential different from the potential of the P-polarity or N-polarity substrate, and the output current of the receiving unit is either positive or negative A protection circuit that limits the peak value of the output voltage of the receiver to a predetermined value or less by bypassing only one of the polarities;
Said rectifying means, said generating means, said execution means, and said protection circuit, IC card, characterized in that it is configured on the semiconductor integrated circuit in the CMOS process. 前記整流手段は、
Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成されたダイオード、
またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成されたダイオード
である
ことを特徴とする請求項１に記載のＩＣカード。The rectifying means includes
A diode composed of a PN junction between a P-polar substrate and an N-well;
2. The IC card according to claim 1, wherein the IC card is a diode composed of a PN junction between an N-polar substrate and a P-well. 前記整流手段は、
Ｐ極性のサブストレートの上部に形成されたＰウェルと、そのＰウェルの上部に形成された高濃度Ｎ層とのＰＮ接合の部分で構成されたダイオード、
またはＮ極性のサブストレートの上部に形成されたＮウェルと、そのＮウェルの上部に形成された高濃度Ｐ層とのＰＮ接合の部分で構成されたダイオード
である
ことを特徴とする請求項１に記載のＩＣカード。The rectifying means includes
A diode composed of a PN junction portion between a P-well formed on the P-polar substrate and a high-concentration N layer formed on the P-well;
Or a diode composed of a PN junction portion of an N well formed on an N-polar substrate and a high-concentration P layer formed on the N well. IC card according to. 前記整流手段は、
Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｎウェルの上部に形成された高濃度Ｐ層と前記ＮウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成され、
またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｐウェルの上部に形成された高濃度Ｎ層と前記ＰウェルとのＰＮ接合の部分で構成された第２のダイオードから構成される
ことを特徴とする請求項１に記載のＩＣカード。The rectifying means includes
A first diode composed of a PN junction portion of a P-polar substrate and an N well, and a PN junction portion of a high-concentration P layer formed on the N well and the N well. And a second diode,
Or a first diode composed of a PN junction between an N-polar substrate and a P-well, and a PN junction between a high-concentration N layer formed on the P-well and the P-well. The IC card according to claim 1, wherein the IC card is configured of a second diode. 前記受信部は、アンテナとコンデンサとが並列に接続された共振回路で構成される
ことを特徴とする請求項１に記載のＩＣカード。2. The IC card according to claim 1, wherein the receiving unit includes a resonance circuit in which an antenna and a capacitor are connected in parallel. 前記保護回路は、前記トランジスタを多段接続することにより構成される
ことを特徴とする請求項１に記載のＩＣカード。The IC card according to claim 1, wherein the protection circuit is configured by connecting the transistors in multiple stages. 電磁波を受信する受信部に接続される半導体集積回路において、
前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記受信部の出力電流を整流する、 CMOS のプロセス上で形成された対接地構造のダイオードで構成される整流手段と、
前記整流手段の出力から、電源電圧となる信号を生成する生成手段と、
前記整流手段の出力に対応して、所定の処理を実行する実行手段と、
前記整流手段の後段に設けられた、エミッタとベースが前記Ｐ極性またはＮ極性のサブ ストレートの電位と異なる電位をとるトランジスタにより構成され、前記受信部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記受信部の出力電圧のピーク値を所定値以下に制限する保護回路と
を備え、
前記整流手段、前記生成手段、前記実行手段、および前記保護回路は、前記 CMOS のプロセスで前記半導体集積回路上に構成されている
ことを特徴とする半導体集積回路。In a semiconductor integrated circuit connected to a receiving unit that receives electromagnetic waves,
A pair formed on a CMOS process for rectifying the output current of the receiving unit using a P-polarity or N-polar substrate of the semiconductor integrated circuit or a well having the same polarity as the substrate as one pole of a PN junction. Rectifying means comprising a grounded diode;
Generating means for generating a signal to be a power supply voltage from the output of the rectifying means;
Execution means for executing predetermined processing in response to the output of the rectifying means;
The emitter and base provided at the subsequent stage of the rectifying means are configured by a transistor having a potential different from the potential of the P-polarity or N-polarity substrate, and the output current of the receiving unit is either positive or negative A protection circuit that limits the peak value of the output voltage of the receiver to a predetermined value or less by bypassing only one of the polarities;
Said rectifying means, said generating means, said execution means, and said protection circuit, a semiconductor integrated circuit, characterized by being configured to the semiconductor integrated circuit in the CMOS process. 前記整流手段は、
Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成されたダイオード、
またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成されたダイオード
である
ことを特徴とする請求項７に記載の半導体集積回路。The rectifying means includes
A diode composed of a PN junction between a P-polar substrate and an N-well;
The semiconductor integrated circuit according to claim 7, wherein the semiconductor integrated circuit is a diode composed of a PN junction between an N-polar substrate and a P-well. 前記整流手段は、
Ｐ極性のサブストレートの上部に形成されたＰウェルと、そのＰウェルの上部に形成された高濃度Ｎ層とのＰＮ接合の部分で構成されたダイオード、
またはＮ極性のサブストレートの上部に形成されたＮウェルと、そのＮウェルの上部に形成された高濃度Ｐ層とのＰＮ接合の部分で構成されたダイオード
である
ことを特徴とする請求項７に記載の半導体集積回路。The rectifying means includes
A diode composed of a PN junction portion between a P-well formed on the P-polar substrate and a high-concentration N layer formed on the P-well;
Or a diode composed of a PN junction between an N-well formed on an N-polar substrate and a high-concentration P layer formed on the N-well. A semiconductor integrated circuit according to 1. 前記整流手段は、
Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｎウェルの上部に形成された高濃度Ｐ層と前記ＮウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成され、
またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｐウェルの上部に形成された高濃度Ｎ層と前記ＰウェルとのＰＮ接合の部分で構成された第２のダイオードから構成される
ことを特徴とする請求項７に記載の半導体集積回路。The rectifying means includes
A first diode composed of a PN junction portion of a P-polar substrate and an N well, and a PN junction portion of a high-concentration P layer formed on the N well and the N well. And a second diode,
Or a first diode composed of a PN junction portion of an N-polar substrate and a P well, and a PN junction portion of a high-concentration N layer formed on the P well and the P well. The semiconductor integrated circuit according to claim 7, wherein the semiconductor integrated circuit is configured of a second diode. 前記保護回路は、前記トランジスタを多段接続することにより構成される
ことを特徴とする請求項７に記載の半導体集積回路。The semiconductor integrated circuit according to claim 7, wherein the protection circuit is configured by connecting the transistors in multiple stages.
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