JP3805830B2 - Non-volatile memory - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリに関し、特に不揮発性メモリに内蔵されるチャージポンプ回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
電気的一括消去型ＥＥＰＲＯＭは、チップに形成されたメモリセルの全てを一括して、又はチップに形成されたメモリセルのうち、あるひとまとまりのメモリセル群を一括して電気的に消去する機能を持つ不揮発性記憶装置である。
このような一括消去型ＥＥＰＲＯＭに関しては、１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜153 、１９８７年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナル オブ ソリッドステート サーキッツ，第２３巻第５号（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23(1988) pp.1157-1163)に記載されている。
【０００３】
１９８７年の国際電子デバイス会議(International ElectronDevice Meeting)において発表された電気的一括消去型ＥＥＰＲＯＭのメモリセルは、通常のＥＰＲＯＭのメモリセルとよく似た構造を有している。すなわち、メモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ又は単にトランジスタと称する）により構成され、情報は実質的にしきい値電圧の変化としてトランジスタに保持される。上記メモリセルへの情報の書き込み動作は、ＥＰＲＯＭのそれと同様である。
【０００４】
すなわち、書き込み動作は、ドレイン電極に接続されたドレイン領域の近傍で発生させたホットキャリアをフローティングゲートに注入することにより行われる。この書き込み動作により記憶トランジスタは、そのコントロールゲートからみたしきい値電圧が、書き込み動作を行わなかった記憶トランジスタに比べ高くなる。
【０００５】
消去動作においては、コントロールゲートを接地し、ソース電極に高電圧を印加することによりフローティングゲートとソース電極に接続されたソース領域との間に高電界が発生され、薄い酸化膜を通したトンネル現象を利用してフローティングゲートに蓄積された電子がソース領域を介してソース電極に引き抜かれる。これにより、記憶情報の消去が行われる。すなわち、消去動作により記憶トランジスタはそのコントロールゲートからみたしきい値電圧が低くなる。
【０００６】
読み出し動作におていは、上記メモリセルに対して弱い書き込み、すなわち、フローティングゲートに対して不所望なキャリアの注入が行われないように、ドレイン電極及びコントロールゲートに印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレイン電極に印加されるとともに、コントロールゲートに５Ｖ程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“０”，“１”を判定する。
【０００７】
【発明が解決しようとする課題】
上記のような不揮発性のメモリセルに対する消去動作や書き込み動作には、比較的大きな電圧を必要とし、これとともに過消去や過書き込みを防止するためにコントロールゲートが接続されるワード線の電位を消去量（しいき値電圧）や書き込み量（しきい値電圧）に対応して設定し、上記メモリセルの消去ベリファイ及び書き込みベリファイを行うことが必要とされる。これらの消去動作、書き込み動作及びそのベリファイ及び読み出し動作のためには、それぞれの動作モードに対応した多種類の電圧が必要である。このような多種類の電圧を外部端子から供給するようにすると、電源装置が複雑となり、かつ電源端子が増大するので不揮発性メモリの使い勝手が極めて悪くなる。
【０００８】
そこで、ダイナミック型ＲＡＭの基板バックバイアス電圧発生回路として利用されているチャージポンプ回路を用いて、上記動作電圧を内部回路で形成することを考えた。この場合、ダイナミック型ＲＡＭに使用されているチャージポンプ回路は、もともとが基板電圧を一定の幅の負電圧に保つようにすればよく、そのままでは上記不揮発性メモリでの各種動作電圧を形成するに利用できないという問題を有することが判明した。つまり、不揮発性メモリでは、上記のようにワード線の選択レベルがメモリセルの書き込み量、あるいは消去量及び記憶される情報の“０”，“１”を判定するのに重要な役割を持つため、高い精度で安定した電圧にすることが必要であるからである。そして、電源投入されている間一定の基板バックバイアス電圧を定常的に形成するものではなく、電源が投入された状態であって、かつ、上記書き込みや消去モードとされたときに対応して動作され、できるだけ短い時間内に所望の電圧を発生させることが必要とされる。
【０００９】
この発明の目的は、高精度の内部動作電圧を形成することが可能なチャージポンプ回路を備えた不揮発性メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせる。
【００１１】
【発明の実施の形態】
図１には、この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、不揮発性メモリを構成する他の回路ブロックとともに、単結晶シリコンのような１個の半導体基板上において形成される。
【００１２】
この実施例の電圧発生回路は、特に制限されないが、３．３Ｖのような電源電圧ＶＣＣと、それに基づいて形成されたパルス信号とを用いて、上記電源電圧ＶＣＣより高くされた昇圧電圧を形成する。この出力電圧は、後述するようなフラッシュＥＥＰＲＯＭの消去動作において利用される。この実施例の電圧発生回路は、出力電圧の高精度制御と高速応答性とを実現するために、プリチャージ電源回路と主電源回路とからなる２つの電源回路から構成される。
【００１３】
プリチャージ電源回路と主電源回路とは、互いに類似する各回路から構成される。２つの電源回路の相違は、第１にプリチャージ電源回路が電流供給能力が比較的大きくされるのに対して、主電源回路の電流供給能力は比較的小さくされる。上記２つの電源回路の相違は、第２にプリチャージ電源回路で形成されるプリチャージ電圧は、出力電圧に対して若干低い電圧に設定され、主電源回路は上記消去動作に必要な例えば１２Ｖのような所望の動作電圧に設定される。
【００１４】
上記プリチャージ電源回路は、上記プリチャージ電圧を形成するためにチャージポンプ回路からなる昇圧回路と、かかる昇圧回路の昇圧電圧が上記プリチャージ電圧に到達することを検出し、昇圧電圧がプリチャージ電圧より低いときにはかかるチャージポンプ回路を動作させ、昇圧電圧がプリチャージ電圧より高くなると上記チャージポンプ回路の動作を停止させて昇圧電圧が所望のプリチャージ電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的大きなサイズにされ、かつ、ブートストラップ動作により昇圧された電圧を形成するキャパシタが大きい容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が大きくされる。
【００１５】
上記主電源回路は、上記出力電圧を形成するためにチャージポンプ回路からなる昇圧回路と、かかる昇圧回路の昇圧電圧が上記所望の出力電圧に到達することを検出し、昇圧電圧が所望の出力電圧より低いときにはかかるチャージポンプ回路を動作させ、昇圧電圧が所望の出力電圧より高くなると上記チャージポンプ回路の動作を停止させて昇圧電圧が所望の出力電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、ブートストラップ動作により昇圧された電圧を形成するキャパシタが小さな容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が小さくされる。上記主電源回路側は、プリチャージ電源回路において、昇圧電圧がプリチャージ電圧に到達した後に上記昇圧回路のチャージポンプ動作を開始させるようにしてもよい。
【００１６】
上記プリチャージ電源回路により形成されるプリチャージ電圧と、上記主電源回路により形成される出力電圧とは、上記のように異なる電圧とされる。それ故、２つの電源回路の出力は定常的に接続されるのではなく、プリチャージ回路を介して接続される。つまり、電源出力がプリチャージ電圧に到達するまでの間、上記プリチャージ回路を構成するスイッチがオン状態となり、プリチャージ電源回路で形成された昇圧電圧が電源出力側に伝えられる。そして、電源出力が上記プリチャージ電圧に到達すると、上記プリチャージ回路のスイッチがオフ状態にされて、上記プリチャージ電源回路が電源出力から切り離されるとともに、特に制限されないが、低消費電力化のためにプリチャージ電源回路のチャージポンプ回路の動作そのものも停止させられる。
【００１７】
これにより、第２図の動作波形図に示すように、例えば消去動作モードが指示されて、基準電圧発生回路により発生される基準電圧（１）が所定電位に立ち上がり、プリチャージ電源制御信号（４）がハイレベルにされると、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその昇圧電圧が段階的に高くされる。このとき、プリチャージ電源回路の昇圧回路は、上記のように電流供給能力が大きくされているから、１回当たりのチャージポンプ動作による電圧の変化が大きくされる。この結果、所望のプリチャージ電圧に到達するまでのクロック数が少なく、言い換えるならば、プリチャージ電圧までの立ち上がりを高速にできる。
【００１８】
このとき、プリチャージ回路を構成するスイッチがオン状態にされているので、上記プリチャージ電源回路の昇圧電圧がそのまま電源出力（９）として出力される。このとき、スイッチが後述するようなＭＯＳＦＥＴにより構成されているために、プリチャージ電源回路の昇圧電圧がかかるＭＯＳＦＥＴのしきい値電圧分だけレベル低下させられて伝えられる。このため、上記プリチャージ電源回路がプリチャージ電圧に対して、プリチャージ回路を介した電源出力（９）は上記しきい値電圧分だけ低くされている。
【００１９】
プリチャージ電源回路は、昇圧電圧が上記プリチャージ電圧に到達すると電源出力電位制御回路がこれを検出して、上記プリチャージ電源制御信号（４）がロウレベルにされて上記チャージポンプ動作が停止させられる。これとともに上記プリチャージ回路のスイッチがオフ状態にされる。それ故、プリチャージ電源回路のプリチャージ電圧は、リーク電流等により低下させられる。
【００２０】
上記プリチャージ電源回路の動作停止を受けて、主電源制御信号（５）がハイレベルになり、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその昇圧電圧が段階的に高くされる。このとき、主電源回路の昇圧回路は、上記のように電流供給能力が小さくされているから、１回当たりのチャージポンプ動作による電圧の変化が小さくされる。この結果、所望の出力電圧に対して高い精度で到達することができる。上記のように１回のチャージポンプ動作による電圧変化は小さいが、上記プリチャージ動作により主電源回路による電圧変化幅が小さくされているから、上記のように１回のチャージポンプ動作による電圧変化は小さくとも、上記所望の出力電圧を得るのに要する時間は短くできる。
【００２１】
主電源回路は、昇圧電圧が上記所望の出力電圧に到達すると電源出力電位制御回路がこれを検出して、上記主電源制御信号（５）をロウレベルにして上記チャージポンプ動作を停止させる。同図では省略されているが、消去動作により費やされる電流によって上記出力電圧が低下したなら、電源出力電位制御回路がこれを検出して、上記主電源制御信号（５）をハイレベルにして上記チャージポンプ動作を再開し、上記所望の出力電圧に回復すると上記チャージポンプ動作を停止させるという制御動作によって一定の出力電圧を形成する。このような制御動作においても、上記のように１回当たりのチャージポンプ動作による電圧の変化が小さいから高い精度での所望の出力電圧を維持することができる。
【００２２】
消去モードの終了により、主電源制御信号（５）がロウレベルにされると、かかる電圧発生回路の動作が停止させられる。これにより、電源出力（９）は、リーク電流等により低下させられる。
【００２３】
図３には、図１の電圧発生回路をより詳細に説明するためのブロック図が示されている。プリチャージ電源回路は、バイアス回路１、逓倍回路１、正電圧電源制御信号発生回路１及び正電圧昇圧回路１から構成される。バイアス回路１は、逓倍回路１及び正電圧電源制御信号発生回路１の動作に必要なバイアス電圧を形成する。主電源回路は、バイアス回路２、逓倍回路２、正電圧電源制御信号発生回路２及び正電圧昇圧回路２から構成される。バイアス回路２は、逓倍回路２及び正電圧電源制御信号発生回路２の動作に必要なバイアス電圧を形成する。正電圧昇圧回路１と２は、順相クロック信号と逆相クロック信号と出力制御信号とによりチャージポンプ動作を間欠的に行うようにされる。同図には、基準電圧発生回路は省略されている。
【００２４】
図４には、図３に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図の各回路ブロックは、上記プリチャージ電源回路と主電源回路に対して素子定数等を除いて回路形式が同一のものが用いられることを示している。なお、同図ではＰチャンネル型ＭＯＳＦＥＴに対して、そのチャンネル部分に矢印を付することにより、Ｎチャンネル型ＭＯＳＦＥＴと区別されている。このことは、以下の図面においても同様である。
【００２５】
同図（Ａ）は、正電圧昇圧回路ブロックが示されている。電源出力制御信号により２つのナンドゲート回路を制御し、かかる２つのナンドゲート回路が開いたときに順相のクロック信号と逆相のクロック信号を取り込むようにして、チャージポンプ動作を上記電圧出力制御信号に対応して間欠的に行うようにされる。チャージポンプ回路は、正電圧昇圧出力を得るものであるために、電源電圧を基準にして、ダイオード（又はダイオード接続されたＭＯＳＦＥＴ）とキャパシタとから構成され、キャパシタに対して順相クロック信号と逆相クロック信号を順に供給するようにされる。
【００２６】
上記ナンドゲート回路の出力には、駆動用のインバータ回路が設けられ、この駆動回路を構成するＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキャパシタの容量値が、上記出力電流供給能力に対応してプリチャージ電源回路のものは大きく、主電源回路のものは小さく形成される。また、プリチャージ電源回路は、上記ダイオードとキャパシタの段数がプリチャージ電圧が上記主電源回路により形成される出力電圧に対して小さくされることに対応して上記主電源回路のものに比べて少ない数とされる。
【００２７】
同図（Ｂ）は、正電圧逓倍回路が示されている。この逓倍回路は、実質的に昇圧電圧をレベルシフトする作用を行う。つまり、昇圧電圧が所望のプリチャージ電圧や出力電圧に到達したことを検出する場合、電圧比較回路を用いるようにするものであるが、上記プリチャージ電圧や出力電圧そのものを直接的に比較することは、動作電圧の関係から不可能であるので、電源電圧ＶＣＣ以下の低い電圧にレベルシフトされたレベルセンス信号を得るためのものである。
【００２８】
この実施例では、ドレインとゲートとが接続されてダイオード形態にされたｎ−１個のＰチャンネル型ＭＯＳＦＥＴの一端側に昇圧出力が印加され、他端側にはｎ個目のＰチャンネル型ＭＯＳＦＥＴとして基準電圧が印加される。そして、かかるＭＯＳＦＥＴのドレインと接地電位との間には、そのゲートに接地電位が印加されたＰチャンネル型ＭＯＳＦＥＴとゲートにバイアス電圧が印加されたＮチャンネル型ＭＯＳＦＥＴが設けられる。上記ｎ番目のＰチャンネル型ＭＯＳＦＥＴのドレイン側からレベルセンス信号を得るものである。
【００２９】
上記接地電位がゲートに印加されたｎ＋１番目のＰチャンネル型ＭＯＳＦＥＴのゲート，ソース間電圧Ｖgsがレベルセンス電位とされる。上からｎ−１番目のｎ−１個のＰチャンネル型ＭＯＳＦＥＴは、ダイオード接続されているので、それぞれのゲート，ソース間電圧Ｖgsは、ゲート，ドレイン間電圧Ｖdsと等しくされる。したがって、基準電圧がゲートに印加されたＰチャンネル型ＭＯＳＦＥＴのドレイン電圧Ｖd がレベルセンス電位であり、ソース電位Ｖs は（ｎ−１）・レベルセンス電位、ゲート電圧Ｖg はＶref2とする。
【００３０】
したがって、後述する電圧比較回路の基準電圧Ｖref1により、昇圧電圧が所望の電圧に到達したときの条件（レベルセンス電位≧Ｖref1) は、上記ｎ個目の基準電圧Ｖref2がゲートに印加されたＰチャンネル型ＭＯＳＦＥＴのドレイン電圧が上記Ｖref1と高くされた時であり、昇圧電圧をＶout とすると次式のように表すことができる。
Ｖout −（ｎ−１）Ｖref1−Ｖref2≧Ｖref1 ・・・（１）
Ｖout ≧ ｎＶref1＋Ｖref2 ・・・（２）
つまり、昇圧電圧Ｖout がｎＶref1＋Ｖref2に到達したときに、チャージポンプ動作が停止させられる。
【００３１】
同図（Ｃ）には、正電圧電源制御信号発生回路が示されている。この回路は、電圧比較回路から構成される。Ｎチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴのゲートには、上記基準電圧（Ｖref1) と上記逓倍回路で形成されたレベルセンス信号が供給される。差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバイアス電圧が印加されることにより定電流源として動作させられるＮチャンネル型ＭＯＳＦＥＴが設けられる。上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴが負荷回路として設けられ、その出力信号がＰチャンネル型ＭＯＳＦＥＴと上記ゲートバイアス電圧により定電流源負荷として動作するＮチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及びインバータ回路を介して電源出力制御信号が形成される。
【００３２】
同図（Ｄ）には、バイアス回路が示されている。しきい値電圧が異なるようにされたＮチャンネル型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴのドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電流ミラー回路を介して上記他方のダイオード形態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供給することにより定電圧を発生させる。
【００３３】
同図（Ｅ）には、昇圧電位プリチャージ回路が示されている。プリチャージ回路は、Ｎチャンネル型ＭＯＳＦＥＴから構成される。Ｎチャンネル型ＭＯＳＦＥＴのドレインには、上記プリチャージ入力であるプリチャージ電源回路の出力電圧が供給され、ソースは電源出力に接続される。ゲートには、プリチャージ回路制御信号が印加される。上記のように電源出力がプリチャージ電圧以下のときには、かかるスイッチＭＯＳＦＥＴがオン状態となり、電源出力が上記プリチャージ電圧に到達すると、上記制御信号によりオフ状態にされる。これにより、プリチャージ電源回路は、主電源回路の電源出力から切り離される。
【００３４】
図５には、この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例のブロック図が示されている。この実施例の電圧発生回路は、不揮発性メモリに供給される電源電圧ＶＣＣと同程度の電圧を形成する回路に向けられている。周知のように、半導体メモリに供給される電源電圧は、±１０％程度の変動が許容される。このような電源電圧ＶＣＣをそのまま用いると、上記電源変動により、不揮発性メモリに対して精度よく制御された消去動作や書き込み動作を行うことができない。そこで、この実施例の電圧発生回路は、上記電源電圧の変動に影響されないようにチャージポンプ回路を利用して、上記電源電圧ＶＣＣ付近の任意の電圧を形成するようにするものである。
【００３５】
降圧回路は、電源電圧ＶＣＣを一定の低い電圧に降圧するものであり、かかる降圧電圧をプリチャージ電圧として出力する。バイアス回路、逓倍回路、正電圧電源制御信号発生回路、正電圧昇圧回路は、前記のような主電源回路と類似のチャージポンプ回路を制御して、所望の電源出力を得る回路である。つまり、降圧回路により、電源出力を所望の出力電圧に対して低い電位に高速にプリチャージし、それに対してチャージポンプ回路により所望の電圧の電源出力まで立ち上げるようにするものである。この場合において、前記主電源回路と同様に、チャージポンプ回路は、１回当たりのポンピングによる電流供給能力が小さくされて、高い精度により制御された所望の電源出力を得るようにするものである。
【００３６】
つまり、電源電圧ＶＣＣ以上に高くされた昇圧電圧を得る場合にはプリチャージ電源回路により電源出力を所望の電源出力に対して若干低い電位まで立ち上げたるのと実質的に同様に、降圧回路により高速に電源出力を所望の電源出力に対して若干低い電位にプリチャージし、そこから１回当たりのポンピングによる電流供給能力が小さいチャージポンプ回路を用い、高い精度により制御された所望の電源出力を得るようにするものである。したがって、上記降圧回路は、前記プリチャージ電源回路と実質的に同じ役割を果たすものである。
【００３７】
ただ、前記図１の実施例のプリチャージ電源回路では、電源電圧ＶＣＣ以上のプリチャージ電圧を形成するものであるために、主電源回路と同様な昇圧回路を用い、しかも高速にプリチャージ電圧を得るために電流供給能力を大きく設定している。これに対して、この実施例の電圧発生回路では、上記のように電源電圧とほぼ同程度の電源出力を得る場合には、プリチャージ電圧が電源電圧ＶＣＣより必然的に低くされるから、上記のような降圧回路を用いることになるものである。
【００３８】
図６には、図５に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図（Ａ）の正電圧昇圧回路ブロック、同図（Ｂ）の正電圧逓倍回路、同図（Ｃ）の正電圧電源制御信号発生回路、同図（Ｄ）のバイアス回路、同図（Ｅ）の降圧電位プリチャージ回路は、前記図４と同様な回路が利用される。ただし、電源電圧以下の降圧電圧をプリチャージするものであるために、プリチャージ回路を構成するスイッチは、Ｐチャンネル型ＭＯＳＦＥＴが用いられる。
【００３９】
同図は、電源電圧付近の任意の電圧を得るものであるために、一般的に示されている。前記のように３．３Ｖの電源電圧に対し３．５Ｖ程度の電源出力を得る場合には、その電源電圧に対応して上記昇圧回路の段数が決められる。つまり、電源電圧ＶＣＣの変動幅のワーストケースと前記ダイオードでのレベル損失を考慮して、１段当たりの昇圧電圧から必要な電圧が得られるように段数が決められる。例えば、上記３．３Ｖの電源電圧ＶＣＣにより、上記３．５Ｖの電源出力を得る場合、電源変動幅を考慮した最低電源電圧は約３Ｖであるから、最大でも０．５Ｖだけ昇圧する能力があればよい。したがって、この場合の昇圧回路は、上記ダイオードとキャパシタとを１組とし、クロック信号は順相クロック信号のみで構成することができる。これに応じて、上記逓倍回路のＭＯＳＦＥＴの数も決められる。
【００４０】
同図（Ｆ）の降圧回路においては、回路が複雑であるので、主要な回路素子に対しては回路記号が付されている。この実施例の降圧回路の基本的な降圧動作は、２組の差動回路により基準電圧を用いて降圧出力に接続される図示しないキャパシタの充放電動作を行うものである。つまり、図７の動作波形図に示すように、降圧電源回路出力制御信号（１０）がロウレベルのときには、出力のＰチャンネル型ＭＯＳＦＥＴＱ８がオン状態となって降圧出力（１４）を電源電圧ＶＣＣにしている。上記制御信号（１０）がハイレベルになると、上記Ｐチャンネル型ＭＯＳＦＥＴＱ８がオフ状態となり、Ｎチャンネル型ＭＯＳＦＥＴＱ９がオン状態にされて、それと直列に接続されたＮチャンネル型ＭＯＳＦＥＴ１０を通して、上記キャパシタが放電される。
【００４１】
上記Ｎチャンネル型ＭＯＳＦＥＴ１０のゲート電圧は、ＭＯＳＦＥＴＱ１とＱ２からなる差動回路において、基準電圧と上記降圧出力とが比較されている。つまり、上記差動回路は、ＭＯＳＦＥＴＱ２のゲートが出力に接続されていることによりボルティージフォロワ形態とされ、ＭＯＳＦＥＴＱ３のソースを基準電圧にしている。上記ＭＯＳＦＥＴＱ３とゲートが共通にされたＭＯＳＦＥＴＱ４のソースは、上記降圧出力が印加されており、上記のように降圧電圧がＶＣＣのときには、かかるＭＯＳＦＥＴＱ４のゲート，ソース間電圧が大きくなって、大きなソース−ドレイン電流を流して降圧出力をディスチャージさせる。このとき、ＭＯＳＦＥＴＱ５とＱ６からなる差動回路では、ＭＯＳＦＥＴＱ６のゲート電圧が上記のような降圧出力が基準電圧に対して高いので、オン状態となり、ＭＯＳＦＥＴＱ５のドレイン電圧を高くして、出力のＰチャンネル型ＭＯＳＦＥＴＱ７をオフ状態にさせている。
【００４２】
上記ディスチャージ動作によって降圧出力と上記基準電圧とが一致すると、ＭＯＳＦＥＴＱ３とＱ４に同じ電流が流れるようにされ、それぞれの電流は、ソース側に設けられたＰチャンネル型ＭＯＳＦＥＴによるの電流源及びドレイン側に設けられたＮチャンネル型ＭＯＳＦＥＴによる電流源による等しいバイアス電流のみとなり、上記降圧電圧をそれ以上低くしない。何らかの原因で、降圧電圧が基準電圧より低くなると、差動ＭＯＳＦＥＴＱ５とＱ６において、ＭＯＳＦＥＴＱ５側に流れる電流が大きくなり、Ｐチャンネル型ＭＯＳＦＥＴＱ７のゲート電圧を下げて、かかるＭＯＳＦＥＴＱ７を通して降圧出力の基準電圧まで回復させる。つまり、降圧電圧と基準電圧とがバランスした状態では、ＭＯＳＦＥＴＱ５とＱ６に同じ電流が流れ、ＭＯＳＦＥＴＱ５のドレイン電圧は、バイアス回路側からのバイアス電流により高い電位にされており、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７をオフ状態にするものである。
【００４３】
上記降圧電位プリチャージ回路のスイッチＭＯＳＦＥＴのゲートに供給されるプリチャージ回路制御信号（１２）は、上記降圧電源回路出力制御信号（１０）と逆相の信号とされる。それ故、上記降圧電源回路が動作している期間にロウレベルにされており、電源出力（１５）を上記降圧電圧に対応して変化させるものである。
【００４４】
上記降圧電源回路出力制御信号（１０）がロウレベルにされ、上記プリチャージ回路制御信号（１２）がハイレベルにされて、クランプ電源降圧停止が行われ、降圧回路の出力は電源電圧に復帰する。主電源制御信号（１１）がハイレベルにされると、チャージポンプ回路が動作を開始して、段階的に所望の出力電圧になるまで上記電源出力を立ち上げる。そして、所望の電圧に到達すると、主電源出力制御信号（１３）がハイレベルとなり、昇圧制御が開始される。つまり、この出力制御信号（１３）がハイレベルのときには、チャージポンプ動作が停止させられて、それ以上電位が上昇しないようにされる。同図では、省略されているが、不揮発性メモリの動作より低下すると、上記出力制御信号（１３）がロウレベルとなって、チャージポンプ動作を再開して上記所望の電位になるように制御するものである。
【００４５】
上記のような内部電圧を使用する動作モードが終了すると、主電源制御信号（１１）がロウレベルにされて、電源出力はもとの状態に復帰する。このとき、上記出力制御信号（１３）も上記主電源制御信号（１１）のロウレベルに対応してロウレベルにされるものである。
【００４６】
図８には、この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例のブロック図が示されている。この実施例の電圧発生回路は、特に制限されないが、３．３Ｖのような電源電圧ＶＣＣと、それに基づいて形成されたパルス信号とを用いて、−１０Ｖのような負電圧を形成する。この出力電圧は、後述するようなフラッシュＥＥＰＲＯＭの書き込み動作において利用される。この実施例の電圧発生回路は、出力電圧の高精度制御と高速応答性とを実現するために、前記同様に、プリチャージ電源回路と主電源回路とからなる２つの電源回路から構成される。
【００４７】
前記図３に示した正の昇圧電圧発生回路と同様に、プリチャージ電源回路と主電源回路とは、互いに類似する各回路から構成される。２つの電源回路の相違は、第１にプリチャージ電源回路が電流供給能力が比較的大きくされるのに対して、主電源回路の電流供給能力は比較的小さくされる。上記２つの電源回路の相違は、第２にプリチャージ電源回路で形成されるプリチャージ電圧は、出力電圧に対して若干高い電圧（絶対値的には小さな電圧）に設定され、主電源回路は上記書き込み動作に必要な上記−１０Ｖのような所望の動作電圧に設定される。
【００４８】
上記プリチャージ電源回路は、上記プリチャージ電圧を形成するためにチャージポンプ回路からなる負の昇圧回路と、かかる負の昇圧回路により形成された負電圧が上記プリチャージ電圧に到達することを検出し、かかる負電圧がプリチャージ電圧より高い（絶対値的に小さい）ときにはかかるチャージポンプ回路を動作させ、負の昇圧電圧がプリチャージ電圧より低く（絶対値的に大きく）なると上記チャージポンプ回路の動作を停止させて負の昇圧電圧が所望のプリチャージ電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。
【００４９】
上記負の昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的大きなサイズにされ、かつ、ブートストラップ動作により極性が反転させられた電圧を形成するキャパシタが大きい容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が大きくされる。
【００５０】
上記主電源回路は、上記負の出力電圧を形成するためにチャージポンプ回路からなる負の昇圧回路と、かかる負の昇圧回路の負電圧が上記所望の出力電圧に到達することを検出し、負の昇圧電圧が所望の出力電圧より高い（絶対値的に小さい）ときにはかかるチャージポンプ回路を動作させ、負の昇圧電圧が所望の出力電圧より低く（絶対値的に大きく）なると上記チャージポンプ回路の動作を停止させて負の昇圧電圧が所望の出力電圧になるように制御する電源出力電位制御回路と、かかる電圧比較動作のために基準電圧を形成する基準電圧発生回路から構成される。上記負の昇圧回路を構成するチャージポンプ回路は、それを構成する整流ダイオード又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、ブートストラップ動作により極性が反転させられた負電圧を形成するキャパシタが小さな容量を持つようにされることにより、単位のチャージポンプ動作当たりの電流供給能力が小さくされる。上記主電源回路側は、プリチャージ電源回路において、その出力電圧が上記プリチャージ電圧に到達した後に上記負の昇圧回路のチャージポンプ動作を開始させるようにしてもよい。
【００５１】
上記プリチャージ電源回路により形成されるプリチャージ電圧と、上記主電源回路により形成される出力電圧とは、上記のように異なる電圧とされる。それ故、２つの電源回路の出力は定常的に接続されるのではなく、プリチャージ回路を介して接続される。つまり、電源出力がプリチャージ電圧に到達するまでの間、上記プリチャージ回路を構成するスイッチがオン状態となり、プリチャージ電源回路で形成された昇圧電圧が電源出力側に伝えられる。そして、電源出力が上記プリチャージ電圧に到達すると、上記プリチャージ回路のスイッチがオフ状態にされて、上記プリチャージ電源回路が電源出力から切り離されるとともに、特に制限されないが、低消費電力化のためにプリチャージ電源回路のチャージポンプ回路の動作そのものも停止させられる。
【００５２】
これにより、第１０図の動作波形図に示すように、例えば書き込み動作モードが指示されて、基準電圧発生回路により発生される基準電圧（１）が所定電位に立ち上がり、これと同期して電源電圧を基準とした基準電圧発生回路により発生される基準電圧（１）’が所定の電位に立ち下がる。そして、プリチャージ電源制御信号（１６）がハイレベルにされると、プリチャージ電源回路の負の昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてそのプリチャージ電圧として用いられる出力電圧（２０）が負極性側に段階的に低く（絶対値的に大きく）される。
【００５３】
上記プリチャージ電源回路は、上記のように電流供給能力が大きくされているから、１回当たりのチャージポンプ動作による電圧の変化が大きくされる。この結果、所望のプリチャージ電圧に到達するまでのクロック数が少なく、言い換えるならば、プリチャージ電圧までの立ち下がりを高速にできる。プリチャージ回路を構成するスイッチは、後述するようにダイオード形態のＰチャンネル型ＭＯＳＦＥＴにより構成されているので、かかるプリチャージ電源回路により形成されたプリチャージ電圧（２０）は、上記プリチャージ回路を介して電源出力（２１）として出力される。
【００５４】
プリチャージ電源回路は、昇圧電圧が上記プリチャージ電圧に到達すると電源出力電位制御回路がこれを検出して、上記プリチャージ電源制御信号（１６）がロウレベルにされて上記チャージポンプ動作が停止させられる。それ故、プリチャージ電源回路のプリチャージ電圧は、リーク電流等により低下させられる。
【００５５】
上記プリチャージ電源回路の動作停止を受けて、主電源制御信号（１７）がハイレベルになり、昇圧回路に対して順相クロック（２）と逆相クロック（３）の供給が開始され、それに基づいてその出力電圧が負極性側に段階的に低くされる。このとき、主電源回路においては、上記のように電流供給能力が小さくされているから、１回当たりのチャージポンプ動作による電圧の変化が小さくされる。この結果、所望の出力電圧に対して高い精度で到達することができる。上記のように１回のチャージポンプ動作による電圧変化は小さいが、上記プリチャージ動作により主電源回路による電圧変化幅が小さくされているから、上記のように１回のチャージポンプ動作による電圧変化は小くとも、上記所望の出力電圧を得るのに要する時間は短くできる。
【００５６】
主電源回路は、昇圧電圧が上記所望の出力電圧に到達すると電源出力電位制御回路がこれを検出して、上記主電源制御信号（１７）をロウレベルにして上記チャージポンプ動作を停止させる。同図では省略されているが、書き込み動作により費やされる電流によって上記出力電圧が低下したなら、電源出力電位制御回路がこれを検出して、上記主電源制御信号（１７）をハイレベルにして上記チャージポンプ動作を再開し、上記所望の出力電圧に回復すると上記チャージポンプ動作を停止させるという制御動作によって一定の出力電圧を形成する。このような制御動作においても、上記のように１回当たりのチャージポンプ動作による電圧の変化が小さいから高い精度での所望の出力電圧を維持することができる。
【００５７】
書き込み動作モードの終了により、主電源制御信号（１７）がロウレベルにされると、かかる電圧発生回路の動作が停止させられる。これにより、電源出力（２１）は、リーク電流等により低下させられる。
【００５８】
図９には、図８に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図が示されている。同図の各回路ブロックは、前記同様に上記プリチャージ電源回路と主電源回路に対して素子定数等を除いて回路形式が同一のものが用いられることを示している。
【００５９】
同図（Ａ）は、負電圧昇圧回路ブロックが示されている。電源出力制御信号により２つのナンドゲート回路を制御し、かかる２つのナンドゲート回路が開いたときに順相のクロック信号と逆相のクロック信号を取り込むようにして、チャージポンプ動作を上記電圧出力制御信号に対応して間欠的に行うようにされる。チャージポンプ回路は、負電圧昇圧出力を得るものであるために、接地電位を基準にして、ダイオード（又はダイオード接続されたＭＯＳＦＥＴ）とキャパシタとから構成され、キャパシタに対して順相クロック信号と逆相クロック信号を順に供給するようにされる。
【００６０】
上記ナンドゲート回路の出力には、駆動用のインバータ回路が設けられ、この駆動回路を構成するＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキャパシタの容量値が、上記出力電流供給能力に対応してプリチャージ電源回路のものは大きく、主電源回路のものは小さく形成される。また、プリチャージ電源回路は、上記ダイオードとキャパシタの段数がプリチャージ電圧が上記主電源回路により形成される出力電圧に対して絶対値的に小さくされることに対応して上記主電源回路のものに比べて少ない数とされる。
【００６１】
同図（Ｂ）は、負電圧逓倍回路が示されている。この逓倍回路は、実質的に負の昇圧電圧をレベルシフトする作用を行う。つまり、負の昇圧電圧が所望のプリチャージ電圧や出力電圧に到達したことを検出する場合、電圧比較回路を用いるようにするものであるが、上記プリチャージ電圧や出力電圧をそのものを直接的に比較することは、動作電圧の関係から不可能であるので、電源電圧ＶＣＣと回路の接地電位の範囲に入る所定の電圧にレベルシフトされたレベルセンス信号を得るためのものである。
【００６２】
この実施例では、ドレインとゲートとが接続されてダイオード形態にされたｎ−１個のＮチャンネル型ＭＯＳＦＥＴの一端側に負電圧昇圧出力が印加され、他端側にはｎ個目のＮチャンネル型ＭＯＳＦＥＴとして基準電圧が印加される。そして、かかるＭＯＳＦＥＴのドレインと電源電圧ＶＣＣとの間には、そのゲートにバイアス電圧が印加されたＰチャンネル型ＭＯＳＦＥＴが設けられる。上記ｎ番目のＮチャンネル型ＭＯＳＦＥＴのドレイン側からレベルセンス信号を得るものである。上記のレベルセンス信号により、前記同様なレベルシフトされたセンスレベル信号を得ることができる。
【００６３】
同図（Ｃ）には、負電圧電源制御信号発生回路が示されている。この回路は、電圧比較回路から構成される。前記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴのゲートには、上記基準電圧と上記逓倍回路で形成されたレベルセンス信号が供給される。差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバイアス電圧が印加されることにより定電流源として動作させられるＰチャンネル型ＭＯＳＦＥＴが設けられる。上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴが負荷回路として設けられ、その出力信号がＮチャンネル型ＭＯＳＦＥＴと上記ゲートバイアス電圧により定電流源負荷として動作するＰチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及びインバータ回路を介して電源出力制御信号が形成される。
【００６４】
同図（Ｄ）には、プリチャージ回路が示されている。プリチャージ回路は、Ｐチャンネル型ＭＯＳＦＥＴから構成される。Ｐチャンネル型ＭＯＳＦＥＴのゲートとドレインとを共通接続して、ダイオード形態として負電圧をプリチャージ電源回路側から主電源回路側に伝え、その電位が逆転したらオフ状態となり、主電源側の負電圧がプリチャージ電源側に抜けてしまうのを防止する。
【００６５】
同図（Ｅ）には、バイアス回路が示されている。しきい値電圧が異なるようにされたＮチャンネル型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴのドレインドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電流ミラー回路を介して上記他方のダイオード形態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供給し、上記電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴのゲート電圧をバイアス電圧として用いるようにするものである。
【００６６】
図１１には、この発明に係る不揮発性メモリの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００６７】
メモリマトリックス（Memory Matrix)は、コントロールゲートとフローティングゲートとを備えたスタックドゲート構造の不揮発性メモリセルが、ワード線とデータ線との交点にマトリックス配置されてなるものである。上記メモリセルのコントロールゲートは対応するワード線に接続され、ドレインは対応するデータ線に接続され、ソースは対応するソース線に接続される。ＳＶＣは、ソース電位制御回路である。
【００６８】
アドレスバッファＸＡＤＢは、外部端子ＡＸから供給されるＸアドレス信号の取り込みを行い、デコーダＸＤＣＲは、上記取り込まれたアドレス信号と内部電圧Ｖrw、Ｖww、Ｖwv、Ｖew及びＶevを受けて、選択ワード線及び非選択ワード線の電位を書き込み、消去及び読み出しの各動作モードに応じて設定する。
【００６９】
この実施例のメモリマトリックス（Memory Matrix)のデータ線には、一対一に対応してセンスアンプＳＡ及び書き込み回路ＤＲが設けられる。アドレスバッファＹＡＤＢは、外部端子ＡＹから供給されるＹアドレス信号の取り込みを行い、デコーダＹＤＣＲは、上記取り込まれたアドレス信号を解読してデータ線選択回路ＹＧにデータ線選択信号を供給する。データ線選択回路ＹＧは、上記選択信号に従い実質的なデータ線の選択動作を行う。つまり、読み出し動作のときには、上記センスアンプＳＡの増幅信号を選択して、書き込み動作のときには書き込みデータを上記書き込み回路ＤＲに伝える。電圧Ｖrd及びＶwdは読み出し動作と書き込み動作のときに用いられる。
【００７０】
マルチプレクサＭＰは、データ端子Ｉ／Ｏから供給されたコマンドをモードコントロール回路ＭＣに伝える動作と、データ端子Ｉ／Ｏから供給された書き込みデータを上記データ入力回路ＤＩＢに伝える動作とを行う。データ出力回路ＤＯＢの出力信号は、上記マルチプレクサＭＰを通してデータ端子Ｉ／Ｏに伝えられる。
【００７１】
制御信号入力回路ＣＳＢは、外部端子から供給される制御信号／ＣＥ、／ＯＥ、／ＷＥ及びクロック信号ＳＣを受けて上記モード制御回路ＭＣに伝え、ここで書き込み、読み出し及び消去等の他、コマンド取り込み等の各種のモード判定が行われる。Ｖccは電源端子であり、特に制限されないが、３．３Ｖのような電源電圧が供給される。Ｖssは接地端子であり、０Ｖのような回路の接地電位が与えられる。
【００７２】
電圧発生回路ＶＳは、前記説明したような＋１２Ｖのような正昇圧電圧発生回路、−１０Ｖのような負電圧発生回路、及び電源電圧Ｖcc付近の中間電圧発生回路を含み、例示的に示されている電圧Ｖrw、Ｖww、Ｖwv、Ｖew、Ｖev、Ｖec、Ｖrd、Ｖwdを形成する。
【００７３】
図１２には、この発明に係る一括消去型ＥＥＰＲＯＭの他の一実施例のブロック図が示されている。この実施例では、特に制限されないが、メモリアレイは４つのメモリマットＭＡＴから構成される。それぞれのメモリマットＭＡＴには、ワード線ＷＬの選択信号を形成するサブデコーダＳＵＢ−ＤＣＲが設けられる。高集積化のためにワード線のピッチが狭く形成されるので、メモリマットＭＡＴ間に挟まれたサブデコーダＳＵＢ−ＤＣＲは、両側のメモリマットＭＡＴに対してワード線の選択信号を形成する。それ故、例示的に示されているように、メモリマットＭＡＴのワード線は、それを挟んで設けられた２つのサブデコーダＳＵＢ−ＤＣＲに対して１つ置きに交互に接続される。
【００７４】
メインデコーダＭＡＮ−ＤＣＲは、後述するように複数のメモリセルを選択する選択ＭＯＳＦＥＴの選択信号と、サブデコーダＳＵＢ−ＤＣＲの選択レベルと非選択レベルを形成する回路から構成される。ゲートデコーダＧＤＣＲは、上記メインデコーダＭＡＮ−ＤＣＲによって選択された１つのメモリブロックの中の１つのメモリセルを選択する選択信号を形成する。
【００７５】
メモリマットＭＡＴに形成される不揮発性のメモリセルを構成する記憶トランジスタは、特に制限されないが、消去及び書き込み動作も共にトンネル電流によってフローティングゲートに電荷の注入と放出を行うようにするものである。この他に、前記説明したように消去動作のみをトンネル電流によって行うようにしてもよい。
【００７６】
センスアンプＳＡは、特に制限されないが、後述するように２組に分けられて、それぞれがセンスアンプ制御回路ＳＡＣによって増幅動作の制御が行われる。特に制限されないが、最初の読み出しサイクルでは２組ともにセンスアンプが活性化され、以後ワード線の切り替えを伴う連続読み出しのときには、一方のセンスアンプ群からの読み出し信号が終了して、他方のセンスアンプ群からのシリアルな読み出し信号の出力を行っている間に、ワード線の切り替えが行われるとともに上記一方のセンスアンプ群が増幅動作を開始するようにされる。
【００７７】
上記センスアンプＳＡはラッチ機能を持っており、データ線から増幅動作に必要な読み出し信号を受け取ると、データ線とは切り離されて上記取り込んだ信号の増幅を行って保持している。それ故、データ選択回路ＹＧにより選択された信号がデータ出力バッファＯＢを通して出力させることができ、このような信号出力動作と並行して、上述のように次のアドレスに対応したワード線の切り替えを行うことができる。
【００７８】
ステイタスレジスタＳＲＥＧは、信号ＴＳによりスタータスデータを受け取り、必要に応じてデータ出力バッファＯＢを通して外部から動作状態をモニターすることができる。この実施例では、連続アクセス動作や上記のように電気的に書き込みと消去動作が行われるものであり、それぞれの動作の途中において内部の状態を外部から知る必要があるので、上記のようなステイタスレジスタＳＲＥＧが設けられるものである。
【００７９】
電圧発生回路ＶＳは、３．３Ｖのような電源電圧ＶＣＣと回路の接地電位ＶＳＳを受け、制御信号ＴＶにより書き込み、読み出し及び消去の各動作に必要とされる各種電圧Ｖpw、Ｖpv、Ｖew、Ｖed、Ｖev及びＶr を形成するＤＣ−ＤＣコンバータとしての役割を果たすものである。この電圧発生回路ＶＳは、前記図１（図３）、図５及び図８に示した電圧発生回路を含むものである。
【００８０】
アドレスバッファＡＤＢは、外部端子から供給されるアドレス信号Ａｉの取り込みを行んで、アドレスラッチＡＬＨにアドレス信号を保持させる。信号ＴＡは、上記アドレス信号をラッチさせる制御信号であり、ＴＳＣは内部シリアルクロックである。
【００８１】
アドレス発生回路ＡＤＧは、外部から供給されるクロックＳＣに同期して発生された内部シリアルクロックＴＳＣによりアドレス歩進動作を行い、奇数番目のデータ線に対応したセンスアンプＳＡを活性化するアドレス信号Ａyoと、偶数番目のデータ線に対応したセンスアンプＳＡを活性化するアドレス信号Ａye及びワード線切り替え信号ＡＣを発生させる。すなわち、この実施例の半導体記憶装置では、指定されたスタートアドレスを入力するだけで、その後の連続アクセスのためのアドレス信号は、外部端子から供給されるクロックＳＣに対応して内部において発生される。上記クロック信号ＳＣは、特に制限されないが、前記チャージポンプ回路のクロック信号を形成するために利用することができる。上記信号ＡyoとＡye及びＡＣと／ＡＣは、センスアンプ制御回路ＳＡＣに供給される。ここで、信号ＡＣに付された／は、バー信号であることを示すものであり、かかる信号／ＡＣはロウレベルがアクティブレベルであることを表している。このことは、以下の他の信号においても同様である。
【００８２】
データ選択回路ＹＧは、Ｙ系のアドレス信号Ａｙにより、読み出し動作のときには１つのデータ線の選択信号を形成して、それに対応されたセンスアンプの増幅信号を選択してデータ出力バッファＯＢに伝える。書き込み動作のときには、１つのデータ線の選択信号を形成して、データ入力バッファＩＢから入力された書き込みデータに対応された信号をデータ線に伝える。
【００８３】
コマンドデコーダＣＤＣＲは、データ入力バッファＩＢから入力されたコレンドを解読して、コマンドデータＤｉを次に説明する制御回路ＣＯＮＴに伝える。信号ＴＣは、コマンドデコーダ制御信号であり、コマンドの取り込みや、デコーダの制御を行う。
【００８４】
制御回路ＣＳＢは、モードコントロール回路ＭＣを含み、外部端子から供給されるチップイネブーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ及びクロックＳＣとリセット信号ＲＳを受けて、内部回路の動作に必要な各種タイミング信号を形成する。信号ＴＭＸは、メインデコーダ制御信号であり、プログラム−プログラムベリファイ時に正／負論理を切り替える信号である。信号ＴＸＧは、ゲートデコーダ制御信号である。信号ＴＶは電源回路制御信号である。信号ＴＡは、アドレスバッファ制御信号であり、アドレスのラッチ等の制御を行う。信号ＴＩは、データ入力バッファ制御信号であり、データやコマンドの取り込み等の制御を行う。
【００８５】
信号ＴＯはデータ出力バッファ制御信号であり、データの出力等の制御を行う。信号ＴＣは、コマンドデコーダ制御信号であり、コマンドの取り込み、デコード等の制御を行う。信号ＴＳは、ステイタスレジスタ制御信号であり、ステイタスレジスタＳＲＥＧのセットあるいはリセット等の制御を行う。信号ＴＳＡは、センスアンプ制御信号であり、活性化タイミングの制御に用いられる。信号ＴＳＣは内部シリアルクロックである。信号ＡＣはワード線の切り替え信号である。信号Ｏｉは、データ出力バッファＯＢから出力される出力データであり、信号Ｄｏはステイタスデータであり、信号Ｄｉはコマンドデータである。また、信号ＲＤＹ／ＢＵＳＹは、チップの状態を出力する信号である。
【００８６】
この他、アドレスラッチＡＬＨからメインデコーダＭＡＮ−ＤＣＲに供給される信号Ａx0は、上記選択されるべきメモリブロックを指示するＸ系のアドレス信号であり、アドレスラッチＡＬＨからゲートデコーダＧＤＣＲに供給される信号Ａx1は、１つのメモリブロック中の１つのワード線を指示するＸ系のアドレス信号である。ＹゲートＹＧに供給される信号Ａｙは、Ｙ系のアドレス信号である。
【００８７】
Ｖpwは書き込み時のワード線電圧である。Ｖpvは書き込みベリファイ時のワード線電圧である。Ｖevは消去ベリファ時のワード線電圧である。Ｖewは消去時のワード線電圧である。Ｖedは消去時のデータ線電圧である。Ｖr はデータ線プリチャージ電圧である。
【００８８】
図１３には、上記メモリマットとその周辺部の一実施例の概略回路図が示されている。メモリセルは、前記類似のコントロールゲートとフローティングゲートとを備えたスタックドゲート構造のＭＯＳＦＥＴとされる。この実施例では、後述するように書き込み動作と消去動作とが共に薄い酸化膜を通したトンネル電流を利用して行われる。
【００８９】
上記メモリセルを構成する記憶ＭＯＳＦＥＴは、複数個が１ブロックとされてドレインとソースが共通化される。上記記憶ＭＯＳＦＥＴの共通化されたドレインは、選択ＭＯＳＦＥＴを通してデータ線ＤＬに接続される。上記記憶ＭＯＳＦＥＴの共通化されたソースは、選択ＭＯＳＦＥＴを通して回路の接地電位が与えられる。上記記憶ＭＯＳＦＥＴのコントロールゲートは、ワード線ＷＬに接続される。上記選択ＭＯＳＦＥＴは、上記ワード線ＷＬと平行に延長される選択線によって選択される。すなわち、上記選択ＭＯＳＦＥＴは、メインデコーダＭＡＮ−ＤＣＲによって選択されるメインワード線と見做される。
【００９０】
上記のようにメモリセルをブロックに分けて、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬや回路の接地電位を与える構成により、非選択のメモリセルに対するストレスを軽減させることができる。すなわち、ワード線が選択され、データ線が非選択状態にされたメモリセルや、逆にワード線が非選択状態にされ、データ線が非選択状態にされることによって、書き込み又は消去動作においてデータを保持すべきメモリセルに上記書き込み又は消去用の電圧が印加されることを防止するものである。この構成では、上記ブロック内の小数のメモリセルにおいてのみ上記のようなストレスがかかるものとなる。
【００９１】
この実施例では、隣接するデータ線ＤＬが奇数番目と偶数番目とに分けられる。そして、それぞれに対応してショートＭＯＳＦＥＴが設けられる。このショートＭＯＳＦＥＴは、奇数番目と偶数番目のデータ線ＤＬを交互に選択するようにし、非選択状態におかれるデータ線ＤＬを回路の接地電位の固定レベルにして、隣接データ線ＤＬにおける相互のカップリングノイズを低減するものである。このようなデータ線ＤＬの構成に対応して、データ線ＤＬに現れた読み出し信号を増幅するセンスアンプＳＡに対して、データ選択回路ＹＧも奇数と偶数とに分けられて選択される。このデータ選択回路ＹＧは、後述するようなトランスファＭＯＳＦＥＴにより実現される。
【００９２】
上記メインデコーダＭＡＮ−ＤＣＲによって選択されるブロック内のメモリセルは、サブデコーダＳＵＢ−ＤＣＲによって１つが選択される。サブデコーダＳＵＢ−ＤＣＲは、上記ブロック内の１つのワード線ＷＬを選択する。このような１つのワード線の選択信号は、ゲートデコーダＧＤＣＲによって形成される。すなわち、サブデコーダＳＵＢ−ＤＣＲは、上記ゲートデコーダＧＤＣＲによって形成されたワード線の選択信号と、メインデコーダＭＡＮ−ＤＣＲによって形成された動作モードに応じて形成された選択／非選択レベルとを受けて、上記ブロック内のワード線の選択／非選択の駆動信号を形成する。
【００９３】
読み出し（read) 、書き込み(program) 及び消去(erase) の各動作モードにおける記憶ＭＯＳＦＥＴのゲート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓは、次の表１のような電圧が与えられる。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖｄ及びそれぞれ電圧Ｖｓとの相対的な電位関係により、薄いゲート絶縁膜を介してトンネル電流を発生させ、フローティングゲートに対する電荷の注入又は放出を行わせることによって、そのしきい値電圧を変化させて書き込み動作と消去動作が行われる。表１において、非選択において、／により分けられて２つの電圧又は状態は、選択ブロック／非選択ブロックに対応している。
【００９４】
【表１】

Figure 0003805830
【００９５】
上記１２Ｖ、−１０Ｖ、４Ｖ、−４Ｖが前記実施例のような電源回路により形成される。１Ｖのドレイン電圧Ｖｄは、３．３Ｖの電圧を降圧回路により降圧して直接に形成するようにされる。
【００９６】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、立ち上がりが高速で高い精度で任意の内部電圧を形成することができるという効果が得られる。
【００９７】
（２） 比較的大きな電流供給能力を持つようにされた降圧回路所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、電源電圧付近の任意の電圧を電源変動に影響されないで高い精度で形成することができるという効果が得られる。
【００９８】
（３） 上記不揮発性メモリ素子として、フローティングゲートとコントロールゲートとを備えたスタックドゲート構造からなり、上記コントロールゲートが接続されたワード線の電位により書き込み量と消去量の判定を行うようにするとともに、上記電源回路を用いてワード線電位を設定することにより安定したメモリ動作を行わせることができるという効果が得られる。
【００９９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、チャージポンプ回路を除いた各回路の具体的構成は、種々の実施形態を採ることができる。上記電圧発生回路が用いられる不揮発性メモリの具体的構成は、種々の実施形態を採ることができるものである。
【０１００】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、比較的大きな電流供給能力を持つようにされた第１のチャージポンプ回路により所望の出力電圧に対して絶対値的に小さな電圧のプリチャージ電圧を形成し、スイッチからなるプリチャージ回路により出力電圧を途中電位まで高速に立ち上げ、比較的小さな電流供給能力を持つようにされた第２のチャージポンプの動作を所望の出力電圧が得られるように制御するとともに、上記出力電圧がプリチャージ電圧に到達した時点で上記プリチャージ回路を構成するスイッチをオフ状態にさせることにより、立ち上がりが高速で高い精度で任意の内部電圧を形成することができる。
【図面の簡単な説明】
【図１】この発明に係る不揮発性メモリに設けられる電圧発生回路の一実施例を示すブロック図である。
【図２】上記図１の電圧発生回路の動作を説明するための波形図である。
【図３】上記図１の電圧発生回路をより詳細に説明するためのブロック図である。
【図４】上記図３に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図５】この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例を示すブロック図である。
【図６】上記図５に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図７】上記図５の電圧発生回路の動作を説明するための波形図である。
【図８】この発明に係る不揮発性メモリに設けられる電圧発生回路の他の一実施例を示すブロック図である。
【図９】上記図８に示した電圧発生回路の各回路ブロックに対応した一実施例の具体的回路図である。
【図１０】上記図８の電圧発生回路の動作を説明するための波形図である。
【図１１】この発明に係る不揮発性メモリの一実施例を示す概略ブロック図である。
【図１２】この発明に係る一括消去型ＥＥＰＲＯＭの他の一実施例を示すブロック図である。
【図１３】上記図１２のメモリマットとその周辺部の一実施例を示す概略回路図である。
【符号の説明】
ＶＳ…電圧発生回路、ＸＡＤＢ…Ｘアドレスバッファ、ＸＤＣＲ…Ｘデコーダ、ＹＡＤＢ…Ｙアドレスバッファ、ＡＤＣＲ…Ｙデコーダ、ＳＡ…センスアンプ、ＤＲ…書き込み回路、ＭＣ…モードコントロール回路、ＭＰ…マルチプレクサ、ＳＶＣ…ソース電位制御回路、ＹＧ…データ線選択回路、ＣＳＢ…制御信号バッファ回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、
ＭＡＴ…メモリマット、ＳＵＢ−ＤＣＲ…サブデコーダ、ＭＡＮ−ＤＣＲ…メインデコーダ、ＧＤＣＲ…ゲートデコーダ、ＳＣＢ（ＭＣ）…制御回路、ＡＤＢ…アドレスバッファ、ＡＬＨ…アドレスラッチ、ＡＤＧ…アドレス発生回路、ＶＧ…電圧発生回路、ＣＤＣＲ…コマンドデコーダ、ＳＲＥＧ…ステイタスレジスタ、ＳＡＣ…センスアンプ制御回路、ＳＡ…センスアンプ、ＹＧ…データ線選択回路、ＩＢ…データ入力バッファ、ＯＢ…データ出力バッファ、ＤＬ…データ線、ＷＬ…ワード線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile memory, and more particularly to a technique that is effective when used in a charge pump circuit built in a nonvolatile memory.
[0002]
[Prior art]
The electrical batch erasing type EEPROM is a function of electrically erasing all of the memory cells formed on the chip at once or a batch of memory cells among the memory cells formed on the chip. Is a non-volatile storage device.
With regard to such a batch erase type EEPROM, pages 152 to 153 of IEEE International SOLID-STATE CIRCUITS CONFERENCE in 1980 and IEE in 1987 EE International, SOLID-STATE CIRCUITS CONFERENCE, pages 76-77, IEE Journal of Solid State Circuits, Vol. 23, No. 5 (1988) 1157 to 1163 (IEEE, J. Solid-State Cicuits, vol. 23 (1988) pp. 1157-1163).
[0003]
The memory cell of the electrical batch erasing type EEPROM announced at the International Electron Device Meeting in 1987 has a structure similar to that of a normal EPROM memory cell. That is, the memory cell is constituted by an insulated gate field effect transistor (hereinafter referred to as a MOSFET or simply a transistor) having a two-layer gate structure, and information is substantially held in the transistor as a change in threshold voltage. The information writing operation to the memory cell is the same as that of the EPROM.
[0004]
That is, the write operation is performed by injecting hot carriers generated near the drain region connected to the drain electrode into the floating gate. With this write operation, the threshold voltage of the memory transistor as viewed from its control gate becomes higher than that of the memory transistor that did not perform the write operation.
[0005]
In the erase operation, the control gate is grounded and a high voltage is applied to the source electrode, so that a high electric field is generated between the floating gate and the source region connected to the source electrode, and a tunnel phenomenon occurs through a thin oxide film. The electrons accumulated in the floating gate are extracted to the source electrode through the source region. Thereby, the stored information is erased. That is, the threshold voltage seen from the control gate of the memory transistor is lowered by the erase operation.
[0006]
In the read operation, the voltage applied to the drain electrode and the control gate is relatively low so that weak writing to the memory cell, that is, unwanted carrier injection to the floating gate is not performed. Limited to value. For example, a low voltage of about 1V is applied to the drain electrode, and a low voltage of about 5V is applied to the control gate. By detecting the magnitude of the channel current flowing through the memory transistor by these applied voltages, “0” and “1” of the information stored in the memory cell are determined.
[0007]
[Problems to be solved by the invention]
A relatively large voltage is required for the erase operation and the write operation for the nonvolatile memory cell as described above, and at the same time, the potential of the word line to which the control gate is connected is erased to prevent over-erasure and over-write. It is necessary to perform the erase verify and the write verify of the memory cell set in accordance with the amount (threshold value voltage) and the write amount (threshold voltage). For these erase operation, write operation, and verify and read operations thereof, various types of voltages corresponding to the respective operation modes are required. If such various kinds of voltages are supplied from the external terminals, the power supply device becomes complicated and the number of power supply terminals increases, and the usability of the nonvolatile memory becomes extremely poor.
[0008]
Therefore, it has been considered to form the operation voltage in an internal circuit using a charge pump circuit used as a substrate back bias voltage generation circuit of a dynamic RAM. In this case, the charge pump circuit used in the dynamic RAM may originally be configured to keep the substrate voltage at a negative voltage having a certain width, and in order to form various operation voltages in the nonvolatile memory as it is. It turned out to have the problem of being unavailable. In other words, in the nonvolatile memory, the word line selection level has an important role in determining the write amount or erase amount of the memory cell and “0” and “1” of the stored information as described above. This is because it is necessary to obtain a stable voltage with high accuracy. And, it does not steadily form a constant substrate back bias voltage while the power is turned on, but operates in response to the power-on state and the above write or erase mode. It is necessary to generate the desired voltage in the shortest possible time.
[0009]
An object of the present invention is to provide a non-volatile memory including a charge pump circuit capable of forming a highly accurate internal operating voltage. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0010]
[Means for Solving the Problems]
The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. That is, a first charge pump circuit configured to have a relatively large current supply capability forms a precharge voltage having a small absolute value with respect to a desired output voltage, and outputs a precharge circuit composed of switches. The voltage is raised to an intermediate potential at high speed, and the operation of the second charge pump having a relatively small current supply capability is controlled so as to obtain a desired output voltage. At the point of time, the switches constituting the precharge circuit are turned off.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing an embodiment of a voltage generating circuit provided in a nonvolatile memory according to the present invention. Each circuit block in the figure is formed on one semiconductor substrate such as single crystal silicon together with other circuit blocks constituting the nonvolatile memory by a known semiconductor integrated circuit manufacturing technique.
[0012]
The voltage generation circuit of this embodiment is not particularly limited, but forms a boosted voltage that is higher than the power supply voltage VCC using a power supply voltage VCC such as 3.3 V and a pulse signal formed based on the power supply voltage VCC. To do. This output voltage is used in the erase operation of the flash EEPROM as will be described later. The voltage generation circuit of this embodiment is composed of two power supply circuits including a precharge power supply circuit and a main power supply circuit in order to realize high-precision control of the output voltage and high-speed response.
[0013]
The precharge power supply circuit and the main power supply circuit are composed of circuits similar to each other. The difference between the two power supply circuits is that, first, the current supply capability of the main power supply circuit is made relatively small while the current supply capability of the precharge power supply circuit is made relatively large. The difference between the two power supply circuits is that, secondly, the precharge voltage formed by the precharge power supply circuit is set to a slightly lower voltage than the output voltage, and the main power supply circuit is, for example, 12V required for the erase operation. Such a desired operating voltage is set.
[0014]
The precharge power supply circuit detects a boost circuit composed of a charge pump circuit to form the precharge voltage and that the boost voltage of the boost circuit reaches the precharge voltage, and the boost voltage is the precharge voltage. A power supply output potential control circuit that operates the charge pump circuit when the voltage is lower, and stops the operation of the charge pump circuit when the boosted voltage becomes higher than the precharge voltage, and controls the boosted voltage to a desired precharge voltage; The reference voltage generating circuit forms a reference voltage for the voltage comparison operation. In the charge pump circuit constituting the booster circuit, the rectifier diode or diode-shaped MOSFET constituting the booster circuit has a relatively large size, and the capacitor that forms the boosted voltage by the bootstrap operation has a large capacity. As a result, the current supply capability per unit charge pump operation is increased.
[0015]
The main power supply circuit detects a boost circuit composed of a charge pump circuit to form the output voltage and that the boost voltage of the boost circuit reaches the desired output voltage, and the boost voltage is the desired output voltage. A power supply output potential control circuit that operates the charge pump circuit when the voltage is lower, and stops the operation of the charge pump circuit when the boosted voltage becomes higher than the desired output voltage, and controls the boosted voltage to the desired output voltage; The reference voltage generating circuit forms a reference voltage for the voltage comparison operation. In the charge pump circuit constituting the booster circuit, the rectifier diode or diode-shaped MOSFET constituting the booster circuit is made relatively small in size, and the capacitor that forms the boosted voltage by the bootstrap operation has a small capacity. As a result, the current supply capability per unit charge pump operation is reduced. The main power supply circuit may start the charge pump operation of the booster circuit after the boosted voltage reaches the precharge voltage in the precharge power supply circuit.
[0016]
The precharge voltage formed by the precharge power supply circuit is different from the output voltage formed by the main power supply circuit as described above. Therefore, the outputs of the two power supply circuits are not constantly connected but are connected via a precharge circuit. That is, until the power supply output reaches the precharge voltage, the switches constituting the precharge circuit are turned on, and the boosted voltage formed by the precharge power supply circuit is transmitted to the power supply output side. When the power supply output reaches the precharge voltage, the switch of the precharge circuit is turned off, and the precharge power supply circuit is disconnected from the power supply output. In addition, the operation of the charge pump circuit of the precharge power supply circuit itself is also stopped.
[0017]
Thereby, as shown in the operation waveform diagram of FIG. 2, for example, the erase operation mode is instructed, the reference voltage (1) generated by the reference voltage generation circuit rises to a predetermined potential, and the precharge power supply control signal (4 ) Is set to the high level, the supply of the normal phase clock (2) and the reverse phase clock (3) to the booster circuit is started, and the boosted voltage is increased stepwise based on the supply of the normal phase clock (2). At this time, since the booster circuit of the precharge power supply circuit has a large current supply capability as described above, the voltage change due to the charge pump operation per operation is increased. As a result, the number of clocks until the desired precharge voltage is reached is small, in other words, the rise to the precharge voltage can be made faster.
[0018]
At this time, since the switches constituting the precharge circuit are turned on, the boosted voltage of the precharge power supply circuit is output as it is as the power supply output (9). At this time, since the switch is composed of a MOSFET as described later, the boosted voltage of the precharge power supply circuit is transmitted by being lowered in level by the threshold voltage of the MOSFET. For this reason, the power output (9) via the precharge circuit is lowered by the threshold voltage with respect to the precharge voltage of the precharge power circuit.
[0019]
In the precharge power supply circuit, when the boosted voltage reaches the precharge voltage, the power supply output potential control circuit detects this, and the precharge power supply control signal (4) is set to a low level to stop the charge pump operation. . At the same time, the switch of the precharge circuit is turned off. Therefore, the precharge voltage of the precharge power supply circuit is lowered by a leak current or the like.
[0020]
When the operation of the precharge power supply circuit is stopped, the main power supply control signal (5) becomes high level, and the supply of the normal phase clock (2) and the reverse phase clock (3) to the booster circuit is started. Based on this, the boosted voltage is increased stepwise. At this time, since the booster circuit of the main power supply circuit has a small current supply capability as described above, a change in voltage due to a charge pump operation per operation is reduced. As a result, the desired output voltage can be reached with high accuracy. Although the voltage change by one charge pump operation is small as described above, the voltage change width by the main power supply circuit is reduced by the precharge operation, so the voltage change by one charge pump operation is as described above. Even if it is small, the time required to obtain the desired output voltage can be shortened.
[0021]
In the main power supply circuit, when the boosted voltage reaches the desired output voltage, the power supply output potential control circuit detects this, and sets the main power supply control signal (5) to the low level to stop the charge pump operation. Although not shown in the figure, if the output voltage decreases due to the current consumed by the erase operation, the power supply output potential control circuit detects this and sets the main power supply control signal (5) to the high level. The charge pump operation is resumed, and when the desired output voltage is recovered, a constant output voltage is formed by the control operation of stopping the charge pump operation. Even in such a control operation, a desired output voltage can be maintained with high accuracy since a change in voltage due to a charge pump operation per operation is small as described above.
[0022]
When the main power control signal (5) is set to the low level due to the end of the erase mode, the operation of the voltage generating circuit is stopped. As a result, the power supply output (9) is reduced by a leakage current or the like.
[0023]
FIG. 3 is a block diagram for explaining the voltage generation circuit of FIG. 1 in more detail. The precharge power supply circuit includes a bias circuit 1, a multiplier circuit 1, a positive voltage power supply control signal generation circuit 1, and a positive voltage booster circuit 1. The bias circuit 1 forms a bias voltage necessary for the operation of the multiplier circuit 1 and the positive voltage power supply control signal generation circuit 1. The main power supply circuit includes a bias circuit 2, a multiplier circuit 2, a positive voltage power supply control signal generation circuit 2, and a positive voltage booster circuit 2. The bias circuit 2 forms a bias voltage necessary for the operation of the multiplication circuit 2 and the positive voltage power supply control signal generation circuit 2. The positive voltage booster circuits 1 and 2 are configured to intermittently perform the charge pump operation based on the normal phase clock signal, the reverse phase clock signal, and the output control signal. In the figure, the reference voltage generation circuit is omitted.
[0024]
FIG. 4 shows a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generating circuit shown in FIG. Each circuit block in the figure shows that the same circuit format is used for the precharge power supply circuit and the main power supply circuit except for element constants and the like. In the figure, the P-channel MOSFET is distinguished from the N-channel MOSFET by adding an arrow to the channel portion. The same applies to the following drawings.
[0025]
FIG. 2A shows a positive voltage booster circuit block. The two NAND gate circuits are controlled by the power supply output control signal, and when the two NAND gate circuits are opened, the clock signal having the opposite phase and the clock signal having the opposite phase are taken in, and the charge pump operation is changed to the voltage output control signal. Correspondingly, it is performed intermittently. Since the charge pump circuit obtains a positive voltage boost output, the charge pump circuit is composed of a diode (or a diode-connected MOSFET) and a capacitor with respect to the power supply voltage, and is opposite to the normal phase clock signal with respect to the capacitor. Phase clock signals are supplied in sequence.
[0026]
A drive inverter circuit is provided at the output of the NAND gate circuit, and the size of the MOSFET, the size of the diode, and the capacitance value of the capacitor constituting the drive circuit correspond to the output current supply capability, and a precharge power supply The circuit is large, and the main power circuit is small. Further, the precharge power supply circuit has fewer diodes and capacitors than the main power supply circuit in response to the precharge voltage being made smaller than the output voltage formed by the main power supply circuit. It is a number.
[0027]
FIG. 2B shows a positive voltage multiplier circuit. This multiplier circuit substantially performs a level shift of the boosted voltage. In other words, when it is detected that the boosted voltage has reached a desired precharge voltage or output voltage, a voltage comparison circuit is used, but the precharge voltage or output voltage itself is directly compared. Since this is impossible due to the relationship of the operating voltage, it is for obtaining a level sense signal level-shifted to a low voltage equal to or lower than the power supply voltage VCC.
[0028]
In this embodiment, a boosted output is applied to one end of n-1 P-channel MOSFETs connected in drain and gate to form a diode, and the nth P-channel MOSFET is connected to the other end. A reference voltage is applied. Between the drain of the MOSFET and the ground potential, a P-channel MOSFET having a ground potential applied to its gate and an N-channel MOSFET having a bias voltage applied to its gate are provided. A level sense signal is obtained from the drain side of the nth P-channel MOSFET.
[0029]
The gate-source voltage Vgs of the (n + 1) th P-channel MOSFET to which the ground potential is applied to the gate is set as the level sense potential. Since the (n-1) -th n-1 P-channel MOSFETs are diode-connected, the gate-source voltage Vgs is equal to the gate-drain voltage Vds. Therefore, the drain voltage Vd of the P-channel MOSFET with the reference voltage applied to the gate is the level sense potential, the source potential Vs is (n-1) .level sense potential, and the gate voltage Vg is Vref2.
[0030]
Therefore, the condition (level sense potential ≧ Vref1) when the boosted voltage reaches a desired voltage by a reference voltage Vref1 of a voltage comparison circuit described later is the P channel in which the nth reference voltage Vref2 is applied to the gate. This is when the drain voltage of the MOSFET is raised to Vref1 and when the boosted voltage is Vout, it can be expressed as the following equation.
Vout− (n−1) Vref1−Vref2 ≧ Vref1 (1)
Vout ≧ nVref1 + Vref2 (2)
That is, when the boosted voltage Vout reaches nVref1 + Vref2, the charge pump operation is stopped.
[0031]
FIG. 2C shows a positive voltage power supply control signal generation circuit. This circuit comprises a voltage comparison circuit. The reference voltage (Vref1) and the level sense signal formed by the multiplier circuit are supplied to the gate of the differential MOSFET of the N-channel MOSFET. The common source of the differential MOSFET is provided with an N-channel MOSFET that is operated as a constant current source by applying a gate bias voltage. The drain of the differential MOSFET is provided with a P-channel MOSFET in the form of a current mirror as a load circuit, and its output signal operates as a constant current source load by the P-channel MOSFET and the gate bias voltage. A power output control signal is formed through an inverting amplifier circuit and an inverter circuit made of MOSFETs.
[0032]
FIG. 4D shows a bias circuit. A current mirror circuit composed of a P-channel MOSFET is used in which the gate and source of an N-channel MOSFET having different threshold voltages are shared, and the drain current of one N-channel MOSFET having a lowered threshold voltage is reduced. A constant voltage is generated by supplying to the drain of the other N-channel MOSFET in the form of the other diode.
[0033]
FIG. 5E shows a boosted potential precharge circuit. The precharge circuit is composed of an N-channel MOSFET. The drain of the N channel type MOSFET is supplied with the output voltage of the precharge power supply circuit as the precharge input, and the source is connected to the power supply output. A precharge circuit control signal is applied to the gate. As described above, when the power output is equal to or lower than the precharge voltage, the switch MOSFET is turned on. When the power output reaches the precharge voltage, the switch MOSFET is turned off by the control signal. Thereby, the precharge power supply circuit is disconnected from the power supply output of the main power supply circuit.
[0034]
FIG. 5 is a block diagram showing another embodiment of the voltage generating circuit provided in the nonvolatile memory according to the present invention. The voltage generation circuit according to this embodiment is directed to a circuit that forms a voltage comparable to the power supply voltage VCC supplied to the nonvolatile memory. As is well known, the power supply voltage supplied to the semiconductor memory is allowed to vary by about ± 10%. If such a power supply voltage VCC is used as it is, an erase operation and a write operation that are accurately controlled cannot be performed on the nonvolatile memory due to the power supply fluctuation. In view of this, the voltage generation circuit of this embodiment forms an arbitrary voltage in the vicinity of the power supply voltage VCC by using a charge pump circuit so as not to be affected by fluctuations in the power supply voltage.
[0035]
The step-down circuit steps down the power supply voltage VCC to a certain low voltage, and outputs the step-down voltage as a precharge voltage. A bias circuit, a multiplier circuit, a positive voltage power supply control signal generation circuit, and a positive voltage booster circuit are circuits that obtain a desired power supply output by controlling a charge pump circuit similar to the main power supply circuit as described above. That is, the power supply output is precharged to a low potential with respect to a desired output voltage at high speed by the step-down circuit, and raised to the power supply output of the desired voltage by the charge pump circuit. In this case, like the main power supply circuit, the charge pump circuit reduces the current supply capability by one pumping so as to obtain a desired power supply output controlled with high accuracy.
[0036]
In other words, in order to obtain a boosted voltage higher than the power supply voltage VCC, a voltage drop circuit substantially uses a precharge power supply circuit to raise the power supply output to a slightly lower potential than the desired power supply output. Precharge the power supply output at a slightly lower potential than the desired power supply output, and use the charge pump circuit that has a small current supply capacity by pumping once to obtain the desired power supply output controlled with high accuracy. It is what you get. Therefore, the step-down circuit plays substantially the same role as the precharge power supply circuit.
[0037]
However, since the precharge power supply circuit of the embodiment of FIG. 1 forms a precharge voltage equal to or higher than the power supply voltage VCC, a booster circuit similar to the main power supply circuit is used and the precharge voltage is applied at high speed. In order to obtain it, the current supply capacity is set large. On the other hand, in the voltage generation circuit of this embodiment, when a power output substantially equal to the power supply voltage is obtained as described above, the precharge voltage is necessarily lower than the power supply voltage VCC. Such a step-down circuit is used.
[0038]
FIG. 6 shows a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generating circuit shown in FIG. (A) positive voltage booster circuit block, (B) positive voltage multiplier circuit, (C) positive voltage power supply control signal generating circuit, (D) bias circuit, (E) 4) is used as the step-down potential precharge circuit. However, since a step-down voltage equal to or lower than the power supply voltage is precharged, a P-channel MOSFET is used as a switch constituting the precharge circuit.
[0039]
This figure is generally shown in order to obtain an arbitrary voltage near the power supply voltage. As described above, when a power supply output of about 3.5 V is obtained with respect to a power supply voltage of 3.3 V, the number of stages of the booster circuit is determined according to the power supply voltage. That is, in consideration of the worst case of the fluctuation range of the power supply voltage VCC and the level loss at the diode, the number of stages is determined so that a necessary voltage can be obtained from the boosted voltage per stage. For example, when the power supply output of 3.5V is obtained by the power supply voltage VCC of 3.3V, the minimum power supply voltage considering the power fluctuation range is about 3V. That's fine. Therefore, the booster circuit in this case can be constituted by only the normal phase clock signal and the diode and the capacitor as one set. Accordingly, the number of MOSFETs of the multiplier circuit is also determined.
[0040]
In the step-down circuit shown in FIG. 6F, the circuit is complicated, and thus circuit symbols are assigned to the main circuit elements. The basic step-down operation of the step-down circuit of this embodiment is to perform charge / discharge operation of a capacitor (not shown) connected to the step-down output using a reference voltage by two sets of differential circuits. That is, as shown in the operation waveform diagram of FIG. 7, when the step-down power supply circuit output control signal (10) is at low level, the output P-channel MOSFET Q8 is turned on and the step-down output (14) is set to the power supply voltage VCC. Yes. When the control signal (10) becomes high level, the P-channel MOSFET Q8 is turned off, the N-channel MOSFET Q9 is turned on, and the capacitor is discharged through the N-channel MOSFET 10 connected in series therewith. The
[0041]
The gate voltage of the N-channel MOSFET 10 is compared with a reference voltage and the step-down output in a differential circuit composed of MOSFETs Q1 and Q2. That is, the differential circuit has a voltage follower configuration by connecting the gate of the MOSFET Q2 to the output, and uses the source of the MOSFET Q3 as a reference voltage. The step-down output is applied to the source of the MOSFET Q4 whose gate is shared with the MOSFET Q3. When the step-down voltage is VCC as described above, the voltage between the gate and the source of the MOSFET Q4 increases and a large source− A step-down output is discharged by flowing a drain current. At this time, in the differential circuit composed of the MOSFETs Q5 and Q6, the gate voltage of the MOSFET Q6 is turned on because the step-down output as described above is higher than the reference voltage, so that the drain voltage of the MOSFET Q5 is increased and the output P channel The type MOSFET Q7 is turned off.
[0042]
When the step-down output and the reference voltage coincide with each other by the discharge operation, the same current flows through the MOSFETs Q3 and Q4, and the respective currents are supplied to the current source and drain side of the P-channel MOSFET provided on the source side. Only the equal bias current from the current source by the provided N-channel MOSFET is provided, and the step-down voltage is not further reduced. When the step-down voltage becomes lower than the reference voltage for some reason, the current flowing to the MOSFET Q5 side increases in the differential MOSFETs Q5 and Q6, and the gate voltage of the P-channel type MOSFET Q7 is lowered and recovered to the reference voltage of the step-down output through the MOSFET Q7. Let That is, in a state where the step-down voltage and the reference voltage are balanced, the same current flows through the MOSFETs Q5 and Q6, and the drain voltage of the MOSFET Q5 is set to a high potential by the bias current from the bias circuit side. It is to turn off.
[0043]
The precharge circuit control signal (12) supplied to the gate of the switch MOSFET of the step-down potential precharge circuit is a signal having a phase opposite to that of the step-down power supply circuit output control signal (10). Therefore, it is set to the low level during the operation of the step-down power supply circuit, and the power output (15) is changed corresponding to the step-down voltage.
[0044]
The step-down power supply circuit output control signal (10) is set to the low level, the precharge circuit control signal (12) is set to the high level, the clamp power supply step-down stop is performed, and the output of the step-down circuit returns to the power supply voltage. When the main power supply control signal (11) is set to the high level, the charge pump circuit starts operating and raises the power supply output until the desired output voltage is reached stepwise. When the desired voltage is reached, the main power supply output control signal (13) becomes high level and the boost control is started. That is, when the output control signal (13) is at a high level, the charge pump operation is stopped and the potential is prevented from rising further. Although omitted in the figure, the output control signal (13) becomes low level when the operation is lower than the operation of the non-volatile memory, and the charge pump operation is restarted to control to the above desired potential. It is.
[0045]
When the operation mode using the internal voltage as described above is completed, the main power control signal (11) is set to the low level, and the power output is restored to the original state. At this time, the output control signal (13) is also set to a low level corresponding to the low level of the main power supply control signal (11).
[0046]
FIG. 8 is a block diagram showing an embodiment of a voltage generating circuit provided in the nonvolatile memory according to the present invention. The voltage generation circuit of this embodiment is not particularly limited, but forms a negative voltage such as −10 V using a power supply voltage VCC such as 3.3 V and a pulse signal formed based on the power supply voltage VCC. This output voltage is used in a write operation of a flash EEPROM as will be described later. The voltage generation circuit of this embodiment is composed of two power supply circuits including a precharge power supply circuit and a main power supply circuit, as described above, in order to realize high-precision control of output voltage and high-speed response.
[0047]
Similar to the positive boost voltage generation circuit shown in FIG. 3, the precharge power supply circuit and the main power supply circuit are composed of circuits similar to each other. The difference between the two power supply circuits is that, first, the current supply capability of the main power supply circuit is made relatively small while the current supply capability of the precharge power supply circuit is made relatively large. Second, the difference between the two power supply circuits is that the precharge voltage formed by the precharge power supply circuit is set to a slightly higher voltage (small voltage in absolute value) than the output voltage. A desired operating voltage such as −10 V required for the write operation is set.
[0048]
The precharge power supply circuit detects a negative booster circuit composed of a charge pump circuit to form the precharge voltage and that the negative voltage formed by the negative booster circuit reaches the precharge voltage. When the negative voltage is higher than the precharge voltage (smaller in absolute value), the charge pump circuit is operated. When the negative boosted voltage is lower than the precharge voltage (larger in absolute value), the charge pump circuit operates. The power supply output potential control circuit controls the negative boosted voltage so as to become a desired precharge voltage, and a reference voltage generation circuit that forms a reference voltage for the voltage comparison operation.
[0049]
The charge pump circuit constituting the negative booster circuit includes a capacitor that forms a voltage whose rectifier diode or diode-type MOSFET constituting the negative booster circuit is relatively large and whose polarity is inverted by a bootstrap operation. By having a large capacity, the current supply capability per unit charge pump operation is increased.
[0050]
The main power supply circuit detects a negative booster circuit composed of a charge pump circuit to form the negative output voltage, and detects that the negative voltage of the negative booster circuit reaches the desired output voltage. The charge pump circuit is operated when the boosted voltage is higher than the desired output voltage (small in absolute value), and when the negative boosted voltage is lower than the desired output voltage (large in absolute value), the charge pump circuit The power supply output potential control circuit controls the negative boosted voltage to a desired output voltage by stopping the operation, and a reference voltage generation circuit that forms a reference voltage for the voltage comparison operation. The charge pump circuit constituting the negative booster circuit is a capacitor that forms a negative voltage in which the rectifying diode or diode-shaped MOSFET constituting the negative booster circuit has a relatively small size and the polarity is inverted by a bootstrap operation. By having a small capacity, the current supply capacity per unit charge pump operation is reduced. The main power supply circuit side may start the charge pump operation of the negative booster circuit in the precharge power supply circuit after the output voltage reaches the precharge voltage.
[0051]
The precharge voltage formed by the precharge power supply circuit is different from the output voltage formed by the main power supply circuit as described above. Therefore, the outputs of the two power supply circuits are not constantly connected but are connected via a precharge circuit. That is, until the power supply output reaches the precharge voltage, the switches constituting the precharge circuit are turned on, and the boosted voltage formed by the precharge power supply circuit is transmitted to the power supply output side. When the power supply output reaches the precharge voltage, the switch of the precharge circuit is turned off, and the precharge power supply circuit is disconnected from the power supply output. In addition, the operation of the charge pump circuit of the precharge power supply circuit itself is also stopped.
[0052]
As a result, as shown in the operation waveform diagram of FIG. 10, for example, the write operation mode is instructed, and the reference voltage (1) generated by the reference voltage generation circuit rises to a predetermined potential, and the power supply voltage is synchronized with this. The reference voltage (1) ′ generated by the reference voltage generating circuit with reference to falls to a predetermined potential. When the precharge power supply control signal (16) is set to the high level, the supply of the normal phase clock (2) and the reverse phase clock (3) to the negative booster circuit of the precharge power supply circuit is started. Based on this, the output voltage (20) used as the precharge voltage is lowered stepwise (in absolute value) to the negative polarity side.
[0053]
Since the precharge power supply circuit has a large current supply capability as described above, a change in voltage due to a charge pump operation per operation is increased. As a result, the number of clocks until the desired precharge voltage is reached is small. In other words, the fall to the precharge voltage can be performed at high speed. Since the switch constituting the precharge circuit is composed of a diode-type P-channel MOSFET as will be described later, the precharge voltage (20) formed by the precharge power supply circuit passes through the precharge circuit. And output as a power supply output (21).
[0054]
In the precharge power supply circuit, when the boosted voltage reaches the precharge voltage, the power supply output potential control circuit detects this, and the precharge power supply control signal (16) is set to a low level to stop the charge pump operation. . Therefore, the precharge voltage of the precharge power supply circuit is lowered by a leak current or the like.
[0055]
When the operation of the precharge power supply circuit is stopped, the main power supply control signal (17) becomes high level, and the supply of the normal phase clock (2) and the reverse phase clock (3) to the booster circuit is started. Based on this, the output voltage is lowered stepwise toward the negative polarity side. At this time, in the main power supply circuit, since the current supply capability is reduced as described above, the voltage change due to the charge pump operation per operation is reduced. As a result, the desired output voltage can be reached with high accuracy. Although the voltage change by one charge pump operation is small as described above, the voltage change width by the main power supply circuit is reduced by the precharge operation, so the voltage change by one charge pump operation is as described above. At least, the time required to obtain the desired output voltage can be shortened.
[0056]
In the main power supply circuit, when the boosted voltage reaches the desired output voltage, the power supply output potential control circuit detects this, and sets the main power supply control signal (17) to the low level to stop the charge pump operation. Although not shown in the figure, if the output voltage is lowered due to the current consumed by the write operation, the power supply output potential control circuit detects this and sets the main power supply control signal (17) to the high level. The charge pump operation is resumed, and when the desired output voltage is recovered, a constant output voltage is formed by the control operation of stopping the charge pump operation. Even in such a control operation, a desired output voltage can be maintained with high accuracy since a change in voltage due to a charge pump operation per operation is small as described above.
[0057]
When the main power control signal (17) is set to the low level due to the end of the write operation mode, the operation of the voltage generating circuit is stopped. As a result, the power output (21) is reduced by a leakage current or the like.
[0058]
FIG. 9 shows a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generating circuit shown in FIG. Each circuit block in the figure shows that the same circuit format is used for the precharge power supply circuit and the main power supply circuit except for element constants and the like as described above.
[0059]
FIG. 2A shows a negative voltage booster circuit block. The two NAND gate circuits are controlled by the power supply output control signal, and when the two NAND gate circuits are opened, the clock signal having the opposite phase and the clock signal having the opposite phase are taken in, and the charge pump operation is changed to the voltage output control signal. Correspondingly, it is performed intermittently. Since the charge pump circuit obtains a negative voltage boost output, it is composed of a diode (or a diode-connected MOSFET) and a capacitor with respect to the ground potential, and is opposite to the normal phase clock signal with respect to the capacitor. Phase clock signals are supplied in sequence.
[0060]
A drive inverter circuit is provided at the output of the NAND gate circuit, and the size of the MOSFET, the size of the diode, and the capacitance value of the capacitor constituting the drive circuit correspond to the output current supply capability, and a precharge power supply The circuit is large, and the main power circuit is small. Further, the precharge power supply circuit has the number of stages of the diode and the capacitor of the main power supply circuit corresponding to the fact that the precharge voltage is reduced in absolute value with respect to the output voltage formed by the main power supply circuit. The number is less than
[0061]
FIG. 2B shows a negative voltage multiplier circuit. This multiplier circuit operates to level shift the substantially negative boosted voltage. That is, when it is detected that the negative boosted voltage has reached a desired precharge voltage or output voltage, a voltage comparison circuit is used. Since comparison is impossible due to the relationship between the operating voltages, a level sense signal that is level-shifted to a predetermined voltage that falls within the range of the power supply voltage VCC and the ground potential of the circuit is obtained.
[0062]
In this embodiment, a negative voltage step-up output is applied to one end side of n−1 N-channel MOSFETs whose drains and gates are connected to form a diode, and the nth N-channel is applied to the other end side. A reference voltage is applied as a type MOSFET. A P-channel MOSFET having a bias voltage applied to its gate is provided between the drain of the MOSFET and the power supply voltage VCC. A level sense signal is obtained from the drain side of the nth N-channel MOSFET. By the above level sense signal, the same level shifted sense level signal can be obtained.
[0063]
FIG. 4C shows a negative voltage power supply control signal generation circuit. This circuit comprises a voltage comparison circuit. Contrary to the above, the reference voltage and the level sense signal formed by the multiplication circuit are supplied to the gate of the differential MOSFET of the P-channel type MOSFET. A common source of the differential MOSFET is provided with a P-channel MOSFET that is operated as a constant current source by applying a gate bias voltage. The drain of the differential MOSFET is provided with an N-channel MOSFET in the form of a current mirror as a load circuit, and its output signal operates as a constant current source load by the N-channel MOSFET and the gate bias voltage. A power output control signal is formed through an inverting amplifier circuit and an inverter circuit made of MOSFETs.
[0064]
FIG. 4D shows a precharge circuit. The precharge circuit is composed of a P-channel MOSFET. The gate and drain of the P-channel type MOSFET are connected in common, and a negative voltage is transmitted as a diode form from the precharge power supply circuit side to the main power supply circuit side. This prevents the pre-charge power source from coming off.
[0065]
FIG. 5E shows a bias circuit. A current mirror circuit in which the gate and source of an N-channel MOSFET having different threshold voltages are made common, and the drain-drain current of one N-channel MOSFET having a lowered threshold voltage is made of a P-channel MOSFET Is supplied to the drain of the other N-channel MOSFET in the form of a diode, and the gate voltage of the P-channel MOSFET in the current mirror form is used as a bias voltage.
[0066]
FIG. 11 is a schematic block diagram showing one embodiment of a nonvolatile memory according to the present invention. Each circuit block shown in the figure is formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.
[0067]
A memory matrix is a non-volatile memory cell having a stacked gate structure including a control gate and a floating gate, which is arranged in a matrix at intersections of word lines and data lines. The control gate of the memory cell is connected to the corresponding word line, the drain is connected to the corresponding data line, and the source is connected to the corresponding source line. SVC is a source potential control circuit.
[0068]
The address buffer XADB fetches the X address signal supplied from the external terminal AX, and the decoder XDCR receives the fetched address signal and the internal voltages Vrw, Vww, Vwv, Vew and Vev, and selects the selected word line and The potential of the unselected word line is set according to each operation mode of writing, erasing and reading.
[0069]
The data lines of the memory matrix of this embodiment are provided with sense amplifiers SA and write circuits DR in a one-to-one correspondence. The address buffer YADB fetches the Y address signal supplied from the external terminal AY, and the decoder YDCR decodes the fetched address signal and supplies a data line selection signal to the data line selection circuit YG. The data line selection circuit YG performs a substantial data line selection operation according to the selection signal. That is, during the read operation, the amplified signal of the sense amplifier SA is selected, and during the write operation, write data is transmitted to the write circuit DR. The voltages Vrd and Vwd are used during a read operation and a write operation.
[0070]
The multiplexer MP performs an operation of transmitting the command supplied from the data terminal I / O to the mode control circuit MC and an operation of transmitting the write data supplied from the data terminal I / O to the data input circuit DIB. The output signal of the data output circuit DOB is transmitted to the data terminal I / O through the multiplexer MP.
[0071]
The control signal input circuit CSB receives the control signals / CE, / OE, / WE and the clock signal SC supplied from the external terminals, and transmits them to the mode control circuit MC. Here, in addition to writing, reading and erasing, the command Various mode determinations such as capture are performed. Vcc is a power supply terminal and is not particularly limited, but a power supply voltage such as 3.3V is supplied. Vss is a ground terminal, and a circuit ground potential such as 0V is applied.
[0072]
The voltage generation circuit VS includes a positive boost voltage generation circuit such as + 12V as described above, a negative voltage generation circuit such as −10V, and an intermediate voltage generation circuit in the vicinity of the power supply voltage Vcc. The voltages Vrw, Vww, Vwv, Vew, Vev, Vec, Vrd, and Vwd are formed.
[0073]
FIG. 12 is a block diagram showing another embodiment of the batch erase type EEPROM according to the present invention. In this embodiment, although not particularly limited, the memory array is composed of four memory mats MAT. Each memory mat MAT is provided with a sub-decoder SUB-DCR that generates a selection signal for the word line WL. Since the pitch of the word lines is narrowed for high integration, the subdecoder SUB-DCR sandwiched between the memory mats MAT forms a word line selection signal for the memory mats MAT on both sides. Therefore, as shown by way of example, the word lines of the memory mat MAT are alternately connected to every other two sub-decoders SUB-DCR provided therebetween.
[0074]
As will be described later, the main decoder MAN-DCR includes a selection signal for a selection MOSFET for selecting a plurality of memory cells, and a circuit for forming a selection level and a non-selection level for the sub-decoder SUB-DCR. The gate decoder GDCR forms a selection signal for selecting one memory cell in one memory block selected by the main decoder MAN-DCR.
[0075]
The memory transistors constituting the non-volatile memory cells formed in the memory mat MAT are not particularly limited, but both erase and write operations are performed by injecting and discharging charges to the floating gate by a tunnel current. In addition, as described above, only the erase operation may be performed by the tunnel current.
[0076]
The sense amplifier SA is not particularly limited, but is divided into two groups as will be described later, and the amplification operation is controlled by the sense amplifier control circuit SAC. Although not particularly limited, the sense amplifiers are activated in both sets in the first read cycle, and thereafter, in the case of continuous read with switching of word lines, the read signal from one sense amplifier group ends, and the other sense amplifier While the serial read signal is output from the group, the word lines are switched and the one sense amplifier group starts an amplification operation.
[0077]
The sense amplifier SA has a latch function. When a read signal necessary for an amplification operation is received from the data line, the sense amplifier SA is separated from the data line and amplifies and holds the captured signal. Therefore, the signal selected by the data selection circuit YG can be output through the data output buffer OB. In parallel with such signal output operation, the word line corresponding to the next address is switched as described above. It can be carried out.
[0078]
The status register SREG receives the status data by the signal TS and can monitor the operation state from the outside through the data output buffer OB as necessary. In this embodiment, the continuous access operation and the electrical write and erase operations are performed as described above, and it is necessary to know the internal state from the outside in the middle of each operation. A register SREG is provided.
[0079]
The voltage generation circuit VS receives a power supply voltage VCC such as 3.3 V and the circuit ground potential VSS, and various voltages Vpw, Vpv, Vew, Ved required for each of write, read and erase operations by the control signal TV. , Vev and Vr as a DC-DC converter. This voltage generation circuit VS includes the voltage generation circuit shown in FIG. 1 (FIG. 3), FIG. 5 and FIG.
[0080]
The address buffer ADB takes in the address signal Ai supplied from the external terminal and causes the address latch ALH to hold the address signal. The signal TA is a control signal for latching the address signal, and TSC is an internal serial clock.
[0081]
The address generation circuit ADG performs an address stepping operation by an internal serial clock TSC generated in synchronization with an externally supplied clock SC, and activates a sense amplifier SA corresponding to an odd-numbered data line. Then, an address signal Aye and a word line switching signal AC for activating the sense amplifier SA corresponding to the even-numbered data line are generated. That is, in the semiconductor memory device of this embodiment, only by inputting a designated start address, an address signal for subsequent continuous access is generated internally corresponding to the clock SC supplied from the external terminal. . The clock signal SC is not particularly limited, but can be used to form a clock signal for the charge pump circuit. The signals Ayo and Aye and AC and / AC are supplied to the sense amplifier control circuit SAC. Here, / attached to the signal AC indicates that it is a bar signal, and the signal / AC indicates that the low level is the active level. The same applies to the following other signals.
[0082]
The data selection circuit YG uses the Y-system address signal Ay to form a selection signal for one data line during a read operation, and selects the amplified signal of the corresponding sense amplifier and transmits it to the data output buffer OB. In the write operation, a selection signal for one data line is formed, and a signal corresponding to the write data input from the data input buffer IB is transmitted to the data line.
[0083]
The command decoder CDCR decodes the command input from the data input buffer IB and transmits the command data Di to the control circuit CONT described below. The signal TC is a command decoder control signal, and takes in commands and controls the decoder.
[0084]
The control circuit CSB includes a mode control circuit MC, and receives a chip enable signal / CE, an output enable signal / OE, a write enable signal / WE, a clock SC and a reset signal RS supplied from an external terminal. Various timing signals necessary for the operation of the circuit are formed. The signal TMX is a main decoder control signal and is a signal for switching between positive / negative logic at the time of program-program verification. The signal TXG is a gate decoder control signal. The signal TV is a power supply circuit control signal. A signal TA is an address buffer control signal and controls address latching and the like. The signal TI is a data input buffer control signal, and controls the fetching of data and commands.
[0085]
A signal TO is a data output buffer control signal, and controls data output and the like. A signal TC is a command decoder control signal, and controls command fetching, decoding, and the like. The signal TS is a status register control signal, and controls setting or resetting of the status register SREG. The signal TSA is a sense amplifier control signal and is used for controlling activation timing. Signal TSC is an internal serial clock. The signal AC is a word line switching signal. The signal Oi is output data output from the data output buffer OB, the signal Do is status data, and the signal Di is command data. The signal RDY / BUSY is a signal for outputting the state of the chip.
[0086]
In addition, a signal Ax0 supplied from the address latch ALH to the main decoder MAN-DCR is an X-system address signal indicating the memory block to be selected, and is a signal supplied from the address latch ALH to the gate decoder GDCR. Ax1 is an X-system address signal designating one word line in one memory block. The signal Ay supplied to the Y gate YG is a Y-system address signal.
[0087]
Vpw is a word line voltage at the time of writing. Vpv is a word line voltage at the time of write verification. Vev is a word line voltage at the time of erase verify. Vew is a word line voltage at the time of erasing. Ved is a data line voltage at the time of erasing. Vr is a data line precharge voltage.
[0088]
FIG. 13 shows a schematic circuit diagram of an embodiment of the memory mat and its peripheral part. The memory cell is a MOSFET having a stacked gate structure having a control gate and a floating gate similar to those described above. In this embodiment, as will be described later, both the writing operation and the erasing operation are performed using a tunnel current passing through a thin oxide film.
[0089]
A plurality of memory MOSFETs constituting the memory cell are made into one block, and a drain and a source are shared. The common drain of the storage MOSFET is connected to the data line DL through the selection MOSFET. The common source of the storage MOSFET is given a circuit ground potential through the selection MOSFET. The control gate of the storage MOSFET is connected to the word line WL. The selection MOSFET is selected by a selection line extending in parallel with the word line WL. That is, the selection MOSFET is regarded as a main word line selected by the main decoder MAN-DCR.
[0090]
As described above, the memory cell is divided into blocks, and the data line DL and the ground potential of the circuit are supplied to each via the selection MOSFET, thereby reducing the stress on the unselected memory cells. That is, the memory cell in which the word line is selected and the data line is in the non-selected state, or conversely, the word line is in the non-selected state and the data line is in the non-selected state, so that data is written or erased. Is prevented from being applied to the memory cell to be held. In this configuration, the above stress is applied only to a small number of memory cells in the block.
[0091]
In this embodiment, adjacent data lines DL are divided into odd and even numbers. A short MOSFET is provided corresponding to each. In this short MOSFET, odd-numbered and even-numbered data lines DL are alternately selected, and the data lines DL in the non-selected state are set to a fixed level of the ground potential of the circuit, so that the mutual data lines DL are coupled to each other. This is to reduce ring noise. Corresponding to the configuration of the data line DL, the data selection circuit YG is also divided into an odd number and an even number for the sense amplifier SA that amplifies the read signal appearing on the data line DL. The data selection circuit YG is realized by a transfer MOSFET as will be described later.
[0092]
One memory cell in the block selected by the main decoder MAN-DCR is selected by the sub-decoder SUB-DCR. The subdecoder SUB-DCR selects one word line WL in the block. Such a selection signal for one word line is formed by the gate decoder GDCR. That is, the sub-decoder SUB-DCR receives the selection signal of the word line formed by the gate decoder GDCR and the selection / non-selection level formed according to the operation mode formed by the main decoder MAN-DCR. A drive signal for selecting / deselecting a word line in the block is formed.
[0093]
The memory MOSFET gate voltage (word line WL) Vg, drain voltage Vd, and source voltage Vs in each of the read, write, and erase operation modes are given by the voltages shown in Table 1 below. It is done. By generating a tunnel current through the thin gate insulating film according to the relative potential relationship between the gate voltage Vg and the drain voltage Vd and the voltage Vs as described above, the charge is injected into or released from the floating gate. Then, the write operation and the erase operation are performed by changing the threshold voltage. In Table 1, in the non-selection, the two voltages or states separated by / correspond to the selected block / non-selected block.
[0094]
[Table 1]
Figure 0003805830
[0095]
The 12V, -10V, 4V, and -4V are formed by the power supply circuit as in the above embodiment. The drain voltage Vd of 1V is directly formed by stepping down the voltage of 3.3V by a step-down circuit.
[0096]
The effects obtained from the above embodiment are as follows. That is,
(1) A precharge voltage having a small absolute value with respect to a desired output voltage is formed by a first charge pump circuit configured to have a relatively large current supply capability, and a precharge circuit including a switch The output voltage is raised to an intermediate potential at high speed, and the operation of the second charge pump having a relatively small current supply capability is controlled so as to obtain a desired output voltage, and the output voltage is precharged. By turning off the switches constituting the precharge circuit when the voltage is reached, an effect is obtained that an arbitrary internal voltage can be formed with high speed and high accuracy.
[0097]
(2) Step-down circuit configured to have a relatively large current supply capability A precharge voltage having a small absolute value with respect to a desired output voltage is formed, and the output voltage is set to an intermediate potential by a precharge circuit composed of switches. When the output voltage reaches the precharge voltage, the operation of the second charge pump, which is started up at a high speed, is controlled so as to obtain a desired output voltage. Thus, by turning off the switches constituting the precharge circuit, an arbitrary voltage near the power supply voltage can be formed with high accuracy without being affected by power supply fluctuations.
[0098]
(3) The nonvolatile memory element has a stacked gate structure including a floating gate and a control gate, and a write amount and an erase amount are determined based on the potential of a word line to which the control gate is connected. In addition, there is an effect that stable memory operation can be performed by setting the word line potential using the power supply circuit.
[0099]
The invention made by the inventor has been specifically described based on the embodiments. However, the invention of the present application is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, the specific configuration of each circuit excluding the charge pump circuit can take various embodiments. The specific configuration of the nonvolatile memory in which the voltage generation circuit is used can adopt various embodiments.
[0100]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. That is, a first charge pump circuit configured to have a relatively large current supply capability forms a precharge voltage having a small absolute value with respect to a desired output voltage, and outputs a precharge circuit composed of switches. The voltage is raised to an intermediate potential at high speed, and the operation of the second charge pump having a relatively small current supply capability is controlled so as to obtain a desired output voltage. By turning off the switches constituting the precharge circuit when reaching the value, an arbitrary internal voltage can be formed with high speed and high accuracy.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a voltage generating circuit provided in a nonvolatile memory according to the present invention.
2 is a waveform diagram for explaining the operation of the voltage generation circuit of FIG. 1; FIG.
3 is a block diagram for explaining the voltage generation circuit of FIG. 1 in more detail. FIG.
4 is a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generation circuit shown in FIG. 3; FIG.
FIG. 5 is a block diagram showing another embodiment of the voltage generation circuit provided in the nonvolatile memory according to the present invention.
6 is a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generation circuit shown in FIG. 5; FIG.
7 is a waveform diagram for explaining the operation of the voltage generation circuit of FIG. 5; FIG.
FIG. 8 is a block diagram showing another embodiment of the voltage generation circuit provided in the nonvolatile memory according to the present invention.
9 is a specific circuit diagram of an embodiment corresponding to each circuit block of the voltage generation circuit shown in FIG. 8; FIG.
10 is a waveform diagram for explaining the operation of the voltage generation circuit of FIG. 8; FIG.
FIG. 11 is a schematic block diagram showing one embodiment of a nonvolatile memory according to the present invention.
FIG. 12 is a block diagram showing another embodiment of a batch erase EEPROM according to the present invention.
13 is a schematic circuit diagram showing one embodiment of the memory mat of FIG. 12 and its peripheral part. FIG.
[Explanation of symbols]
VS: Voltage generation circuit, XADB: X address buffer, XDCR: X decoder, YADB: Y address buffer, ADCR: Y decoder, SA: Sense amplifier, DR: Write circuit, MC: Mode control circuit, MP: Multiplexer, SVC ... Source potential control circuit, YG ... data line selection circuit, CSB ... control signal buffer circuit, Q1-Q10 ... MOSFET,
MAT ... Memory mat, SUB-DCR ... Sub decoder, MAN-DCR ... Main decoder, GDCR ... Gate decoder, SCB (MC) ... Control circuit, ADB ... Address buffer, ALH ... Address latch, ADG ... Address generation circuit, VG ... Voltage generation circuit, CDCR ... command decoder, SREG ... status register, SAC ... sense amplifier control circuit, SA ... sense amplifier, YG ... data line selection circuit, IB ... data input buffer, OB ... data output buffer, DL ... data line, WL: Word line.

Claims (6)

所望の出力電圧に対して絶対値的に小さな電圧に設定されたプリチャージ電圧を形成するように制御され、かつ第１の電流供給能力を持つようにされた第１のチャージポンプ回路と、上記所望の出力電圧を形成するように制御され、かつ第１の電流供給能力より小さな電流供給能力を持つようにされた第２のチャージポンプ回路と、上記第１のチャージポンプ回路の出力電圧が所望のプリチャージ電圧に到達するまでの間オン状態となり、かかる第１のチャージポンプ回路の出力電圧を上記第２のチャージポンプ回路の出力に伝えるスイッチからなるプリチャージ回路とを備えてなり、上記第２のチャージポンプ回路の出力電圧を用いて不揮発性メモリ素子の消去動作又は書き込み動作に必要な動作電圧を形成してなることを特徴とする不揮発性メモリ。A first charge pump circuit controlled to form a precharge voltage set to a voltage that is small in absolute value with respect to a desired output voltage and having a first current supply capability ; A second charge pump circuit controlled to form a desired output voltage and having a current supply capability smaller than the first current supply capability; and an output voltage of the first charge pump circuit is desired A precharge circuit comprising a switch that is turned on until the precharge voltage of the first charge pump circuit is reached and transmits the output voltage of the first charge pump circuit to the output of the second charge pump circuit. A non-volatile memory characterized by forming an operation voltage necessary for an erase operation or a write operation of a nonvolatile memory element using an output voltage of the charge pump circuit of No. 2 Sex memory. 上記第１と第２のチャージポンプ回路は、第１と第２の電源出力制御信号によりそれぞれ制御が行われる第１と第２のゲート回路を介して順相のクロックと逆相のクロック信号が選択的に供給されることにより間欠的にチャージポンプ動作を行うものであり、上記第１と第２の電源出力制御信号は上記プリチャージ電圧と上記所望の出力電圧をそれぞれ検出する電圧検出回路により形成されるものであることを特徴とする請求項１の不揮発性メモリ。The first and second charge pump circuits receive a normal-phase clock signal and a reverse-phase clock signal via first and second gate circuits controlled by first and second power output control signals, respectively. is intended to perform the intermittent charge pump operation by being selectively supplied, said first and second power supply output control signal by the voltage detection circuit for detecting the pre-charge voltage and the desired output voltage, respectively The nonvolatile memory according to claim 1, wherein the nonvolatile memory is formed. 上記電圧検出回路は、上記第１と第２のチャージポンプ回路のそれぞれの出力電圧を絶対値的に小さな電圧のセンスレベルに変換させる逓倍回路と、かかる逓倍回路により変換されたセンスレベルと基準電圧とを比較する電圧比較回路からなるものであることを特徴とする請求項２の不揮発性メモリ。The voltage detection circuit includes a multiplication circuit that converts the output voltages of the first and second charge pump circuits into a sense level having a voltage that is small in absolute value, and a sense level and a reference voltage that are converted by the multiplication circuit. 3. The nonvolatile memory according to claim 2, comprising a voltage comparison circuit for comparing 上記第１と第２のチャージポンプ回路は、正電圧を形成する回路と、負電圧を形成する少なくとも２組を含むものであることを特徴とする請求項１の不揮発性メモリ。2. The nonvolatile memory according to claim 1, wherein the first and second charge pump circuits include a circuit for forming a positive voltage and at least two sets for forming a negative voltage. 上記不揮発性メモリ素子は、フローティングゲートとコントロールゲートとを備えたスタックドゲート構造からなり、上記コントロールゲートが接続されたワード線の電位により、書き込み量と消去量の判定が行われるものであることを特徴とする請求項１の不揮発性メモリ。The nonvolatile memory element has a stacked gate structure including a floating gate and a control gate, and a write amount and an erase amount are determined by a potential of a word line to which the control gate is connected. The nonvolatile memory according to claim 1. 電源電圧付近の所望の出力電圧に対して絶対値的に小さな電圧に設定されたプリチャージ電圧を形成するように制御された上記電源電圧の降圧回路と、上記所望の出力電圧を形成するように制御されたチャージポンプ回路と、上記降圧回路の出力電圧が所望のプリチャージ電圧に到達するまでの間オン状態となり、かかる降圧回路の出力電圧を上記チャージポンプ回路の出力に伝えるスイッチからなるプリチャージ回路とを備えてなり、上記チャージポンプ回路の出力電圧を用いて不揮発性メモリ素子の消去動作又は書き込み動作に必要な動作電圧を形成してなることを特徴とする不揮発性メモリ。A step-down circuit controlled the power supply voltage so as to form a set precharge voltage to absolute value smaller voltage to a desired output voltage near the power supply voltage, so as to form the desired output voltage A precharge comprising a controlled charge pump circuit and a switch that is turned on until the output voltage of the step-down circuit reaches a desired precharge voltage and transmits the output voltage of the step-down circuit to the output of the charge pump circuit. A non-volatile memory, wherein an operation voltage necessary for an erase operation or a write operation of the non-volatile memory element is formed using an output voltage of the charge pump circuit.
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