JP3798845B2

JP3798845B2 - Information transmission system using at least two channels in redundant mode

Info

Publication number: JP3798845B2
Application number: JP12496596A
Authority: JP
Inventors: ビソンフレデリック
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1995-05-23
Filing date: 1996-05-20
Publication date: 2006-07-19
Anticipated expiration: 2016-05-20
Also published as: US5835483A; CN1146102A; JPH0936845A; EP0744847A1; DE69635095D1; EP0744847B1; DE69635095T2; CN1108019C; MY132226A; KR960043597A; KR100419944B1

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送されるべき情報を受ける入力アクセスと、上記チャンネルに接続され、上記伝送されるべき情報を放送する出力アクセスと、上記アクセスの中の一つに関係し、上記伝送されるべき情報を遅延させる第１の伝送遅延素子とを有する送信装置と；上記チャンネルから情報の信号を受けるアクセスと、種々のチャンネルの品質を測定する測定回路と、上記チャンネルの中の一つを選択するネットワーク回路とを有する受信装置とからなる、冗長モードで少なくとも二つのチャンネルを使用する伝送システムに係る。
【０００２】
上記システムは、誤りを防止することにより良い伝送品質を確保し、かつ、妨害に対するある種の不感能力が得られることが望まれる遠隔通信分野で重要な応用がある。
【０００３】
【従来の技術】
米国特許第３，４０９，８７５号明細書には、上記タイプのシステムが開示されている。この周知の技術によれば、遅延Ｔを発生する遅延素子は、送信装置の出力アクセスの中の一つに常に接続され、一方、受信装置の出力アクセスは、チャンネルの中の一つに接続されている。品質測定回路は、比較によって二つのチャンネルから到来する信号を解析し、不一致が通知されると直ぐに、受信装置の出力アクセスは、一定の時間間隔Ｔの間、予備チャンネルとして機能する別のチャンネルに接続される。かくして、Ｔよりも短い時間間隔内に集中し、同時にチャンネルに影響を与える妨害が、効率的に抑えられる。
【０００４】
【発明が解決しようとする課題】
しかし、チャンネルが可変的な遅延を発生するとき、一致回路を用いて情報の品質を解析することは不可能になるため、チャンネルによって伝送された信号に対し遅延を予測できないので、上記従来のシステムは不適当である。更に、上記システムは、予備チャンネルが出力アクセスに接続されたとき、予備チャンネルに発生する誤りを除去しない。
【０００５】
従って、本発明は、上記欠点のない上記タイプのシステムの提供を目的とする。
【０００６】
【課題を解決するための手段】
本発明のシステムは、送信装置側に、伝送されるべき情報をブロックに分割する分割回路と、各ブロックに誤り検出コードを割り当てる割り当て回路とが設けられ、受信装置側に、誤りブロックの標示を生成する誤りコード解析回路が設けられていることを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の実施例を参照して、本発明の上記及び他の面を示し、説明する。
図１には、伝送されるべき情報を受けるアクセス５と、同じ伝送情報をチャンネルＣＨＡ及びＣＨＢに発生する二つのアクセス７Ａ及び７Ｂとを有する送信装置１により構成された本発明のシステムが表わされている。チャンネルＣＨＢの経路に挿入された遅延素子８は、このチャンネル上の情報ストリームを間隔Ｔ遅延させる。
【０００８】
上記システムは、チャンネルＣＨＡ及びＣＨＢから到来した伝送された情報を受けるアクセス１１Ａ及び１１Ｂを有する受信装置１０を更に有する。上記システムは、遅延素子８によって発生された遅延を復元する受信遅延素子１２と、入力が伝送された情報ストリームを受け、その測定値に応じて出力アクセス２０に接続されるチャンネルを判定する品質測定回路１５とを更に有する。この目的のため、回路１５はスイッチング装置２２に影響を与える。
【０００９】
本発明によれば、図１に示された伝送システムは、送信装置内に誤り検出コードを挿入するコード挿入回路３０を有し、品質測定回路１５は、その入力がチャンネルＣＨＡ及びＣＨＢからの情報ストリームをアクセス１１Ａ及び１１Ｂを介して受ける二つの誤りコード解析回路３２及び３３から構成されている。検出された誤りに応じて、制御回路３５は、スイッチング回路２２を動かすことにより、どちらのチャンネルを出力アクセス２０に接続すべきであるかを判定する。回路３０は、アクセス５上に受けられた情報に基づいてブロックを形成する分割回路４０と、分割回路４０によって生成された各ブロックに関係した循環冗長コードを形成する計算回路４２とにより構成される。ブロックの先頭を示す信号が出力４３に現れる。
【００１０】
図２は、アクセス５から到来した伝送されるべき情報ストリームに検出コードが挿入される方法を表わしている。例えば、連続した情報として表わされた伝送されるべき情報が同図の（Ａ）に概略的に示されている。情報はブロック：ＢＬ（ｉ），ＢＬ（ｉ＋１），ＢＬ（ｉ＋２），ＢＬ（ｉ＋３）．．．に分割される。上記各ブロックには、夫々、循環冗長コードＣＲＣ（ｉ−１），ＣＲＣ（ｉ），ＣＲＣ（ｉ＋１），ＣＲＣ（ｉ＋２）．．．が割り当てられる。受信端でこの循環冗長コードを計算し、既に伝送されたコードと比較することにより、少なくとも一つの誤りを含むブロックが容易に検出される。
【００１１】
かくして、本発明の配置によれば、間隔Ｔよりも短い時間間隔中に、チャンネルＣＨＡ及びＣＨＢのエラーパケットを誘起したパルスの形式の妨害に対する保護が保証されるだけではなく、誤りのない情報を伝送するチャンネルを判定し、不必要な複雑化を伴うことなく、１ブロックずつの形式で受信装置の出力から引き出すことが可能である。
【００１２】
図３には本発明の第２の実施例の伝送システムが示されている。図１の素子と共通した素子は、同様の参照用文字が付けされている。図３のシステムは、Ａ側とＢ側の間で情報ストリームの交換が可能になる双方向回線の周囲に形成されている。Ａ側から伝送されるべき情報ストリームはアクセス５に供給され、Ｂ側から伝送されるべき情報ストリームはアクセス５’に供給される。夫々の側で受信された情報ストリームは、Ｂ側に対しアクセス２０に与えられ、Ａ側に対しアクセス２０’に与えられる。Ａ側とＢ側は、Ａ側からＢ側に送る向きのチャンネルＣＨＡ及びＣＨＢと、逆向きのチャンネルＣＨＡ’及びＣＨＢ’とによって接続されている。本発明の範囲を逸脱することなく、Ａ側からＢ側に情報ストリームを伝送するあらゆる種類のチャンネルを利用し得る。例えば、同一タイプのチャンネルを使用しなくてもよい。しかし、記載された例の範囲内では、説明を容易にするため、全ての送信装置及び受信装置は、同一構造を有すると仮定する。
【００１３】
チャンネルＣＨＡ及びＣＨＢは、Ａ側の一部を形成する送信装置１００を、Ｂ側の一部を形成する受信装置１１０に接続する。チャンネルＣＨＡ’及びＣＨＢ’は、Ｂ側の第２の送信装置２００を、Ａ側の第２の受信装置２１０に接続する。特に、ある構成の場合、チャンネルＣＨＡ及びＣＨＢは、図１のシステムの使用によって得られる所望の効果を補償し得るネットワーク１１２を使用することに注意する必要がある。その一例として、例えば、各チャンネルが、（例えば、ＨＤＳＬ区画のような）銅線の伝送区画Ｓ１と、（ＶＣ１２のような）ＳＤＨタイプのネットワーク１１２からなる伝送区画Ｓ２と、第２の銅線の伝送区画Ｓ３（ＨＤＳＬ）とにより形成された一連の区画に分割された２Ｍビット／秒のレートを有する回線が当てはまる。同期ネットワーク１１２が、チャンネルＣＨＢに対しチャンネルＣＨＡを遅延させることにより、図１に示されたように送信装置１００によってチャンネルＣＨＢ上に発生させられた遅延を補償するならば、二つのチャンネルは、第２の区画Ｓ３の始めに位相が合わされる（又は略合わされる）。このことは、最適な遅延Ｔと、同期ネットワークによって得られた遅延の差とが典型的に同じ大きさのオーダー、即ち、数ミリ秒のオーダーを有するとき補償を行うことによって一層確実になる。かくして、第２の区画Ｓ３（ＨＤＳＬ）においてパルスの形式をなすノイズによって生じた誤りをマスクできない。
【００１４】
上記問題を解決するため、本発明によれば、図３に示したシステムにおいて、遅延素子２１２及び２１４が送信装置１００に配置され、遅延素子２１２及び２１４は、スイッチ回路の形で表され、上記遅延素子を短絡、或いは、短絡しない抑止コントローラ２２２及び２２４を夫々有する。上記遅延素子２１２及び２１４は、夫々、チャンネルによる遅延を可能にさせる変調回路２２６及び２２８を介して、チャンネルＣＨＡ及びＣＨＢに接続される。抑止制御回路２３０は上記短絡回路を制御する。上記短絡回路を有効にするため、回路２３０は、受信装置１１０で処理され、チャンネルＣＨＡ’及びＣＨＢ’から形成された戻りチャンネルによって伝送された抑止情報信号ＣＴによって制御される。上記抑止情報信号は、特に、チャンネルＣＨＡ及びＣＨＢによって伝送された情報ストリームの位相偏移に基づいて、遅延判定回路２３５によって形成される。上記位相偏移の値は、二つの入力がチャンネルＣＨＡ及びＣＨＢによって伝送された情報ストリームを受信する位相偏移測定回路２５０により測定される。遅延判定回路２３５は、マルチプレクサ２５５に送られるべき抑止情報信号を出力２３６に発生し、マルチプレクサ２５５は、上記情報をアクセス５’からの伝送されるべき情報と多重化するので、上記情報は送信装置２００によってチャンネルＣＨＡ’及びＣＨＢ’を介してＡ側の抑止制御回路２３０に伝送される。
【００１５】
上記情報信号ＣＴを判定するため、各チャンネルによって伝送された情報ストリームの間に存在する位相を最初に測定する必要がある。従って、コード番号ＮＢＬ（ｉ），ＮＢＬ（ｉ＋１），ＮＢＬ（ｉ＋２），ＮＢＬ（ｉ＋３）．．．は、分割回路によって処理された各ブロックに割り当てられる。上記コード番号は、出力４３上の信号をカウントするモジューロ−Ｎのカウンタ２５８から得られる。上記番号は、マルチプレクサ２６０によって、伝送されるべき情報の中に挿入される。次に、計算回路４２は、マルチプレクサ２６０の出力上の全ての情報信号に対し誤り訂正コードを計算する。これは、チャンネルＣＨＡ’及びＣＨＢ’上の情報信号の構造を表わす図４を参照することにより分かる。対称的な双方向伝送の場合、標示されたブロックは、装置２００と装置２１０の間の情報の交換に関係する。非対称の伝送が有る場合、情報信号ＣＴは別々に構成してもよい。位相偏移測定回路２５０は、二つのチャンネルＣＨＡ及びＣＨＢ上の同じブロック番号の出現の間の時間差を測定することによって位相偏移を判定する。
【００１６】
図５には受信装置１１０が詳細に示されている。同図において、最初に、受信装置１１０は、回路２２６及び２２８の動作とは逆の動作を行い、チャンネルＣＨＡ及びＣＨＢに夫々割り当てられた二つの復調回路３０１及び３０２からなる。同図には、誤りコード解析回路３２及び３３がより詳細に表わされている。回路３２は、誤りコード計算回路３１０と、回路３１０によって計算されたコードを、回路４２によって計算されデマルチプレクサ３２０の出力に再現された伝送されたコードと比較するコード比較回路３１１とからなる。デマルチプレクサ３２０は、有効なデータであるブロックＢＬ（ｉ）を可変遅延素子３２５に供給し、ブロック番号ＮＢＬ（ｉ）を回路２５０に供給する。ブロックの状態が誤りのある状態であるかどうかを判定する回路３１１の出力上の比較情報は、素子３２５と同一のセル数を有する第２の可変遅延素子３３３に供給される。素子３２５の出力上の情報ストリームは、スイッチング回路２２に供給される前に、遅延素子３３５によって対照的に遅延させられる。同一の素子は、チャンネルＢに対し有ることが分かる。従って、素子：３５０，３５１，３６０，３６５，３７３，３７５は、素子：３１０，３１１，３２０，３２５，３３３，３３５と比較される。
【００１７】
回路３９０は、デマルチプレクサ３２０及び３６０によって復元された信号に応じてブロックの先頭を示す信号Ｈ’ｂｌを出力３９１に発生する。上記信号は、素子３２５及び３６５上の位相補正されたブロックに対応する。かかる位相補正は、素子３２５及び３６５によって発生させられるべき遅延と、素子３３３及び３７３によって発生させられるべき遅延とを判定する回路２５０によって得られるので、情報ストリームは遅延素子３３５及び３７５の入力で位相が合わされている。
【００１８】
チャンネルＣＨＢに遅延が発生させられた場合を想定する。以下の点：
−Ｔ_Aは回路２２６の入力と回路３０１の出力との間のチャンネルＣＨＡの伝送時間を表わし、
−Ｔ_Bは回路２２８の入力と回路３０２の出力との間のチャンネルＣＨＢの伝送時間を表わすことに注意すると、回路２５０は、Ｔ_A＋Ｔ₁＝Ｔ＋Ｔ_B＋Ｔ₂であり、かつ、Ｔ₂はできるだけ小さくなるように、素子３２５及び３３３に供給されるべき遅延Ｔ₁と素子３６５及び３７３に供給されるべき遅延Ｔ₂とを決定する。Ｎ’がＮ／２の整数部に一致するとき、｜Ｔ＋Ｔ_B−Ｔ_A｜≦Ｎ’である限り、位相補正を行うことができる。
【００１９】
遅延素子３３５及び３７５は、ブロックが遅延素子３３５及び３３７を出る前に、制御回路３５にブロックの状態を判定する時間を残しておく。
冗長チャンネルのスイッチング問題に関し、欧州特許ＥＰ第０４５４２９号明細書及び欧州特許ＥＰ第０４５４２４６号明細書を引用することに注意が必要である。
【００２０】
遅延判定回路２３５は、上記の如く、遅延素子２１２又は２１４が位相偏移の測定量に応じて短絡するかどうかを判定する。これにより、送信装置１００に送られる情報ＣＴが形成される。
例えば、送信装置１で遅延Ｔを有する遅延したチャンネルＣＨＢが、最終的に、回路２５０で測定された遅延に関し、チャンネルＣＨＡに対し高々Ｔの遅延しかないならば、区画Ｓ２の伝送ネットワークは、送信装置１により発生した遅延を補償する。この場合、遅延判定回路２３５は、素子２１４を抑止し、素子２１２を作動する命令を送出する。それ以外の場合、遅延判定回路２３５は、素子２１４を抑止し、素子２１２を作動する命令を保持する。
【００２１】
遅延Ｔの印加の選択は、一方で、マスクしたいエラーパケットと、他方で、対照的に最短の実現可能な伝送遅延が課される双方向回線のサービスの仕様との間の妥協から得られる。その上、インパルスノイズの存在は、分散ネットワークのあるライン上だけに通知される。必要な場合に限り遅延を発生させるため、実行段階及び回線検定段階中に、インパルスノイズに対する測定に進むことが可能である。しかし、かかる測定の実行のコストは非常に高い。更に、パルスの形のノイズは、１日のある期間だけに現れる電磁作用から発生する。ユーザの応用によって、伝送遅延の偶然の変化を除去できるならば、インパルスノイズが存在する期間に限り遅延を適用することが望ましい。
【００２２】
図６に概略的に表わされた遅延判定回路２３５の一実施例によれば、遅延Ｔを抑止又は作動する命令が適当なチャンネルに送られるように、インパルスノイズの存在の検出によって遅延が印加される自動制御を使用することが可能になる。インパスルの存在は、積分区間Ｔ_iに亘って、同時に誤りのあるブロックの割合を誤りのあるブロックの総数と比較することにより検出され、大きい割合はインパルスノイズの存在を示している。
【００２３】
回路３１１から得られるＥＡ（ｔ）で表わされたチャンネルＣＨＡに受信されたブロックの状態と、回路３５１から得られるＥＢ（ｔ）で表わされたチャンネルＣＨＢに受信されたブロックの状態は、図６にγ_0,0（ｔ）及びγ’_0,0（ｔ）で示された以下の二つの積分器の入力パラメータとして使用される。
− ブロックに誤りのあるとき、ブロックの状態は値“１”を有するという規則に従って、γ_0,0（ｔ）は、“論理和”ゲート４００によって行われ、状態ＥＡ（ｔ）及びＥＢ（ｔ）に基づいて計算された演算から得られた“１”の個数をカウントする。
− γ’_0,0（ｔ）は、ゲート４０２によって行われる“排他的論理和”関数を使用する。
【００２４】
かくして、各積分器によって得られた値は、時点ｔで以下の式：
【００２５】
【数１】

【００２６】
のように表わされ、式中、．は論理和を表わし、
【００２７】
【外１】

【００２８】
γ_0,0（ｔ）は、区画Ｓ₃内で同時に誤りのあるブロックの数を測定する。
積分の区間Ｔ_iは、受信装置の構成的パラメータである。その間隔が長い程、遅延判定回路２３５が遅延Ｔを作動又は抑止する頻度が低下し、一方、値Ｔの変化によって、回路２５０が二つのチャンネルＣＨＡ及びＣＨＢを同相に戻すため必要な時間間隔中に伝送サービスの中断が発生する。
【００２９】
時点ｔで、Ｔ_iの間で同時に誤りのあるブロックの割合Ｐｅ（ｔ）は以下の式：
【００３０】
【数２】

【００３１】
によって生成される。
最初に、遅延Ｔが抑止されるべきチャンネルがチャンネルＣＨＡとＣＨＢの間で選択され、かつ、積分器が“０”に初期化される間隔Ｔ_iの初期化段階後、積分器は遅延Ｔを作動するか、又は、抑止するかを決めるため以下の方法に従って使用される。
【００３２】
インパルスノイズの影響が閾値Ｒｉより下に留まる限り、遅延判定回路２３５は、遅延Ｔを強制的に０にする。Ｐｅ（ｔ）＜Ｒｉである限り、この条件が照合される。Ｒｉは受信装置１１０の構造的パラメータである。
閾値Ｒｉが越えられたとき、遅延判定回路２３５は、Ｐｅが再度Ｒｉよりも小さくなるまで、遅延を値Ｔで固定する。上記方法によれば、Ｂ側の受信装置１１０が回線のユーザによって観察された伝送性能を表わす値（Ｔｉ，Ｒｉ）を有するよう設計されたとき、最適な形で遅延Ｔを作動し得るようになる。同一の方法は、装置２００と２０１によって形成された組に適当である。
【００３３】
クック(J.W. Cook) による“アクセスネットワークの広帯域インパルス性ノイズの研究(Wideband impulsive noise survey of the access network) ”、ＢＴテクノロジージャーナル、第１１巻、第３号（１９９３年７月発行）に記載された電話の分散ネットワークの回線上のインパルスノイズの統計的な調査によれば、大部分のエラーパケットは、２ｍｓ未満の間隔を有することが示されている。ブロックの間隔が１ｍｓであるＩＴＵ勧告Ｇ７０４に準拠して作られた２Ｍビット／秒のサービスの伝搬用のＨＤＳＬ伝送の特別な場合、最適な遅延の選択は、この結果として１乃至３ｍｓの間にある。
【００３４】
図７には、送信端に供給されるべき遅延の値の選択を自動制御するため用いられる手段が設けられた本発明のシステムの別の実施例が示されている。上記システムにおいて、遅延素子２１２はチャンネルＣＨＡに遅延素子２１２₁．．．２１２_Mの縦続接続によって形成され、遅延素子２１４はチャンネルＣＨＢに遅延素子２１４₁．．．２１４_Mの縦続接続によって形成される。上記各素子は、ブロックの間隔に一致する遅延τを発生する。かくして、素子２１２及び２１４にって発生された遅延は、τの刻み幅で０からＭτに変化する。Ｍτはエラーキャンセル機能の最大許容遅延に対応する。
【００３５】
この原理は、遅延が１、２、３．．．のブロックの間隔毎に減少させられた場合に、どのような性能の改善が得られるかを予測することである。上記予測によって満足できる結果が得られない場合、予測機構は、１、２、３．．．のブロックの時間間隔毎に遅延を増加させる影響を調べる。この機構の精度は、夫々のフレームのブロックの寸法よりも大きく、エラーパケットの長さよりも小さい。上記機構は、図６に示した回路２３５に匹敵する図８に示した遅延判定回路４３５によって、以下の方法で実現される。上記方法は、以下に説明する積分器によって発生された情報ストリームを特に考慮した回路４５５によって行われる。
【００３６】
ＥＡ_k（ｔ）で示されたチャンネルＣＨＡ上の受信ブロックの状態は、比較器３１１から得られ、素子３３３を通過し、Ｍ個のセルからなるシフトレジスタ４１０を通過する。ＥＢ_k（ｔ）で示されたチャンネルＣＨＢ上の受信ブロックの状態は、比較器３５１から得られ、素子３７３を通過し、レジスタ４１０と同じサイズからなるシフトレジスタ４２０を通過する。上記レジスタは、図５に示された回路３９０によって生成された信号Ｈ’ｂｌと同期してシフトされる。
【００３７】
セル内に格納された値は、図８に表わされた一連の一致積分器のＣ_k,1（ｔ）及びＣ’_k,1（ｔ）として示された入力パラメータとして使用され、上記パラメータは時点ｔに以下の式：
【００３８】
【数３】

【００３９】
及び
【００４０】
【数４】

【００４１】
によって表わされる。
積分のアンサンブルは、時点ｔで値ｍτを有し、チャンネルＣＨＢが伝送モードであるとき、適用されると考えられる遅延Ｔの最適な値を決めるため以下の方法で使用される。
インパルスノイズの影響が閾値Ｒｉよりも小さい限り、回路４３５は遅延Ｔを強制的に０にする。区画Ｓ１のインパルスノイズを考慮して得られ、Ｐ_E（ｔ）と関連した以下のＰ’_E（ｔ）：
【００４２】
【数５】

【００４３】
がＲｉよりも小さい場合に、この条件は照合される。閾値Ｒｉが越えられたとき：
Ｒｄ．Ｃ_M-k,M（ｔ）≦Ｃ_M,M（ｔ）であるような１とｍの間の最大の整数ｋを探す。
かかるｋが存在する場合、回路４３５はＴを間隔ｋτだけ減少させる命令を送出する。
【００４４】
ｋが存在しない場合、Ｒｃ．Ｃ_M,M-k（ｔ）≦Ｃ_M,M（ｔ）であるような１とＭ−ｍの間の最小の整数ｋを探す。Ｒｄ及びＲｃは受信装置の構造的パラメータである。
上記最小の整数ｋが存在する場合、回路４３５はＴを間隔ｋτだけ減少させる命令を送出する。
【００４５】
上記最小の整数ｋが存在しない場合、閾値Ｒｄの検出を再開する。
存在しなければ、閾値Ｒｉの検出を再開する。
上記方法によれば、送信装置１００と受信装置１１０の集団が、回線のユーザによって観察される伝送性能を表わす値（Ｔｉ，Ｒｉ，Ｒｄ，Ｒｃ）を有するよう設計されている点で、遅延Ｔの最適な調整が得られる。このような方法は、送信装置２００と受信装置２１０の集合にも明らかに適当である。
【図面の簡単な説明】
【図１】本発明の伝送システムの第１の実施例の構成図である。
【図２】本発明の第１の面に従って構成された伝送されるべき情報の説明図である。
【図３】本発明の伝送システムの第２の好ましい実施例の構成図である。
【図４】本発明の第２の好ましい実施例による伝送されるべき情報の構造の説明図である。
【図５】図３の伝送システムの一部を形成する受信装置の詳細構成図である。
【図６】本発明の伝送システムの一部を形成する遅延判定回路の一実施例の構成図である。
【図７】本発明の伝送システムの他の実施例の構成図である。
【図８】図７に示された伝送システムの一部を形成する遅延判定回路の一実施例の構成図である。
【符号の説明】
１，１００，２００送信装置
５，５’，７Ａ，７Ｂ，１１Ａ，１１Ｂ，２０，２０’ アクセス
８，１２，２１２，２１４遅延素子
１０，１１０，２１０受信装置
１５品質測定回路
２２スイッチング装置
３０コード挿入回路
３２，３３誤りコード解析回路
３５制御回路
４０分割回路
４２計算回路
４３，２３６，３９１出力
１１２ネットワーク
２１２，２１４抑止コントローラ
２２６，２２８変調回路
２３０短絡回路
２３５，４３５遅延判定回路
２５０位相偏移測定回路
２５５，２６０マルチプレクサ
２５８カウンタ
３０１，３０２復調回路
３１１，３５１比較器
３２０，３６０デマルチプレクサ
３２５，３３３，３６５，３７３可変遅延素子
３９０，４５５回路
４００論理和ゲート
４０２排他的論理和ゲート
４１０，４２０シフトレジスタ
ＣＨＡ，ＣＨＢ，ＣＨＡ’，ＣＨＢ’ チャンネル
Ｓ１，Ｓ２，Ｓ３伝送区画[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input access for receiving information to be transmitted, an output access connected to the channel and broadcasting the information to be transmitted, and one of the accesses. A transmitter having a first transmission delay element for delaying information; an access for receiving an information signal from the channel; a measuring circuit for measuring the quality of various channels; and selecting one of the channels The present invention relates to a transmission system that includes a receiving device having a network circuit and uses at least two channels in a redundant mode.
[0002]
The system has important applications in the field of telecommunications where it is desired to ensure good transmission quality by preventing errors and to obtain some insensitivity to interference.
[0003]
[Prior art]
U.S. Pat. No. 3,409,875 discloses a system of the above type. According to this known technique, the delay element generating the delay T is always connected to one of the output outputs of the transmitting device, while the output access of the receiving device is connected to one of the channels. ing. The quality measurement circuit analyzes the signals coming from the two channels by comparison, and as soon as a mismatch is reported, the output access of the receiving device is transferred to another channel that functions as a backup channel for a certain time interval T. Connected. Thus, disturbances that concentrate in a time interval shorter than T and simultaneously affect the channel are effectively suppressed.
[0004]
[Problems to be solved by the invention]
However, when the channel generates a variable delay, it is impossible to analyze the quality of information using the matching circuit, and therefore the delay cannot be predicted for the signal transmitted by the channel. Is inappropriate. Furthermore, the system does not eliminate errors that occur in the spare channel when the spare channel is connected to output access.
[0005]
The present invention therefore aims to provide a system of the above type without the above drawbacks.
[0006]
[Means for Solving the Problems]
The system of the present invention is provided with a dividing circuit that divides information to be transmitted into blocks on the transmitting device side and an allocation circuit that assigns an error detection code to each block. An error code analysis circuit to be generated is provided.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
The above and other aspects of the invention are shown and described below with reference to embodiments of the invention.
FIG. 1 shows a system according to the invention comprising a transmitter 1 having an access 5 for receiving information to be transmitted and two accesses 7A and 7B for generating the same transmission information in channels CHA and CHB. Has been. The delay element 8 inserted in the channel CHB path delays the information stream on this channel by an interval T.
[0008]
The system further comprises a receiving device 10 having

access

11A and 11B for receiving transmitted information coming from channels CHA and CHB. The system includes a reception delay element 12 that restores the delay generated by the delay element 8 and a quality measurement that receives the information stream with the input transmitted and determines the channel connected to the output access 20 according to the measured value. And a circuit 15. For this purpose, the circuit 15 affects the switching device 22.
[0009]
According to the present invention, the transmission system shown in FIG. 1 has a code insertion circuit 30 for inserting an error detection code into a transmission apparatus, and the quality measurement circuit 15 receives information from channels CHA and CHB. It consists of two error

code analysis circuits

32 and 33 that receive the stream via the

access

11A and 11B. In response to the detected error, the control circuit 35 moves the switching circuit 22 to determine which channel should be connected to the output access 20. The circuit 30 includes a dividing circuit 40 that forms a block based on information received on the access 5 and a calculation circuit 42 that forms a cyclic redundancy code related to each block generated by the dividing circuit 40. . A signal indicating the beginning of the block appears at output 43.
[0010]
FIG. 2 represents a method in which a detection code is inserted into the information stream to be transmitted coming from access 5. For example, the information to be transmitted represented as continuous information is schematically shown in FIG. Information is a block: BL (i), BL (i + 1), BL (i + 2), BL (i + 3). . . It is divided into. Each of the blocks includes a cyclic redundancy code CRC (i-1), CRC (i), CRC (i + 1), CRC (i + 2). . . Is assigned. By calculating this cyclic redundancy code at the receiving end and comparing it with the already transmitted code, a block containing at least one error is easily detected.
[0011]
Thus, the arrangement according to the invention not only guarantees protection against disturbances in the form of pulses that have induced error packets in channels CHA and CHB during a time interval shorter than interval T, but also provides error-free information. It is possible to determine the channel to be transmitted and extract it from the output of the receiving device in a block-by-block format without unnecessary complication.
[0012]
FIG. 3 shows a transmission system according to a second embodiment of the present invention. Elements common to the elements in FIG. 1 are given similar reference characters. The system shown in FIG. 3 is formed around a bidirectional line that enables an information stream to be exchanged between the A side and the B side. The information stream to be transmitted from the A side is supplied to the access 5, and the information stream to be transmitted from the B side is supplied to the access 5 '. The information stream received on each side is given to the access 20 for the B side and to the access 20 'for the A side. The A side and the B side are connected by channels CHA and CHB that are directed from the A side to the B side, and channels CHA ′ and CHB ′ that are reversed. Any type of channel transmitting an information stream from the A side to the B side can be used without departing from the scope of the present invention. For example, the same type of channel need not be used. However, within the example described, for ease of explanation, it is assumed that all transmitters and receivers have the same structure.
[0013]
Channels CHA and CHB connect a transmitting apparatus 100 that forms part of the A side to a receiving apparatus 110 that forms part of the B side. Channels CHA ′ and CHB ′ connect the B-side second transmission device 200 to the A-side second reception device 210. In particular, it should be noted that in some configurations, channels CHA and CHB use a network 112 that can compensate for the desired effect obtained by using the system of FIG. As an example, for example, each channel has a copper transmission section S1 (such as an HDSL section), a transmission section S2 composed of an SDH type network 112 (such as VC12), and a second copper wire. This applies to a line having a rate of 2 Mbit / s divided into a series of partitions formed by a plurality of transmission partitions S3 (HDSL). If the synchronization network 112 compensates for the delay generated on the channel CHB by the transmitting device 100 as shown in FIG. 1 by delaying the channel CHA relative to the channel CHB, the two channels The phase is adjusted (or substantially adjusted) at the beginning of the second section S3. This is further ensured by compensating when the optimum delay T and the difference in delay obtained by the synchronization network typically have the same order of magnitude, ie, on the order of a few milliseconds. Thus, unable to mask the error caused by noise that forms the form of pulses in the second compartment S3 (HDSL).
[0014]
In order to solve the above problem, according to the present invention, in the system shown in FIG. 3, the

delay elements

212 and 214 are arranged in the transmission apparatus 100, and the

delay elements

212 and 214 are expressed in the form of a switch circuit. The delay devices 222 and 224 are short-circuited or not short-circuited, respectively. The

delay elements

212 and 214 are connected to the channels CHA and CHB via

modulation circuits

226 and 228, respectively, that enable delays by channel. The inhibition control circuit 230 controls the short circuit. To enable the short circuit, the circuit 230 is controlled by a suppression information signal CT processed by the receiving device 110 and transmitted by a return channel formed from channels CHA ′ and CHB ′. In particular, the suppression information signal is formed by the delay determination circuit 235 based on the phase shift of the information stream transmitted through the channels CHA and CHB. The value of the phase shift is measured by a phase shift measurement circuit 250 that receives an information stream with two inputs transmitted by channels CHA and CHB. The delay decision circuit 235 generates a suppression information signal to be sent to the multiplexer 255 at the output 236, and the multiplexer 255 multiplexes the information with the information to be transmitted from the access 5 ', so that the information 200 is transmitted to the inhibition control circuit 230 on the A side via the channels CHA ′ and CHB ′.
[0015]
In order to determine the information signal CT, it is necessary to first measure the phase present between the information streams transmitted by each channel. Therefore, code numbers NBL (i), NBL (i + 1), NBL (i + 2), NBL (i + 3). . . Are assigned to each block processed by the divider circuit. The code number is obtained from a modulo-N counter 258 that counts the signal on output 43. The number is inserted by multiplexer 260 into the information to be transmitted. Next, the calculation circuit 42 calculates an error correction code for all information signals on the output of the multiplexer 260. This can be seen by referring to FIG. 4 which represents the structure of information signals on the channels CHA ′ and CHB ′. In the case of symmetric bi-directional transmission, the marked block relates to the exchange of information between device 200 and device 210. If there is asymmetric transmission, the information signal CT may be configured separately. The phase shift measurement circuit 250 determines the phase shift by measuring the time difference between the occurrences of the same block number on the two channels CHA and CHB.
[0016]
FIG. 5 shows the receiving apparatus 110 in detail. In the figure, first, the receiving apparatus 110 includes two

demodulating circuits

301 and 302 that perform operations opposite to the operations of the

circuits

226 and 228 and are assigned to the channels CHA and CHB, respectively. In the figure, the error

code analysis circuits

32 and 33 are shown in more detail. The circuit 32 includes an error code calculation circuit 310 and a code comparison circuit 311 that compares the code calculated by the circuit 310 with the transmitted code calculated by the circuit 42 and reproduced at the output of the demultiplexer 320. The demultiplexer 320 supplies the block BL (i), which is valid data, to the variable delay element 325 and supplies the block number NBL (i) to the circuit 250. The comparison information on the output of the circuit 311 for determining whether or not the block state is in error is supplied to the second variable delay element 333 having the same number of cells as the element 325. The information stream on the output of element 325 is, in contrast, delayed by delay element 335 before being supplied to switching circuit 22. It can be seen that the same element exists for channel B. Therefore, the element: 350, 351, 360, 365, 373, 375 is compared with the element: 310, 311, 320, 325, 333, 335.
[0017]
The circuit 390 generates a signal H′bl indicating the head of the block at the output 391 in accordance with the signal restored by the

demultiplexers

320 and 360. The signals correspond to the phase corrected blocks on

elements

325 and 365. Such phase correction is obtained by a circuit 250 that determines the delay to be generated by

elements

325 and 365 and the delay to be generated by

elements

333 and 373 so that the information stream is phased at the inputs of

delay elements

335 and 375. Are combined.
[0018]
Assume that a delay is generated in the channel CHB. The following points:
-T _A represents a transmission time of the channel CHA between the output of the input and the circuit 301 of the circuit 226,
Note that -T _B represents the transmission time of channel CHB between the input of circuit 228 and the output of circuit 302, circuit 250 is T _A + T ₁ = T + T _B + T ₂ and T ₂ is The delay T ₁ to be supplied to the

elements

325 and 333 and the delay T ₂ to be supplied to the

elements

365 and 373 are determined so as to be as small as possible. When N ′ matches the integer part of N / 2, phase correction can be performed as long as | T + T _B −T _A | ≦ N ′.
[0019]
Delay

elements

335 and 375 leave control circuit 35 time to determine the state of the block before the block exits delay elements 335 and 337.
It should be noted that reference is made to EP 045429 and EP 0454246 regarding the switching problem of redundant channels.
[0020]
As described above, the delay determination circuit 235 determines whether the

delay element

212 or 214 is short-circuited according to the measured amount of phase shift. Thereby, information CT transmitted to the transmission apparatus 100 is formed.
For example, if a delayed channel CHB having a delay T at the transmitter 1 eventually has no more than T delay relative to the channel CHA with respect to the delay measured by the circuit 250, the transmission network of the partition S2 will Compensate for delays caused by device 1. In this case, the delay determination circuit 235 suppresses the element 214 and sends a command for operating the element 212. Otherwise, the delay determination circuit 235 suppresses the element 214 and holds a command to operate the element 212.
[0021]
The choice of applying the delay T comes from a compromise between, on the one hand, error packets that are to be masked and, on the other hand, the specification of a service for a two-way line that imposes the shortest possible transmission delay. Moreover, the presence of impulse noise is only reported on certain lines of the distributed network. In order to generate a delay only when necessary, it is possible to proceed to measurement for impulse noise during the execution phase and the line verification phase. However, the cost of performing such a measurement is very high. Furthermore, noise in the form of pulses arises from electromagnetic effects that appear only during certain periods of the day. If the user's application can remove the accidental change in transmission delay, it is desirable to apply the delay only during the period in which impulse noise exists.
[0022]
According to one embodiment of the delay determination circuit 235 schematically represented in FIG. 6, a delay is applied by detecting the presence of impulse noise so that a command to inhibit or activate the delay T is sent to the appropriate channel. It is possible to use automatic control. The presence of impulse is detected by comparing the proportion of erroneous blocks with the total number of erroneous blocks simultaneously over the integration interval T _i , with a large proportion indicating the presence of impulse noise.
[0023]
The state of the block received on the channel CHA represented by EA (t) obtained from the circuit 311 and the state of the block received on the channel CHB represented by EB (t) obtained from the circuit 351 are: _These are used as input parameters for the following two integrators indicated by γ _0,0 (t) and γ ′ _0,0 (t) in FIG.
-When the block is in error, γ _0,0 (t) is performed by the “OR” gate 400 according to the rule that the state of the block has the value “1”, and states EA (t) and EB (t The number of “1” obtained from the calculation calculated based on (1) is counted.
Γ ′ _0,0 (t) uses the “exclusive OR” function performed by gate 402.
[0024]
Thus, the value obtained by each integrator is as follows:
[0025]
[Expression 1]

[0026]
Where,. Represents a logical sum,
[0027]
[Outside 1]

[0028]
γ _0,0 (t) measures the number of simultaneously erroneous blocks in partition S ₃ .
The integration interval T _i is a structural parameter of the receiving apparatus. The longer the interval, the less frequently the delay decision circuit 235 activates or inhibits the delay T, while the value T changes during the time interval required for the circuit 250 to return the two channels CHA and CHB to the same phase. A transmission service interruption occurs.
[0029]
At time t, the proportion Pe (t) of simultaneously erroneous blocks during T _i is given by:
[0030]
[Expression 2]

[0031]
Generated by.
Initially, after the initialization phase of interval T _i where the channel for which delay T is to be suppressed is selected between channels CHA and CHB and the integrator is initialized to “0”, the integrator reduces delay T It is used according to the following method to decide whether to activate or inhibit.
[0032]
As long as the influence of the impulse noise remains below the threshold value Ri, the delay determination circuit 235 forces the delay T to zero. This condition is matched as long as Pe (t) <Ri. Ri is a structural parameter of the receiving device 110.
When the threshold value Ri is exceeded, the delay determination circuit 235 fixes the delay at the value T until Pe becomes smaller than Ri again. According to the above method, when the receiving device 110 on the B side is designed to have a value (Ti, Ri) representing the transmission performance observed by the user of the line, the delay T can be operated in an optimal manner. Become. The same method is appropriate for the set formed by devices 200 and 201.
[0033]
JW Cook, “Wideband impulsive noise survey of the access network”, BT Technology Journal, Volume 11, Issue 3 (issued July 1993) Statistical investigations of impulse noise on the lines of a telephone distributed network show that most error packets have an interval of less than 2 ms. In the special case of HDSL transmission for propagation of 2 Mbit / s service made according to ITU recommendation G704 with a block interval of 1 ms, the selection of the optimum delay results in between 1 and 3 ms. is there.
[0034]
FIG. 7 shows another embodiment of the system of the present invention provided with means used to automatically control the selection of the delay value to be supplied to the transmitting end. In the above system, delay elements 212 are connected to channel CHA with delay elements 212 ₁ . . . 212 _M are formed by cascade connection, and delay element 214 is connected to channel CHB with delay elements 214 ₁ . . . Formed by 214 _M cascade. Each of the elements generates a delay τ that matches the block interval. Thus, the delay generated by

elements

212 and 214 changes from 0 to Mτ with a step size of τ. Mτ corresponds to the maximum allowable delay of the error cancellation function.
[0035]
This principle has a delay of 1, 2, 3,. . . It is to predict what kind of performance improvement can be obtained when it is reduced at every block interval. If satisfactory results are not obtained by the prediction, the prediction mechanism is 1, 2, 3,. . . Investigate the effect of increasing the delay at every block time interval. The accuracy of this mechanism is larger than the block size of each frame and smaller than the length of the error packet. The above mechanism is realized by the delay judging circuit 435 shown in FIG. 8 comparable to the circuit 235 shown in FIG. The above method is performed by a circuit 455 specifically considering the information stream generated by the integrator described below.
[0036]
The state of the reception block on the channel CHA indicated by EA _k (t) is obtained from the comparator 311, passes through the element 333, and passes through the shift register 410 composed of M cells. The state of the reception block on the channel CHB indicated by EB _k (t) is obtained from the comparator 351, passes through the element 373, and passes through the shift register 420 having the same size as the register 410. The register is shifted in synchronization with the signal H′bl generated by the circuit 390 shown in FIG.
[0037]
The values stored in the cell are used as input parameters, denoted as C _{k, 1} (t) and C ′ _{k, 1} (t) _, in the series of coincident integrators represented in FIG. Is the following formula at time t:
[0038]
[Equation 3]

[0039]
And [0040]
[Expression 4]

[0041]
Is represented by
The integration ensemble has the value mτ at time t and is used in the following way to determine the optimum value of the delay T that is considered to be applied when the channel CHB is in transmission mode.
As long as the influence of the impulse noise is smaller than the threshold value Ri, the circuit 435 forces the delay T to zero. Obtained in consideration of the impulse noise in the compartment S1, P _E (t) and associated with the following P _'E (t):
[0042]
[Equation 5]

[0043]
This condition is matched if is less than Ri. When the threshold Ri is exceeded:
Rd. Find the largest integer k between 1 and m such that C _{Mk, M} (t) ≦ C _{M, M} (t).
If such k exists, circuit 435 sends a command to decrease T by the interval kτ.
[0044]
If k does not exist, Rc. Find the smallest integer k between 1 and M−m such that C _{M, Mk} (t) ≦ C _{M, M} (t). Rd and Rc are structural parameters of the receiving device.
If the minimum integer k is present, the circuit 435 sends a command to decrease T by the interval kτ.
[0045]
When the minimum integer k does not exist, the detection of the threshold value Rd is resumed.
If not, the detection of the threshold Ri is resumed.
According to the above method, the delay T is designed in that the group of the transmitting device 100 and the receiving device 110 is designed to have values (Ti, Ri, Rd, Rc) representing transmission performance observed by the users of the line. The optimal adjustment of can be obtained. Such a method is obviously also suitable for the set of transmitting device 200 and receiving device 210.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment of a transmission system according to the present invention.
FIG. 2 is an illustration of information to be transmitted configured in accordance with the first aspect of the invention.
FIG. 3 is a block diagram of a second preferred embodiment of the transmission system of the present invention.
FIG. 4 is an illustration of the structure of information to be transmitted according to a second preferred embodiment of the present invention.
FIG. 5 is a detailed configuration diagram of a receiving apparatus forming part of the transmission system of FIG. 3;
FIG. 6 is a configuration diagram of an embodiment of a delay determination circuit forming part of the transmission system of the present invention.
FIG. 7 is a configuration diagram of another embodiment of the transmission system of the present invention.
8 is a configuration diagram of an embodiment of a delay determination circuit forming a part of the transmission system shown in FIG.
[Explanation of symbols]
1,100,200

Transmitter

5, 5 ', 7A, 7B, 11A, 11B, 20, 20'

Access

8, 12, 212, 214

Delay element

10, 110, 210 Receiver 15 Quality measurement circuit 22 Switching device 30

Code Insertion circuit

32, 33 Error code analysis circuit 35 Control circuit 40 Division circuit 42

Calculation circuit

43, 236, 391 Output 112

Network

212, 214

Suppression controller

226, 228 Modulation circuit 230

Short circuit

235, 435 Delay determination circuit 250 Phase

deviation measurement Circuit

255, 260 Multiplexer 258

Counter

301, 302

Demodulator

311, 351

Comparator

320, 360

Demultiplexer

325, 333, 365, 373

Variable delay element

390, 455 Circuit 400 OR gate 402

Exclusive OR gate

410, 420 Torejisuta CHA, CHB, CHA ', CHB' channels S1, S2, S3 transmission section

Claims

A transmission system using at least two channels in redundant mode,
An input access for receiving information to be transmitted in a block, an output access connected to the channel and broadcasting the information to be transmitted, and the information to be transmitted related to one of the accesses A transmission device having a first transmission delay element for delaying;
An access for receiving an information signal from the channel, a measuring circuit for measuring the quality of various channels, a switching circuit for selecting one of the channels, and an information signal transmitted to the switching circuit. A receiving device having output access to supply;
A second transmission delay element related to another output access;
Delay control means associated with each of the delay elements;
A return channel leading from the receiver to the transmitter;
A delay determination circuit for controlling the delay control means by the return channel as a function of a quality measurement obtained by the measurement circuit for measuring the quality,
The quality measure is based on determination of impulse noise set based on two integrators γ0,0 and γ′0,0,
The integrator is used to detect the presence of impulse noise by calculating the ratio of the number of simultaneously erroneous blocks observed over a given integration interval to the total number of erroneous blocks. Feature system.

The system of claim 1, wherein the delay element is variable and the delay determination circuit determines a duration of the delay.

The measurement circuit generates a performance indication, and the delay determination circuit predicts various performance improvements of the various values of the delay element, thus determining the optimum value of the delay to be applied. 3. The system according to claim 2, further comprising a series of integrators Ck, l used for the purpose.

4. A system according to claim 2 or 3, characterized in that the variable delay element varies in increments equal to the duration of one block when the block has a fixed duration.

A transmission device suitable for the system according to any one of claims 1 to 4,
An input access for receiving information to be transmitted; an output access connected to a channel for broadcasting the information to be transmitted; and a delay for delaying the information to be transmitted in relation to one of the accesses. One transmission delay element;
A second transmission delay element related to another output access;
Delay control means associated with each one of the delay elements controlled as a function of the quality measure generated by the receiver in the return channel;
The quality measure is based on determination of impulse noise set based on two integrators γ0,0 and γ′0,0,
The integrator is used to detect the presence of impulse noise by calculating the ratio of the number of simultaneously erroneous blocks observed over a given integration interval to the total number of erroneous blocks. A transmission device characterized.

A receiving apparatus for receiving an information signal through at least two channels suitable for the system according to any one of claims 1 to 4,
Access to receive the information signal from the channel;
A measurement circuit for measuring the quality of various channels;
A switching circuit for selecting at least one of the channels;
An output access connected to the switching circuit for generating a transmission information signal;
Access to the return channel in transmitting the quality measure to the transmitter,
The quality measure is based on the determination of impulse noise set based on the two integrators γ0,0 and γ′0,0,
The integrator is used to detect the presence of impulse noise by calculating the ratio of the number of simultaneously erroneous blocks observed over a given integration interval to the total number of erroneous blocks. A receiving device.