JP3783155B2

JP3783155B2 - Semiconductor storage device and distributed driver arrangement method

Info

Publication number: JP3783155B2
Application number: JP2000402078A
Authority: JP
Inventors: 好昭清水; 和彦松木
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2006-06-07
Anticipated expiration: 2020-12-28
Also published as: JP2002203391A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、クロック同期型の半導体記憶装置及びそのレイアウト設計・製造方法に関する。
【０００２】
【従来の技術】
図７は、従来の半導体記憶装置の構成の一例を示す図であり、クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図である。図７を参照すると、半導体記憶装置７００は、バンクＡのアレイ部７１０、７１２と、バンクＢのアレイ部７１１、７１３と、その間の周辺回路レイアウト（Layout）領域７１４を備えている。
【０００３】
アレイ部は、メモリセルアレイ７０１と、行（ROW）方向に各メモリセルに接続するワード線７０２を持つサブワードドライバ７０３と、列(column)方向に各メモリセルに接続するビット線７０４を持つセンスアンプ７０５とが、マトリックス状に配置されている。
【０００４】
マトリックス状に配置されたセンスアンプ７０５は、図８（ａ）に示すように、センスアンプ駆動回路を備えており、電源電圧としては、ＶＩＮＴ駆動回路２(８０２)から定常的に供給される内部降圧電源ＶＩＮＴと、ビット線方向に並ぶ周辺回路レイアウト（Layout）領域に配置された複数の電源電圧切替回路(８１１、８１２、・・・、８１ｎ)を介して供給される内部降圧電源ＶＩＮＴと外部電源ＶＣＣが接続されている。内部降圧電源電圧ＶＩＮＴは、外部電源電圧ＶＣＣよりも低い。センスアンプ駆動回路に電源電圧を供給する電源配線は、ＶＩＮＴ駆動回路２（８０２）からの電源配線と、電源電圧切替回路８１１〜８１ｎからの電源配線とが格子状に配線され、格子点で相互に接続されている。
【０００５】
電源電圧切替回路(８１１、８１２、・・・、８１ｎ)には、ＶＩＮＴ制御回路１（８０１）とＶＣＣパッド（ＰＡＤ）が接続されており、センスアンプ駆動回路の電源電圧を内部降圧電源ＶＩＮＴと外部電源ＶＣＣとに切替える。
【０００６】
よく知られているように、センスアンプによる読み出しデータ増幅の上限レベルは、センスアンプ駆動回路の電源電位によって決定される。センスアンプ駆動回路は、センスアンプの駆動を開始すると、電流消費により、一旦電源電位が電位降下をおこし、増幅が完了するにつれ、元の内部降圧電源ＶＩＮＴの電位に戻り始める。この為、ＶＩＮＴ電位に戻る時間が早いほど、データ増幅が高速に行なえる。
【０００７】
そこで、電源電圧切替回路は、図８(ｂ)の波形で示すように、センスアンプによる読み出しデータ増幅時に、センスアンプ駆動回路の電源電圧を外部電源ＶＣＣに切替えることにより（図８(ｂ)のＢ点波形参照）、データ増幅時に、センスアンプのデータ増幅速度の遅れを防ぎ、高速化を実現している。図８（ｂ）のＡ、Ｂ点波形は、図８（ａ）のＶＩＮＴ駆動回路２（８０２）の出力波形と、電源切替回路８１ｎの出力波形であり、着目点波形は、センスアンプ駆動回路の電源電圧である。着目点波形（図８（ａ）の着目を丸印で囲んだセンスアンプ駆動回路の電源電圧波形）は、センスアンプ駆動開始時、ノードＢからの外部電源（ＶＣＣ）により電源レベルが持ち上がり、センスアンプのデータ増幅速度の遅れを防いでいる。
【０００８】
図９は、図８の電源電圧切替回路に接続される信号に注目したマスクレイアウト構成図であり、特開２０００−１４９５６６号公報に開示されている回路構成を、マスクレイアウトに置き換えたものである。図９において、破線で囲んだブロック９００が、図８（ａ）の回路構成のレイアウトに対応している。
【０００９】
センスアンプで読み出した信号を一時的にチャネルバッファに蓄積する構成のＳＤＲＡＭであるヴァーチャルチャネルメモリ（Virtual Channel Memory）は、市場要求から、従来のＳＤＲＡＭに対して、同等のコストで、また高いデータ転送が必要とされている。このため、高いデータ転送を可能とする新アーキテクチャであるチャネル（Channel）領域を、異なるバンク（BANK）で挟まれた従来の周辺回路レイアウト領域に配置する必要があり、またＳＤＲＡＭと同等のコストに抑えるために、ＳＤＲＡＭと同等のチップサイズとすることが要請されている。
【００１０】
ヴァーチャルチャネルメモリ（Virtual Channel Memory）には、図１０に示すようにビット線１００４方向と平行にセンスアンプ駆動回路に接続される内部降圧電源ＶＩＮＴ配線１００６と、ＧＮＤ配線１００８、センスアンプ１００５で増幅された信号をチャネル（Channel）に転送する転送バス（Bus）対１００７を持ち、転送された信号を保持するチャネル（Channel）領域１０１４をビット線方向に持っている。
【００１１】
ヴァーチャルチャネルメモリでは、従来の周辺回路レイアウト領域であった１部がチャネル（Channel）領域とされており、ヴァーチャルチャネルメモリのチャネル領域に配置されていた従来の周辺レイアウトの素子は、全て、図１０に示すような周辺回路レイアウト領域１０１６（アレイ部１０１０、チャネル領域１０１４、アレイ部１０１１の配列、アレイ部１０１２、チャネル領域１０１５、アレイ部１０１３の配列の間の領域）のみに配置するという変更が必要となる。このように、周辺回路レイアウト領域の減少により、チップ・サイズのオーバーヘッドが大きな問題となった。
【００１２】
また、チャネル領域は、１層目の金属配線層であるアルミ配線層（１ＡＬ）、１層目の金属配線層であるアルミ配線層（２ＡＬ）共に、密に配線されており、チャネル領域に、周辺回路を配置するには、配置・配線構成の工夫が必要となった。
【００１３】
図７の周辺回路レイアウト領域７１４、図１０の周辺回路レイアウト領域１０１６に示したように、従来、電源電圧切替回路を配置していた場所が、チャネル領域となり、転送バス対等のアルミ配線の増加により、その配置が、困難となっている。これが第１の問題点である。
【００１４】
そして、第２の問題点として、電源電圧切替回路に入力される、外部電源ＶＣＣ及び内部降圧電源ＶＩＮＴ２本の電源配線（電源配線は通常１本あたり２０〜３０umの配線幅を持っている）が配線される周辺回路レイアウト領域が、全体に対して、例えば４mm²（6.4％）と大きく減っている。
【００１５】
このため、ヴァーチャルチャネルメモリでは、チップサイズを、相対的に、ＳＤＲＡＭレベルにする必要があり、チップサイズを縮小するための工夫が必要とされている。
【００１６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、従来のシンクロナスＤＲＡＭを、ヴァーチャルチャネル（Virtual Channel）化する際に生じるチップ（CHIP）サイズのオーバヘッドを解消し、チップサイズを縮小化する半導体記憶装置及びその配置配線方法を提供することにある。
【００１７】
また本発明が解決しようとする課題は、チップサイズを縮小化するともに、センスアンプによる読み出しデータ増幅速度を向上し、さらにドライバに対する種類・サイズの変更を容易化する半導体記憶装置及びその配置配線方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、アレイ部が複数のセンスアンプ駆動回路をマトリクス状に備えた半導体記憶装置において、前記複数のセンスアンプ駆動回路に電源電圧を供給する給電線に電源電圧を駆動出力するドライバを、前記アレイ部に隣接するチャネル領域に、複数備え、前記複数のドライバのうち出力電源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮＴ）のものとが、所望の割合、及び順序にて、配置されており、センスアンプ駆動開始時に、前記複数のドライバを活性化することで、前記センスアンプ駆動回路に供給する電源電圧が前記外部電源電圧側に持ち上げられる。
【００１９】
本発明は、チャネル領域の両端に異なるバンクのアレイ部が設けられており、前記アレイ部とチャネル領域のチップ内側には周辺レイアウト領域が設けられており、前記アレイ部及び前記チャネル領域をまたがって前記アレイ部内のビット線方向と平行に配線され、前記アレイ部内のセンスアンプの増幅信号をチャネルバッファへ転送する複数の転送バス対と、前記アレイ部及び前記チャネル領域をまたがって、前記転送バス対の間に、交互に配線された、センスアンプ駆動回路用の内部降圧電源（ＶＩＮＴ）配線とグランド（ＧＮＤ）配線と、を備え、前記チャネル領域内では、前記アレイ部のワード線方向に沿って配線され、ボンディング・パッドにそれぞれ接続されている高位側電源配線（ＶＣＣ）と、低位側電源配線（ＧＮＤ）と、を備え、前記高位側電源配線の下に複数配置され分散ドライバをなすトランジスタを備え、さらに、前記チャネル領域には、前記トランジスタの制御端子に接続されることで、前記トランジスタを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを決める第１、第２のドライバ制御信号を備え、センスアンプ駆動開始時に、前記トランジスタの制御端子を駆動する前記第１、第２のドライバ制御信号を出力する制御回路（「ＶＩＮＴ制御回路」という）を、前記周辺回路レイアウト領域に備えている。
【００２０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、従来のシンクロナスＤＲＡＭを、ヴァーチャルチャネル（Virtual Channel）化する際に生じるチップ（CHIP）サイズのオーバヘッドや回路素子の配置問題、またそれらを、従来の設計手法で解決しようとした場合に、生じる回路特性の悪化、それら全てを解決するための構成（マスクパターン構造）を提供するものである。
【００２１】
ここで、チップサイズ縮減のために、従来の設計手法を用いた場合について、本発明の比較例として説明しておく。チップサイズ縮減のために、従来の設計手法を用いた配線引き回し案が講じられる。図１１は、本発明の比較例として、上記した第１、２の問題点を考慮した対策案を説明するための図である。図１１を参照すると、周辺回路レイアウト領域１１１６に駆動ドライバ１１４３を配置し、直接、電圧制御回路１１４２で制御された電源電圧を、センスアンプ駆動回路１１２１、１１２２まで配線するという、従来から知られている配線の引き回しにより、回路接続を実現している。
【００２２】
この手法によれば、確かに、上記２つの問題点は改善されるものの、電圧制御回路１１４２で制御された電源電圧が、センスアンプ駆動回路１１２１、１１２２に入力されるまでの配線の引き回しによる影響を受け、センスアンプ駆動回路の応答遅延（応答速度の悪化）を起こしてしまう。結果として、センスアンプによる読み出しデータの増幅速度が悪化する、という第３の問題点が生じる。
【００２３】
本発明は、比較例で生じた第３の問題点であるデータの増幅速度が悪化を抑止し、回路特性の改善を図るものである。
【００２４】
本発明は、センスアンプの増幅信号を蓄積するチャネルバッファをチャネル領域に備え、ヴァーチャルチャネル化したクロック同期型半導体記憶装置（図１０参照）に実施して好適とされる。本発明の一実施の形態について、図１を参照して説明すると、チャネル領域の両端に異なるバンクのアレイ部（１０１）を備え、アレイ部（１０１）及びチャネル領域（１０２）をまたがってビット線方向と平行に配線されセンスアンプの増幅信号をチャネルバッファ（図示されない）へ転送する複数の転送バス対（１１１）と、転送バス対（１１１）間に、交互に配線された、センスアンプ駆動回路ＶＩＮＴ配線（１１３）とＧＮＤ配線（１１２）と、を備え、チャネル領域（１０２）では、アレイ部（１０１）のワード線方向に沿って配線され、ボンディング・パッドにそれぞれ接続されているＶＣＣ電源配線（１１５）とＧＮＤ配線（１１４）を２層目の金属配線層に備え、ＶＣＣ電源配線１１５の長手方向に沿ってその下に分散ドライバ（１２０）を複数備え、さらに、チャネル領域には、分散ドライバの制御端子に接続されることで、前記トランジスタを外部電源電圧（ＶＣＣ）を出力するドライバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを決める第１、第２のドライバ制御信号（１１６、１１７）を備え、センスアンプ駆動開始時に、分散ドライバ（１２０）の制御端子を駆動する前記第１、第２のドライバ制御信号（１１６、１１７）を発生するＶＩＮＴ制御回路（図４（ａ）参照）を、周辺回路レイアウト領域に備えている。
【００２５】
分散ドライバ（１２０）をなすトランジスタのゲート上の第１、第２のコンタクトのいずれか選択して、ＶＣＣ用ドライバ制御信号、ＶＩＮＴ用ドライバ制御信号のうち１つのドライバ制御信号を選択して、ドライバの種類が、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定される。
【００２６】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の分散ドライバの配置を説明するための図である。ヴァーチャルチャネルメモリ（Virtual Channel Memory）のセンスアンプ駆動回路用の内部降圧電源（ＶＩＮＴ）回路のマスクパターン構成において、アレイ部１０１のセンスアンプの増幅信号を、チャネル領域１０２のチャネルバッファへ転送する複数の転送バス対１１１（平衡型信号伝送用差動のバス対）と、転送バス対１１の間に交互に配線される、センスアンプ駆動回路用電源ＶＩＮＴ配線１１３、ＧＮＤ配線１１２を備えてており、チャネル領域１０２において、アレイ部のワード線方向に配線されたＶＣＣ配線１１５（ボンディング・パッドに直接接続されている外部ＶＣＣ）及びＧＮＤ配線１１４（ボンディング・パッドに直接接続されている外部ＧＮＤ）を２層目の金属配線層（２ＡＬ）に備えており、ＶＣＣ配線１１５下に複数配置され、分散ドライバ１２０をなすドライバ・トランジスタと、ドライバ・トランジスタのゲートを駆動する２種類のドライバ制御信号１１６、１１７とを備えている。そして、２種類のドライバ制御信号１１６、１１７を発生するＶＩＮＴ制御回路（図４の４０１、なお、図１では図示されない）を、周辺回路レイアウト領域に備えている。
【００２７】
本発明の一実施例においては、２つの異なるバンクのアレイ部に挟まれたチャネル（Channel）領域において、アレイ部１０１境界付近にＧＮＤ配線１１４を２ＡＬ（２層目の金属配線層をなすアルミ配線）で配線し、ＧＮＤ配線１１４は、直接、アレイ部１０１のセンスアンプ駆動回路用ＧＮＤ配線１１２に接続され、グランド電位を供給する。
【００２８】
本発明の一実施例においては、アレイ部１０１内センスアンプ駆動回路用電源配線のＧＮＤ配線１１２の延長線上であるチャネル領域に、分散ドライバ１２０のソースコンタクト１２１を配置し、チャネル領域において、２ＡＬ（２層目の金属配線層のアルミ配線）で配線されたＶＣＣ配線１１５下に分散ドライバ１２０（ＰチャネルＭＯＳトランジスタ）を配置し、アレイ部１０１内でＧＮＤ配線領域に相当するスペースに、分散ドライバ１２０のソースコンタクト１２１が配置される。
【００２９】
配置された分散ドライバ１２０は、２種類のドライバ制御信号、すなわちＶＣＣ用ドライバ制御信号１１６、ＶＩＮＴ用ドライバ制御信号１１７を、分散ドライバ１２０のゲート上の第１、第２コンタクト１１８、１１９のいずれかを選択して、接続する制御信号を切替えることにより（第１、第２コンタクト１１８、１１９の一方を対応する制御信号に接続し他方はオープンとする）、１つのドライバ制御信号を選択して、ドライバの種類を、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定する。上記のような、配置・接続関係により、本実施例のマスクパターンは構成されている。
【００３０】
図２（ａ）は、図１の分散ドライバの配置を斜めからみた場合を模式的に示した図であり、図２（ｂ）は、図１のＸ−Ｘ’線の基板断面（分散ドライバ部分）を示した図である。図２（ａ）において、１２６は縦構造（２ＡＬ位置）、１２７は縦構造（１ＡＬ位置）、１２８は縦構造（フィールド位置）であり、図２（ａ）のＸ１−Ｘ１’線が、図２（ｂ）のＸ１−Ｘ１’線に対応している。
【００３１】
図１、図２に示すように、ヴァーチャルチャネルメモリのアレイ部１０１には、センスアンプの増幅信号を、チャネルバッファに転送する転送バス（Bus）対１１１と、アレイ内のセンスアンプ駆動回路用電源ＶＩＮＴ１１３、ＧＮＤ配線１１２を２ＡＬ（２層目の金属配線層のアルミ配線）で持ち、チャネル（Channel）領域１０２には、アレイ部１０１内の転送バス対とコンタクト接続された１ＡＬ（１層目の金属配線層のアルミ配線）の転送バス対１１１’と、アレイ部１０１内のセンスアンプ駆動回路用電源ＶＩＮＴ配線にコンタクト接続された１ＡＬのＶＩＮＴ配線１１３’と、アレイ部内のセンスアンプ駆動回路用電源ＧＮＤ配線１１２と直接２ＡＬ（図２(ａ)の１２５参照)で接続される２ＡＬのＧＮＤ配線１１４と、センスアンプ駆動回路用電源ＶＩＮＴ１１３に供給する電源電圧を駆動出力するＰチャネルＭＯＳトランジスタよりなるドライバ（「分散ドライバ」ともいう）１２０と、ＰチャネルＭＯＳトランジスタ１２０のソースコンタクトから電源を供給するＶＣＣ配線１１５と、ＰチャネルＭＯＳトランジスタのドライバ種類を決定する２ＡＬの２本のドライバ制御信号１１６、１１７を備えている。
【００３２】
図２（ｂ）の断面図を参照すると、分散ドライバ１２０（ＰチャネルＭＯＳトランジスタ）は、シリコン基板２０１のＮウェル２０２内にドレイン（Ｐ＋拡散層）２０３、ソース２０４を備え、基板上にゲート電極２０５（ゲートポリシリコン）を備え、ソース２０４はコンタクトホールで２ＡＬのＶＣＣ配線に接続されており、ドレインは、１ＡＬのＶＩＮＴ配線（図２（ａ）の１１３’）に接続されている。
【００３３】
図３は、本発明の一実施例における分散ドライバの配置配線フロー（工程）を示す流れ図である。図１乃至図３を参照して、本発明の一実施例の設計・製造方法について説明する。
【００３４】
ステップ３０１：異なるバンク（BANK）のアレイ部の間にチャネル（Channel）領域を隣接配置する（チャネル領域の両端に、アレイ部を隣接させて配置しても良い）（図１０参照）。
【００３５】
ステップ３０２：センスアンプで増幅された信号をチャネル（Channel）領域のチャネルバッファに転送するための配線である転送バス対を、ビット線方向に、アレイ部及びチャネル（Channel）領域にまたがって配線する（図１０参照）。
【００３６】
ステップ３０３：転送バス対のシールド効果を持つセンスアンプ駆動回路の電源ＶＩＮＴ、ＧＮＤ配線を、転送バス対間に対して、交互になるように、ビット線方向にアレイ部及びチャネル（Channel）領域にまたがって配線する。図１に示す例では、転送バス対１１１、ＧＮＤ配線１１２、転送バス対１１１、ＶＩＮＴ１１３、転送バス対１１１と交互に接続されている。
【００３７】
ステップ３０４：チャネル領域（Channel）内の分散ドライバの１２０配置位置から近接するアレイ部との間に、ＧＮＤ配線（２ＡＬ）１１４をワード線方向に配線する（図１参照）。
【００３８】
ステップ３０５：ワード線方向に配線したチャネル（Channel）領域のＧＮＤ配線（２ＡＬ）１１４は、アレイ部内ビット線方向に配線したセンスアンプ駆動回路電源ＧＮＤ配線１１２に直接接続されている（図２(ａ)の１２５）。
【００３９】
ステップ３０６：チャネル領域（Channel）領域に配置する分散ドライバ１２０のソースコンタクト１２１は、アレイ部内でのＧＮＤ配線１１２の延長上に置き、ドレインコンタクトは、転送バス対を挟んで両隣に配線されたＶＩＮＴ配線上に置き、分散ドライバ１２０を配置する（図２(ｂ)の２０３参照）。
【００４０】
ステップ３０７：分散ドライバ１２０は、２種類のドライバ制御信号（ＶＣＣ用ドライバ制御信号１１６、ＶＩＮＴ用ドライバ制御信号１１７）を、分散ドライバ１２０のゲート上の第１、第２のコンタクト１１８、１１９を選択し接続する制御信号を切替えることにより（半導体記憶装置の製造時に決定される）、１つのドライバ制御信号を選択して、ドライバの種類を、ＶＣＣ用またはＶＩＮＴ用分散ドライバに決定する（図１参照）。
【００４１】
上記したステップにより、分散ドライバの配置構成が実現できる。分散ドライバ１２０のうちコンタクト１（１１８）でＶＣＣ用ドライバ制御信号１１６と接続されたドライバ１２０は、ＶＣＣ用ドライバ制御信号１１６がＧＮＤ電位（Ｌｏｗレベル）のとき（ゲート電位がＬｏｗレベル）、オンし、そのドライバコンタクトから外部電源電圧ＶＣＣを出力する。コンタクト２（１１９）でＶＩＮＴ用ドライバ制御信号１１７と接続されたドライバ１２０は、ＶＩＮＴ用ドライバ制御信号１１７が活性化されたとき（ＶＣＣ用ドライバ制御信号１１６とは活性化時の電位が異なる）、導通し、オン抵抗分電圧降下した電源電圧ＶＩＮＴを出力する。
【００４２】
図４は、２種類の各分散ドライバを交互に配置したセンスアンプ駆動回路の構成を示す図である。図５は、本発明の一実施例の分散ドライバによるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【００４３】
図４、及び図５において、Ａは、ＶＩＮＴ用分散ドライバ（図１のＰチャネルＭＯＳトランジスタ１２０のドレインからＶＩＮＴ配線に内部降圧電源電圧ＶＩＮＴが出力される）、ＢはＶＣＣ用分散ドライバ（図１のＰチャネルＭＯＳトランジスタ１２０のドレインからＶＩＮＴ配線に外部電源電圧ＶＣＣが出力される）であり、２種類のドライバが交互（Ａ、Ｂ、Ａ、Ｂ、…）に配置されている。分散ドライバの配置順は、任意に変更可能である。例えばＡ、Ａ、Ｂ、Ｂ…やＡ、Ａ、Ｂ、Ａ、Ａ、Ｂ、…のように配置順は任意に変更できる。
【００４４】
本発明の一実施例では、図８を参照して説明した従来の回路における、電源電圧切替回路（センスアンプ駆動開始時、センスアンプ駆動回路の電源電圧をＶＩＮＴから外部電源電圧ＶＣＣに切り替える回路）を廃止し、電源配線の１本化によりチャネル（Channel）領域を削減している。
【００４５】
また各ドライバを分散させ、チャネル（Channel）領域の転送バス対ピッチに配置することで、チャネル（Channel）領域の微小エリアに、分散させてドライバを埋め込み、チッサイズを縮小している。
【００４６】
図６は、本発明の一実施例における、分散ドライバのサイズの決め方の例を示す図である。
【００４７】
チャネル領域の転送バス対ピッチより分散ドライバの１つの最適サイズを決定する（ステップ６０１）。
【００４８】
１つの分散ドライバのサイズと全体に配置できる台数から全体のドライバサイズを算出し（ステップ６０２）、回路シミュレーションにより２種類の分散ドライバの割合を決定する（ステップ６０３）。
【００４９】
回路変更により２種類の分散ドライバの割合を変更する場合、ステップ３０７のように、コンタクトの接続位置（図１の１１８、１１９）を変更して、ドライバの種類を変更する。すなわち、分散ドライバのゲート信号をコンタクト１からコンタクト２、またはコンタクト２からコンタクト１に切替え、ＶＩＮＴ制御回路から出力されるＶＣＣ用ドライバ制御信号、ＶＩＮＴ用ドライバ制御信号の１つと接続を切り替えることで、分散ドライバの種類を変更する（ステップ６０５）。
【００５０】
また、同じく、回路変更により、ドライバサイズを変更する場合は、変更するドライバサイズを、分散ドライバの台数（個数）で割った値で、各分散ドライバのサイズを変更する（ステップ６０６、６０７）。例えば分散ドライバ（図１の１２０）をなすＰチャネルＭＯＳトランジスタのチャネル幅Ｗを変更する場合、図１のゲート電極１２２の横方向の長さが変更される。
【００５１】
本発明の半導体記憶装置は、図１０に示すように、メモリセルアレイ１００１と行方向に各メモリセルに接続するワード線を持つサブワードドライバ１００３、列方向に各メモリセルに接続するビット線を持つセンスアンプ１００５、それらをマトリックス状に配置したアレイ部１０１０と、異なるバンク（BANK）のアレイ部間にチャネル（Channel）領域１０１４を持ち、チャネル（Channel）領域とアレイ部を繋ぐように転送バス（Bus）対、ＶＩＮＴ、ＧＮＤ配線を配線したヴァーチャルチャネルメモリ（Virtual Channel Memory）に適用される。
【００５２】
マトリックス状に配置されたセンスアンプには、図４に示すように、分散ドライバによるセンスアンプ駆動回路を持っており、電源電圧には、ＶＩＮＴ駆動回路２(４０２)により定常的に供給される内部降圧電源ＶＩＮＴと、ＶＩＮＴ制御回路(４０１)によって制御されるＶＩＮＴ分散ドライバとＶＣＣ用分散ドライバ(４１１、４１２、４１３、…、４１ｎ)からそれぞれ供給されるセンスアンプ駆動回路電源配線が接続されている。
【００５３】
センスアンプによる読み出しデータ増幅の上限レベルは、センスアンプ駆動回路の電源電位によって決定されるが、センスアンプ駆動回路はセンスアンプが駆動し始めると、電流消費により、一旦電源電位が電位降下をおこし、増幅が完了するにつれ、元のＶＩＮＴ電位に戻り始める。この為、ＶＩＮＴ電位に戻る時間が早いほどデータ増幅が高速に行える。
【００５４】
そこで、本発明の一実施例においては、ＶＩＮＴ制御回路１(４０１)は、図４(ｂ)の波形で示すように、センスアンプ駆動開始時刻に合わせて、ＶＣＣ用分散ドライバの出力を活性化させる（ＶＣＣ用ドライバ制御信号１１６をＬｏｗレベルとする）ことにより（図４(ｂ)のＤ点波形）、データ増幅を高速化している。
【００５５】
また、この応答速度は、分散ドライバを、アレイ部境界付近に配置したことにより、図４(ｂ)に示すように、従来案（図１１に示した配線引き回し案）では、37.6ns（ナノ秒）掛かっていた時間が、3.5ns（約１割）程度改善され、センスアンプ駆動時間の高速動作（回路特性の向上）を可能にしている。
【００５６】
上記した本発明の一実施例の作用効果について説明する。
【００５７】
本発明の一実施例では、電源電圧切替回路を廃止し、２種類のドライバを分散して配置し、ＶＩＮＴ制御回路からのドライバ制御信号のみで同等の動作を実現させることで、従来技術で問題とされた電源電圧切替回路の配置問題を解決している。
【００５８】
本発明の一実施例では、電源電圧切替回路を廃止し、電源配線を１本化によりチャネル（Channel）領域を削減し、また各ドライバを分散させ、チャネル（Channel）領域の転送バス対ピッチに配置することで、チャネル（Channel）領域の微小エリアにドライバを埋め込み、チッサイズを縮小させることができた。
【００５９】
本発明の一実施例では、図１１に示した比較例の問題点であるセンスアンプによる読み出しデータ増幅速度の悪化に対して、アレイ部境界付近に各ドライバを分散させて配置することで、配線遅延を減少させ、従来37.6ns掛かっていたセンスアンプ増幅速度を3.5ns程度の向上を期待できる。
【００６０】
本発明の一実施例では、各ドライバに入力されるゲート信号上のコンタクト接続を切替、ＶＩＮＴ制御回路から出力された２種類のドライバ制御信号を１つを選択することで、容易にドライバの種類を変更でき、またドライバサイズ変更するとき、従来技術のドライバに比べ、各分散ドライバの場合、各分散ドライバ個々のサイズを微小変更するだけで対応できる為、回路変更に対してレイアウト修正の影響が少なく迅速に対応できる。
【００６１】
本発明の一実施例では、内部降圧電源配線ＶＩＮＴが転送バス対に並行して配線されているため、転送バス対のカップル容量を受けＶＩＮＴの補償容量を削減できる。
【００６２】
比較例として、本発明を採用しない場合の半導体記憶装置について、そのチップサイズは約61mm²になるが、本発明により、電源配線を１本化することができ、約50um×6120um（配線幅×長さ）＝約306000um²（約0.306mm²）削減させることができる。
【００６３】
また従来、周辺回路レイアウト（Layout）領域に配置していたドライバをチャネル（Channel）領域の転送バス（Bus）対ピッチに埋め込むことで、約20000um×1.5um（トランジスタWサイズ×トランジスタ幅）＝約30000um²（約0.03mm²）削減でき、合計0.336mm²（0.5%）縮小できる。
【００６４】
これを有効ペレット数（８インチウエハーあたり取れるペレット数）で比較すると、従来ＳＤＲＡＭでは、447個、本発明を採用しないヴァーチャルチャネルメモリ（Virtual Channel Memory）では431個となるが、本発明によりチップサイズを縮小することで、有効ペレット数を435個取ることができ、月間１万枚８インチウエハーを投入した場合、本発明を採用しない場合に比べ、４万個の増産が見込まれる。
【００６５】
本発明の一実施例は、チップサイズの縮小・センスアンプによる読み出しデータ増幅速度の向上、そしてドライバに対する種類・サイズの変更を容易にできる、ＶＩＮＴの補償容量の削減という効果を奏しながら、従来案と同等の動作を実現できる。
【００６６】
なお、２種類の各分散ドライバ（ＶＩＮＴ用分散ドライバＡ、ＶＣＣ用分散ドライバＢ）を交互（Ａ，Ｂ，Ａ，Ｂ,…）に配置したが、Ａ，Ｂの個数の割合、分散ドライバの配置順は、例えばＡ，Ａ，Ｂ，Ｂ…やＡ，Ａ，Ｂ，Ａ，Ａ，Ｂ…等のように、製造時に任意に変更できる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、電源電圧切替回路を廃止し、電源配線を１本化により、チャネル領域を削減し、また各ドライバを分散させて、チャネル領域のに配置することで、チップサイズを縮小するという効果を奏する。
【００６８】
また本発明によれば、アレイ部境界付近に各ドライバを分散させて配置することで、配線遅延を減少させ、センスアンプによる読み出しデータ増幅速度の向上する、という効果を奏する。
【００６９】
さらに本発明によれば、、各ドライバに入力されるゲート信号上のコンタクト接続を切替、ＶＩＮＴ制御回路から出力された２種類のドライバ制御信号を１つを選択することで、ドライバに対する種類・サイズの変更の容易化する、という効果を奏する。
【００７０】
そして、本発明によれば、ＶＩＮＴが転送バスに並行して配線されているため、ＶＩＮＴの補償容量を削減できる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の分散ドライバの配置を示す図である。
【図２】（ａ）は図１の分散ドライバの配置を斜めからみた模式図である、（ｂ）は図１のＸ−Ｘ’線の断面図である。
【図３】本発明の一実施例の分散ドライバの配置フローを示す図である。
【図４】（ａ）は、本発明の一実施例の分散ドライバによるセンスアンプ駆動回路の構成を示す図であり、（ｂ）は信号波形図である。
【図５】本発明の一実施例の分散ドライバによるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【図６】本発明の一実施例のドライバサイズの決定のフローを示す流れ図である。
【図７】従来のＳＤＲＡＭの全体構成を示す図である。
【図８】電源電圧切替回路によるセンスアンプ駆動回路の構成を示す図である。
【図９】電源電圧切替回路によるセンスアンプ駆動回路のマスクレイアウト構成を示す図である。
【図１０】従来のヴァーチャルチャネルメモリの全体構成を示す図である。
【図１１】配線引き回し案によるマスクレイアウト構成を示す図である。
【符号の説明】
１１１転送バス対
１１２ＧＮＤ配線
１１３ＶＩＮＴ配線
１１４ＧＮＤ配線（２ＡＬ）
１１５ＶＣＣ配線（２ＡＬ）
１１６ＶＣＣドライバ制御信号
１１７ＶＩＮＴドライバ制御信号
１１８コンタクト１
１１９コンタクト２
１２０分散ドライバ
１２１ソースコンタクト
１２２ゲート
１２５接続点
１２６縦構造（２ＡＬ位置）
１２７縦構造（１ＡＬ位置）
１２８縦構造（フィールド位置）
２０１シリコン基板
２０２Ｎウエル
２０３ドレイン
２０４ソース
２０５ゲート電極（ゲートポリシコン）
２１１、２１２絶縁膜
２１３コンタクトホール（ソースコンタクト）
２１４コンタクトホール
２２１２ＡＬ
２２２２ＡＬ
４０１ＶＩＮＴ制御回路
４０２ＶＩＮＴ駆動回路２
４１１〜４１ｎドライバ
４２１、４２２センスアンプ駆動回路
４３１、４３２センスアンプ
４４０バンク電圧制御回路
４５０ＶＣＣパッド
７００半導体記憶装置
７０１メモリセルアレイ
７０２ワード線
７０３サブワードドライバ
７０４ビット線
７０５センスアンプ
７１０〜７１３アレイ部
７１４周辺回路レイアウト領域
８０１ＶＩＮＴ駆動回路１
８０２ＶＩＮＴ駆動回路２
８１１〜８１ｎ電源電圧切替回路
８２１、８２２センスアンプ駆動回路
８３１、８３２センスアンプ
８４０ＶＩＮＴ駆動制御回路
８４１バンク制御回路
８４２電圧制御回路
８４３駆動ドライバ
１００１メモリセルアレイ
１００２ワード線
１００３サブワードドライバ
１００４ビット線
１００５センスアンプ
１０１０〜１０１３アレイ部
１０１４、１０１５チャネル領域
１０１６周辺回路レイアウト領域
１１２１、１１２２センスアンプ駆動回路
１１３１、１１３２センスアンプ
１１４２電圧制御回路
１１４３駆動ドライバ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a clock synchronous semiconductor memory device and a layout design / manufacturing method thereof.
[0002]
[Prior art]
FIG. 7 is a diagram showing an example of the configuration of a conventional semiconductor memory device, and shows the configuration of a clock synchronous type synchronous DRAM (SDRAM). Referring to FIG. 7, the semiconductor memory device 700 includes bank A array units 710 and 712, a bank B array units 711 and 713, and a peripheral circuit layout (Layout) region 714 therebetween.
[0003]
The array unit includes a memory cell array 701, a sub-word driver 703 having a word line 702 connected to each memory cell in the row (ROW) direction, and a sense amplifier having a bit line 704 connected to each memory cell in the column direction. 705 are arranged in a matrix.
[0004]
As shown in FIG. 8A, the sense amplifiers 705 arranged in a matrix form include a sense amplifier drive circuit, and as a power supply voltage, an internal circuit that is steadily supplied from the VINT drive circuit 2 (802). Step-down power supply VINT, internal step-down power supply VINT supplied via a plurality of power supply voltage switching circuits (811, 812,..., 81n) arranged in a peripheral circuit layout area arranged in the bit line direction, and external The power supply VCC is connected. Internal step-down power supply voltage VINT is lower than external power supply voltage VCC. The power supply wiring for supplying the power supply voltage to the sense amplifier drive circuit is such that the power supply wiring from the VINT drive circuit 2 (802) and the power supply wiring from the power supply voltage switching circuits 811 to 81n are wired in a grid pattern and are mutually connected at the grid points. It is connected to the.
[0005]
The VINT control circuit 1 (801) and the VCC pad (PAD) are connected to the power supply voltage switching circuit (811, 812,..., 81n), and the power supply voltage of the sense amplifier drive circuit is connected to the internal step-down power supply VINT. Switch to external power supply VCC.
[0006]
As is well known, the upper limit level of read data amplification by the sense amplifier is determined by the power supply potential of the sense amplifier drive circuit. When the sense amplifier driving circuit starts driving the sense amplifier, the power supply potential once drops due to current consumption, and starts to return to the original potential of the internal step-down power supply VINT as amplification is completed. For this reason, the faster the time for returning to the VINT potential, the faster data amplification can be performed.
[0007]
Therefore, the power supply voltage switching circuit switches the power supply voltage of the sense amplifier drive circuit to the external power supply VCC when the read data is amplified by the sense amplifier as shown by the waveform in FIG. 8B (FIG. 8B). (Refer to the waveform at point B), and at the time of data amplification, a delay in the data amplification speed of the sense amplifier is prevented and a high speed is realized. The waveforms at points A and B in FIG. 8B are the output waveform of the VINT drive circuit 2 (802) in FIG. 8A and the output waveform of the power supply switching circuit 81n, and the point of interest waveform is the sense amplifier drive circuit. Power supply voltage. The focus point waveform (the power supply voltage waveform of the sense amplifier drive circuit in which the focus of FIG. 8A is circled) is raised by the external power supply (VCC) from the node B at the start of the sense amplifier drive, The delay of the data amplification speed of the amplifier is prevented.
[0008]
FIG. 9 is a mask layout configuration diagram focusing on signals connected to the power supply voltage switching circuit of FIG. 8. The circuit configuration disclosed in Japanese Patent Laid-Open No. 2000-149466 is replaced with a mask layout. . In FIG. 9, a block 900 surrounded by a broken line corresponds to the layout of the circuit configuration of FIG.
[0009]
The virtual channel memory (virtual channel memory), which is an SDRAM configured to temporarily store the signal read by the sense amplifier in the channel buffer, is equivalent to a conventional SDRAM and has a high data transfer rate due to market demand. Is needed. For this reason, it is necessary to arrange a channel area, which is a new architecture that enables high data transfer, in a conventional peripheral circuit layout area sandwiched between different banks (BANK), and at the same cost as an SDRAM. In order to suppress this, a chip size equivalent to that of an SDRAM is required.
[0010]
As shown in FIG. 10, the virtual channel memory is amplified by an internal step-down power supply VINT wiring 1006 connected to the sense amplifier driving circuit in parallel with the direction of the bit line 1004, a GND wiring 1008, and a sense amplifier 1005. A transfer bus (Bus) pair 1007 for transferring the transferred signal to the channel, and a channel region 1014 for holding the transferred signal in the bit line direction.
[0011]
In the virtual channel memory, a part of the conventional peripheral circuit layout region is a channel region, and all the elements of the conventional peripheral layout arranged in the channel region of the virtual channel memory are all shown in FIG. It is necessary to change only to the peripheral circuit layout region 1016 (the region between the array unit 1010, channel region 1014, array unit 1011 array, array unit 1012, channel region 1015, array unit 1013 array) as shown in FIG. It becomes. As described above, the chip size overhead becomes a serious problem due to the reduction of the peripheral circuit layout area.
[0012]
The channel region is densely wired together with the aluminum wiring layer (1AL) which is the first metal wiring layer and the aluminum wiring layer (2AL) which is the first metal wiring layer. In order to place peripheral circuits, it was necessary to devise the arrangement and wiring configuration.
[0013]
As shown in the peripheral circuit layout region 714 in FIG. 7 and the peripheral circuit layout region 1016 in FIG. 10, the place where the power supply voltage switching circuit has been conventionally arranged becomes a channel region, and due to an increase in aluminum wiring such as a transfer bus pair. The placement has become difficult. This is the first problem.
[0014]
As a second problem, there are two power lines of the external power supply VCC and the internal step-down power supply VINT input to the power supply voltage switching circuit (the power supply wiring usually has a wiring width of 20 to 30 μm per line). The peripheral circuit layout area to be wired is, for example, 4 mm with respect to the whole. ² (6.4%), a significant decrease.
[0015]
For this reason, in the virtual channel memory, the chip size must be relatively set to the SDRAM level, and a device for reducing the chip size is required.
[0016]
[Problems to be solved by the invention]
Accordingly, the problem to be solved by the present invention is to eliminate the chip (CHIP) size overhead that occurs when a conventional synchronous DRAM is converted into a virtual channel, thereby reducing the chip size. Another object of the present invention is to provide a placement and routing method thereof.
[0017]
Also, the problem to be solved by the present invention is to reduce the chip size, improve the read data amplification speed by the sense amplifier, and further facilitate the change of the type and size of the driver, and the layout wiring method thereof Is to provide.
[0018]
[Means for Solving the Problems]
The present invention providing means for solving the above-described problems is a power supply line for supplying a power supply voltage to the plurality of sense amplifier drive circuits in a semiconductor memory device in which the array section includes a plurality of sense amplifier drive circuits in a matrix. A plurality of drivers for driving and outputting a power supply voltage in a channel region adjacent to the array unit, the output power supply voltage of the plurality of drivers being an external power supply voltage (VCC), and an internal step-down power supply voltage (VINT) ) Are arranged in a desired ratio and order, and at the start of driving the sense amplifier, the plurality of drivers are activated so that the power supply voltage supplied to the sense amplifier driving circuit is Raised to the supply voltage side.
[0019]
In the present invention, an array portion of different banks is provided at both ends of the channel region, a peripheral layout region is provided inside the chip of the array portion and the channel region, and straddles the array portion and the channel region. A plurality of transfer bus pairs that are wired in parallel to the bit line direction in the array unit and transfer the amplified signal of the sense amplifier in the array unit to a channel buffer, and the transfer bus pair across the array unit and the channel region. , And an internal step-down power supply (VINT) wiring and a ground (GND) wiring for the sense amplifier driving circuit, which are alternately wired, and along the word line direction of the array section in the channel region A high-side power supply wiring (VCC) that is wired and connected to each bonding pad; a low-side power supply wiring (GND); A plurality of transistors arranged under the high-side power supply wiring to form a distributed driver, and further connected to a control terminal of the transistor in the channel region so that the transistor is connected to an external power supply voltage (VCC) , And a driver that outputs an internal step-down power supply voltage (VINT). First and second driver control signals are provided to drive the control terminal of the transistor at the start of driving the sense amplifier. A control circuit (referred to as “VINT control circuit”) for outputting the first and second driver control signals is provided in the peripheral circuit layout region.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described. In the present invention, when a conventional synchronous DRAM is converted into a virtual channel, an overhead of a chip (CHIP) size and a problem of arrangement of circuit elements are to be solved by a conventional design method. In addition, the present invention provides a configuration (mask pattern structure) for solving the deterioration of circuit characteristics and all of them.
[0021]
Here, a case where a conventional design method is used to reduce the chip size will be described as a comparative example of the present invention. In order to reduce the chip size, a wiring routing plan using a conventional design method is taken. FIG. 11 is a diagram for explaining a countermeasure plan considering the first and second problems as a comparative example of the present invention. Referring to FIG. 11, it is conventionally known that a drive driver 1143 is arranged in a peripheral circuit layout region 1116 and a power supply voltage controlled by the voltage control circuit 1142 is directly wired to the sense amplifier drive circuits 1121 and 1122. The circuit connection is realized by routing the existing wiring.
[0022]
According to this method, although the above two problems are certainly improved, the influence of the routing of wiring until the power supply voltage controlled by the voltage control circuit 1142 is input to the sense amplifier drive circuits 1121 and 1122 is affected. As a result, the response delay of the sense amplifier drive circuit (deterioration of response speed) occurs. As a result, there arises a third problem that the amplification speed of read data by the sense amplifier is deteriorated.
[0023]
The present invention is intended to improve the circuit characteristics by suppressing the deterioration of the data amplification speed, which is the third problem caused in the comparative example.
[0024]
The present invention is preferably implemented in a clock synchronous semiconductor memory device (see FIG. 10) that includes a channel buffer for storing the amplified signal of the sense amplifier in the channel region and is made into a virtual channel. An embodiment of the present invention will be described with reference to FIG. 1. A bit line extends across the array portion (101) and the channel region (102) by including different bank array portions (101) at both ends of the channel region. Sense amplifier drive circuits that are wired in parallel with each other and are alternately wired between a plurality of transfer bus pairs (111) that transfer the amplified signal of the sense amplifier to a channel buffer (not shown) and the transfer bus pair (111). VCC power supply wiring comprising a VINT wiring (113) and a GND wiring (112), and being wired along the word line direction of the array portion (101) in the channel region (102) and connected to the bonding pads. (115) and the GND wiring (114) are provided in the second metal wiring layer, and a dispersion driver is provided below the VCC power wiring 115 along the longitudinal direction. A plurality of bars (120) are provided, and the transistor is connected to the control terminal of the distributed driver in the channel region so that the transistor is a driver that outputs an external power supply voltage (VCC) or an internal step-down power supply voltage (VINT). ) For determining whether the driver is to be output, and the first and second driver control signals (116, 117) for driving the control terminals of the distributed driver (120) at the start of driving the sense amplifier. A VINT control circuit (see FIG. 4A) for generating the driver control signals (116, 117) is provided in the peripheral circuit layout region.
[0025]
Select one of the first and second contacts on the gate of the transistor forming the distributed driver (120), and select one driver control signal from among the VCC driver control signal and the VINT driver control signal. Is determined as a distributed driver for VCC or VINT.
[0026]
【Example】
In order to describe the above-described embodiment of the present invention in more detail, examples of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram for explaining the arrangement of distributed drivers according to an embodiment of the present invention. In the mask pattern configuration of the internal step-down power supply (VINT) circuit for the sense amplifier drive circuit of the virtual channel memory (Virtual Channel Memory), a plurality of amplification signals of the sense amplifier of the array unit 101 are transferred to the channel buffer of the channel region 102. A sense amplifier drive circuit power supply VINT wiring 113 and a GND wiring 112, which are alternately wired between the transfer bus pair 111 (balanced signal transmission differential bus pair) and the transfer bus pair 11, In the channel region 102, two VCC wirings 115 (external VCC directly connected to the bonding pads) and GND wiring 114 (external GND directly connected to the bonding pads) wired in the word line direction of the array portion are provided. It is provided in the second metal wiring layer (2AL), and a plurality of wirings are arranged under the VCC wiring 115. And a driver transistor constituting the distributed driver 120 and two types of driver control signals 116 and 117 for driving the gates of the driver transistors. A VINT control circuit (401 in FIG. 4, not shown in FIG. 1) that generates two types of driver control signals 116 and 117 is provided in the peripheral circuit layout area.
[0027]
In one embodiment of the present invention, in a channel region sandwiched between two different bank array portions, a GND wire 114 is provided near the boundary of the array portion 101 by 2AL (aluminum wire forming a second metal wiring layer). ), And the GND wiring 114 is directly connected to the sense amplifier driving circuit GND wiring 112 of the array unit 101 to supply a ground potential.
[0028]
In one embodiment of the present invention, the source contact 121 of the distributed driver 120 is arranged in a channel region that is an extension of the GND wiring 112 of the power supply wiring for the sense amplifier driving circuit in the array unit 101, and 2AL ( A distributed driver 120 (P-channel MOS transistor) is arranged under the VCC wiring 115 wired by the aluminum wiring of the second metal wiring layer, and the distributed driver 120 is placed in a space corresponding to the GND wiring area in the array unit 101. Source contact 121 is arranged.
[0029]
The distributed driver 120 is arranged so that two types of driver control signals, that is, a VCC driver control signal 116 and a VINT driver control signal 117 are sent to any one of the first and second contacts 118 and 119 on the gate of the distributed driver 120. To select one driver control signal by switching the control signal to be connected (one of the first and second contacts 118, 119 is connected to the corresponding control signal and the other is open), The driver type is determined to be a distributed driver for VCC or VINT. The mask pattern of this embodiment is configured by the arrangement / connection relationship as described above.
[0030]
FIG. 2A is a diagram schematically illustrating a case where the arrangement of the distributed driver in FIG. 1 is viewed from an oblique direction, and FIG. 2B is a cross-sectional view of the substrate (distributed driver) taken along line XX ′ in FIG. It is the figure which showed the part. 2A, 126 is a vertical structure (2AL position), 127 is a vertical structure (1AL position), 128 is a vertical structure (field position), and the X1-X1 ′ line in FIG. This corresponds to the X1-X1 ′ line of 2 (b).
[0031]
As shown in FIGS. 1 and 2, the array unit 101 of the virtual channel memory includes a transfer bus (Bus) pair 111 for transferring the amplified signal of the sense amplifier to the channel buffer, and a power supply for the sense amplifier driving circuit in the array. The VINT 113 and the GND wiring 112 are 2AL (aluminum wiring of the second metal wiring layer), and the channel area 102 has a 1AL (first layer) connected to the transfer bus pair in the array unit 101. (Aluminum wiring of metal wiring layer) transfer bus pair 111 ', 1AL VINT wiring 113' contact-connected to power supply VINT wiring for sense amplifier in array section 101, and power supply for sense amplifier driving circuit in array section 2AL GND wiring 114 directly connected to the GND wiring 112 by 2AL (see 125 in FIG. 2A), and sense amplifier driving A driver 120 (also referred to as “distributed driver”) that drives and outputs a power supply voltage supplied to the road power supply VINT 113, a VCC wiring 115 that supplies power from the source contact of the P-channel MOS transistor 120, P Two driver control signals 116 and 117 of 2AL for determining the driver type of the channel MOS transistor are provided.
[0032]
Referring to the cross-sectional view of FIG. 2B, the distributed driver 120 (P channel MOS transistor) includes a drain (P + diffusion layer) 203 and a source 204 in an N well 202 of a silicon substrate 201, and a gate electrode on the substrate. 205 (gate polysilicon), the source 204 is connected to the 2AL VCC wiring through a contact hole, and the drain is connected to the 1AL VINT wiring (113 ′ in FIG. 2A).
[0033]
FIG. 3 is a flowchart showing a distributed driver placement and routing flow (process) in one embodiment of the present invention. A design / manufacturing method according to an embodiment of the present invention will be described with reference to FIGS.
[0034]
Step 301: Channel regions are adjacently arranged between array portions of different banks (BANK) (the array portions may be adjacently arranged at both ends of the channel regions) (see FIG. 10).
[0035]
Step 302: Wire a transfer bus pair, which is a wire for transferring the signal amplified by the sense amplifier, to the channel buffer in the channel region, across the array portion and the channel region in the bit line direction. (See FIG. 10).
[0036]
Step 303: The power supply VINT and GND wiring of the sense amplifier drive circuit having the shielding effect of the transfer bus pair are alternately arranged in the bit line direction in the array portion and the channel region with respect to the transfer bus pair. Wire across. In the example illustrated in FIG. 1, the transfer bus pair 111, the GND wiring 112, the transfer bus pair 111, the VINT 113, and the transfer bus pair 111 are alternately connected.
[0037]
Step 304: The GND wiring (2AL) 114 is wired in the word line direction between the array driver adjacent to the position where the distributed driver 120 is disposed in the channel region (Channel) (see FIG. 1).
[0038]
Step 305: The GND wiring (2AL) 114 in the channel region wired in the word line direction is directly connected to the sense amplifier drive circuit power supply GND wiring 112 wired in the bit line direction in the array section (FIG. 2A ) 125).
[0039]
Step 306: The source contact 121 of the distributed driver 120 arranged in the channel region (Channel) region is placed on the extension of the GND wiring 112 in the array portion, and the drain contact is a VINT wired on both sides of the transfer bus pair. The distributed driver 120 is placed on the wiring (see 203 in FIG. 2B).
[0040]
Step 307: The distributed driver 120 selects two types of driver control signals (VCC driver control signal 116 and VINT driver control signal 117), and the first and second contacts 118 and 119 on the gate of the distributed driver 120. By switching the control signal to be connected (determined at the time of manufacturing the semiconductor memory device), one driver control signal is selected, and the type of driver is determined to be a VCC or VINT distributed driver (see FIG. 1). ).
[0041]
Through the above steps, the distributed driver arrangement can be realized. The driver 120 connected to the VCC driver control signal 116 via the contact 1 (118) among the distributed drivers 120 is turned on when the VCC driver control signal 116 is at the GND potential (Low level) (the gate potential is Low level). The external power supply voltage VCC is output from the driver contact. The driver 120 connected to the VINT driver control signal 117 via the contact 2 (119) is activated when the VINT driver control signal 117 is activated (the potential at the time of activation is different from that of the VCC driver control signal 116). The power supply voltage VINT which is conductive and has a voltage drop corresponding to the ON resistance is output.
[0042]
FIG. 4 is a diagram showing a configuration of a sense amplifier driving circuit in which two types of distributed drivers are alternately arranged. FIG. 5 is a diagram showing a mask layout configuration of a sense amplifier driving circuit using a distributed driver according to an embodiment of the present invention.
[0043]
4 and 5, A is a distributed driver for VINT (the internal step-down power supply voltage VINT is output from the drain of the P-channel MOS transistor 120 of FIG. 1 to the VINT wiring), and B is a distributed driver for VCC (FIG. 1). The external power supply voltage VCC is output from the drain of the P-channel MOS transistor 120 to the VINT wiring), and two types of drivers are alternately arranged (A, B, A, B,...). The arrangement order of the distributed drivers can be arbitrarily changed. For example, the arrangement order can be arbitrarily changed as A, A, B, B... Or A, A, B, A, A, B,.
[0044]
In one embodiment of the present invention, the power supply voltage switching circuit in the conventional circuit described with reference to FIG. 8 (a circuit for switching the power supply voltage of the sense amplifier drive circuit from VINT to the external power supply voltage VCC at the start of driving the sense amplifier). Has been abolished, and the channel area has been reduced by using a single power line.
[0045]
Also, each driver is distributed and arranged at a transfer bus pair pitch in the channel region, so that the driver is embedded in a minute area of the channel region and the chip size is reduced.
[0046]
FIG. 6 is a diagram showing an example of how to determine the size of the distributed driver in one embodiment of the present invention.
[0047]
One optimum size of the distributed driver is determined from the transfer bus pair pitch in the channel region (step 601).
[0048]
The overall driver size is calculated from the size of one distributed driver and the number of units that can be arranged in the whole (step 602), and the ratio of two types of distributed drivers is determined by circuit simulation (step 603).
[0049]
When the ratio of the two types of distributed drivers is changed by changing the circuit, the contact connection positions (118 and 119 in FIG. 1) are changed as in step 307 to change the driver type. That is, by switching the gate signal of the distributed driver from contact 1 to contact 2 or from contact 2 to contact 1 and switching the connection with one of the VCC driver control signal and VINT driver control signal output from the VINT control circuit, The type of the distributed driver is changed (step 605).
[0050]
Similarly, when changing the driver size by changing the circuit, the size of each distributed driver is changed by dividing the driver size to be changed by the number (number) of distributed drivers (steps 606 and 607). For example, when the channel width W of a P-channel MOS transistor forming a distributed driver (120 in FIG. 1) is changed, the lateral length of the gate electrode 122 in FIG. 1 is changed.
[0051]
As shown in FIG. 10, the semiconductor memory device of the present invention has a memory cell array 1001, a sub word driver 1003 having a word line connected to each memory cell in the row direction, and a sense having a bit line connected to each memory cell in the column direction. An amplifier 1005, an array unit 1010 in which they are arranged in a matrix, and a channel region 1014 between the array units of different banks (BANK), and a transfer bus (Bus) that connects the channel region and the array unit ) It is applied to a virtual channel memory (Virtual Channel Memory) having a pair, VINT, and GND wiring.
[0052]
As shown in FIG. 4, the sense amplifiers arranged in a matrix form have a sense amplifier drive circuit using a distributed driver, and the power supply voltage is supplied internally by the VINT drive circuit 2 (402). The step-down power supply VINT is connected to the sense amplifier drive circuit power supply wiring respectively supplied from the VINT distributed driver controlled by the VINT control circuit (401) and the VCC distributed drivers (411, 412, 413,..., 41n). .
[0053]
The upper limit level of read data amplification by the sense amplifier is determined by the power supply potential of the sense amplifier drive circuit, but when the sense amplifier drive circuit starts to drive, the power supply potential temporarily drops due to current consumption, As amplification is complete, it begins to return to the original VINT potential. For this reason, data amplification can be performed at higher speed as the time for returning to the VINT potential is earlier.
[0054]
Therefore, in one embodiment of the present invention, the VINT control circuit 1 (401) activates the output of the VCC distributed driver in accordance with the sense amplifier drive start time as shown by the waveform in FIG. 4 (b). By making them (the VCC driver control signal 116 is set to the Low level) (D point waveform in FIG. 4B), the data amplification is speeded up.
[0055]
In addition, this response speed is 37.6 ns (nanoseconds) in the conventional scheme (wiring routing scheme shown in FIG. 11) as shown in FIG. 4B because the distributed driver is arranged near the boundary of the array section. ) The time taken is improved by about 3.5 ns (about 10%), enabling high-speed operation (improvement of circuit characteristics) of the sense amplifier drive time.
[0056]
The operational effects of the above-described embodiment of the present invention will be described.
[0057]
In one embodiment of the present invention, the power supply voltage switching circuit is abolished, two types of drivers are distributed, and the equivalent operation is realized only by the driver control signal from the VINT control circuit. This solves the layout problem of the power supply voltage switching circuit.
[0058]
In an embodiment of the present invention, the power supply voltage switching circuit is eliminated, the power supply voltage is unified, the channel area is reduced, and each driver is distributed, so that the transfer bus pair pitch in the channel area is reduced. By arranging it, the driver was embedded in a small area of the channel region, and the chip size could be reduced.
[0059]
In one embodiment of the present invention, each driver is distributed and arranged near the boundary of the array section in response to the deterioration of the read data amplification speed by the sense amplifier, which is a problem of the comparative example shown in FIG. The delay can be reduced, and the sense amplifier amplification speed of 37.6 ns can be expected to improve by about 3.5 ns.
[0060]
In one embodiment of the present invention, the contact type on the gate signal input to each driver is switched, and one of the two types of driver control signals output from the VINT control circuit is selected, so that the driver type can be easily selected. In addition, when changing the driver size, compared to the driver of the prior art, each distributed driver can cope with it by changing the size of each distributed driver minutely. Respond quickly with less.
[0061]
In one embodiment of the present invention, since the internal step-down power supply wiring VINT is wired in parallel with the transfer bus pair, the compensation capacity of the VINT can be reduced by receiving the coupled capacity of the transfer bus pair.
[0062]
As a comparative example, the semiconductor memory device when the present invention is not adopted has a chip size of about 61 mm. ² However, according to the present invention, one power supply wiring can be integrated, and about 50 um × 6120 um (wiring width × length) = about 306000 um ² (About 0.306mm ² ) Can be reduced.
[0063]
Also, by embedding the driver, which has been conventionally arranged in the peripheral circuit layout (Layout) area, into the transfer bus (Bus) pair pitch in the channel (Channel) area, about 20000 um × 1.5 um (transistor W size × transistor width) = about 30000um ² (About 0.03mm ² ) Total reduction of 0.336mm ² (0.5%) Can be reduced.
[0064]
Comparing this with the number of effective pellets (the number of pellets that can be taken per 8 inch wafer), the conventional SDRAM has 447 and the virtual channel memory (Virtual Channel Memory) that does not employ the present invention has 431. By reducing the number of pellets, 435 effective pellets can be obtained, and when 10,000 sheets of 8-inch wafers are introduced monthly, an increase of 40,000 is expected compared to the case where the present invention is not adopted.
[0065]
The embodiment of the present invention is effective in reducing the chip size, improving the read data amplification speed by the sense amplifier, and easily reducing the type and size of the driver, and reducing the compensation capacity of the VINT. The same operation can be realized.
[0066]
Two types of distributed drivers (VINT distributed driver A, VCC distributed driver B) are arranged alternately (A, B, A, B,...). The arrangement order can be arbitrarily changed at the time of manufacture, such as A, A, B, B..., A, A, B, A, A, B.
[0067]
【The invention's effect】
As described above, according to the present invention, the power source voltage switching circuit is eliminated, the power source wiring is unified, the channel region is reduced, and each driver is distributed and arranged in the channel region. This has the effect of reducing the chip size.
[0068]
Further, according to the present invention, by arranging the drivers in the vicinity of the boundary of the array section, the wiring delay can be reduced and the read data amplification speed by the sense amplifier can be improved.
[0069]
Furthermore, according to the present invention, the contact connection on the gate signal input to each driver is switched, and one of the two types of driver control signals output from the VINT control circuit is selected, so that the type / size for the driver is selected. There is an effect of facilitating the change.
[0070]
According to the present invention, since the VINT is wired in parallel with the transfer bus, the compensation capacity of the VINT can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an arrangement of distributed drivers according to an embodiment of the present invention.
2A is a schematic view of the arrangement of the distributed driver in FIG. 1 as viewed obliquely, and FIG. 2B is a cross-sectional view taken along line XX ′ in FIG. 1;
FIG. 3 is a diagram showing an arrangement flow of a distributed driver according to an embodiment of the present invention.
4A is a diagram showing a configuration of a sense amplifier driving circuit using a distributed driver according to an embodiment of the present invention, and FIG. 4B is a signal waveform diagram;
FIG. 5 is a diagram showing a mask layout configuration of a sense amplifier driving circuit using a distributed driver according to an embodiment of the present invention;
FIG. 6 is a flowchart showing a flow of determining a driver size according to an embodiment of the present invention.
FIG. 7 is a diagram showing an overall configuration of a conventional SDRAM.
FIG. 8 is a diagram showing a configuration of a sense amplifier driving circuit by a power supply voltage switching circuit.
FIG. 9 is a diagram showing a mask layout configuration of a sense amplifier driving circuit by a power supply voltage switching circuit.
FIG. 10 is a diagram showing an overall configuration of a conventional virtual channel memory.
FIG. 11 is a diagram showing a mask layout configuration based on a wiring routing plan.
[Explanation of symbols]
111 Transfer bus pair
112 GND wiring
113 VINT wiring
114 GND wiring (2AL)
115 VCC wiring (2AL)
116 VCC driver control signal
117 VINT driver control signal
118 Contact 1
119 Contact 2
120 Distributed driver
121 Source contact
122 Gate
125 connection points
126 Vertical structure (2AL position)
127 Vertical structure (1AL position)
128 Vertical structure (field position)
201 silicon substrate
202 N-well
203 Drain
204 sources
205 Gate electrode (Gate polysilicon)
211, 212 Insulating film
213 Contact hole (source contact)
214 Contact hole
221 2AL
222 2AL
401 VINT control circuit
402 VINT drive circuit 2
411-41n driver
421, 422 sense amplifier drive circuit
431, 432 sense amplifier
440 Bank voltage control circuit
450 VCC pad
700 Semiconductor memory device
701 Memory cell array
702 Word line
703 Subword driver
704 bit line
705 sense amplifier
710-713 Array part
714 Peripheral circuit layout area
801 VINT drive circuit 1
802 VINT drive circuit 2
811 to 81n Power supply voltage switching circuit
821, 822 Sense amplifier drive circuit
831 and 832 sense amplifier
840 VINT drive control circuit
841 Bank control circuit
842 Voltage control circuit
843 Drive driver
1001 Memory cell array
1002 Word line
1003 Subword driver
1004 bit line
1005 sense amplifier
1010 to 1013 array part
1014, 1015 channel region
1016 Peripheral circuit layout area
1121, 1122 Sense amplifier drive circuit
1131, 1132 sense amplifier
1142 Voltage control circuit
1143 Driver

Claims

In a semiconductor memory device including a plurality of sense amplifier drive circuits in which an array portion is arranged in a matrix,
A plurality of drivers connected to power supply lines to the plurality of sense amplifier drive circuits to drive and output a power supply voltage are provided in a channel region adjacent to the array unit,
Among the plurality of drivers, the output power supply voltage is an external power supply voltage (VCC) and the internal step-down power supply voltage (VINT) are arranged in a desired ratio and order,
A semiconductor memory device, wherein a power supply voltage supplied to the sense amplifier drive circuit is raised to the external power supply voltage side by activating the plurality of drivers at the start of driving the sense amplifier.

A control circuit for generating first and second driver control signals for driving the control terminals of the transistors of the driver circuit (referred to as “VINT control circuit”);
Whether the driver is a driver that outputs an external power supply voltage (VCC) or a driver that outputs an internal step-down power supply voltage (VINT), the first and second driver control signals and the control terminal of the driver The semiconductor memory device according to claim 1, wherein the semiconductor memory device is determined by selecting contact connection with.

The power supply voltage from a drive circuit for supplying an internal step-down power supply and the power supply voltage from a power supply line from the driver circuit are constantly supplied to the plurality of sense amplifier drive circuits. Item 3. The semiconductor memory device according to Item 1 or 2.

There are different bank array sections at both ends of the channel area,
A peripheral circuit layout region is provided inside the chip of the array portion and the channel region,
Wired in parallel to the bit line direction (referred to as “first direction”) in the array section across the array section and the channel area, and transfers the amplified signal of the sense amplifier in the array section to the channel buffer in the channel area A plurality of transfer buses,
Sense amplifier driving circuit power supply (VINT) wiring and sense amplifier driving circuit ground (GND) wiring, which are alternately wired between the transfer buses across the array section and the channel region,
The channel region is wired along a direction parallel to the word lines of the array section (a direction perpendicular to the first direction, referred to as “second direction”), and is connected to a bonding pad. The external power supply (VCC) wiring and the ground (GND) wiring are provided, and the driver is arranged below the external power supply (VCC) wiring to drive the power supply (VINT) wiring for the sense amplifier driving circuit. With multiple transistors,
Further, the channel region is connected to the control terminal of the transistor so that the transistor is a driver that outputs an external power supply voltage (VCC) or a driver that outputs an internal step-down power supply voltage (VINT). Comprising first and second driver control signals for determining
The peripheral circuit layout region includes a control circuit (referred to as a “VINT control circuit”) that outputs the first and second driver control signals for driving the control terminals of the transistors at the start of driving the sense amplifier. A semiconductor memory device.

By selecting either the first or second contact to which the control electrode of the transistor constituting the driver is connected, and connecting the first or second driver control signal to the control electrode of the transistor, 5. The semiconductor memory device according to claim 4, wherein the type of the driver is determined as either a driver for an external power supply voltage (VCC) or an internal step-down power supply voltage (VINT).

In the channel region, a transfer bus of a first metal wiring layer connected in contact with a transfer bus in the array unit,
A VINT wiring of the first metal wiring layer contact-connected to the power supply (VINT) wiring for the sense amplifier driving circuit in the array section;
A ground (GND) wiring of a second metal wiring layer connected directly to a ground (GND) wiring for the sense amplifier driving circuit in the array section by a second metal wiring layer;
An external power supply (VCC) wiring of a second metal wiring layer connected to the power supply terminal of the driver consisting of a transistor whose output is connected to the power supply (VINT) wiring for the sense amplifier drive circuit,
5. The semiconductor memory device according to claim 4, wherein the first and second driver control signals are provided in a second metal wiring layer.

The contact of the power supply terminal of the driver is arranged in the channel region on the virtual extension line of the ground (GND) wiring of the power supply wiring for the sense amplifier driving circuit in the array portion, and is wired by the second metal wiring layer 5. The semiconductor memory according to claim 4, wherein a driver is disposed under the VCC wiring, and a contact of a power supply terminal of the driver is disposed in a space corresponding to a ground (GND) wiring region in the array portion. apparatus.

The plurality of drivers are juxtaposed along the second direction under the external power supply (VCC) wiring near the boundary of the array section in the channel region. 4. The semiconductor memory device according to 4.

Among the plurality of drivers, those whose output power supply voltage is an external power supply voltage (VCC) and those of the internal step-down power supply voltage (VINT) are arranged in a combination and order in a desired ratio and order combination. The semiconductor memory device according to claim 4.

The semiconductor memory device according to claim 4, wherein the transistor constituting the driver is a P-channel MOS transistor.

In the channel region, a ground (GND) wiring, an external power supply (VCC) wiring, and the first and second driver control signals are juxtaposed in the second metal wiring layer in this order. Item 5. The semiconductor memory device according to Item 4.

5. The semiconductor memory device according to claim 4, wherein the plurality of drivers are arranged in a distributed manner at a pitch of a transfer bus in the channel region.

The sense amplifier drive circuit is connected to the power supply (VINT) wiring for the sense amplifier drive circuit driven by the driver, and the internal step-down voltage is supplied from a drive circuit that steadily supplies an internal step-down power supply (VINT) voltage. 5. The semiconductor memory device according to claim 4, wherein a power supply (VINT) voltage is supplied.

In a method for arranging and wiring a semiconductor memory device including a channel buffer for storing a signal amplified by a sense amplifier,
Disposing channel regions adjacently between array portions of different banks;
Wiring a transfer bus which is a wiring for transferring a signal amplified by the sense amplifier to a channel buffer in the channel region, in the bit line direction, across the array unit and the channel region;
Wiring the power supply (VINT) wiring and the ground (GND) wiring for the sense amplifier driving circuit alternately between the transfer buses in the bit line direction across the array section and the channel region;
A ground (GND) wiring is provided in a second metal wiring layer in a direction parallel to the word line direction in the array section between the array section adjacent to the arrangement position of the distributed driver provided in the channel region. Wiring process;
The GND wiring in the channel region wired in the word line direction is directly connected to the GND wiring for the sense amplifier driving circuit wired in the bit line direction in the array section,
The source contact forming the power source terminal of the distributed driver arranged in the channel region is placed on the extension of the GND wiring in the array portion, and the drain contact forming the output terminal of the distributed driver is adjacent to both sides of the transfer bus. Placing the distributed driver on the VINT wiring, wired to
The distributed driver selects the first and second contacts on the gate of the distributed driver and switches the control signal for connecting the two types of driver control signals to the external driver (VCC). Or a step of determining a driver for an internal step-down power supply (VINT);
A method for arranging a distributed driver of a semiconductor memory device, comprising:

15. The method of disposing distributed drivers in a semiconductor memory device according to claim 14, wherein a plurality of the distributed drivers are arranged in parallel near the boundary of the array section in the channel region.

Among the plurality of distributed drivers, those whose output power supply voltage is the external power supply voltage (VCC) and those of the internal step-down power supply voltage (VINT) are arranged in a combination and order in a desired ratio and order combination. 15. The method of arranging a distributed driver of a semiconductor memory device according to claim 14, wherein:

Determining one optimum size of the distributed driver from the pitch of the transfer bus in the channel region;
Calculating the overall driver size from the size of one distributed driver and the number of units that can be arranged in the whole;
Determining a ratio of two types of distributed drivers of an external power supply voltage (VCC) and an internal step-down power supply voltage (VINT) by circuit simulation;
When changing the ratio of the distributed driver, the contact connection on the gate of the distributed driver is switched from the first contact to the second contact, or from the second contact to the first contact. Changing the type of distributed driver by switching the connection with one of
15. The method of disposing a distributed driver of a semiconductor memory device according to claim 14, further comprising:

18. The distributed driver of the semiconductor memory device according to claim 17, further comprising a step of setting a value obtained by dividing the change size by the number of distributed drivers as a change amount of the distributed driver size when increasing the size of the entire driver. Placement method.