JP3781573B2 - Logic circuit - Google Patents

Logic circuit Download PDF

Info

Publication number
JP3781573B2
JP3781573B2 JP06234699A JP6234699A JP3781573B2 JP 3781573 B2 JP3781573 B2 JP 3781573B2 JP 06234699 A JP06234699 A JP 06234699A JP 6234699 A JP6234699 A JP 6234699A JP 3781573 B2 JP3781573 B2 JP 3781573B2
Authority
JP
Japan
Prior art keywords
circuit
output line
pseudo
output
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06234699A
Other languages
Japanese (ja)
Other versions
JP2000259392A (en
JP2000259392A5 (en
Inventor
誠幸 早川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP06234699A priority Critical patent/JP3781573B2/en
Priority to US09/521,620 priority patent/US6329838B1/en
Priority to EP00104483A priority patent/EP1049000A3/en
Priority to CNB001070320A priority patent/CN1188947C/en
Publication of JP2000259392A publication Critical patent/JP2000259392A/en
Priority to US09/870,687 priority patent/US6333644B2/en
Priority to US09/870,681 priority patent/US6362645B2/en
Publication of JP2000259392A5 publication Critical patent/JP2000259392A5/ja
Application granted granted Critical
Publication of JP3781573B2 publication Critical patent/JP3781573B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

【0001】
【発明の属する技術分野】
この発明は論理回路に関し、とくに多ビットのデータ列に最初に現れる0又は1をサーチする論理回路に関する。
【0002】
【従来の技術】
コンピュータのハードウェアを構成する論理回路の一つに0(ゼロ)サーチ回路又は1サーチ回路と呼ばれる回路(以下、0又は1サーチ回路)がある。この回路は、2進数のデータ列のビットを上位ビットから順に検査したときに、最初に現れる0又は1をサーチする回路であり、例えばデータ列の大小を比較する比較器や、2以上の入力ラインに0又は1が入ったときに、最も優先順位の高い入力ラインを表す出力コードを生成するプライオリティエンコーダなどの基本回路として用いられている。
【0003】
【発明が解決しようとする課題】
ところで、従来の0又は1サーチ回路では、多くの論理ゲートがマトリクス状あるいはツリー状に接続された構造となっているため、回路構成が複雑なものとなっていた。また、入力から出力までの間に多くのルートを通ることになるために処理に時間がかかるという問題点があった。
【0004】
この発明の目的は、簡単な回路構成でかつ高速処理が可能な論理回路を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決するため、請求項1の発明は、出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が切り離されると共に前記出力線に電源電位が供給されて前記出力線が“H”レベルに引き上げられ、出力確定期間では入力信号が与えられると共に前記出力線への電源電位の供給が停止され、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが接続され、前記出力線を介して確定した論理値を出力するダイナミック回路と、出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“L”レベルに引き下げられ、前記出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力するPseudo−NMOS回路と、前記Pseudo−NMOS回路に接続され、前記ダイナミック回路の前記出力線の信号に応じて、前記Pseudo−NMOS回路の前記出力線への電源電位の供給を制御する制御回路とを備え、前記ダイナミック回路と前記Pseudo−NMOS回路の確定した論理値は同一又は相補的であり、前記出力確定期間において前記Pseudo−NMOS回路の前記出力線が前記接地電位に接続されて“L”レベルに引き下げられたときは、前記ダイナミック回路の対応する前記出力線の変化に応答して前記制御回路が前記Pseudo−NMOS回路の前記出力線への電源電位の供給を停止することを特徴とする論理回路である。
【0006】
請求項2の発明は、請求項1の発明において、前記ダイナミック回路と前記Pseudo−NMOS回路は、同じ論理で構成されたNMOS・FETからなることを特徴とする。
【0007】
請求項3の発明は、出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が接続されて前記出力線が“L”レベルに引き下げられ、出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第2のPseudo−NMOS回路と、出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“L”レベルに引き下げられ、前記出力確定期間では前記入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第1のPseudo−NMOS回路と、前記第2のPseudo−NMOS回路の前記出力線からの信号に応じて、前記第1のPseudo−NMOS回路の前記出力線への電源電位の供給を制御する第1の制御回路と、前記第1のPseudo−NMOS回路の前記出力線からの信号に応じて、前記第2のPseudo−NMOS回路の前記出力線への電源電位の供給を制御する第2の制御回路とを備え、前記第1のPseudo−NMOS回路と前記第2のPseudo−NMOS回路は相補的であり、前記出力確定期間において前記第1のPseudo−NMOS回路及び前記第2のPseudo−NMOS回路のうちの一方の前記出力線に前記接地電位が接続されて“L”レベルに引き下げられたときは、他方の前記出力線の“H”レベルの変化に応答して前記第1又は第2の制御回路が前記第1のPseudo−NMOS回路及び前記第2のPseudo−NMOS回路のうちの他方の前記出力線への電源電位の供給を停止することを特徴とする論理回路である。
【0012】
【発明の実施の形態】
以下、この発明に係わる論理回路の具体的な実施形態を図面を参照しながら説明する。
【0013】
図1は、この発明に係わる論理回路を4ビットのプライオリティエンコーダに適用した場合の回路構成図である。このプライオリティエンコーダ1は、4ビットの入力データのうち、最も優先順位の高い入力ラインに対応する2ビットの出力コードを生成する回路であり、1サーチ回路2と、この1サーチ回路2の出力をエンコードするエンコーダ3とから構成されている。
【0014】
次に、1サーチ回路2の構成について説明する。なお、エンコーダ3は既存のエンコーダ回路で構成することができるので説明を省略する。
【0015】
1サーチ回路2は、入力データIN<0>、IN<1>、IN<2>、IN<3>の各ビット値を優先順位の高いIN<0>、IN<1>・・・の順に検査し、IN<i>(0≦i≦3)で最初に1が現れたときは、出力データS<0>、S<1>、S<2>、S<3>の中でS<i>(0≦i≦3)のみに1、その他のS<j>(j≠i)には0、Yには1を出力する。また、IN<i>(0≦i≦3)がすべて0であるときは、S<i>(0≦i≦3)にはすべて1、Yには0を出力する回路である。
【0016】
図1に示す1サーチ回路2は、入力データIN<0>を入力するNOT回路11と、IN<1>及びIN<0>を入力する2入力のNOR回路12と、IN<2>、IN<0>及びIN<1>を入力する3入力のNOR回路13と、IN<3>、IN<0>、IN<1>及びIN<2>を入力する4入力のNOR回路14とを備えている。
【0017】
NOT回路11、NOR回路12〜14の出力は、続くNOT回路15〜18により反転され、さらにNOT回路19〜22により反転されて2入力のNOR回路23〜26の入力ラインA0〜A3に入力される。また同時に、NOR回路23の入力ラインB0にはビット信号“0”、NOR回路24の入力ラインB1にはNOT回路15の反転信号、NOR回路25の入力ラインB2にはNOT回路16の反転信号、NOR回路26の入力ラインB3にはNOT回路17の反転信号がそれぞれ入力される。NOR回路23〜26での演算結果は、出力データS<0>、S<1>、S<2>、S<3>として取り出される。また、NOT回路18で反転された信号は出力データYとして取り出される。
【0018】
上記のように構成された1サーチ回路2において、例えばビット並び“0101”の入力データIN<3:0>が入力した場合について見てみると、NOT回路11、NOR回路12〜14ではビット並びが“1000”となり、続くNOT回路15〜18では“0111”となる。ここまでの演算では、入力データのビットを上位から順に調べてゆき、ビット並びが“0、1”となる位置を検出して、それ以降のビット値をすべて1としている。したがって、IN<3:0>=“0101”においては、IN<2>以降のビットは、その値にかかわらず全て1(“0111”)となる。この後、NOT回路19〜22、NOR回路23〜26を経て、出力データS<3:0>のビット並びは“0100”として出力される。
【0019】
同様に、ビット並び“1XXX”、“001X”、“0001”の入力データ(Xは0でも1でもよい)が入力されたときには、それぞれ“1000”、“0010”、“0001”が出力される。また、入力データIN<3:0>の中に少なくとも一つ“1”が含まれている場合は、出力データYとして1が出力される。
【0020】
一方、ビット並び“0000”の入力データIN<3:0>が入力した場合には、NOT回路11、NOR回路12〜14ではビット並びが“1111”となり、続くNOT回路15〜18では“0000”となる。ここでは、入力データのビット並びが“0、1”となる組み合わせがないため、NOT回路19〜22、NOR回路23〜26を経た出力データS<3:0>のビット並びは“0000”となる。また、入力データIN<3:0>の中に“1”が含まれていない場合は、出力データYとして0が出力される。
【0021】
続いて、出力データS<3:0>はエンコーダ3に入力されて、最も優先順位の高い入力ラインを表す2ビットの出力コードQ0、Q1が生成される。ちなみに、出力データS<3:0>が“1000”であれば入力ライン0を表す“00”が、“0100”であれば入力ライン1を表す“01”が、“0010”であれば入力ライン2を表す“10”が、“0001”であれば入力ライン3を表す“11”がそれぞれ出力される。また、出力データYが0であるときは、S<3:0>が“0000”であるものと識別される。
【0022】
このように、本実施形態に係わる1サーチ回路では、従来のように論理ゲートをマトリクスあるいはツリー状に接続した構造のものに比べて、回路構成は簡単なものとなる。また、入力から出力までの間に辿るルートも少なくなるために、処理に要する時間を短縮することができる。したがって、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【0023】
なお、本実施形態では1サーチ回路について説明しているが、この発明に係わる論理回路は0サーチ回路としても構成することができる。
【0024】
次に、本実施形態に係わる1サーチ回路の具体的な回路構成例について説明する。
【0025】
図2は、図1に示す1サーチ回路2のNOT回路11、NOR回路12〜14をダイナミック回路4で構成した場合の回路構成図である。図2において、PC0〜PC3はクロック信号(CLK)により制御されるPMOS・FET、N00〜N33はNMOS・FETをそれぞれ示している。図1との対応について見てみると、N00はNOT回路11、N10、N11は2入力のNOR回路12、N20〜N22は3入力のNOR回路13、N30〜N33は4入力のNOR回路14に対応している。
【0026】
図3は、図2に示すダイナミック回路4に、クロック信号によりダイナミック回路のイネーブルを制御するNMOS・FETを追加した場合の回路構成図である。図3のダイナミック回路5において、NC1〜NC3はクロック信号により制御されるNMOS・FETを示している。ダイナミック回路5を図3のように構成した場合、動作速度は図2の例に比べて少し遅くなるが、クロック信号によるプリチャージ時に回路に流れる貫通電流を防止することができる。
【0027】
図4は、図2に示すダイナミック回路5に、さらに論理をスタティック動作させるためのスタティック回路を追加した場合の回路構成図である。図4のダイナミック回路6において、P0〜P7はPMOS・FETで構成されたスタティック回路を示している。一般的なダイナミック回路においては、プリチャージによるHレベルを保持することが難しいが、ダイナミック回路6を図4のように構成した場合、論理はスタティックに決定されるので、回路の動作を安定させることができる。ちなみに、回路の処理速度は図2と同程度とすることができる。
【0028】
図5は、図3に示すダイナミック回路5からクロックによる制御機能を取り除き、論理をスタティック動作させるための回路を追加した場合の回路構成図である。図5のダイナミック回路7において、P0〜P7はPMOS・FETで構成されたスタティック回路を示している。ダイナミック回路7を図5のように構成した場合、プリチャージによりイネーブル状態になると、論理はスタティックに決定されるので、回路の動作を安定させることができる。ちなみに、回路の処理速度は図2と同程度とすることができる。
【0029】
なお、図1では、1サーチ回路2の論理回路をNOR回路とNOT回路で構成した例について示しているが、例えば図6に示すようにNAND回路で構成することもできる。
【0030】
図7は、図1の1サーチ回路を複数接続して、さらに多ビットのプライオリティエンコーダを構成した場合の回路構成図である。このプライオリティエンコーダ31は、1サーチ回路32と、この1サーチ回路32の出力をエンコードするエンコーダ33a及び33bから構成されている。
【0031】
次に、図7に示す1サーチ回路32の構成について説明する。
【0032】
1サーチ回路32は、4ビットの1サーチ回路2−1〜2−4と、同じく4ビットの1サーチ回路2−5と、AND回路34〜37と、マルチプレクサ38とから構成されている。
【0033】
16ビットの入力データIN<15:0>は、並列に配置された1サーチ回路2−1〜2−4に4ビットづつ入力される。ここで、1サーチ回路2−1〜2−4からは、中間出力としてY0<3:0>、SO<15:0>が出力される。このうち、Y0<3:0>は1サーチ回路2−5に入力され、SO<15:0>はAND回路34〜37の一方の入力ラインとマルチプレクサ38の入力ラインにそれぞれ入力される。一方、1サーチ回路2−5からは出力データY、中間出力Y1<3:0>が取り出される。このうち、中間出力Y1<3:0>はAND回路34〜37の他方の入力ラインとマルチプレクサ38の選択信号ラインに入力される。なお、AND回路34〜37の出力データS<15:0>は、図示しない16ビットのエンコーダに接続されているものとする。
【0034】
上記のように構成されたプライオリティエンコーダ31において、入力データIN<15:0>に対するAND回路34〜37の出力データS<15:0>及びYは、図1の1サーチ回路2を16ビット入力とした場合と同じものとなる。この後、この出力データS<15:0>は図示しないエンコーダに入力されて、最も優先順位の高い入力ラインを表す4ビットの出力コードQ0、Q1、Q2、Q3が出力される。
【0035】
一方、マルチプレクサ38からの中間出力T<3:0>と、1サーチ回路2−5からの中間出力Y1<3:0>には、出力データS<15:0>をバイナリーコードにエンコードする時の下位及び上位の2ビットがそれぞれ出力される。そして、エンコーダ33aではY1<3:0>で上位の2ビットが生成され、エンコーダ33bではT<3:0>で下位の2ビットが生成される。
【0036】
例えば、入力データIN<15:0>のビット並びが“0000001XXXXXXXXX”であったとすると、Y1<3:0>で上位の2ビット“01”が、またT<3:0>で下位の2ビット“10”が出力され、最も優先順位の高い入力ライン(この場合は“6”)を表す4ビットの出力コード“0110”が生成される。また、いずれの場合も出力データYが0であるときは、S<15:0>が“0000000000000000”であるものと識別される。
【0037】
図7に示す回路では、出力データS<15:0>、中間出力T<3:0>、中間出力Y1<3:0>を生成しているが、このうちS<15:0>のみ、あるいはT<3:0>、Y1<3:0>を生成するように構成してもよい。
【0038】
このように、図1の1サーチ回路を用いてプライオリティエンコーダを階層構造とすることにより、さらに多ビットの入力の場合も、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【0039】
図8は、図1の1サーチ回路を用いて、CLA(Carry Look Ahead)回路を構成した場合の回路構成図である。このCLA回路41は、各ビットのP(Propagate)/G(Generate)/K(Kill)信号から、グループのPG/PGB/GG/KGを生成する回路であり、4ビットのPseudo-NMOS NAND回路42と、同じく4ビットの1サーチ回路2−7と、4×1のマルチプレクサ43とから構成されている。
【0040】
Pseudo-NMOS NAND回路42は、各ビットのP信号からグループのPGを生成する回路である。図9は、Pseudo-NMOS NAND回路42をPMOS・FET、NMOS・FET及びNOT回路で構成した場合の回路構成図である。
【0041】
1サーチ回路2−7は、各ビットのPB(Pの反転)信号から出力S<3:0>とPGB信号を生成する回路である。図10は、1サーチ回路2−7のNOR回路12〜14をダイナミック回路8で構成した場合の回路構成図である。
【0042】
マルチプレクサ43は、4×1のマルチプレクサ43−1と同43−2とから構成されるデュアル−レイルダイナミックマルチプレクサである。このマルチプレクサ43は、各ビットのG、K信号からグループのGGとKGを生成する。図11は、マルチプレクサ43をPMOS・FET、NMOS・FET及びNOT回路で構成した場合の回路構成図である。
【0043】
図12は、図8に示すCLA回路41の入出力のタイミングを示すタイムチャートである。
【0044】
入力のP(図中実線)とPB(図中破線)はCLKが“L”レベルの期間にプリチャージされており、CLKが“H”レベルの期間にPとPBは異なる状態に推移する。すなわち、Pが“1”のときにPBは“0”、Pが“0”のときにPBは“1”になる。また、Pが“1”の期間はG(図中実線)、K(図中破線)は両方とも“0”となり、PBが“1”の期間だけG又はKのいずれか一方が“0”になる。グループのPG/PGB/GG/KGは、上記P、PB、G、K信号と同じタイミングで出力される。
【0045】
図8に示すようなCLA回路においては、論理素子をツリー状に構成していないため、高速なCLA回路を構成することができる。
【0046】
図13は、図8の回路の出力段にAND回路を接続した場合の回路構成図であり、図8と同等部分を同一符号で示している。このCLA回路51は、各ビットのP/G/K信号及びグループのキャリー入力Cから、グループのPG/PGB/GG/KG及びグループのキャリー出力を生成する回路であり、1サーチ回路2−7からのPGBとマルチプレクサ43からの出力を入力とする2入力のAND回路44、45が接続されている。図14は、図13に示すCLA回路51の入出力のタイミングを示すタイムチャートである。
【0047】
このように、CLA回路を図13のように構成した場合は、CG(グループキャリー)の計算も高速化することができる。
【0048】
また、図8及び図13に示すCLA回路を複数ツリー状に接続することにより、さらに大きなCLA回路を構成することができる。この場合、出力段には図13のCLA回路を用いる。
【0049】
次に、図8及び図13に示すPseudo-NMOS NAND回路42の構成について説明する。
【0050】
図15は、Pseudo-NMOS NAND回路の構成例を示す回路構成図である。このPseudo-NMOS NAND回路61は、一つの論理回路として、Pseudo- NMOS回路62と、同じ論理で構成されたダイナミック回路63とを備えている。さらにPseudo- NMOS回路62には、ダイナミック回路63の出力信号がプリチャージされている時の論理値から、論理が成立して反転した時にPseudo- NMOS回路62のPMOS負荷回路64をオフするための制御回路(NAND回路)65が接続されている。
【0051】
図16は、図15に示すPseudo-NMOS NAND回路61の入出力のタイミングを示すタイムチャートである。
【0052】
Pseudo- NMOS回路62への入力信号INPUT[N:0]、及びダイナミック回路63への入力信号INPUT* [N:0]は、出力確定期間(Evaluate)には等しい論理値をとる信号であり、プリチャージ期間(Pre−charge)において、入力信号INPUT[N:0]は“H”レベルにプリチャージされ、入力信号INPUT* [N:0]は“L”レベルにプリチャージされる点のみが異なる。
【0053】
プリチャージ期間では、ダイナミック回路63の出力信号OUTPUT ̄(OUTPUTの反転)は“H”レベルにプリチャージされているため、イネーブル信号Enによって制御回路65の出力は“1”になり、PMOS負荷回路64がONする。その後の出力確定期間で全ての入力信号の論理値が確定することになるが、ここで論理が非成立の場合には、Pseudo- NMOS回路62の端子Xを“L”レベルに引き下げる電流パスがなくなり、PMOS負荷回路64によって端子Xは“H”レベルに固定されるため、消費電流は流れなくなる。一方、論理が成立の場合には、端子Xを“L”レベルに引き下げる電流パスが存在するため、PMOS負荷回路64を通じて無駄な電流が消費される。しかし、ダイナミック回路63では、論理の成立により端子X* が“L”レベルに変化するため、出力信号OUTPUT ̄も“L”レベルに変化する。これにより、制御回路65を通じてPMOS負荷回路64はオフとなるので、消費電流(IdlingCurrent)は流れなくなる。
【0054】
図17は、Pseudo-NMOS NAND回路の他の構成例を示す回路構成図である。このPseudo-NMOS NAND回路71は、一つの論理回路として、第1のPseudo- NMOS回路72と、この第1のPseudo- NMOS回路72と双対をなす第2のPseudo- NMOS回路73とを備えている。さらに、2つのPseudo- NMOS回路には、これら2つの回路の出力信号がプリチャージされている時の論理値から、論理が成立して反転した時に互いに相手のPseudo- NMOS回路のPMOS負荷回路74、75をオフするための制御回路(NAND回路)76、77が接続されている。
【0055】
図18は、図17に示すPseudo-NMOS NAND回路71の入出力のタイミングを示すタイムチャートである。
【0056】
Pseudo- NMOS回路72への入力信号INPUT[N:0]、及び第2のPseudo- NMOS回路73への入力信号INPUT ̄(INPUTの反転)[N:0]は、出力確定期間(Evaluate)には互いに反転の論理値をとる信号であり、プリチャージ期間(Pre−charge)においてはともに“H”レベルにプリチャージされる。この間、端子X、X* はともに“L”レベルに、また出力信号OUTPUT、OUTPUT ̄はともに“H”レベルにプリチャージされているため、イネーブル信号Enによって制御回路76、77の出力は“1”になり、PMOS負荷回路74、75がともにONする。その後の出力確定期間で全ての入力信号の論理値が確定することになるが、ここで第1又は第2のPseudo- NMOS回路のうち、必ず一方は論理が非成立になるため、その非成立になったPseudo- NMOS回路における端子X又はX* を“L”レベルに引き下げる電流パスがなくなる。すると、PMOS負荷回路74又は75によって端子X又はX* は“H”レベルに固定されるため、消費電流は流れなくなる。他方、論理が成立になったPseudo- NMOS回路では、端子X又はX* を“L”レベルに引き下げる電流パスが存在するため、PMOS負荷回路73又は74を通じて無駄な電流が消費される。しかし、論理が非成立となったPseudo- NMOS回路の出力信号OUTPUT又はOUTPUT ̄が“L”レベルに変化するため、制御回路76又は77を通じてPMOS負荷回路74又は75はオフとなり、消費電流は流れなくなる。
【0057】
上述したように、Pseudo-NMOS NAND回路42を図15又は図17のように構成した場合は、論理値が確定した後に直ちにPMOS負荷回路がオフされるので、無駄な消費電流が流れ続けることがなくなり、低消費電力の論理回路を実現することができる。
【0058】
【発明の効果】
以上説明したように、この発明に係わる論理回路においては、論理素子をマトリクスあるいはツリー状に接続した構造のものに比べて、回路構成を簡単なものとすることができる。また、入力から出力までの間に辿るルートも少なくなるために、処理に要する時間を短縮することができる。したがって、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【図面の簡単な説明】
【図1】この発明に係わる論理回路を4ビットのプライオリティエンコーダに適用した場合の回路構成図。
【図2】図1に示す1サーチ回路のNOT回路、NOR回路をダイナミック回路で構成した場合の回路構成図。
【図3】図2のダイナミック回路にNMOS・FETを追加した場合の回路構成図。
【図4】図2のダイナミック回路にスタティック回路を追加した場合の回路構成図。
【図5】図3のダイナミック回路に論理をスタティック動作させるための回路を追加した場合の回路構成図。
【図6】図1の1サーチ回路をNAND回路で構成した場合の回路構成図。
【図7】図1の1サーチ回路を複数接続して多ビットのプライオリティエンコーダを構成した場合の回路構成図。
【図8】図1の1サーチ回路を用いてCLA回路を構成した場合の回路構成図。
【図9】Pseudo-NMOS NAND回路をPMOS・FET、NMOS・FET及びNOT回路で構成した場合の回路構成図。
【図10】1サーチ回路のNOR回路をダイナミック回路で構成した場合の回路構成図。
【図11】マルチプレクサをPMOS・FET、NMOS・FET及びNOT回路で構成した場合の回路構成図。
【図12】図8に示すCLA回路の入出力のタイミングを示すタイムチャート。
【図13】図8の回路の出力段にAND回路を接続した場合の回路構成図。
【図14】図13に示すCLA回路の入出力のタイミングを示すタイムチャート。
【図15】Pseudo-NMOS NAND回路の構成例を示す回路構成図。
【図16】図15に示すPseudo-NMOS NAND回路の入出力のタイミングを示すタイムチャート。
【図17】Pseudo-NMOS NAND回路の他の構成例を示す回路構成図。
【図18】図17に示すPseudo-NMOS NAND回路の入出力のタイミングを示すタイムチャート。
【符号の説明】
1 プライオリティエンコーダ
2 1サーチ回路
3 エンコーダ
4〜7 ダイナミック回路
11、15〜22 NOT回路
12〜14、23〜26 NOR回路
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit, and more particularly to a logic circuit that searches for 0 or 1 that first appears in a multi-bit data string.
[0002]
[Prior art]
One of logic circuits constituting computer hardware is a circuit called 0 (zero) search circuit or 1 search circuit (hereinafter referred to as 0 or 1 search circuit). This circuit is a circuit that searches for the first 0 or 1 that appears when the bits of a binary data string are checked in order from the upper bit. For example, a comparator that compares the magnitudes of data strings and two or more inputs It is used as a basic circuit such as a priority encoder that generates an output code representing an input line with the highest priority when 0 or 1 enters the line.
[0003]
[Problems to be solved by the invention]
By the way, the conventional 0 or 1 search circuit has a structure in which many logic gates are connected in a matrix form or a tree form, so that the circuit configuration is complicated. In addition, since many routes are taken from input to output, there is a problem that processing takes time.
[0004]
An object of the present invention is to provide a logic circuit capable of high-speed processing with a simple circuit configuration.
[0005]
[Means for Solving the Problems]
  In order to solve the above problems, the invention of claim 1Connected between the output line and the ground potential, and during the precharge period, the output line and the ground potential are disconnected and the power supply potential is supplied to the output line to raise the output line to the “H” level. In the fixed period, an input signal is given and the supply of the power supply potential to the output line is stopped, and the output line and the ground potential are selectively connected according to the value of the logical operation, and the output line is And a dynamic circuit that outputs a logic value determined via the output line and a ground potential. In the precharge period, the output line and the ground potential are connected and the output line is “L”. In the output confirmation period, an input signal is given and a power supply potential is supplied to the output line, and the output line and the ground potential are selectively set according to the value of the logical operation. And a Pseudo-NMOS circuit that outputs a determined logical value via the output line, and is connected to the Pseudo-NMOS circuit, and in accordance with a signal of the output line of the dynamic circuit, the Pseudo-NMOS circuit A control circuit that controls supply of a power supply potential to the output line, and the determined logic values of the dynamic circuit and the Pseudo-NMOS circuit are the same or complementary, and the Pseudo-NMOS is in the output determination period When the output line of the circuit is connected to the ground potential and pulled down to the “L” level, the control circuit responds to a change in the corresponding output line of the dynamic circuit and the control circuit includes the Pseudo-NMOS circuit. A logic circuit is characterized in that supply of a power supply potential to an output line is stopped.
[0006]
  The invention of claim 2 is the invention of claim 1,The dynamic circuit and the Pseudo-NMOS circuit are characterized by NMOS FETs configured with the same logic.
[0007]
  The invention of claim 3Connected between the output line and the ground potential, the output line and the ground potential are connected in the precharge period, the output line is pulled down to the “L” level, and an input signal is given and output in the output determination period. A power supply potential is supplied to the output line, and the output line and the ground potential are selectively disconnected according to the value of the logical operation, and a determined logical value is output via the output line. The Pseudo-NMOS circuit is connected between the output line and the ground potential, and during the precharge period, the output line and the ground potential are connected and the output line is pulled down to the “L” level. In the fixed period, the input signal is supplied and a power supply potential is supplied to the output line, and the output line and the ground potential are selectively disconnected according to the value of the logical operation, and the output line is disconnected. In response to a signal from the output line of the first Pseudo-NMOS circuit that outputs the determined logical value and the second Pseudo-NMOS circuit, to the output line of the first Pseudo-NMOS circuit And a power supply potential to the output line of the second Pseudo-NMOS circuit in response to a signal from the output line of the first Pseudo-NMOS circuit. And the first Pseudo-NMOS circuit and the second Pseudo-NMOS circuit are complementary, and the first Pseudo-NMOS circuit is in the output determination period. And the ground potential is connected to one of the output lines of the second Pseudo-NMOS circuit and pulled down to the “L” level. In response to a change in the “H” level of the other output line, the first or second control circuit controls the other of the first Pseudo-NMOS circuit and the second Pseudo-NMOS circuit. The logic circuit is characterized in that supply of a power supply potential to the output line is stopped.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, specific embodiments of a logic circuit according to the present invention will be described with reference to the drawings.
[0013]
FIG. 1 is a circuit configuration diagram when the logic circuit according to the present invention is applied to a 4-bit priority encoder. The priority encoder 1 is a circuit that generates a 2-bit output code corresponding to an input line having the highest priority among 4-bit input data. The priority encoder 1 outputs the output of one search circuit 2 and the one search circuit 2. And an encoder 3 for encoding.
[0014]
Next, the configuration of one search circuit 2 will be described. The encoder 3 can be configured with an existing encoder circuit, and thus the description thereof is omitted.
[0015]
The 1 search circuit 2 processes the bit values of the input data IN <0>, IN <1>, IN <2>, IN <3> in the order of IN <0>, IN <1>. When 1 is first observed in IN <i> (0 ≦ i ≦ 3), S <0> among S <0>, S <1>, S <2>, and S <3> is output. 1 is output only for i> (0 ≦ i ≦ 3), 0 is output for other S <j> (j ≠ i), and 1 is output for Y. Further, when IN <i> (0 ≦ i ≦ 3) is all 0, the circuit outputs all 1s for S <i> (0 ≦ i ≦ 3) and 0 for Y.
[0016]
1 includes a NOT circuit 11 for inputting input data IN <0>, a 2-input NOR circuit 12 for inputting IN <1> and IN <0>, and IN <2>, IN A 3-input NOR circuit 13 for inputting <0> and IN <1>, and a 4-input NOR circuit 14 for inputting IN <3>, IN <0>, IN <1>, and IN <2> are provided. ing.
[0017]
The outputs of the NOT circuit 11 and the NOR circuits 12 to 14 are inverted by the subsequent NOT circuits 15 to 18 and further inverted by the NOT circuits 19 to 22 and input to the input lines A0 to A3 of the two-input NOR circuits 23 to 26. The At the same time, the bit signal “0” is input to the input line B0 of the NOR circuit 23, the inverted signal of the NOT circuit 15 is input to the input line B1 of the NOR circuit 24, the inverted signal of the NOT circuit 16 is input to the input line B2 of the NOR circuit 25, The inverted signal of the NOT circuit 17 is input to the input line B3 of the NOR circuit 26, respectively. The calculation results in the NOR circuits 23 to 26 are taken out as output data S <0>, S <1>, S <2>, S <3>. The signal inverted by the NOT circuit 18 is taken out as output data Y.
[0018]
For example, when the input data IN <3: 0> of the bit arrangement “0101” is input in the one search circuit 2 configured as described above, the bit arrangement is performed in the NOT circuit 11 and the NOR circuits 12 to 14. Becomes "1000" and becomes "0111" in the subsequent NOT circuits 15-18. In the calculations so far, the bits of the input data are examined in order from the top, the position where the bit sequence is “0, 1” is detected, and the bit values thereafter are all set to 1. Therefore, in IN <3: 0> = “0101”, the bits after IN <2> are all 1 (“0111”) regardless of the value. Thereafter, the bit arrangement of the output data S <3: 0> is outputted as “0100” through the NOT circuits 19 to 22 and the NOR circuits 23 to 26.
[0019]
Similarly, when input data of a bit arrangement “1XXX”, “001X”, “0001” (X may be 0 or 1) is input, “1000”, “0010”, “0001” are output, respectively. . If at least one “1” is included in the input data IN <3: 0>, 1 is output as the output data Y.
[0020]
On the other hand, when the input data IN <3: 0> of the bit arrangement “0000” is input, the bit arrangement becomes “1111” in the NOT circuit 11 and the NOR circuits 12 to 14, and “0000” in the subsequent NOT circuits 15 to 18. " Here, since there is no combination in which the bit sequence of the input data is “0, 1”, the bit sequence of the output data S <3: 0> that has passed through the NOT circuits 19 to 22 and the NOR circuits 23 to 26 is “0000”. Become. If “1” is not included in the input data IN <3: 0>, 0 is output as the output data Y.
[0021]
Subsequently, the output data S <3: 0> is input to the encoder 3, and 2-bit output codes Q0 and Q1 representing the input line having the highest priority are generated. Incidentally, if the output data S <3: 0> is “1000”, “00” representing the input line 0 is input. If “0100”, “01” representing the input line 1 is input. If “10” representing the line 2 is “0001”, “11” representing the input line 3 is output. When the output data Y is 0, it is identified that S <3: 0> is “0000”.
[0022]
As described above, the one search circuit according to the present embodiment has a simple circuit configuration as compared with a conventional structure in which logic gates are connected in a matrix or tree form. In addition, since the number of routes that follow from input to output is reduced, the time required for processing can be shortened. Therefore, a logic circuit capable of high-speed processing with a simple circuit configuration can be realized.
[0023]
In this embodiment, the 1 search circuit is described. However, the logic circuit according to the present invention can also be configured as a 0 search circuit.
[0024]
Next, a specific circuit configuration example of one search circuit according to the present embodiment will be described.
[0025]
FIG. 2 is a circuit configuration diagram when the NOT circuit 11 and the NOR circuits 12 to 14 of the one search circuit 2 shown in FIG. In FIG. 2, PC0 to PC3 are PMOS / FETs controlled by a clock signal (CLK), and N00 to N33 are NMOS / FETs. Looking at the correspondence with FIG. 1, N00 is a NOT circuit 11, N10, N11 is a 2-input NOR circuit 12, N20-N22 are 3-input NOR circuits 13, and N30-N33 are 4-input NOR circuits 14. It corresponds.
[0026]
FIG. 3 is a circuit configuration diagram in the case where an NMOS FET for controlling the enable of the dynamic circuit by a clock signal is added to the dynamic circuit 4 shown in FIG. In the dynamic circuit 5 of FIG. 3, NC <b> 1 to NC <b> 3 indicate NMOS • FETs controlled by a clock signal. When the dynamic circuit 5 is configured as shown in FIG. 3, the operation speed is slightly slower than the example of FIG. 2, but it is possible to prevent a through current flowing in the circuit at the time of precharging with a clock signal.
[0027]
FIG. 4 is a circuit configuration diagram in the case where a static circuit for statically operating the logic is further added to the dynamic circuit 5 shown in FIG. In the dynamic circuit 6 of FIG. 4, P0 to P7 are static circuits composed of PMOS • FETs. In a general dynamic circuit, it is difficult to maintain an H level due to precharge. However, when the dynamic circuit 6 is configured as shown in FIG. 4, the logic is determined statically, so that the operation of the circuit is stabilized. Can do. Incidentally, the processing speed of the circuit can be set to the same level as in FIG.
[0028]
FIG. 5 is a circuit configuration diagram in the case where a circuit for removing the control function by the clock from the dynamic circuit 5 shown in FIG. In the dynamic circuit 7 of FIG. 5, P0 to P7 are static circuits composed of PMOS • FETs. When the dynamic circuit 7 is configured as shown in FIG. 5, the logic is statically determined when the precharge is enabled, so that the operation of the circuit can be stabilized. Incidentally, the processing speed of the circuit can be set to the same level as in FIG.
[0029]
Although FIG. 1 shows an example in which the logic circuit of one search circuit 2 is configured by a NOR circuit and a NOT circuit, it can also be configured by a NAND circuit as shown in FIG. 6, for example.
[0030]
FIG. 7 is a circuit configuration diagram in the case where a plurality of one-search circuits in FIG. 1 are connected to form a multi-bit priority encoder. The priority encoder 31 includes a search circuit 32 and encoders 33a and 33b that encode the output of the search circuit 32.
[0031]
Next, the configuration of one search circuit 32 shown in FIG. 7 will be described.
[0032]
The 1 search circuit 32 includes 4-bit 1 search circuits 2-1 to 2-4, a 4-bit 1 search circuit 2-5, AND circuits 34 to 37, and a multiplexer 38.
[0033]
The 16-bit input data IN <15: 0> is input 4 bits at a time to the 1 search circuits 2-1 to 2-4 arranged in parallel. Here, Y0 <3: 0> and SO <15: 0> are output as intermediate outputs from the 1 search circuits 2-1 to 2-4. Among these, Y0 <3: 0> is input to the 1 search circuit 2-5, and SO <15: 0> is input to one input line of the AND circuits 34 to 37 and the input line of the multiplexer 38, respectively. On the other hand, output data Y and intermediate output Y1 <3: 0> are extracted from one search circuit 2-5. Among these, the intermediate output Y1 <3: 0> is input to the other input lines of the AND circuits 34 to 37 and the selection signal line of the multiplexer 38. It is assumed that the output data S <15: 0> of the AND circuits 34 to 37 is connected to a 16-bit encoder (not shown).
[0034]
In the priority encoder 31 configured as described above, the output data S <15: 0> and Y of the AND circuits 34 to 37 for the input data IN <15: 0> are input to the 1 search circuit 2 of FIG. It will be the same as the case. Thereafter, the output data S <15: 0> is input to an encoder (not shown), and 4-bit output codes Q0, Q1, Q2, and Q3 representing the input line with the highest priority are output.
[0035]
On the other hand, when the output data S <15: 0> is encoded into a binary code for the intermediate output T <3: 0> from the multiplexer 38 and the intermediate output Y1 <3: 0> from the 1 search circuit 2-5. The lower and upper 2 bits are output. The encoder 33a generates upper 2 bits at Y1 <3: 0>, and the encoder 33b generates lower 2 bits at T <3: 0>.
[0036]
For example, if the bit arrangement of the input data IN <15: 0> is “0000001XXXXXXXXX”, the upper 2 bits “01” at Y1 <3: 0> and the lower 2 bits at T <3: 0> “10” is output, and a 4-bit output code “0110” representing the input line with the highest priority (in this case, “6”) is generated. In any case, when the output data Y is 0, it is identified that S <15: 0> is “0000000000000”.
[0037]
In the circuit shown in FIG. 7, output data S <15: 0>, intermediate output T <3: 0>, and intermediate output Y1 <3: 0> are generated. Of these, only S <15: 0> Alternatively, T <3: 0> and Y1 <3: 0> may be generated.
[0038]
As described above, the priority encoder having a hierarchical structure using the one search circuit of FIG. 1 can realize a logic circuit capable of high-speed processing with a simple circuit configuration even in the case of multi-bit input. it can.
[0039]
FIG. 8 is a circuit configuration diagram in the case where a CLA (Carry Look Ahead) circuit is configured using one search circuit of FIG. The CLA circuit 41 is a circuit that generates a PG / PGB / GG / KG of a group from a P (Propagate) / G (Generate) / K (Kill) signal of each bit, and is a 4-bit Pseudo-NMOS NAND circuit. 42, a 4-bit 1 search circuit 2-7, and a 4 × 1 multiplexer 43.
[0040]
The Pseudo-NMOS NAND circuit 42 generates a group PG from the P signal of each bit. FIG. 9 is a circuit configuration diagram in the case where the Pseudo-NMOS NAND circuit 42 is configured by a PMOS • FET, an NMOS • FET, and a NOT circuit.
[0041]
The 1 search circuit 2-7 is a circuit that generates an output S <3: 0> and a PGB signal from the PB (P inversion) signal of each bit. FIG. 10 is a circuit configuration diagram when the NOR circuits 12 to 14 of the one search circuit 2-7 are configured by the dynamic circuit 8.
[0042]
The multiplexer 43 is a dual-rail dynamic multiplexer composed of 4 × 1 multiplexers 43-1 and 43-2. The multiplexer 43 generates a group GG and KG from the G and K signals of each bit. FIG. 11 is a circuit configuration diagram in the case where the multiplexer 43 is configured by a PMOS • FET, an NMOS • FET, and a NOT circuit.
[0043]
FIG. 12 is a time chart showing input / output timings of the CLA circuit 41 shown in FIG.
[0044]
Inputs P (solid line in the figure) and PB (broken line in the figure) are precharged during a period when CLK is at “L” level, and P and PB change to different states during a period when CLK is at “H” level. That is, when P is “1”, PB is “0”, and when P is “0”, PB is “1”. Further, G (solid line in the figure) and K (broken line in the figure) are both “0” during the period when P is “1”, and either G or K is “0” only during the period when PB is “1”. become. The PG / PGB / GG / KG of the group is output at the same timing as the P, PB, G, and K signals.
[0045]
In the CLA circuit as shown in FIG. 8, since the logic elements are not configured in a tree shape, a high-speed CLA circuit can be configured.
[0046]
FIG. 13 is a circuit configuration diagram in the case where an AND circuit is connected to the output stage of the circuit of FIG. 8, and the same parts as those in FIG. The CLA circuit 51 is a circuit for generating a group PG / PGB / GG / KG and a group carry output from the P / G / K signal of each bit and the group carry input C. One search circuit 2-7 Are connected to two-input AND circuits 44 and 45 which receive the output from the multiplexer 43 and the output from the multiplexer 43, respectively. FIG. 14 is a time chart showing input / output timings of the CLA circuit 51 shown in FIG.
[0047]
In this way, when the CLA circuit is configured as shown in FIG. 13, the calculation of CG (group carry) can also be speeded up.
[0048]
Further, a larger CLA circuit can be configured by connecting a plurality of CLA circuits shown in FIGS. 8 and 13 in a tree shape. In this case, the CLA circuit of FIG. 13 is used for the output stage.
[0049]
Next, the configuration of the Pseudo-NMOS NAND circuit 42 shown in FIGS. 8 and 13 will be described.
[0050]
FIG. 15 is a circuit configuration diagram showing a configuration example of a Pseudo-NMOS NAND circuit. The Pseudo-NMOS NAND circuit 61 includes a Pseudo-NMOS circuit 62 and a dynamic circuit 63 configured with the same logic as one logic circuit. Further, the Pseudo-NMOS circuit 62 is for turning off the PMOS load circuit 64 of the Pseudo-NMOS circuit 62 when the logic is established and inverted from the logic value when the output signal of the dynamic circuit 63 is precharged. A control circuit (NAND circuit) 65 is connected.
[0051]
FIG. 16 is a time chart showing input / output timings of the Pseudo-NMOS NAND circuit 61 shown in FIG.
[0052]
Input signal INPUT [N: 0] to Pseudo-NMOS circuit 62 and input signal INPUT to dynamic circuit 63*[N: 0] is a signal having the same logical value during the output confirmation period (Evaluate), and the input signal INPUT [N: 0] is precharged to the “H” level during the precharge period (Pre-charge). Input signal INPUT*[N: 0] is different only in that it is precharged to “L” level.
[0053]
In the precharge period, since the output signal OUTPUT ̄ (inverted OUTPUT) of the dynamic circuit 63 is precharged to the “H” level, the output of the control circuit 65 becomes “1” by the enable signal En, and the PMOS load circuit 64 turns on. In the subsequent output determination period, the logical values of all input signals are fixed. If the logic is not established, a current path that pulls the terminal X of the Pseudo-NMOS circuit 62 to “L” level is provided. Since the terminal X is fixed to the “H” level by the PMOS load circuit 64, the consumption current does not flow. On the other hand, when the logic is established, there is a current path that pulls the terminal X to the “L” level, and thus a wasteful current is consumed through the PMOS load circuit 64. However, in the dynamic circuit 63, the terminal X*Changes to “L” level, the output signal OUTPUTOUT also changes to “L” level. As a result, the PMOS load circuit 64 is turned off through the control circuit 65, so that no consumption current (Idling Current) flows.
[0054]
FIG. 17 is a circuit configuration diagram showing another configuration example of the Pseudo-NMOS NAND circuit. The Pseudo-NMOS NAND circuit 71 includes, as one logic circuit, a first Pseudo-NMOS circuit 72 and a second Pseudo-NMOS circuit 73 that forms a duality with the first Pseudo-NMOS circuit 72. Yes. Further, the two Pseudo-NMOS circuits have a PMOS load circuit 74 of the other Pseudo-NMOS circuit when the logic is established and inverted from the logic value when the output signals of these two circuits are precharged. , 75 are connected to control circuits (NAND circuits) 76, 77.
[0055]
FIG. 18 is a time chart showing input / output timings of the Pseudo-NMOS NAND circuit 71 shown in FIG.
[0056]
The input signal INPUT [N: 0] to the Pseudo-NMOS circuit 72 and the input signal INPUT ̄ (invert of INPUT) [N: 0] to the second Pseudo-NMOS circuit 73 are output during the output determination period (Evaluate). Are signals that have inverted logic values, and are both precharged to the “H” level during the precharge period (Pre-charge). During this time, terminals X and X*Are both precharged to "L" level and the output signals OUTPUT and OUTPUT are both precharged to "H" level, the outputs of the control circuits 76 and 77 are set to "1" by the enable signal En, and the PMOS load circuit 74 and 75 are both ON. In the subsequent output determination period, the logical values of all the input signals are determined. However, since one of the first or second pseudo-NMOS circuits is always non-logic, the logic is not established. Terminal X or X in the Pseudo-NMOS circuit*There is no current path to pull the signal to “L” level. Then, the terminal X or X is caused by the PMOS load circuit 74 or 75.*Is fixed at “H” level, so that no current consumption flows. On the other hand, in the Pseudo-NMOS circuit in which logic is established, the terminal X or X*Since there is a current path that lowers the voltage to “L” level, useless current is consumed through the PMOS load circuit 73 or 74. However, since the output signal OUTPUT or OUTPUT ̄ of the Pseudo-NMOS circuit whose logic is not established changes to the “L” level, the PMOS load circuit 74 or 75 is turned off through the control circuit 76 or 77, and current consumption flows. Disappear.
[0057]
As described above, when the Pseudo-NMOS NAND circuit 42 is configured as shown in FIG. 15 or FIG. 17, since the PMOS load circuit is turned off immediately after the logical value is determined, useless consumption current may continue to flow. Thus, a logic circuit with low power consumption can be realized.
[0058]
【The invention's effect】
As described above, in the logic circuit according to the present invention, the circuit configuration can be made simpler than that of a structure in which logic elements are connected in a matrix or tree form. In addition, since the number of routes that follow from input to output is reduced, the time required for processing can be shortened. Therefore, a logic circuit capable of high-speed processing with a simple circuit configuration can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram when a logic circuit according to the present invention is applied to a 4-bit priority encoder.
FIG. 2 is a circuit configuration diagram when the NOT circuit and NOR circuit of one search circuit shown in FIG. 1 are configured by dynamic circuits.
3 is a circuit configuration diagram in the case where an NMOS • FET is added to the dynamic circuit of FIG. 2;
4 is a circuit configuration diagram when a static circuit is added to the dynamic circuit of FIG. 2;
5 is a circuit configuration diagram in the case where a circuit for statically operating logic is added to the dynamic circuit of FIG. 3;
6 is a circuit configuration diagram in the case where one search circuit of FIG. 1 is configured by a NAND circuit.
7 is a circuit configuration diagram when a multi-bit priority encoder is configured by connecting a plurality of one search circuits of FIG. 1. FIG.
8 is a circuit configuration diagram when a CLA circuit is configured using one search circuit of FIG. 1;
FIG. 9 is a circuit configuration diagram in the case where a Pseudo-NMOS NAND circuit is composed of a PMOS • FET, an NMOS • FET, and a NOT circuit.
FIG. 10 is a circuit configuration diagram when a NOR circuit of one search circuit is configured by a dynamic circuit.
FIG. 11 is a circuit configuration diagram in the case where the multiplexer is configured with a PMOS • FET, an NMOS • FET, and a NOT circuit.
12 is a time chart showing input / output timings of the CLA circuit shown in FIG. 8;
13 is a circuit configuration diagram when an AND circuit is connected to the output stage of the circuit of FIG. 8;
14 is a time chart showing input / output timings of the CLA circuit shown in FIG. 13;
FIG. 15 is a circuit configuration diagram showing a configuration example of a Pseudo-NMOS NAND circuit;
16 is a time chart showing input / output timings of the Pseudo-NMOS NAND circuit shown in FIG. 15;
FIG. 17 is a circuit configuration diagram showing another configuration example of a Pseudo-NMOS NAND circuit.
18 is a time chart showing input / output timings of the Pseudo-NMOS NAND circuit shown in FIG. 17;
[Explanation of symbols]
1 Priority encoder
2 1 Search circuit
3 Encoder
4-7 Dynamic circuit
11, 15-22 NOT circuit
12-14, 23-26 NOR circuit

Claims (3)

出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が切り離されると共に前記出力線に電源電位が供給されて前記出力線が“H”レベルに引き上げられ、出力確定期間では入力信号が与えられると共に前記出力線への電源電位の供給が停止され、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが接続され、前記出力線を介して確定した論理値を出力するダイナミック回路と、
出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“L”レベルに引き下げられ、前記出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力するPseudo−NMOS回路と、
前記Pseudo−NMOS回路に接続され、前記ダイナミック回路の前記出力線の信号に応じて、前記Pseudo−NMOS回路の前記出力線への電源電位の供給を制御する制御回路と、
を備え、前記ダイナミック回路と前記Pseudo−NMOS回路の確定した論理値は同一又は相補的であり、前記出力確定期間において前記Pseudo−NMOS回路の前記出力線が前記接地電位に接続されて“L”レベルに引き下げられたときは、前記ダイナミック回路の対応する前記出力線の変化に応答して前記制御回路が前記Pseudo−NMOS回路の前記出力線への電源電位の供給を停止することを特徴とする論理回路。
Connected between the output line and the ground potential, and during the precharge period, the output line and the ground potential are disconnected and the power supply potential is supplied to the output line to raise the output line to the “H” level. In the fixed period, an input signal is given and the supply of the power supply potential to the output line is stopped, and the output line and the ground potential are selectively connected according to the value of the logical operation, and the output line is A dynamic circuit that outputs a logic value determined via
The output line is connected to the ground potential, and in the precharge period, the output line and the ground potential are connected and the output line is pulled down to “L” level. In the output determination period, the input signal is And a power supply potential is supplied to the output line, and the output line and the ground potential are selectively disconnected according to the value of the logical operation, and a fixed logic value is output via the output line. A Pseudo-NMOS circuit to
A control circuit which is connected to the Pseudo-NMOS circuit and controls supply of a power supply potential to the output line of the Pseudo-NMOS circuit according to a signal of the output line of the dynamic circuit;
The determined logic values of the dynamic circuit and the Pseudo-NMOS circuit are the same or complementary, and the output line of the Pseudo-NMOS circuit is connected to the ground potential during the output determination period and is set to “L”. When the level is lowered, the control circuit stops supplying the power supply potential to the output line of the pseudo-NMOS circuit in response to a change in the corresponding output line of the dynamic circuit. Logic circuit.
前記ダイナミック回路と前記Pseudo−NMOS回路は、同じ論理で構成されたNMOS・FETからなることを特徴とする請求項1に記載の論理回路。  The logic circuit according to claim 1, wherein the dynamic circuit and the Pseudo-NMOS circuit are formed of NMOS FETs configured with the same logic. 出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が接続されて前記出力線が“L”レベルに引き下げられ、出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第2のPseudo−NMOS回路と、
出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“L”レベルに引き下げられ、前記出力確定期間では前記入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第1のPseudo−NMOS回路と、
前記第2のPseudo−NMOS回路の前記出力線からの信号に応じて、前記第1のPseudo−NMOS回路の前記出力線への電源電位の供給を制御する第1の制御回路と、
前記第1のPseudo−NMOS回路の前記出力線からの信号に応じて、前記第2のPseudo−NMOS回路の前記出力線への電源電位の供給を制御する第2の制御回路と、
を備え、前記第1のPseudo−NMOS回路と前記第2のPseudo−NMOS回路は相補的であり、前記出力確定期間において前記第1のPseudo−NMOS回路及び前記第2のPseudo−NMOS回路のうちの一方の前記出力線に前記接地電位が接続されて“L”レベルに引き下げられたときは、他方の前記出力線の“H”レベルの変化に応答して前記第1又は第2の制御回路が前記第1のPseudo−NMOS回路及び前記第2のPseudo−NMOS回路のうちの他方の前記出力線への電源電位の供給を停止することを特徴とする論理回路。
Connected between the output line and the ground potential, the output line and the ground potential are connected in the precharge period, the output line is pulled down to the “L” level, and an input signal is given and output in the output determination period. A power supply potential is supplied to the output line, and the output line and the ground potential are selectively disconnected according to the value of the logical operation, and a determined logical value is output via the output line. A Pseudo-NMOS circuit;
The output line is connected to the ground potential, and in the precharge period, the output line and the ground potential are connected to lower the output line to the “L” level. In the output determination period, the input signal And a power supply potential is supplied to the output line, and the output line and the ground potential are selectively disconnected according to the value of the logical operation, and a logic value determined via the output line is obtained. A first Pseudo-NMOS circuit for outputting;
A first control circuit for controlling supply of a power supply potential to the output line of the first Pseudo-NMOS circuit in response to a signal from the output line of the second Pseudo-NMOS circuit;
A second control circuit for controlling supply of a power supply potential to the output line of the second Pseudo-NMOS circuit in response to a signal from the output line of the first Pseudo-NMOS circuit;
The first Pseudo-NMOS circuit and the second Pseudo-NMOS circuit are complementary, and the first Pseudo-NMOS circuit and the second Pseudo-NMOS circuit are included in the output determination period. When the ground potential is connected to one of the output lines and pulled down to the “L” level, the first or second control circuit responds to a change in the “H” level of the other output line. Stops supplying the power supply potential to the other output line of the first Pseudo-NMOS circuit and the second Pseudo-NMOS circuit.
JP06234699A 1999-03-09 1999-03-09 Logic circuit Expired - Fee Related JP3781573B2 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP06234699A JP3781573B2 (en) 1999-03-09 1999-03-09 Logic circuit
US09/521,620 US6329838B1 (en) 1999-03-09 2000-03-08 Logic circuits and carry-lookahead circuits
EP00104483A EP1049000A3 (en) 1999-03-09 2000-03-09 Logic circuits and carry-lookahead circuits
CNB001070320A CN1188947C (en) 1999-03-09 2000-03-09 Logic circuit and carry lookahead circuit
US09/870,687 US6333644B2 (en) 1999-03-09 2001-06-01 Logic circuits and carry-lookahead circuits
US09/870,681 US6362645B2 (en) 1999-03-09 2001-06-01 Logic circuits and carry-lookahead circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06234699A JP3781573B2 (en) 1999-03-09 1999-03-09 Logic circuit

Publications (3)

Publication Number Publication Date
JP2000259392A JP2000259392A (en) 2000-09-22
JP2000259392A5 JP2000259392A5 (en) 2005-05-19
JP3781573B2 true JP3781573B2 (en) 2006-05-31

Family

ID=13197483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06234699A Expired - Fee Related JP3781573B2 (en) 1999-03-09 1999-03-09 Logic circuit

Country Status (2)

Country Link
JP (1) JP3781573B2 (en)
CN (1) CN1188947C (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3640643B2 (en) 2002-01-18 2005-04-20 沖電気工業株式会社 Power number encoder circuit and mask circuit
WO2007088611A1 (en) 2006-02-01 2007-08-09 Fujitsu Limited Parity generating circuit, arrangement circuit for parity generating circuit, information processing apparatus, and encoder
JP5169618B2 (en) * 2008-08-20 2013-03-27 富士通株式会社 Computing device, matrix computing device, resource allocation device, and computing method
US9490836B2 (en) * 2012-10-26 2016-11-08 Altera Corporation Apparatus for improved encoding and associated methods
US9942063B2 (en) 2012-10-26 2018-04-10 Altera Corporation Apparatus for improved encoding and associated methods

Also Published As

Publication number Publication date
JP2000259392A (en) 2000-09-22
CN1267136A (en) 2000-09-20
CN1188947C (en) 2005-02-09

Similar Documents

Publication Publication Date Title
US5555397A (en) Priority encoder applicable to large capacity content addressable memory
JPS62168424A (en) Programmable logic array
Ruiz Evaluation of three 32-bit CMOS adders in DCVS logic for self-timed circuits
JPS587931A (en) Pla device
US6329838B1 (en) Logic circuits and carry-lookahead circuits
US4701877A (en) Highspeed parallel adder with clocked switching circuits
KR19980024776A (en) Synchronous Semiconductor Logic Circuit
JP3781573B2 (en) Logic circuit
JPH0218498B2 (en)
JP2588936B2 (en) Semiconductor storage device
Sumana et al. Design and Implementation of Low Power-High Performance Mixed Logic Line Decoders
GB2401962A (en) A sum bit generation circuit
JPH0573268A (en) Adder
KR100235146B1 (en) Parallel adder
US20040223383A1 (en) Integrated circuit and circuit arrangement for converting a single-rail signal into a dual-rail signal
EP0228649B1 (en) CMOS encoder circuit
US6195279B1 (en) Increased content addressable memory (CAM) density and performance
JP2000259392A5 (en)
US4914633A (en) Self-timed programmable logic array with pre-charge circuit
JPH0473173B2 (en)
US5881068A (en) Decode register with scan functionality
US5878269A (en) High speed processor for operation at reduced operating voltage
US6223199B1 (en) Method and apparatus for an N-NARY HPG gate
JPS63200389A (en) Self-timing type programmable logic array having precharge circuit
US6219687B1 (en) Method and apparatus for an N-nary Sum/HPG gate

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040705

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060307

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100317

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100317

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110317

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees