JP3777561B2 - テキスチャーマッピング回路 - Google Patents
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Description
[従来の技術]
テキスチャーマッピングを行う際の原始パターンのスケーリングは一般に単純な画素の拡大(隣接画素方式)、あるいはUV座標それぞれの二つの画素間の値を線形に補間する双線形補間方法が採用されている。前者はラスター画像の階段状波形をそのまま拡大することになり画質の劣化が著しく、また後者は2点間の線形補間であるための誤差を含む。リモートセンシングではすでに利用されている双三次相関関数による補間は最も再現性のある方式として知られているがコンピュータグラフィックスのテキスチャーマッピングにハードウェア回路として応用されている例は見られない。それはこの方式が3次式と複数の画素を参照したマトリックス計算等の複雑な処理を要する反面、ポリゴンレンダリングのテキスチャーマッピングでは描画性能として画素当たり数十nsの実時間処理が不可欠であり、実現困難なためである。
【0002】
[課題を解決するための手段]本発明ではテキスチャーパターンの読みだしアドレスに対して、その点を中心に隣接する所定数の2次元配列画素(例えばpxp=4x4、以下この数値で説明する)を同時に読むことができるテキスチャーパターン記憶用キャシュメモリを用意する。このキャシュメモリはRAM(Random Access Memory)であっても、レジスタから構成されていてもよい。UVアドレスを中心に4x4の2次元配列画素を1クロック以内に読み込むためにはキャシュメモリはその数に相当する最小16本の入出力信号をもたなければならない。UVアドレスの移動によって、この領域が逐次変化することと、複数組のUVアドレスが複数のテキスチャーアドレスプロセッサから出力される本発明の回路では、2次元配列のキャシュメモリはそれら全ての領域に対応するある特定の大きさをもつことが一度にキャシュメモリにアクセスするためには必要である。また、読みだし領域のデータがそのキャシュメモリに存在しない場合(キャシュミス)、外部メモリから該当するデータを読み込む際、通常の汎用コンピュータのキャシュに見られるような一次元配列よりは特定の大きさをもつ2次元配列データを読み込むほうが領域の2次元的な局所性からその後の領域移動に伴うヒット率が向上する。よって、キャシュメモリはmxnの読み込み単位としてのキャシュブロックの複数から構成する。同時に複数のラインをマッピングする本発明ではマッピング処理に伴い一つのUVアドレスにより定められる4x4領域の一部がそれまでのヒットブロックをオーバーあるいはアンダーフローしてキャシュミスを生じた場合、隣接する他のUVアドレスがヒット中のブロックに該当するブロックを使用している場合がある。この場合はキャシュメモリ内にすでにそのブロックは存在しているため、共有して使用でき、外部メモリからは該当するブロックを読み込む必要はない。一方、全てのUVアドレスを中心としてそれぞれのラインのもつ領域の全範囲以上にキャシュサイズを設定すればUVアドレスの移動に伴い、有効(ヒット)ブロックと無効ブロックがキャシュメモリ内に存在する。このキャシュミスの検出と無効ブロックの検出はそれぞれのUVアドレスと領域定義から得られたブロックアドレスをラッチして、ラッチ前と後とのブロックアドレスを比較し、不一致の場合、他の全てのラッチ出力と、不一致が生じた該当するラッチ前のブロックアドレスとを全て比較し、全てに一致しない場合には共有可能なキャシュブロックは無し、一致する場合は有るものとし、また無効ブロックの検出は、キャシュメモリにロードされたキャシュブロックには全てブロックアドレスを付加し、このブロックアドレスと、全ての実行中のブロックアドレスを比較することで検出することができる。キャシュミスが生じて、外部メモリから無効ブロックにブロックデータを読み込む一連の処理は以上の回路で構成できる。一方、双三次相関による補間は4つの参照する輝度を基に、それぞれの参照点間の任意の位置における輝度を、3次曲線で近似して求めるものである。よってキャシュメモリから読み出される各4行あるいは4列毎の4つの画素情報を基(制御点として)に、まず行あるいは列単位に4つの画素点からの距離をそれぞれパラメータとする曲線式より所定の補間位置の輝度を決定し、つぎにそれら4行あるいは4列の補間データを新たな4つの制御点情報として前記同様にさらに補間を行うことにより2次元面での双3次補間データを得ることができる。補間値は4つの制御点とマトリックスで表現されるパラメトリック関数との乗算で求められる。本発明では16回の乗算と加算を一クロック以内で実行するために補間位置を入力変数とするパラメトリック(ノット)関数テーブルと、これから得られた値と各列あるいは行のそれぞれ4点の輝度成分とを乗算した後、それぞれを加算して補間輝度を得る積和回路を用意する。すなわち、補間回路全体は、関数テーブルと積和回路を一組として、それぞれの行数に対応する4組の回路と、さらにその4組の回路からの補間出力を入力とする他の一組の、合計5組の補間回路で構成する。これは4x4領域に含まれる画素を参照に所定の位置での一つの輝度成分を求める補間計算回路であり、もし3原色を用いる場合には3倍の15組が必要となる。こうして得られた補間輝度はマップ面を走査するXYアドレスの位置にマップされる。パラメトリック関数テーブルは3次相関関数だけでなくこれをRAMとすることで、1次関数や2次関数の設定も可能である。1次関数では線形補間となる。
【0003】
[実施例]
本発明に関する実施例を図1に示す。図1においてテキスチャーアドレス生成回路1は複数のテキスチャーアドレスプロセッサを有し、線形補間されたテキスチャーアドレスU’及びV’と、視点軸Zの関数からなるWを基にU’/W及びV’/Wの除算を経て2次元のテキスチャーパターン座標UVを決定する回路である。このUV座標はテキスチャーパターンを記憶するキャシュメモリ2のアドレスとなり、本発明では生成回路1から複数の組のアドレスが出力する。このキャシュメモリはm行n列の同時アクセスが可能な2次元配列のブロックから構成される。このm行n列に含まれるmxn個の画素は原始テキスチャーパターンを記憶する外部メモリ3からキャシュメモリに同時にロードできる数となる。キャシュメモリ2ではこのmxn単位を一つのキャシュブロック容量とする。例えばm=8,n=4とすれば32画素がブロック当たりの画素数となる。テキスチャーパターンアドレスが生成回路1で求まると、キャシュメモリ2からこの点を中心として隣接する複数の画素を同時に読みだす。3次スプライン補間を例にとると、4行x4列の合計16画素が読み出される。これら16画素は補間回路4に同時に与えられ、目的の輝度を生成する。
一方、キャシュメモリ2はキャシュミスおよび無効キャシュブロックを検出するための回路5を持つ。図2は本発明の検出回路を示す。検出回路にはUV座標を中心としてそれぞれ所定の領域(例えば4x4)から、これに含まれるブロックアドレスを決定する加減算器6と、これを記憶するレジスタ7とレジスタの入出力値を比較する比較器8で構成される。比較器8はキャシュブロックmxnに対応するUV座標の下位ビット(例えば8x4の場合、Uは下位から3ビット、Vは2ビット)を除く上位ビットのブロックアドレスのみを比較する。レジスタ7はテキスチャーアドレスプロセッサの数、すなわちUVを一組の出力として、例えば4ラインを同時にマッピングする場合は4組必要であり、図1のテキスチャーアドレス生成回路1から出力される4組のUVアドレスに対して、それらの点を中心とする所定の領域に含まれるブロックアドレスを記憶する。いま一つのレジスタ7の入出力値が不一致を起こしたとすると、そのUV座標値の上位ビットが下位ビットによって桁上げあるいは下げが生じ、それまでの有効キャシュブロックから読みだし領域の一部がオーバーフローあるいはアンダーフローを起こしたことを意味する。このキャシュミスが比較器8で検出されると、同時に他の組の全てのレジスタとの比較を比較回路8で行う。この新たなキャシュブロックアドレスが、もしいずれかのレジスタにすでに登録されていれば、キャシュメモリロード回路9は起動しない。いずれの比較回路も不一致となればキャシュメモリには該当するブロックが存在しないものとしてキャシュメモリロード回路9に対してロード要求を行う。キャシュメモリロード回路9はこの要求によって外部メモリから該当するブロックを読みだしキャシュにロードする。
一方、UVアドレスを中心に隣接する4x4画素をその領域とし、またスケールが1より大きい拡大の場合、4ラインを同時にマッピングしてもそれぞれのアドレスを中心にした4x4の領域全体は、8(U)x4(V)をキャシュブロックサイズとした場合、最小6ブロック(16x12画素)を用意すれば、キャシユ内に包括される。この結果、UVアドレスの移動によっていずれかのラインにキャシュミスが生じれば、新たに外部メモリから該当するデータを読み込むためのキャシュブロックが必要となる反面、6ブロックのうちいずれかのブロックにはすでに使用されないものが出て来る。このことから6ブロックそれぞれにキャシュブロックアドレス(前記下位ビットを除くUV座標値)を記憶するレジスタ10を設け、キャシュミスが生じたときこのレジスタ10と加減算器6からの全てのブロックアドレスとを比較回路11において比較する。もし一致するものがあれば有効キャシュブロックとしてそのままに、全て不一致となるレジスタがあれば、このレジスタに記憶されたキャシュブロックを無効ブロックとして前記キャシュミスによるロードを、このブロックに対して実行する。
一方、キャシユメモリから読み出された画素と、UV座標およびそのアドレスは本発明に係わる図3に示す関係となる。読み出された4行4列の16個の画素は図1の補間回路4に行あるいは列毎に与えられる。図3において、Pxy(0≦x,y≦3)はキャシュメモリに記憶された画素であり、UV座標点(i,j)は常に画素P11,P12,P21,P22の4画素間に位置する。キャシュメモリから読み出された画素はそれぞれ本発明の図4の補間回路に加えられる。この回路は図1の補間回路4となる。図3の各列の画素(P00,P01,P02,P03)、(P10,P11,P12,P13)、(P20,P21,P22,P23)、(P30,P31,P32,P33)がそれぞれの補間回路40、41,42,43,の入力となる。これらの補間回路で求められた補間値P0j,P1,jP2j,P3jはさらに後段の補間回路44に出力され、これら4点間の輝度を補間する。
図5は本発明の補間回路の回路構成を示す。補間回路はノット関数テーブル45と乗算器46a,46b,46c,46d,と加算器47a,47b,47cで構成する。ここでノット関数テーブル45には3次曲線を刻むノット値tが、0≦t≦1の範囲で与えられる。また乗算器には4点の輝度P0,P1,P2,P3が与えられる。小数点部の値は図3に示すように画素間内の一点の座標値jに対応する。ここでノット関数値の範囲0≦t≦1は4点間(例えばP00−P03)の距離に対応するが、小数点部の値を区間(P01−P02)で 0≦j≦1と定義するためにt=(1/3)(j+1)の関係となる。これはi点も同様である。j点の補間テータP0j,P1j,P2j,P3jは、このテーブルから出力される値と、参照する4行あるいは4列いずれか一方の画素の輝度、例えば4列の場合(P00,P01,P02,P03)、(P10,P11,P12,P13)、(P20,P21,P22,P23)、(P30,P31,P32,P33)とをそれぞれ積和して求められる。これは行であっても、あるいは列であっても良く、いずれを補間参照データ(制御点)とするかは任意である。4組の補間回路から得られる値は図3に示すように補間をまず列に対して行ったとすれば、結果はそれぞれ同一のV座標上の値となる。次にこの4つの補間値P0j,P1j,P2j,P3jを参照点(制御点)としてP1j,P2j間の補間値を求めることによって2次元空間の補間が終了する。これは前記Vの小数点部の値に対して、Uの小数点部の値iを図4の後段の補間回路44のノット関数テーブルに加えることになる。こうして得られた補間点の輝度Pijがマップされる面に与えられるテキスチャー輝度となる。
実施例ではノット関数テーブルは3次相関関数とした。しかし、関数テーブルはその回路をRAM(Random Access Memeory)とすることでその補間関数に対して入力アドレスをパラメータとする線形、ベージェ、Bスプライン、3次相関関数等を記憶することができる。
一方、スケールが1以下の縮小の場合には、4つのテキスチャーアドレスプロセッサからのUVアドレスは離散的な値となる。すなわち複数のUVアドレスはそれぞれ1以上の距離を持つことになる。
例えば8ブロック(16x16画素)でキャシュメモリを構成した場合で、距離が4となる場合(スケール1/4)、それぞれの点を中心に隣接する4画素を参照点として読みだし1点が補間される点では拡大と処理は変わらない。しかし、もし画素間の距離がキャシュサイズを越える場合、そのほとんどはキャシュミスを生じ一つのUVアドレスに一つのキャシュブロックが使用される。
よって縮小には外部メモリとのアクセスが増加し、演算処理速度が低下する。この速度低下を避けるにはサイズの異なる複数の原始テキスチャーパターンを画像メモリに予め記憶しておくことが必要である。このサイズの異なる原始パターンを選択する方法としてテキスチャーアドレスプロセッサから得られた隣接するUV座標値を差分してその距離を求める。距離が1あるいは以下の場合は拡大、2あるいは以上の場合は縮小となる。よってこの差分値によって変換されるUVアドレスを外部メモリアドレスとして、所定の原始テキスチャーパターンにアクセスすることで最適なパターンの選択が可能となる。
【0004】
[効果]
本発明の方式により拡大縮小を伴うマッピング面に対するテキスチャーマッピングの高速の表示が可能となり、リアルタイムシステム、例えばバーチャルリアリティシステムに有効となる。
【図面の簡単な説明】
【図1】本発明に関するテキスチャーマッピング回路
【符号の説明】
1 テキスチャーアドレス生成回路
2 キャシュメモリ
3 外部メモリ
4 補間回路
5 検出回路
【図2】本発明のキャシュミス、無効ブロック検出回路
【符号の説明】
1 テキスチャーアドレス生成回路
6 加減算器
7 レジスタ
8 比較器
9 キャシュロード回路
10 レジスタ
11 比較回路
【図3】本発明に係わる補間画素とテキスチャーアドレス関係図
【符号の説明】
Pxy(0≦x,y≦3) 参照画素
Pij 補間画素
【図4】本発明の補間回路
【符号の説明】
40−44 補間回路
【図5】本発明の補間回路詳細図
【符号の説明】
45 ノット関数テーブル
46a−46d 乗算器
47a−47c 加算器
Claims (2)
- テキスチャーマッピングパターンの読みだしアドレスを決定する少なくとも2組以上のテキスチャーアドレスプロセッサと、
テキスチャーパターンの一部あるいは全てを記憶するキャシュメモリおよびマッピング面の拡大縮小に対応するテキスチャーパターンのスケーリング回路から構成される回路において、
キャシュメモリはm行n列(m,n≧2)の2次元画素配列(以下UV座標とする)を単位とする2次元配列の複数のキャシュメモリブロックで構成すると共に、これらキャシュメモリブロックに対するキャシュミス検出回路を有する手段と、
キャシュミスの検出には、前記それぞれのテキスチャーアドレスプロセッサからのキャシュメモリ読みだしアドレス(以下UVアドレスという)を中心に、隣接する少なくともUV座標それぞれ2画素以上の2次元領域を定め、
この領域に含まれるメモリブロックアドレスをレジスタにラッチすると共に、
テキスチャーアドレスプロセッサのアドレス更新毎に前記レジスタの入出力値を比較し、不一致が生じると、他のテキスチャーアドレスプロセッサがもつレジスタとの比較を同時に行って、一致するものがなければキャシュミスとして外部メモリから所定のキャシュブロックに原始パターンをロードする手段と、
不要キャシュブロックを検出する手段において、キャシュメモリブロックにはそれぞれ該当するブロックアドレスを記憶するブロックレジスタを設け、このレジスタ毎に、前記全てのテキスチャーアドレスプロセッサのブロックアドレス出力とをそれぞれ比較して、全てが不一致となるブロックレジスタがある場合、このキャシュメモリブロックは不要ブロックと見なして、そのブロックに、要求する原始パターンを画像メモリからロードする手段を持つテキスチャーマッピング回路において、
ヒットしたキャシュメモリからテキスチャーパターンをスケーリングしてレンダリング面にマッピングする回路構造に関し、
キャシュメモリはm(U)xn(V)の2次元配列からなるメモリで構成し、このメモリからUVアドレスを中心に隣接するp行p列のパターン画素(n,m,pは≧2の整数値)を読みだして、各行あるいは列上のp個の画素の輝度を、p入力をもつp個の補間回路の制御点として与える手段と、
補間関数のノット値(ノット値tは0≦t≦1の範囲)はUVアドレスのいずれか一方の下位データで決定して該当する軸上の補間輝度を求め、次にこうして得られた列あるいは行数分の補間画素値を、前記とは別に設けた他の一つのp入力からなる補間回路に制御点として与え、この補間回路のノット値は、前記とは異なるUVアドレスの一方の下位データで決定して、pxp画素から補間されたテキスチャー画素を得る手段と、
補間回路は、ノット関数テーブルを記憶する記憶素子と乗算器および加算器で構成し、乗算器の一方には行あるいは列上のp個の画素カラー成分を、他の一方にはノット関数テーブル出力値を与えた後、乗算器の出力を加算して補間値を得る補間回路をもつテキスチャーマッピング回路であって、
前記ノット関数テーブルは、それぞれのマッピングされる画像に応じて単純隣接画素方式、線形補間、又はスプライン補間関数をプログラマブルにロード選択する構造をもつテキスチャーマッピング回路。 - 請求項1に記載のテキスチャーマッピング回路を用いたコンピューターグラフィックス映像の生成装置。
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