JP3772562B2

JP3772562B2 - Semiconductor device

Info

Publication number: JP3772562B2
Application number: JP35589298A
Authority: JP
Inventors: 和広 ▲吉▼田; 修功奥田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-12-15
Filing date: 1998-12-15
Publication date: 2006-05-10
Anticipated expiration: 2018-12-15
Also published as: JP2000183362A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。特に、ＭＥＳＦＥＴのような電界効果型半導体素子やそれらの素子を有する集積回路（ＩＣ）等の半導体装置に関する。
【０００２】
【従来の技術】
半導体ＭＭＩＣのスイッチング素子には、高アイソレーション、低損失、小スペース化（小型集積化）が要求されている。これらの要求を実現する方法の一つとして、オーミック電極間に２本以上のショットキー電極を形成したデュアルゲートＦＥＴやマルチゲートＦＥＴ等があり、スイッチング用ＩＣに用いられている。
【０００３】
図１は従来例によるデュアルゲートＦＥＴ１の構造を示しており、半導体基板２の表層部に形成された活性層３の上にソース電極及びドレイン電極となるオーミック電極４ａ，４ｂを形成し、パッド部５から延出された２本のショットキー電極（ゲート電極）６を当該オーミック電極４ａ，４ｂ間に配置したものである。このようなデュアルゲートＦＥＴやマルチゲートＦＥＴを採用すれば、シングルゲートＦＥＴを複数個並べた多段ＦＥＴスイッチと類似のスイッチング特性が得られる。つまり、デュアルゲートＦＥＴによれば、高アイソレーションを維持しつつ、ＩＣ面積の小型化を図ることができる。また、ＦＥＴを低損失化するためには、ＦＥＴのオン時におけるショットキー電極間の抵抗Ｒonを小さくしなければならない。これには、図２に示すデュアルゲートＦＥＴ７のように、ショットキー電極６とショットキー電極６との中間領域において活性層３内に低抵抗領域８を形成することにより、低損失化する方法が一般的に用いられている。
【０００４】
【発明が解決しようとする課題】
しかし、図１及び図２に示した従来のデュアルゲートＦＥＴ７では、ショットキー電極間の領域（中間領域）がフロート状態（電位が固定されていない状態）にあるため、中間領域の両サイドに位置するショットキー電極６、６に印加される電圧の変動の影響を受け、中間領域の電位まで変動してしまう（この変動は、中間領域に低抵抗領域が形成されている場合に特に顕著に生じる）。このようにして中間領域の電位が、ショットキー電極６、６の電位につられて変動すると、両者間の電位差は小さくなるが、この電位差が小さくなるとＦＥＴのピンチオフ特性は劣化することになる。これは、電位差の小さい領域間には空乏層が広がりにくくなるためである。この結果、スイッチング素子のＯＮ／ＯＦＦ特性が劣化するという問題が生じる。
【０００５】
また、中間領域の電位がショットキー電極６、６の電位につられて変動すると、本来２つのゲート領域を用いてスイッチングを行なっているにも拘らず、２つのゲート領域とそのゲート領域に電位の近い中間領域とであたかも１つのゲート領域を構成しているかのように動作する。この結果、デュアルゲート構成とすることによって低減されるはずのＣoff値を十分に低減できない事態が生じる。なお、このＣoff値とは、ＦＥＴがピンチオフしているときにソース・ドレイン電極間に生じる電気容量のことであり、この容量値が大きいほど、ピンチオフしているにも拘らず、ソース電極側からドレイン電極側に漏れ流れる高周波信号が多くなる（すなわち、アイソレーションが低くなる）。
【０００６】
本発明は上述の技術的問題点を解決するためになされたものであり、その目的とするところは、半導体基板上に形成されたオーミック電極間に２本以上のショットキー電極を備えた電界効果型の半導体装置において、それぞれのショットキー電極間の領域（中間領域）の電位を一定に保つことができるようにすることにある。
【０００７】
請求項１に記載した半導体装置は、半導体基板上でドレイン電極とソース電極の間に複数本のショットキー電極を配置された電界効果型の半導体装置において、ショットキー電極間の領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段を備え、前記動作時の電圧が安定した領域は、ドレインあるいはソース電極もしくはドレインあるいはソース電極の下の活性層領域であり、ショットキー電極間の領域と動作時の電圧が安定した領域とを直流的にほぼ同電位に保持する前記手段は、ショットキー電極間の活性層領域から引き出されて動作時の電圧が安定した領域に接続された導電層であることを特徴としている。
【０００８】
本発明の半導体装置は、ショットキー領域間の領域（中間領域）を半導体装置の動作時に電位の安定している領域に直流的に接続することにより、中間領域の電位を安定した領域の電位に固定（安定）させ、ショットキー電極の電圧の変動の影響による中間領域の電位の変動を抑制し、もって半導体装置のピンチオフ特性を良好なものとするものである。これにより、Ｃoff値を本来の意図通りに低減させることができ、半導体装置のアイソレーションを高めることができる。さらに、半導体装置の設計時に中間領域の電位の変動を考慮する必要がなくなるので、その設計を容易ならしめることができる。
【００１０】
ショットキー電極間の領域をドレイン電極あるいはソース電極等に接続するようにすれば、ショットキー電極間の領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段を短くでき、半導体装置を小型化できる。
【００１２】
さらに、ショットキー電極間の領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段を導電層によって形成しているので、導電層を活性層で形成する場合、ショットキー電極間の領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段を活性層と同時に作成することができ、製造工程を簡略化することができる。
【００１３】
請求項２に記載の実施態様は、請求項１に記載した半導体装置において、ショットキー電極間の活性層領域は、高周波信号を遮断できる抵抗を介して、前記導電層により動作時の電圧が安定した領域に接続されていることを特徴としている。
【００１４】
この実施態様では、ショットキー電極間の活性層領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段が高周波信号を遮断できる抵抗を備えているので、動作時の電圧が安定した領域からショットキー電極間の活性層領域へ、あるいはショットキー電極間の活性層領域から動作時の電圧が安定した領域へ高周波信号が漏れるのを防ぐことができる。
【００１５】
請求項３に記載の実施態様は、請求項１に記載した半導体装置において、ショットキー電極間の活性層領域は、インダクタを介して、前記導電層により動作時の電圧が安定した領域に接続されており、ショットキー電極間の領域とオーミック電極とは直流的にはほぼ同電位で、高周波信号は遮断されていることを特徴としている。
【００１６】
この実施態様では、ショットキー電極間の活性層領域を動作時の電圧が安定した領域と直流的にほぼ同電位に保持する手段が高周波信号を遮断できるインダクタを備えているので、動作時の電圧が安定した領域からショットキー電極間の活性層領域へ、あるいはショットキー電極間の活性層領域から動作時の電圧が安定した領域へ高周波信号が漏れるのを防ぐことができる。
【００１７】
請求項６に記載の実施態様は、請求項１ないし３のいずれかに記載した半導体装置において、ショットキー電極間に低抵抗領域を有し、当該低抵抗領域から前記導電層が引き出されていることを特徴としている。
【００１８】
この実施態様では、ショットキー電極間に低抵抗領域を形成しているから、半導体装置を低損失化することができる。さらに、接続用パターンでショットキー電極間の領域の電位を安定化しているため、従来低抵抗領域を設けることにより生じていたアイソレーションの低下も改善することができる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図３は本発明の一実施形態によるデュアルゲートＦＥＴ１１の構造を示す平面図である。このデュアルゲートＦＥＴ１１にあっては、ＧａＡｓ半絶縁性基板１２上の表層部に活性層１３が形成されており、活性層１３の両端部上面には、ソース電極となるオーミック電極１４ａとドレイン電極となるオーミック電極１４ｂが形成されている。オーミック電極１４ａ，１４ｂ間の領域において活性層１３の上面には、２本の微細な線幅のショットキー電極（ゲート電極）１５が形成されており、活性層１３の外部（素子領域外）においてショットキー電極１５の端部には電極パッド１６が設けられている。さらに、基板１２の表層部には、活性層１３のうちショットキー電極１５間の領域から引き出されるようにして接続用パターン１７が設けられており、接続用パターン１７は活性層１３の外部を迂回するようにして他端を一方のオーミック電極１４ａ（ソース電極）の下面で再び活性層１３とつながれている。この接続用パターン１３は、活性層１３と同一の方法によって同時に形成するのが望ましいが、別々に形成してもよい。
【００２０】
接続用パターン１７は高周波カット（ＲＦカット）用のハイインピーダンス線路となっており、接続用パターン１７を通じてショットキー電極１５間の領域（活性層領域）の直流電位がオーミック電極１４ａの設けられている領域（活性層領域）と同電位になるが、高周波信号は遮断されるようにしている。接続用パターン１７と活性層１３が同時に形成されていて、両者のシート抵抗が等しい場合には、接続用パターン１７の長さを長くして両端間の抵抗値が大きくなるようにすることが望ましい。その場合、小さな面積で両端間の抵抗値を大きくするためには、接続用パターン１７を曲りくねった蛇行形状（メアンダ型の形状）にすればよい。あるいは、活性層１３と接続用パターン１７を別々に形成する場合には、接続用パターン１７のシート抵抗が活性層１３のシート抵抗よりも大きくなるようにすればよい。これらの点は以下の他の実施形態についても当てはまる。
【００２１】
また、図示例では、ショットキー電極１５間の領域から引き出された接続用パターン１７の他端は一方のオーミック電極１４ａの下面で活性層１３と導通しているが、両方のオーミック電極１４ａ，１４ｂの下面で活性層１３と導通していてもよい。あるいは、ショットキー電極間の領域から引き出された接続用パターン１７の他端の接続先は、必ずしもオーミック電極１４ａ，１４ｂの形成されている領域に限るものではなく、後述の実施形態のように変動するショットキー電圧の影響を受け難い部分であれば良い。
【００２２】
また、ショットキー電極１５間の領域とオーミック電極１４ａの下面領域とを接続する接続用パターン１７は、活性層１３と同じ導電層によって連続的に形成することが接続用パターン製作の簡易さからは望ましいが、基板１２の上に形成した金属配線によって接続パターン１７を形成しても差し支えない。
【００２３】
次に、上記デュアルゲートＦＥＴの製造方法を説明する。まず、ＭＢＥ法もしくはＭＯＣＶＤ法により、図４（ａ）に示すようにＧａＡｓ半絶縁性基板１２の各素子形成領域に活性層１３を形成する。例えば、ドーズ種としてＳｉを用いてドーズ量５×１０¹⁷／ｃｍ²で活性層１３を成長させ、シート抵抗が７００Ω／口の活性層１３を得る。
【００２４】
この後、図４（ｂ）に示すように、基板１２の表面をレジスト膜１８で覆ってフォトリソグラフィにより素子分離用のパターンを形成し、ウエットエッチングで基板１２に素子分離溝１９を形成して素子分離を行う。ここでウエットエッチング液には、例えば燐酸：過酸化水素水：水＝１：１：１００の水溶液を用い、エッチング時間１０分で素子分離を完了する。
【００２５】
こうして素子分離することによって１素子領域をパターニングする際、図４（ｃ）に示すように、活性層１３のショットキー電極１５間の領域となる位置といずれか一方のオーミック電極１４ａ（例えば、ソース電極）が形成される領域とが、活性層１３の外側を迂回してつながるように接続用パターン１７を形成する。従って、この接続用パターン１７は、活性層１３と同一の導電層であり、活性層１３と同一の物理的性質を有しており、例えば線幅５μｍ、長さ１００μｍに形成する。
【００２６】
ついで、活性層１３の上面に２つのオーミック電極１４ａ，１４ｂを形成する。この工程においては、基板１２上にレジスト膜を塗布した後、フォトリソグラフィによりレジスト膜をパターニングし、Ａｕ-Ｇe／Ｎｉ等のＧａＡｓ半絶縁性基板１２とオーミック接合する電極材料をパターニングされたレジスト膜の上から基板１２上に蒸着させ、レジスト膜を剥離させることにより、図４（ｄ）のようにリフトオフ法で所望パターンのオーミック電極１４ａ，１４ｂを得る。
【００２７】
次に、活性層１３の上にショットキー電極１５を形成する。この工程においては、図４（ｅ）に示すように、基板１２の上にレジスト膜を形成し、フォトリソグラフィによってレジスト膜をパターニングし、ショットキー電極形成領域をリセスエッチングする。ついで、Ａｌ等のＧａＡｓ半絶縁性基板１２とショットキー接合する電極材料を蒸着させた後、レジスト膜を基板１２から剥離させることによりリフトオフ法でリセス２０内にショットキー電極１５を形成する。
【００２８】
ついで、基板１２の上に絶縁膜を形成し、フォトリソグラフィ及びエッチングで絶縁膜に電極部分を開口し、さらにフォトリソグラフィ及び金属蒸着にてショットキー電極及びオーミック電極の上に上層電極を形成する。この結果、図３に示したようなデュアルゲートＦＥＴ１１が得られる。
【００２９】
このデュアルゲートＦＥＴ１１は、上記のように接続パターン１７を介してショットキー電極１５間の領域（中間領域）をＦＥＴ動作時に電位の安定しているオーミック電極１４ａに接続しているから、ショットキー電極１５間の領域の直流電位を安定もしくは固定させることができ、ピンチオフ特性の劣化を招くことなく、Ｃoffの値を低減することができる。また、後述の測定例でも示すように、ショットキー電極１５間の領域の直流電位を固定してもショットキー電極１５間の抵抗Ｒonはあまり影響せず、ショットキー電極１５間の抵抗値Ｒonは従来のデュアルゲートＦＥＴと同等レベルに保つことができる。この結果、デュアルゲートＦＥＴ１１の低損失、小スペースという特徴を維持したまま、アイソレーションを向上させることができる。
【００３０】
（第２の実施形態）
図５は本発明の別な実施形態によるデュアルゲートＦＥＴ２１の構造を示す平面図、図６（ａ）〜（ｃ）はその製造工程を示す平面図である。このデュアルゲートＦＥＴ２１では、オーミック電極１４ａ，１４ｂの形成される領域及びショットキー電極１５間となる領域にそれぞれ低抵抗活性層２２，２３を形成し、一方のオーミック電極１４ａの形成される低抵抗活性層２２とショットキー電極１５間となる低抵抗活性層２３とを接続用パターン１７で接続している。
【００３１】
以下、この実施形態によるデュアルゲートＦＥＴの製造方法を図６（ａ）〜（ｃ）及び図５に従って説明する。まず、図６（ａ）に示すように、選択イオン注入によりＧａＡｓ半絶縁性基板１２の表層部に活性層１３及び接続用パターン１７を形成する。選択イオン注入を行なうには、イオン注入機を用いマスクを通して例えば７０ｋｅＶ、５×１０¹²／ｃｍ²の面密度でＳｉイオンを注入することにより所望パターンの活性層１３及び接続用パターン１７を形成する。図６（ａ）に示す接続用パターン１７では、両端と活性層１３との間に隙間をあけて形成されている。ここでは、ショットキー電極１５間の活性層領域とオーミック電極１４ａとを接続するための接続用パターン１７と活性層１３とは同時に形成したが、それぞれ別の条件により形成してもよい。
【００３２】
つぎに、図６（ｂ）に示すように、選択イオン注入により基板１２上に前記活性層１３よりも低抵抗の低抵抗活性層２２，２３を形成する。この低抵抗活性層２２，２３は、オーミック電極１４ａ，１４ｂが形成される領域と、ショットキー電極１５間となる領域とに形成する。すなわち、活性層１３のうちショットキー電極１５を形成する領域を避けて形成する。また、低抵抗活性層２２，２３は接続パターン１７の両端に達して導通するように形成される。この低抵抗活性層２２，２３は、イオン注入機により例えば２００ｋｅＶ、５×１０¹³／ｃｍ²の面密度でＳｉイオンを注入して形成する。
【００３３】
この後、８２０℃、２０分間の活性化アニールを行ない、シート抵抗が約７００Ω／口の活性層１３及び接続用パターン１７と、シート抵抗が約７０Ω／口の低抵抗活性層２２，２３を得る。このようにして、ショットキー電極１５間となる低抵抗活性層２３から活性層１３の外側へ引き出し、オーミック電極１４ａを形成する低抵抗活性層２２に接続するように接続用パターン１７が形成される。この接続用パターン１７もＲＦカットのハイインピーダンス線路となるものであって、たとえば幅５μｍ、長さ１００μｍに形成する。
【００３４】
つぎに、図６（ｃ）に示すように両端の低抵抗活性層２２の上にオーミック電極１４ａ，１４ｂを形成する。オーミック電極形成工程では、基板１２上にレジスト膜を形成した後、フォトリソグラフィによりレジスト膜をパターニングし、Ａｕ−Ｇe／Ｎｉ等のＧａＡｓ半絶縁性基板１２とオーミック接合する電極材料をレジスト膜の上から蒸着により形成し、レジスト膜を剥離することによりリフトオフ法で所望パターンのオーミック電極１４ａ，１４ｂを得る。
【００３５】
ついで、オーミック電極１４ａ，１４ｂ間の活性層１３の上にショットキー電極１５を形成する。ショットキー電極形成工程においても、基板１２上にレジスト膜を形成した後、フォトリソグラフィによりレジスト膜をパターニングし、Ａｌ等のＧａＡｓ半絶縁性基板１２とショットキー接合する電極材料をレジスト膜の上から蒸着により形成し、レジスト膜を剥離することにより、図５のようにリフトオフ法で所望パターンのショットキー電極１５を得る。
【００３６】
最後に、基板１２上に絶縁膜を形成し、フォトリソグラフィ及びエッチングで絶縁膜に電極部分を開口し、さらにフォトリソグラフィ及び金属蒸着にてショットキー電極１５及びオーミック電極１４ａ，１４ｂの上に上層電極を形成する。この結果、この実施形態のデュアルゲートＦＥＴ２１が得られる。
【００３７】
この実施形態のデュアルゲートＦＥＴ２１にあっても、ショットキー電極１５間の領域の直流電位をＦＥＴ動作時に電位の安定している低抵抗活性層２２に接続して安定させることにより、ピンチオフ特性を良好にし、Ｃoffの値を小さくできるので、高アイソレーションのスイッチング用ＩＣ等を実現できる。また、この実施形態では、ショットキー電極１５間の領域に低抵抗活性層２３を設けているので、より一層低損失化することができる。
【００４０】
（第３の実施形態）
図７は本発明のさらに別な実施形態によるデュアルゲートＦＥＴ３１の構造を示す平面図である。この実施形態にあっては、ショットキー電極１５間の低抵抗活性層２３から引き出された接続用パターン１７の途中に巻線状のインダクタ部３２を形成したものである。このインダクタ部３２は活性層１３と同じ構造で基板１２内に作り込んであってもよく、電極配線によって基板１２上に形成してあってもよい。なお、３３はインダクタ部３２の交差部分で絶縁を図るための絶縁層である。このインダクタ部３２は、直流電位についてはショットキー電極１５間の低抵抗活性層２３がオーミック電極１４ａの設けられている低抵抗活性層２２と同電位になるが、高周波信号は遮断されるように選定している。また、この実施形態では、基板１２上もしくは基板１２内にインダクタ部３２を形成しているが、基板外部で個別部品のインダクタを接続する構造としてもよい。
【００４１】
この実施形態によれば、インダクタ部３２のインダクタンスを任意に調整することができ、デュアルゲートＦＥＴ３１の接続パターン１７の設計が容易になる。
【００４２】
（測定例）
ゲート電極（ショットキー電極）間の距離を２.４μｍ、２.８μｍ、３.２μｍに変化させて図１に示したような構造の従来のデュアルゲートＦＥＴを製作した。同様に、ゲート電極（ショットキー電極）間の距離を２.４μｍ、２.８μｍ、３.２μｍに変化させて図３に示したような構造の本発明のデュアルゲートＦＥＴを製作した。そして、従来例のデュアルゲートＦＥＴにおけるショットキー電極間の抵抗ＲonとＣoff値を測定した。また、本発明のデュアルゲートＦＥＴでは、ショットキー電極間の領域を接続用パターンを通じて接地させ、ショットキー電極間の抵抗ＲonとＣoff値を測定した。
【００４３】
図８は、このＲon及びＣoffの測定結果を（本発明のデュアルゲートＦＥＴにおける測定値）／（従来のデュアルゲートＦＥＴにおける測定値）の比として表わしたものである。この測定結果から分かるように、本発明のようにショットキー電極間の領域の直流電位を固定することにより、ピンチオフ特性の劣化を招かず、Ｃoffの値を約１１％低減することができた。また、ショットキー電極間の領域の直流電位を固定してもショットキー電極間の抵抗Ｒonにはあまり影響がなく、従来のデュアルゲートＦＥＴと同等レベルのＲonを得ることができた。
【図面の簡単な説明】
【図１】従来のデュアルゲートＦＥＴの構造を示す平面図である。
【図２】従来の別なデュアルゲートＦＥＴの構造を示す平面図である。
【図３】本発明の一実施形態によるデュアルゲートＦＥＴの構造を示す平面図である。
【図４】（ａ）〜（ｅ）は同上のデュアルゲートＦＥＴの製造工程を示す概略断面図である。
【図５】本発明の別な実施形態によるデュアルゲートＦＥＴの構造を示す平面図である。
【図６】（ａ）（ｂ）（ｃ）は同上のデュアルゲートＦＥＴの製造工程を示す平面図である。
【図７】本発明のさらに別な実施形態によるデュアルゲートＦＥＴの構造を示す平面図である。
【図８】本発明によるデュアルゲートＦＥＴと従来例のデュアルゲートＦＥＴのＲon比とＣoff比とを示す図である。
【符号の説明】
１２ＧａＡｓ半絶縁性基板
１３活性層
１４ａ，１４ｂオーミック電極
１５ショットキー電極
１７接続用パターン
２２，２３低抵抗活性層
３２インダクタ部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device. In particular, the present invention relates to a field effect semiconductor element such as MESFET and a semiconductor device such as an integrated circuit (IC) having such elements.
[0002]
[Prior art]
A switching element of a semiconductor MMIC is required to have high isolation, low loss, and small space (small integration). One method for realizing these requirements is a dual gate FET, a multi gate FET, or the like in which two or more Schottky electrodes are formed between ohmic electrodes, and is used in a switching IC.
[0003]
FIG. 1 shows the structure of a dual gate FET 1 according to the prior art, in which ohmic electrodes 4a and 4b serving as a source electrode and a drain electrode are formed on an active layer 3 formed on a surface layer portion of a semiconductor substrate 2, and a pad portion is formed. Two Schottky electrodes (gate electrodes) 6 extending from 5 are arranged between the ohmic electrodes 4a and 4b. If such a dual gate FET or multi-gate FET is employed, switching characteristics similar to those of a multi-stage FET switch in which a plurality of single gate FETs are arranged can be obtained. That is, according to the dual gate FET, it is possible to reduce the IC area while maintaining high isolation. In order to reduce the loss of the FET, the resistance Ron between the Schottky electrodes when the FET is on must be reduced. For this purpose, there is a method of reducing the loss by forming the low resistance region 8 in the active layer 3 in the intermediate region between the Schottky electrode 6 and the Schottky electrode 6 as in the dual gate FET 7 shown in FIG. Commonly used.
[0004]
[Problems to be solved by the invention]
However, in the conventional dual gate FET 7 shown in FIG. 1 and FIG. 2, the region between the Schottky electrodes (intermediate region) is in a float state (state where the potential is not fixed), so it is located on both sides of the intermediate region. Is affected by fluctuations in the voltage applied to the Schottky electrodes 6 and 6, and fluctuates up to the potential of the intermediate region (this variation is particularly noticeable when a low resistance region is formed in the intermediate region). ). When the potential of the intermediate region varies with the potentials of the Schottky electrodes 6 and 6 in this way, the potential difference between the two becomes small, but when this potential difference becomes small, the pinch-off characteristics of the FET deteriorate. This is because a depletion layer is difficult to spread between regions having a small potential difference. As a result, there arises a problem that the ON / OFF characteristics of the switching element deteriorate.
[0005]
If the potential of the intermediate region fluctuates according to the potential of the Schottky electrodes 6 and 6, although the switching is originally performed using the two gate regions, the potentials in the two gate regions and the gate regions are not changed. It operates as if it is a single gate region with the near intermediate region. As a result, a situation occurs in which the Coff value that should be reduced by the dual gate configuration cannot be sufficiently reduced. The Coff value is an electric capacity generated between the source and drain electrodes when the FET is pinched off. The larger the capacitance value, the more the pinch is off from the source electrode side. The high-frequency signal that leaks to the drain electrode side increases (that is, the isolation decreases).
[0006]
The present invention has been made to solve the above technical problems, and an object of the present invention is to provide a field effect having two or more Schottky electrodes between ohmic electrodes formed on a semiconductor substrate. In the type semiconductor device, the potential of the region (intermediate region) between the respective Schottky electrodes can be kept constant.
[0007]
The semiconductor device according to claim 1 is a field effect semiconductor device in which a plurality of Schottky electrodes are arranged between a drain electrode and a source electrode on a semiconductor substrate. A means for holding the voltage at substantially the same potential as a region where the voltage is stable, and the region where the voltage is stable during the operation is a drain or a source electrode or an active layer region under the drain or the source electrode; The above-mentioned means for maintaining the region between the electrodes and the region where the voltage during operation is stable at substantially the same potential in terms of DC is drawn from the active layer region between the Schottky electrodes and connected to the region where the voltage during operation is stable. It is characterized by being a conductive layer .
[0008]
The semiconductor device of the present invention is to galvanically connect the region between the Schottky region (intermediate region) realm is stable potential during the operation of the semiconductor device, a stable area of potential the potential of the intermediate region Thus, the fluctuation of the potential of the intermediate region due to the influence of the fluctuation of the voltage of the Schottky electrode is suppressed, so that the pinch-off characteristic of the semiconductor device is improved. Thereby, the Coff value can be reduced as originally intended, and the isolation of the semiconductor device can be increased. Furthermore, since it is not necessary to consider fluctuations in the potential of the intermediate region when designing the semiconductor device, the design can be facilitated.
[0010]
If the region between the sheet Yottoki electrodes so as to be connected to the drain electrode or the source electrode or the like, the voltage of the operation area between the Schottky electrode can be shortened means for retaining the galvanically substantially the same potential as the stable region The semiconductor device can be downsized.
[0012]
Further , the means for holding the region between the Schottky electrodes at substantially the same potential as the region where the voltage during operation is stable is formed by the conductive layer. Therefore, when the conductive layer is formed of the active layer, the Schottky is used. Means for holding the region between the electrodes at substantially the same potential as the region where the voltage during operation is stable can be formed simultaneously with the active layer, and the manufacturing process can be simplified.
[0013]
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, in the active layer region between the Schottky electrodes, a voltage during operation is stabilized by the conductive layer via a resistor capable of blocking a high frequency signal. It is characterized by being connected to the selected area.
[0014]
In this embodiment, the means for holding the active layer region between the Schottky electrodes at substantially the same DC potential as the region in which the voltage at the time of operation is stable is provided with a resistor that can cut off the high-frequency signal. it can be prevented and stable from the region to the active layer region between the Schottky electrode or the high-frequency signal from leaking from the active layer region between the Schottky electrode voltage during operation to a stable region.
[0015]
According to a third aspect of the present invention, in the semiconductor device according to the first aspect, the active layer region between the Schottky electrodes is connected to a region where a voltage during operation is stabilized by the conductive layer via an inductor. The region between the Schottky electrodes and the ohmic electrode are substantially the same potential in terms of direct current, and the high frequency signal is cut off.
[0016]
In this embodiment, the means for holding the active layer region between the Schottky electrodes at substantially the same DC potential as the region where the voltage during operation is stable includes an inductor that can cut off the high-frequency signal. it can be prevented and stable from the region to the active layer region between the Schottky electrode or the high-frequency signal from leaking from the active layer region between the Schottky electrode voltage during operation to a stable region.
[0017]
According to an embodiment of the present invention, in the semiconductor device according to any one of the first to third aspects, a low resistance region is provided between the Schottky electrodes, and the conductive layer is drawn from the low resistance region. It is characterized by that.
[0018]
In this embodiment, since the low resistance region is formed between the Schottky electrodes, the loss of the semiconductor device can be reduced. Furthermore, since the potential of the region between the Schottky electrodes is stabilized by the connection pattern, it is possible to improve the decrease in isolation that has been caused by providing the low resistance region.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 3 is a plan view showing the structure of the dual gate FET 11 according to an embodiment of the present invention. In this dual gate FET 11, an active layer 13 is formed on the surface layer portion on the GaAs semi-insulating substrate 12, and an ohmic electrode 14 a serving as a source electrode, a drain electrode, An ohmic electrode 14b is formed. Two fine line width Schottky electrodes (gate electrodes) 15 are formed on the upper surface of the active layer 13 in the region between the ohmic electrodes 14a and 14b, and outside the active layer 13 (outside the element region). An electrode pad 16 is provided at the end of the Schottky electrode 15. Further, a connection pattern 17 is provided on the surface layer portion of the substrate 12 so as to be drawn from a region between the Schottky electrodes 15 in the active layer 13, and the connection pattern 17 bypasses the outside of the active layer 13. Thus, the other end is connected to the active layer 13 again at the lower surface of one ohmic electrode 14a (source electrode). The connection pattern 13 is preferably formed simultaneously by the same method as that of the active layer 13, but may be formed separately.
[0020]
The connection pattern 17 is a high-impedance line for high-frequency cut (RF cut), and the ohmic electrode 14 a is provided with a DC potential in the region (active layer region) between the Schottky electrodes 15 through the connection pattern 17. The potential is the same as that of the region (active layer region), but the high-frequency signal is cut off. When the connection pattern 17 and the active layer 13 are formed at the same time and the sheet resistance of both is the same, it is desirable to increase the resistance value between both ends by increasing the length of the connection pattern 17. . In this case, in order to increase the resistance value between both ends with a small area, the connection pattern 17 may be formed in a meandering shape (a meander shape). Alternatively, when the active layer 13 and the connection pattern 17 are separately formed, the sheet resistance of the connection pattern 17 may be made larger than the sheet resistance of the active layer 13. These points also apply to the following other embodiments.
[0021]
In the illustrated example, the other end of the connection pattern 17 drawn from the region between the Schottky electrodes 15 is electrically connected to the active layer 13 on the lower surface of one ohmic electrode 14a, but both ohmic electrodes 14a and 14b are connected. The lower surface of the active layer 13 may be electrically connected to the active layer 13. Alternatively, the connection destination of the other end of the connection pattern 17 drawn from the region between the Schottky electrodes is not necessarily limited to the region where the ohmic electrodes 14a and 14b are formed, and varies as in the embodiments described later. As long as it is difficult to be affected by the Schottky voltage to be applied.
[0022]
Further, the connection pattern 17 that connects the region between the Schottky electrodes 15 and the lower surface region of the ohmic electrode 14a can be formed continuously by the same conductive layer as the active layer 13 from the simplicity of manufacturing the connection pattern. Although it is desirable, the connection pattern 17 may be formed by metal wiring formed on the substrate 12.
[0023]
Next, a method for manufacturing the dual gate FET will be described. First, the active layer 13 is formed in each element formation region of the GaAs semi-insulating substrate 12 by MBE or MOCVD as shown in FIG. For example, the active layer 13 is grown by using Si as a dose type at a dose of 5 × 10 ¹⁷ / cm ² to obtain an active layer 13 having a sheet resistance of 700Ω / mouth.
[0024]
Thereafter, as shown in FIG. 4B, the surface of the substrate 12 is covered with a resist film 18 to form an element isolation pattern by photolithography, and an element isolation groove 19 is formed in the substrate 12 by wet etching. Perform element isolation. Here, for example, an aqueous solution of phosphoric acid: hydrogen peroxide: water = 1: 1: 100 is used as the wet etching solution, and the element isolation is completed in an etching time of 10 minutes.
[0025]
When patterning one element region by separating the elements in this way, as shown in FIG. 4C, a position serving as a region between the Schottky electrodes 15 of the active layer 13 and one of the ohmic electrodes 14a (for example, a source) The connection pattern 17 is formed so that the region where the electrode) is formed is connected around the outside of the active layer 13. Therefore, the connection pattern 17 is the same conductive layer as the active layer 13, has the same physical properties as the active layer 13, and is formed to have a line width of 5 μm and a length of 100 μm, for example.
[0026]
Next, two ohmic electrodes 14 a and 14 b are formed on the upper surface of the active layer 13. In this step, after a resist film is applied on the substrate 12, the resist film is patterned by photolithography, and an electrode material that is ohmic-bonded to the GaAs semi-insulating substrate 12 such as Au-Ge / Ni is patterned. Then, vapor deposition is performed on the substrate 12 and the resist film is peeled off to obtain ohmic electrodes 14a and 14b having a desired pattern by a lift-off method as shown in FIG.
[0027]
Next, the Schottky electrode 15 is formed on the active layer 13. In this step, as shown in FIG. 4E, a resist film is formed on the substrate 12, the resist film is patterned by photolithography, and the Schottky electrode formation region is recess-etched. Next, after depositing an electrode material such as Al to be schottky bonded to the GaAs semi-insulating substrate 12, the resist film is peeled off from the substrate 12 to form the Schottky electrode 15 in the recess 20 by a lift-off method.
[0028]
Next, an insulating film is formed on the substrate 12, an electrode portion is opened in the insulating film by photolithography and etching, and an upper layer electrode is formed on the Schottky electrode and the ohmic electrode by photolithography and metal deposition. As a result, a dual gate FET 11 as shown in FIG. 3 is obtained.
[0029]
Since the dual gate FET 11 connects the region (intermediate region) between the Schottky electrodes 15 via the connection pattern 17 as described above to the ohmic electrode 14a whose potential is stable during the FET operation, The DC potential in the region between 15 can be stabilized or fixed, and the value of Coff can be reduced without deteriorating the pinch-off characteristics. Further, as shown in a measurement example described later, even if the DC potential in the region between the Schottky electrodes 15 is fixed, the resistance Ron between the Schottky electrodes 15 does not significantly affect the resistance value Ron between the Schottky electrodes 15. It can be kept at the same level as a conventional dual gate FET. As a result, the isolation can be improved while maintaining the low loss and small space characteristics of the dual gate FET 11.
[0030]
(Second Embodiment)
FIG. 5 is a plan view showing the structure of a dual gate FET 21 according to another embodiment of the present invention, and FIGS. 6A to 6C are plan views showing the manufacturing process thereof. In the dual gate FET 21, low resistance active layers 22 and 23 are formed in a region where the ohmic electrodes 14a and 14b are formed and a region between the Schottky electrodes 15, respectively, and the low resistance active where one ohmic electrode 14a is formed. The low resistance active layer 23 between the layer 22 and the Schottky electrode 15 is connected by a connection pattern 17.
[0031]
Hereinafter, a method of manufacturing the dual gate FET according to this embodiment will be described with reference to FIGS. First, as shown in FIG. 6A, the active layer 13 and the connection pattern 17 are formed on the surface layer portion of the GaAs semi-insulating substrate 12 by selective ion implantation. In order to perform selective ion implantation, an active layer 13 and a connection pattern 17 having a desired pattern are formed by implanting Si ions at a surface density of, for example, 70 keV and 5 × 10 ¹² / cm ² through a mask using an ion implanter. . In the connection pattern 17 shown in FIG. 6A, a gap is formed between both ends and the active layer 13. Here, the connection pattern 17 and the active layer 13 for connecting the active layer region between the Schottky electrodes 15 and the ohmic electrode 14a are formed simultaneously, but they may be formed under different conditions.
[0032]
Next, as shown in FIG. 6B, low resistance active layers 22 and 23 having lower resistance than the active layer 13 are formed on the substrate 12 by selective ion implantation. The low resistance active layers 22 and 23 are formed in a region where the ohmic electrodes 14 a and 14 b are formed and a region between the Schottky electrodes 15. That is, the active layer 13 is formed so as to avoid the region where the Schottky electrode 15 is formed. The low resistance active layers 22 and 23 are formed so as to reach both ends of the connection pattern 17 and become conductive. The low resistance active layers 22 and 23 are formed by implanting Si ions at an area density of, for example, 200 keV and 5 × 10 ¹³ / cm ^{2 using} an ion implanter.
[0033]
Thereafter, activation annealing is performed at 820 ° C. for 20 minutes to obtain the active layer 13 having a sheet resistance of about 700Ω / port and the connection pattern 17 and the low resistance active layers 22 and 23 having a sheet resistance of about 70Ω / port. . In this way, the connection pattern 17 is formed so as to be drawn from the low resistance active layer 23 between the Schottky electrodes 15 to the outside of the active layer 13 and connected to the low resistance active layer 22 forming the ohmic electrode 14a. . This connection pattern 17 is also an RF cut high impedance line, and is formed to have a width of 5 μm and a length of 100 μm, for example.
[0034]
Next, as shown in FIG. 6C, ohmic electrodes 14a and 14b are formed on the low resistance active layers 22 at both ends. In the ohmic electrode forming step, after a resist film is formed on the substrate 12, the resist film is patterned by photolithography, and an electrode material that makes ohmic contact with the GaAs semi-insulating substrate 12 such as Au-Ge / Ni is formed on the resist film. Then, the ohmic electrodes 14a and 14b having a desired pattern are obtained by a lift-off method by peeling the resist film.
[0035]
Next, a Schottky electrode 15 is formed on the active layer 13 between the ohmic electrodes 14a and 14b. Also in the Schottky electrode forming step, after forming a resist film on the substrate 12, the resist film is patterned by photolithography, and an electrode material that is Schottky bonded to the GaAs semi-insulating substrate 12 such as Al is formed on the resist film. By forming by vapor deposition and removing the resist film, a Schottky electrode 15 having a desired pattern is obtained by a lift-off method as shown in FIG.
[0036]
Finally, an insulating film is formed on the substrate 12, an electrode portion is opened in the insulating film by photolithography and etching, and an upper layer electrode is formed on the Schottky electrode 15 and the ohmic electrodes 14a and 14b by photolithography and metal deposition. Form. As a result, the dual gate FET 21 of this embodiment is obtained.
[0037]
Even in the dual gate FET 21 of this embodiment, the pinch-off characteristic is improved by connecting and stabilizing the DC potential in the region between the Schottky electrodes 15 to the low resistance active layer 22 where the potential is stable during the FET operation. Since the value of Coff can be reduced, a high isolation switching IC or the like can be realized. In this embodiment, since the low resistance active layer 23 is provided in the region between the Schottky electrodes 15, the loss can be further reduced.
[0040]
( Third embodiment)
FIG. 7 is a plan view showing the structure of a dual gate FET 31 according to still another embodiment of the present invention. In this embodiment, a coil-shaped inductor portion 32 is formed in the middle of the connection pattern 17 drawn from the low resistance active layer 23 between the Schottky electrodes 15. The inductor section 32 may be formed in the substrate 12 with the same structure as the active layer 13 or may be formed on the substrate 12 by electrode wiring. Reference numeral 33 denotes an insulating layer for insulation at the intersection of the inductor section 32. In the inductor section 32, the DC resistance is such that the low resistance active layer 23 between the Schottky electrodes 15 has the same potential as the low resistance active layer 22 provided with the ohmic electrode 14a, but the high frequency signal is cut off. Selected. Further, in this embodiment, the inductor portion 32 is formed on or in the substrate 12, but a structure in which an inductor of an individual component is connected outside the substrate may be employed.
[0041]
According to this embodiment, the inductance of the inductor section 32 can be arbitrarily adjusted, and the design of the connection pattern 17 of the dual gate FET 31 is facilitated.
[0042]
(Measurement example)
A conventional dual gate FET having a structure as shown in FIG. 1 was fabricated by changing the distance between the gate electrodes (Schottky electrodes) to 2.4 μm, 2.8 μm, and 3.2 μm. Similarly, the dual gate FET of the present invention having the structure shown in FIG. 3 was manufactured by changing the distance between the gate electrodes (Schottky electrodes) to 2.4 μm, 2.8 μm, and 3.2 μm. The resistance Ron and Coff value between the Schottky electrodes in the conventional dual gate FET were measured. In the dual gate FET of the present invention, the region between the Schottky electrodes was grounded through the connection pattern, and the resistance Ron and Coff values between the Schottky electrodes were measured.
[0043]
FIG. 8 shows the measurement results of Ron and Coff as a ratio of (measured value in the dual gate FET of the present invention) / (measured value in the conventional dual gate FET). As can be seen from the measurement results, by fixing the DC potential in the region between the Schottky electrodes as in the present invention, it was possible to reduce the Coff value by about 11% without causing deterioration of the pinch-off characteristics. Further, even if the DC potential in the region between the Schottky electrodes is fixed, the resistance Ron between the Schottky electrodes is not significantly affected, and Ron having the same level as that of the conventional dual gate FET can be obtained.
[Brief description of the drawings]
FIG. 1 is a plan view showing a structure of a conventional dual gate FET.
FIG. 2 is a plan view showing the structure of another conventional dual gate FET.
FIG. 3 is a plan view showing a structure of a dual gate FET according to an embodiment of the present invention.
FIGS. 4A to 4E are schematic cross-sectional views showing the manufacturing process of the dual gate FET of the above.
FIG. 5 is a plan view showing a structure of a dual gate FET according to another embodiment of the present invention.
FIGS. 6A, 6B, and 6C are plan views showing a manufacturing process of the dual gate FET of the above. FIGS.
FIG. 7 is a plan view showing a structure of a dual gate FET according to still another embodiment of the present invention.
FIG. 8 is a diagram showing Ron ratio and Coff ratio of a dual gate FET according to the present invention and a conventional dual gate FET.
[Explanation of symbols]
12 GaAs semi-insulating substrate 13 Active layer 14a, 14b Ohmic electrode 15 Schottky electrode 17 Connection pattern 22, 23 Low resistance active layer
3 2 Inductor section

Claims

In a field effect semiconductor device in which a plurality of Schottky electrodes are arranged between a drain electrode and a source electrode on a semiconductor substrate,
A means for holding the region between the Schottky electrodes substantially at the same potential as the region where the voltage during operation is stable is provided ,
The region where the voltage during operation is stable is the drain or source electrode or the active layer region under the drain or source electrode,
The above-mentioned means for maintaining the region between the Schottky electrodes and the region where the voltage during operation is stable at a substantially same potential in terms of DC is drawn from the active layer region between the Schottky electrodes and the region where the voltage during operation is stable A semiconductor device comprising a conductive layer connected to the semiconductor device.

Active layer region between the Schottky electrode via a resistor capable of blocking the high frequency signal, and a voltage during operation by said conductive layer is connected to a stable region, a semiconductor according to claim 1 apparatus.

The active layer region between the Schottky electrodes is connected to a region where the voltage during operation is stabilized by the conductive layer via an inductor, and the region between the Schottky electrodes and the ohmic electrode are substantially the same in terms of DC. at a potential, characterized in that the high-frequency signal is blocked, the semiconductor device according to claim 1.

It has a low-resistance region between the Schottky electrode, wherein the conductive layer from the low-resistance region is pulled out, the semiconductor device according to any one of claims 1 to 3.