JP3772075B2

JP3772075B2 - Manufacturing method of semiconductor device

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Publication number: JP3772075B2
Application number: JP2000265836A
Authority: JP
Inventors: 芳典玖村; 宏行金谷; 厳國島; 泰之谷口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-01
Filing date: 2000-09-01
Publication date: 2006-05-10
Anticipated expiration: 2020-09-01
Also published as: JP2002075971A

Description

【０００１】
【発明の属する技術分野】
この発明は強誘電体メモリを有する半導体装置の製造方法、特に水素によってダメージを受ける強誘電体キャパシタを有する半導体装置の製造の種々の工程で行われるプラズマ処理、特にアッシングを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、強誘電体キャパシタにより構成した強誘電体メモリを有する半導体装置では、この強誘電体メモリを形成する強誘電体膜の分極特性が半導体装置の製造工程で様々な要因で劣化することが知られている。例えば、層間絶縁膜の堆積工程や配線の形成工程、或いはフォトリソグラフィ工程の後工程であるレジストアッシングにおいて特性が劣化することが知られており、特に強誘電体キャパシタをＰＺＴ(PbZr1-xTiOx)あるいはＳＢＴなどの強誘電体を用いて形成した場合には特性の劣化が顕著である。また、半導体装置の製造に用いられるウエハの直径も年々大型化されているが、大型になればなるほど１枚のウエハ上に堆積されるレジストの量も多くなり、レジストアッシング時の強誘電体キャパシタの特性劣化も無視できないものとなってきている。
【０００３】
【発明が解決しようとする課題】
層間絶縁膜の堆積工程や配線の形成工程、或いはレジストアッシングにおいて強誘電体キャパシタの特性が劣化することを防止する為に、従来種々の対策が執られてきたが、いまだに充分に特性劣化を防止できる製造方法を確立できていないのが現状である。
【０００４】
そこで、この発明は、ウエハ直径の増大にかかわらず、製造工程における強誘電体の分極特性の劣化を防止し、良好な分極特性を持つ強誘電体メモリを具備する半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明の発明者は、強誘電体メモリを有する半導体装置の製造の過程で複数回行われるプラズマを用いる処理、特にレジストアッシングに着目し、その前後における強誘電体の分極特性を調べた結果、このレジストアッシング工程において分極特性の著しい劣化が生じていることを見出し、種々の試験の結果,その原因がレジスト分解時に発生する水素によることを見出した。
【０００６】
この発明によれば、強誘電体キャパシタを具備する半導体装置の製造方法において、
プラズマによる半導体装置の処理工程を、前記プラズマ中の水素量Ｘ(atoms/minute)とその他の元素量Ｙ(atoms/minute)の比Ｚ（Ｘ／Ｙ）が６．４×１０^-2以下となる条件にて処理することを特徴とした半導体装置の製造方法が得られる。
【０００７】
また、この発明によれば、強誘電体キャパシタを具備する半導体装置の製造方法において、
酸素の存在下でのプラズマによる半導体装置のレジストアッシング工程を、レジスト分解により前記プラズマ中に存在する水素量Ｘ(atoms/minute)と酸素量Ｙ(atoms/minute)の比Ｚ（Ｘ／Ｙ）が０．４５以下となる条件にて処理することを特徴とした半導体装置の製造方法が得られる。
【０００８】
さらに、この発明によれば、強誘電体キャパシタを具備する半導体装置の製造方法において、
酸素の存在下でのプラズマによる半導体装置のレジストアッシング工程中で、前記プラズマ中に発生する酸素ラジカルの発光強度（波長７７７.１nm）と水素ラジカルの発光強度(波長４８６．１nm)の比が１．８０以下となる条件にて処理することを特徴とした半導体装置の製造方法が得られる。
【０００９】
この方法により製造工程における強誘電体の分極特性の劣化を防止し、良好な分極特性を持つ強誘電体メモリを具備する半導体装置が製造出来る。
【００１０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１１】
図１にこの発明の一実施の形態である強誘電体メモリの構成と対応する回路構成を示す。
【００１２】
図１（ａ）−（ｃ）には強誘電体メモリの一部の構成が、図１（ｄ）にはこの強誘電体メモリのメモリの回路構成が夫々示されている。図１（ｄ）において、３個のトランジスタＱＭ１−ＱＭ３の一端がそれぞれ強誘電体キャパシタＣａを介してプレート線、即ち下部電極１３に並列に接続され、トランジスタＱＭ１−ＱＭ３の他の端は夫々ビット線ＢＬ１−ＢＬ３に接続される。各トランジスタＱＭ１−ＱＭ３のゲート電極はワード線ＷＬに共通接続される。これらの接続部には夫々後で説明するコンタクトが形成される。
【００１３】
図１（ａ）の切断線Ａ−Ｂ，Ｃ−Ｄ，Ｇ−Ｈにおける断面図が図１（ｂ）に示され、切断線Ｅ−Ｆにおける断面図が図１（ｃ）に示される。切断線Ａ−Ｂは強誘電体キャパシタＣａの部分を示し、層間絶縁膜１５内に、上部電極１１と下部電極１３とのあいだに強誘電体膜１２を挟んだ構成となっている。層間絶縁膜１５の下層にはプラグ電極酸化防止膜ＰｆとしてたとえばＳｉＮ膜を介して他の層間絶縁膜１４が形成され、強誘電体キャパシタＣａの下方に対応する位置には、半導体基板１０に形成された拡散層に対応して形成されるトランジスタのゲート線,即ちワード線ＷＬが形成されている。
【００１４】
切断線Ｃ−Ｄは、他の強誘電体キャパシタＣａと上記拡散層に接続されるプラグ電極Ｐｗの部分を示している。プラグ電極Ｐｗの上方には第１配線Ｗ１，第２配線Ｗ２が順次積層されて形成される。この部分は、例えば図１（ｄ）では、ビット線ＢＬ１とトランジスタＱＭ１との間のコンタクトＣｏであり、このトランジスタＱＭ１の他端は図中の最も左の端の強誘電体キャパシタＣａの上部電極に配線Ｗ１を介して接続される。
【００１５】
切断線Ｅ−Ｆは、切断線Ａ−Ｂと直交する方向に強誘電体キャパシタの部分を切断しており、図１（ｃ）に示されている。この場合、図１（ａ）のビット線ＢＬ１の下方の層間絶縁膜１５中に形成された第１配線Ｗ１により上部電極１１はプラグ電極Ｐｗを介してトランジスタＱＭ１の拡散層に接続されている。
【００１６】
図１に示したような構成を有する強誘電体メモリは、フォトリソグラフィによるマスクとして用いられたレジストの除去のために、例えば図２に示すように合計６回のレジストアッシング工程で処理される。図２中の黒丸を結んで示した折れ線グラフはこの発明による方法を用いた各レジストアッシングの後で計測した強誘電体キャパシタＣａのスイッチング分極量Ｑｓｗ（μＣ／ｃｍ^２）を示し、殆ど特性劣化が生じていないことが明白に示されている。
【００１７】
これに対して、従来の方法のレジストアッシング処理された強誘電体キャパシタのスイッチング分極量Ｑｓｗ（μＣ／ｃｍ^２）は、図２中の白丸を結んで示した折れ線グラフから明らかなように、各レジストアッシングにおいて著しい特性劣化を示す。特に、回復酸素アニール工程（本発明の実施の形態では図３２で示す）の後でも特性劣化を示しているが、この回復酸素アニール工程のあとではダメージの回復は不可能であるにもかかわらず、著しい特性劣化を示し、製品の信頼性及び歩留まりの点で大きな問題があることが明らかである。
【００１８】
図３は、この発明に係るプラズマ処理、特にレジストアッシングに用いられる誘導結合型アッシャー装置の構成を概略的に示す図であり、密閉容器２１の内部には被処理対象のレジストが付着したウエハ２２が接地された台２８上に置かれる。ウエハ２２の上方にはプラズマが発生される空間を挟んで容器２１の一部をなす誘電体板２３が対面され、この誘電体板２３の外側には誘導コイル２５が設置される。この誘導コイル２５は例えば１３．５６ＭＨｚの高周波電源２４に接続され、この交流電源２４により誘導コイル２５は所定の電力で付勢される。
【００１９】
密閉容器２１の一端にはチャンバー内に酸素を導入するための入り口２６が形成され、反対側には排気の為の出口２７が圧力制御のための圧力調整装置２７ａとともに形成される。この出口２７は図示しない真空ポンプに連通され、入り口２６は図示しない酸素ボンベなどに連結されている。
【００２０】
レジストアッシング時には、交流電源２４により誘導コイル２５を付勢すると、誘導コイル２５から発生された磁力線によりウエハ２２の近辺にプラズマ２９が発生される。このプラズマ２９から発生される荷電粒子がウエハ２２上のレジストに射突し、アッシングが行われる。
【００２１】
一般に、レジストは炭素、水素、酸素を主成分とする化合物であり、プラズマ２９により分解されてＨＯやＨ２Ｏのような水酸化合物や水素Ｈ単体が形成される。
【００２２】
発明者は、この誘導結合型アッシャー装置を用いてプラズマ処理、即ちレジストアッシングを行い、その際の酸素流量、出口２７に設けられた圧力調整装置２７aにより調整された密閉容器２１内のガス圧、電源２４から供給される入力電力、ウエハ２２の表面温度、等のパラメータを種々に変化させて、これらのパラメータの変化により強誘電体キャパシタＣａの特性変化がレジストアッシングによりどのように変化するかを検討した。
【００２３】
（１）まず、レジストアッシングにおける酸素流量と半導体装置内に形成された強誘電体キャパシタのスイッチング分極量との関係を調べた。
【００２４】
図４にその結果を示す。ただし、このスイッチング分極量は、レジストアッシング処理前の強誘電体キャパシタのスイッチング分極量Ｑｓｗ（μＣ／ｃｍ２）にて規格化して示している。
【００２５】
図４から、酸素流量が２５０sccm以下の場合に分極量は０．２となり、急激なスイッチング分極量の劣化が見られる。
【００２６】
一方、レジストのアッシングレート(nm/minute)と酸素流量(sccm)の関係を図５に示す。図５より、酸素流量を２００sccmから８００sccmまで増やしてゆくと、アッシングレートが２次関数的に上がっていくことが分かる。
【００２７】
図５から、酸素流量に対するレジスト分解時に発生する水素、炭素、酸素の発生量(atoms/min)を見積もり、レジストから発生する水素量およびその他元素量と酸素流量の関係を求めた結果を図６に示す。ここで、その他元素量とは、レジスト分解時に発生する水素以外の炭素や酸素の生成元素の発生量と入り口２６から導入されるプロセスガスである酸素ガスの合計である。図６の結果から、酸素流量の増加に関して、水素の発生量は、その他の元素の発生量と比べて酸素流量依存性が少ない。つまり、酸素流量を増やすことによって、水素発生量に比べてその他の元素の発生量が増加するから、両者の比の値を低下させることができ、その結果、強誘電体キャパシタの水素によるダメージを抑制できたと考えられる。
【００２８】
図４、図６から求めた、レジストアッシング時に発生するプラズマ２９中の水素発生量X(atoms/min)とその他の元素発生量Y(atoms/min)の比Z(X/Y)と、スイッチング分極量の関係を図７に示す。同図より、Zの値を６．４０×1O^-2以下とすると、レジストアッシングによる強誘電体キャパシタ特性の分極量劣化が起こらないことを発見した。
【００２９】
更に、図８に示すように、レジストアッシングプロセスにおいては、レジストアッシング時に発生するプラズマ２９中の水素発生量Ｙ(atoms/min)と酸素流量Ｘ(atoms/min)の比Z(Ｙ/Ｘ)と、アッシング処理後のスイッチング分極量の関係を調べた結果、レジストから発生する水素量とプロセスガスの酸素流量の比を０．４５(=水素発生量/酸素流量)以下とすることによっても、レジストアッシングダメージを抑制できることを見出した。
【００３０】
本発明によるアッシング条件として、たとえば、酸素流量８００(sccm)、ガス圧３００(mTorr)、入力電力１１５０Ｗ、ウエハ２２の表面温度が約１５０（℃）であった。この時、Ｚの値は、６．０×1O^-2であり、前記、従来条件におけるZの値は、６．５×1O^-2であった。
【００３１】
（２）次に、図３の装置におけるプラズマ２９中の水素ラジカル量に関して調べた。
【００３２】
プラズマ２９中の水素ラジカルは非常に反応性が高く、強誘電体材料の劣化の主要因である。水素ラジカル量は、プラズマ発光分光による発光強度に比例する。本実施の形態におけるレジストアッシング中の水素発光強度と酸素発光強度を図９に示す。図９から分かるように、一定のガス圧力下にて、酸素流量を増やすことにより、酸素ラジカルを増やすことが出来る一方、水素ラジカル量を減らすことが可能となる
図４、図９から求めたアッシング中の酸素ラジカル(発光波長７７７．１ｎm)発光強度と水素ラジカル(発光波長４８６.1nm)の発光強度の比の関係を図１０に示す。同図より、比が1.80(=水素発光強度/酸素発光強度)以下となる場合に、水素による強誘電体特性の劣化が抑制されることが分かる。本実施の形態では、例えば、酸素流量８００(sccm)、ガス圧３００(mtorr)、入力電力１１５０（Ｗ）、ウエハ２２の表面温度が約１５０（℃）の時、発光強度の比は１．２５であった。また、前記従来条件の場合、発光強度の比は２．３６であった。
【００３３】
（３）次に、図３の密閉容器２１内でレジストアッシングにより発生される水素原子の平均滞在期間に関して調べた。
【００３４】
プラズマプロセスにおいて、密閉容器２１中に滞在する気体分子の平均時間はレジデンスタイムと呼ばれる。強誘電体キャパシタの水素劣化を抑制するには、水素のレジデンスタイムを短くすることが有効である。これにより、強誘電体膜の水素による還元反応の抑制と、水素のラジカル化を抑制することができる。
【００３５】
図１１に、レジストアッシングにおける酸素流量(sccm)と水素のレジデンスタイム(sec)との関係を調べた結果を示す。図１１から分かるように、一定圧力下で、酸素流量を２５０(sccm)から８００(sccm)まで増加させたとき、水素のレジデンスタイムを０．１０５(sec)から０．０６（sec）まで短縮することができた。
【００３６】
この水素のレジデンスタイムと、プラズマ処理後の強誘電体膜のスイッチング分極量との関係を調べた結果を図１２に示す。図１２は、プラズマ処理前のスイッチング分極量Ｑsw(μC/cm²)を１としたときのプラズマ処理後の強誘電体膜のスイッチング分極量を無劣化のときを１として規格化して示してある。ここでは、プラズマ処理後の強誘電体膜のスイッチング分極量が０．８のときの水素のレジデンスタイムが０．０８(sec)であり、この値以下とすることで、強誘電体キャパシタの劣化を有効に抑制できることが分かった。
【００３７】
例えば、酸素流量８００(sccm)、ガス圧３００(mTorr)、入力電力１１５０(W)、ウエハ表面温度が約１５０（℃）のとき、レジデンスタイムは０．０７（sec）であった。一方、従来条件の場合には０．０９(sec)であり、図１２より、プラズマ処理後のスイッチング分極量が大幅に低下していることがわかる。
【００３８】
（４）つぎに、プラズマプロセスにおける水素分圧とスイッチング分極量との関係を調べた。
【００３９】
強誘電体膜の水素による還元は、水素の強誘電体膜への拡散によって生じる。したがって、その劣化は強誘電体膜を拡散する水素量に依存する。ヘンリーの法則から、固体内の物質の濃度は気体中のその物質の分圧に比例する。このことから、強誘電体膜への水素量は、レジストアッシング中の水素分圧に依存する。
【００４０】
この発明による方法におけるレジストアッシング中の水素分圧を図１３に示す。図１３の実線のグラフから分かるように酸素流量を増やすことで、水素分圧を下げることが出来る。図４、図１３から、アッシング中の水素分圧とスイッチング分極量の関係を図１４に示す。図１４より、プラズマプロセスにおける、水素分圧が７０(mTorr)以下のときに強誘電体特性の劣化が抑制されることが見出された。たとえば、酸素流量８００(sccm)、ガス圧３００(mTorr)、入力電力１１５０(W)、ウェハー表面温度が約１５０(℃)の時、水素分圧は、６３(mTorr)であった。また、前記従来条件の場合は、７２(mTorr)であった。
【００４１】
以上のように、上記4項目の検討により、プラズマ処理による強誘電体キャパシタの水素劣化を抑制する事が出来た。また、図１５より基板表面温度を１５０（℃）以下にて処理することによって、上記4項目に関して、強誘電体キャパシタにダメージを与えないプロセス条件の範囲(プロセスウィンドウ)を広げられることを発見した。図１５より、基板表面温度が１５０（℃）以下では酸素流量のすべての値に対してアッシング処理後のスイッチング分極量が１となり、少しの劣化も無いことが分かる。それより温度が上がると、酸素流量の少ない領域（１００−３００sccm）においてスイッチング分極量が低下している。
【００４２】
本発明によるレジストアッシング条件を用いることにより、図１６に示すように最終的にプラズマ処理による水素劣化のない強誘電体キャパシタを具備する半導体装置を製造できることが、同図（ａ）の従来の方法により製造された強誘電体キャパシタのヒステリシス特性と同図（ｂ）の本発明の方法により製造された強誘電体キャパシタのヒステリシス特性とを比較することにより明らかとなった。
【００４３】
以下,図１７から図３９を参照して、この発明による製造方法により強誘電体キャパシタを具備した半導体装置を製造する工程の一例を詳細に説明する。
【００４４】
まず、図１７において、シリコン基板１０上の素子分離領域により区画された素子形成領域内に拡散層Ｄｆ及びゲートとして用いられるワードラインＷＬを含むトランジスタを形成後、シリコン酸化膜の層間絶縁膜１４を形成してシリコン基板１０全面を覆う。
【００４５】
つぎに、図１８に示すように、フォトレジストＰＲ１を層間絶縁膜１４上の全面に形成し、このフォトレジストＰＲ１に対してトランジスタの拡散層Ｄｆに至るプラグ電極を形成するためのフォトリソグラフィー法を行い、窓Ｍ１を形成する。
【００４６】
つぎに、図１９に示したように、フォトレジストＰＲ１に形成したプラグ形成用のパターンを用い、窓Ｍ１を介して層間絶縁膜１４をドライエッチング加工して、拡散層Ｄｆに至るプラグ電極用のコンタクトＰｃ１を開口する。
【００４７】
つぎに、図２０に示すように、プラグ電極用のコンタクトＰｃ１の内壁面に図示しないバリアメタル(ＴｉＮ)を堆積後、全面にプラグ電極材料膜ＰｗをＣＶＤ法を用いて堆積させる。プラグ電極材料としては、例えばタングステンを用いる。
【００４８】
層間絶縁膜１４上に堆積されたプラグ電極材料Ｐｗは図２１に示すように、例えばＣＭＰ法を用いて平坦化を行い、プラグ電極Ｐｗを形成する。
【００４９】
次に、図２２に示すように、プラグ電極Ｐｗの酸化防止膜Ｐｆとして、全面に例えば１０００オングストロームの厚さの窒化シリコン膜（ＳｉＮ）を形成する。
【００５０】
更に、図２３に示すように、窒化シリコンの酸化防止膜Ｐｆ上に２０００オングストロームの厚さの酸化膜Ｏｘを堆積させた。
【００５１】
更に、図２４に示すように、酸化膜Ｏｘ上には、１００オングストロームのチタンＴｉによる密着材料膜１６を介して、強誘電体キャパシタを形成するために、１０００オングストロームのプラチナＰｔでなる下部電極材料膜１３、ＰＺＴでなる強誘電体材料膜１２、５００オングストロームのプラチナＰｔでなる上部電極材料膜１１を順次、スパッタによって堆積させた。強誘電体膜１２としては、ＰＺＴ(PbZr1-xTiOx)を１５００オングストローム堆積した。
【００５２】
次に、図２５に示すように、フォトレジストＰＲ２を上部電極材料膜１１の上に堆積したあとでフォトリソグラフィ法を行い、このフォトレジストＰＲ２をマスクとして上部電極１１の下面から強誘電体膜１２の上面に一部かかるようにドライエッチングにより加工した。
【００５３】
ここで、上部電極１１、強誘電体膜１２加工後、図２５の工程で用いられたフォトレジストＰＲ２を、図２６の工程で例えば図３に示した構成の誘導結合型アッシャー装置を用いてアッシングして除去し、上部電極１１の上面を露出させた。
【００５４】
ここで、前記したように、アッシング条件として、従来と同様に、たとえば酸素流量２００(sccm)、ガス圧３００(mTorr)、入力電力１１５０(W)、ウェハー表面温度は約２５０(℃)で処理した場合の強誘電体キャパシタのヒステリシス特性は図１６(a)に示すようになった。
【００５５】
このように、従来条件の場合、レジストアッシングにより強誘電体キャパシタ特性が劣化していたものが、本発明においては、前記したように、本発明で明らかとなった、レジストアッシングによる強誘電体キャパシタ特性へのダメージメカニズム、即ち劣化メカニズムを回避できる条件でアッシング処理した結果、図２の左端に示す黒丸のプロットから明らかなように既に形成されている強誘電体キャパシタのスイッチング分極量はアッシングにより殆ど劣化せず、したがって強誘電体キャパシタのヒステリシス特性は図１６(b)に示すように極めて良好なものになった。
【００５６】
続いて、図２７に示すように、フォトレジストＰＲ３を上部電極１１および強誘電体膜１２全面を覆うように堆積したあとでフォトリソグラフィ法を行って上部電極１１および強誘電体膜１２の一部を覆う部分のみを残し、このフォトレジストＰＲ３をマスクとしてドライエッチングによる加工を行い、図２８に示すように、強誘電体膜１２、下部電極１３、密着材料膜１６を除去して、酸化膜Ｏｘを露出させ、フォトレジストＰＲ３の下部に強誘電体キャパシタＣａを形成した。
【００５７】
つぎに、下部電極１３、密着材料膜１６の加工後、レジストＰＲ３をアッシングした。アッシング条件は、前記図２６の場合と同様である。この場合も、アッシング後のスイッチング分極量は図２の左端から２つ目の黒丸でプロットしたように、全く特性劣化が認められなかった。
【００５８】
続いて、図３０に示すように、強誘電体キャパシタＣａ上にシリコン酸化膜の層間絶縁膜１５をＴＥＯＳを原料としてプラズマＣＶＤ法により堆積させた。層間絶縁膜１５の堆積後、層間絶縁膜１５を例えばＣＭＰ法により平坦化した。
【００５９】
更に、図３１に示すように、層間絶縁膜１５上全面にフォトレジストＰＲ４を形成し、フォトリソグラフィ法により強誘電体キャパシタＣａの上部電極１１および、下部電極１３と同じに形成された図１の切断線Ｇ−Ｈにより切断して示されたコンタクト電極１３ａに至る配線用コンタクトＷｃ１をフォトレジストＰＲ４及び層間絶縁膜１５をドライエッチングすることにより形成した。
【００６０】
続いて、図３２に示すように、配線用コンタクトＷｃ１加工後、レジストＰＲ４をアッシングした。アッシング条件は、前記図２６，２９の場合と同様である。また、図２の左端から３番目の黒丸によるプロットから明らかなように、これによる強誘電体キャパシタのスイッチング分極量の劣化はやはり生じなかった。
【００６１】
この図３２に示す状態で、６５０℃の温度下で酸素アニールを1時間行い、強誘電体キャパシタＣａのドライエッチングダメージを回復させた。このアニール後のスイッチング分極量は、図２の４番目の黒丸プロットから明らかなように、全く劣化がない状態を維持した。
【００６２】
なお、この酸素アニールによるダメージ回復工程は、必要に応じて図３２の工程以前の工程で複数回行ってもよい。例えば、図２６の上部電極１１の加工後、あるいは図２９の下部電極１３の加工後に夫々行っても良いことは勿論である。
【００６３】
更に、図３３に示すように、層間絶縁膜１５上全面にフォトレジストＰＲ５を形成し、フォトリソグラフィ法によりプラグ電極Ｐｗ上に、このプラグ電極Ｐｗに至るプラグ上コンタクトＰｃ２をドライエッチングにより形成した。この状態では強誘電体キャパシタＣａの上部電極１１はフォトレジストＰＲ５によりカバーされているが、プラグ電極Ｐｗの上面は露出した状態となっている。
【００６４】
プラグ上コンタクトＰｃ２の加工後、図３４に示すようにレジストＰＲ５をアッシングした。アッシング条件は、前記の図２６，２９，３２の場合と同様である。プラグ電極Ｐｗ上のコンタクトＰｃ２の開口を行った後は、例えばタングステンのプラグ電極にダメージが生じるので酸素回復アニールが行えない。したがって、この工程以降、例えば図２の右端から３番目の白丸でプロットされたような従来条件によるアッシングによるダメージは回復させることが出来ない。
【００６５】
一方、図２の左端から５番目の黒丸のプロットから明らかなように、本発明によればレジストアッシングによるダメージを抑制できるので、何らの問題も生じない。
【００６６】
更に,図３５に示すように、コンタクトＰｃ２，Ｗ１ｃを埋めるように第１配線層膜Ｗ１をスパッタ法により堆積した。配線層Ｗ１の材料としては、ＴｉＮ(５００オングストローム)／Ａｌ(２０００オングストローム)を用いた。実施の形態では、アルミＡｌのリフロー技術を用いて埋め込みを行った。
【００６７】
ついで、図３６に示すように、第１配線層Ｗ１上の全面にフォトレジストＰＲ６を形成し、フォトリソグラフィ法によりコンタクトＰｃ２，Ｗ１ｃに対応する部分のみにフォトレジストＰＲ６が残るようにし、これをマスクとして第１配線層Ｗ１をドライエッチングし、図３７に示すように、第１配線Ｗ１を形成した。
【００６８】
更に、図３８に示すように、第１配線Ｗ１形成後、レジストＰｒ６をアッシングした。アッシング条件は、前記図２６，２９，３２，３４と同様である。このとき、図３４の工程で説明したように、従来条件によるアツシングダメージを受けた場合、第１配線Ｗ１形成後には酸素回復アニールが行えないため、図２の右端から２番目の白丸プロットから明らかなように、レジストアッシングダメージは強誘電体キャパシタにとって致命的となる。しかしながら、本発明の方法では、右端から２番目の黒丸プロットのように全く特性の劣化がないから、強誘電体キャパシタダメージを大幅に低減させることが出来た。
【００６９】
最後に、図３９に示すように、第１配線Ｗ１形成と同様の工程を経て、第１配線Ｗ１上に層間絶縁膜１８を介して第２配線Ｗ２を形成して強誘電体キャパシタＣａを含む半導体装置が完成された。この場合も、フォトレジストのアッシングにおいて、従来の方法では図２の右端の白丸プロットのように大きなダメージを受けるのに対して、回復アニール無しでも本発明では黒丸のようになんらのダメージを受けることなく、良好な特性の強誘電体キャパシタを有する半導体装置が得られる。
【００７０】
なお、この第２配線Ｗ２の形成時に層間絶縁膜１８を形成するが、このときもこの発明によるプラズマ処理を適用することができる。この層間絶縁膜１８の堆積をたとえばＴＥＯＳを原料として用いたプラズマＣＶＤ法で行う場合、半導体装置の中間生成物は水素を含んだ雰囲気中にさらされるが、この発明によるプラズマ処理の方法を適用すれば既に形成されている強誘電体キャパシタの特性に何らの影響も与えない。
【００７１】
この様に、本発明により、強誘電体キャパシタを具備した半導体装置の製造プロセスにおいて、前記（１）−（４）の４項目の発明の特徴から、プラズマ処理による強誘電体キャパシタの水素劣化を効果的に抑制する事が出来た。
【００７２】
【発明の効果】
以上詳述したようにこの発明によれば、レジストアッシングにおいて、強誘電体キャパシタの水素による還元ダメージを未然に防止し、特にウエハの大型化に対応して高い歩留まり、高信頼性のある強誘電体キャパシタを具備する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態の強誘電体キャパシタを含む半導体装置の平面図、断面図および等価回路図。
【図２】この発明の製造方法による強誘電体キャパシタのスイッチング分極量を従来の方法で製造した場合と比較して示す特性図。
【図３】この発明の製造方法に用いられる誘導結合型アッシャー装置の一例を示す概略構成図。
【図４】この発明に係るレジストアッシングにおける酸素流量とスイッチング分極量との関係を示す特性図。
【図５】この発明に係る酸素流量とアッシングレートとの関係を示す特性図。
【図６】この発明に係る酸素流量と元素発生量との関係を示す特性図。
【図７】この発明に係るプラズマ処理後のスイッチング分極量と水素発生量とその他の元素量との比との関係を示す特性図。
【図８】この発明に係るアッシング処理後のスイッチング分極量と水素発生量と酸素流量との比との関係を示す特性図。
【図９】この発明に係る水素ラジカルの発光強度と酸素流量との関係を示す特性図。
【図１０】この発明に係るアッシング処理後のスイッチング分極量と水素ラジカル発光強度と酸素ラジカル発光強度との比との関係を示す特性図。
【図１１】この発明に係る水素のレジデンスタイムと酸素流量との関係を示す特性図。
【図１２】この発明に係るプラズマ処理後のスイッチング分極量と水素のレジデンスタイムとの関係を示す特性図。
【図１３】この発明に係る水素分圧と酸素流量との関係を示す特性図。
【図１４】この発明に係るプラズマ処理後のスイッチング分極量と水素分圧との関係を示す特性図。
【図１５】アッシング処理における基板表面温度によるプロセスウインドウの広がりを示す特性図。
【図１６】アッシング条件による強誘電体キャパシタのヒステリシス特性を本発明と従来とで比較して示す特性図。
【図１７】この発明の一実施の形態の半導体装置の初期の製造工程を示す断面図。
【図１８】図１７に示す工程に続く工程を示す断面図。
【図１９】図１８に示す工程に続く工程を示す断面図。
【図２０】図１９に示す工程に続く工程を示す断面図。
【図２１】図２０に示す工程に続く工程を示す断面図。
【図２２】図２１に示す工程に続く工程を示す断面図。
【図２３】図２２に示す工程に続く工程を示す断面図。
【図２４】図２３に示す工程に続く工程を示す断面図。
【図２５】図２４に示す工程に続く工程を示す断面図。
【図２６】図２５に示す工程に続く工程を示す断面図。
【図２７】図２６に示す工程に続く工程を示す断面図。
【図２８】図２７に示す工程に続く工程を示す断面図。
【図２９】図２８に示す工程に続く工程を示す断面図。
【図３０】図２９に示す工程に続く工程を示す断面図。
【図３１】図３０に示す工程に続く工程を示す断面図。
【図３２】図３１に示す工程に続く工程を示す断面図。
【図３３】図３２に示す工程に続く工程を示す断面図。
【図３４】図３３に示す工程に続く工程を示す断面図。
【図３５】図３４に示す工程に続く工程を示す断面図。
【図３６】図３５に示す工程に続く工程を示す断面図。
【図３７】図３６に示す工程に続く工程を示す断面図。
【図３８】図３７に示す工程に続く工程を示す断面図。
【図３９】図３８に示す工程に続く最後の工程を示す断面図。
【符号の説明】
１１…上部電極、
１２…強誘電体膜、
１３…下部電極、
Ｃａ…強誘電体キャパシタ、
２１…密閉容器、
２２…ウエハ、
２６…酸素導入口、
２７…排気口、
２８…プラズマ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a ferroelectric memory, and more particularly to a plasma processing performed in various steps of manufacturing a semiconductor device having a ferroelectric capacitor damaged by hydrogen, particularly a method for manufacturing a semiconductor device including ashing. About.
[0002]
[Prior art]
Conventionally, in a semiconductor device having a ferroelectric memory composed of a ferroelectric capacitor, it is known that the polarization characteristics of the ferroelectric film forming the ferroelectric memory deteriorate due to various factors in the manufacturing process of the semiconductor device. It has been. For example, it is known that the characteristics deteriorate in resist ashing, which is a subsequent process of the interlayer insulating film deposition process, the wiring formation process, or the photolithography process. When a ferroelectric material such as SBT is used, the characteristics are remarkably deteriorated. In addition, the diameter of a wafer used for manufacturing a semiconductor device has been increased year by year. The larger the size, the greater the amount of resist deposited on one wafer, and the ferroelectric capacitor during resist ashing. The deterioration of the characteristics is not negligible.
[0003]
[Problems to be solved by the invention]
Various measures have been taken in the past to prevent the deterioration of the characteristics of the ferroelectric capacitor in the interlayer insulating film deposition process, wiring formation process, or resist ashing, but the characteristics are still sufficiently prevented. The present condition is that the manufacturing method which can be established has not been established.
[0004]
Accordingly, the present invention provides a method for manufacturing a semiconductor device having a ferroelectric memory having good polarization characteristics by preventing deterioration of the polarization characteristics of the ferroelectric in the manufacturing process regardless of an increase in wafer diameter. For the purpose.
[0005]
[Means for Solving the Problems]
The inventor of this invention pays attention to processing using plasma, which is performed a plurality of times in the process of manufacturing a semiconductor device having a ferroelectric memory, particularly resist ashing, and as a result of investigating the polarization characteristics of the ferroelectric before and after that, In this resist ashing process, it was found that the polarization characteristics were significantly deteriorated. As a result of various tests, it was found that the cause was due to hydrogen generated during resist decomposition.
[0006]
According to the present invention, in a method for manufacturing a semiconductor device including a ferroelectric capacitor,
In the processing step of the semiconductor device using plasma, the ratio Z (X / Y) of the hydrogen amount X (atoms / minute) to the other element amount Y (atoms / minute) in the plasma is 6.4 × 10 6. ^-2 A method for manufacturing a semiconductor device, characterized in that processing is performed under the following conditions.
[0007]
According to the present invention, in the method for manufacturing a semiconductor device including a ferroelectric capacitor,
In the resist ashing process of the semiconductor device by plasma in the presence of oxygen, the ratio Z (X / Y) of the hydrogen amount X (atoms / minute) and the oxygen amount Y (atoms / minute) present in the plasma by resist decomposition Thus, a semiconductor device manufacturing method is obtained in which processing is performed under a condition of 0.45 or less.
[0008]
Furthermore, according to the present invention, in a method for manufacturing a semiconductor device including a ferroelectric capacitor,
During the resist ashing process of the semiconductor device using plasma in the presence of oxygen, the ratio of the emission intensity of oxygen radicals (wavelength 777.1 nm) generated in the plasma to the emission intensity of hydrogen radicals (wavelength 486.1 nm) is 1. A method for manufacturing a semiconductor device, characterized in that processing is performed under a condition of 80 or less.
[0009]
By this method, the deterioration of the polarization characteristics of the ferroelectric material in the manufacturing process can be prevented, and a semiconductor device including a ferroelectric memory having good polarization characteristics can be manufactured.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0011]
FIG. 1 shows a circuit configuration corresponding to the configuration of a ferroelectric memory according to an embodiment of the present invention.
[0012]
FIGS. 1A to 1C show a partial configuration of the ferroelectric memory, and FIG. 1D shows a circuit configuration of the ferroelectric memory. In FIG. 1 (d), one end of each of the three transistors QM1-QM3 is connected in parallel to the plate line, that is, the lower electrode 13 through a ferroelectric capacitor Ca, and the other ends of the transistors QM1-QM3 are bit bits, respectively. Connected to lines BL1-BL3. The gate electrodes of the transistors QM1-QM3 are commonly connected to the word line WL. In these connection portions, contacts described later are formed.
[0013]
A sectional view taken along cutting lines AB, CD, and GH in FIG. 1A is shown in FIG. 1B, and a sectional view taken along cutting line EF is shown in FIG. A cutting line AB indicates a portion of the ferroelectric capacitor Ca, and the ferroelectric film 12 is sandwiched between the upper electrode 11 and the lower electrode 13 in the interlayer insulating film 15. Under the interlayer insulating film 15, another interlayer insulating film 14 is formed as a plug electrode antioxidant film Pf through, for example, a SiN film, and is formed on the semiconductor substrate 10 at a position corresponding to the lower side of the ferroelectric capacitor Ca. A gate line of a transistor, that is, a word line WL formed corresponding to the formed diffusion layer is formed.
[0014]
A cutting line CD indicates a portion of the plug electrode Pw connected to the other ferroelectric capacitor Ca and the diffusion layer. A first wiring W1 and a second wiring W2 are sequentially stacked above the plug electrode Pw. For example, in FIG. 1D, this portion is a contact Co between the bit line BL1 and the transistor QM1, and the other end of the transistor QM1 is the upper electrode of the ferroelectric capacitor Ca at the leftmost end in the drawing. Is connected via a wiring W1.
[0015]
A cutting line EF cuts a portion of the ferroelectric capacitor in a direction orthogonal to the cutting line AB, and is shown in FIG. In this case, the upper electrode 11 is connected to the diffusion layer of the transistor QM1 through the plug electrode Pw by the first wiring W1 formed in the interlayer insulating film 15 below the bit line BL1 in FIG.
[0016]
The ferroelectric memory having the configuration shown in FIG. 1 is processed in a total of six resist ashing steps as shown in FIG. 2, for example, in order to remove the resist used as a mask by photolithography. The line graph shown by connecting the black circles in FIG. 2 shows the switching polarization quantity Qsw (μC / cm) of the ferroelectric capacitor Ca measured after each resist ashing using the method according to the present invention. ² It is clearly shown that there is almost no characteristic deterioration.
[0017]
In contrast to this, the switching polarization amount Qsw (μC / cm of the ferroelectric capacitor subjected to resist ashing according to the conventional method. ² ) Shows remarkable characteristic deterioration in each resist ashing, as is apparent from the line graph shown by connecting the white circles in FIG. In particular, even after the recovery oxygen annealing step (shown in FIG. 32 in the embodiment of the present invention), the characteristic deterioration is shown, but the damage cannot be recovered after this recovery oxygen annealing step. It is apparent that there is a significant problem in terms of the reliability and yield of the product, showing a significant deterioration in characteristics.
[0018]
FIG. 3 is a diagram schematically showing the configuration of an inductively coupled asher device used for plasma processing according to the present invention, particularly resist ashing, and a wafer 22 having a resist to be processed adhered to the inside of the hermetic container 21. Is placed on a grounded table 28. Above the wafer 22, a dielectric plate 23 that forms part of the container 21 is opposed across a space where plasma is generated, and an induction coil 25 is installed outside the dielectric plate 23. The induction coil 25 is connected to a high frequency power supply 24 of 13.56 MHz, for example, and the induction coil 25 is energized with a predetermined power by the AC power supply 24.
[0019]
An inlet 26 for introducing oxygen into the chamber is formed at one end of the sealed container 21, and an outlet 27 for exhaust is formed on the opposite side together with a pressure adjusting device 27a for pressure control. The outlet 27 is connected to a vacuum pump (not shown), and the inlet 26 is connected to an oxygen cylinder (not shown).
[0020]
At the time of resist ashing, when the induction coil 25 is energized by the AC power supply 24, plasma 29 is generated in the vicinity of the wafer 22 by the magnetic lines of force generated from the induction coil 25. The charged particles generated from the plasma 29 strike the resist on the wafer 22 and ashing is performed.
[0021]
Generally, a resist is a compound mainly composed of carbon, hydrogen, and oxygen, and is decomposed by plasma 29 to form a hydroxyl compound such as HO or H 2 O or hydrogen H alone.
[0022]
The inventor performs plasma processing, that is, resist ashing, using this inductively coupled asher device, the oxygen flow rate at that time, the gas pressure in the sealed container 21 adjusted by the pressure adjusting device 27a provided at the outlet 27, Various parameters such as the input power supplied from the power supply 24 and the surface temperature of the wafer 22 are changed, and how the characteristics of the ferroelectric capacitor Ca change due to the resist ashing due to the change of these parameters. investigated.
[0023]
(1) First, the relationship between the oxygen flow rate in resist ashing and the amount of switching polarization of the ferroelectric capacitor formed in the semiconductor device was examined.
[0024]
FIG. 4 shows the result. However, this switching polarization amount is shown normalized by the switching polarization amount Qsw (μC / cm 2) of the ferroelectric capacitor before the resist ashing process.
[0025]
From FIG. 4, when the oxygen flow rate is 250 sccm or less, the polarization amount becomes 0.2, and a rapid deterioration of the switching polarization amount is observed.
[0026]
On the other hand, FIG. 5 shows the relationship between the ashing rate (nm / minute) of the resist and the oxygen flow rate (sccm). FIG. 5 shows that the ashing rate increases in a quadratic function as the oxygen flow rate is increased from 200 sccm to 800 sccm.
[0027]
FIG. 6 shows the results of estimating the amount of hydrogen, carbon, and oxygen generated at the time of resist decomposition with respect to the oxygen flow rate (atoms / min) and determining the relationship between the amount of hydrogen generated from the resist and the amount of other elements and the oxygen flow rate. Shown in Here, the amount of other elements is the total of the generation amount of carbon and oxygen generation elements other than hydrogen generated at the time of resist decomposition and the oxygen gas which is a process gas introduced from the inlet 26. From the results shown in FIG. 6, as the oxygen flow rate increases, the hydrogen generation amount is less dependent on the oxygen flow rate than the other element generation amounts. In other words, by increasing the oxygen flow rate, the amount of other elements generated increases compared to the amount of hydrogen generated, so the ratio value of the two can be reduced, resulting in damage to the ferroelectric capacitor by hydrogen. It is thought that it was able to be suppressed.
[0028]
Switching ratio Z (X / Y) between hydrogen generation amount X (atoms / min) and other element generation amount Y (atoms / min) in plasma 29 generated at the time of resist ashing obtained from FIGS. 4 and 6 and switching The relationship between the polarization amounts is shown in FIG. From the figure, the value of Z is 6.40 × 10 ^-2 It was discovered that the polarization amount deterioration of the ferroelectric capacitor characteristics due to resist ashing does not occur if
[0029]
Further, as shown in FIG. 8, in the resist ashing process, the ratio Z (Y / X) of the hydrogen generation amount Y (atoms / min) and the oxygen flow rate X (atoms / min) in the plasma 29 generated at the time of resist ashing. And, as a result of investigating the relationship between the amount of switching polarization after ashing, the ratio of the amount of hydrogen generated from the resist and the oxygen flow rate of the process gas is 0.45 (= hydrogen generation amount / oxygen flow rate) or less, It has been found that resist ashing damage can be suppressed.
[0030]
As ashing conditions according to the present invention, for example, the oxygen flow rate was 800 (sccm), the gas pressure was 300 (mTorr), the input power was 1150 W, and the surface temperature of the wafer 22 was about 150 (° C.). At this time, the value of Z is 6.0 × 10 ^-2 And the value of Z in the conventional condition is 6.5 × 10 ^-2 Met.
[0031]
(2) Next, the amount of hydrogen radicals in the plasma 29 in the apparatus of FIG. 3 was examined.
[0032]
Hydrogen radicals in the plasma 29 are very reactive and are the main cause of deterioration of the ferroelectric material. The amount of hydrogen radicals is proportional to the emission intensity by plasma emission spectroscopy. FIG. 9 shows hydrogen emission intensity and oxygen emission intensity during resist ashing in this embodiment. As can be seen from FIG. 9, by increasing the oxygen flow rate under a constant gas pressure, the oxygen radicals can be increased while the hydrogen radical amount can be decreased.
FIG. 10 shows the relationship between the emission intensity of oxygen radicals (emission wavelength 777.1 nm) during ashing and the emission intensity of hydrogen radicals (emission wavelength 486.1 nm) obtained from FIGS. From the figure, it can be seen that when the ratio is 1.80 (= hydrogen emission intensity / oxygen emission intensity) or less, the deterioration of the ferroelectric characteristics due to hydrogen is suppressed. In this embodiment, for example, when the oxygen flow rate is 800 (sccm), the gas pressure is 300 (mtorr), the input power is 1150 (W), and the surface temperature of the wafer 22 is about 150 (° C.), the ratio of emission intensity is 1. 25. Further, in the case of the conventional condition, the ratio of emission intensity was 2.36.
[0033]
(3) Next, the average stay period of hydrogen atoms generated by resist ashing in the sealed container 21 of FIG. 3 was examined.
[0034]
In the plasma process, the average time of gas molecules staying in the sealed container 21 is called residence time. In order to suppress hydrogen deterioration of the ferroelectric capacitor, it is effective to shorten the residence time of hydrogen. As a result, it is possible to suppress the reduction reaction of the ferroelectric film by hydrogen and the radicalization of hydrogen.
[0035]
FIG. 11 shows the result of examining the relationship between the oxygen flow rate (sccm) and the residence time (sec) of hydrogen in resist ashing. As can be seen from FIG. 11, when the oxygen flow rate is increased from 250 (sccm) to 800 (sccm) under a constant pressure, the residence time of hydrogen is reduced from 0.105 (sec) to 0.06 (sec). We were able to.
[0036]
FIG. 12 shows the result of examining the relationship between the residence time of hydrogen and the amount of switching polarization of the ferroelectric film after the plasma treatment. FIG. 12 shows the amount of switching polarization Qsw (μC / cm before plasma treatment). ² ) Is normalized with the switching polarization amount of the ferroelectric film after the plasma treatment set to 1 when there is no deterioration. Here, the residence time of hydrogen when the switching polarization amount of the ferroelectric film after the plasma treatment is 0.8 is 0.08 (sec). It was found that can be effectively suppressed.
[0037]
For example, when the oxygen flow rate is 800 (sccm), the gas pressure is 300 (mTorr), the input power is 1150 (W), and the wafer surface temperature is about 150 (° C.), the residence time is 0.07 (sec). On the other hand, in the case of the conventional condition, it is 0.09 (sec), and it can be seen from FIG. 12 that the amount of switching polarization after the plasma processing is greatly reduced.
[0038]
(4) Next, the relationship between the hydrogen partial pressure and the amount of switching polarization in the plasma process was examined.
[0039]
Reduction of the ferroelectric film with hydrogen is caused by diffusion of hydrogen into the ferroelectric film. Therefore, the deterioration depends on the amount of hydrogen diffusing through the ferroelectric film. From Henry's law, the concentration of a substance in a solid is proportional to the partial pressure of that substance in the gas. From this, the amount of hydrogen in the ferroelectric film depends on the hydrogen partial pressure during resist ashing.
[0040]
The hydrogen partial pressure during resist ashing in the method according to the present invention is shown in FIG. As can be seen from the solid line graph in FIG. 13, the hydrogen partial pressure can be lowered by increasing the oxygen flow rate. 4 and 13 show the relationship between the hydrogen partial pressure during ashing and the amount of switching polarization. From FIG. 14, it was found that the deterioration of the ferroelectric properties is suppressed when the hydrogen partial pressure is 70 (mTorr) or less in the plasma process. For example, when the oxygen flow rate is 800 (sccm), the gas pressure is 300 (mTorr), the input power is 1150 (W), and the wafer surface temperature is about 150 (° C.), the hydrogen partial pressure is 63 (mTorr). In the case of the conventional condition, it was 72 (mTorr).
[0041]
As described above, by examining the above four items, it was possible to suppress hydrogen deterioration of the ferroelectric capacitor due to plasma treatment. In addition, it was discovered from FIG. 15 that the process condition range (process window) that does not damage the ferroelectric capacitor can be expanded with respect to the above four items by treating the substrate surface temperature at 150 ° C. or lower. . From FIG. 15, it can be seen that when the substrate surface temperature is 150 (° C.) or less, the amount of switching polarization after the ashing process is 1 for all values of the oxygen flow rate, and there is no deterioration. When the temperature rises further, the amount of switching polarization decreases in the region where the oxygen flow rate is low (100-300 sccm).
[0042]
By using the resist ashing condition according to the present invention, it is possible to finally manufacture a semiconductor device having a ferroelectric capacitor free from hydrogen degradation due to plasma processing as shown in FIG. This was clarified by comparing the hysteresis characteristics of the ferroelectric capacitor manufactured by the method of FIG. 1 with the hysteresis characteristics of the ferroelectric capacitor manufactured by the method of the present invention shown in FIG.
[0043]
Hereinafter, an example of a process for manufacturing a semiconductor device having a ferroelectric capacitor by the manufacturing method according to the present invention will be described in detail with reference to FIGS.
[0044]
First, in FIG. 17, after a transistor including a diffusion layer Df and a word line WL used as a gate is formed in an element formation region partitioned by an element isolation region on the silicon substrate 10, an interlayer insulating film 14 of a silicon oxide film is formed. It is formed to cover the entire surface of the silicon substrate 10.
[0045]
Next, as shown in FIG. 18, a photoresist PR1 is formed on the entire surface of the interlayer insulating film 14, and a photolithography method for forming a plug electrode reaching the diffusion layer Df of the transistor is formed on the photoresist PR1. To form a window M1.
[0046]
Next, as shown in FIG. 19, by using the plug formation pattern formed in the photoresist PR1, the interlayer insulating film 14 is dry-etched through the window M1 and used for the plug electrode reaching the diffusion layer Df. The contact Pc1 is opened.
[0047]
Next, as shown in FIG. 20, after depositing a barrier metal (TiN) (not shown) on the inner wall surface of the plug electrode contact Pc1, a plug electrode material film Pw is deposited on the entire surface by CVD. For example, tungsten is used as the plug electrode material.
[0048]
As shown in FIG. 21, the plug electrode material Pw deposited on the interlayer insulating film 14 is planarized using, for example, a CMP method to form the plug electrode Pw.
[0049]
Next, as shown in FIG. 22, a silicon nitride film (SiN) having a thickness of 1000 angstroms, for example, is formed on the entire surface as the antioxidant film Pf of the plug electrode Pw.
[0050]
Further, as shown in FIG. 23, an oxide film Ox having a thickness of 2000 angstroms was deposited on the antioxidant film Pf made of silicon nitride.
[0051]
Further, as shown in FIG. 24, on the oxide film Ox, a lower electrode material made of 1000 angstrom platinum Pt is used to form a ferroelectric capacitor through an adhesion material film 16 made of 100 angstrom titanium Ti. A film 13, a ferroelectric material film 12 made of PZT, and an upper electrode material film 11 made of 500 angstrom platinum Pt were sequentially deposited by sputtering. As the ferroelectric film 12, PZT (PbZr1-xTiOx) was deposited at 1500 angstroms.
[0052]
Next, as shown in FIG. 25, after the photoresist PR2 is deposited on the upper electrode material film 11, a photolithography method is performed, and the ferroelectric film 12 is formed from the lower surface of the upper electrode 11 using the photoresist PR2 as a mask. It was processed by dry etching so as to partially cover the upper surface of the substrate.
[0053]
Here, after processing the upper electrode 11 and the ferroelectric film 12, the photoresist PR2 used in the step of FIG. 25 is ashed by using the inductively coupled asher apparatus having the configuration shown in FIG. 3 in the step of FIG. The upper surface of the upper electrode 11 was exposed.
[0054]
Here, as described above, as the ashing conditions, for example, the oxygen flow rate is 200 (sccm), the gas pressure is 300 (mTorr), the input power is 1150 (W), and the wafer surface temperature is about 250 (° C.). The hysteresis characteristics of the ferroelectric capacitor in this case are as shown in FIG.
[0055]
As described above, in the case of the conventional conditions, the ferroelectric capacitor characteristics deteriorated by resist ashing. In the present invention, as described above, the ferroelectric capacitor by resist ashing, which has been clarified in the present invention. As a result of the ashing process under the condition that can avoid the damage mechanism to the characteristic, that is, the deterioration mechanism, the switching polarization amount of the already formed ferroelectric capacitor is almost all due to the ashing as apparent from the black circle plot shown at the left end of FIG. As a result, the hysteresis characteristics of the ferroelectric capacitor were very good as shown in FIG.
[0056]
Subsequently, as shown in FIG. 27, a photoresist PR3 is deposited so as to cover the entire surface of the upper electrode 11 and the ferroelectric film 12, and then photolithography is performed to perform a part of the upper electrode 11 and the ferroelectric film 12. With the photoresist PR3 used as a mask, dry etching is performed to remove the ferroelectric film 12, the lower electrode 13, and the adhesion material film 16 as shown in FIG. And a ferroelectric capacitor Ca was formed below the photoresist PR3.
[0057]
Next, after processing the lower electrode 13 and the adhesion material film 16, the resist PR3 was ashed. Ashing conditions are the same as in FIG. Also in this case, the switching polarization after ashing did not show any deterioration in characteristics as plotted by the second black circle from the left end of FIG.
[0058]
Subsequently, as shown in FIG. 30, an interlayer insulating film 15 of a silicon oxide film was deposited on the ferroelectric capacitor Ca by a plasma CVD method using TEOS as a raw material. After the interlayer insulating film 15 is deposited, the interlayer insulating film 15 is planarized by, for example, a CMP method.
[0059]
Further, as shown in FIG. 31, a photoresist PR4 is formed on the entire surface of the interlayer insulating film 15, and is formed in the same manner as the upper electrode 11 and the lower electrode 13 of the ferroelectric capacitor Ca by photolithography. A wiring contact Wc1 reaching the contact electrode 13a shown by cutting along the cutting line GH was formed by dry etching the photoresist PR4 and the interlayer insulating film 15.
[0060]
Subsequently, as shown in FIG. 32, after processing the wiring contact Wc1, the resist PR4 was ashed. The ashing conditions are the same as those in FIGS. Further, as apparent from the plot by the third black circle from the left end of FIG. 2, the deterioration of the switching polarization amount of the ferroelectric capacitor was not caused by this.
[0061]
In the state shown in FIG. 32, oxygen annealing was performed at a temperature of 650 ° C. for 1 hour to recover the dry etching damage of the ferroelectric capacitor Ca. As is apparent from the fourth black circle plot in FIG. 2, the amount of switching polarization after annealing was maintained at a level without any deterioration.
[0062]
Note that the damage recovery process by oxygen annealing may be performed a plurality of times in the process before the process of FIG. 32 as necessary. For example, it may be performed after the processing of the upper electrode 11 in FIG. 26 or after the processing of the lower electrode 13 in FIG.
[0063]
Further, as shown in FIG. 33, a photoresist PR5 is formed on the entire surface of the interlayer insulating film 15, and a plug contact Pc2 reaching the plug electrode Pw is formed by dry etching on the plug electrode Pw by photolithography. In this state, the upper electrode 11 of the ferroelectric capacitor Ca is covered with the photoresist PR5, but the upper surface of the plug electrode Pw is exposed.
[0064]
After the processing of the on-plug contact Pc2, the resist PR5 was ashed as shown in FIG. The ashing conditions are the same as those in the case of FIGS. After opening the contact Pc2 on the plug electrode Pw, for example, a tungsten plug electrode is damaged, so that oxygen recovery annealing cannot be performed. Therefore, after this step, for example, damage caused by ashing under the conventional conditions plotted with the third white circle from the right end of FIG. 2 cannot be recovered.
[0065]
On the other hand, as is apparent from the plot of the fifth black circle from the left end of FIG. 2, according to the present invention, damage due to resist ashing can be suppressed, so that no problem occurs.
[0066]
Further, as shown in FIG. 35, a first wiring layer film W1 is deposited by sputtering so as to fill the contacts Pc2 and W1c. TiN (500 angstrom) / Al (2000 angstrom) was used as the material of the wiring layer W1. In the embodiment, embedding is performed using an aluminum Al reflow technique.
[0067]
Next, as shown in FIG. 36, a photoresist PR6 is formed on the entire surface of the first wiring layer W1, and the photoresist PR6 is left only in the portions corresponding to the contacts Pc2 and W1c by a photolithography method. As shown in FIG. 37, the first wiring layer W1 was dry-etched to form the first wiring W1.
[0068]
Further, as shown in FIG. 38, the resist Pr6 was ashed after the formation of the first wiring W1. The ashing conditions are the same as those shown in FIGS. At this time, as described in the process of FIG. 34, when ashing damage is caused by the conventional conditions, oxygen recovery annealing cannot be performed after the formation of the first wiring W1, and therefore, from the second white circle plot from the right end of FIG. As is apparent, resist ashing damage is fatal for ferroelectric capacitors. However, according to the method of the present invention, there is no deterioration in characteristics as in the second black circle plot from the right end, so that the ferroelectric capacitor damage can be greatly reduced.
[0069]
Finally, as shown in FIG. 39, the second wiring W2 is formed on the first wiring W1 through the interlayer insulating film 18 through the same process as the formation of the first wiring W1 to include the ferroelectric capacitor Ca. A semiconductor device was completed. Also in this case, in the ashing of the photoresist, the conventional method receives a great deal of damage as shown by the white circle plot at the right end of FIG. 2, whereas the present invention takes some damage like a black circle even without recovery annealing. Thus, a semiconductor device having a ferroelectric capacitor with good characteristics can be obtained.
[0070]
The interlayer insulating film 18 is formed when the second wiring W2 is formed. At this time, the plasma treatment according to the present invention can be applied. When the interlayer insulating film 18 is deposited by, for example, a plasma CVD method using TEOS as a raw material, the intermediate product of the semiconductor device is exposed to an atmosphere containing hydrogen, but the plasma processing method according to the present invention is applied. For example, it does not affect the characteristics of the already formed ferroelectric capacitor.
[0071]
As described above, according to the present invention, in the manufacturing process of the semiconductor device provided with the ferroelectric capacitor, the hydrogen degradation of the ferroelectric capacitor due to the plasma treatment can be prevented from the features of the inventions of the four items (1) to (4). I was able to suppress it effectively.
[0072]
【The invention's effect】
As described in detail above, according to the present invention, in resist ashing, reduction damage due to hydrogen of a ferroelectric capacitor is prevented, and in particular, a high yield and high reliability of a ferroelectric in response to an increase in wafer size. A method for manufacturing a semiconductor device including a body capacitor can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view, a cross-sectional view, and an equivalent circuit diagram of a semiconductor device including a ferroelectric capacitor according to an embodiment of the present invention.
FIG. 2 is a characteristic diagram showing the amount of switching polarization of a ferroelectric capacitor according to the manufacturing method of the present invention in comparison with the case of manufacturing by a conventional method.
FIG. 3 is a schematic configuration diagram showing an example of an inductively coupled asher device used in the manufacturing method of the present invention.
FIG. 4 is a characteristic diagram showing a relationship between an oxygen flow rate and a switching polarization amount in resist ashing according to the present invention.
FIG. 5 is a characteristic diagram showing a relationship between an oxygen flow rate and an ashing rate according to the present invention.
FIG. 6 is a characteristic diagram showing the relationship between the oxygen flow rate and the amount of element generation according to the present invention.
FIG. 7 is a characteristic diagram showing the relationship between the amount of switching polarization, the amount of hydrogen generation, and the amount of other elements after plasma processing according to the present invention.
FIG. 8 is a characteristic diagram showing the relationship between the amount of switching polarization, the amount of hydrogen generation, and the oxygen flow rate after ashing according to the present invention.
FIG. 9 is a characteristic diagram showing the relationship between the emission intensity of hydrogen radicals and the oxygen flow rate according to the present invention.
FIG. 10 is a characteristic diagram showing the relationship between the amount of switching polarization, the hydrogen radical emission intensity, and the oxygen radical emission intensity after ashing according to the present invention.
FIG. 11 is a characteristic diagram showing the relationship between the residence time of hydrogen and the oxygen flow rate according to the present invention.
FIG. 12 is a characteristic diagram showing the relationship between the amount of switching polarization after plasma processing and the residence time of hydrogen according to the present invention.
FIG. 13 is a characteristic diagram showing the relationship between the hydrogen partial pressure and the oxygen flow rate according to the present invention.
FIG. 14 is a characteristic diagram showing a relationship between a switching polarization amount and a hydrogen partial pressure after plasma processing according to the present invention.
FIG. 15 is a characteristic diagram showing spread of a process window depending on a substrate surface temperature in ashing processing.
FIG. 16 is a characteristic diagram showing the hysteresis characteristic of a ferroelectric capacitor according to ashing conditions in comparison with the present invention.
FIG. 17 is a cross-sectional view showing an initial manufacturing step of the semiconductor device of one embodiment of the present invention;
18 is a cross-sectional view showing a step that follows the step shown in FIG.
FIG. 19 is a cross-sectional view showing a step that follows the step shown in FIG.
20 is a cross-sectional view showing a step that follows the step shown in FIG. 19. FIG.
FIG. 21 is a cross-sectional view showing a step that follows the step shown in FIG.
22 is a cross-sectional view showing a step that follows the step shown in FIG. 21. FIG.
23 is a cross-sectional view showing a step that follows the step shown in FIG. 22. FIG.
24 is a cross-sectional view showing a step that follows the step shown in FIG. 23. FIG.
25 is a cross-sectional view showing a step that follows the step shown in FIG. 24. FIG.
26 is a cross-sectional view showing a step that follows the step shown in FIG. 25. FIG.
27 is a cross-sectional view showing a step that follows the step shown in FIG. 26. FIG.
28 is a cross-sectional view showing a step that follows the step shown in FIG. 27. FIG.
29 is a cross-sectional view showing a step that follows the step shown in FIG. 28. FIG.
30 is a cross-sectional view showing a step that follows the step shown in FIG. 29. FIG.
31 is a cross-sectional view showing a step that follows the step shown in FIG. 30. FIG.
32 is a cross-sectional view showing a step that follows the step shown in FIG. 31. FIG.
33 is a cross-sectional view showing a step that follows the step shown in FIG. 32. FIG.
34 is a cross-sectional view showing a step that follows the step shown in FIG. 33. FIG.
35 is a cross-sectional view showing a step that follows the step shown in FIG. 34. FIG.
36 is a cross-sectional view showing a step that follows the step shown in FIG. 35. FIG.
FIG. 37 is a cross-sectional view showing a step that follows the step shown in FIG. 36.
38 is a cross-sectional view showing a step that follows the step shown in FIG. 37. FIG.
FIG. 39 is a cross-sectional view showing the last step following the step shown in FIG. 38;
[Explanation of symbols]
11 ... Upper electrode,
12. Ferroelectric film,
13 ... lower electrode,
Ca: Ferroelectric capacitor,
21 ... Sealed container,
22 ... wafer,
26 ... oxygen inlet,
27 ... exhaust port,
28 ... Plasma.

Claims

In a method for manufacturing a semiconductor device including a ferroelectric capacitor,
In the resist ashing process of the semiconductor device by plasma, the ratio Z (X / Y) of the amount of hydrogen X (atoms / minute) to the amount of other elements Y (atoms / minute) in the plasma is 6.4 × 10 −2 or less. A method for manufacturing a semiconductor device, characterized in that processing is performed under the following conditions.

The method of manufacturing a semiconductor device according to claim 1, wherein the temperature of the substrate of the semiconductor device during the plasma processing step is 150 ° C. or less.

2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of controlling an oxygen flow rate and a gas pressure so that a residence time of hydrogen in the plasma is 0.08 (sec) or less.

2. The method of manufacturing a semiconductor device according to claim 1, wherein a hydrogen partial pressure during the processing step is 70 (mTorr) or less.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the plasma treatment is performed at least in all resist ashing steps after the recovery oxygen annealing step.

The recovery oxygen annealing step is included a plurality of times, and the plasma treatment is performed in all resist ashing steps after the final recovery oxygen annealing step among the plurality of recovery oxygen annealing steps. Item 6. A method for manufacturing a semiconductor device according to Item 5.

In a method for manufacturing a semiconductor device including a ferroelectric capacitor,
In the resist ashing process of the semiconductor device by plasma in the presence of oxygen, the ratio Z (X / Y) of the hydrogen amount X (atoms / minute) and the oxygen amount Y (atoms / minute) present in the plasma by resist decomposition Is performed under the condition of 0.45 or less.

The method of manufacturing a semiconductor device according to claim 7, wherein the temperature of the substrate of the semiconductor device during the resist ashing step is 150 ° C. or less.

8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of controlling an oxygen flow rate and a gas pressure so that a residence time of hydrogen in the plasma is 0.08 (sec) or less.

8. The method of manufacturing a semiconductor device according to claim 7, wherein a hydrogen partial pressure during the resist ashing step is 70 (mTorr) or less.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the resist ashing is performed at least in all resist ashing steps after the recovery oxygen annealing step.

The recovery oxygen annealing step is included a plurality of times, and the resist ashing process is performed in all the resist ashing steps after the final recovery oxygen annealing step among the plurality of recovery oxygen annealing steps. Item 12. A method for manufacturing a semiconductor device according to Item 11.

In a method for manufacturing a semiconductor device including a ferroelectric capacitor,
During the resist ashing process of the semiconductor device using plasma in the presence of oxygen, the ratio of the emission intensity of oxygen radicals (wavelength 777.1 nm) generated in the plasma to the emission intensity of hydrogen radicals (wavelength 486.1 nm) is 1. A method for manufacturing a semiconductor device, wherein the processing is performed under a condition of 80 or less.

The method of manufacturing a semiconductor device according to claim 13, wherein the temperature of the substrate of the semiconductor device is 150 ° C. or less.

14. The method of manufacturing a semiconductor device according to claim 13, further comprising a step of controlling an oxygen flow rate and a gas pressure so that a residence time of hydrogen in the plasma is 0.08 (sec) or less.

14. The method of manufacturing a semiconductor device according to claim 13, wherein a hydrogen partial pressure during the resist ashing step is 70 (mTorr) or less.

14. The method of manufacturing a semiconductor device according to claim 13, wherein the resist ashing is performed at least in all resist ashing steps after the recovery oxygen annealing step.

The recovery oxygen annealing step is included a plurality of times, and the plasma treatment is performed in all resist ashing steps after the final recovery oxygen annealing step among the plurality of recovery oxygen annealing steps. Item 18. A method for manufacturing a semiconductor device according to Item 17.