JP3767431B2

JP3767431B2 - D / A converter

Info

Publication number: JP3767431B2
Application number: JP2001225962A
Authority: JP
Inventors: 寿明岩▲崎▼; 卓哉原田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-07-26
Filing date: 2001-07-26
Publication date: 2006-04-19
Anticipated expiration: 2021-07-26
Also published as: JP2003037503A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源母線間に複数の抵抗素子を接続して構成される抵抗回路を備え、入力されるｎビットのディジタルデータをＤ／Ａ変換したアナログデータを出力する抵抗ストリング型のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
この種のＤ／Ａ変換器として、特開平０８−１３０４７７号公報に開示されるものがある。この発明は、電源電位ＶＤＤ−ＧＮＤ電位間に抵抗値が等しい抵抗を複数直列接続して抵抗分圧回路を構成し、この抵抗分圧回路の各分圧点における電圧を、デコーダにより選択されたスイッチ回路を介して出力するものであり、各分圧点の中間電位近辺のスイッチ回路をトランスミッションゲート（アナログスイッチ）で構成することで、出力電圧の低下を確実に防止しながら、使用するトランジスタの数を減少させる等の効果を図るものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した発明においても、次のような欠点を生じる。Ｄ／Ａ変換器の要部であるところのデコーダは一般的に普及している構成のものにおいては、使用するＭＯＳトランジスタの数が多い。
【０００４】
この種のｎビットのディジタルデータを入力するＤ／Ａ変換器においては、ＮＯＴゲートをｎ個，ＮＡＮＤゲートを２^ｎ個用いることで構成できるが、このとき、特に、デコーダに入力するビット数が多ければ多いほど、ビット数のほぼ２の累乗に比例してＭＯＳトランジスタの個数が激増するため、このＭＯＳトランジスタ等の占有面積により回路面積の増大を招くという事情がある。
【０００５】
さらに、特開平０８−１３０４７７号公報に示される発明においては、出力電圧の低下を確実に防止し低電圧電源を用いたときでも安定した動作を行うために、中央電位付近にトランスミッションゲートを設ける構成としているが、この出力電圧の低下を防止等する構成の下で回路面積を縮小したいという要望もある。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、回路の素子数を大幅に減少させることで回路面積を縮小できる抵抗ストリング型のＤ／Ａ変換器を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載のＤ／Ａ変換器によれば、次のように作用する。すなわち、デコード手段は、ＭＳＢ側のｍビットデータをデコードする。部分Ｄ／Ａ変換部は、このデコード出力に基づいて２^ｍ個の分圧用スイッチング素子をオンオフし、電源母線間に接続された抵抗回路によって分圧電位を２^ｍ段階で出力端子に出力する。このとき、分圧電位変化手段がこの分圧電位を２^ｎ−ｍ段階で変化させることになり、２^ｎ−ｍ×２^ｍ＝２^ｎ段階のアナログデータが得られる。そして、ｍビット入力のデコード手段は、ｎビット入力のデコード手段に比較して大幅に少ない素子数で構成することができる。
【０００８】
また、従来のＤ／Ａ変換器（例えば、特開平０８−１３０４７７号公報参照）であれば、ｎビットデータをＤ／Ａ変換出力するためには単純に２^ｎ個のスイッチング素子を必要とする。これに対して、本発明によれば、部分Ｄ／Ａ変換部を構成するスイッチング素子の個数は２^ｍ個となるので、少なくとも（ｎ−ｍ＝１であれば）従来構成の１／２に削減することが可能である。従って、分圧電位変化手段を構成するために多少の回路素子を要するとしても、上述したデコード手段による削減効果と合わせて全体で必要な素子数は極めて少なくなるため、回路面積を大幅に縮小することが可能となる。
【０００９】
しかも、分圧電位変化手段として機能する短絡用スイッチング素子は、（ｎ−ｍ）ビットのディジタルデータに応じてオンオフされ、オン状態になると抵抗回路を構成する一部の抵抗素子を短絡するので、抵抗回路による分圧電位を変化させて複雑な回路構成を必要とせずに２ⁿ段階のアナログデータを得ることができる。
【００１３】
さらに、部分Ｄ／Ａ変換部は、それら２つの分圧電位変化手段の間に位置するように配置され、各抵抗値がＲである２^m個の抵抗素子によって分圧電位を出力する。分圧電位変化手段は、抵抗回路の電源側とグランド側とに夫々配置されており、各抵抗値がＲ／２^n-mである夫々２^n-m個の抵抗素子により２^n-m段階で分圧電位を変化させることになる。このとき、２つの分圧電位変化手段は、グランド側の短絡用スイッチング素子が短絡させる抵抗素子数を２^n-m個から１個まで変化させると同時に電源側の短絡用スイッチング素子が短絡させる抵抗素子数を１個から２^n-m個まで変化させる。
【００１４】
即ち、短絡用スイッチング素子が短絡させる抵抗素子数が夫々変化しても、２つの分圧電位変化手段によって抵抗回路に接続される素子数の合計は常に２^ｎ−ｍ−１個となるため、電源とグランドとの間の抵抗値は変わらない。
【００１５】
そして、ＬＳＢ側の２^ｎ−ｍビットによるデータが「１」増加するのに応じて、グランド側の分圧電位変化手段により短絡される抵抗素子数は１個減ると同時に電源側の分圧電位変化手段により短絡される抵抗素子数は１個増えるので、アナログデータとして出力される電位は、電源側及びグランド側の抵抗素子の抵抗値Ｒ／２^ｎ−ｍに応じて段階的に変化するようになる。したがって、（ｎ−ｍ）が２以上の場合にも分圧電位変化手段により分圧電位を段階的に変化させることで、デコード手段を構成する素子やその他スイッチング素子を一層削減することができる。
【００１６】
請求項２記載のＤ／Ａ変換器によれば、請求項１記載の発明において、ｎが偶数であればｍをｎ／２に設定し、ｎが奇数であればｍを（ｎ＋１）／２または（ｎ−１）／２に設定するように構成するので、（ｎ−ｍ）が２以上の場合における素子の削減効率を最大にすることができる。
【００１７】
【発明の実施の形態】
（第１実施形態）
以下本発明を、５ビット入力の直列抵抗型Ｄ／Ａ変換器に適用した場合の第１実施形態として図１ないし図４を参照して説明する。図１は、５ビット入力直列抵抗型Ｄ／Ａ変換器（以下、Ｄ／Ａ変換器と略す）１の電気的構成を示している。
このＤ／Ａ変換器１は、デコード手段としてのデコーダ２と、このデコーダ２の出力に接続されると共に夫々１６個のＮＯＴゲート３ａ〜３ｐを図示のように介して接続される１６個のアナログスイッチ４ａ〜４ｐと、分圧電位変化手段としてのｐＭＯＳトランジスタ５及びｎＭＯＳトランジスタ６と、複数の抵抗素子７，８ａ〜８ｑ，９とから構成されている。
【００１８】
デコーダ２は、５ビット（ｎビット）のディジタルデータ（ＩＮ５〜ＩＮ１）のうち上位４ビット（ｍビット）のディジタルデータＩＮ５〜ＩＮ２を入力し、１６つの出力端子Ｄ１６〜Ｄ１にデコード信号を出力するようになっており、これらのデコード出力によりＮＯＴゲート３ａ〜３ｐを介してアナログスイッチ４ａ〜４ｐのうちいずれか１つをオンするようになっている。尚、本発明における部分Ｄ／Ａ変換部１０は、ＮＯＴゲート３ａ〜３ｐ，アナログスイッチ４ａ〜４ｐおよび抵抗素子８ａ〜８ｐにより構成されている。尚、抵抗素子８ｑを含んでいてもよい。
【００１９】
抵抗素子７，８ａ〜８ｑ，９は、電源ＶＤＤ−ＧＮＤ間（電源母線間）に抵抗素子７，８ｐ，・・，８ａ，９，８ｑの順に直列に接続されており、抵抗回路１２を構成している。また、抵抗素子８ａ〜８ｑはそれぞれ同一の抵抗値Ｒに設定されており、抵抗素子７及び抵抗素子９は、抵抗素子８ａ〜８ｑの抵抗値Ｒの１／２となる同一の抵抗値Ｒ／２に設定されている。
【００２０】
短絡用スイッチング素子としてのｐＭＯＳトランジスタ５は、そのドレイン・ソースが抵抗素子７の両端に接続されており、さらに、短絡用スイッチング素子としてのｎＭＯＳトランジスタ６は、そのドレイン・ソースが抵抗素子９の両端に接続されている。ＭＯＳトランジスタ５及び６のゲートは、ディジタルデータＩＮ１（ＬＳＢ）が与えられる入力端子に接続されている。したがって、ディジタルデータＩＮ１がハイ状態（以下、「Ｈ」と称する）であれば、ＭＯＳトランジスタ６により抵抗素子９の両端が短絡されて抵抗素子７の両端は短絡されず、逆にロウ状態（以下、「Ｌ」と称する）であれば、ＭＯＳトランジスタ５により抵抗素子７の両端が短絡されて抵抗素子９の両端は短絡されない。本実施形態における分圧電位変化手段１１は、ｐＭＯＳトランジスタ５およびｎＭＯＳトランジスタ６により構成されている。
【００２１】
抵抗素子９と抵抗素子８ａとの共通接続点となる分圧点Ｔ１には、アナログスイッチ４ａを介して出力端子ＯＵＴが接続されており、デコーダ２によりアナログスイッチ４ａが選択されると、出力端子ＯＵＴの電位は分圧点Ｔ１の電位に略等しくなる。
【００２２】
同様に、抵抗素子８ａ〜８ｐよりなる直列回路の各共通接続点となる分圧点Ｔ２〜Ｔ１６には、アナログスイッチ４ｂ〜４ｐがそれぞれ接続されており、デコーダ２によりアナログスイッチ４ｂ〜４ｐのいずれかが選択されると、出力端子ＯＵＴの電位は、アナログスイッチ４ｂ〜４ｐにより選択された分圧点Ｔ２〜Ｔ１６のいずれかの電位に略等しくなる。
【００２３】
ここで、以下、このＤ／Ａ変換器１の動作原理を図４を参照して説明する。図４は、図１におけるｎＭＯＳトランジスタ６及び抵抗素子９を省略したＤ／Ａ変換器の電気的構成を示している。図４には、図１の内部構成に対応した符号を付して説明を行う。
【００２４】
抵抗素子８ａ〜８ｑ及び７の抵抗値をすべて加えた抵抗値をＡ［Ω］、抵抗素子７の抵抗値をＢ［Ω］、抵抗素子８ａ〜８ｑのそれぞれの抵抗値をＣ［Ω］とする。例えば、デコーダ２の出力端子Ｄ１６に基づいてアナログスイッチ４ｐがオンした場合において、ｐＭＯＳトランジスタ５がオン状態となり抵抗素子７の両端が短絡すると出力端子ＯＵＴに出力される電位Ｖ１は、
Ｖ１＝ＶＤＤ×（Ａ−Ｂ−Ｃ）／（Ａ−Ｂ）［Ｖ］・・（１）
となる。また、このときｐＭＯＳトランジスタ５がオフすると、出力端子ＯＵＴに出力される電位Ｖ２は、
Ｖ２＝ＶＤＤ×（Ａ−Ｂ−Ｃ）／Ａ［Ｖ］・・（２）
となる。すなわち、ディジタルデータＩＮ１の値が変化すると、分圧電位が２段階に変化する。したがって、ディジタルデータＩＮ５〜ＩＮ２の値に応じて、部分Ｄ／Ａ変換部１０の出力が分圧点Ｔ１〜Ｔ１６の分圧電位として１６段階で得られるが、ディジタルデータＩＮ１の値に応じて、この分圧電位が２段階で変化することになるので結果として、１６×２＝３２段階のアナログデータが出力されることになる。
【００２５】
以下、図１における電気的構成の作用を図２をも参照して説明する。
図２は、ディジタルデータＩＮ５〜ＩＮ１の値に応じた出力端子ＯＵＴにおける電位の変化を示している。ディジタルデータＩＮ５〜ＩＮ２がデコーダ２における入力端子Ｄ〜Ａに入力されると、その出力端子Ｄ１〜Ｄ１６の何れかの信号レベルが「Ｈ」、その他の信号レベルが「Ｌ」となり、これに対応して導通する分圧点Ｔ１〜Ｔ１６の何れかの電位が出力端子ＯＵＴに出力される。
【００２６】
この第１実施形態の作用説明においてはわかりやすくするため、ディジタルデータＩＮ５〜ＩＮ１の各ビットが全て「Ｌ」である状態（０００００Ｂ）からデータがインクリメントされ、全て「Ｈ」となる状態（１１１１１Ｂ）に向けて遷移する場合について述べる。
【００２７】
ディジタルデータＩＮ５〜ＩＮ２の各ビットが、何れも「Ｌ」であれば、デコーダ２の出力端子Ｄ１が「Ｈ」となるため、アナログスイッチ４ａがオン状態となり、分圧点Ｔ１と出力端子ＯＵＴとが導通する。また、ディジタルデータＩＮ１が「Ｌ」であり、電源側に対応するＭＯＳトランジスタ５がオフ、グランド側に対応するＭＯＳトランジスタ６がオンすると、電源側に配置されている抵抗素子７の両端は短絡されず、グランド側に配置されている抵抗素子９の両端は短絡される。
【００２８】
このとき、電源−ＧＮＤ間の抵抗素子７，８ａ〜８ｑ，９による抵抗値の合計は、（抵抗素子８ａ〜８ｑの合計抵抗値１７Ｒ）＋（抵抗素子７の抵抗値Ｒ／２）＝１７．５Ｒとなる。また、出力端子ＯＵＴに出力される分圧点Ｔ１の電位は、ＶＤＤ×（抵抗素子８ｑの抵抗値Ｒ）／１７．５Ｒ＝ＶＤＤ×２／３５［Ｖ］になる（図２，分圧点Ｔ１の欄参照）。
【００２９】
そして、ディジタルデータＩＮ５〜ＩＮ１の値がインクリメントされ、ＩＮ１が「Ｈ」になると、ＭＯＳトランジスタ５，６がそれぞれオン，オフとなり、抵抗素子７の両端は短絡され、抵抗素子９の両端は短絡されない。
【００３０】
このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、（抵抗素子９の抵抗値Ｒ／２）＋（抵抗素子８ａ〜８ｑの合計抵抗値１７Ｒ）＝１７．５Ｒとなり、ディジタルデータＩＮ５〜ＩＮ１が全て「Ｌ」のときと一致する。このとき、出力端子に出力される分圧点Ｔ１の電位は、ＶＤＤ×（抵抗素子８ｑ，９の合計抵抗値３Ｒ／２）／１７．５Ｒ＝ＶＤＤ×３／３５［Ｖ］となる（図２，分圧点Ｔ１の欄参照）。
【００３１】
ディジタルデータＩＮ５〜ＩＮ１の値がさらにインクリメントされると、デコーダ２の入力端子Ｄ〜Ａにはそれぞれ信号レベル「Ｌ」「Ｌ」「Ｌ」「Ｈ」が与えられ、ディジタルデータＩＮ１には信号レベル「Ｌ」が与えられる。このとき、デコーダ２の出力端子Ｄ２が「Ｈ」となるため、アナログスイッチ４ｂがオン状態となり、分圧点Ｔ２と出力端子ＯＵＴとが導通する。また、ＩＮ１が「Ｌ」となるため、ＭＯＳトランジスタ５，６がそれぞれオフ状態，オン状態となる。このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、上述と同様に１７．５Ｒとなり、出力端子ＯＵＴに出力される分圧点Ｔ２の電位は、ＶＤＤ×（抵抗素子８ｑ，８ａの合計抵抗値２Ｒ）／１７．５Ｒ＝ＶＤＤ×４／３５［Ｖ］となる（図２，分圧点Ｔ２の欄参照）。
【００３２】
以下同様に、ディジタルデータＩＮ５〜ＩＮ１がインクリメントされた場合でも、電源−ＧＮＤ間の抵抗値の合計は常に１７．５Ｒとなり、分圧電位を定める抵抗値はＲ／２ずつ増加する。従って、出力端子ＯＵＴより出力されるアナログデータは線形的に上昇することになる（図２参照）。
【００３３】
＜Ｄ／Ａ変換器１に要するＭＯＳトランジスタの個数の算出＞
以下、Ｄ／Ａ変換器１に要するｐチャネル型およびｎチャネル型のＭＯＳトランジスタの個数を算出する。尚、負論理で構成されるのが一般的であり、正論理で説明した本実施形態において算出した個数は参考程度となるが、この算出した計算結果を示す。
【００３４】
一般的な４ビット入力のデコーダの元となる構成を図３（ａ）に示す。また、その内部のＮＡＮＤゲートの一般的な構成を図３（ｂ）に示す。本実施形態におけるデコーダ２に要するＭＯＳトランジスタの数を、図３（ａ）に示した構成の各出力端子に、ＮＯＴゲートとなるＣＭＯＳインバータが付加される形態として算出する。このとき、Ｄ／Ａ変換器１に要するＭＯＳトランジスタの数は、

となり、総合計２３４個となる。
【００３５】
＜参考従来構成における５ビット抵抗ストリング型Ｄ／Ａ変換器に要するＭＯＳトランジスタの個数＞

となり、デコーダのみでも合計３３０個程度となる。その他にもスイッチ回路等に３２〜４０個程度のＭＯＳトランジスタを必要とする。
【００３６】
このような第１実施形態によれば、デコーダ２は、ＭＳＢ側のディジタルデータＩＮ５〜ＩＮ２をデコードし、部分Ｄ／Ａ変換部１０は電源−ＧＮＤ間に接続された抵抗回路１２を用いて分圧した電位を発生するが、この分圧電位をＭＯＳトランジスタ５，６及び抵抗７，９により２段階で変化させるように構成しているので、２^４×２＝３２段階のアナログデータの出力が得られる。
【００３７】
そして、４ビット入力のデコーダ２は、５ビット入力のデコーダに比較して大幅に少ない素子数で構成されるので、ディジタルデータＩＮ１に応じて設けられたＭＯＳトランジスタ５，６の素子数を合わせたとしても、Ｄ／Ａ変換器１全体で使用する素子数を大幅に減少させることができる。これにより、回路面積を縮小することができる。
【００３８】
さらに、ＭＯＳトランジスタ５，６に対応する２つの抵抗素子７，９の抵抗値を他の素子の１／２に設定し、ＭＯＳトランジスタ５，６の何れか一方をＬＳＢデータの値に応じてオンさせるようにしたので、出力されるアナログデータのレベルを抵抗素子７または９の端子電圧ＶＤＤ／３５を単位として段階的に変化させることができる。
【００３９】
（第２実施形態）
図５及び図６は、本発明の第２実施形態を示すもので、第１実施形態における回路構成を応用した５ビット入力直列抵抗型Ｄ／Ａ変換器の回路構成を示すものである。
５ビット入力直列抵抗型Ｄ／Ａ変換器（以下、Ｄ／Ａ変換器と略す）２１は、デコード手段としてのデコーダ２２と、デコーダ２３と、ＮＯＴゲート２４ａ〜２４ｄと、短絡用スイッチング素子としてのｐＭＯＳトランジスタ２５ａ〜２５ｄおよびｎＭＯＳトランジスタ２６ａ〜２６ｄと、電源−ＧＮＤ間に直列に接続された複数の抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄと、ＮＯＴゲート３０ａ〜３０ｈと、アナログスイッチ３１ａ〜３１ｈとから構成されている。
【００４０】
尚、分圧電位変化手段３２ａは、電源側に配置されているｐＭＯＳトランジスタ２５ａ〜２５ｄによって構成されており、分圧電位変化手段３２ｂは、グランド側に配置されているｎＭＯＳトランジスタ２６ａ〜２６ｄによって構成されている。また、部分Ｄ／Ａ変換部３３は、ＮＯＴゲート３０ａ〜３０ｈ，アナログスイッチ３１ａ〜３１ｈおよび抵抗素子２８ａ〜２８ｈから構成されている。
【００４１】
デコーダ２２は、５ビット（ｎビット）のうち上位３ビット（ｍビット）のディジタルデータＩＮ５〜ＩＮ３を８つの出力端子Ｄ８〜Ｄ１に正論理で選択的に出力するようになっている。
【００４２】
デコーダ２３は、下位２ビットのディジタルデータＩＮ２，ＩＮ１をデコードした結果をそれぞれ４つの出力端子Ｄ４〜Ｄ１を介してＮＯＴゲート２４ｄ〜２４ａ及びｎＭＯＳトランジスタ２６ｄ〜２６ａのゲートに正論理で選択的に出力するようになっている。このとき、ディジタルデータＩＮ５がＭＳＢであり、ＩＮ１がＬＳＢとなる。
【００４３】
一方、抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄは、電源−ＧＮＤ間（電源母線間）に抵抗素子２７ｄ，・・，２７ａ，２８ｈ，・・，２８ａ，２９ａ，・・，２９ｄの順で直列に接続されている。抵抗素子２７ａ〜２７ｄ及び抵抗素子２９ａ〜２９ｄは同じ値に設計されており、また、抵抗素子２８ａ〜２８ｈは同じ抵抗値Ｒに設計されている。抵抗素子２７ａ〜２７ｄ，２９ａ〜２９ｄのそれぞれの抵抗値は抵抗素子２８ａ〜２８ｈの夫々の１／４、すなわち、Ｒ／４に設定されている。
【００４４】
ＮＯＴゲート２４ａ〜２４ｄは、デコーダ２３により選択出力された論理を反転してそれぞれｐＭＯＳトランジスタ２５ａ〜２５ｄのゲートに出力するようになっている。
【００４５】
ｐＭＯＳトランジスタ２５ｄ〜２５ａのドレインは、何れも抵抗素子２７ａ及び２８ｈの共通接続点に接続されており、各トランジスタ２５ｄ〜２５ａのソースは、電源，抵抗素子２７ｄ及び２７ｃの共通接続点，抵抗素子２７ｃ及び２７ｂの共通接続点，抵抗素子２７ｂ及び２７ａの共通接続点に夫々接続されている。一方、ｎＭＯＳトランジスタ２６ａ〜２６ｄのソースは、何れもグランドに接続されており、各トランジスタ２６ａ〜２６ｄのドレインは、抵抗素子２８ａ及び２９ａ，抵抗素子２９ａ及び２９ｂ，抵抗素子２９ｂ及び２９ｃ，抵抗素子２９ｃ及び２９ｄの各共通接続点に夫々接続されている。
【００４６】
デコーダ２２の出力端子Ｄ１〜Ｄ８は、それぞれ図５に示すように直接またはＮＯＴゲート３０ａ〜３０ｈを介してアナログスイッチ３１ａ〜３１ｈの制御端子に接続されている。
【００４７】
各抵抗素子２８ａ〜２８ｈのグランド側における分圧点Ｔ１０１〜Ｔ１０８は、アナログスイッチ３１ａ〜３１ｈを介してＤ／Ａ変換器２１の出力端子ＯＵＴに接続されている。そして、デコーダ２２のデコード出力によってアナログスイッチ３１ａ〜３１ｈの何れかが選択されると、分圧点Ｔ１０１〜Ｔ１０８の何れかの電位が出力端子ＯＵＴに出力される。
【００４８】
したがって、部分Ｄ／Ａ変換部３３は、デコーダ２２の出力に基づいて、抵抗回路３４による分圧電位を８段階で出力端子ＯＵＴに出力するようになっている。尚、アナログスイッチ３１ａ〜３１ｈは、それぞれｐＭＯＳトランジスタ及びｎＭＯＳトランジスタにより構成されている。
【００４９】
以下、上述構成の作用につき、図６をも参照して説明する。
図６は、ディジタルデータＩＮ５〜ＩＮ１の値に応じた出力端子ＯＵＴにおける電位の変化を示している。ディジタルデータＩＮ２〜ＩＮ１がデコーダ２３における入力端子Ｂ〜Ａに与えられると、その出力端子Ｄ１〜Ｄ４のいずれかの信号レベルが「Ｈ」、その他の信号レベルが「Ｌ」となる。したがって、ｐＭＯＳトランジスタ２５ａ〜２５ｄとｎＭＯＳトランジスタ２６ａ〜２６ｄとの符号の添え字（ａ〜ｄ）の同じものが対でオン状態となり、その他のＭＯＳトランジスタはオフ状態となる。図６には、このときのオン状態となるＭＯＳトランジスタと出力端子ＯＵＴの電位との対応をも示している。
【００５０】
この第２実施形態においても、ディジタルデータＩＮ５〜ＩＮ１の各ビットが全て「Ｌ」である状態（０００００Ｂ）から徐々にインクリメントされ、全て「Ｈ」となる状態（１１１１１Ｂ）に向けて遷移する場合について説明する。
【００５１】
ディジタルデータＩＮ２，ＩＮ１が、何れも「Ｌ」であれば、デコーダ２３の出力端子Ｄ１が「Ｈ」となり、ＭＯＳトランジスタ２５ａ，２６ａがオン状態となる。また、ディジタルデータＩＮ５〜ＩＮ３が何れも「Ｌ」であれば、デコーダ２２の出力端子Ｄ１が「Ｈ」となり、アナログスイッチ３１ａがオン状態となる。
【００５２】
このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、（抵抗素子２７ｄ〜２７ｂの合計抵抗値３Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＝８．７５Ｒとなる。アナログスイッチ３１ａを介して出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×０Ｒ／８．７５Ｒ＝０［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５３】
そして、ディジタルデータＩＮ２，ＩＮ１の値がインクリメントされ、デコーダ２３の入力端子Ｂ，Ａに対してそれぞれ「Ｌ」，「Ｈ」として与えられると、デコーダ２３の出力端子Ｄ２が「Ｈ」となり、ＭＯＳトランジスタ２５ｂ，２６ｂがオン状態、その他がオフ状態となる。このとき、電源−ＧＮＤ間の抵抗の抵抗値の合計は、（抵抗素子２７ｄ，２７ｃの合計抵抗値２Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＋（抵抗素子２９ａの抵抗値Ｒ／４）＝８．７５Ｒとなり、ディジタルデータＩＮ５〜ＩＮ１が全て「Ｌ」のときと一致する。このとき、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａの抵抗値Ｒ／４）／８．７５Ｒ＝ＶＤＤ×１／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５４】
ディジタルデータＩＮ２，ＩＮ１の値がさらにインクリメントされ、デコーダ２３の入力端子Ｂ，Ａに対してそれぞれ「Ｈ」，「Ｌ」として入力されると、デコーダ２３の出力端子Ｄ３が「Ｈ」となり、ＭＯＳトランジスタ２５ｃ，２６ｃがオン状態、その他がオフ状態となる。このとき、電源−ＧＮＤ間の抵抗の抵抗値の合計は、（抵抗素子２７ｄの抵抗値Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＋（抵抗素子２９ａ，２９ｂの合計抵抗値２Ｒ／４）＝８．７５Ｒとなり、前述と同様に一致する。このとき、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａ，２９ｂの合計抵抗値２Ｒ／４）／８．７５Ｒ＝ＶＤＤ×２／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５５】
同様に、ディジタルデータＩＮ２，ＩＮ１の値がインクリメントされ、それぞれ「Ｈ」，「Ｈ」として入力されたときにも、ＭＯＳトランジスタ２５ｄ，２６ｄがオン状態となり、電源−ＧＮＤ間の抵抗の抵抗値の合計は８．７５Ｒとなり、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａ，２９ｂ，２９ｃの合計抵抗値３Ｒ／４）／８．７５Ｒ＝ＶＤＤ×３／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５６】
さらに、ディジタルデータＩＮ５〜ＩＮ１がインクリメントされ、ディジタルデータＩＮ５〜ＩＮ１が、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」として、デコーダ２２及び２３の入力端子にそれぞれ入力されると、デコーダ２２の出力端子Ｄ２が「Ｈ」となり、これに伴いアナログスイッチ３１ｂがオン状態となり、アナログスイッチ３１ａがオフ状態となる。また、上述と同様にＭＯＳトランジスタ２５ａ，２６ａがオン状態となる。このとき、同様に電源−ＧＮＤ間の抵抗の抵抗値の合計は８．７５Ｒとなる。アナログスイッチ３１ｂがオン状態となるので、出力端子ＯＵＴの電位は分圧点Ｔ１０２の電位に略等しくなり、ＶＤＤ×（抵抗素子２８ａの抵抗値Ｒ）／８．７５Ｒ＝ＶＤＤ×４／３５［Ｖ］となる（図６，分圧点Ｔ１０２の欄参照）。
【００５７】
このように、Ｄ／Ａ変換器２１に対して与えられるディジタルデータＩＮ５〜ＩＮ１が順次インクリメントされると、ＭＯＳトランジスタ２５ａ〜２５ｄ，２６ａ〜２６ｄのオン状態となる素子が変化して、電源−ＧＮＤ間の抵抗値は常に８．７５Ｒになると共に、分圧点の電位はＶＤＤ／３５［Ｖ］ずつ線形的に変化する。
【００５８】
また、デコーダ２２に与えられるディジタルデータＩＮ５〜ＩＮ３の値が順に増加すると、アナログスイッチ３１ａ，・・，３１ｈの順で導通する素子が遷移し、これに伴い出力端子ＯＵＴに導通する分圧点が分圧点Ｔ１０１，・・，Ｔ１０８の順に遷移する。このとき、デコーダ２３への入力データ（下位２ビット）が変化しなければ、抵抗素子２８ａ〜２８ｇの各抵抗値Ｒ単位で分圧点−ＧＮＤ間の抵抗値が段階的に増すことになり、出力電圧はＶＤＤ×４／３５［Ｖ］ずつ増すことになる。
【００５９】
まとめると、部分Ｄ／Ａ変換部３３は、５ビットデータの上位３ビット（ＩＮ５〜ＩＮ３）に基づき抵抗値がＲである８個の抵抗素子２８ｈ〜２８ａによって分圧点Ｔ１０１〜Ｔ１０８における分圧電位を出力端子ＯＵＴに出力する。また、分圧電位変化手段３２ａ，３２ｂは、下位２ビットの入力データ（ＩＮ２，ＩＮ１）に応じて、抵抗値がＲ／４である夫々４個の抵抗素子２７ａ〜２７ｄ，２９ａ〜２９ｄにより分圧電位を変化させる。
【００６０】
即ち、入力データがインクリメントされると、グランド側の分圧電位変化手段３２ｂが短絡させる抵抗素子数を４個から１個まで変化させると同時に電源側の分圧電位変化手段３２ａが短絡させる抵抗素子数を１個から４個まで変化させている。その結果、抵抗２７ａ〜２７ｄ，２９ａ〜２９ｄのうち、抵抗回路３４に実質的に接続されている素子数は常に「３」となり、分圧電位を定める抵抗値はＲ／４ずつ増加する。したがって、分圧電位を抵抗値Ｒ／４に応じて段階的に変化させることになる。
【００６１】
すなわち、ディジタルデータＩＮ５〜ＩＮ１の値が順にインクリメントされると、０［Ｖ］からＶＤＤ×３１／３５［Ｖ］までＶＤＤ×１／３５［Ｖ］単位の線形出力が得られることになる（図６参照）。
【００６２】
＜Ｄ／Ａ変換器２１の構成に要するＭＯＳトランジスタの個数＞
次に、Ｄ／Ａ変換器２１の構成に要するＭＯＳトランジスタの個数の算出結果を説明する。尚、上述と同様にデコーダ２２，２３を正論理で構成した際の個数の計算結果を示す。Ｄ／Ａ変換器２１に要するＭＯＳトランジスタの個数は、

で、総合計１４６個となる。
【００６３】
このような第２実施形態によれば、線形出力を得られる構成において、この構成に要するＭＯＳトランジスタは総合計１４６個となるため、Ｄ／Ａ変換器２１全体でさらに大幅に素子数を減少させることができる。これにより、第１実施形態の構成よりもさらに回路面積を縮小することができる。
【００６４】
５ビット入力のＤ／Ａ変換器２１に対して、３ビット入力，２ビット入力のデコーダ２２，２３を使用しているので、素子の削減効率を最大にすることができる。
【００６５】
電源−ＧＮＤ間の中央電位付近のアナログスイッチ３１ａ〜３１ｈをｐＭＯＳトランジスタ及びｎＭＯＳトランジスタから構成しているので、出力電圧の低下を確実に防止でき、また、低電圧電源を用いた場合でも安定して動作させることができる。
【００６６】
さらに、抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄによる抵抗素子数も１６個で済むため素子数を減少させることができる。
【００６７】
（他の実施形態）
上述実施形態においては、５ビット入力のＤ／Ａ変換器に適用したが、５ビット以外のＤ／Ａ変換器にも適用できる。この場合、第２実施形態のデコーダ２２に対応するデコード手段としては、ｎが偶数であればｎ／２ビット入力のデコーダを使用し、ｎが奇数であれば（ｎ−１）／２ビット入力または（ｎ＋１）／２ビット入力のデコーダを使用することが望ましい。これにより、素子の削減効率を最大にすることができる。
【００６８】
上述実施形態においては、部分Ｄ／Ａ変換部１０，３３における分圧用スイッチング素子としてアナログスイッチを用いて構成したが、ＭＯＳトランジスタで構成しても良い。
【００６９】
上述第２実施形態においては、２つのデコーダ２２，２３を用いて構成したが、特にデコーダ２３に相当するデコーダを２つ以上に分けて構成してもよい。例えば、７ビット入力のＤ／Ａ変換器を構成する場合、図５の構成に対して３ビット入力のデコーダ２２をそのまま採用し、デコーダ２３に４ビット入力のデコーダを採用する場合も考えられる。このとき、デコーダ２３に相当するものとして、２つの２ビット入力のデコーダを採用し、分圧電位変化手段３２ａ，３２ｂに相当する部分を２つの２ビット入力のデコーダに対応する形態で電源側およびグランド側にそれぞれ付加し、抵抗回路３４に相当する抵抗素子数，抵抗値を選定することで、７ビット入力のＤ／Ａ変換器を構成してもよい。これにより、さらに素子数を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す電気的構成図
【図２】出力端子における電位と分圧点との関係を示す図
【図３】（ａ）一般的なデコーダの電気的構成図、（ｂ）一般的なＮＡＮＤ回路の電気的構成図
【図４】動作原理を説明するための電気的構成図
【図５】本発明の第２実施形態を示す図１相当図
【図６】図２相当図
【符号の説明】
１はＤ／Ａ変換器、２はデコーダ（デコード手段）、４ａ〜４ｐはアナログスイッチ（分圧用スイッチング素子）、５はｐＭＯＳトランジスタ（短絡用スイッチング素子）、６はｎＭＯＳトランジスタ（短絡用スイッチング素子）、７は抵抗素子、８ａ〜８ｑは抵抗素子、９は抵抗素子、１０は部分Ｄ／Ａ変換部、１１は分圧電位変化手段、１２は抵抗回路、２１はＤ／Ａ変換器、２２はデコーダ（デコード手段）、２３はデコーダ、２５ａ〜２５ｄはｐＭＯＳトランジスタ（短絡用スイッチング素子）、２６ａ〜２６ｄはｎＭＯＳトランジスタ（短絡用スイッチング素子）、２７ａ〜２７ｄは抵抗素子、２８ａ〜２８ｈは抵抗素子、２９ａ〜２９ｄは抵抗素子、３１ａ〜３１ｈはアナログスイッチ（分圧用スイッチング素子）、３２ａは分圧電位変化手段、３２ｂは分圧電位変化手段、３３は部分Ｄ／Ａ変換部、３４は抵抗回路、ＯＵＴは出力端子である。[0001]
BACKGROUND OF THE INVENTION
The present invention includes a resistor circuit configured by connecting a plurality of resistance elements between power supply buses, and outputs a resistor string type D / A that outputs analog data obtained by D / A conversion of input n-bit digital data. Concerning the converter.
[0002]
[Prior art]
An example of this type of D / A converter is disclosed in Japanese Patent Application Laid-Open No. 08-130477. In the present invention, a resistor voltage dividing circuit is configured by connecting a plurality of resistors having the same resistance value between power supply potential VDD and GND potentials in series, and a voltage at each voltage dividing point of the resistor voltage dividing circuit is selected by a decoder. Outputs via a switch circuit. By configuring the switch circuit in the vicinity of the intermediate potential at each voltage dividing point with a transmission gate (analog switch), it is possible to reliably prevent a drop in the output voltage while preventing a drop in the output voltage. The effect of reducing the number is intended.
[0003]
[Problems to be solved by the invention]
However, the above-described invention also has the following drawbacks. The decoder which is the main part of the D / A converter has a large number of MOS transistors to be used in a general configuration.
[0004]
In this type of D / A converter for inputting n-bit digital data, n NOT gates and 2 NAND gates are provided. ⁿ However, at this time, as the number of bits input to the decoder increases, the number of MOS transistors increases dramatically in proportion to the power of almost 2 bits. There is a situation in which the circuit area increases due to the occupied area.
[0005]
Furthermore, in the invention disclosed in Japanese Patent Application Laid-Open No. 08-130477, a configuration in which a transmission gate is provided in the vicinity of the central potential in order to reliably prevent a decrease in output voltage and perform stable operation even when a low-voltage power supply is used. However, there is also a desire to reduce the circuit area under a configuration that prevents such a decrease in output voltage.
[0006]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a resistance string type D / A converter capable of reducing the circuit area by greatly reducing the number of elements of the circuit.
[0007]
[Means for Solving the Problems]
The D / A converter according to claim 1 operates as follows. That is, the decoding means decodes m-bit data on the MSB side. The partial D / A conversion unit is configured to perform 2 based on the decoded output. ^m Each of the voltage-dividing switching elements is turned on and off, and the divided potential is set to 2 by a resistor circuit connected between the power supply buses. ^m Output to the output terminal in stages. At this time, the divided potential changing means converts this divided potential to 2 ^nm Will change in stages, 2 ^nm × 2 ^m = 2 ⁿ Stage analog data is obtained. The m-bit input decoding means can be configured with a significantly smaller number of elements than the n-bit input decoding means.
[0008]
Further, in the case of a conventional D / A converter (for example, see Japanese Patent Application Laid-Open No. 08-130477), in order to output n-bit data by D / A conversion, simply 2 ⁿ Switching elements are required. On the other hand, according to the present invention, the number of switching elements constituting the partial D / A converter is 2. ^m Therefore, at least (if n−m = 1), the number can be reduced to ½ of the conventional configuration. Therefore, even if some circuit elements are required to form the divided potential changing means, the total number of elements required is extremely small in combination with the reduction effect by the decoding means described above, so that the circuit area is greatly reduced. It becomes possible.
[0009]
Moreover, The short-circuit switching element that functions as the divided potential changing means is turned on / off according to (n−m) -bit digital data, and when it is turned on, a part of the resistance elements constituting the resistance circuit is short-circuited. Without changing the divided potential due to 2 and requiring a complicated circuit configuration ⁿ Stage analog data can be obtained.
[0013]
further, The partial D / A converter is arranged so as to be positioned between the two divided potential changing means, and each resistance value is R 2 ^m Divided potential is output by the individual resistance elements. Divided potential changing means are arranged on the power supply side and the ground side of the resistance circuit, respectively, and each resistance value is R / 2. ^nm 2 each ^nm 2 by one resistive element ^nm The divided potential is changed in stages. At this time, the two divided potential changing means set the number of resistance elements to be short-circuited by the ground-side short-circuit switching element to 2 ^nm The number of resistance elements to be short-circuited by the short-circuiting switching element on the power source side at the same time is changed from one to two. ^nm Change to pieces.
[0014]
That is, even if the number of resistance elements to be short-circuited by the short-circuit switching element changes, the total number of elements connected to the resistance circuit by the two divided potential changing means is always 2. ^nm Therefore, the resistance value between the power source and the ground does not change.
[0015]
And 2 on the LSB side ^nm As the data by the bit increases by “1”, the number of resistance elements short-circuited by the divided voltage potential changing means on the ground side decreases by one and simultaneously the number of resistance elements short-circuited by the divided potential changing means on the power supply side Is increased by 1, the potential output as analog data is the resistance value R / 2 of the resistance element on the power supply side and the ground side. ^nm It will change step by step according to. Therefore, even when (nm) is 2 or more, by changing the divided potential stepwise by the divided potential changing means, the elements constituting the decoding means and other switching elements can be further reduced.
[0016]

Claim

2 According to the described D / A converter, the claims 1 In the described invention, when n is an even number, m is set to n / 2, and when n is an odd number, m is set to (n + 1) / 2 or (n-1) / 2. The element reduction efficiency when (nm) is 2 or more can be maximized.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment when the present invention is applied to a 5-bit input series resistance D / A converter will be described below with reference to FIGS. FIG. 1 shows an electrical configuration of a 5-bit input series resistance type D / A converter (hereinafter abbreviated as D / A converter) 1.
This D / A converter 1 is connected to the decoder 2 as a decoding means and the output of the

decoder

2 and 16 analog gates connected via 16 NOT gates 3a to 3p as shown in the figure. The switches 4a to 4p, the pMOS transistor 5 and the nMOS transistor 6 as the divided potential changing means, and a plurality of

resistance elements

7, 8a to 8q, 9 are configured.
[0018]
The decoder 2 inputs the upper 4 bits (m bits) of the digital data IN5 to IN2 out of the 5 bits (n bits) of the digital data (IN5 to IN1), and outputs a decode signal to the 16 output terminals D16 to D1. With these decode outputs, any one of the analog switches 4a to 4p is turned on via the NOT gates 3a to 3p. The partial D / A conversion unit 10 according to the present invention includes NOT gates 3a to 3p, analog switches 4a to 4p, and resistance elements 8a to 8p. The resistance element 8q may be included.
[0019]
The

resistance elements

7, 8 a to 8 q, 9 are connected in series in the order of the

resistance elements

7, 8 p,..., 8 a, 9, 8 q between the power supply VDD and GND (between the power supply buses), and constitute the resistance circuit 12. is doing. The resistance elements 8a to 8q are set to the same resistance value R, and the

resistance elements

7 and 9 have the same resistance value R / that is 1/2 of the resistance value R of the resistance elements 8a to 8q. 2 is set.
[0020]
The drain / source of the pMOS transistor 5 as the short-circuit switching element is connected to both ends of the resistance element 7. Further, the nMOS transistor 6 as the short-circuit switching element has the drain / source connected to both ends of the resistance element 9. It is connected to the. The gates of the

MOS transistors

5 and 6 are connected to an input terminal to which digital data IN1 (LSB) is applied. Therefore, if the digital data IN1 is in a high state (hereinafter referred to as “H”), both ends of the resistance element 9 are short-circuited by the MOS transistor 6 and both ends of the resistance element 7 are not short-circuited. , Referred to as “L”), both ends of the resistance element 7 are short-circuited by the MOS transistor 5 and both ends of the resistance element 9 are not short-circuited. The divided potential changing means 11 in this embodiment is composed of a pMOS transistor 5 and an nMOS transistor 6.
[0021]
An output terminal OUT is connected via an analog switch 4a to a voltage dividing point T1 that is a common connection point between the resistance element 9 and the resistance element 8a. When the analog switch 4a is selected by the decoder 2, the output terminal OUT The potential at OUT is substantially equal to the potential at the voltage dividing point T1.
[0022]
Similarly, analog switches 4b to 4p are respectively connected to voltage dividing points T2 to T16 which are common connection points of the series circuit composed of the resistance elements 8a to 8p, and any one of the analog switches 4b to 4p is connected by the decoder 2. Is selected, the potential of the output terminal OUT becomes substantially equal to the potential of any one of the voltage dividing points T2 to T16 selected by the analog switches 4b to 4p.
[0023]
Here, the operation principle of the D / A converter 1 will be described below with reference to FIG. FIG. 4 shows an electrical configuration of a D / A converter in which the nMOS transistor 6 and the resistance element 9 in FIG. 1 are omitted. 4 will be described with reference numerals corresponding to the internal configuration of FIG.
[0024]
The resistance value obtained by adding all the resistance values of the resistance elements 8a to 8q and 7 is A [Ω], the resistance value of the resistance element 7 is B [Ω], and the resistance values of the resistance elements 8a to 8q are C [Ω]. To do. For example, when the analog switch 4p is turned on based on the output terminal D16 of the decoder 2, when the pMOS transistor 5 is turned on and both ends of the resistance element 7 are short-circuited, the potential V1 output to the output terminal OUT is
V1 = VDD × (A-B-C) / (A-B) [V] (1)
It becomes. If the pMOS transistor 5 is turned off at this time, the potential V2 output to the output terminal OUT is
V2 = VDD × (ABC) / A [V] (2)
It becomes. That is, when the value of the digital data IN1 changes, the divided potential changes in two stages. Therefore, according to the values of the digital data IN5 to IN2, the output of the partial D / A converter 10 is obtained in 16 stages as the divided potentials of the voltage dividing points T1 to T16, but depending on the value of the digital data IN1, Since this divided potential changes in two steps, as a result, 16 × 2 = 32 steps of analog data are output.
[0025]
The operation of the electrical configuration in FIG. 1 will be described below with reference to FIG.
FIG. 2 shows a change in potential at the output terminal OUT according to the values of the digital data IN5 to IN1. When the digital data IN5 to IN2 are input to the input terminals D to A of the decoder 2, one of the output terminals D1 to D16 has a signal level of “H” and the other signal levels have “L”. Then, any potential of the voltage dividing points T1 to T16 that are conducted is output to the output terminal OUT.
[0026]
In the explanation of the operation of the first embodiment, for the sake of easy understanding, the data is incremented from the state where all the bits of the digital data IN5 to IN1 are all “L” (00000B), and the state is all “H” (11111B). The case of transitioning to will be described.
[0027]
If each bit of the digital data IN5 to IN2 is “L”, the output terminal D1 of the decoder 2 is “H”, so that the analog switch 4a is turned on, and the voltage dividing point T1 and the output terminal OUT Is conducted. When the digital data IN1 is “L”, the MOS transistor 5 corresponding to the power supply side is turned off, and the MOS transistor 6 corresponding to the ground side is turned on, both ends of the resistance element 7 arranged on the power supply side are short-circuited. Instead, both ends of the resistance element 9 arranged on the ground side are short-circuited.
[0028]
At this time, the total resistance value by the

resistance elements

7, 8a to 8q, 9 between the power supply and the GND is (total resistance value 17R of the resistance elements 8a to 8q) + (resistance value R / 2 of the resistance element 7) = 17. .5R. The potential of the voltage dividing point T1 output to the output terminal OUT is VDD × (resistance value R of the resistance element 8q) /17.5R=VDD×2/35 [V] (FIG. 2, voltage dividing point). (See column for T1).
[0029]
When the values of the digital data IN5 to IN1 are incremented and IN1 becomes “H”, the

MOS transistors

5 and 6 are turned on and off, both ends of the resistance element 7 are short-circuited, and both ends of the resistance element 9 are not short-circuited. .
[0030]
At this time, the sum of the resistance values of the resistance elements between the power supply and GND is (resistance value R / 2 of the resistance element 9) + (total resistance value 17R of the resistance elements 8a to 8q) = 17.5R, and the digital data IN5 This coincides with when all of IN1 are “L”. At this time, the potential of the voltage dividing point T1 output to the output terminal is VDD × (total resistance value 3R / 2 of the resistance elements 8q and 9) /17.5R=VDD×3/35 [V] (FIG. 2, see column of partial pressure point T1).
[0031]
When the values of the digital data IN5 to IN1 are further incremented, the signal levels “L”, “L”, “L”, and “H” are respectively given to the input terminals D to A of the decoder 2, and the signal level is applied to the digital data IN1. “L” is given. At this time, since the output terminal D2 of the decoder 2 becomes “H”, the analog switch 4b is turned on, and the voltage dividing point T2 and the output terminal OUT are brought into conduction. Further, since IN1 becomes “L”, the

MOS transistors

5 and 6 are turned off and on, respectively. At this time, the total resistance value of the resistance elements between the power supply and GND is 17.5R as described above, and the potential of the voltage dividing point T2 output to the output terminal OUT is VDD × (

resistance elements

8q and 8a. Total resistance value 2R) /17.5R=VDD×4/35 [V] (refer to FIG. 2, column of voltage dividing point T2).
[0032]
Similarly, even when the digital data IN5 to IN1 are incremented, the total resistance value between the power supply and GND is always 17.5R, and the resistance value that determines the divided potential increases by R / 2. Therefore, the analog data output from the output terminal OUT rises linearly (see FIG. 2).
[0033]
<Calculation of the number of MOS transistors required for the D / A converter 1>
Hereinafter, the number of p-channel and n-channel MOS transistors required for the D / A converter 1 is calculated. In general, it is configured by negative logic, and the number calculated in the present embodiment described in the positive logic is a reference level, and the calculated result is shown.
[0034]
FIG. 3A shows a basic configuration of a general 4-bit input decoder. FIG. 3B shows a general configuration of the NAND gate inside. The number of MOS transistors required for the decoder 2 in the present embodiment is calculated as a form in which a CMOS inverter serving as a NOT gate is added to each output terminal having the configuration shown in FIG. At this time, the number of MOS transistors required for the D / A converter 1 is

The total number is 234.
[0035]
<Reference: Number of MOS transistors required for 5-bit resistor string type D / A converter in conventional configuration>

Thus, the total number of decoders alone is about 330. In addition, about 32 to 40 MOS transistors are required for the switch circuit and the like.
[0036]
According to the first embodiment, the decoder 2 decodes the MSB side digital data IN5 to IN2, and the partial D / A converter 10 uses the resistor circuit 12 connected between the power supply and GND. Although the divided potential is generated, the divided potential is changed in two stages by the

MOS transistors

5 and 6 and the

resistors

7 and 9. ⁴ X2 = 32 levels of analog data output can be obtained.
[0037]
Since the 4-bit input decoder 2 is configured with a significantly smaller number of elements than the 5-bit input decoder, the number of elements of the

MOS transistors

5 and 6 provided in accordance with the digital data IN1 is combined. However, the number of elements used in the entire D / A converter 1 can be greatly reduced. Thereby, the circuit area can be reduced.
[0038]
Further, the resistance values of the two

resistance elements

7 and 9 corresponding to the

MOS transistors

5 and 6 are set to 1/2 of the other elements, and either one of the

MOS transistors

5 and 6 is turned on according to the value of the LSB data. Thus, the level of the analog data to be output can be changed step by step with the terminal voltage VDD / 35 of the

resistance element

7 or 9 as a unit.
[0039]
(Second Embodiment)
5 and 6 show a second embodiment of the present invention, and show a circuit configuration of a 5-bit input series resistance type D / A converter to which the circuit configuration in the first embodiment is applied.
A 5-bit input series resistance type D / A converter (hereinafter abbreviated as D / A converter) 21 includes a decoder 22 as a decoding means, a decoder 23, NOT gates 24a to 24d, and a short-circuit switching element. pMOS transistors 25a to 25d and nMOS transistors 26a to 26d, a plurality of resistance elements 27a to 27d, 28a to 28h, 29a to 29d connected in series between the power source and GND, NOT gates 30a to 30h, and an analog switch 31a To 31h.
[0040]
The divided potential changing means 32a is constituted by pMOS transistors 25a to 25d arranged on the power supply side, and the divided potential changing means 32b is constituted by nMOS transistors 26a to 26d arranged on the ground side. Has been. The partial D / A conversion unit 33 includes NOT gates 30a to 30h, analog switches 31a to 31h, and resistance elements 28a to 28h.
[0041]
The decoder 22 selectively outputs the upper 3 bits (m bits) of the digital data IN5 to IN3 among the 5 bits (n bits) to the eight output terminals D8 to D1 with positive logic.
[0042]
The decoder 23 selectively outputs the result of decoding the lower two bits of digital data IN2 and IN1 to the gates of the NOT gates 24d to 24a and the nMOS transistors 26d to 26a via the four output terminals D4 to D1, respectively. It is supposed to be. At this time, the digital data IN5 is MSB and IN1 is LSB.
[0043]
On the other hand, the resistance elements 27a to 27d, 28a to 28h, 29a to 29d are connected between the power supply and GND (between the power supply buses) of the resistance elements 27d, ..., 27a, 28h, ..., 28a, 29a, ..., 29d. They are connected in series in order. The resistance elements 27a to 27d and the resistance elements 29a to 29d are designed to have the same value, and the resistance elements 28a to 28h are designed to have the same resistance value R. The resistance values of the resistance elements 27a to 27d and 29a to 29d are set to 1/4 of the resistance elements 28a to 28h, that is, R / 4.
[0044]
The NOT gates 24a to 24d invert the logic selected and output by the decoder 23 and output the inverted logic to the gates of the pMOS transistors 25a to 25d, respectively.
[0045]
The drains of the pMOS transistors 25d to 25a are all connected to the common connection point of the resistance elements 27a and 28h. The sources of the transistors 25d to 25a are the power source, the common connection point of the

resistance elements

27d and 27c, and the resistance element 27c. And 27b, and the common connection point of the

resistance elements

27b and 27a, respectively. On the other hand, the sources of the nMOS transistors 26a to 26d are all connected to the ground, and the drains of the transistors 26a to 26d are the

resistance elements

28a and 29a, the

resistance elements

29a and 29b, the

resistance elements

29b and 29c, and the resistance element 29c. And 29d are respectively connected to the common connection points.
[0046]
As shown in FIG. 5, the output terminals D1 to D8 of the decoder 22 are connected to the control terminals of the analog switches 31a to 31h directly or via NOT gates 30a to 30h, respectively.
[0047]
The voltage dividing points T101 to T108 on the ground side of the resistance elements 28a to 28h are connected to the output terminal OUT of the D / A converter 21 via the analog switches 31a to 31h. When any one of the analog switches 31a to 31h is selected by the decode output of the decoder 22, any potential of the voltage dividing points T101 to T108 is output to the output terminal OUT.
[0048]
Therefore, the partial D / A conversion unit 33 outputs the divided potential by the resistance circuit 34 to the output terminal OUT in eight stages based on the output of the decoder 22. The analog switches 31a to 31h are each composed of a pMOS transistor and an nMOS transistor.
[0049]
The operation of the above configuration will be described below with reference to FIG.
FIG. 6 shows a change in potential at the output terminal OUT according to the values of the digital data IN5 to IN1. When the digital data IN2 to IN1 are given to the input terminals B to A in the decoder 23, the signal level of any one of the output terminals D1 to D4 becomes "H" and the other signal levels become "L". Therefore, pMOS transistors 25a to 25d and nMOS transistors 26a to 26d having the same reference numerals (a to d) are turned on in pairs, and the other MOS transistors are turned off. FIG. 6 also shows the correspondence between the MOS transistor that is turned on at this time and the potential of the output terminal OUT.
[0050]
Also in the second embodiment, a case where all the bits of the digital data IN5 to IN1 are gradually incremented from a state (00000B) in which all the bits are “L” and transition to a state (11111B) in which all the bits are “H”. explain.
[0051]
If the digital data IN2 and IN1 are both “L”, the output terminal D1 of the decoder 23 is “H”, and the

MOS transistors

25a and 26a are turned on. If the digital data IN5 to IN3 are all “L”, the output terminal D1 of the decoder 22 is “H”, and the analog switch 31a is turned on.
[0052]
At this time, the total resistance value of the resistance elements between the power supply and GND is (total resistance value 3R / 4 of resistance elements 27d to 27b) + (total resistance value 8R of resistance elements 28h to 28a) = 8.75R. . The potential of the voltage dividing point T101 output to the output terminal OUT via the analog switch 31a is VDD × 0R / 8.75R = 0 [V] (see the column of the voltage dividing point T101 in FIG. 6).
[0053]
When the values of the digital data IN2 and IN1 are incremented and given to the input terminals B and A of the decoder 23 as "L" and "H", respectively, the output terminal D2 of the decoder 23 becomes "H" and the MOS The

transistors

25b and 26b are turned on, and the others are turned off. At this time, the total resistance value of the resistance between the power source and the GND is (total resistance value 2R / 4 of the

resistance elements

27d and 27c) + (total resistance value 8R of the resistance elements 28h to 28a) + (resistance of the resistance element 29a) Value R / 4) = 8.75R, which is the same as when the digital data IN5 to IN1 are all "L". At this time, the potential of the voltage dividing point T101 output to the output terminal OUT is VDD × (resistance value R / 4 of the resistance element 29a) /8.75R=VDD×1/35 [V] (FIG. 6, (See column of partial pressure point T101).
[0054]
When the values of the digital data IN2 and IN1 are further incremented and input to the input terminals B and A of the decoder 23 as "H" and "L", respectively, the output terminal D3 of the decoder 23 becomes "H" and the MOS The

transistors

25c and 26c are turned on, and the others are turned off. At this time, the total resistance value of the resistance between the power supply and GND is (resistance value R / 4 of the resistance element 27d) + (total resistance value 8R of the resistance elements 28h to 28a) + (total resistance of the

resistance elements

29a and 29b). Value 2R / 4) = 8.75R, which is the same as described above. At this time, the potential of the voltage dividing point T101 output to the output terminal OUT is VDD × (total resistance value 2R / 4 of the

resistance elements

29a and 29b) /8.75R=VDD×2/35 [V] ( (Refer to the column of FIG. 6, partial pressure point T101).
[0055]
Similarly, when the values of the digital data IN2 and IN1 are incremented and input as “H” and “H”, respectively, the

MOS transistors

25d and 26d are turned on, and the resistance value of the resistance between the power supply and GND is set. The total is 8.75R, and the potential of the voltage dividing point T101 output to the output terminal OUT is VDD × (total resistance value 3R / 4 of the

resistance elements

29a, 29b, and 29c) /8.75R=VDD×3/35. [V] (refer to the column of the partial pressure point T101 in FIG. 6).
[0056]
Further, the digital data IN5 to IN1 are incremented, and the digital data IN5 to IN1 are input to the input terminals of the

decoders

22 and 23 as “L”, “L”, “H”, “L”, “L”, respectively. Then, the output terminal D2 of the decoder 22 becomes “H”, and accordingly, the analog switch 31b is turned on and the analog switch 31a is turned off. Similarly to the above, the

MOS transistors

25a and 26a are turned on. At this time, similarly, the total resistance value of the resistor between the power source and the GND is 8.75R. Since the analog switch 31b is turned on, the potential of the output terminal OUT is substantially equal to the potential of the voltage dividing point T102, and VDD × (resistance value R of the resistance element 28a) /8.75R=VDD×4/35 [V (See the column of the partial pressure point T102 in FIG. 6).
[0057]
As described above, when the digital data IN5 to IN1 given to the D / A converter 21 are sequentially incremented, the elements in which the MOS transistors 25a to 25d and 26a to 26d are turned on change, and the power supply -GND The resistance value between them is always 8.75R, and the potential at the voltage dividing point changes linearly by VDD / 35 [V].
[0058]
Further, when the values of the digital data IN5 to IN3 given to the decoder 22 increase in order, the elements that conduct in the order of the analog switches 31a,..., 31h transition, and accordingly, the voltage dividing point that conducts to the output terminal OUT is changed. Transition is made to the partial pressure points T101,. At this time, if the input data (lower 2 bits) to the decoder 23 does not change, the resistance value between the voltage dividing point and GND increases step by step for each resistance value R of the resistance elements 28a to 28g. The output voltage increases by VDD × 4/35 [V].
[0059]
In summary, the partial D / A conversion unit 33 uses the eight resistance elements 28h to 28a having a resistance value R based on the upper 3 bits (IN5 to IN3) of the 5-bit data to provide the voltage dividing points T101 to T108. Is output to the output terminal OUT. The divided potential changing means 32a and 32b are divided by four resistance elements 27a to 27d and 29a to 29d, each having a resistance value of R / 4, in accordance with the lower two bits of input data (IN2, IN1). The barometric potential is changed.
[0060]
That is, when the input data is incremented, the number of resistance elements to be short-circuited by the ground-side divided potential changing means 32b is changed from four to one, and at the same time, the resistance elements to be short-circuited by the power-supply-side divided potential changing means 32a The number is changed from 1 to 4. As a result, among the resistors 27a to 27d and 29a to 29d, the number of elements substantially connected to the resistor circuit 34 is always “3”, and the resistance value that determines the divided potential increases by R / 4. Therefore, the divided potential is changed stepwise according to the resistance value R / 4.
[0061]
That is, when the values of the digital data IN5 to IN1 are sequentially incremented, a linear output in units of VDD × 1/35 [V] from 0 [V] to VDD × 31/35 [V] can be obtained (FIG. 6).
[0062]
<The number of MOS transistors required for the configuration of the D / A converter 21>
Next, a calculation result of the number of MOS transistors required for the configuration of the D / A converter 21 will be described. In addition, the calculation result of the number at the time of comprising the

decoders

22 and 23 by positive logic similarly to the above is shown. The number of MOS transistors required for the D / A converter 21 is

The total is 146.
[0063]
According to the second embodiment, since the total number of MOS transistors required for this configuration is 146 in a configuration capable of obtaining a linear output, the number of elements is further greatly reduced in the entire D / A converter 21. be able to. Thereby, the circuit area can be further reduced as compared with the configuration of the first embodiment.
[0064]
Since the 3-bit input and 2-

bit input decoders

22 and 23 are used for the 5-bit input D / A converter 21, the element reduction efficiency can be maximized.
[0065]
Since the analog switches 31a to 31h in the vicinity of the central potential between the power supply and GND are composed of pMOS transistors and nMOS transistors, it is possible to reliably prevent a decrease in output voltage, and even when a low voltage power supply is used, it is stable. It can be operated.
[0066]
Furthermore, the number of resistance elements 27a to 27d, 28a to 28h, and 29a to 29d is only 16, and the number of elements can be reduced.
[0067]
(Other embodiments)
In the above-described embodiment, the present invention is applied to a D / A converter with a 5-bit input. In this case, as a decoding means corresponding to the decoder 22 of the second embodiment, an n / 2-bit input decoder is used if n is an even number, and an (n-1) / 2-bit input is used if n is an odd number. Alternatively, it is desirable to use a (n + 1) / 2-bit input decoder. Thereby, the reduction efficiency of an element can be maximized.
[0068]
In the above-described embodiment, the analog switch is used as the voltage dividing switching element in the partial D /

A conversion units

10 and 33, but it may be formed of a MOS transistor.
[0069]
In the second embodiment, the two

decoders

22 and 23 are used. However, the decoder corresponding to the decoder 23 may be divided into two or more. For example, when a 7-bit input D / A converter is configured, a 3-bit input decoder 22 may be employed as it is in the configuration of FIG. 5 and a 4-bit input decoder may be employed as the decoder 23. At this time, two 2-bit input decoders are employed as the decoder 23, and the portions corresponding to the divided potential changing means 32a and 32b are connected to the power supply side in a form corresponding to the two 2-bit input decoders. A 7-bit input D / A converter may be configured by adding to the ground side and selecting the number of resistance elements corresponding to the resistance circuit 34 and the resistance value. Thereby, the number of elements can be further reduced.
[Brief description of the drawings]
FIG. 1 is an electrical configuration diagram showing a first embodiment of the present invention.
FIG. 2 is a diagram showing a relationship between a potential at an output terminal and a voltage dividing point.
3A is an electrical configuration diagram of a general decoder, and FIG. 3B is an electrical configuration diagram of a general NAND circuit.
FIG. 4 is an electrical configuration diagram for explaining the operating principle.
FIG. 5 is a view corresponding to FIG. 1, showing a second embodiment of the present invention.
6 is a view corresponding to FIG.
[Explanation of symbols]
1 is a D / A converter, 2 is a decoder (decoding means), 4a to 4p are analog switches (voltage dividing switching elements), 5 is a pMOS transistor (short-circuit switching element), and 6 is an nMOS transistor (short-circuit switching element). , 7 is a resistance element, 8a to 8q are resistance elements, 9 is a resistance element, 10 is a partial D / A conversion unit, 11 is a divided potential changing means, 12 is a resistance circuit, 21 is a D / A converter, and 22 is Decoder (decoding means), 23 a decoder, 25a-25d are pMOS transistors (short-circuit switching elements), 26a-26d are nMOS transistors (short-circuit switching elements), 27a-27d are resistance elements, 28a-28h are resistance elements, 29a to 29d are resistance elements, 31a to 31h are analog switches (voltage dividing switching elements), and 32a is a minute element. Potential changing means, 32b is divided potential changing means, 33 parts D / A conversion unit, the resistor circuit 34, OUT denotes an output terminal.

Claims

A resistor string type D / D having a resistance circuit configured by connecting a plurality of resistance elements between power supply buses and outputting analog data obtained by D / A conversion of input n-bit (n is an integer) digital data In the A converter,
Decoding means for decoding m-bit data on the MSB side (m is an integer of 2 or more and less than n) of input data;
A partial D / A converter comprising 2 ^m voltage-dividing switching elements that are turned on and off based on the decode output of the decode means and output the divided potential divided by the resistor circuit to the output terminal; ,
A ^divided potential for changing the ^divided potential output to the output terminal by the partial D / A converter in accordance with digital data of (n−m) bits other than that given to the decoding means in 2 ^nm steps. Change means ,
The divided potential changing means are arranged on the power supply side and the ground side of the resistance circuit, respectively, and each resistance value is R / 2 ^nm ( ^nm is an integer of 2 or more) 2 ^nm resistance elements Is configured to change the divided potential, and is turned on / off in accordance with the (n−m) -bit digital data. When turned on, a part of the resistance elements constituting the resistance circuit is short-circuited. Is constituted by a short-circuit switching element arranged in
The partial D / A conversion unit is arranged so as to be positioned between the two divided potential changing means, and generates the divided potential by 2 ^m resistance elements each having a resistance value R. Configured,
The two divided potential changing means change the number of resistance elements to be short-circuited by the short-circuit switching element on the ground side from 2 ^nm to 1 according to the (n−m) -bit digital data, and simultaneously supply power D / a converter, characterized that you have been configured to change the number of resistive elements shorting switching element to short side from 1 to 2 ^nm pieces.

When n is an even number, it is set so that m = n / 2, and when n is an odd number, m = (n−1) / 2 or m = (n + 1) / 2. D / a converter according to claim 1, wherein that you set.