JP3763629B2 - Epitaxial wafer manufacturing method - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的特性が向上し、かつ製造時の歩留りも大きいエピタキシャルウェーハの製造方法に関する。
【０００２】
【従来の技術】
例えばＣＺ法により作製されたシリコンウェーハにあっては、小さく高密度の欠陥や、大きく低密度の欠陥のいずれかが存在していた。これらの欠陥は、鏡面研磨後のアンモニア系洗浄（ＳＣ−１洗浄など）において、その表面に、結晶に起因する凹みであるＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）となって現れる。
そして、この欠陥によりシリコンウェーハの電気的特性が損なわれていた。また、その結果として、シリコンウェーハの製造における歩留りが低下していた。
【０００３】
このことは、研磨後のシリコンウェーハの表面に、１０００℃前後の高温下で、シリコンのエピタキシャル層（以下、エピタキシャルをエピと略す場合がある）を、エピタキシャル成長させるエピタキシャルウェーハについても、同様であった。すなわち、このシリコンのエピタキシャル成長では、基板であるシリコンウェーハの表面の形状を倣って、エピタキシャル層の成長が行なわれる。このため、シリコンウェーハの表面にできた凹みは、エピタキシャル層の表面にも転写される。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＯＳ用エピタキシャルウェーハの場合、一般的に、シリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。ただし、これはエピタキシャル層の厚さが数μｍ程度の比較的厚いエピタキシャルウェーハで調査された結果であり、実際はどれくらいの厚さよりＣＯＰが消失するのか、明らかでなかった。
しかも、このようなＣＯＰの消失調査は、減圧下でエピタキシャル成長されるＢｉ−ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴うラッチアップ対策として、エピタキシャル層を薄膜化するという命題がある高性能ロジック用エピタキシャルウェーハに対しては、その評価がなされていなかった。
【０００５】
そこで、本願発明者らは、これらの減圧エピタキシャル成長されるＢｉ−ＣＭＯＳ用や高性能ロジック用のエピタキシャルウェーハについて、実際に評価実験を行なった。この結果、減圧下で薄膜のＳｉエピタキシャル層をエピタキシャル成長させると、前述したようにシリコンウェーハ側より表面の凹みが転写され、エピタキシャル層の表面にＣＯＰが高密度で現れることがわかった。以下、この実験データについて説明する。
【０００６】
なお、表１には、ＭＯＳ用エピタキシャルウェーハのエピタキシャル層と、Ｂｉ・ＣＭＯＳ用、ロジック用エピタキシャルウェーハの薄膜エピタキシャル層とのエピタキシャル成長条件における比較を示す。また、図６に、一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフを示す。なお、これは、同じロットのＣＺウェーハ（比抵抗ρ＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシャル成長させた結果である。
【０００７】
【表１】
図６のグラフにおいて、エピタキシャル成長前に３００〜６００（個／ウェーハ）だけカウントされたパーティクルは、単結晶シリコン基板の表面に現れたＣＯＰと考えられる。
（１）の常圧エピタキシャル成長では、エピタキシャル成長後にＣＯＰがほぼ消失しているのに対し、（２）の減圧エピタキシャル成長では、エピタキシャル層のエピタキシャル成長後に基板とほぼ同数のパーティクルがカウントされた。しかも、エピタキシャル成長後のパーティクルの９０％が、エピタキシャル成長前の単結晶基板の表面にできたパーティクルの位置と一致していた。したがって、単結晶シリコン基板側のＣＯＰは、減圧エピタキシャル成長では消失せずに残留することが明らかとなった。
【０００９】
本願発明者らは、上記課題を解決すべく、鋭意研究を重ねた結果、２μｍ未満の常圧エピタキシャル成長のエピタキシャルウェーハと、減圧エピタキシャル成長のエピタキシャルウェーハについて、ＣＯＰを消失可能なエピタキシャル成長条件を見出すことに成功し、この発明を完成するに至った。
【００１０】
【発明の目的】
この発明の目的は、エピタキシャル成長前のＨ2アニールを含むエピタキシャル成長条件を最適化することにより、エピタキシャル成長後のエピタキシャル層表面からＣＯＰを消失させたり、または、きわめて少なくし、これにより電気的特性を向上させることができ、かつ製造時の歩留りも大きなエピタキシャルウェーハの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に記載した発明は、Ｈ２ガスを１〜１０分間流しながら単結晶シリコン基板を１１５０〜１２００℃で加熱処理した後、この単結晶シリコン基板上に、シリコンからなり、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層を、その厚さが０．４μｍ〜１．０μｍとなるように、常圧下でエピタキシャル成長させたエピタキシャルウェーハの製造方法である。
【００１２】
この単結晶シリコン基板としては、例えばＣＺ法や、その他、どのような方法によって製造された単結晶シリコン基板でもよい。また、ＣＺ基板に常圧下または減圧下でシリコンをエピタキシャル成長させたものであってもよい。
常圧エピタキシャル成長されるシリコンエピタキシャル層の好ましい厚さは０．４μｍ以上であり、０．４μｍ未満では、基板側のＣＯＰがそのまま残留する。
【００１３】
エピタキシャル層の表面に生じるＣＯＰが「きわめて少ない個数存在する」とは、例えば０．１３μｍ以上の大きさのＣＯＰが１枚のウェーハ（口径６インチ）当たり５０個未満をいう。ＣＯＰが５０個を超えると製造における歩留りが低下するからである。また、このＣＯＰの個数については、測定可能なＣＯＰの大きさが０．１０μｍである場合は、これに応じた個数となる。測定機器、または、測定手法により変動することがある。
エピタキシャル層の表面に生じたＣＯＰ数の測定機器としては、周知のパーティクルカウンタなどが挙げられる。０．１３μｍとは、公知のパーティクルカウンタ「ＳＳ６２００」での測定下限値である。なお、「ＣＯＰがきわめて少ない個数で存在する」の定義と、ＣＯＰのパーティクルカウンタには周知のものが使用できるという事項については、請求項２〜請求項４においても同様である。
【００１４】
エピタキシャル成長には、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒｐｈａｓｅ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）が主として採用されている。
このＣＶＤ法によるシリコンのエピタキシャル成長は、例えばシリコンを含んだ原料ガスを、キャリアガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０００℃以上の高温に熱せられたシリコン単結晶の基板（ＣＺ法により作製）上に、原料ガスの熱分解または還元によって生成されたシリコンを析出させることで行なわれる。
【００１５】
請求項２に記載した発明は、Ｈ２ガスを１〜１０分間流しながら単結晶シリコン基板を１１５０〜１２００℃で加熱処理した後、この単結晶シリコン基板上に、シリコンからなり、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層を、その厚さが４．０μｍ〜１０μｍとなるように、減圧下でエピタキシャル成長させたエピタキシャルウェーハの製造方法である。
減圧エピタキシャル成長されるエピタキシャル層の好ましい厚さは４．０μｍ〜１０μｍである。４μｍ未満では単結晶シリコン基板でのＣＯＰが残留する。
【００１６】
減圧エピタキシャル成長されるエピタキシャル層の好ましい圧力は、２００Ｔｏｒｒ以上であり、２００Ｔｏｒｒ未満では単結晶シリコン基板表面のＣＯＰが残留する。
【００１７】
アニール時間が１〜１０分間という条件下での好ましいアニール温度は、１１５０〜１２００℃、特に好ましくは１２００℃であり、１１５０℃未満では単結晶シリコン基板のＣＯＰが減圧エピ後も残留し、１２００℃を超えると装置（例えば石英製加熱炉）のダメージが大きくなる。
また、アニール温度が１１５０〜１２００℃という条件下での好ましいアニール時間は、１〜１０分、特に好ましくは１０分であり、１分未満では単結晶シリコン基板のＣＯＰが減圧エピ後も残留し、１０分を越えると生産性が落ち、経済的でない。
【００１８】
【作用】
請求項１〜請求項２のエピタキシャルウェーハの製造方法によれば、予め作製された単結晶シリコン基板上にエピタキシャル層を、厚さ０．４μｍ〜１．０μｍで常圧エピタキシャル成長する。また、厚さ４．０μｍ〜１０μｍ、減圧下でエピタキシャル成長する。また、これらの常圧、減圧エピタキシャル成長の前処理として、Ｈ2ガスを１１５０〜１２００℃で１〜１０分間流しながら単結晶シリコン基板をＨ2アニールする。
これにより、薄膜エピタキシャルウェーハの作製後にパーティクルカウンタでカウントされるエピタキシャル層表面のＣＯＰを無くせるか、きわめて少なくすることができる（５０個／Ｗ）。したがって、エピタキシャル層表面のＣＯＰを原因とした不具合が解消され、薄膜エピタキシャルウェーハの電気的特性の向上や、製造時の歩留りを高くすることができる。
【００１９】
このように、請求項１においてＣＯＰが消失されたり低減されるのは、エピタキシャル層の厚さを０．４μｍ以上とした常圧下でのシリコンのエピタキシャル成長を行なうと、単結晶シリコン基板表面のＣＯＰが積層されたシリコンにより埋まるからと考えられる。
また、請求項２においてＣＯＰが消失または低減するのは、減圧下でのエピタキシャル成長により、４μｍ以上の厚さのエピタキシャル層を単結晶シリコン基板上に形成すると、その基板表面のＣＯＰが埋まるからである。
【００２０】
さらに、単結晶シリコン基板表面に減圧下でエピタキシャル成長を行うと、反応副生成物（Ｃｌ、Ｈ等）のパージが不十分となり、異方性の成長傾向が強くなる。その結果、単結晶シリコン基板表面のＣＯＰの凹みがエピタキシャル層で埋まりやすくなるからである。
さらにまた、Ｈ2アニールの条件として１１５０〜１２００℃で１〜１０分間だけＨ2ガスを、単結晶シリコン基板表面に流すと、その表面のＣＯＰが埋まるので、エピ後にＣＯＰが残留しなくなるからである。
【００２１】
【発明の実施の形態】
以下に実施例を挙げてこの発明をより具体的に説明する。
〈実施例１〉
ＣＺ法によるシリコン単結晶の引き上げ工程において、引き上げ速度０．９ｍｍ／分で引き上げられた高抵抗のシリコン単結晶をブロック切断、ウェーハ切断、面取り、機械化学的研磨などを施して６２５μｍの単結晶シリコン基板（６インチ）を得た。これに、Ｈ2アニール条件として１１５０℃×１分間、圧力は常圧、ソースガスとしてＴＣＳ（ＳｉＨＣｌ3）を用い、エピタキシャル成長速度１．１μｍ／分、エピタキシャル成長温度１１３５℃により、それぞれ厚さが異なるエピタキシャル層をエピタキシャル成長させた。
その後、テンコール株式会社製の高感度のパーティクルカウンタである「ＳＳ６２００」により、直径０．１３μｍを超えるパーティクル数をカウントした。この０．１３μｍがこの装置でヘイズの影響を受けずに現在確認できる最も小さいパーティクルである。
【００２２】
その結果を、図１の常圧エピタキシャル成長におけるエピタキシャル層の厚さとエピタキシャル後のパーティクル数との関係を表すグラフに示す。
同図より明らかなように、常圧でエピタキシャル成長した場合、エピタキシャル層の厚さ０．４μｍを境にして、エピタキシャル層の厚さが厚くなればパーティクル数がきわめて少なくなり、薄くなればパーティクル数が急増した。
常圧エピタキシャル成長されるエピタキシャル層の厚さを０．４μｍ以上とすることにより、エピタキシャル層表面のＣＯＰが低減される。よって、このＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ消失され、エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。
【００２３】
〈実施例２〉
実施例１と同じ条件で得られた単結晶シリコン基板に、Ｈ2アニール条件として１０８０℃×１分間、圧力は８０Ｔｏｒｒ、ソースガスとしてＤＣＳ（ＳｉＨ2Ｃｌ2）を用い、エピタキシャル成長速度０．７μｍ／分、エピタキシャル成長温度１０８０℃により、それぞれ厚さが異なるエピタキシャル層をエピタキシャル成長させた。
その後、パーティクルカウンタ「ＳＳ６２００」により、直径０．１３μｍを超えるパーティクル数をカウントした。
結果を、図２のエピタキシャル層の厚さと減圧エピタキシャル成長後のパーティクル数との関係を表すグラフに示す。
【００２４】
このグラフより明らかなように、減圧下でエピタキシャル成長した場合には、４μｍ以上のエピタキシャル層の厚さになると、直径０．１３μｍを超えるパーティクルがほとんどないのに比べ、４μｍ未満では薄くなるほどパーティクル数が激増した。
このように、図２において、減圧エピタキシャル成長されるエピタキシャル層の厚さを４μｍ以上とすることで、エピタキシャル層表面のＣＯＰが低減されることが判明した。その結果、このＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ解消され、エピタキシャルウェーハとしての電気的特性が向上し、かつ製造時の歩留りも大きくなる。
【００２５】
〈実施例３〉
実施例１と同じ条件で得られた単結晶シリコン基板に、Ｈ2アニール条件として１１５０℃×１分間、ソースガスとしてＤＣＳを用い、エピタキシャル成長速度０．７μｍ／分、エピタキシャル成長温度１０８０℃により、厚さ１μｍのエピタキシャル層をエピタキシャル成長させた。その圧力を種々変化させた。
その後、「ＳＳ６２００」により直径０．１３μｍを超えるパーティクル数をカウントした。
【００２６】
結果を、図３の圧力と減圧エピタキシャル成長後のパーティクル数との関係を表すグラフに示す。
同図より明らかなように、減圧下でエピタキシャル成長した場合には、２００Ｔｏｒｒ以上の圧力になると、直径０．１３μｍを超えるパーティクルがきわめて少なくなるのに比べ、２００Ｔｏｒｒより小さい減圧状態となったところで、パーティクル数が激増することがわかった。
このように減圧エピタキシャル成長時の圧力を２００Ｔｏｒｒ以上とすることで、上記各実施例と同様に、ＣＯＰが低減される。その結果、前記単結晶シリコン基板の欠陥がほぼ消失され、エピタキシャルウェーハの電気特性が向上し、かつ製造時の歩留りも大きくなる。
【００２７】
〈実施例４〉
実施例１と同じ条件で得られた単結晶シリコン基板に、Ｈ2アニール条件としてアニール時間が１分間、その温度を変化させ、さらに、圧力は８０Ｔｏｒｒ、ソースガスとしてＤＣＳを用い、エピタキシャル成長速度０．７μｍ／分、エピタキシャル成長温度１０８０℃により、厚さ１μｍのエピタキシャル層をエピタキシャル成長させた。その後、「ＳＳ６２００」を用いて、直径０．１３μｍを超えるパーティクル数をカウントした。
【００２８】
結果を、図４のアニール時間が１分間におけるＨ2アニール温度と、パーティクル数との関係を表すグラフに示す。
同図より明らかなように、アニール時間が１分間の場合、アニール温度は１１５０℃より高くなるとパーティクル数がきわめて少なくなり、１１５０℃以下では温度が低下するにつれて、パーティクル数が増加した。
このように、図４において、Ｈ2アニールのアニール温度を１１５０℃より高くすることで、同様に、単結晶シリコン基板の欠陥がほぼ消失され、エピタキシャルウェーハの電気特性が向上し、かつ製造時の歩留りも大きくなった。
【００２９】
〈実施例５〉
実施例１と同じ条件で得られた単結晶シリコン基板に、Ｈ2アニール条件としてアニール温度が１１５０℃としその時間を変化させ、さらに、圧力は８０Ｔｏｒｒ、ソースガスとしてＤＣＳを用い、エピタキシャル成長速度０．７μｍ／分により、厚さ１μｍのエピタキシャル層をエピタキシャル成長させた。その後、「ＳＳ６２００」を用いて、直径０．１３μｍを超えるパーティクル数をカウントした。
【００３０】
結果を、図５のアニール温度１１５０℃におけるＨ2アニール時間と、パーティクル数との関係を表すグラフに示す。
同図より明らかなように、アニール温度が１１５０℃の場合、アニール時間が１分より長くなるとパーティクル数がきわめて少なくなり、１分以下では時間が短くなるにつれて、パーティクル数が急増した。
このように、Ｈ2アニールのアニール時間を１分間より長くすることで、同様に、単結晶シリコン基板の欠陥がほぼ消失され、エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなった。
【００３１】
【発明の効果】
この発明のエピタキシャルウェーハの製造方法によれば、単結晶シリコン基板上へのエピタキシャル層の形成を、（１）前処理としてのＨ2アニールを１１５０〜１２００℃、１〜１０分間で行ない、厚さ０．４μｍ以上で常圧エピタキシャル成長したので、または、（２）減圧エピの前処理としてのＨ2アニールを１１５０〜１２００℃、１〜１０分間で行ない、２００Ｔｏｒｒ以上の減圧下で厚さ４．０μｍ〜１０μｍで減圧エピタキシャル成長したので、積層されたエピタキシャル層の表面からＣＯＰを消失させることができるか、または、その数（０．３個／ｃｍ ２ 以下）をきわめて少なくすることができる。これにより、薄膜エピタキシャルウェーハの電気的特性を向上させることができ、かつ製造時の歩留りも大きくなる。
【図面の簡単な説明】
【図１】この発明の実施例に係る常圧エピタキシャル成長におけるエピタキシャル層の厚さとエピタキシャル成長後のパーティクル数との関係を表すグラフである。
【図２】この発明の実施例に係るエピタキシャル層の厚さと減圧エピタキシャル成長後のパーティクル数との関係を表すグラフである。
【図３】この発明の実施例に係るエピ圧力と減圧エピタキシャル成長後のパーティクル数との関係を表すグラフである。
【図４】この発明の実施例に係るアニール時間が１分間におけるアニール温度と、パーティクル数との関係を表すグラフである。
【図５】この発明の実施例に係るアニール温度１１５０℃におけるアニール時間と、パーティクル数との関係を表すグラフである。
【図６】一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an epitaxial wafer having improved electrical characteristics and a high yield during manufacturing.
[0002]
[Prior art]
For example, in a silicon wafer manufactured by the CZ method, either small and high density defects or large and low density defects existed. These defects appear as COP (Crystal Originated Particle) which is a dent resulting from a crystal on the surface of ammonia-based cleaning (SC-1 cleaning or the like) after mirror polishing.
This defect has impaired the electrical characteristics of the silicon wafer. As a result, the yield in the production of silicon wafers has been reduced.
[0003]
The same applies to an epitaxial wafer in which a silicon epitaxial layer (hereinafter, epitaxial is sometimes abbreviated as epi) is epitaxially grown on a polished silicon wafer surface at a high temperature of about 1000 ° C. . That is, in this epitaxial growth of silicon, an epitaxial layer is grown following the shape of the surface of a silicon wafer as a substrate. For this reason, the dent made on the surface of the silicon wafer is also transferred to the surface of the epitaxial layer.
[0004]
[Problems to be solved by the invention]
By the way, in the case of an epitaxial wafer for MOS, it is generally known that COP hardly remains on the surface of the epitaxial layer when the epitaxial layer is epitaxially grown on the surface of the silicon wafer with a thickness of 2 μm or more. However, this is the result of investigation on a relatively thick epitaxial wafer having an epitaxial layer thickness of about several μm, and it was not clear from what thickness the COP disappeared.
In addition, the investigation of the disappearance of such COP is performed for epitaxial wafers for Bi-CMOS that are epitaxially grown under reduced pressure, and for high-performance logic epitaxials that have the proposition of thinning the epitaxial layer as a countermeasure for latch-up due to high integration. The wafer has not been evaluated.
[0005]
Therefore, the inventors of the present application actually conducted an evaluation experiment on these epitaxial wafers for Bi-CMOS and high-performance logic that are epitaxially grown under reduced pressure. As a result, it was found that when the thin Si epitaxial layer was epitaxially grown under reduced pressure, the dents on the surface were transferred from the silicon wafer side as described above, and COP appeared at a high density on the surface of the epitaxial layer. The experimental data will be described below.
[0006]
Table 1 shows a comparison in epitaxial growth conditions between the epitaxial layer of the MOS epitaxial wafer and the thin-film epitaxial layer of the Bi / CMOS epitaxial wafer. FIG. 6 is a graph showing a comparison between general atmospheric epitaxial growth and reduced pressure epitaxial growth. This is a result of epitaxial growth of CZ wafers (specific resistance ρ = 10 Ωcm) of the same lot under different conditions shown in Table 1.
[0007]
[Table 1]
In the graph of FIG. 6, particles counted by 300 to 600 (pieces / wafer) before epitaxial growth are considered to be COPs appearing on the surface of the single crystal silicon substrate.
In the atmospheric pressure epitaxial growth of (1), COP almost disappeared after the epitaxial growth, whereas in the reduced pressure epitaxial growth of (2), almost the same number of particles as the substrate were counted after the epitaxial growth of the epitaxial layer. Moreover, 90% of the particles after the epitaxial growth coincided with the positions of the particles formed on the surface of the single crystal substrate before the epitaxial growth. Therefore, it has been clarified that the COP on the single crystal silicon substrate side remains without being lost in the low-pressure epitaxial growth.
[0009]
As a result of intensive studies to solve the above-mentioned problems, the inventors of the present application succeeded in finding an epitaxial growth condition capable of eliminating COP in an atmospheric wafer having an atmospheric pressure of less than 2 μm and an epitaxial wafer having a low pressure epitaxial growth of less than 2 μm. The present invention has been completed.
[0010]
OBJECT OF THE INVENTION
It is an object of the present invention to eliminate or extremely reduce COP from the surface of an epitaxial layer after epitaxial growth by optimizing epitaxial growth conditions including H 2 annealing before epitaxial growth, thereby improving electrical characteristics. An object of the present invention is to provide a method for manufacturing an epitaxial wafer which can be manufactured and has a high yield in manufacturing.
[0011]
[Means for Solving the Problems]
In the first aspect of the present invention, after the single crystal silicon substrate is heated at 1150 to 1200 ° C. while flowing H 2 gas for 1 to 10 minutes, the single crystal silicon substrate is made of silicon and has a thickness of 0.13 μm or more. An epitaxial layer having a COP of the size of not present on its surface or existing at 0.3 pieces / cm 2 or less under normal pressure so that its thickness becomes 0.4 μm to 1.0 μm. It is a manufacturing method of an epitaxial wafer grown epitaxially.
[0012]
The single crystal silicon substrate may be a single crystal silicon substrate manufactured by, for example, the CZ method or any other method. Further, silicon may be epitaxially grown on the CZ substrate under normal pressure or reduced pressure.
The preferred thickness of the silicon epitaxial layer grown at atmospheric pressure is 0.4 μm or more. If it is less than 0.4 μm, the COP on the substrate side remains as it is.
[0013]
“There is a very small number of COPs” generated on the surface of the epitaxial layer means, for example, that there are less than 50 COPs having a size of 0.13 μm or more per wafer (diameter 6 inches). This is because when the number of COPs exceeds 50, the production yield decreases. Further, the number of COPs is a number corresponding to this when the measurable size of COP is 0.10 μm. May vary depending on measurement equipment or measurement technique.
As a measuring device for the number of COPs generated on the surface of the epitaxial layer, a well-known particle counter or the like can be cited. 0.13 μm is a measurement lower limit value with a known particle counter “SS6200”. Note that the definition of “there is a very small number of COPs” and the fact that a known COP particle counter can be used are the same in claims 2 to 4.
[0014]
For the epitaxial growth, a chemical vapor deposition (CVD) method is mainly employed.
The epitaxial growth of silicon by this CVD method is performed, for example, by introducing a raw material gas containing silicon into a reaction furnace together with a carrier gas (usually H 2 gas) and heating it to a high temperature of 1000 ° C. or higher (CZ This is carried out by depositing silicon produced by thermal decomposition or reduction of the source gas.
[0015]
In the invention described in claim 2, after the single crystal silicon substrate is heat-treated at 1150 to 1200 ° C. while flowing H 2 gas for 1 to 10 minutes, the single crystal silicon substrate is made of silicon and has a thickness of 0.13 μm or more. An epitaxial layer having no COP of the size of 0.3 mm / cm 2 on its surface is epitaxially grown under reduced pressure so that its thickness is 4.0 μm to 10 μm. An epitaxial wafer manufacturing method.
The preferred thickness of the epitaxial layer grown under reduced pressure is 4.0 μm to 10 μm. If the thickness is less than 4 μm, COP in the single crystal silicon substrate remains.
[0016]
The preferable pressure of the epitaxial layer grown under reduced pressure is 200 Torr or more, and COP on the surface of the single crystal silicon substrate remains below 200 Torr.
[0017]
The preferable annealing temperature under the condition that the annealing time is 1 to 10 minutes is 1150 to 1200 ° C., particularly preferably 1200 ° C. When the annealing temperature is less than 1150 ° C., the COP of the single crystal silicon substrate remains after the low pressure epitaxy, and 1200 ° C. Exceeding this increases the damage to the apparatus (for example, a quartz heating furnace).
Further, the preferable annealing time under the condition that the annealing temperature is 1150 to 1200 ° C. is 1 to 10 minutes, particularly preferably 10 minutes. In less than 1 minute, the COP of the single crystal silicon substrate remains after the low pressure epitaxy, If it exceeds 10 minutes, productivity will drop and it will not be economical.
[0018]
[Action]
According to the epitaxial wafer manufacturing method of the first or second aspect, the epitaxial layer is grown at atmospheric pressure with a thickness of 0.4 μm to 1.0 μm on a single crystal silicon substrate prepared in advance. Also, the thickness is 4.0 μm to 10 μm and epitaxial growth is performed under reduced pressure . In addition, as a pretreatment for these normal pressure and low pressure epitaxial growth, the single crystal silicon substrate is subjected to H 2 annealing while flowing H 2 gas at 1150 to 1200 ° C. for 1 to 10 minutes.
Thereby, the COP on the surface of the epitaxial layer counted by the particle counter after the production of the thin film epitaxial wafer can be eliminated or extremely reduced (50 / W). Therefore, the problems caused by the COP on the surface of the epitaxial layer are eliminated, and the electrical characteristics of the thin film epitaxial wafer can be improved and the production yield can be increased.
[0019]
As described above, the COP disappears or is reduced in the first aspect when the epitaxial growth of silicon under normal pressure with the thickness of the epitaxial layer being 0.4 μm or more is performed. It is thought that it is filled with the laminated silicon.
The reason why COP disappears or decreases in claim 2 is that when an epitaxial layer having a thickness of 4 μm or more is formed on a single crystal silicon substrate by epitaxial growth under reduced pressure, the COP on the substrate surface is buried. .
[0020]
Furthermore, when epitaxial growth is performed on the surface of the single crystal silicon substrate under reduced pressure , purge of reaction byproducts (Cl, H, etc.) becomes insufficient, and the anisotropic growth tendency becomes strong. As a result, the COP depression on the surface of the single crystal silicon substrate is easily filled with the epitaxial layer.
In addition, only the H 2 gas for 1 to 10 minutes at 1150 to 1200 ° C. As a condition of H 2 annealing, is flowed to the single crystal silicon substrate surface, the COP of the surface are filled, because COP will not remain after epi is there.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described more specifically with reference to the following examples.
<Example 1>
In the step of pulling a silicon single crystal by the CZ method, a high resistance silicon single crystal pulled at a pulling rate of 0.9 mm / min is subjected to block cutting, wafer cutting, chamfering, mechanical chemical polishing, etc., and 625 μm single crystal silicon A substrate (6 inches) was obtained. For this, 1150 ° C. × 1 minute as an H 2 annealing condition, normal pressure, TCS (SiHCl 3 ) as a source gas, an epitaxial growth rate of 1.1 μm / min, and an epitaxial growth temperature of 1135 ° C. have different thicknesses. The layer was grown epitaxially.
Thereafter, the number of particles exceeding a diameter of 0.13 μm was counted by “SS6200” which is a highly sensitive particle counter manufactured by Tencor Corporation. This 0.13 μm is the smallest particle that can be confirmed at present without being affected by haze.
[0022]
The result is shown in the graph showing the relationship between the thickness of the epitaxial layer and the number of particles after epitaxial in the atmospheric pressure epitaxial growth of FIG.
As is clear from the figure, when the epitaxial growth is performed at normal pressure, the number of particles becomes extremely small as the thickness of the epitaxial layer becomes thicker, with the thickness of the epitaxial layer being 0.4 μm as a boundary. Soared.
By setting the thickness of the epitaxial layer grown at atmospheric pressure to 0.4 μm or more, the COP on the surface of the epitaxial layer is reduced. Therefore, the defects of the single crystal silicon substrate due to the COP are almost eliminated, the electrical characteristics of the epitaxial wafer are improved, and the manufacturing yield is increased.
[0023]
<Example 2>
A single crystal silicon substrate obtained under the same conditions as in Example 1 was subjected to an H 2 annealing condition of 1080 ° C. × 1 minute, a pressure of 80 Torr, a source gas of DCS (SiH 2 Cl 2 ), and an epitaxial growth rate of 0.7 μm / Epitaxial layers having different thicknesses were epitaxially grown at an epitaxial growth temperature of 1080 ° C.
Thereafter, the number of particles having a diameter exceeding 0.13 μm was counted by a particle counter “SS6200”.
The results are shown in a graph showing the relationship between the thickness of the epitaxial layer in FIG. 2 and the number of particles after reduced-pressure epitaxial growth.
[0024]
As is apparent from this graph, when epitaxial growth is performed under reduced pressure, when the thickness of the epitaxial layer is 4 μm or more, the number of particles becomes smaller as the thickness is less than 4 μm, compared to few particles exceeding 0.13 μm in diameter. It increased dramatically.
As described above, in FIG. 2, it was found that the COP on the surface of the epitaxial layer is reduced by setting the thickness of the epitaxial layer to be epitaxially grown under reduced pressure to 4 μm or more. As a result, the defects of the single crystal silicon substrate caused by the COP are almost eliminated, the electrical characteristics as an epitaxial wafer are improved, and the manufacturing yield is increased.
[0025]
<Example 3>
The thickness of the single crystal silicon substrate obtained under the same conditions as in Example 1 was 1150 ° C. × 1 minute as the H 2 annealing condition, DCS was used as the source gas, the epitaxial growth rate was 0.7 μm / min, and the epitaxial growth temperature was 1080 ° C. A 1 μm epitaxial layer was epitaxially grown. The pressure was changed variously.
Thereafter, the number of particles exceeding 0.13 μm in diameter was counted by “SS6200”.
[0026]
The results are shown in a graph showing the relationship between the pressure in FIG. 3 and the number of particles after reduced-pressure epitaxial growth.
As is clear from the figure, when the epitaxial growth is performed under reduced pressure, when the pressure exceeds 200 Torr, the number of particles exceeding the diameter of 0.13 μm is extremely small. It turns out that the number increases dramatically.
As described above, by setting the pressure during the low-pressure epitaxial growth to 200 Torr or more, the COP is reduced as in the above embodiments. As a result, the defects of the single crystal silicon substrate are almost eliminated, the electrical characteristics of the epitaxial wafer are improved, and the manufacturing yield is increased.
[0027]
<Example 4>
A single crystal silicon substrate obtained under the same conditions as in Example 1 was subjected to an annealing time of 1 minute as an H 2 annealing condition, and the temperature was changed to 80 Torr, DCS was used as a source gas, and an epitaxial growth rate of 0. An epitaxial layer having a thickness of 1 μm was epitaxially grown at an epitaxial growth temperature of 1080 ° C. at 7 μm / min. Thereafter, using “SS6200”, the number of particles having a diameter exceeding 0.13 μm was counted.
[0028]
The results are shown in a graph showing the relationship between the H 2 annealing temperature when the annealing time is 1 minute and the number of particles in FIG.
As is apparent from the figure, when the annealing time is 1 minute, the number of particles is extremely reduced when the annealing temperature is higher than 1150 ° C., and the number of particles is increased as the temperature is decreased below 1150 ° C.
As described above, in FIG. 4, by setting the annealing temperature of H 2 annealing higher than 1150 ° C., the defects of the single crystal silicon substrate are almost eliminated, the electrical characteristics of the epitaxial wafer are improved, and the manufacturing process is performed. The yield has also increased.
[0029]
<Example 5>
The single crystal silicon substrate obtained under the same conditions as in Example 1 was subjected to an annealing temperature of 1150 ° C. as the H 2 annealing condition and the time was changed. Further, the pressure was 80 Torr, DCS was used as the source gas, An epitaxial layer having a thickness of 1 μm was epitaxially grown at 7 μm / min. Thereafter, using “SS6200”, the number of particles having a diameter exceeding 0.13 μm was counted.
[0030]
The results are shown in a graph showing the relationship between the H 2 annealing time at the annealing temperature of 1150 ° C. and the number of particles in FIG.
As is clear from the figure, when the annealing temperature is 1150 ° C., the number of particles is extremely reduced when the annealing time is longer than 1 minute, and the number of particles rapidly increases as the time is shorter after 1 minute.
Thus, by making the annealing time of H 2 annealing longer than 1 minute, the defects of the single crystal silicon substrate are almost eliminated, the electrical characteristics of the epitaxial wafer are improved, and the manufacturing yield is also increased. became.
[0031]
【The invention's effect】
According to the method for producing an epitaxial wafer of the present invention, the epitaxial layer is formed on the single crystal silicon substrate by (1) H 2 annealing as a pretreatment at 1150 to 1200 ° C. for 1 to 10 minutes. Since normal-pressure epitaxial growth was performed at 0.4 μm or more, or (2) H 2 annealing as pretreatment for low-pressure epi was performed at 1150 to 1200 ° C. for 1 to 10 minutes, and the thickness was 4.0 μm under a reduced pressure of 200 Torr or more. Since low- pressure epitaxial growth is performed at 10 μm , COP can be eliminated from the surface of the laminated epitaxial layer, or the number (0.3 / cm 2 or less) can be extremely reduced. As a result, the electrical characteristics of the thin film epitaxial wafer can be improved, and the manufacturing yield is increased.
[Brief description of the drawings]
FIG. 1 is a graph showing the relationship between the thickness of an epitaxial layer and the number of particles after epitaxial growth in atmospheric pressure epitaxial growth according to an embodiment of the present invention.
FIG. 2 is a graph showing the relationship between the thickness of an epitaxial layer and the number of particles after reduced pressure epitaxial growth according to an embodiment of the present invention.
FIG. 3 is a graph showing the relationship between the epi pressure and the number of particles after reduced pressure epitaxial growth according to an embodiment of the present invention.
FIG. 4 is a graph showing the relationship between the annealing temperature when the annealing time is 1 minute and the number of particles according to an embodiment of the present invention.
FIG. 5 is a graph showing the relationship between the annealing time at an annealing temperature of 1150 ° C. and the number of particles according to an example of the present invention.
FIG. 6 is a graph showing a comparison between general atmospheric epitaxial growth and reduced pressure epitaxial growth.
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