JP3761971B2 - 撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は撮像装置に係わり、例えば、撮像素子を用いて撮像した撮像信号を、複数のデータレートのディジタルビデオ信号として出力する撮像装置に用いて好適なものである。
【０００２】
【従来の技術】
近年、ディジタル信号処理技術の進歩に伴い、撮像信号をディジタル処理し、更にそれをディジタルビデオ信号として出力するようにした方式の撮像装置が多く提案されている。
【０００３】
これらの撮像装置は、ＣＣＤ等の撮像素子の出力信号をＡＤコンバータでアナログディジタル変換し、更に、上記ディジタル化した撮像信号をディジタル信号処理回路で信号処理してディジタルビデオ信号を生成し、出力するようにしている。
【０００４】
上述のような撮像装置が接続された外部機器では、ディジタルビデオ信号を所定の方式（例えば、ＣＣＩＲ Ｒｅｃ．６５６）にフォーマット変換して出力する方式が用いられていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来例では以下のような欠点があった。すなわち、上記従来例の撮像装置から出力されるディジタルビデオ信号は、種々の外部機器に接続される。例えば、ディジタルＶＴＲや、テレビ会議システム、パソコンの静止画入力機器、同じくパソコンの動画入力機器、カラープリンタ等である。
【０００６】
これらの機器を大別すると、静止画データを扱うもの（上記の例ではパソコンの静止画入力機器やカラープリンタ等）と動画データを扱うもの（同じくディジタルＶＴＲやテレビ会議システム、パソコンの動画入力機器）とに分けることができ、上記静止画データを扱う機器では少しでも画素数の多いデータを必要とする。
【０００７】
また、動画データを扱う機器の中でもディジタルＶＴＲは、水平７２０画素／垂直４８０画素の毎秒３０フレームのデータを扱うことが可能である。しかしながら、その他の動画データを扱う機器は、方式や使用ＣＰＵの処理能力などにも依存するが、上記ディジタルＶＴＲのように大量のデータを扱うことができないものがほとんどである。
【０００８】
このため、従来の撮像装置においては、画素数を１／４ないし１／９に間引いて３２０×２００ないし２４０×１８０画素等に変換してから記録するようにしていた。この場合、画素データを間引く前に帯域制限フィルタを挿入しないと折り返し成分が発生してモアレ現象が生ずることはよく知られている。
【０００９】
上記帯域制限フィルタとしては、上述のように、例えば画素数を１／４に間引く場合、水平方向に１／２間引き、垂直方向に１／２間引くようにしているため、垂直水平両方の帯域制限、すなわち２次元フィルタ処理を行わなければならない。
【００１０】
このような２次元の帯域制限フィルタを実現するためには、ハードウェア処理ではラインメモリが必要である。したがって、上記２次元の帯域制限フィルタをハードウェアで行う場合には回路規模が大幅に増大し、その結果、コストや装置の大きさ及び消費電力等が増加してしまうという問題点があった。
また、ソフトウエア処理で実現するためには、処理時間が非常に長くなってしまい、さらに演算に使用するメモリが大容量になってしまう問題点があった。
【００１１】
本発明は上述の問題点にかんがみ、複数のデータレートのビデオ信号を、回路規模を大幅に増大させることなく出力できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の撮像装置は、撮像素子を用いて被写体像を撮像して生成した撮像信号を任意のデータレートのビデオ信号として出力する撮像装置において、前記撮像信号から各色成分の信号を分離するとともに、垂直方向の帯域制限を行う色分離手段と、前記色分離手段によって分離された信号を色成分ごとに水平方向の帯域制限を行う帯域制限手段と、前記帯域制限手段によって帯域制限された信号からマトリクス変換によって前記ビデオ信号を生成するマトリクス変換手段と、前記ビデオ信号の出力データレートを設定するデータレート設定手段と、前記ビデオ信号を前記データレート設定手段によって設定された出力データレートのビデオ信号に変換する出力データレート変換手段とを有し、前記出力データレートに応じて、前記色分離手段と前記帯域制限手段との周波数応答特性を可変する。
【００１３】
本発明の撮像装置における他の態様は、前記出力データレート変換手段は、前記撮像信号の帯域を、前記データレート設定手段の前記出力データレートを設定する信号に応じて制御する。
【００１４】
また、本発明の撮像装置におけるその他の態様は、前記出力データレートを設定する信号により高レートが設定されている時は前記色分離手段と前記帯域制限手段において前記撮像信号の帯域を制限せず、低レートが設定されている時は前記色分離手段と前記帯域制限手段において低レートに応じた信号帯域となるように制限する。
【００２４】
【作用】
本発明は上記技術手段よりなるので、撮像素子から出力される信号の周波数応答特性を出力データレートに応じて可変することが可能となり、これにより、低レートが設定されている時に画素数の間引きを行っても折り返し成分の発生が無く、モアレ現象が生じないようになる。
【００２５】
また、本発明の他の特徴によれば、上記撮像素子から出力される信号の垂直方向及び／又は水平方向について信号帯域を制限することができるので、画素数を間引く方向が縦方向または横方向の何方でも自由に対応することができる。
【００２６】
【発明の実施の形態】
以下、本発明の撮像装置の一実施形態を図面を参照して説明する。図１は、本発明の撮像装置の第１の実施形態を示す構成図である。
図１において、１は撮像素子として用いられているＣＣＤであり、撮像面の各画素上に微細な色フィルタを配してある。本実施形態においては、各画素に蓄積された電荷を、画素加算することなしに順次読み出す方式（全画素読みだし方式）で動作するようにしている。
【００２７】
２はＣＣＤ１の出力信号を連続信号に変換するサンプルアンドホールド回路、３はサンプルアンドホールド回路２の出力をアナログディジタル変換するＡＤコンバータ、４は入力されたディジタル撮像信号から、Ｒ信号、Ｇ信号、Ｂ信号を分離する色分離回路である。
【００２８】
５、６、７、８、９、１０は第１〜第６のローパスフィルタであり、第２〜第４の各ローパスフィルタ６、７、８と比べて、第１のローパスフィルタ５、第５のローパスフィルタ９及び第６のローパスフィルタ１０は１／２の通過帯域幅となっている。これは、後述するように、ＣＣＤ１の色フィルタの配列に起因している。
【００２９】
１１は垂直アパーチャ補正信号を形成する垂直ＡＰＣ回路、１２は水平アパーチャ補正信号を形成する水平ＡＰＣ回路、１３、１４、１５、１６は加算器である。また、１７、１８、１９はガンマ補正を行うガンマ回路、２０はＲ、Ｇ、Ｂの各信号からＹ、Ｒ−Ｙ、Ｂ−Ｙ等の各信号を形成するためのマトリクス回路である。
【００３０】
２１は、出力データレートを設定するためのＲＡＴＥ信号に応じて出力レートを可変するレート変換回路である。上記出力データレートを設定するＲＡＴＥ信号は、操作者が不図示のデータレート設定手段を操作することにより、本装置のディジタルビデオ出力信号が接続される機器が必要とするデータレートに合わせて設定される。
【００３１】
例えば、ＣＣＤ１の画素数の信号をそのまま出力する高レートと、ＣＣＤ１の画素数を、水平及び垂直方向に１／２に間引き、全体で１／４のデータレートの信号を出力する低レートが設定可能である。
【００３２】
上述のように構成された本実施形態の撮像装置において、不図示の被写体像は、不図示の光学系によりＣＣＤ１の撮像面上に結像され、ＣＣＤ１の撮像面上に配設された色フィルタで色分解された後、各画素で光電変換され、光量に応じた電荷が発生する。
【００３３】
これらの電荷は、画素加算されることなしに、テレビ画面上の左上に対応する画素から順次転送される。そして、ＣＣＤ１の出力部分で電荷電圧変換されて、アナログ撮像信号として出力される。この撮像信号は、サンプルアンドホールド回路２により連続化され、その出力はＡＤコンバータ３によりディジタル撮像信号ＳＤＣＣＤに変換される。
【００３４】
ディジタル撮像信号ＳＤＣＣＤは、色分離回路４に与えられ、ここでＲ、Ｇ、Ｂの各信号が分離される。分離された各信号のうち、Ｇ信号からは垂直方向に位置の違う３つの信号Ｇ１、Ｇ２、Ｇ３が形成される。
【００３５】
この時、上記色分離回路４においては、出力信号の垂直方向の信号帯域をＲＡＴＥ信号に応じて制御する。例えば、上述の高レートが設定されている時は、垂直方向の信号帯域を制限しないが、低レートが設定されている時は、垂直方向の信号帯域を１／２に制限する。
【００３６】
これらの信号は、第１〜第５のローパスフィルタ５、６、７、８、９により夫々低域信号が取り出される。第３のローパスフィルタ７を透過したＧ２信号は、第６のローパスフィルタ１０により更に低域透過されることにより、Ｒ、Ｂ信号と同じ帯域に制限される。この時、各々のローパスフィルタ５、６、７、８、９及び１０の透過帯域は、ＲＡＴＥ信号により可変され、上述の低レートの設定時は、高レートの設定時の１／２の透過帯域になる。
【００３７】
これらの信号のうち、Ｇ１、Ｇ２、Ｇ３の各信号は、垂直ＡＰＣ回路１１に入力される。垂直ＡＰＣ回路１１では入力された、垂直方向に位置の違う３つのＧ信号を演算して垂直の輪郭信号を検出する。そして、これをベースクリップ処理した後、レベルを調整して、垂直アパーチャ補正信号ＶＡＰＣとして出力する。演算としては、
ＶＡＰＣ＝Ｇ２−（Ｇ１＋Ｇ３）／２
とすると、垂直方向のハイパスフィルタが形成されるため、垂直輪郭成分が検出される。
【００３８】
この時、ＲＡＴＥ信号の設定が、高レートの時は、この信号を出力するが、低レートの設定の時は出力を停止する。これにより、更に垂直方向に帯域が制限される。
【００３９】
水平ＡＰＣ回路１２では、上記各信号のうち、Ｇ２信号を入力して、この信号Ｇ２からハイパスフィルタにより水平方向の輪郭信号を検出する。そして、これをベースクリップ処理した後、レベルを調整して水平アパーチャ補正信号ＨＡＰＣとして出力する。
【００４０】
なお、水平ＡＰＣ回路１２でも、垂直ＡＰＣ回路１１と同様にＲＡＴＥ信号が高レートの設定のときは、この信号をそのまま出力する。しかし、ＲＡＴＥ信号が低レートの設定の時は出力を停止することにより、水平帯域を更に制限するようにしている。
【００４１】
垂直ＡＰＣ回路１１及び水平ＡＰＣ回路１２の出力信号は加算器１３で加算され、ＡＰＣ信号となる。このＡＰＣ信号は、加算器１４、１５、１６にそれぞれ与えられ、Ｒ信号、Ｇ信号及びＢ信号と加算される。これらの加算器１４〜１６の出力信号はそれぞれガンマ補正回路１７、１８、１９によりガンマ補正され、その出力はマトリクス回路２０に入力される。
【００４２】
マトリクス回路２０では、例えばＮＴＳＣの標準規格に従って、
Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
Ｒ−Ｙ＝０．７Ｒ−０．５９Ｇ−０．１１Ｂ
Ｂ−Ｙ＝−０．３Ｒ−０．５９Ｇ＋０．８９Ｂ
という演算が行われ、Ｙ、Ｒ−Ｙ、Ｂ−Ｙの各信号が形成される。
【００４３】
その出力は、レート変換回路２１に入力され、ＲＡＴＥ信号に応じた所定の信号レートに変換され、ディジタルビデオ信号Ｙ、Ｒ−Ｙ、Ｂ−Ｙとして、不図示の外部機器に出力される。
【００４４】
上述したように、高レートの設定時は入力信号がそのまま出力されるが、低レートの設定時は、設定レートに合わせてまず水平方向に１画素置きに信号を間引く処理が行われる。そして、１画素置きに間引いた時は、その前の信号を保持し、更に１水平ライン毎に信号を間引き、１水平ラインの信号を、２水平ライン分の時間に引き伸ばして出力するようにしている。これにより、トータルで１／４のデータレートの信号が得られる。
【００４５】
この時、上述の色分離回路４及び垂直ＡＰＣ回路１１で垂直方向に帯域制限が行われており、また、上述の第１〜第６のローパスフィルタ５、６、７、８、９、１０により水平方向に帯域制限が行われているので、単純な間引きを行っても、垂直及び水平のいずれにおいても折り返し歪みによるモアレ現象が発生して画像が劣化することがない。
【００４６】
図２は、本発明の実施形態のＣＣＤ１に配設される色フィルタの配列の例を示している。図２に示したように、上記色フィルタはＧフィルタが市松状に配置され、ＲフィルタおよびＢフィルタが１ライン毎に交互に配置されている。
【００４７】
これに、配列の時、ＲフィルタおよびＢのフィルタの画素はＧフィルタの画素に比べて１／２の数しかないため、上述のように、第２〜第４のローパスフィルタ６、７、８と比較して第１のローパスフィルタ５及び第５のローパスフィルタ９の帯域は１／２となっている。また、Ｒ、Ｇ信号と帯域を合わせるために、第６のローパスフィルタ１０の帯域は、第１のローパスフィルタ５及び第５のローパスフィルタ９の帯域と同じに設定されている。
【００４８】
図２において、各画素には説明を容易にするために番号が付してある。以下の説明において、例えば、垂直Ｖ＝２、水平Ｈ＝３の位置の画素をＰ２３のように記す。
図３は、本実施形態中の色分離回路４の詳細例を示している。図３において、１０１〜１０４は１水平ライン分の遅延を行う１水平遅延線である。
【００４９】
また、１０５〜１１９は１画素の遅延を行うためのフリップフロップであり、１２０、１２２、１２４、１２６、１２８、１２９、１３０、１４３、１４４、１４６、１４７、１４８、１４９、１５０、１５３、１５４、１５５、１５７、１５９、１６０は加算器である。
【００５０】
さらに、１２１、１２３、１２５、１２７、１３１、１４５、１５１、１５２、１５６、１５８は所定の係数を乗ずる係数器、１３２〜１４２はスイッチ回路である。
【００５１】
入力信号であるディジタル撮像信号ＳＤＣＣＤは、図３に示したように、まず水平遅延線１０１〜１０４によりそれぞれ１水平ライン分ずつ遅延され、０Ｈ、１Ｈ、２Ｈ、３Ｈ、４Ｈ分だけ遅延された信号が形成される。これらの信号０Ｈ〜４Ｈは、次に、フリップフロップ１０５〜１１９に与えられ、更に１画素分ずつ遅延される。
【００５２】
ここで、各フリップフロップ１０５〜１１９の出力信号をＳ００、Ｓ０１、Ｓ０２、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ３０、Ｓ３１、Ｓ３２、Ｓ４０、Ｓ４１、Ｓ４２と命名する。
【００５３】
それぞれの信号Ｓ００〜Ｓ４２は、まず、図４に示すように、Ｓ１１信号はそのままＣＮ１信号となる。また、Ｓ２１信号はＣＮ２信号となり、Ｓ３１信号はＣＮ３信号となる。
【００５４】
また、Ｓ２０信号とＳ２２信号とが加算器１２０で加算され、その後、係数器１２１で１／２の係数が乗じられてＬＲ信号となる。
Ｓ０１信号とＳ２１信号とが加算器１２２で加算され、その後、係数器１２３で１／２の係数が乗じられてＵＤ１信号となる。
【００５５】
Ｓ１１信号とＳ３１信号とが加算器１２４で加算され、その後、係数器１２５で１／２の係数が乗じられてＵＤ２信号となる。
Ｓ２１信号とＳ４１とが加算器１２６で加算され、その後、係数器１２７で１／２の係数が乗じられてＵＤ３信号となる。
【００５６】
Ｓ１０信号とＳ１２信号とが加算器１２８で加算され、さらにＳ３０信号とＳ３２信号とが加算器１２９で加算される。そして、加算器１２８の出力信号と加算器１２９の出力信号とが加算器１３０で加算され、その加算結果が係数器１２３に与えられ、１／４の係数が乗じられてＣＯ信号となる。
【００５７】
一方、ＧＬ１信号の形成は、以下のように行われる。すなわち、図１０に示すようにＳ１０信号とＳ１２信号とが加算器１４３で加算され、この加算結果とＳ０１信号とが加算器１４４に与えられて加算される。
【００５８】
また、Ｓ２１信号が係数器１４５により２倍され、その結果が加算器１４６に与えられ、ここで加算器１４４の出力信号と加算される。
Ｓ３０信号とＳ３２信号とが加算器１４７において加算され、この加算結果とＳ４１信号とが加算器１４８で加算される。そして、この加算結果が加算器１４９に与えられる。上記加算器１４９には、加算器１４６の出力信号が与えられており、ここで加算器１４８と加算されてＧＬ１信号が形成される。
【００５９】
次に、ＧＬ２信号の形成手順について説明する。図５に示すように、Ｓ００信号及びＳ０２信号が加算器１５０に与えられて加算された後、係数器１５１で１／２倍される。
また、Ｓ１１信号が係数器１５２で２倍された後、加算器１５３に与えられて係数器１５１の出力信号と加算される。
【００６０】
また、Ｓ２０信号とＳ２２信号とが加算器１５４で加算され、この加算出力信号が加算器１５５に与えられ、ここで加算器１５３の出力信号と加算される。
また、Ｓ３１信号は係数器１５６で２倍にされ、加算器１５６に与えられる。一方、Ｓ４０信号とＳ４２信号とが加算器１５７で加算され、その加算出力が係数器１５８で１／２倍された後、加算器１５９に与えられ、上記加算器１５９において係数器１５６の出力信号と加算される。更に、加算器１６０において加算器１５５の出力信号と加算されてＧＬ２信号が形成される。
【００６１】
Ｒ信号の形成は、以下のようにして行われる。すなわち、図６に示すように、ＣＮ２信号とＵＤ信号がスイッチ回路１３２に与えられ、このスイッチ回路１３２においてＲＰＩＸ信号により何方か一方が選択される。
【００６２】
ＬＲ信号とＣＯ信号はスイッチ回路１３３に与えられ、上記スイッチ回路１３３においてＲＰＩＸ信号により何方か一方が選択される。そして、上記スイッチ回路１３２及び１３３において選択された信号は、スイッチ回路１３４に与えられ、上記スイッチ回路１３４においてＲＬＩＮＥ信号により選択され、Ｒ信号が形成される。なお、上記ＲＰＩＸ信号及びＲＬＩＮＥ信号は不図示のタイミング発生回路により、ＣＣＤ１からの出力信号の対応する色フィルタに応じて発生される信号である。
【００６３】
Ｂ信号の形成は、以下のようにして行われる。すなわち、図７に示すように、ＣＯ信号とＬＲ信号とがスイッチ回路１３５に与えられ、上記スイッチ回路１３５においてＢＰＩＸ信号により何方か一方が選択される。
【００６４】
また、ＵＤ信号とＣＮ２信号がスイッチ回路１３６に与えられ、ＢＰＩＸ信号により何方か一方が選択される。これらのスイッチ回路１３５及びスイッチ回路１３６の出力信号はスイッチ回路１３７に与えられ、ここでＢＬＩＮＥ信号により何方か一方が選択されてＢ信号が形成される。上記ＢＰＩＸ信号及びＢＬＩＮＥ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＢフィルタに対応した出力信号のタイミングで発生される。
【００６５】
Ｇ１信号の形成は以下のようにして行われる。すなわち、図８に示すように、ＣＮ１信号とＵＤ１信号とがスイッチ回路１３８に与えられ、ここでＧ１ＰＩＸ信号により選択され、Ｇ１信号が形成される。上記Ｇ１ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＧフィルタに対応した出力信号のタイミングで発生される。
【００６６】
Ｇ２信号の形成は以下のようにして行われる。すなわち、図９に示すように、ＣＮ２信号とＵＤ２信号とがスイッチ回路１３９に与えられ、ここでＧ２ＰＩＸ信号により選択される。また、ＧＬ１信号とＧＬ２信号はスイッチ回路１４２に与えられ、ここでＰＩＸ信号により何方か一方が選択される。
【００６７】
そして、上記スイッチ回路１３９の出力信号とスイッチ回路１４２の出力信号がスイッチ回路１４０に与えられ、ここでＲＡＴＥ信号により何方か一方が選択され、Ｇ２信号として出力される。
【００６８】
この場合、上述したようにＲＡＴＥ信号が高レートに設定されている時はスイッチ回路１３９の出力信号が選択され、低レートが設定されている時はスイッチ回路１４２の出力信号が選択される。上記Ｇ２ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のフィルタに対応した出力信号のタイミングで発生される。
【００６９】
Ｇ３信号の形成は、以下のようにして行われる。すなわち、図９に示したように、ＣＮ３信号とＵＤ３信号とがスイッチ回路１４１に与えられ、ここでＧ３ＰＩＸ信号により何方か一方が選択される。Ｇ３ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＧフィルタに対応した出力信号のタイミングで発生される信号である。
【００７０】
ここで、Ｇ２信号の形成方法について詳細に述べる。ＲＡＴＥ信号が高レートの場合、Ｇ２信号は、上述のようにスイッチ回路１３９の出力信号が選択される。図２において、各水平ラインにおいてＧフィルタは１画素置きに配置されている。今、Ｖ＝２のラインを走査しているとして、Ｈ＝０ではＧフィルタ上であるので、Ｇ信号をそのまま出力すればよい。しかし、Ｈ＝１ではＲフィルタ上であるので、周囲の画素から補間してＧ信号を形成する必要がある。
【００７１】
ところで、図１に示されるように、Ｇ信号はアパーチャ信号の形成のためにも用いられるため、水平解像度を重視して、Ｒフィルタの上下のＧ信号から補間するのがよい。したがって、走査がＨ＝１の時はＧ２ＰＩＸ信号により上下の画素を加算平均した信号であるＵＤ２信号が選択される。
【００７２】
このように、Ｖ＝２のラインでは水平Ｈが偶数の画素では出力信号がそのまま選択されるように、また、水平Ｈが奇数の画素では上下の画素の加算平均が選択されるようにＧ２ＰＩＸ信号が発生される。
【００７３】
さらに、垂直Ｖ＝３のラインを見ると、Ｇフィルタの位置の奇遇がＶ＝２のラインと反対になっているので、Ｇ２ＰＩＸ信号の位相もそれに合わせて発生される。
【００７４】
一方、ＲＡＴＥ信号が低レートに設定されている場合、Ｇ２信号は、上述のようにスイッチ回路１４２の出力信号が選択される。スイッチ回路１４２の２つの入力信号の内、ＧＬ１信号は図１０に示すように、Ｓ０１、Ｓ１０、Ｓ１２、Ｓ２１、Ｓ３０、Ｓ３２、Ｓ４１の各信号から形成される。
【００７５】
各々の信号が、各水平ライン毎にどのような比率で加算されているかを見ると、
０ライン １ （Ｓ０１）
１ライン ２ （Ｓ１０＋Ｓ１２）
２ライン ２ （Ｓ２１×２）
３ライン ２ （Ｓ３０＋Ｓ３２）
４ライン １ （Ｓ４１）となっている。
【００７６】
同様に、ＧＬ２信号についてみてみると、
０ライン １ （（Ｓ００＋Ｓ０２）／２）
１ライン ２ （Ｓ１１×２）
２ライン ２ （Ｓ２０＋Ｓ２２）
３ライン ２ （Ｓ３１×２）
４ライン １ （（Ｓ４０＋Ｓ４２）／２）
となっており、同じ比率で加算されている。
【００７７】
この比率から、垂直方向のレスポンスをＺ変換で表すと、
１＋２* Ｚ＾（−１）＋２* Ｚ＾（−２）＋Ｚ* Ｚ＾（−３）＋Ｚ＾（−４）
（但し、＾はべき乗を表す）
であり、ローパスフィルタの特性になる。
【００７８】
したがって、垂直方向に帯域制限された信号がＧＬ１信号及びＧＬ２信号から得られる。ＧＬ１信号とＧＬ２信号の違いは、図２において現在走査している画素がＧフィルタかそうでないかの違いによる。Ｇフィルタの場合は、ＧＬ１信号を選択し、そうでない時はＧＬ２信号をスイッチ回路１４２で選択する。したがって、この低レートの場合は、垂直方向に帯域制限されたＧ信号がＧ２信号として出力される。
【００７９】
図１１及び図１２は、実施形態中の色分離回路４の詳細例を示す。なお、図１と同一のものには同一の番号を付して詳細な説明を省略する。
図１１において、２０１、２０４、２０６、２０９は不図示の係数設定手段から係数を設定可能な可変係数器である。
【００８０】
また、２０２、２０７及び２１２は加算器であり、２０３及び２０８はスイッチ回路である。さらに、２０５、２１６及び２１７は１水平ライン分の遅延時間を有する１水平遅延線、２１０は１水平ライン−１画素の遅延時間を有する（１Ｈ−１）遅延線である。
【００８１】
２１１は係数器であり、２１３〜２１５、２１８〜２３０は１画素の遅延を行うためのフリップフロップである。また、図１２における２３１及び２３２はセレクタである。
【００８２】
入力信号であるディジタル撮像信号ＳＤＣＣＤは、まず可変係数器２０１に設定された係数Ｋ１が乗ぜられ、加算器２０２で可変係数器２０４の出力信号と加算される。
【００８３】
そして、上記加算された結果が、スイッチ回路２０３にＳＤＣＣＤ信号とともに入力され、これらの信号の何方かがＳＥＬ１信号によって選択される。上記スイッチ回路２０３により選択された信号は、水平遅延線２０５に与えられて１水平ライン分遅延され、１Ｈ遅延された信号が形成される。
【００８４】
上記１Ｈ遅延された信号は、次に、可変係数器２０６に与えられ、上記可変係数器２０６に設定された係数Ｋ３が乗ぜられた後で加算器２０７に与えられる。そして、上記加算器２０７により可変係数器２０９の出力信号と加算されて、水平遅延線２０５の出力信号とともにスイッチ回路２０８に入力される。
【００８５】
これらの２つの信号のうち、何方か一方の信号が上記スイッチ回路２０８において、ＳＥＬ２信号により選択される。そして、選択された信号は、（１Ｈ−１）遅延線２１０によって「１水平ライン分−１画素」分だけ遅延される。
【００８６】
上記遅延線２１０の出力信号は、まず、フリップフロップ２１４及び２１３により２画素分遅延され、加算器２１２において（１Ｈ−１）遅延線２１０の出力信号と加算される。次に、係数器２１１により１／２倍された後で可変係数器２０９に与えられる。
【００８７】
上記可変係数器２０９においては、ここに設定されている係数Ｋ４が乗ぜられ、その後、上述したように可変係数器２０６の出力信号と共に加算器２０７に与えられて加算される。
【００８８】
また、上記（１Ｈ−１）遅延線２１０の出力信号は、フリップフロップ２１５にも与えられ、ここで１Ｈだけ更に遅延されることにより、２Ｈ遅延された信号が形成される。
【００８９】
上記２Ｈ遅延された信号は、可変係数器２０４、１水平遅延線２１６及びフリップフロップ２２３にそれぞれ与えられる。
可変係数器２０４においては、設定された係数Ｋ２が乗ぜられ、上述のように、可変係数器２０１の出力信号と共に加算器２０２で加算される。
【００９０】
１水平遅延線２１６に与えられた信号は、ここで１Ｈ遅延された後で１水平遅延線２１７に与えられ、ここで更に１Ｈ遅延され、それぞれ３Ｈおよび４Ｈ遅延された信号となる。
【００９１】
入力されたＳＤＣＣＤ信号（０Ｈ）、１水平遅延線２０５の出力信号（１Ｈ）、フリップフロップ２１５の出力信号（２Ｈ）、１水平遅延線２１６の出力信号（３Ｈ）、２１７の出力信号（４Ｈ）はそれぞれフリップフロップ２１８〜２３０により１画素遅延される。
【００９２】
ここで、図３の場合と同様に、各々のフリップフロップの出力信号をＳ００、Ｓ０１、Ｓ１０〜Ｓ１２、Ｓ２０〜Ｓ２２、Ｓ３０〜Ｓ３２、Ｓ４０、Ｓ４１とそれぞれ名付ける。これらの信号は、図３と同じ動作で処理され、Ｒ信号、Ｂ信号、Ｇ１信号、Ｇ３信号が得られる。また、Ｇ２信号は、図３のＲＡＴＥ信号が高レートの設定時と同じ動作で得られる。
【００９３】
ＳＥＬ１信号は、図１２に示すように、ＲＡＴＥ信号によって“０”とＳＥＬ１ＰＩＸとがスイッチ回路２３１によって切り換えられて形成される。ＳＥＬ１ＰＩＸ信号は、不図示のタイミング発生回路によって、ＳＤＣＣＤ信号がＣＣＤ１のＧフィルタに対応する信号でない時に“１”になるように発生される。
【００９４】
スイッチ回路２３１では、ＲＡＴＥ信号が高レートの設定時は“０”を選択し、低レートの設定時はＳＥＬ１ＰＩＸを選択する。また、ＳＥＬ１が“１”の時は、スイッチ２０３によって加算器２０２の出力信号が選択される。
【００９５】
ＳＥＬ２信号は、ＳＥＬ１と同様に、ＲＡＴＥ信号によって、“０”とＳＥＬ２ＰＩＸとがスイッチ回路２３２によって切り換えられて形成される。ＳＥＬ２ＰＩＸ信号は、不図示のタイミング発生回路によって、１水平遅延線２０５の出力信号がＣＣＤ１のＧフィルタに対応する信号である時に“１”となるように発生される。
【００９６】
スイッチ回路２３２は、ＲＡＴＥ信号が高レートの設定時は“０”を選択し、低レートの設定時はＳＥＬ２ＰＩＸを選択する。また、ＳＥＬ２が“１”の時は、スイッチ２０８によって加算器２０７の出力信号が選択される。
【００９７】
また、ＲＡＴＥ信号が高レートに設定されている時は、スイッチ回路２０３はＳＤＣＣＤ信号を選択し、スイッチ回路２０８は１水平遅延線２０５の出力信号を選択する。このため、図３の高レート時の動作と同様の動作により各１水平遅延線及び（１Ｈ−１）遅延線とフリップフロップ２１５により遅延された信号から、Ｇ２信号が形成される。
【００９８】
次に、ＲＡＴＥ信号が低レートに設定されている時の動作について説明する。この時、スイッチ回路２０８は１水平遅延線２０５の出力信号がＧフィルタに対応した信号の時は加算器２０７の出力信号を選択する。
【００９９】
上記加算器２０７の出力信号は、１水平遅延線２０５の出力信号に係数Ｋ３を乗じたものと、（１Ｈ−１）遅延線２１０の出力信号に係数Ｋ４を乗じたものの加算結果であり、これにより巡回型のフィルタが構成される。
【０１００】
ここで、フリップフロップ２１３、２１４及び加算器２１２、係数器２１１による回路は、図２においてＧフィルタが市松状に配置されているため、垂直Ｖが奇数のラインと偶数のラインで、Ｇフィルタの位置がずれており、対応する画素の左右の画素を加算平均することにより補間している。
【０１０１】
また、Ｇフィルタに対応する信号のみ選択しているのは、図２においてＲフィルタおよびＢフィルタは１ライン飛ばしに配置されているため、１水平ラインの遅延では違う色のフィルタに対応する信号と加算されて、色分離が不可能になってしまうからである。
【０１０２】
また、スイッチ回路２０３はこの低レートの設定時はＳＤＣＣＤ信号がＧのフィルタに対応する信号の時はＳＤＣＣＤ信号を選択し、そうでない時は加算器２０２の出力信号を選択する。加算器２０２の入力のうち、可変係数器２０４の入力信号はフリップフロップ２１５の出力信号であるので、２水平ライン分遅延されたことになる。
【０１０３】
これは、図２においてＧ以外のフィルタ（Ｒフィルタ、Ｂフィルタ）は２水平ラインの繰り返し周期を有しているからである。ＳＣＣＤ信号を２水平ライン遅延された信号とＳＣＣＤを係数Ｋ１と係数Ｋ２により定まる比率で加算することにより、巡回型のフィルタを構成している。
【０１０４】
このとき、各係数Ｋ１、Ｋ２、Ｋ３、Ｋ４を可変することにより、上述の２つの巡回型のフィルタの周波数特性を可変することができる。したがって、ＲＡＴＥ信号が上述のように高レートと低レートの２つのみではなくて、種々のレートに応じて、スイッチ回路２３１と２３２および各係数Ｋ１、Ｋ２、Ｋ３、Ｋ４を可変することで、最適な巡回型のフィルタの特性を得ることが可能になる。
【０１０５】
例えば、係数Ｋ３＝０．５、係数Ｋ４＝０．５とすると巡回型のローパスフィルタ特性を設定できるが、この係数をＫ３＝０．２５、Ｋ４＝０．７５とすると、さらに透過帯域の低いローパスフィルタの特性を設定することができる。
【０１０６】
係数Ｋ１、Ｋ２についても同様である。また、係数Ｋ１、Ｋ２はＲ信号およびＢ信号の特性を設定し、Ｋ３、Ｋ４はＧ信号の特性を設定するが、Ｋ１＝Ｋ３、Ｋ２＝Ｋ４でない設定も可能であり、それぞれに必要な信号帯域に応じた設定にすることが可能である。
【０１０７】
図１３は、本発明の実施形態中、レート変換回路２１の詳細例を示す図である。図１３において、３０１は書き込みクロックと読みだしクロックを独立に与えることのできるように構成されたデュアルポートメモリ、３０２はスイッチ回路である。
【０１０８】
入力されるＹ信号は、デュアルポートメモリ３０１の書き込みデータ端子ＷＤとスイッチ回路３０２の一方の入力端子に入力される。上記スイッチ回路３０２の他方の入力端子には、デュアルポートメモリ３０１のデータ読み出し端子ＲＤから読みだされる信号が入力され、これらの信号のうち何方か一方の信号がＲＡＴＥ信号により選択されて出力される。
【０１０９】
ここで、上記ＲＡＴＥ信号が上述の高レートに設定されている時はＹ信号を選択し、また、上記ＲＡＴＥ信号が低レートに設定されている時はデュアルポートメモリ３０１のデータ読み出し端子ＷＤから読みだされた信号を選択する。
【０１１０】
デュアルポートメモリ３０１の書き込みクロックには、不図示のタイミング発生回路より発生された第１のクロックＣＬＫ１が用いられる。この第１のクロックＣＬＫ１は、入力のＹ信号のデータレートの半分の周波数のクロックレートを有し、奇遇どちらかのラインのみに間欠的に発生される。
【０１１１】
また、デュアルポートメモリ３０１の読みだしクロックには、不図示のタイミング発生回路より発生されたク第２のロックＣＬＫ２が用いられる。この第２のクロックＣＬＫ２は、入力のＹ信号のデータレートの１／４のクロックレートを有している。
【０１１２】
この、低レートの設定時の動作を説明すると、まず、デュアルポートメモリ３０１の入力段で、データレートの半分のクロックレートの第１のクロックＣＬＫ１でサンプリングすることにより、画素数を水平方向に半分に間引く。
【０１１３】
さらに、第１のクロックＣＬＫ１を奇遇どちらかのラインのみに間欠的に発生させることにより垂直方向にも１／２に間引く。
【０１１４】
この時、第１の実施形態を説明する図１において、既に水平、垂直方向に信号帯域が制限されているため、単純に間引きを行っても折り返し信号の発生によるモアレ現象が発生しない。
【０１１５】
こうして間引かれた信号を、デュアルポートメモリ３０１から、入力のＹ信号のデータレートの１／４のクロックレートを有する第２のクロックＣＬＫ２で読み出すことにより、水平方向に引き伸ばして信号の切れ目をなくし、スイッチ３０２を経由して上述のように不図示の外部機器に出力する。
【０１１６】
図１４は、図１３に示したデュアルポートメモリ３０１の動作を説明するための波形図である。図１４において、（ａ）、（ｂ）、（ｃ）は同一の時間軸で描かれており、（ａ）は水平同期信号ＨＤを示し、（ｂ）は第１のクロックＣＬＫ１、（ｃ）は第２のクロックＣＬＫ２をそれぞれ示している。
【０１１７】
（ｂ）に示した第１のクロックＣＬＫ１は、奇数ラインのみに間欠的に発生している。また、第２のクロックＣＬＫ２は、２ラインにわたって切れ目無く発生している。
【０１１８】
また、図１４において、（ｄ）、（ｅ）、（ｆ）は同一の時間軸で描かれており、（ｄ）は入力のＹ信号のデータレートを決めるメインクロック、（ｅ）は第１のクロックＣＬＫ１を示し、（ｆ）は第２のクロックＣＬＫ２を示している。メインクロックに対し（ｅ）第１のクロックＣＬＫ１は、１／２のクロックレートを有しており、（ｆ）第２のクロックＣＬＫ２は１／４のクロックレートを有している。
【０１１９】
なお、上述の実施形態においては、カラー撮像装置を用いてカラー画像信号を生成する場合について詳細に説明したが、本発明は白黒撮像装置を用いて白黒画像信号を生成する場合についても同様に適用することができる。
【０１２０】
【発明の効果】
本発明は上述したように、本発明によれば、撮像信号から各色成分の信号を分離するとともに、垂直方向の帯域制限を行い、色分離手段によって分離された信号を色成分ごとに水平方向の帯域制限を行う際に、垂直方向、水平方向の帯域制限の周波数特性を、設定された出力データレートに基づいて可変させることによって出力レート変換のための帯域制限を兼用しているため、特に、低レートが設定されている場合に、レート変換する際の間引く方向が垂直方向または水平方向の何方でも、それに対する折り返し歪みによるモアレ現象等の劣化が発生しない高画質のビデオ信号を、回路規模を増大することなく得ることができる。
【図面の簡単な説明】
【図１】本発明の撮像装置の第１の実施形態を示す構成図である。
【図２】実施形態のＣＣＤに配設される色フィルタの配列の例を示す図である。
【図３】実施形態中の色分離回路の詳細例を示す図である。
【図４】ＵＤ信号等各信号の形成を説明する図である。
【図５】ＧＬ２信号の形成を説明する図である。
【図６】Ｒ信号の形成を説明する図である。
【図７】Ｂ信号の形成を説明する図である。
【図８】Ｇ１信号の形成を説明する図である。
【図９】Ｇ２信号の形成を説明する図である。
【図１０】ＧＬ１信号の形成を説明する図である。
【図１１】第２の実施形態の色分離回路の詳細を示す構成図である。
【図１２】ＳＥＬ信号の形成を説明する図である。
【図１３】レート変換回路の詳細例を示す図である。
【図１４】レート変換回路の動作を示す波形図である。
【符号の説明】
１ ＣＣＤ
２ サンプルアンドホールド回路
３ ＡＤコンバータ
４ 色分離回路
５〜１０ ローパスフィルタ
１１ 垂直ＡＰＣ回路
１２ 水平ＡＰＣ回路
１３〜１６ 加算器
１７〜１９ ガンマ回路
２０ マトリクス回路
２１ レート変換回路
【発明の属する技術分野】
本発明は撮像装置に係わり、例えば、撮像素子を用いて撮像した撮像信号を、複数のデータレートのディジタルビデオ信号として出力する撮像装置に用いて好適なものである。
【０００２】
【従来の技術】
近年、ディジタル信号処理技術の進歩に伴い、撮像信号をディジタル処理し、更にそれをディジタルビデオ信号として出力するようにした方式の撮像装置が多く提案されている。
【０００３】
これらの撮像装置は、ＣＣＤ等の撮像素子の出力信号をＡＤコンバータでアナログディジタル変換し、更に、上記ディジタル化した撮像信号をディジタル信号処理回路で信号処理してディジタルビデオ信号を生成し、出力するようにしている。
【０００４】
上述のような撮像装置が接続された外部機器では、ディジタルビデオ信号を所定の方式（例えば、ＣＣＩＲ Ｒｅｃ．６５６）にフォーマット変換して出力する方式が用いられていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来例では以下のような欠点があった。すなわち、上記従来例の撮像装置から出力されるディジタルビデオ信号は、種々の外部機器に接続される。例えば、ディジタルＶＴＲや、テレビ会議システム、パソコンの静止画入力機器、同じくパソコンの動画入力機器、カラープリンタ等である。
【０００６】
これらの機器を大別すると、静止画データを扱うもの（上記の例ではパソコンの静止画入力機器やカラープリンタ等）と動画データを扱うもの（同じくディジタルＶＴＲやテレビ会議システム、パソコンの動画入力機器）とに分けることができ、上記静止画データを扱う機器では少しでも画素数の多いデータを必要とする。
【０００７】
また、動画データを扱う機器の中でもディジタルＶＴＲは、水平７２０画素／垂直４８０画素の毎秒３０フレームのデータを扱うことが可能である。しかしながら、その他の動画データを扱う機器は、方式や使用ＣＰＵの処理能力などにも依存するが、上記ディジタルＶＴＲのように大量のデータを扱うことができないものがほとんどである。
【０００８】
このため、従来の撮像装置においては、画素数を１／４ないし１／９に間引いて３２０×２００ないし２４０×１８０画素等に変換してから記録するようにしていた。この場合、画素データを間引く前に帯域制限フィルタを挿入しないと折り返し成分が発生してモアレ現象が生ずることはよく知られている。
【０００９】
上記帯域制限フィルタとしては、上述のように、例えば画素数を１／４に間引く場合、水平方向に１／２間引き、垂直方向に１／２間引くようにしているため、垂直水平両方の帯域制限、すなわち２次元フィルタ処理を行わなければならない。
【００１０】
このような２次元の帯域制限フィルタを実現するためには、ハードウェア処理ではラインメモリが必要である。したがって、上記２次元の帯域制限フィルタをハードウェアで行う場合には回路規模が大幅に増大し、その結果、コストや装置の大きさ及び消費電力等が増加してしまうという問題点があった。
また、ソフトウエア処理で実現するためには、処理時間が非常に長くなってしまい、さらに演算に使用するメモリが大容量になってしまう問題点があった。
【００１１】
本発明は上述の問題点にかんがみ、複数のデータレートのビデオ信号を、回路規模を大幅に増大させることなく出力できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の撮像装置は、撮像素子を用いて被写体像を撮像して生成した撮像信号を任意のデータレートのビデオ信号として出力する撮像装置において、前記撮像信号から各色成分の信号を分離するとともに、垂直方向の帯域制限を行う色分離手段と、前記色分離手段によって分離された信号を色成分ごとに水平方向の帯域制限を行う帯域制限手段と、前記帯域制限手段によって帯域制限された信号からマトリクス変換によって前記ビデオ信号を生成するマトリクス変換手段と、前記ビデオ信号の出力データレートを設定するデータレート設定手段と、前記ビデオ信号を前記データレート設定手段によって設定された出力データレートのビデオ信号に変換する出力データレート変換手段とを有し、前記出力データレートに応じて、前記色分離手段と前記帯域制限手段との周波数応答特性を可変する。
【００１３】
本発明の撮像装置における他の態様は、前記出力データレート変換手段は、前記撮像信号の帯域を、前記データレート設定手段の前記出力データレートを設定する信号に応じて制御する。
【００１４】
また、本発明の撮像装置におけるその他の態様は、前記出力データレートを設定する信号により高レートが設定されている時は前記色分離手段と前記帯域制限手段において前記撮像信号の帯域を制限せず、低レートが設定されている時は前記色分離手段と前記帯域制限手段において低レートに応じた信号帯域となるように制限する。
【００２４】
【作用】
本発明は上記技術手段よりなるので、撮像素子から出力される信号の周波数応答特性を出力データレートに応じて可変することが可能となり、これにより、低レートが設定されている時に画素数の間引きを行っても折り返し成分の発生が無く、モアレ現象が生じないようになる。
【００２５】
また、本発明の他の特徴によれば、上記撮像素子から出力される信号の垂直方向及び／又は水平方向について信号帯域を制限することができるので、画素数を間引く方向が縦方向または横方向の何方でも自由に対応することができる。
【００２６】
【発明の実施の形態】
以下、本発明の撮像装置の一実施形態を図面を参照して説明する。図１は、本発明の撮像装置の第１の実施形態を示す構成図である。
図１において、１は撮像素子として用いられているＣＣＤであり、撮像面の各画素上に微細な色フィルタを配してある。本実施形態においては、各画素に蓄積された電荷を、画素加算することなしに順次読み出す方式（全画素読みだし方式）で動作するようにしている。
【００２７】
２はＣＣＤ１の出力信号を連続信号に変換するサンプルアンドホールド回路、３はサンプルアンドホールド回路２の出力をアナログディジタル変換するＡＤコンバータ、４は入力されたディジタル撮像信号から、Ｒ信号、Ｇ信号、Ｂ信号を分離する色分離回路である。
【００２８】
５、６、７、８、９、１０は第１〜第６のローパスフィルタであり、第２〜第４の各ローパスフィルタ６、７、８と比べて、第１のローパスフィルタ５、第５のローパスフィルタ９及び第６のローパスフィルタ１０は１／２の通過帯域幅となっている。これは、後述するように、ＣＣＤ１の色フィルタの配列に起因している。
【００２９】
１１は垂直アパーチャ補正信号を形成する垂直ＡＰＣ回路、１２は水平アパーチャ補正信号を形成する水平ＡＰＣ回路、１３、１４、１５、１６は加算器である。また、１７、１８、１９はガンマ補正を行うガンマ回路、２０はＲ、Ｇ、Ｂの各信号からＹ、Ｒ−Ｙ、Ｂ−Ｙ等の各信号を形成するためのマトリクス回路である。
【００３０】
２１は、出力データレートを設定するためのＲＡＴＥ信号に応じて出力レートを可変するレート変換回路である。上記出力データレートを設定するＲＡＴＥ信号は、操作者が不図示のデータレート設定手段を操作することにより、本装置のディジタルビデオ出力信号が接続される機器が必要とするデータレートに合わせて設定される。
【００３１】
例えば、ＣＣＤ１の画素数の信号をそのまま出力する高レートと、ＣＣＤ１の画素数を、水平及び垂直方向に１／２に間引き、全体で１／４のデータレートの信号を出力する低レートが設定可能である。
【００３２】
上述のように構成された本実施形態の撮像装置において、不図示の被写体像は、不図示の光学系によりＣＣＤ１の撮像面上に結像され、ＣＣＤ１の撮像面上に配設された色フィルタで色分解された後、各画素で光電変換され、光量に応じた電荷が発生する。
【００３３】
これらの電荷は、画素加算されることなしに、テレビ画面上の左上に対応する画素から順次転送される。そして、ＣＣＤ１の出力部分で電荷電圧変換されて、アナログ撮像信号として出力される。この撮像信号は、サンプルアンドホールド回路２により連続化され、その出力はＡＤコンバータ３によりディジタル撮像信号ＳＤＣＣＤに変換される。
【００３４】
ディジタル撮像信号ＳＤＣＣＤは、色分離回路４に与えられ、ここでＲ、Ｇ、Ｂの各信号が分離される。分離された各信号のうち、Ｇ信号からは垂直方向に位置の違う３つの信号Ｇ１、Ｇ２、Ｇ３が形成される。
【００３５】
この時、上記色分離回路４においては、出力信号の垂直方向の信号帯域をＲＡＴＥ信号に応じて制御する。例えば、上述の高レートが設定されている時は、垂直方向の信号帯域を制限しないが、低レートが設定されている時は、垂直方向の信号帯域を１／２に制限する。
【００３６】
これらの信号は、第１〜第５のローパスフィルタ５、６、７、８、９により夫々低域信号が取り出される。第３のローパスフィルタ７を透過したＧ２信号は、第６のローパスフィルタ１０により更に低域透過されることにより、Ｒ、Ｂ信号と同じ帯域に制限される。この時、各々のローパスフィルタ５、６、７、８、９及び１０の透過帯域は、ＲＡＴＥ信号により可変され、上述の低レートの設定時は、高レートの設定時の１／２の透過帯域になる。
【００３７】
これらの信号のうち、Ｇ１、Ｇ２、Ｇ３の各信号は、垂直ＡＰＣ回路１１に入力される。垂直ＡＰＣ回路１１では入力された、垂直方向に位置の違う３つのＧ信号を演算して垂直の輪郭信号を検出する。そして、これをベースクリップ処理した後、レベルを調整して、垂直アパーチャ補正信号ＶＡＰＣとして出力する。演算としては、
ＶＡＰＣ＝Ｇ２−（Ｇ１＋Ｇ３）／２
とすると、垂直方向のハイパスフィルタが形成されるため、垂直輪郭成分が検出される。
【００３８】
この時、ＲＡＴＥ信号の設定が、高レートの時は、この信号を出力するが、低レートの設定の時は出力を停止する。これにより、更に垂直方向に帯域が制限される。
【００３９】
水平ＡＰＣ回路１２では、上記各信号のうち、Ｇ２信号を入力して、この信号Ｇ２からハイパスフィルタにより水平方向の輪郭信号を検出する。そして、これをベースクリップ処理した後、レベルを調整して水平アパーチャ補正信号ＨＡＰＣとして出力する。
【００４０】
なお、水平ＡＰＣ回路１２でも、垂直ＡＰＣ回路１１と同様にＲＡＴＥ信号が高レートの設定のときは、この信号をそのまま出力する。しかし、ＲＡＴＥ信号が低レートの設定の時は出力を停止することにより、水平帯域を更に制限するようにしている。
【００４１】
垂直ＡＰＣ回路１１及び水平ＡＰＣ回路１２の出力信号は加算器１３で加算され、ＡＰＣ信号となる。このＡＰＣ信号は、加算器１４、１５、１６にそれぞれ与えられ、Ｒ信号、Ｇ信号及びＢ信号と加算される。これらの加算器１４〜１６の出力信号はそれぞれガンマ補正回路１７、１８、１９によりガンマ補正され、その出力はマトリクス回路２０に入力される。
【００４２】
マトリクス回路２０では、例えばＮＴＳＣの標準規格に従って、
Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
Ｒ−Ｙ＝０．７Ｒ−０．５９Ｇ−０．１１Ｂ
Ｂ−Ｙ＝−０．３Ｒ−０．５９Ｇ＋０．８９Ｂ
という演算が行われ、Ｙ、Ｒ−Ｙ、Ｂ−Ｙの各信号が形成される。
【００４３】
その出力は、レート変換回路２１に入力され、ＲＡＴＥ信号に応じた所定の信号レートに変換され、ディジタルビデオ信号Ｙ、Ｒ−Ｙ、Ｂ−Ｙとして、不図示の外部機器に出力される。
【００４４】
上述したように、高レートの設定時は入力信号がそのまま出力されるが、低レートの設定時は、設定レートに合わせてまず水平方向に１画素置きに信号を間引く処理が行われる。そして、１画素置きに間引いた時は、その前の信号を保持し、更に１水平ライン毎に信号を間引き、１水平ラインの信号を、２水平ライン分の時間に引き伸ばして出力するようにしている。これにより、トータルで１／４のデータレートの信号が得られる。
【００４５】
この時、上述の色分離回路４及び垂直ＡＰＣ回路１１で垂直方向に帯域制限が行われており、また、上述の第１〜第６のローパスフィルタ５、６、７、８、９、１０により水平方向に帯域制限が行われているので、単純な間引きを行っても、垂直及び水平のいずれにおいても折り返し歪みによるモアレ現象が発生して画像が劣化することがない。
【００４６】
図２は、本発明の実施形態のＣＣＤ１に配設される色フィルタの配列の例を示している。図２に示したように、上記色フィルタはＧフィルタが市松状に配置され、ＲフィルタおよびＢフィルタが１ライン毎に交互に配置されている。
【００４７】
これに、配列の時、ＲフィルタおよびＢのフィルタの画素はＧフィルタの画素に比べて１／２の数しかないため、上述のように、第２〜第４のローパスフィルタ６、７、８と比較して第１のローパスフィルタ５及び第５のローパスフィルタ９の帯域は１／２となっている。また、Ｒ、Ｇ信号と帯域を合わせるために、第６のローパスフィルタ１０の帯域は、第１のローパスフィルタ５及び第５のローパスフィルタ９の帯域と同じに設定されている。
【００４８】
図２において、各画素には説明を容易にするために番号が付してある。以下の説明において、例えば、垂直Ｖ＝２、水平Ｈ＝３の位置の画素をＰ２３のように記す。
図３は、本実施形態中の色分離回路４の詳細例を示している。図３において、１０１〜１０４は１水平ライン分の遅延を行う１水平遅延線である。
【００４９】
また、１０５〜１１９は１画素の遅延を行うためのフリップフロップであり、１２０、１２２、１２４、１２６、１２８、１２９、１３０、１４３、１４４、１４６、１４７、１４８、１４９、１５０、１５３、１５４、１５５、１５７、１５９、１６０は加算器である。
【００５０】
さらに、１２１、１２３、１２５、１２７、１３１、１４５、１５１、１５２、１５６、１５８は所定の係数を乗ずる係数器、１３２〜１４２はスイッチ回路である。
【００５１】
入力信号であるディジタル撮像信号ＳＤＣＣＤは、図３に示したように、まず水平遅延線１０１〜１０４によりそれぞれ１水平ライン分ずつ遅延され、０Ｈ、１Ｈ、２Ｈ、３Ｈ、４Ｈ分だけ遅延された信号が形成される。これらの信号０Ｈ〜４Ｈは、次に、フリップフロップ１０５〜１１９に与えられ、更に１画素分ずつ遅延される。
【００５２】
ここで、各フリップフロップ１０５〜１１９の出力信号をＳ００、Ｓ０１、Ｓ０２、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ３０、Ｓ３１、Ｓ３２、Ｓ４０、Ｓ４１、Ｓ４２と命名する。
【００５３】
それぞれの信号Ｓ００〜Ｓ４２は、まず、図４に示すように、Ｓ１１信号はそのままＣＮ１信号となる。また、Ｓ２１信号はＣＮ２信号となり、Ｓ３１信号はＣＮ３信号となる。
【００５４】
また、Ｓ２０信号とＳ２２信号とが加算器１２０で加算され、その後、係数器１２１で１／２の係数が乗じられてＬＲ信号となる。
Ｓ０１信号とＳ２１信号とが加算器１２２で加算され、その後、係数器１２３で１／２の係数が乗じられてＵＤ１信号となる。
【００５５】
Ｓ１１信号とＳ３１信号とが加算器１２４で加算され、その後、係数器１２５で１／２の係数が乗じられてＵＤ２信号となる。
Ｓ２１信号とＳ４１とが加算器１２６で加算され、その後、係数器１２７で１／２の係数が乗じられてＵＤ３信号となる。
【００５６】
Ｓ１０信号とＳ１２信号とが加算器１２８で加算され、さらにＳ３０信号とＳ３２信号とが加算器１２９で加算される。そして、加算器１２８の出力信号と加算器１２９の出力信号とが加算器１３０で加算され、その加算結果が係数器１２３に与えられ、１／４の係数が乗じられてＣＯ信号となる。
【００５７】
一方、ＧＬ１信号の形成は、以下のように行われる。すなわち、図１０に示すようにＳ１０信号とＳ１２信号とが加算器１４３で加算され、この加算結果とＳ０１信号とが加算器１４４に与えられて加算される。
【００５８】
また、Ｓ２１信号が係数器１４５により２倍され、その結果が加算器１４６に与えられ、ここで加算器１４４の出力信号と加算される。
Ｓ３０信号とＳ３２信号とが加算器１４７において加算され、この加算結果とＳ４１信号とが加算器１４８で加算される。そして、この加算結果が加算器１４９に与えられる。上記加算器１４９には、加算器１４６の出力信号が与えられており、ここで加算器１４８と加算されてＧＬ１信号が形成される。
【００５９】
次に、ＧＬ２信号の形成手順について説明する。図５に示すように、Ｓ００信号及びＳ０２信号が加算器１５０に与えられて加算された後、係数器１５１で１／２倍される。
また、Ｓ１１信号が係数器１５２で２倍された後、加算器１５３に与えられて係数器１５１の出力信号と加算される。
【００６０】
また、Ｓ２０信号とＳ２２信号とが加算器１５４で加算され、この加算出力信号が加算器１５５に与えられ、ここで加算器１５３の出力信号と加算される。
また、Ｓ３１信号は係数器１５６で２倍にされ、加算器１５６に与えられる。一方、Ｓ４０信号とＳ４２信号とが加算器１５７で加算され、その加算出力が係数器１５８で１／２倍された後、加算器１５９に与えられ、上記加算器１５９において係数器１５６の出力信号と加算される。更に、加算器１６０において加算器１５５の出力信号と加算されてＧＬ２信号が形成される。
【００６１】
Ｒ信号の形成は、以下のようにして行われる。すなわち、図６に示すように、ＣＮ２信号とＵＤ信号がスイッチ回路１３２に与えられ、このスイッチ回路１３２においてＲＰＩＸ信号により何方か一方が選択される。
【００６２】
ＬＲ信号とＣＯ信号はスイッチ回路１３３に与えられ、上記スイッチ回路１３３においてＲＰＩＸ信号により何方か一方が選択される。そして、上記スイッチ回路１３２及び１３３において選択された信号は、スイッチ回路１３４に与えられ、上記スイッチ回路１３４においてＲＬＩＮＥ信号により選択され、Ｒ信号が形成される。なお、上記ＲＰＩＸ信号及びＲＬＩＮＥ信号は不図示のタイミング発生回路により、ＣＣＤ１からの出力信号の対応する色フィルタに応じて発生される信号である。
【００６３】
Ｂ信号の形成は、以下のようにして行われる。すなわち、図７に示すように、ＣＯ信号とＬＲ信号とがスイッチ回路１３５に与えられ、上記スイッチ回路１３５においてＢＰＩＸ信号により何方か一方が選択される。
【００６４】
また、ＵＤ信号とＣＮ２信号がスイッチ回路１３６に与えられ、ＢＰＩＸ信号により何方か一方が選択される。これらのスイッチ回路１３５及びスイッチ回路１３６の出力信号はスイッチ回路１３７に与えられ、ここでＢＬＩＮＥ信号により何方か一方が選択されてＢ信号が形成される。上記ＢＰＩＸ信号及びＢＬＩＮＥ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＢフィルタに対応した出力信号のタイミングで発生される。
【００６５】
Ｇ１信号の形成は以下のようにして行われる。すなわち、図８に示すように、ＣＮ１信号とＵＤ１信号とがスイッチ回路１３８に与えられ、ここでＧ１ＰＩＸ信号により選択され、Ｇ１信号が形成される。上記Ｇ１ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＧフィルタに対応した出力信号のタイミングで発生される。
【００６６】
Ｇ２信号の形成は以下のようにして行われる。すなわち、図９に示すように、ＣＮ２信号とＵＤ２信号とがスイッチ回路１３９に与えられ、ここでＧ２ＰＩＸ信号により選択される。また、ＧＬ１信号とＧＬ２信号はスイッチ回路１４２に与えられ、ここでＰＩＸ信号により何方か一方が選択される。
【００６７】
そして、上記スイッチ回路１３９の出力信号とスイッチ回路１４２の出力信号がスイッチ回路１４０に与えられ、ここでＲＡＴＥ信号により何方か一方が選択され、Ｇ２信号として出力される。
【００６８】
この場合、上述したようにＲＡＴＥ信号が高レートに設定されている時はスイッチ回路１３９の出力信号が選択され、低レートが設定されている時はスイッチ回路１４２の出力信号が選択される。上記Ｇ２ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のフィルタに対応した出力信号のタイミングで発生される。
【００６９】
Ｇ３信号の形成は、以下のようにして行われる。すなわち、図９に示したように、ＣＮ３信号とＵＤ３信号とがスイッチ回路１４１に与えられ、ここでＧ３ＰＩＸ信号により何方か一方が選択される。Ｇ３ＰＩＸ信号は、上述と同様に不図示のタイミング発生回路により、ＣＣＤ１のＧフィルタに対応した出力信号のタイミングで発生される信号である。
【００７０】
ここで、Ｇ２信号の形成方法について詳細に述べる。ＲＡＴＥ信号が高レートの場合、Ｇ２信号は、上述のようにスイッチ回路１３９の出力信号が選択される。図２において、各水平ラインにおいてＧフィルタは１画素置きに配置されている。今、Ｖ＝２のラインを走査しているとして、Ｈ＝０ではＧフィルタ上であるので、Ｇ信号をそのまま出力すればよい。しかし、Ｈ＝１ではＲフィルタ上であるので、周囲の画素から補間してＧ信号を形成する必要がある。
【００７１】
ところで、図１に示されるように、Ｇ信号はアパーチャ信号の形成のためにも用いられるため、水平解像度を重視して、Ｒフィルタの上下のＧ信号から補間するのがよい。したがって、走査がＨ＝１の時はＧ２ＰＩＸ信号により上下の画素を加算平均した信号であるＵＤ２信号が選択される。
【００７２】
このように、Ｖ＝２のラインでは水平Ｈが偶数の画素では出力信号がそのまま選択されるように、また、水平Ｈが奇数の画素では上下の画素の加算平均が選択されるようにＧ２ＰＩＸ信号が発生される。
【００７３】
さらに、垂直Ｖ＝３のラインを見ると、Ｇフィルタの位置の奇遇がＶ＝２のラインと反対になっているので、Ｇ２ＰＩＸ信号の位相もそれに合わせて発生される。
【００７４】
一方、ＲＡＴＥ信号が低レートに設定されている場合、Ｇ２信号は、上述のようにスイッチ回路１４２の出力信号が選択される。スイッチ回路１４２の２つの入力信号の内、ＧＬ１信号は図１０に示すように、Ｓ０１、Ｓ１０、Ｓ１２、Ｓ２１、Ｓ３０、Ｓ３２、Ｓ４１の各信号から形成される。
【００７５】
各々の信号が、各水平ライン毎にどのような比率で加算されているかを見ると、
０ライン １ （Ｓ０１）
１ライン ２ （Ｓ１０＋Ｓ１２）
２ライン ２ （Ｓ２１×２）
３ライン ２ （Ｓ３０＋Ｓ３２）
４ライン １ （Ｓ４１）となっている。
【００７６】
同様に、ＧＬ２信号についてみてみると、
０ライン １ （（Ｓ００＋Ｓ０２）／２）
１ライン ２ （Ｓ１１×２）
２ライン ２ （Ｓ２０＋Ｓ２２）
３ライン ２ （Ｓ３１×２）
４ライン １ （（Ｓ４０＋Ｓ４２）／２）
となっており、同じ比率で加算されている。
【００７７】
この比率から、垂直方向のレスポンスをＺ変換で表すと、
１＋２* Ｚ＾（−１）＋２* Ｚ＾（−２）＋Ｚ* Ｚ＾（−３）＋Ｚ＾（−４）
（但し、＾はべき乗を表す）
であり、ローパスフィルタの特性になる。
【００７８】
したがって、垂直方向に帯域制限された信号がＧＬ１信号及びＧＬ２信号から得られる。ＧＬ１信号とＧＬ２信号の違いは、図２において現在走査している画素がＧフィルタかそうでないかの違いによる。Ｇフィルタの場合は、ＧＬ１信号を選択し、そうでない時はＧＬ２信号をスイッチ回路１４２で選択する。したがって、この低レートの場合は、垂直方向に帯域制限されたＧ信号がＧ２信号として出力される。
【００７９】
図１１及び図１２は、実施形態中の色分離回路４の詳細例を示す。なお、図１と同一のものには同一の番号を付して詳細な説明を省略する。
図１１において、２０１、２０４、２０６、２０９は不図示の係数設定手段から係数を設定可能な可変係数器である。
【００８０】
また、２０２、２０７及び２１２は加算器であり、２０３及び２０８はスイッチ回路である。さらに、２０５、２１６及び２１７は１水平ライン分の遅延時間を有する１水平遅延線、２１０は１水平ライン−１画素の遅延時間を有する（１Ｈ−１）遅延線である。
【００８１】
２１１は係数器であり、２１３〜２１５、２１８〜２３０は１画素の遅延を行うためのフリップフロップである。また、図１２における２３１及び２３２はセレクタである。
【００８２】
入力信号であるディジタル撮像信号ＳＤＣＣＤは、まず可変係数器２０１に設定された係数Ｋ１が乗ぜられ、加算器２０２で可変係数器２０４の出力信号と加算される。
【００８３】
そして、上記加算された結果が、スイッチ回路２０３にＳＤＣＣＤ信号とともに入力され、これらの信号の何方かがＳＥＬ１信号によって選択される。上記スイッチ回路２０３により選択された信号は、水平遅延線２０５に与えられて１水平ライン分遅延され、１Ｈ遅延された信号が形成される。
【００８４】
上記１Ｈ遅延された信号は、次に、可変係数器２０６に与えられ、上記可変係数器２０６に設定された係数Ｋ３が乗ぜられた後で加算器２０７に与えられる。そして、上記加算器２０７により可変係数器２０９の出力信号と加算されて、水平遅延線２０５の出力信号とともにスイッチ回路２０８に入力される。
【００８５】
これらの２つの信号のうち、何方か一方の信号が上記スイッチ回路２０８において、ＳＥＬ２信号により選択される。そして、選択された信号は、（１Ｈ−１）遅延線２１０によって「１水平ライン分−１画素」分だけ遅延される。
【００８６】
上記遅延線２１０の出力信号は、まず、フリップフロップ２１４及び２１３により２画素分遅延され、加算器２１２において（１Ｈ−１）遅延線２１０の出力信号と加算される。次に、係数器２１１により１／２倍された後で可変係数器２０９に与えられる。
【００８７】
上記可変係数器２０９においては、ここに設定されている係数Ｋ４が乗ぜられ、その後、上述したように可変係数器２０６の出力信号と共に加算器２０７に与えられて加算される。
【００８８】
また、上記（１Ｈ−１）遅延線２１０の出力信号は、フリップフロップ２１５にも与えられ、ここで１Ｈだけ更に遅延されることにより、２Ｈ遅延された信号が形成される。
【００８９】
上記２Ｈ遅延された信号は、可変係数器２０４、１水平遅延線２１６及びフリップフロップ２２３にそれぞれ与えられる。
可変係数器２０４においては、設定された係数Ｋ２が乗ぜられ、上述のように、可変係数器２０１の出力信号と共に加算器２０２で加算される。
【００９０】
１水平遅延線２１６に与えられた信号は、ここで１Ｈ遅延された後で１水平遅延線２１７に与えられ、ここで更に１Ｈ遅延され、それぞれ３Ｈおよび４Ｈ遅延された信号となる。
【００９１】
入力されたＳＤＣＣＤ信号（０Ｈ）、１水平遅延線２０５の出力信号（１Ｈ）、フリップフロップ２１５の出力信号（２Ｈ）、１水平遅延線２１６の出力信号（３Ｈ）、２１７の出力信号（４Ｈ）はそれぞれフリップフロップ２１８〜２３０により１画素遅延される。
【００９２】
ここで、図３の場合と同様に、各々のフリップフロップの出力信号をＳ００、Ｓ０１、Ｓ１０〜Ｓ１２、Ｓ２０〜Ｓ２２、Ｓ３０〜Ｓ３２、Ｓ４０、Ｓ４１とそれぞれ名付ける。これらの信号は、図３と同じ動作で処理され、Ｒ信号、Ｂ信号、Ｇ１信号、Ｇ３信号が得られる。また、Ｇ２信号は、図３のＲＡＴＥ信号が高レートの設定時と同じ動作で得られる。
【００９３】
ＳＥＬ１信号は、図１２に示すように、ＲＡＴＥ信号によって“０”とＳＥＬ１ＰＩＸとがスイッチ回路２３１によって切り換えられて形成される。ＳＥＬ１ＰＩＸ信号は、不図示のタイミング発生回路によって、ＳＤＣＣＤ信号がＣＣＤ１のＧフィルタに対応する信号でない時に“１”になるように発生される。
【００９４】
スイッチ回路２３１では、ＲＡＴＥ信号が高レートの設定時は“０”を選択し、低レートの設定時はＳＥＬ１ＰＩＸを選択する。また、ＳＥＬ１が“１”の時は、スイッチ２０３によって加算器２０２の出力信号が選択される。
【００９５】
ＳＥＬ２信号は、ＳＥＬ１と同様に、ＲＡＴＥ信号によって、“０”とＳＥＬ２ＰＩＸとがスイッチ回路２３２によって切り換えられて形成される。ＳＥＬ２ＰＩＸ信号は、不図示のタイミング発生回路によって、１水平遅延線２０５の出力信号がＣＣＤ１のＧフィルタに対応する信号である時に“１”となるように発生される。
【００９６】
スイッチ回路２３２は、ＲＡＴＥ信号が高レートの設定時は“０”を選択し、低レートの設定時はＳＥＬ２ＰＩＸを選択する。また、ＳＥＬ２が“１”の時は、スイッチ２０８によって加算器２０７の出力信号が選択される。
【００９７】
また、ＲＡＴＥ信号が高レートに設定されている時は、スイッチ回路２０３はＳＤＣＣＤ信号を選択し、スイッチ回路２０８は１水平遅延線２０５の出力信号を選択する。このため、図３の高レート時の動作と同様の動作により各１水平遅延線及び（１Ｈ−１）遅延線とフリップフロップ２１５により遅延された信号から、Ｇ２信号が形成される。
【００９８】
次に、ＲＡＴＥ信号が低レートに設定されている時の動作について説明する。この時、スイッチ回路２０８は１水平遅延線２０５の出力信号がＧフィルタに対応した信号の時は加算器２０７の出力信号を選択する。
【００９９】
上記加算器２０７の出力信号は、１水平遅延線２０５の出力信号に係数Ｋ３を乗じたものと、（１Ｈ−１）遅延線２１０の出力信号に係数Ｋ４を乗じたものの加算結果であり、これにより巡回型のフィルタが構成される。
【０１００】
ここで、フリップフロップ２１３、２１４及び加算器２１２、係数器２１１による回路は、図２においてＧフィルタが市松状に配置されているため、垂直Ｖが奇数のラインと偶数のラインで、Ｇフィルタの位置がずれており、対応する画素の左右の画素を加算平均することにより補間している。
【０１０１】
また、Ｇフィルタに対応する信号のみ選択しているのは、図２においてＲフィルタおよびＢフィルタは１ライン飛ばしに配置されているため、１水平ラインの遅延では違う色のフィルタに対応する信号と加算されて、色分離が不可能になってしまうからである。
【０１０２】
また、スイッチ回路２０３はこの低レートの設定時はＳＤＣＣＤ信号がＧのフィルタに対応する信号の時はＳＤＣＣＤ信号を選択し、そうでない時は加算器２０２の出力信号を選択する。加算器２０２の入力のうち、可変係数器２０４の入力信号はフリップフロップ２１５の出力信号であるので、２水平ライン分遅延されたことになる。
【０１０３】
これは、図２においてＧ以外のフィルタ（Ｒフィルタ、Ｂフィルタ）は２水平ラインの繰り返し周期を有しているからである。ＳＣＣＤ信号を２水平ライン遅延された信号とＳＣＣＤを係数Ｋ１と係数Ｋ２により定まる比率で加算することにより、巡回型のフィルタを構成している。
【０１０４】
このとき、各係数Ｋ１、Ｋ２、Ｋ３、Ｋ４を可変することにより、上述の２つの巡回型のフィルタの周波数特性を可変することができる。したがって、ＲＡＴＥ信号が上述のように高レートと低レートの２つのみではなくて、種々のレートに応じて、スイッチ回路２３１と２３２および各係数Ｋ１、Ｋ２、Ｋ３、Ｋ４を可変することで、最適な巡回型のフィルタの特性を得ることが可能になる。
【０１０５】
例えば、係数Ｋ３＝０．５、係数Ｋ４＝０．５とすると巡回型のローパスフィルタ特性を設定できるが、この係数をＫ３＝０．２５、Ｋ４＝０．７５とすると、さらに透過帯域の低いローパスフィルタの特性を設定することができる。
【０１０６】
係数Ｋ１、Ｋ２についても同様である。また、係数Ｋ１、Ｋ２はＲ信号およびＢ信号の特性を設定し、Ｋ３、Ｋ４はＧ信号の特性を設定するが、Ｋ１＝Ｋ３、Ｋ２＝Ｋ４でない設定も可能であり、それぞれに必要な信号帯域に応じた設定にすることが可能である。
【０１０７】
図１３は、本発明の実施形態中、レート変換回路２１の詳細例を示す図である。図１３において、３０１は書き込みクロックと読みだしクロックを独立に与えることのできるように構成されたデュアルポートメモリ、３０２はスイッチ回路である。
【０１０８】
入力されるＹ信号は、デュアルポートメモリ３０１の書き込みデータ端子ＷＤとスイッチ回路３０２の一方の入力端子に入力される。上記スイッチ回路３０２の他方の入力端子には、デュアルポートメモリ３０１のデータ読み出し端子ＲＤから読みだされる信号が入力され、これらの信号のうち何方か一方の信号がＲＡＴＥ信号により選択されて出力される。
【０１０９】
ここで、上記ＲＡＴＥ信号が上述の高レートに設定されている時はＹ信号を選択し、また、上記ＲＡＴＥ信号が低レートに設定されている時はデュアルポートメモリ３０１のデータ読み出し端子ＷＤから読みだされた信号を選択する。
【０１１０】
デュアルポートメモリ３０１の書き込みクロックには、不図示のタイミング発生回路より発生された第１のクロックＣＬＫ１が用いられる。この第１のクロックＣＬＫ１は、入力のＹ信号のデータレートの半分の周波数のクロックレートを有し、奇遇どちらかのラインのみに間欠的に発生される。
【０１１１】
また、デュアルポートメモリ３０１の読みだしクロックには、不図示のタイミング発生回路より発生されたク第２のロックＣＬＫ２が用いられる。この第２のクロックＣＬＫ２は、入力のＹ信号のデータレートの１／４のクロックレートを有している。
【０１１２】
この、低レートの設定時の動作を説明すると、まず、デュアルポートメモリ３０１の入力段で、データレートの半分のクロックレートの第１のクロックＣＬＫ１でサンプリングすることにより、画素数を水平方向に半分に間引く。
【０１１３】
さらに、第１のクロックＣＬＫ１を奇遇どちらかのラインのみに間欠的に発生させることにより垂直方向にも１／２に間引く。
【０１１４】
この時、第１の実施形態を説明する図１において、既に水平、垂直方向に信号帯域が制限されているため、単純に間引きを行っても折り返し信号の発生によるモアレ現象が発生しない。
【０１１５】
こうして間引かれた信号を、デュアルポートメモリ３０１から、入力のＹ信号のデータレートの１／４のクロックレートを有する第２のクロックＣＬＫ２で読み出すことにより、水平方向に引き伸ばして信号の切れ目をなくし、スイッチ３０２を経由して上述のように不図示の外部機器に出力する。
【０１１６】
図１４は、図１３に示したデュアルポートメモリ３０１の動作を説明するための波形図である。図１４において、（ａ）、（ｂ）、（ｃ）は同一の時間軸で描かれており、（ａ）は水平同期信号ＨＤを示し、（ｂ）は第１のクロックＣＬＫ１、（ｃ）は第２のクロックＣＬＫ２をそれぞれ示している。
【０１１７】
（ｂ）に示した第１のクロックＣＬＫ１は、奇数ラインのみに間欠的に発生している。また、第２のクロックＣＬＫ２は、２ラインにわたって切れ目無く発生している。
【０１１８】
また、図１４において、（ｄ）、（ｅ）、（ｆ）は同一の時間軸で描かれており、（ｄ）は入力のＹ信号のデータレートを決めるメインクロック、（ｅ）は第１のクロックＣＬＫ１を示し、（ｆ）は第２のクロックＣＬＫ２を示している。メインクロックに対し（ｅ）第１のクロックＣＬＫ１は、１／２のクロックレートを有しており、（ｆ）第２のクロックＣＬＫ２は１／４のクロックレートを有している。
【０１１９】
なお、上述の実施形態においては、カラー撮像装置を用いてカラー画像信号を生成する場合について詳細に説明したが、本発明は白黒撮像装置を用いて白黒画像信号を生成する場合についても同様に適用することができる。
【０１２０】
【発明の効果】
本発明は上述したように、本発明によれば、撮像信号から各色成分の信号を分離するとともに、垂直方向の帯域制限を行い、色分離手段によって分離された信号を色成分ごとに水平方向の帯域制限を行う際に、垂直方向、水平方向の帯域制限の周波数特性を、設定された出力データレートに基づいて可変させることによって出力レート変換のための帯域制限を兼用しているため、特に、低レートが設定されている場合に、レート変換する際の間引く方向が垂直方向または水平方向の何方でも、それに対する折り返し歪みによるモアレ現象等の劣化が発生しない高画質のビデオ信号を、回路規模を増大することなく得ることができる。
【図面の簡単な説明】
【図１】本発明の撮像装置の第１の実施形態を示す構成図である。
【図２】実施形態のＣＣＤに配設される色フィルタの配列の例を示す図である。
【図３】実施形態中の色分離回路の詳細例を示す図である。
【図４】ＵＤ信号等各信号の形成を説明する図である。
【図５】ＧＬ２信号の形成を説明する図である。
【図６】Ｒ信号の形成を説明する図である。
【図７】Ｂ信号の形成を説明する図である。
【図８】Ｇ１信号の形成を説明する図である。
【図９】Ｇ２信号の形成を説明する図である。
【図１０】ＧＬ１信号の形成を説明する図である。
【図１１】第２の実施形態の色分離回路の詳細を示す構成図である。
【図１２】ＳＥＬ信号の形成を説明する図である。
【図１３】レート変換回路の詳細例を示す図である。
【図１４】レート変換回路の動作を示す波形図である。
【符号の説明】
１ ＣＣＤ
２ サンプルアンドホールド回路
３ ＡＤコンバータ
４ 色分離回路
５〜１０ ローパスフィルタ
１１ 垂直ＡＰＣ回路
１２ 水平ＡＰＣ回路
１３〜１６ 加算器
１７〜１９ ガンマ回路
２０ マトリクス回路
２１ レート変換回路
Claims (3)
- 撮像素子を用いて被写体像を撮像して生成した撮像信号を任意のデータレートのビデオ信号として出力する撮像装置において、
前記撮像信号から各色成分の信号を分離するとともに、垂直方向の帯域制限を行う色分離手段と、
前記色分離手段によって分離された信号を色成分ごとに水平方向の帯域制限を行う帯域制限手段と、
前記帯域制限手段によって帯域制限された信号からマトリクス変換によって前記ビデオ信号を生成するマトリクス変換手段と、
前記ビデオ信号の出力データレートを設定するデータレート設定手段と、
前記ビデオ信号を前記データレート設定手段によって設定された出力データレートのビデオ信号に変換する出力データレート変換手段とを有し、
前記出力データレートに応じて、前記色分離手段と前記帯域制限手段との周波数応答特性を可変することを特徴とする撮像装置。 - 前記出力データレート変換手段は、前記撮像信号の帯域を、前記データレート設定手段の前記出力データレートを設定する信号に応じて制御することを特徴とする請求項１に記載の撮像装置。
- 前記出力データレートを設定する信号により高レートが設定されている時は前記色分離手段と前記帯域制限手段において前記撮像信号の帯域を制限せず、低レートが設定されている時は前記色分離手段と前記帯域制限手段において低レートに応じた信号帯域となるように制限することを特徴とする請求項２に記載の撮像装置。
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