JP3761446B2

JP3761446B2 - Clock recovery method

Info

Publication number: JP3761446B2
Application number: JP2001330040A
Authority: JP
Inventors: 賀郎国領; 信夫塚本
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2001-10-26
Filing date: 2001-10-26
Publication date: 2006-03-29
Anticipated expiration: 2021-10-26
Also published as: JP2003134085A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＯＦＤＭ方式の伝送装置の受信機側における、受信信号から送信機側のクロックと同一の周波数のクロックを再生する方式に関するものである。
【０００２】
【従来の技術】
近年、移動体向けディジタル音声放送や、地上系ディジタルテレビジョン放送への応用に適した変調方式として、マルチパスフェージングやゴーストに強いという特徴のある直交周波数分割多重変調方式（Orthogonal Frequency Division Multiplex：ＯＦＤＭ）が注目を浴びている。このＯＦＤＭ方式は、マルチキャリア変調方式の一種であって、互いに直交する複数本の搬送波にディジタル変調を施した伝送方式である。
ここで、図４に示す様に、送信されるＯＦＤＭ信号は、有効シンボル長(Ｔｖ)の信号に、遅延波の影響を軽減するためのガードインターバル(Ｇ)が付加されたシンボル構成の信号である。即ち、有効シンボル長(Ｔv)の信号の後半Ｂ₁部分を前半Ａ₁部分の前にコピーし、ガードインターバル(Ｇ)として挿入したシンボル構成の信号が連続するものである。ガードインターバルは、伝送路での遅延波に起因する受信側での符号間干渉の影響を少なくする目的で付加される。
【０００３】
このようなＯＦＤＭ信号を受信して、受信データを再生する場合、一般的に、図２に示す様な受信機構成となる。なお、この構成、動作については、例えば次の文献に、詳細に開示されているため、ここでは簡単に説明する。
『ディジタル伝送』ｐ１１７−ｐ１１９、１９９８年オーム社発行
図２に示すような受信機において、変調されたＯＦＤＭ信号を受信し、これを帯域制限フィルタ１を通した後、Ａ／Ｄコンバータ２により、ディジタル信号に変換する。ここで、変調されている受信信号の搬送波周波数に等しい正弦波を搬送波発生器８により発生させ、乗算器３により、この信号ｃｏｓωｔを掛け算する。一方、搬送波発生器８から出力された信号を位相シフタ７によりπ／２シフトさせ、信号ｓｉｎωｔとして、乗算器４により掛け算を行なう。そして、それぞれ、高調波成分を除去するローパスフィルタ５，６を通すことにより、復調されたベースバンドのＯＦＤＭ信号のＩ成分及びＱ成分が得られる。なお、Ｉは同相成分を表わし、Ｑは直交成分を表わす、いわゆる複素信号として出力される。
そして、この出力をシリアル／パラレル変換器９により、パラレル信号に変換し、これをＦＦＴ(Fast Fourier Transform：フーリエ変換)演算器１０により、送信側で逆ＦＦＴ演算された信号をここで再生する。
そして、ＦＦＴ演算器１０の各周波数ごとの出力に対して、識別器１１によりデータの識別を行なった後、パラレル／シリアル変換器１２によって、シリアルデータとして出力する。この出力される信号が、送信側から送信された信号を再生した信号となる。
【０００４】
また、復調されたベースバンドの信号Ｉ，Ｑは、タイミング位置検出器１３により、ＦＦＴを行なうタイミング位置が検出され、検出されたタイミング位置に基づくタイミング信号を、タイミング発生器１４から発生する。そして、このタイミング信号により、シリアル／パラレル変換器９におけるシフト動作の基準となるクロック発生器１６から発生するクロックを、スイッチ１５で制御する。ここで、このスイッチ１５の制御をするため、上記タイミング位置を検出すると、ＦＦＴの時間窓が適切な位置になる様、タイミング発生器１４からタイミング信号が出力される。
このような動作をするには、受信機は受信信号からシンボル周期に同期させて動作をさせる必要がある。
ここで、ローパスフィルタ５，６の出力である復調されたベースバンド信号Ｉ、Ｑを複素信号として、Ｉ＋ｊＱとして表現する。従来は、この信号を図３に示すような構成で、受信機側のクロックを再生していた。なお、複素数処理をする信号の流れは、太線の矢印で表示してある。
有効シンボル長(Ｔv)に相当する遅延時間(Ｔv)の遅延器２６で、ベースバンド信号Ｉ＋ｊＱを遅延させる。シフトレジスタ２７では、遅延器２６に入力する信号を順次保持し、シフトレジスタ２９では、遅延器２６の出力信号を順次保持する。なお、これらのレジスタの段数は、ガードインターバル(Ｇ)の長さ分とするのが普通である。
【０００５】
ここで、シフトレジスタ２７，２９の各段の出力同士を並列複素乗算器２８にて乗算する。そのそれぞれの乗算結果を加算器３０にて総和を行う。
すなわち、これはシフトレジスタ２７とシフトレジスタ２９に入力した信号の内容の相互相関をとっていることになる。
加算器３０の出力を、絶対値変換器３１にて、絶対値化することにより、その出力値が相関の度合いを示すことになる。ここで、互いの相関が強ければ値は大きく、相関が弱ければ値は小さくなる。
図４に示す様に、ＯＦＤＭ信号は、ガードインターバルＢ₁と有効シンボル長の最後の部分Ｂ₁とは、全く同じ信号にしてあるため、ガードインターバルの信号と有効シンボル長の最後の部分との相互相関は非常に強く、絶対値変換器３１の出力の値は大きくなる。それ以外の部分では、互いの信号が異なるので、相関は弱く出力値は小さい。
各シンボルで同様のことになるので、絶対値変換器３１の出力信号ｅは、図４に示す様に、各シンボルにおける有効シンボルの最後の部分で大きな値となる。このピーク波形の周期は、シンボル長に一致しており、この周期を再生することにより、クロック再生が可能となる。
絶対値変換器３１の出力信号を最大値位置検出回路２４にて、そのピークとなる位置を検出して、この位相情報を基に、デジタルＰＬＬ回路２５にて、位相制御を行ない、受信信号のシンボル周期を再生する。
【０００６】
【発明が解決しようとする課題】
ところが、この従来方式だと、回路が大規模になっていた。特に、並列複素乗算器２８は、回路規模が非常に大きい。つまり、シフトレジスタ２７，２９からの信号は、数十個、例えば６４個の複素数信号である。
いま、シフトレジスタ２７からの一方のレジスタの出力である複素数信号を、Ａ(＝Ａｉ＋ｊＡｑ)、シフトレジスタ２９からのもう１つのレジスタ出力である複素数信号を、Ｂ(＝Ｂｉ＋ｊＢｑ)としたとき、並列複素乗算器２８で行う演算は、下記式で表される。

上記の演算を実現するためには、乗算を４回、加減算を２回、実施しなければならない。例えば、シフトレジスタ２７，２９の段数が６４段であれば、乗算を２５６回、加減算を１２８回も、１サンプル毎に行なわなければならず、回路規模は膨大となる。
本発明はこれらの欠点を除去し、ＯＦＤＭ信号伝送装置の受信機におけるクロック再生機能を、小さな回路規模で実現することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上記目的を達成するため、ガードインターバル信号を含んだＯＦＤＭ信号を受信する受信機において、直交復調したベースバンド信号と、該ベースバンド信号を有効シンボル長だけ遅延させた信号とを共役複素数乗算し、該共役複素数乗算した信号をサンプル時間毎に加算して積分し、該積分した信号とその信号をガードインターバル時間遅延させた信号との差をとり、この絶対値の最大値の位置を検出し、当該検出した位相情報に基づきクロック位相制御を行い、受信信号からクロック信号を抽出、再生するものである。
【０００８】
【発明の実施の形態】
図１に、本発明の一実施例の構成を示し、以下にこの動作について説明する。ローパスフィルタ５，６の出力である復調されたベースバンド信号Ｉ、Ｑを複素信号として、Ｉ＋ｊＱとして表現する。
有効シンボル時間(Ｔv)に相当する遅延時間(Ｔv)の遅延器１７でベースバンド信号Ｉ＋ｊＱを遅延させる。そして、遅延させる前の信号と、遅延させた後の信号での共役複素数での乗算を行う。ここで、遅延器１７で、遅延させる前のあるサンプリング時刻の信号をＲ（＝Ｒｉ＋ｊＲｑ）と表わし、遅延させた後のあるサンプリング時刻の信号をＳ（＝Ｓｉ＋ｊＳｑ）で表わすと、共役複素数で乗算した結果は、
Ｒ×S^*＝Ｒ×｜Ｓ｜²／Ｓ
となる。これは、(ａ＋ｊｂ)×(ａ＋ｊｂ)^*＝｜ａ＋ｊｂ｜²から導かれる。遅延器１７の入力に、ガードシンボルと同じ信号である有効シンボル長の最後の部分が入力されているときには、遅延器１７の出力はガードインターバル信号が出力されているので、
Ｒ＝Ｓ
であるので、
Ｒ×S^*＝｜Ｓ｜²
となって、受信信号のレベルが一定であれば、固定の値となる。
ところが、遅延器１７の入力信号がそれ以外の時には、
Ｒ≠Ｓ
であるので、Ｒ×S^*は一定の値にはならず、種々の値となり、ランダムな信号となる。
【０００９】
今、共役複素数乗算器１８の出力信号をａとしたとき、その信号は図５に示したように、ガードインターバルと同一の信号である有効シンボル長の最終部分が遅延器１７に入力されているときは、ある一定の値となり、それ以外のときは、ランダムな信号となる。図５では、ランダムな信号を四角の帯で示した。
複素乗算器１８の出力を、サンプリング時間の遅延時間(Ｔｓ)の遅延器２０を用いて、加算器１９により積分を行う。遅延器２０の出力信号をｂとすると、図５に示したような波形となる。ガードインターバル時間の遅延時間(Ｔ_G)の遅延器２１の出力信号をｃとすれば、その波形は図５に示したようになる。
加算器２２にて、遅延器２０の出力信号と、遅延時間(Ｔ_G)の遅延器２１の出力信号との差をとると、ｄのような波形となる。これは、各シンボルの最終部分で最大値となるような波形となる。ここで、絶対値変換器２３にて、絶対値に変換した後、従来方式と同様に、この信号の最大値の位置を検出して、デジタルＰＬＬ２５にて、クロック位相同期を行う。
【００１０】
【発明の効果】
以上説明したように、従来方式では、例えば、６４段のシフトレジスタ２個、６４セグメントの複素乗算器、さらにそれらの総和を行なう加算器を必要としたが、本発明では、非常に小規模の構成で同様の機能を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図
【図２】ＯＦＤＭ受信機の全体構成を表すブロック図
【図３】従来方式のブロック図
【図４】従来方式の説明をするための波形図
【図５】本発明の説明をするための波形図
【符号の説明】
１：帯域制限フィルタ、２：ＡＤコンバータ、３、４：乗算器、５、６：ローパスフィルタ、７：位相シフタ、８：搬送波発生器、９：シリアル／パラレル変換器、１０：ＦＦＴ演算器、１１：識別器、１２：パラレル／シリアル変換器、１３：タイミング位置検出器、１４：タイミング発生器、１５：スイッチ回路、１６：クロック発生器、１７，２６：有効シンボル時間の遅延器、１８：複素加算器、１９，２２：加算器、２０：サンプリング時間の遅延器、２１：ガードインターバル時間の遅延器、２３，３１：絶対値変換器、２４：最大値位置検出回路、２５：デジタルＰＬＬ、２７，２９：シフトレジスタ、２８：並列複素乗算器、３０：加算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for regenerating a clock having the same frequency as a clock on the transmitter side from a received signal on the receiver side of an OFDM transmission apparatus.
[0002]
[Prior art]
In recent years, Orthogonal Frequency Division Multiplexing (OFDM) is a modulation system suitable for application to mobile digital audio broadcasting and terrestrial digital television broadcasting, which is characterized by being resistant to multipath fading and ghosting. ) Is attracting attention. This OFDM system is a kind of multi-carrier modulation system, and is a transmission system in which a plurality of orthogonal carriers are digitally modulated.
Here, as shown in FIG. 4, an OFDM signal to be transmitted is a signal having a symbol structure in which a guard interval (G) for reducing the influence of delay waves is added to a signal having an effective symbol length (Tv). is there. In other words, the second half B ₁ portion of the signal having the effective symbol length (Tv) is copied before the first half A ₁ portion, and the symbol-structured signal inserted as the guard interval (G) is continuous. The guard interval is added for the purpose of reducing the influence of intersymbol interference on the receiving side caused by the delayed wave in the transmission path.
[0003]
When such an OFDM signal is received and the received data is reproduced, the receiver configuration is generally as shown in FIG. Since this configuration and operation are disclosed in detail in the following document, for example, they will be briefly described here.
"Digital transmission" p117-p119, published by Ohm Co., Ltd. 1998 In a receiver as shown in FIG. 2, a modulated OFDM signal is received, passed through a band limiting filter 1, and then passed through an A / D converter 2. Convert to digital signal. Here, a sine wave equal to the carrier frequency of the received signal being modulated is generated by the carrier wave generator 8, and this signal cos ωt is multiplied by the multiplier 3. On the other hand, the signal output from the carrier generator 8 is shifted by π / 2 by the phase shifter 7 and is multiplied by the multiplier 4 as the signal sin ωt. Then, the I component and the Q component of the demodulated baseband OFDM signal are obtained by passing through the low-pass filters 5 and 6 that remove the harmonic components, respectively. Note that I represents an in-phase component and Q represents a quadrature component, which is output as a so-called complex signal.
Then, this output is converted into a parallel signal by the serial / parallel converter 9, and a signal obtained by performing an inverse FFT operation on the transmission side by an FFT (Fast Fourier Transform) calculator 10 is reproduced here.
Then, after the data is identified by the discriminator 11 with respect to the output of each frequency of the FFT computing unit 10, it is output as serial data by the parallel / serial converter 12. This output signal is a signal obtained by reproducing the signal transmitted from the transmission side.
[0004]
The demodulated baseband signals I and Q are detected by the timing position detector 13 at the timing position where the FFT is performed, and the timing generator 14 generates a timing signal based on the detected timing position. Based on this timing signal, the clock generated from the clock generator 16 serving as a reference for the shift operation in the serial / parallel converter 9 is controlled by the switch 15. Here, in order to control the switch 15, when the timing position is detected, a timing signal is output from the timing generator 14 so that the FFT time window becomes an appropriate position.
In order to perform such an operation, the receiver needs to operate in synchronization with the symbol period from the received signal.
Here, the demodulated baseband signals I and Q that are the outputs of the low-pass filters 5 and 6 are expressed as I + jQ as complex signals. Conventionally, this signal has a configuration as shown in FIG. The signal flow for complex number processing is indicated by thick arrows.
The baseband signal I + jQ is delayed by a delay unit 26 having a delay time (Tv) corresponding to the effective symbol length (Tv). The shift register 27 sequentially holds signals input to the delay unit 26, and the shift register 29 sequentially holds output signals of the delay unit 26. It should be noted that the number of stages of these registers is usually the length of the guard interval (G).
[0005]
Here, the outputs of the stages of the

shift registers

27 and 29 are multiplied by the parallel complex multiplier 28. The respective multiplication results are summed by the adder 30.
That is, this means that the contents of the signals input to the shift register 27 and the shift register 29 are cross-correlated.
By converting the output of the adder 30 into an absolute value by the absolute value converter 31, the output value indicates the degree of correlation. Here, if the correlation is strong, the value is large, and if the correlation is weak, the value is small.
As shown in FIG. 4, in the OFDM signal, since the guard interval B ₁ and the last part B ₁ of the effective symbol length are exactly the same signal, the signal of the guard interval and the last part of the effective symbol length are The cross-correlation is very strong and the output value of the absolute value converter 31 is large. In other parts, since the signals are different from each other, the correlation is weak and the output value is small.
Since the same applies to each symbol, the output signal e of the absolute value converter 31 has a large value at the last portion of the effective symbol in each symbol, as shown in FIG. The period of this peak waveform matches the symbol length, and by reproducing this period, it is possible to reproduce the clock.
The maximum value position detection circuit 24 detects the peak position of the output signal of the absolute value converter 31, and the digital PLL circuit 25 performs phase control based on this phase information, and the received signal Play the symbol period.
[0006]
[Problems to be solved by the invention]
However, with this conventional method, the circuit is large. In particular, the parallel complex multiplier 28 has a very large circuit scale. That is, the signals from the

shift registers

27 and 29 are several tens, for example, 64 complex signals.
Now, let A (= Ai + jAq) be the complex signal that is the output of one register from the shift register 27 and B (= Bi + jBq) be the complex signal that is the other register output from the shift register 29. The calculation performed by the complex multiplier 28 is expressed by the following equation.

In order to realize the above calculation, it is necessary to perform multiplication four times and addition / subtraction twice. For example, if the number of stages of the

shift registers

27 and 29 is 64, multiplication must be performed 256 times and addition / subtraction must be performed 128 times for each sample, resulting in a huge circuit scale.
An object of the present invention is to eliminate these drawbacks and realize a clock recovery function in a receiver of an OFDM signal transmission apparatus with a small circuit scale.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a receiver for receiving an OFDM signal including a guard interval signal, and a conjugate complex number obtained by orthogonally demodulating a baseband signal and a signal obtained by delaying the baseband signal by an effective symbol length. Multiply and add the conjugate complex number multiplied every sample time and integrate, take the difference between the integrated signal and the signal delayed by the guard interval time, and determine the position of the maximum value of this absolute value It detects and performs clock phase control based on the detected phase information, and extracts and reproduces the clock signal from the received signal.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows the configuration of an embodiment of the present invention, and this operation will be described below. The demodulated baseband signals I and Q that are the outputs of the low-pass filters 5 and 6 are expressed as I + jQ as complex signals.
The baseband signal I + jQ is delayed by a delay unit 17 having a delay time (Tv) corresponding to the effective symbol time (Tv). Then, multiplication with a conjugate complex number between the signal before being delayed and the signal after being delayed is performed. Here, when a signal at a certain sampling time before being delayed by the delay unit 17 is expressed as R (= Ri + jRq), and a signal at a certain sampling time after being delayed is expressed as S (= Si + jSq), it is multiplied by a conjugate complex number. The result is
R × S ^* = R × | S | ² / S
It becomes. This is derived from (a + jb) × (a + jb) ^* = | a + jb | ² . When the last part of the effective symbol length, which is the same signal as the guard symbol, is input to the input of the delay unit 17, the output of the delay unit 17 is the output of the guard interval signal.
R = S
So
R × S ^* = | S | ²
Thus, if the level of the received signal is constant, it becomes a fixed value.
However, when the input signal of the delay unit 17 is other than that,
R ≠ S
Therefore, R × S ^* does not take a constant value, but takes various values, resulting in a random signal.
[0009]
Assuming that the output signal of the conjugate complex multiplier 18 is a, the final part of the effective symbol length, which is the same signal as the guard interval, is input to the delay unit 17 as shown in FIG. Sometimes it becomes a certain value, otherwise it becomes a random signal. In FIG. 5, random signals are indicated by square bands.
The output of the complex multiplier 18 is integrated by an adder 19 using a delay unit 20 having a sampling time delay time (Ts). If the output signal of the delay unit 20 is b, the waveform is as shown in FIG. If the output signal of the delay unit 21 of the delay time (T _G ) of the guard interval time is c, the waveform thereof is as shown in FIG.
When the adder 22 takes the difference between the output signal of the delay unit 20 and the output signal of the delay unit 21 with the delay time (T _G ), the waveform becomes d. This is a waveform that has a maximum value at the final portion of each symbol. Here, after being converted into an absolute value by the absolute value converter 23, the position of the maximum value of this signal is detected and the clock phase synchronization is performed by the digital PLL 25 as in the conventional method.
[0010]
【The invention's effect】
As described above, the conventional method requires, for example, two 64-stage shift registers, a 64-segment complex multiplier, and an adder for summing them. In the present invention, however, a very small scale is required. A similar function can be realized by the configuration.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing the overall configuration of an OFDM receiver. FIG. 3 is a block diagram of a conventional system. FIG. 4 is a waveform for explaining the conventional system. FIG. 5 is a waveform diagram for explaining the present invention.
1: band limiting filter, 2: AD converter, 3, 4: multiplier, 5, 6: low-pass filter, 7: phase shifter, 8: carrier wave generator, 9: serial / parallel converter, 10: FFT calculator, 11: Discriminator, 12: Parallel / serial converter, 13: Timing position detector, 14: Timing generator, 15: Switch circuit, 16: Clock generator, 17, 26: Delay of effective symbol time, 18: Complex adder, 19, 22: adder, 20: sampling time delay, 21: guard interval time delay, 23, 31: absolute value converter, 24: maximum value position detection circuit, 25: digital PLL, 27, 29: shift register, 28: parallel complex multiplier, 30: adder

Claims

In a receiver that receives an OFDM signal including a guard interval signal, a quadrature demodulated baseband signal and a signal obtained by delaying the baseband signal by an effective symbol length are multiplied by a conjugate complex number, and the conjugate complex number multiplied signal is obtained. Add and integrate every sample time, take the difference between the integrated signal and the signal delayed by the guard interval time, and detect the position of the absolute value of the signal that took the difference A clock recovery method comprising performing clock phase control based on the detected phase information and extracting a clock signal from a received signal.