JP3758854B2

JP3758854B2 - Signal input / output circuit

Info

Publication number: JP3758854B2
Application number: JP16676298A
Authority: JP
Inventors: 宏幸石崎
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-06-15
Filing date: 1998-06-15
Publication date: 2006-03-22
Anticipated expiration: 2018-06-15
Also published as: JP2000004150A

Description

【０００１】
【発明の属する技術分野】
本発明はデジタル信号を出力する信号入出力回路に関するもので、特にハイインピーダンス、ハイ、ローといった３値の信号の認識が可能な信号入出力回路に関する。
【０００２】
【従来の技術】
従来、信号入出力回路には、図１に示すようなＣ−ＭＯＳ−ＦＥＴ構成の信号入出力回路が用いられてきた。このような構成の信号入出力回路において、図２に示すように予め入力信号レベルを２つ設定しておく。一定レベルの範囲内のハイレベル入力信号が入力された時ＮチャネルのＭＯＳトランジスタＱ₁₂のみがＯＮし、一定レベルの範囲内のローレベル入力信号が入力された時ＰチャネルのＭＯＳトランジスタＱ₁₁のみがＯＮする。よって、ハイ（電源電圧）かロー（接地電圧）かの２値の信号のみ、認識が可能で、その信号に応じた出力が行われる。
【０００３】
また、図３のようにＡＤ変換回路を用いることによって、ハイかローかその中間レベルの信号かの３信号を認識し、それぞれの信号に応じたデジタル信号を出力することのできる回路も使用されている。
【０００４】
【発明が解決しようとする課題】
図１に示すようなＣ−ＭＯＳ−ＦＥＴで構成された信号入出力回路では、デジタル信号を出力する場合、出力側が１本の信号線がないため、２つの信号のみの識別しか可能でない。そのため、この信号入出力回路を用いて情報を伝達する場合、入力側には、ハイ、ローのどちらかの信号をしか認識させることできず、更に情報量を増やすには時分割を行わなければならない。つまり、このような信号入出力回路では、１ビット、すなわち２＾¹＝２つの情報量しか伝達できないが、時分割すると、２分割では２ビット、すなわち２＾²＝４つの情報量が、Ｎ分割では２＾^Nの情報量が伝達できる。しかし、このような時分割を行うにはそれを行うための回路が必要となる。
【０００５】
また、図３のようなＡＤ変換回路を用いた構成の信号入出力回路は、回路の構成が複雑でタイミング生成用のクロック信号も必要とした。
【０００６】
本発明は、前記ＡＤ変換回路を用いた信号入出力回路よりも簡単な構成で、３値の入力信号を認識し、且つ識別できるような信号入出力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の信号入出力回路は、第１入力端子を解放した時のハイインピーダンス信号と、第１入力端子に第１電位がかかった時のハイ信号と、第１入力端子に第２電位がかかった時のロー信号との３つの状態の信号が入力されそれぞれの状態に応じた出力が得られる信号入出力回路において、電源電位と接地電位の間に直列に接続し、且つその接続部が前記第１入力端子と接続した第１、第２抵抗器と、電源電位と接地電位の間に同じく直列に接続した第３、第４、第５抵抗器と、前記第１、第２抵抗器の接続部に制御電極が接続された第１トランジスタと、第２電極が該第１トランジスタの第２電極に接続され制御電極が前記第３、第４抵抗器の接続部に接続される前記第１トランジスタと同一の極性の第２トランジスタと、前記第１トランジスタの第１電極に第２電極が接続され前記第２トランジスタの第１電極に第１電極が接続される前記第１トランジスタと逆の極性の第３トランジスタと、前記第１、第２トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第１差動増幅回路と、前記第１、第２抵抗器の接続部に制御電極が接続される前記第１トランジスタと逆の極性の第４トランジスタと、第２電極が該第４トランジスタの第２電極に接続され制御電極が前記第５、第４抵抗器の接続部に接続される前記第１トランジスタと逆の極性の第５トランジスタと、前記第４トランジスタの第１電極に第２電極が接続され前記第５トランジスタの第１電極に第１電極が接続される前記第１トランジスタと同一の極性の第６トランジスタと、前記第４、第５トランジスタの第２電極の接続部に接続した定電流源と、によって構成される第２差動増幅回路と、前記第３トランジスタとカレントミラー回路を構成する第１入力部と、前記第６トランジスタとカレントミラー回路を構成する第２入力部と、前記第１入力部を介して前記第１差動増幅回路から入力される信号によって動作する第１素子と、前記第２入力部を介して前記第２差動増幅回路から入力される信号によって動作するとともに前記第１素子と直列に接続された第２素子とを備えるとともに、２値の第１出力信号を出力し、前記ハイインピーダンス信号が前記第１入力端子に入力された時に前記第１及び第２素子両方が導通化されて一方の値となる前記第１出力信号を出力し、又、前記ハイ信号又は前記ロー信号が前記第１入力端子に入力された時に前記第１及び第２素子のいずれか一方が略非導通化されて他方の値となる前記第１出力信号を出力する第１出力回路と、前記第３トランジスタとカレントミラー回路を構成する第３入力部と、前記第６トランジスタとカレントミラー回路を構成する第４入力部と、を有し、該第３及び第４入力部それぞれに入力される前記第１及び第２差動増幅回路の２信号に基づいて２値の第２出力信号を出力するとともに、前記ハイ信号と前記ロー信号が前記第１入力端子に入力された時にその入力された信号をそれぞれ反転した出力レベルとなり前記ハイインピーダンス信号が前記第１入力端子に入力されたときに前記出力レベルのうちのどちらか一方の確定出力レベルとなる前記第２出力信号を出力する第２出力回路と、を備えることを特徴とする。
【０００９】
また、前記第１出力回路が、前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第７トランジスタと、前記第６トランジスタとカレントミラー回路を構成する前記第１トランジスタと同一の極性の第８トランジスタと、前記第８トランジスタの第１電極に第１電極と制御電極が接続された前記第１トランジスタと逆極性の第９トランジスタと、前記第９トランジスタの第２電極に第２電極が接続され、前記第９トランジスタの第１電極と制御電極に制御電極が接続されるとともに、前記第７トランジスタの第２電極に第１電極が接続された前記第１トランジスタと逆極性の第１０トランジスタと、前記第７トランジスタの第１電極と前記第８トランジスタの第２電極との間に接続された定電流源と、を備えるとともに、該定電流源と前記第７トランジスタの第１電極との接続部から前記第１出力信号を出力し、前記第２出力回路が、前記第３トランジスタとカレントミラー回路を構成する前記第１トランジスタと逆極性の第１１トランジスタと、前記第６トランジスタとカレントミラー回路を構成するとともに、前記第１１トランジスタの第１電極に第１電極が接続された前記第１トランジスタと同一の極性の第１２トランジスタと、を備えるとともに、前記第１１、第１２トランジスタの第１電極の接続部から前記第２出力信号を出力する。
また、前記第１、第２差動増幅回路と前記第１出力回路の定電流源もカレントミラー回路で構成する。
このようにすることで、ＡＤ変換回路を用いた構成の信号入出力回路よりも、比較的簡単な構成で回路を実現することができる。
【００１０】
上述の信号入出力回路において、２つの入力部と３つの出力端子を有し、該２つの入力部が前記第１、第２出力回路の出力端子にそれぞれ接続され、該３つの出力端子が前記第１入力端子に入力された３つの状態をそれぞれ表す論理回路を備える。
【００１１】
このような構成の信号入出力回路を用いると、３つの状態の信号に対して、それぞれの出力端子にデジタル信号を分けることができる。
【００１２】
【発明の実施の形態】
本発明を説明するにあたり、その基礎となる技術について図４〜７を用いて説明する。図４はカレントミラー回路の回路図である。図４に示すように同じ特性であるＮチャネルのＭＯＳトランジスタＱ₄₁、Ｑ₄₂のゲート同士を接続し、その接続部をトランジスタＱ₄₁のドレインに接続し、トランジスタＱ₄₁、Ｑ₄₂のソースをそれぞれ接地する。この時、トランジスタＱ₄₁、Ｑ₄₂のゲート、ソース間の電位差が等しくなるので、トランジスタＱ₄₁、Ｑ₄₂を流れる電流Ｉ₁、Ｉ₂は等しくなる。また、ＰチャネルのＭＯＳトランジスタ同士でも同様の動作をする。
【００１３】
図５は定電流源の回路図である。ＮチャネルのＭＯＳトランジスタＱ₅₁のゲートとドレインは抵抗Ｒ₅₁を介して電源電圧と接続している。該トランジスタＱ₅₁は、ＮチャネルのＭＯＳトランジスタＱ₅₂、Ｑ₅₃とカレントミラー回路を構成しているので、トランジスタＱ₅₁に流れるドレイン電流と同じ量のドレイン電流がトランジスタＱ₅₂、Ｑ₅₃に流れる。このトランジスタＱ₅₃が接地側における定電流源となる。また、トランジスタＱ₅₂のドレインにドレインとゲートが接続したＰチャネルのＭＯＳトランジスタＱ₅₄を接続することにより、該トランジスタＱ₅₄とＰチャネルのＭＯＳトランジスタＱ₅₅はカレントミラー回路を構成しているので、トランジスタＱ₅₅にトランジスタＱ₅₄と同じ量のソース電流が流れる。このトランジスタＱ₅₅が電源側の定電流源となる。
【００１４】
図６は本発明で採用したＮ差動増幅回路の回路図である。入力端子２にＮチャネルのＭＯＳトランジスタＱ₆₁のゲートが、入力端子３にＮチャネルのＭＯＳトランジスタＱ₆₂のゲートがそれぞれ接続し、トランジスタＱ₆₁、Ｑ₆₂のソースに定電流源６ａが接続している。トランジスタＱ₆₂のドレインに、ＰチャネルのＭＯＳトランジスタＱ₆₃のドレインとゲートが接続し、該トランジスタＱ₆₃のゲートから信号が出力される。また、定電流源６ａは接地し、トランジスタＱ₆₁のドレインとトランジスタＱ₆₃のソースは電源電圧側に接続される。
【００１５】
このような構成の回路によると、入力端子２に入力される電圧Ｖ₁と入力端子３に入力される電圧Ｖ₂の関係がＶ₁＝Ｖ₂である時、トランジスタＱ₆₁、Ｑ₆₂のソース同士が接続しているので、トランジスタＱ₆₁、Ｑ₆₂のゲート、ソース間の電位差が等しくなり、トランジスタＱ₆₁、Ｑ₆₂に同じ量のドレイン電流が流れる。また、Ｖ₁＞Ｖ₂の時、トランジスタＱ₆₁、Ｑ₆₂のソース同士が接続しているので、トランジスタＱ₆₁のゲート、ソース間の電位差の方がトランジスタＱ₆₂より大きくなるので、トランジスタＱ₆₁の方がトランジスタＱ₆₂よりもドレイン電流が多く流れる。逆に、Ｖ₁＜Ｖ₂の時、トランジスタＱ₆₁、Ｑ₆₂のソース同士が接続しているので、トランジスタＱ₆₂のゲート、ソース間の電位差の方がトランジスタＱ₆₁より大きくなるので、トランジスタＱ₆₂の方がトランジスタＱ₆₁よりもドレイン電流が多く流れる。
【００１６】
図７は本発明で採用したＰ差動増幅回路の回路図である。入力端子４にＰチャネルのＭＯＳトランジスタＱ₇₁のゲートが、入力端子５にＰチャネルのＭＯＳトランジスタＱ₇₂のゲートがそれぞれ接続し、トランジスタＱ₇₁、Ｑ₇₂のソースに定電流源７ａが接続している。トランジスタＱ₇₂のドレインに、ＮチャネルのＭＯＳトランジスタＱ₇₃のドレインとゲートが接続し、該トランジスタＱ₇₃のゲートから信号が出力される。また、定電流源７ａは電源側に接続し、トランジスタＱ₇₁のドレインとトランジスタＱ₇₃のドレインは接地される。
【００１７】
このような構成の回路によると、入力端子４に入力される電圧Ｖ₃と入力端子５に入力される電圧Ｖ₄の関係がＶ₃＝Ｖ₄である時、トランジスタＱ₇₁、Ｑ₇₂のソース同士が接続しているので、トランジスタＱ₇₁、Ｑ₇₂のゲート、ソース間の電位差が等しくなり、トランジスタＱ₇₁、Ｑ₇₂に同じ量のドレイン電流が流れる。また、Ｖ₃＜Ｖ₄の時、トランジスタＱ₇₁、Ｑ₇₂のソース同士が接続しているので、トランジスタＱ₇₁のゲート、ソース間の電位差の方がトランジスタＱ₇₂より大きくなるので、トランジスタＱ₇₁の方がトランジスタＱ₇₂よりもソース電流が多く流れる。逆に、Ｖ₃＞Ｖ₄の時、トランジスタＱ₇₁、Ｑ₇₂のソース同士が接続しているので、トランジスタＱ₇₂のゲート、ソース間の電位差の方がトランジスタＱ₇₁より大きくなるので、トランジスタＱ₇₂の方がトランジスタＱ₇₁よりもソース電流が多く流れる。
【００１８】
図８に本発明で採用した信号入出力回路のブロック図を示す。該信号入出力回路１６において、電源電圧と接地電圧間に直列に抵抗Ｒ₁と抵抗Ｒ₂を接続し、前記抵抗Ｒ₁、Ｒ₂の接続部に入力端子１を接続する。更に、該接続部にはＮ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４と接続している。また、電源電圧と接地電圧間に抵抗Ｒ₃が電源側に抵抗Ｒ₅が接地側になるよう直列に抵抗Ｒ₃、Ｒ₄、Ｒ₅が接続し、抵抗Ｒ₃、Ｒ₄の接続部がＮ差動増幅回路６の入力端子３に、抵抗Ｒ₄、Ｒ₅の接続部がＰ差動増幅回路７の入力端子５にそれぞれ接続している。
【００１９】
Ｎ差動増幅回路６の出力はハイインピーダンス出力回路１２の入力端子８と反転出力回路１３の入力端子１０に接続し、Ｐ差動増幅回路７の出力はハイインピーダンス出力回路１２の入力端子９と反転出力回路１３の入力端子１１に接続している。ハイインピーダンス出力回路１２の出力がハイインピーダンス出力端子１４より、反転出力回路１３の出力が反転出力端子１５よりそれぞれ出力される。
【００２０】
図９に、ハイインピーダンス出力回路１２の回路図を示す。Ｎ差動増幅回路６の出力側と接続している入力端子８にＰチャネルのＭＯＳトランジスタＱ₉₄のゲートが接続している。トランジスタＱ₉₄のソースにはＰチャネルのＭＯＳトランジスタＱ₉₃のドレインが接続し、更に該トランジスタＱ₉₃のゲートにはＰチャネルのＭＯＳトランジスタＱ₉₂のゲートとドレインが接続している。また、Ｐ差動増幅回路７の出力側と接続している入力端子９にＮチャネルのＭＯＳトランジスタＱ₉₁のゲートが接続され、更に該トランジスタＱ₉₁のドレインにはトランジスタＱ₉₂のゲートとドレインが接続されている。ハイインピーダンス出力端子１４はトランジスタＱ₉₄のドレインと定電流源１２ａが接続され、該定電流源１２ａとトランジスタＱ₉₁のソースは接地されている。また、トランジスタＱ₉₂、Ｑ₉₃のソースは電源側に接続されている。
【００２１】
図１０に反転出力回路１５の回路図を示す。Ｎ差動増幅回路６の出力側に接続した入力端子１０にＰチャネルのＭＯＳトランジスタＱ₁₀₁のゲートが接続し、更に、該トランジスタＱ₁₀₁のソースが電源側に接続される。Ｐ差動増幅回路７の出力側に接続した入力端子１１にＮチャネルのＭＯＳトランジスタＱ₁₀₂のゲートが接続し、更に該トランジスタＱ₁₀₂のソースが接地されている。また、反転出力端子１５には、トランジスタＱ₁₀₁、Ｑ₁₀₂のドレインが接続している。
【００２２】
前記信号入出力回路１６の動作について説明する。図１１は該信号入出力回路１６の動作を示した表である。電源電圧をＶｃｃとする。また、Ｎ差動増幅回路６の入力端子３には２／３Ｖｃｃの電圧が、Ｐ差動増幅回路７の入力端子５には１／３Ｖｃｃの電圧が、それぞれ常にかかっている。入力端子１に、ハイ信号が入力された時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４にＶｃｃの電圧がかかる。よって、Ｖｃｃ＞２／３Ｖｃｃより、トランジスタＱ６２に流れるドレイン電流が少なくなるため、トランジスタＱ６３に流れるソース電流も少なくなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ６３とカレントミラーの構成を成すトランジスタＱ９４、Ｑ１０１に流れるソース電流も少ない。
【００２３】
また、Ｖｃｃ＞１／３Ｖｃｃより、トランジスタＱ₇₂に流れるソース電流が多くなるため、トランジスタＱ₇₃に流れるドレイン電流も多くなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ₇₃とカレントミラーの構成を成すトランジスタＱ₉₁、Ｑ₁₀₂に流れるドレイン電流も多い。
【００２４】
この時、トランジスタＱ₉₁に多くのソース電流が流れるために、トランジスタＱ₉₂にも多くのソース電流が流れ、また、トランジスタＱ₉₂とカレントミラーの構成を成すトランジスタＱ₉₃にも同様に多くのソース電流が流れる。しかしながら、トランジスタＱ₉₄にはソース電流がほとんど流れないために、ハイインピーダンス出力端子１４は、定電流源１２ａを通して接地電位となる。また、トランジスタＱ₁₀₁にソース電流がほとんど流れず、トランジスタＱ₁₀₂にドレイン電流が多く流れるため、反転出力端子１５も接地電位となる。
【００２５】
次に、入力端子１に、ロー信号が入力された時の動作を説明する。この時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４に接地電位の電圧０がかかる。よって、０＜２／３Ｖｃｃより、トランジスタＱ₆₂に流れるドレイン電流が多くなるため、トランジスタＱ₆₃に流れるソース電流も多くなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ₆₃とカレントミラーの構成を成すトランジスタＱ₉₄、Ｑ₁₀₁に流れるソース電流も多い。
【００２６】
また、０＜１／３Ｖｃｃより、トランジスタＱ₇₂に流れるソース電流が少なくなるため、トランジスタＱ₇₃に流れるドレイン電流も少なくなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ₇₃とカレントミラーの構成を成すトランジスタＱ₉₁、Ｑ₁₀₂に流れるドレイン電流も少ない。
【００２７】
この時、トランジスタＱ₉₁に流れるソース電流が少ないために、トランジスタＱ₉₂に流れるソース電流も少なく、また、トランジスタＱ₉₂とカレントミラーの構成を成すトランジスタＱ₉₃にも同様に流れるソース電流は少ない。よって、トランジスタＱ₉₄にはソース電流がほとんど流れなくなるので、ハイインピーダンス出力端子１４は、定電流源１２ａを通して接地電位となる。また、トランジスタＱ₁₀₂にドレイン電流がほとんど流れず、トランジスタＱ₁₀₁にソース電流が多く流れるため、反転出力端子１５は電源電位となる。
【００２８】
次に、入力端子１に、ハイインピーダンス信号が入力された時の動作を説明する。この時、Ｎ差動増幅回路６の入力端子２とＰ差動増幅回路７の入力端子４に１／２Ｖｃｃがかかる。よって、１／２Ｖｃｃ＜２／３Ｖｃｃより、トランジスタＱ₆₂に流れるドレイン電流が多くなるため、トランジスタＱ₆₃に流れるソース電流も多くなる。よって、Ｎ差動増幅回路の出力側にあるトランジスタＱ₆₃とカレントミラーの構成を成すトランジスタＱ₉₄、Ｑ₁₀₁に流れるソース電流も多い。
【００２９】
また、１／２Ｖｃｃ＞１／３Ｖｃｃより、トランジスタＱ₇₂に流れるソース電流が多くなるため、トランジスタＱ₇₃に流れるドレイン電流も多くなる。よって、Ｐ差動増幅回路の出力側にあるトランジスタＱ₇₃とカレントミラーの構成を成すトランジスタＱ₉₁、Ｑ₁₀₂に流れるドレイン電流も多い。
【００３０】
この時、トランジスタＱ₉₁に多くのソース電流が流れるために、トランジスタＱ₉₂にも多くのソース電流が流れ、また、トランジスタＱ₉₂とカレントミラーの構成を成すトランジスタＱ₉₃にも同様に多くのソース電流が流れる。また、トランジスタＱ₉₄にもソース電流が多く流れるので、ハイインピーダンス出力端子１４は、トランジスタＱ₉₃、Ｑ₉₄を通して電源電位となる。また、トランジスタＱ₁₀₁にソース電流が多く流れ、トランジスタＱ₁₀₁にもドレイン電流が多く流れようとするが、予めトランジスタＱ₁₀₂のサイズを大きくしておくことにより、トランジスタＱ₁₀₂を通して反転出力端子１５は接地電位となる。
【００３１】
図１２に前記信号入出力回路１６の認識結果を出力する回路図を示す。論理回路Ａの入力端子ａにハイインピーダンス出力端子１４を、入力端子ｂに反転出力端子１５を接続する事で、ハイ信号が入力端子１に入力されたことをハイ信号出力端子１７から出力する。論理回路Ｂの入力端子ｃにハイインピーダンス出力端子１４を、入力端子ｄに反転出力端子１５を接続することで、ハイインピーダンス信号が入力端子１に入力されたことをハイインピーダンス信号出力端子１８に出力する。論理回路Ｃの入力端子ｅにハイインピーダンス出力端子１４を、入力端子ｆに反転出力端子１５を接続することで、ロー信号が入力端子１に入力されたことをロー信号出力端子１９に出力する。
【００３２】
【発明の効果】
本発明の信号入出力回路を使用することで、ハイ、ロー、ハイインピーダンスの３つの状態の信号を認識し、デジタル信号で識別できるので、デジタル信号で情報を伝達する場合、従来より多くの情報を伝達することができる。そのため、高密度実装する電子機器のプリント基板のパターンの配線本数を減少させることができる。
【００３３】
本発明の信号入出力回路を使用することで、ハイ、ロー、ハイインピーダンスの３つの状態の信号を識別し、それに応じた出力がデジタル信号で得ることができ、且つＡ／Ｄ変換回路を有する信号入出力回路のように複雑な構成にならないので、比較的簡単な構造の回路で実現することが可能である。そのため、低コストで製作することが可能になる。
【図面の簡単な説明】
【図１】従来の入出力回路の回路図。
【図２】従来の入出力回路の動作を示した表。
【図３】従来のＡ／Ｄ変換回路の回路図。
【図４】本発明を実施するための基礎となるカレントミラーの回路図。
【図５】本発明を実施するための基礎となる定電流源の回路図。
【図６】本発明で用いたＮ差動増幅回路の回路図。
【図７】本発明で用いたＰ差動増幅回路の回路図。
【図８】本発明で用いた信号入出力回路の回路図。
【図９】本発明で用いたハイインピーダンス出力回路の回路図。
【図１０】本発明で用いた反転出力回路の回路図。
【図１１】本発明の信号入出力回路の動作を示した表。
【図１２】本発明の入力認識結果を出力する回路図。
【符号の説明】
１入力端子
２Ｎ差動増幅回路の入力端子
３Ｎ差動増幅回路の入力端子
４Ｐ差動増幅回路の入力端子
５Ｐ差動増幅回路の入力端子
６Ｎ差動増幅回路
７Ｐ差動増幅回路
８ハイインピーダンス出力回路の入力端子
９ハイインピーダンス出力回路の入力端子
１０反転出力回路の入力端子
１１反転出力回路の入力端子
１２ハイインピーダンス出力回路
１３反転出力回路
１４ハイインピーダンス出力端子
１５反転出力端子
１６信号入出力回路
１７ハイ信号出力端子
１８ハイインピーダンス信号出力端子
１９ロー信号出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal input / output circuit for outputting a digital signal, and more particularly to a signal input / output circuit capable of recognizing a ternary signal such as high impedance, high, and low.
[0002]
[Prior art]
Conventionally, a signal input / output circuit having a C-MOS-FET configuration as shown in FIG. 1 has been used. In the signal input / output circuit having such a configuration, two input signal levels are set in advance as shown in FIG. Only MOS transistor Q ₁₂ of the N-channel when the high-level input signal within a predetermined level is input is turned ON, only the P-channel MOS transistor Q ₁₁ when the low-level input signal within a predetermined level is input Turns on. Therefore, only a binary signal of high (power supply voltage) or low (ground voltage) can be recognized, and an output corresponding to the signal is performed.
[0003]
In addition, by using an AD conversion circuit as shown in FIG. 3, a circuit that can recognize three signals, that is, a high level signal, a low level signal, or an intermediate level signal, and output a digital signal corresponding to each signal is also used. ing.
[0004]
[Problems to be solved by the invention]
In the signal input / output circuit composed of C-MOS-FETs as shown in FIG. 1, when a digital signal is output, there is no single signal line on the output side, so that only two signals can be identified. Therefore, when information is transmitted using this signal input / output circuit, the input side can recognize only a high or low signal, and time division must be performed to further increase the amount of information. Don't be. That is, in such a signal input / output circuit, only 1 bit, that is, 2 ^ ¹ = 2 information amount can be transmitted. However, when time division is performed, 2 bits in 2 divisions, that is, 2 ^ ² = 4 information amount, In the division, 2 ^ ^N information can be transmitted. However, a circuit for performing such time division is required.
[0005]
Further, the signal input / output circuit having the configuration using the AD conversion circuit as shown in FIG. 3 has a complicated circuit configuration and also requires a clock signal for timing generation.
[0006]
An object of the present invention is to provide a signal input / output circuit capable of recognizing and identifying a ternary input signal with a simpler configuration than the signal input / output circuit using the AD converter circuit.
[0007]
[Means for Solving the Problems]
The signal input / output circuit according to claim 1 is a high impedance signal when the first input terminal is released, a high signal when the first potential is applied to the first input terminal, and a second signal at the first input terminal. In a signal input / output circuit that receives signals in three states, that is, a low signal when a potential is applied, and obtains an output corresponding to each state, it is connected in series between the power supply potential and the ground potential, and the connection First and second resistors connected to the first input terminal, third, fourth, and fifth resistors connected in series between a power supply potential and a ground potential, and the first and second resistors A first transistor having a control electrode connected to the connection portion of the resistor, a second electrode connected to the second electrode of the first transistor, and a control electrode connected to the connection portion of the third and fourth resistors. A second transistor having the same polarity as the first transistor; A third transistor having a polarity opposite to that of the first transistor, the second electrode being connected to the first electrode of the transistor and the first electrode being connected to the first electrode of the second transistor; A first differential amplifier circuit configured by a constant current source connected to a connection portion of the second electrode; and opposite to the first transistor in which a control electrode is connected to a connection portion of the first and second resistors. A fourth transistor having a polarity opposite to that of the first transistor having a second electrode connected to the second electrode of the fourth transistor and a control electrode connected to a connection portion of the fifth and fourth resistors. A sixth transistor having the same polarity as the first transistor, the second transistor being connected to the first electrode of the fourth transistor and the first electrode being connected to the first electrode of the fifth transistor; Said A constant current source connected to the connection portion of the second electrode of the fifth transistor, a second differential amplifier circuit configured of the first transistor, and a first input unit configuring a current mirror circuit with the third transistor; 6 transistors and a second input unit constituting a current mirror circuit, a first element operated by a signal input from the first differential amplifier circuit via the first input unit, and via the second input unit And a second element connected in series with the first element, outputting a binary first output signal, and outputting the high-impedance signal. Is input to the first input terminal, both the first and second elements are rendered conductive to output the first output signal having one value, and the high signal or the low signal is output to the first input terminal. 1 pack A first output circuit for outputting the first and the first output signal or if one is substantially non-conductive of the other value of the second element when it is input to the terminal, the third transistor and the current mirror A third input unit that constitutes a circuit; and a fourth input unit that constitutes a current mirror circuit with the sixth transistor, and the first and second inputs to the third and fourth input units, respectively. Output a binary second output signal based on the two signals of the differential amplifier circuit, and the inverted signals when the high signal and the low signal are input to the first input terminal, respectively. level and the and a second output circuit for outputting the second output signal to be either deterministic output level of said output level when said high impedance signal is input to the first input terminal Characterized in that that.
[0009]
The first output circuit, said a seventh transistor of the third transistor and the first transistor having a polarity opposite to the polarity of a current mirror circuit, identical to the first transistor constituting the sixth transistor and the current mirror circuit An eighth transistor having a polarity, a ninth transistor having a polarity opposite to that of the first transistor in which a first electrode and a control electrode are connected to a first electrode of the eighth transistor, and a second electrode of the ninth transistor having a second polarity. Two electrodes are connected, a control electrode is connected to the first electrode and the control electrode of the ninth transistor, and the first transistor has a polarity opposite to that of the first transistor connected to the second electrode of the seventh transistor. A tenth transistor, and a constant current source connected between a first electrode of the seventh transistor and a second electrode of the eighth transistor. The first output signal is output from a connection portion between the constant current source and the first electrode of the seventh transistor, and the second output circuit forms the current mirror circuit with the third transistor. An eleventh transistor having a polarity opposite to that of one transistor, a sixth mirror and a current mirror circuit are formed, and a first electrode having the same polarity as that of the first transistor having a first electrode connected to the first electrode of the eleventh transistor. And the second output signal is output from the connection portion of the first electrode of the eleventh and twelfth transistors.
The constant current sources of the first and second differential amplifier circuits and the first output circuit are also configured by current mirror circuits.
In this way, a circuit can be realized with a relatively simple configuration as compared with a signal input / output circuit using an AD conversion circuit.
[0010]
The signal input / output circuit described above has two input sections and three output terminals, the two input sections are connected to the output terminals of the first and second output circuits, respectively, and the three output terminals are A logic circuit representing each of the three states input to the first input terminal is provided.
[0011]
When the signal input / output circuit having such a configuration is used, a digital signal can be divided into each output terminal for signals in three states.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
In describing the present invention, the basic technology will be described with reference to FIGS. FIG. 4 is a circuit diagram of a current mirror circuit. Connect the gates of N-channel MOS transistors Q _41, Q ₄₂ is the same characteristic as shown in FIG. 4, to connect the connecting portion to the drain of the transistor Q _41, respectively the source of the transistor Q _41, Q ₄₂ Ground. At this time, the gate of the transistor Q _41, Q _42, the potential difference between the source equals the current I _1, I ₂ flowing in the transistors Q _41, Q ₄₂ becomes equal. The same operation is also performed between P-channel MOS transistors.
[0013]
FIG. 5 is a circuit diagram of a constant current source. The gate and drain of the N-channel MOS transistor Q ₅₁ are connected to the power supply voltage via the resistor R ₅₁ . Since the transistor Q ₅₁ forms a current mirror circuit with the N-channel MOS transistors Q ₅₂ and Q ₅₃ , the same amount of drain current as the drain current flowing in the transistor Q ₅₁ flows in the transistors Q ₅₂ and Q ₅₃ . The transistor Q ₅₃ is a constant current source in the ground. Further, by connecting a P-channel MOS transistor Q ₅₄ having a drain and a gate connected to the drain of the transistor Q _52, the transistor Q ₅₄ and the P-channel MOS transistor Q ₅₅ constitute a current mirror circuit. source current of the same amount as the transistor Q ₅₄ flows through the transistor Q _55. The transistor Q ₅₅ is the power supply side constant current source.
[0014]
FIG. 6 is a circuit diagram of an N differential amplifier circuit employed in the present invention. The input terminal 2 is connected to the gate of an N-channel MOS transistor Q ₆₁ , the input terminal 3 is connected to the gate of an N-channel MOS transistor Q ₆₂ , and the constant current source 6 a is connected to the sources of the transistors Q ₆₁ and Q _62. Yes. The drain of the transistor Q _62, the drain and gate connected MOS transistor Q ₆₃ of the P-channel, the signal is output from the gate of the transistor Q _63. The constant current source 6a is grounded, the drain and source of the transistor Q ₆₃ of the transistor Q ₆₁ is connected to the power supply voltage side.
[0015]
According to the circuit having such a configuration, when the relationship between the voltage V ₁ input to the input terminal 2 and the voltage V ₂ input to the input terminal 3 is V ₁ = V ₂ , the sources of the transistors Q ₆₁ and Q ₆₂ since connections are wired, the gate of the transistor Q _61, Q _62, the potential difference between the source is equal, the drain current of the same amount to the transistor Q _61, Q ₆₂ flows. Further, when V _1> V _2, since the sources of the transistors Q _61, Q ₆₂ is connected, the gate of the transistor Q _61, since towards the source potential difference is greater than the transistor Q _62, the transistor Q ₆₁ it is drain current flows more than that of the transistor Q ₆₂ of. Conversely, when V ₁ <V ₂ , the sources of the transistors Q ₆₁ and Q ₆₂ are connected to each other, so that the potential difference between the gate and source of the transistor Q ₆₂ is larger than that of the transistor Q _61. those of ₆₂ drain current flows more than that of the transistor Q _61.
[0016]
FIG. 7 is a circuit diagram of a P differential amplifier circuit employed in the present invention. The input terminal 4 is connected to the gate of a P-channel MOS transistor Q ₇₁ , the input terminal 5 is connected to the gate of a P-channel MOS transistor Q ₇₂ , and the constant current source 7 a is connected to the sources of the transistors Q ₇₁ and Q _72. Yes. The drain and gate of an N-channel MOS transistor Q ₇₃ are connected to the drain of the transistor Q ₇₂ , and a signal is output from the gate of the transistor Q ₇₃ . The constant current source 7a is connected to the power supply side, drains of the transistor Q ₇₃ of the transistor Q ₇₁ is grounded.
[0017]
According to the circuit having such a configuration, when the relationship between the voltage V ₃ input to the input terminal 4 and the voltage V ₄ input to the input terminal 5 is V ₃ = V ₄ , the sources of the transistors Q ₇₁ and Q ₇₂ since connections are wired, the gate of the transistor Q _71, Q _72, the potential difference between the source is equal, the drain current of the same amount to the transistor Q _71, Q ₇₂ flows. Further, when V ₃ <V _4, since the source of the transistors Q _71, Q ₇₂ is connected, the gate of the transistor Q _71, since towards the source potential difference is greater than the transistor Q _72, the transistor Q ₇₁ it is flowing through many source current than the transistor Q ₇₂ of. Conversely, when V ₃ > V ₄ , the sources of the transistors Q ₇₁ and Q ₇₂ are connected to each other, so that the potential difference between the gate and the source of the transistor Q ₇₂ is larger than that of the transistor Q _71. those of ₇₂ flows are many source current than the transistor Q _71.
[0018]
FIG. 8 shows a block diagram of a signal input / output circuit employed in the present invention. In the signal output circuit 16, connected in series with the resistor R ₁ and resistor R ₂ between the power supply voltage and the ground voltage, connects the input terminal 1 to the connection portion of the resistor R _1, R _2. Further, the connection is connected to the input terminal 2 of the N differential amplifier circuit 6 and the input terminal 4 of the P differential amplifier circuit 7. In addition, resistors R ₃ , R ₄ , R ₅ are connected in series so that the resistor R ₃ is on the power source side and the resistor R ₅ is on the ground side between the power source voltage and the ground voltage, and the connection portion of the resistors R ₃ , R ₄ is The connection terminals of the resistors R ₄ and R ₅ are connected to the input terminal 3 of the N differential amplifier circuit 6 and the input terminal ₅ of the P differential amplifier circuit 7, respectively.
[0019]
The output of the N differential amplifier circuit 6 is connected to the input terminal 8 of the high impedance output circuit 12 and the input terminal 10 of the inverting output circuit 13, and the output of the P differential amplifier circuit 7 is connected to the input terminal 9 of the high impedance output circuit 12. It is connected to the input terminal 11 of the inverting output circuit 13. The output of the high impedance output circuit 12 is output from the high impedance output terminal 14, and the output of the inverting output circuit 13 is output from the inverting output terminal 15.
[0020]
FIG. 9 shows a circuit diagram of the high impedance output circuit 12. The gate of a P-channel MOS transistor Q ₉₄ is connected to the input terminal 8 connected to the output side of the N differential amplifier circuit 6. The source of the transistor Q ₉₄ is connected to the drain of the P-channel MOS transistor Q ₉₃ , and the gate of the transistor Q ₉₃ is connected to the gate and drain of the P-channel MOS transistor Q ₉₂ . The gate of an N-channel MOS transistor Q ₉₁ is connected to the input terminal 9 connected to the output side of the P differential amplifier circuit 7, and the gate and drain of the transistor Q ₉₂ are connected to the drain of the transistor Q _91. It is connected. High impedance output terminal 14 is the drain and the constant current source 12a of the transistor Q ₉₄ is connected, the source of the constant current source 12a and transistor Q ₉₁ is grounded. The sources of the transistors Q ₉₂ and Q ₉₃ are connected to the power supply side.
[0021]
FIG. 10 shows a circuit diagram of the inverting output circuit 15. The gate of a P-channel MOS transistor Q ₁₀₁ is connected to the input terminal 10 connected to the output side of the N differential amplifier circuit 6, and the source of the transistor Q ₁₀₁ is connected to the power supply side. N-channel MOS transistor Q gate ₁₀₂ is connected to the input terminal 11 connected to the output side of the P differential amplifier circuit 7, and is further grounded source of the transistor Q _102. Further, the drains of the transistors Q ₁₀₁ and Q ₁₀₂ are connected to the inverting output terminal 15.
[0022]
The operation of the signal input / output circuit 16 will be described. FIG. 11 is a table showing the operation of the signal input / output circuit 16. The power supply voltage is Vcc. A voltage of 2/3 Vcc is always applied to the input terminal 3 of the N differential amplifier circuit 6, and a voltage of 1/3 Vcc is always applied to the input terminal 5 of the P differential amplifier circuit 7. When a high signal is input to the input terminal 1, a voltage of Vcc is applied to the input terminal 2 of the N differential amplifier circuit 6 and the input terminal 4 of the P differential amplifier circuit 7. Therefore, since Vcc> 2 / 3Vcc, the drain current flowing through the transistor Q62 is reduced, and the source current flowing through the transistor Q63 is also reduced. Therefore, the source current flowing in the transistors Q94 and Q101 constituting the current mirror with the transistor Q63 on the output side of the N differential amplifier circuit is also small.
[0023]
Moreover, Vcc> than 1 / 3Vcc, since the source current flowing through the transistor Q ₇₂ is increased, the more even drain current flowing through the transistor Q _73. Therefore, a large amount of drain current flows in the transistors Q ₉₁ and Q ₁₀₂ which form a current mirror with the transistor Q ₇₃ on the output side of the P differential amplifier circuit.
[0024]
At this time, since a large amount of source current flows through the transistor Q ₉₁ , a large amount of source current also flows through the transistor Q ₉₂ , and a large number of sources also flow through the transistor Q ₉₃ that forms a current mirror with the transistor Q _92. Current flows. However, since the source current hardly flows through the transistor Q ₉₄ , the high impedance output terminal 14 becomes the ground potential through the constant current source 12 a. Moreover, hardly flows source current to the transistor Q _101, since the drain current flows more to the transistor Q _102, also inverting the output terminal 15 becomes the ground potential.
[0025]
Next, an operation when a low signal is input to the input terminal 1 will be described. At this time, the ground potential voltage 0 is applied to the input terminal 2 of the N differential amplifier circuit 6 and the input terminal 4 of the P differential amplifier circuit 7. Therefore, 0 <than 2 / 3Vcc, since the drain current flowing through the transistor Q ₆₂ is increased, the more even the source current flowing through the transistor Q _63. Therefore, a large amount of source current flows in the transistors Q ₉₄ and Q ₁₀₁ that form a current mirror with the transistor Q ₆₃ on the output side of the N differential amplifier circuit.
[0026]
Further, from 0 <1 / 3Vcc, since the source current flowing through the transistor Q ₇₂ is reduced, also reduced the drain current flowing through the transistor Q _73. Therefore, the drain current flowing in the transistors Q ₉₁ and Q ₁₀₂ constituting the current mirror with the transistor Q ₇₃ on the output side of the P differential amplifier circuit is also small.
[0027]
At this time, since the source current flowing through the transistor Q ₉₁ is small, the source current is also less flowing through the transistor Q _92, also, the source current flowing similarly to the transistor Q ₉₃ forming the transistor Q ₉₂ and the current mirror arrangement is small. Therefore, almost no source current flows through the transistor Q ₉₄ , so that the high impedance output terminal 14 becomes the ground potential through the constant current source 12 a. Moreover, hardly flows a drain current in the transistor Q _102, to flow source currents are many in the transistor Q _101, the inverting output terminal 15 becomes the power supply potential.
[0028]
Next, an operation when a high impedance signal is input to the input terminal 1 will be described. At this time, 1/2 Vcc is applied to the input terminal 2 of the N differential amplifier circuit 6 and the input terminal 4 of the P differential amplifier circuit 7. Accordingly, from 1 / 2Vcc <2 / 3Vcc, since the drain current flowing through the transistor Q ₆₂ is increased, the more even the source current flowing through the transistor Q _63. Therefore, a large amount of source current flows in the transistors Q ₉₄ and Q ₁₀₁ that form a current mirror with the transistor Q ₆₃ on the output side of the N differential amplifier circuit.
[0029]
In addition, since 1/2 Vcc> 1/3 Vcc, the source current flowing through the transistor Q ₇₂ increases, so the drain current flowing through the transistor Q ₇₃ also increases. Therefore, a large amount of drain current flows in the transistors Q ₉₁ and Q ₁₀₂ which form a current mirror with the transistor Q ₇₃ on the output side of the P differential amplifier circuit.
[0030]
At this time, since a large amount of source current flows through the transistor Q ₉₁ , a large amount of source current also flows through the transistor Q ₉₂ , and a large number of sources also flow through the transistor Q ₉₃ that forms a current mirror with the transistor Q _92. Current flows. Further, since a large amount of source current flows through the transistor Q ₉₄ , the high impedance output terminal 14 becomes the power supply potential through the transistors Q ₉₃ and Q ₉₄ . Further, the flow source current number to the transistor Q _101, but tends to flow much drain current in the transistor Q _101, by previously increasing the size of the pre-transistor Q _102, the inverting output terminal 15 through the transistor Q ₁₀₂ is Ground potential.
[0031]
FIG. 12 is a circuit diagram for outputting the recognition result of the signal input / output circuit 16. By connecting the high impedance output terminal 14 to the input terminal a of the logic circuit A and the inverting output terminal 15 to the input terminal b, the fact that the high signal is input to the input terminal 1 is output from the high signal output terminal 17. By connecting the high impedance output terminal 14 to the input terminal c and the inverting output terminal 15 to the input terminal d of the logic circuit B, the fact that the high impedance signal is input to the input terminal 1 is output to the high impedance signal output terminal 18. To do. By connecting the high impedance output terminal 14 to the input terminal e of the logic circuit C and the inverting output terminal 15 to the input terminal f, the fact that the low signal is input to the input terminal 1 is output to the low signal output terminal 19.
[0032]
【The invention's effect】
By using the signal input / output circuit of the present invention, signals in three states of high, low, and high impedance can be recognized and identified by digital signals. Therefore, when information is transmitted by digital signals, more information than before can be obtained. Can be transmitted. Therefore, it is possible to reduce the number of wirings of the printed circuit board pattern of the electronic device to be mounted with high density.
[0033]
By using the signal input / output circuit of the present invention, a signal in three states of high, low, and high impedance can be identified, and an output corresponding to the signal can be obtained as a digital signal, and an A / D conversion circuit is provided. Since it does not have a complicated configuration like the signal input / output circuit, it can be realized with a circuit having a relatively simple structure. Therefore, it becomes possible to manufacture at a low cost.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a conventional input / output circuit.
FIG. 2 is a table showing the operation of a conventional input / output circuit.
FIG. 3 is a circuit diagram of a conventional A / D conversion circuit.
FIG. 4 is a circuit diagram of a current mirror serving as a basis for carrying out the present invention.
FIG. 5 is a circuit diagram of a constant current source serving as a basis for carrying out the present invention.
FIG. 6 is a circuit diagram of an N differential amplifier circuit used in the present invention.
FIG. 7 is a circuit diagram of a P differential amplifier circuit used in the present invention.
FIG. 8 is a circuit diagram of a signal input / output circuit used in the present invention.
FIG. 9 is a circuit diagram of a high impedance output circuit used in the present invention.
FIG. 10 is a circuit diagram of an inverting output circuit used in the present invention.
FIG. 11 is a table showing the operation of the signal input / output circuit of the present invention.
FIG. 12 is a circuit diagram for outputting an input recognition result of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Input terminal 2 Input terminal of N differential amplifier circuit 3 Input terminal of N differential amplifier circuit 4 Input terminal of P differential amplifier circuit 5 Input terminal of P differential amplifier circuit 6 N differential amplifier circuit 7 P differential amplifier Circuit 8 High impedance output circuit input terminal 9 High impedance output circuit input terminal 10 Inverted output circuit input terminal 11 Inverted output circuit input terminal 12 High impedance output circuit 13 Inverted output circuit 14 High impedance output terminal 15 Inverted output terminal 16 Signal input / output circuit 17 High signal output terminal 18 High impedance signal output terminal 19 Low signal output terminal

Claims

A high impedance signal when the first input terminal is released, a high signal when the first potential is applied to the first input terminal, and a low signal when the second potential is applied to the first input terminal. In a signal input / output circuit in which a state signal is inputted and an output corresponding to each state is obtained,
A first resistor connected in series between a power supply potential and a ground potential, and a connection portion thereof connected to the first input terminal;
Third, fourth and fifth resistors connected in series between the power supply potential and the ground potential,
A first transistor having a control electrode connected to a connection portion of the first and second resistors; a second electrode connected to a second electrode of the first transistor; and a control electrode of the third and fourth resistors. A second transistor having the same polarity as the first transistor connected to the connection portion, a second electrode connected to the first electrode of the first transistor, and a first electrode connected to the first electrode of the second transistor; A first differential amplifier circuit comprising: a third transistor having a polarity opposite to that of the first transistor; and a constant current source connected to a connection portion of the second electrode of the first and second transistors;
A fourth transistor having a polarity opposite to that of the first transistor having a control electrode connected to a connection portion of the first and second resistors; a second electrode connected to the second electrode of the fourth transistor; A fifth transistor having a polarity opposite to that of the first transistor connected to a connection portion of the fifth and fourth resistors; a second electrode connected to the first electrode of the fourth transistor; A sixth transistor having the same polarity as the first transistor, the first electrode being connected to one electrode, and a constant current source connected to a connection portion of the second electrode of the fourth and fifth transistors. A second differential amplifier circuit;
From the first differential amplifier circuit via the first input unit, the first input unit constituting the current mirror circuit with the third transistor, the second input unit constituting the current mirror circuit with the sixth transistor, A first element that operates in accordance with an input signal; and a second element that operates in accordance with a signal input from the second differential amplifier circuit via the second input unit and is connected in series to the first element. A first output signal having a binary value, and when the high-impedance signal is input to the first input terminal, both the first and second elements are rendered conductive and become one value. 1 output signal is output, and when the high signal or the low signal is input to the first input terminal, one of the first and second elements is substantially non-conductive and becomes the other value. The first out A first output circuit for outputting a force signal;
A third input unit that forms a current mirror circuit with the third transistor; and a fourth input unit that forms a current mirror circuit with the sixth transistor, and is input to each of the third and fourth input units. A binary second output signal is output based on the two signals of the first and second differential amplifier circuits, and is input when the high signal and the low signal are input to the first input terminal. A second output signal that outputs an output level obtained by inverting each of the output signals, and outputs the second output signal that is one of the output levels when the high impedance signal is input to the first input terminal . An output circuit;
Signal output circuit comprising: a.

The first output circuit comprises:
A seventh transistor having a polarity opposite to that of the first transistor constituting the current mirror circuit with the third transistor;
An eighth transistor having the same polarity as the first transistor constituting the current mirror circuit with the sixth transistor;
A ninth transistor having a polarity opposite to that of the first transistor, wherein a first electrode and a control electrode are connected to the first electrode of the eighth transistor;
A second electrode is connected to the second electrode of the ninth transistor, a control electrode is connected to the first electrode and the control electrode of the ninth transistor, and a first electrode is connected to the second electrode of the seventh transistor. A tenth transistor having a polarity opposite to that of the first transistor,
A constant current source connected between the first electrode of the seventh transistor and the second electrode of the eighth transistor;
Outputting the first output signal from a connection between the constant current source and the first electrode of the seventh transistor;
The second output circuit comprises:
An eleventh transistor having a polarity opposite to that of the first transistor constituting a current mirror circuit with the third transistor;
A current mirror circuit with the sixth transistor, and a twelfth transistor having the same polarity as the first transistor with the first electrode connected to the first electrode of the eleventh transistor;
2. The signal input / output circuit according to claim 1 , wherein the second output signal is output from a connection portion of the first electrodes of the eleventh and twelfth transistors.

3. The signal input / output circuit according to claim 2 , wherein the constant current sources in the first and second differential amplifier circuits and the first output circuit are configured by a current mirror circuit.

It said first, second resistor and substantially equal to each resistance value, the third, fourth, claims 1 to 3, characterized in that substantially equal to the fifth resistor the resistance values The signal input / output circuit according to any one of the above.

There are two input units and three output terminals, the two input units are connected to the output terminals of the first and second output circuits, respectively, and the three output terminals are input to the first input terminal. The signal input / output circuit according to claim 1 , further comprising a logic circuit representing each of the three states.