JP3753016B2 - STM mapping apparatus and STM mapping method - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、ＳＴＳ（Synchronous Transport Signal）フレームやＳＴＭ（Synchronous Transfer Module）フレームのペイロードに、データフレームとアイドルフレーム（Idle Frame）を所定の物理チャネルに格納するためのマッピング処理を行うＳＴＭマッピング回路、及び、ＳＴＭマッピング方法に関する。
【０００２】
【技術の背景】
情報通信のトラヒック量は、その増加が求められている。トラヒック量の増加のために、通信回線の伝送速度がより高速化する傾向にある。伝送速度は、ＬＳＩの処理速度、デバイス間のデータ転送速度のような信号処理速度により制限される。その高速化のために、受信信号をパラレル展開して処理する技術が採用されている。例えば、伝送速度が２．４８８Ｇｂｐｓの通信回線から信号を受信した場合、その受信信号を６４本の３８．８８Ｍｂｐｓの信号にパラレル展開すれば、十分に処理可能な速度でその受信信号を取り扱うことができる。
【０００３】
固定長パケットは、ヘッダ部などのオーバーヘッドが大きく、伝送効率が低下する。伝送フレームを可変長にすることにより、伝送効率を高くする技術は、ＷＯ９６−２６５８２号で知られている。ＰＰＰ（Point to Point Protocol）のようにデータ長がパケット毎に異なる可変長パケットを処理する場合には、伝送装置は、可変長パケットをＡＴＭ（Asynchronous Transfer Mode）セルのような固定長の小さなパケットに区切りスイッチング処理を行っている。
【０００４】
Ｔ１Ｘ１などの標準化作業により可変長パケットを固定長パケットに区切らずにそのままで取り扱って、オーバーヘッドを小さくして伝送効率を向上する処理技術が提案されて知られている。このような処理技術として、ＧＦＰ（Generic Framing Procedure）、ＳＤＬ（Simple Data Link）のような処理技術が知られている。
【０００５】
図１３は、ＧＦＰのパケットフォーマットを示している。図１３（ａ）は、ユーザパケットや制御パケットを格納するＧＦＰフレームを示している。本明細書では、このＧＦＰフレームをユーザパケットフレームと呼ぶこととする。このようなパケットフォーマットをＳＤＨフレームのペイロード領域に格納して装置間を転送する。ユーザデータ（User Data）領域１０１に可変長データを収容し、そのパケット長はＰＬＩ（PDU Length Indicator）領域に格納される。コアヘッダ（Core Header）部の長さは、ＰＬＩ値には含まれず、４バイト固定長として規定されている。図１３（ｂ）は、図１３（ａ）のユーザデータ領域１０１に含まれて隣り合う１つのユーザパケットフレームと他の１つのユーザパケットフレームとの間を満たすために挿入されるアイドルフレーム１０３を示している。そのアイドルフレームの長さは、４バイト長であり、そのデータパターンは”００００００００ｈ”、又は、”Ｂ６ＡＢ３１Ｅ０ｈ”として規定されている。
【０００６】
可変長のパケットフレームを取り扱う通信装置の中では、その装置内メモリ量の削減のために、ＳＴＭフレームからＧＦＰフレーム又はＳＤＬフレームを取り出す際に、アイドルフレームを廃棄して出力側で再度ＳＴＭフレームに格納する処理の中で、ＧＦＰフレーム間にアイドルフレームを挿入する処理形態を採用することが多い。
【０００７】
図１４（ａ），（ｂ）と図１５（ａ），（ｂ）は、可変長データの配列を示している。図１４（ａ），（ｂ）と図１５（ａ），（ｂ）とは、図中の１点鎖線で接続している。図１４（ａ）と図１４（ｂ）は、信号を４バイト幅（３２ビット幅）にパラレル展開して処理を行う装置により、ＳＴＭフレームから取り出したＧＦＰフレーム列を示している。図中の矢印方向にデータ列が進行するものとする。第１ユーザパケットフレームは、バイトｐ１−１〜バイトｐ１−２５から形成されそのバイト数は２５である。第２ユーザパケットフレームは、バイトｐ２−１〜バイトｐ２−２６から形成され、そのバイト数は２６である。第３ユーザパケットフレームは、バイトｐ３−１〜バイトｐ３−２３から形成され、そのバイト数は２３である。第１ユーザパケットフレームと第２ユーザパケットフレームとの間には、２個のアイドルフレーム（計８バイト）が挿入され、第２ユーザパケットフレーム２と第３ユーザパケットフレームとの間には３個のアイドルフレーム（計１２バイト）が挿入されている。これらのバイトを装置内部で図１５（ａ），（ｂ）に示されるように並べ替えるとともに、ユーザパケット先頭を示す信号ＳＯＰ（Start of Packet）とユーザパケット後尾を示す信号ＥＯＰ（End of Packet）を生成し、これらの信号形式でスイッチング処理を行うことが多い。
【０００８】
ユーザパケットフレームは、そのペイロードヘッダ部によってユーザパケット信号の宛先毎に種別を区別され、このような種別は論理チャネルと呼ばれる。図１４（ａ）と図１５（ａ）に示される第１ユーザパケットフレーム〜第３ユーザパケットフレームが異なるペイロードヘッダを有するときには、このデータ信号列は３つの論理チャネルで形成されている。第１ユーザパケットフレーム〜第３ユーザパケットフレームが同一のペイロードヘッダを有するときには、このデータ信号列は、一つの論理チャネルで形成されている。次に、図１４（ａ）と図１５（ａ）に示されるユーザパケットフレームを、図１４（ｂ）と図１５（ｂ）のようにバイトの並べ替えを行えば、各ユーザパケットの先頭のバイトデータをパラレル展開された信号列の先頭バイト（図１４（ａ）と図１５（ａ）のＢｙｔｅ０で示される行のバイト）にそれぞれ格納することができ、ユーザパケットの先頭が明らかになり後の処理が容易になる。例えば、ユーザパケット先頭に、予め定められた固定長ビットパターンが挿入されている場合、バイト０（Ｂｙｔｅ０）を監視することによりそのビットパターンを容易に検出することができる。更に、パラレル展開によって一度に処理する４バイトのデータ（図１５（ａ）ではＢｙｔｅ０〜Ｂｙｔｅ３）に複数ユーザパケット分のデータが含まれることがないので、スイッチング処理のような処理操作が容易になる。
【０００９】
ユーザパケットフレームには、最後尾にパッドバイト（Pad Byte）を挿入されて付加され、各ユーザパケットフレーム長はパラレル展開する信号数の整数倍に変換されている。このような変換は、データ幅を調整する役目を持ち、予め決められた”０”と”１”の繰り返しパターン、又は、全て”０”のパターンで構成されていて、パッドバイトそのものには論理的な意味が持たせられているわけではない。また、ＰＬＩ値にはパッドバイト長は含められない。
【００１０】
このような信号形式でスイッチング処理が行われた後に、ＧＦＰフレームを再度ＳＴＭフレームに格納する処理が行われて、ユーザパケットが伝送路に送出される。ＧＦＰフレームのユーザパケットフレームと他のユーザパケットフレームの間に時間間隔がある場合には、アイドルフレームがフレーム単位（４バイト単位）で挿入される。パッドバイトは、取り除かれる。
【００１１】
図１６は、伝送フレームの構成例を例示している。ＳＴＳ−ｎは、ＳＯＮＥＴ（Synchronous Optical Network）で規定される多重化フォーマットである。ＳＴＭ−ｎは、ＳＤＨ（ Synchronous Digital Hierarchy ）で規定される多重化フォーマットである。図１６に示されるように、ＳＴＳの伝送フレームとＳＴＭの伝送フレームには、先頭にＳＯＨ（Section Over Head）領域１０３とＡＵ ＰＴＲ（Administrative Unit Pointer）領域１０４とが設けられ、それらに続いてペイロード領域１０５が設けられている。例えば、ＳＴＭ−１６は、４８個のＡＵ（Administrative Unit）−３（５１．８４Ｍｂｐｓ）から構成され、ＡＵ−３が１個の物理チャネルとして定義されれば、ぺイロード領域１０５には最大４８物理チャネル分のデータが格納される。また、ペイロード領域１０５には、図１６に示される矢印の順序で物理チャネルのバイトデータがそれぞれ格納される。なお、図１６の各行はそれぞれに８ビット（１バイト）で構成され、伝送路上では１クロックで１物理チャネル分のデータが１バイトずつ送信される。なお、従来のＳＴＭフレームのペイロードにおいて、ＶＣ−３やＶＣ−４のような単位フレームが順番に格納される処理単位は、本発明を表現する技術的用語として本明細書では、特に物理チャネルと呼ばれ、パケットヘッダの宛先毎に区別されるパケット種別である論理チャネルと区別される。
【００１２】
図１７は、特願２００１−０９３５７０に記載されている技術に更に改良を施してキュー長管理を行うために想定されるＳＴＭマッピング回路を示している。このような回路には、所定の論理チャネルにバイト単位でデータを振り分けつつ伝送フレームに格納するためのマッピング処理を行う技術が付加されている。そのＳＴＭマッピング回路は、入力ユーザパケットデータのパケット長を検出しパラレル展開した１バイト毎に有効なバイトデータか、又は、そうでないか（挿入されたパッドバイトであるか）を示すＭビットのバイト有効性情報を生成するパケット長検出回路１１１と、後述されるＭ×Ｍスイッチ１１３でルーティング処理を制御するルーティング情報を生成するルーティング回路１１２と、Ｎ本（Ｎは４８以下の正の整数）の論理チャネル毎にＭ個のバイトデータをＭ個の出力ポートに振り分けるＭ×Ｍスイッチ１１３と、ユーザパケットデータと同時に入力されそのユーザパケットデータのマッピング先を示すチャネル番号信号に基づいて自論理チャネルで処理するパケットデータを取り込むＮ個のパケットフィルタ回路１１４−１〜１１４−Ｎと、Ｍ×Ｍスイッチ１１３で振り分けられたパケットデータを一時的に格納する１チャネルあたりＭ個のＦＩＦＯ（First-in First-out）メモリから成るＭ×Ｎ個のパケットメモリ１１５−１１〜１１５−ＮＭと、パケットデータをパケットメモリ１１５−１１〜１１５−ＮＭに書き込むメモリライト制御回路１１６−１〜１１６−Ｎと、ＳＴＭフレームの物理チャネルにいずれの論理チャネルを割り当てるか記憶するチャネル制御メモリ１１７と、チャネル制御メモリ１１７の設定に従ってパケットメモリより読み出すメモリリード制御回路１１８−１〜１１８−Ｎと、メモリリード制御回路１１８−１〜１１８−Ｎから出力されるパケットデータをチャネル制御メモリ１１７から出力する論理チャネル情報信号１１９に基づいてバイト単位でスイッチングするＭ×Ｍスイッチ１２０−１〜１２０−Ｎと、論理チャネル毎にパケットメモリの蓄積バイト数を監視して０ならばアイドルフレームを生成するアイドルフレーム生成回路１２１−１〜１２１−Ｎと、セレクタ回路１２２−１〜１２２−Ｎと、Ｍ×Ｍスイッチ１２０−１〜１２０−Ｎの出力をチャネル制御メモリ１１７から出力する論理チャネル情報信号１１９に基づいてバイト単位で選択的に出力するセレクタ回路１２３−１〜１２３−Ｎとから構成されている。
【００１３】
ルーティング回路１１２には、パケット長検出回路１１１から出力されるパケットデータ、バイト有効性情報、チャネル情報信号、ＳＯＰ信号、ＥＯＰ信号が入力される。パケット長検出回路１１１は、ルーティング情報、論理チャネル番号、書き込みバイト数、ルーティング最終ポート番号、ＳＯＰ、ＥＯＰを出力する。Ｍ×Ｍスイッチ１１３は、論理チャネル毎に、パケットフレームのパッドバイトを取り除き、その論理チャネルX（Xは１以上Ｎ以下の整数）のパケットメモリ１１５−X１〜１１５−XＭに、１１５−X１、１１５−X２、１１５−X３・・・・・１１５−XＭの順番に１バイトずつ詰めて蓄積されるように並べ替えが行われる。パケットメモリ１１５−X１〜１１５−XＭは、ＳＴＭフレームの物理チャネルに対し任意の論理チャネルを割り当てるために、ある１クロックに０〜Ｍバイトまで、１バイト単位で同一の論理チャネルから読み出しができるように、１バイトずつ独立したＦＩＦＯメモリで構成されている。
【００１４】
チャネル制御メモリ１１７には、ＳＴＭフレームの物理チャネル数を１周期として、その物理チャネルに対して格納を行う論理チャネル番号１〜Ｎが記憶されている。各論理チャネルのメモリリード制御回路１２３−１〜１２３−Ｎは、自論理チャネルを出力する物理チャネルのタイミングで１１５−X１、１１５−X２、１１５−X３・・・・・１１５−XＭの順番で１バイトずつデータを読み出す。パケットメモリ１１５−X１〜１１５−XＭの書き込み数と読み出し数とから論理チャネル毎にパケットメモリ１１５−X１〜１１５−XＭの総蓄積バイト数を１クロック毎に算出し、０であれば、アイドルフレーム生成回路１２１−Ｘでアイドルフレームを生成し、セレクタ回路１２２−Ｘで選択的に出力し、セレクタ回路１２３−１〜１２３−Ｍで選択的に出力し、論理チャネル毎のバイト信号を多重化する。セレクタ回路１２３−１〜１２３−Ｍでのセレクト信号は、論理チャネル情報信号を用いて対応するバイトのチャネル情報に従って、論理チャネル１〜論理チャネルＮを選択的に出力する。
【００１５】
キュー長管理回路を持つアイドルフレーム生成回路１２１−１〜１２１−Ｎは、図１８，１９に示されるように、パケットメモリ１１５−１〜１１５−Ｎに蓄積されている論理チャネルごとのバイト数を算出して、そのバイト数が０であれば４バイトのアイドルフレームの送出が途中で終わっていなかったかを判定することにより、アイドルフレームの何バイト目から出力するかを判定する。また、今度の１クロックではチャネル制御メモリに自論理チャネル用の出力バイトとして設定されているバイト数を識別し、蓄積バイト数が小さい場合には、何バイト分をパケットメモリより読み出すデータとするかを判定し、更に、何バイト分をアイドルフレームとするかを判定する。
【００１６】
このような提案のＳＴＭマッピング回路のアイドルフレーム挿入回路１２１−１〜１２１−Ｎは、その回路規模が増大しないで、処理速度が更に高速化されることが求められる。一連の処理を１クロック毎に連続して行うために追加される回路は、複雑になならず、ディジタル論理回路で高速処理を実現する際に、１クロックで処理可能なロジック段数と動作速度が限定されないで、パラレル展開数を大きくする場合に回路規模の増大を抑制することができる技術の確立が求められる。
【００１７】
アイドルフレームの挿入とパケットの読出しの処理が高速化されることが求められる。更に、アイドルフレームの挿入とパケットの読出しの高速化のために、アイドルフレームの挿入とパケット読出しのための回路の規模が増大することを抑制することができることが望まれる。
【００１８】
【発明が解決しようとする課題】
本発明の課題は、アイドルフレームの挿入とパケットの読出しの処理をより高速化することができるＳＴＭマッピング装置を提供することにある。
本発明の他の課題は、アイドルフレームの挿入とパケットの読出しの高速化のために、アイドルフレームの挿入とパケット読出しのための回路の規模が増大することを抑制することができるＳＴＭマッピング装置を提供することにある。
【００１９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
【００２０】
本発明によるＳＴＭマッピング装置は、可変長パケットを展開したデータバイトを１クロック毎に格納するパケットメモリ（１９−１〜１９−Ｎ）と、データバイトをパケットメモリ（１９−１１〜１９−ＮＭ）に１クロック毎に配分するメモリ制御回路とから構成されている。パケットメモリ（１９−１１ 〜１９−ＮＭ）は、可変長パケットの種別を表す論理チャネル毎に形成される１バイトずつ独立したＭ個のＦＩＦＯメモリ（１９−１１〜１９−ＮＭ）を備えている。その制御回路は、論理チャネル毎のデータ蓄積バイト数が閾値未満であることを１クロック毎に示す判別信号を出力するキュー長管理回路（２３−１〜２３−Ｎ）と、ＦＩＦＯメモリ（１９−１１〜１９−ＮＭ）に最後に格納したデータバイトのバイト番号の次のバイト番号のＦＩＦＯメモリ（１９−１１〜１９−ＮＭ）に書き込むＭバイト単位のアイドルフレームを生成する生成回路（２４−１〜２４−Ｎ）と、前記判別信号に基づいて前記Ｍバイト単位のアイドルフレームを選択的に前記パケットメモリに出力するセレクタ回路（２５−１〜２５−Ｎ）とを備えている。
【００２１】
データ蓄積バイト数を管理してメモリ量が適正量以下である場合に、Ｍバイト単位のアイドルフレームを書き込むので、可変長パケットの書き込みの順番と量とが同時的に制御され、回路規模の増大を抑えながら高速の書き込みと読み込みが安全に制御され、書き込み順番の制御の利点をより有効に活用することができる。前後する可変長パケットの間でＦＩＦＯメモリにアイドルフレームを隙間なく書き込むことは、回路規模の増大を抑える。
【００２２】
キュー長管理回路（２３−１〜２３−Ｎ）の適正量の管理は、論理チャネル毎のＭバイト幅のＦＩＦＯメモリ（１９−１１〜１９−１Ｍ）に保持されているデータバイトのＭ個単位の書込みバイト数ＷとＦＩＦＯメモリ（１９−１１〜１９−１Ｍ）から読み出されるデータバイトのＭ個単位の読出しバイト数Ｒと蓄積バイト数Ｑとに基づいて、新たにＱ＝Ｑ＋Ｗ−Ｒにより算出してデータ蓄積バイト数を１クロック毎に算出することを実行している。Ｍ個バイト単位で１クロック毎にデータバイトの差し引き勘定を行って、１クロックの時間範囲で蓄積量を管理している。このような管理は、その安全性を確実にする。
【００２３】
キュー長管理回路（２３−１〜２３−Ｎ）は、データ蓄積バイト数が設定閾値未満であり、且つ、論理チャネルの入力状態が可変長パケットの間の区間状態であればセレクト信号ＩＤＬ＝１を出力し、論理チャネルの入力状態がユーザーパケットフレームの途中状態であればセレクト信号ＩＤＬ＝０を出力する。キュー長管理回路（２３−１〜２３−Ｎ）は、セレクタ回路（２５−１〜２５−Ｎ）を更に備えている。セレクタ回路（２５−１〜２５−Ｎ）は、セレクト信号ＩＤＬ＝１に基づいてアイドルフレームをパケットメモリ（１９−１〜１９−Ｎ）に出力する。セレクト信号ＩＤＬ＝１が出力されれば、データ蓄積バイト数にＭが加算され、キュー長はダイナミックに正しく管理される。
【００２４】
セレクタ回路（２５−１〜２５−Ｎ）は、セレクト信号ＩＤＬに基づいて、Ｍバイト幅のユーザパケットフレーム信号及びＭバイトのいずれのバイトが有効なユーザパケットフレームであるかを示すバイト有効性情報と、生成回路（２４−１〜２４−Ｎ）が出力するアイドルフレーム信号及びバイト有効性情報とを選択的に出力する。
【００２５】
キュー長管理回路（２３−１〜２３−Ｎ）は、更新蓄積バイト数Ｑと設定閾値Ｑｂｐとの大小比較を行い、Ｑ≦Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ［Ｘ］＝０を出力し、Ｑ＞Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ［Ｘ］＝１を出力する。データバイトの配分と量の管理を行うキュー長管理回路（２３−１〜２３−Ｎ）の機能は、そのままに、前段又は後段の回路の制御タイミングのようなバックプレッシャー制御のために用いられ得る。
【００２６】
キュー長管理回路（２３−１〜２３−Ｎ）は、更に、更新蓄積バイト数Ｑとメモリ長最大値Ｑｍａｘとの大小比較を行い、Ｑ≦Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ［Ｘ］＝０を出力し、Ｑ＞Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ［Ｘ］＝１を出力し、更に、前記更新蓄積データバイト数Ｑと０との大小比較を行い、Ｑ≧０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ［Ｘ］＝０を出力し、Ｑ＜０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ［Ｘ］＝１を出力する。データバイトの配分と量の管理を行うキュー長管理回路（２３−１〜２３−Ｎ）の機能は、そのままに、安全管理のために用いられ得る。キュー長管理回路（２３−１〜２３−Ｎ）は、メモリアンダーフローアラーム信号ＵＦＡＬＭ［Ｘ］を０とするか１とするかを更新蓄積バイト数Ｑに基づいて判断し、且つ、セレクト信号ＩＤＬを０とするか１とするかをＥＯＰ信号とＳＯＰ信号とに基づいて並列的に判断する。
【００２７】
本発明によるＳＴＭマッピング装置は、Ｍバイト幅で形成されるメモリー領域（１９−１〜１９−Ｎ：図８）に可変長パケットのデータバイトを隙間なく詰めて書き込む第１ステップと、メモリー領域に書き込まれているデータバイトの数Ｑを計数する第２ステップと、数Ｑが設定閾値未満であれば前後する可変長パケットの間にＭバイト単位のアイドルフレームをメモリー領域に隙間なく書き込む第３ステップとから構成されている。数Ｑは、メモリー領域に書き込まれるデータバイト数Ｒとメモリーから読み出されるデータバイト数とに基づいてＱ＝Ｑ＋Ｗ−Ｒにより算出される数である。Ｍバイト幅のデータバイトは１クロックごとに読み出され且つ書き込まれ、数Ｑは１クロック毎に算出される。設定閾値がＱｂｐで表され、Ｑ≦Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ［Ｘ］＝０を出力し、Ｑ＞Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ［Ｘ］＝１を出力する第５ステップが追加されている。
【００２８】
１個の可変長のユーザパケットフレームをパラレル化したＭバイト幅（Ｍは４の倍数且つ２のべき乗）のデータバイトを論理チャネル毎に保持する１バイト幅×Ｍ個のＦＩＦＯメモリから形成され、ユーザパケットフレーム間のパッドバイトが取り除かれた状態でパケットをＦＩＦＯメモリに隙間なく保持するパケットメモリ（１９−１〜１９−Ｎ）の読出しを制御することにより、予め定められた順序でパケットメモリ（１９−１〜１９−Ｎ）からデータバイトを順番に出力することにより、ＳＴＭフレームに設定された物理チャネルに対して、任意の論理チャネルのデータバイトをマッピングしてパケットデータが出力される。
【００２９】
各論理チャネル毎に、キュー長管理回路（２３−１〜２３−Ｎ）で蓄積バイト数を監視し、設定閾値Ｑｉｄｌよりも蓄積バイト数が小さく、且つ、その論理チャネルが、一つのユーザパケットフレームの受信途中ではなく、ユーザパケットフレームと次のユーザパケットフレームとの間の期間であれば、アイドルフレーム挿入信号ＩＤＬ＝１を生成し、ユーザパケットフレームとアイドルフレーム生成回路（２４−１〜２４−Ｎ）で生成するアイドルフレームのいずれかを信号ＩＤＬに基づいてセレクタ回路（２５−１〜２５−Ｎ）で選択し、メモリライト制御回路（２１−１〜２１−Ｎ）でパケットメモリ（１９−１〜１９−Ｎ）に対して書き込む。更に、高速処理できるので、パラレル展開数を大きくしなくてもよく、回路増大を抑えることができる。
【００３０】
キュー長管理回路（２３−１〜２３−Ｎ）は、各チャネル毎に蓄積バイト数Ｑが設定閾値Ｑｉｄｌ未満であるか否かを判定し、且つ、ＳＯＰ信号とＥＯＰ信号とからユーザパケットフレーム間であるか否かを判定するのみで、処理段数が小さく済むので、回路を小型化、高速化することが可能である。メモリの入り口側より空きセルを書き込む方式は、特開平１１−５５２６７などで記されているが、これはＡＴＭのような固定長パケットでの空きセル挿入の方式であり、空きセルの先頭バイトがメモリの異なるバイト番号に変移してゆくことはない。
【００３１】
【発明の実施の形態】
図に対応して、本発明によるＳＴＭマッピング装置の実施の形態は、ＳＴＳ−４８にパケットデータをマッピングするＳＴＭマッピング装置として例示されていて、パケットデータ配分制御回路が、パケットデータ入力回路とパケットデータ出力回路とともに設けられている。そのパケットデータのデータバイトをパラレルに物理的に配列する制御を実行するパケットデータ配列制御回路１は、図１に示されるように、Ｎ個のパケットデータ配列制御回路１−１〜１−Ｎから構成されている。そのパケットデータ入力回路２は、パケットデータ配列制御回路１−１〜１−Ｎに入力的に並列に接続している。パケットデータ配列制御回路１−１〜１−Ｎは、パケットデータ出力回路３に出力的に並列に接続している。
【００３２】
パケットデータ入力回路２は、パケット長検出回路４と、ルーティング回路５と、入力側Ｍ×Ｍスイッチ６とを備えている。パケット長検出回路４に、ユーザパケットフレームデータ列７が入力される。Ｍは、４の倍数であり、且つ、２のべき乗（例示：４，８，１６，・・・）である。入力ユーザパケットフレームデータ列７は、ユーザパケットフレーム列９と論理チャネル信号１１とＳＯＰ１２とＥＯＰ１３とで構成され、これらはパケット長検出回路４に入力される。
【００３３】
パケット長検出回路４は、ユーザパケットフレーム列７のそれぞれのユーザパケットフレーム長をコアヘッダ部のＰＬＩ領域より算出し、パラレル展開された入力信号列７の各１バイトが有効なユーザパケットフレームであるか、あるいはユーザパケットフレームではなくパッドバイトであるかを示すバイト有効性情報１４を生成して出力する。バイト有効性情報１４は、Ｍビットで構成されている。Ｍバイト幅を持つユーザパケットフレーム９は、論理チャネル信号１１とＳＯＰ１２とＥＯＰ１３とバイト有効性情報１４とともにパケット長検出回路４から出力されてルーティング回路５に入力される。
【００３４】
ルーティング回路５は、Ｍ×Ｍスイッチ６がルーティング処理を制御するためのルーティング情報１５を生成し、更に、書込みバイト数１６とＲＴ（ルーティング）最終ポート番号１７とを生成して出力する。ユーザパケットフレーム列９とバイト有効性情報１４とルーティング情報１５とは、論理チャネル信号１１とＳＯＰ１２とＥＯＰ１３と書込みバイト数１６とともに入力側Ｍ×Ｍスイッチ６に入力される。入力側Ｍ×Ｍスイッチ６は、ルーティング情報１５に基づいてユーザパケットフレーム９の並べ替えを行う。
【００３５】
Ｎ個のパケットデータ配列制御回路１−１〜１−Ｎは、それぞれに、パケットフィルタ回路１８−１〜１８−Ｎを備えている。パケットフィルタ回路１８−１〜１８−Ｎは、各々のユーザパケットフレーム９のペイロードヘッダ部に基づいて、そのユーザパケットフレームが属する論理チャネルの論理チャネル番号を判定し、自論理チャネルで処理するパケットデータ９−ＮＭを取り込むことができる。
【００３６】
パケットデータ配列制御回路１−１〜１−Ｎは、Ｍバイト幅のユーザパケットフレーム（Ｍバイト幅データ）９及びアイドルフレームを一時的に格納するＭ個の独立した（First-in First-out）メモリから形成されるＭ個×Ｎチャネル分のパケットメモリ１９−１Ｍ〜１９−ＮＭを備えている。１チャンネルのパケットメモリ１９−１は、８バイトに対応する８個のメモリ要素１９−１１〜１９−１Ｍを備えている。
【００３７】
パケットデータ配列制御回路１は、メモリライト制御回路２１−１〜２１−Ｎを備えている。メモリライト制御回路２１−１〜２１−Ｎは、パケットメモリ１９−１１〜１９−ＮＭにユーザパケットフレームおよびアイドルフレームの各データバイトを書き込む制御を実行する。パケットデータ配列制御回路１は、メモリリード制御回路２２−１を備えている。メモリリード制御回路２２−１は、パケットメモリ１９−１１〜１９−ＮＭからユーザパケットフレームおよびアイドルフレームを読み出す制御を実行する。
【００３８】
パケットデータ配列制御回路１は、キュー長管理回路２３−１〜２３−Ｎを備えている。キュー長管理回路２３−１〜２３−Ｎは、パケットメモリ１９−１１〜１９−ＮＭにそれぞれに蓄積されている論理チャネルごとのユーザパケットフレームおよびアイドルフレームのデータバイトのバイト総数Ｑを１クロック毎にその論理チャネル毎に算出して、論理チャネル毎のバイト総数Ｑが閾値Ｑｉｄｌ以下であり、且つ、その論理チャネルへの入力ユーザパケットフレーム列が、一つのユーザパケットフレームの受信途中ではなく、ユーザパケットフレームと次のユーザパケットフレームとの間の期間の状態であれば、その論理チャネルのアイドルフレーム挿入信号ＩＤＬをＩＤＬ＝１として出力する。そして、その論理チャネルのバイト総数ＱにＭを加算し、それを新しいバイト総数Ｑとする。
【００３９】
パケットデータ配列制御回路１は、アイドルフレーム生成回路２４−１〜２４−Ｎを備えている。パケットフィルタ回路１８−１〜１８−Ｎは、アイドルフレーム生成回路２４−１〜２４−Ｎにそれぞれに接続するとともに、キュー長管理回路２３−１〜２３−Ｎにそれぞれに接続している。アイドルフレーム生成回路２４−１〜２４−Ｎは、論理チャネル毎に、前回到着した最後のユーザデータをルーティングした際に最後のデータバイトとして検出したバイト番号であるルーティング最終ポート番号１７に基づいて、次のバイト番号の物理的位置にアイドルフレームの先頭バイトが格納されるように、バイトをシフトさせたＭバイト幅のアイドルフレームを生成する。更に、アイドルフレーム生成回路からは、バイト有効性情報としてａｌｌ”１”のＭビット幅信号を出力する。
【００４０】
パケットデータ配列制御回路１は、フレーム種別選択用セレクタ回路２５−１〜２５−Ｎを備えている。パケットフィルタ回路１８−１〜１８−Ｎは、アイドルフレーム生成回路２４−１〜２４−Ｎとともにフレーム種別選択用セレクタ回路２５−１〜２５−Ｎに接続している。フレーム種別選択用セレクタ回路２５−１〜２５−Ｎは、パケットフィルタ回路１８−１〜１８−Ｎが出力するユーザパケットフレームと、アイドルフレーム生成回路２４−１〜２４−Ｎが出力するアイドルフレームとを既述のアイドルフレーム挿入信号ＩＤＬ（１又は０）に基づいて選択的に出力する。同様に、Ｍビット幅のバイト有効性情報に関しても、アイドルフレーム挿入信号ＩＤＬに基づいて、パケットフィルタ回路１８−１〜１８−Ｎが出力する信号と、アイドルフレーム生成回路２４−１〜２４−Ｎが出力する信号とを選択出力する。このようにフレーム種別選択用セレクタ回路２５−１〜２５−Ｎにより選択的に出力されるユーザパケットフレーム又はアイドルフレーム、およびバイト有効性情報は、メモリライト制御回路２１−１〜２１−Ｎに入力される。
【００４１】
チャネル制御メモリ２６が設けられている。チャネル制御メモリ２６は、ＳＴＭフレームの物理チャネルにいずれの論理チャネルを割り当てるかを記憶し、論理チャネル情報信号２７をメモリリード制御回路２２−１〜２２−Ｎに送信する。パケットデータ配列制御回路１は、出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎを備えている。出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎは、パケットメモリ１９−１１〜１９−ＮＭが格納しているデータバイトをチャネル制御メモリ２８から出力される論理チャネル情報信号２７に基づいてバイト単位でスイッチングを行う。
【００４２】
出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎは、Ｍ個のセレクタ回路２９−１〜２９−Ｍに出力的に並列的に接続している。セレクタ回路２９−１〜２９−Ｍは、出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎが出力するデータバイトをチャネル制御メモリ２６から出力される論理チャネル情報信号２７に基づいて、バイト単位で選択的に出力する。
【００４３】
パケット長検出回路４に、Ｍバイト幅のユーザパケットフレームが入力される。そのユーザパケットフレームは、論理チャネル番号（信号）１１を伴っていて、必ずしも同一論理チャネルの一つのユーザパケットが連続していなくても、１クロック毎に異なる論理チャネルのユーザパケットが多重されていてもよい。
【００４４】
パケット長検出回路４は、各論理チャネルのユーザパケットデータのＭ個幅を形成するＭ個のデータバイトが有効なデータであるか無効データ（パッドバイト）であるかを示すＭビットのバイト有効性情報１４を生成している。各到着ユーザパケットフレームのヘッダ部を検出し、例えばＧＦＰであればコアヘッダ部のＰＬＩ値（図１３参照）からユーザパケット全体のバイト長を求め、その値より有効／無効を判定することができる。ルーティング回路５は、バイト有効性情報１４に基づいて、０バイト目〜Ｍ−１バイト目のデータバイトを０〜Ｍ−１バイト目に詰めて並べ替えるためのルーティング情報１５を生成している。
【００４５】
図２は、図１に示されるルーティング回路５を詳細に示し、信号バイト幅であるＭとして、８が例示的に採用されている。ルーティング回路５は、バイト行（第０行〜第７行）ごとに、各データバイトに対応するバイト有効性情報１４に基づいて、有効データ数をカウントする有効バイト数カウント回路３１−１〜３１−７を備えている。ルーティング回路５は、ルーティング結果メモリ３２を備えている。ルーティング結果メモリ３２は、１個のルーティング回路５によりでＮ本の論理チャネルを時分割処理するために、論理チャネル１〜ＮのそれぞれについてＭ個のポート中のどのバイトに最後のデータが書き込まれたか示す最後尾バイト対応信号を保持する。
【００４６】
ルーティング結果メモリ３２は、メモリ制御回路３３に双方向に接続している。メモリ制御回路３３は、ユーザパケットフレームと同時に入力されるチャネル番号１１に基づいてルーティング結果メモリ３２から、その論理チャネルＮの最後のルーティング結果を読み出して出力する。有効バイト数カウント回路３１−１〜３１−７は、メモリ制御回路３３とともに加算器３５−０〜３５−７に接続している。加算器３５−０〜３５−７は、メモリ制御回路３３の出力信号３４と有効バイト数カウント回路の出力信号とを加算する。最終段の有効バイト数カウント回路３１−７は、バイト０からバイト７までの全ての有効バイト数を加算し総有効バイト数を計数してその総有効バイト数を出力する。
【００４７】
その総有効バイト数は、加算器３５−７で、メモリ制御回路３３が出力する出力信号３４に加算される。加算器３８−１〜３８−８が出力する加算値は、バイト０〜バイト７に対応するルーティング情報３６−０〜３６−７として用いられる。最終段の加算器３５−７は、その加算値をルーティング最終ポート番号１７としても出力する。その加算値がＭ（＝８）を超えるときには、その加算値からＭを減算し、０〜Ｍ−１の範囲の値を出力する。有効バイト数カウント回路３１−７が出力する総有効バイト数は、書込みバイト数１６として出力される。ルーティング回路５は、既述の通り、Ｍバイト幅のユーザパケットフレーム９、ＳＯＰ信号１２、ＥＯＰ信号１３、ルーティング最終ポート番号１７、書き込みバイト数１６、論理チャネル番号１１、バイト毎のルーティング情報３６−０〜３６−７を出力する。
【００４８】
入力側Ｍ×Ｍスイッチ６は、バイト０〜バイトＭ−１のルーティング情報３６−０〜３６−７に基づいて、ユーザパケットフレーム９の入力バイト０〜バイトＭ−１のデータバイトとバイト有効性情報と書込みバイト数１６を出力バイト０〜バイトＭ−１に並べ替える。その並べ替えは、同一論理チャネルのユーザパケットフレームデータが、前に到着したその論理チャネルのユーザパケットフレームと間隔があくことなくＦＩＦＯに詰めて蓄積されるように行う。このような並べ替えは、公知の２→１セレクタ回路の組み合わせ又は公知のバニヤンスイッチによっても実現することができる。
【００４９】
パケットフィルタ回路１８−１〜１８−Ｎは、入力側Ｍ×Ｍスイッチ６から出力されたチャネル番号信号１１を監視し、そのチャネル番号信号１１が自論理チャネル番号であれば、そのユーザパケットフレーム９を取り込む回路として形成されている。
【００５０】
パケットメモリ１９−１１〜１９−ＮＭは、論理チャネル毎にＭ個のポート毎に別れたＦＩＦＯ（First-in First-out）メモリから構成され、Ｍ個のデータバイトを順次に格納し、１クロック毎に最大Ｍ個のデータバイトを出力する。１個のＦＩＦＯは１バイト幅を持つ。
【００５１】
メモリライト制御回路２１−１〜２１−Ｎは、ユーザパケットフレームもしくはアイドルフレームをパケットメモリ１９−１１〜１９−ＮＭに書き込む回路であり、ある論理チャネル中でバイト有効性情報＝１のバイトについて書き込みを行う。チャネル制御メモリ２６は、ＳＴＭフレームのＶＣ−３又はＶＣ−４で構成される物理チャネルに対し、どの論理チャネルをマッピングするかを設定するメモリである。
【００５２】
図３は、Ｍ＝８であるチャネル制御メモリ２６を例示している。チャネル制御メモリ２６において、論理ＣＨ（チャネル）１〜ＣＨ４８は、論理チャネル１〜８の８区分に振り分けられて、物理チャネルに対応する対応関係を形成している。メモリ領域が、８チャネルずつ左下より右上に向けて、順番に用意されている。図３に例示されるように、８つの物理ＣＨ１〜物理ＣＨ８は論理ＣＨ１に割り当てられ、５つの物理ＣＨ９〜物理ＣＨ１３は論理ＣＨ２に割り当てられ、３つの物理ＣＨ１４〜物理ＣＨ１６は論理ＣＨ３に割り当てられ、８つの物理ＣＨ１７〜物理ＣＨ２４は論理ＣＨ４に割り当てられ、４つの物理ＣＨ２５〜物理ＣＨ２８は論理ＣＨ５に割り当てられ、４つの物理ＣＨ２９〜物理ＣＨ３２は論理ＣＨ６に割り当てられ、１２個の物理ＣＨ３３〜物理ＣＨ４４は論理ＣＨ７に割り当てられ、４つの物理ＣＨ４５〜物理ＣＨ４８は論理ＣＨ８に割り当てられている。
【００５３】
チャネル制御メモリ２６からは、１クロック毎に処理するＭ（＝８）物理チャネル分の論理チャネル情報信号２７が出力され、論理チャネル情報信号２７は、８個の物理チャネルに割り当てる論理チャネル番号を２進数で表した信号を、例えば８ｂｉｔ×８個の計６４ｂｉｔ幅で出力する。
【００５４】
メモリリード制御回路２２−１〜２２−Ｎは、チャネル制御メモリ２６が出力する論理チャネル情報信号２７に基づいて、ある１クロックで自論理チャネルに割り当てられた物理チャネル数を求め、物理チャネル数分のデータバイト（ユーザパケットフレームもしくはアイドルフレーム）をパケットメモリ１９−１１〜１９−ＮＭから１９−X１、１９−X２、１９−X３・・・・、１９−XＭの順番で１バイトずつ読み出す。前回最後に読み出したメモリのバイト番号を覚えておき、前回読み出したデータに引き続いて、データを読み出す。バイトＭ−１まで読み出したら、バイト０に戻る。また、その論理チャネル毎の読み出しバイト数を出力する。
【００５５】
出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎは、チャネル制御メモリ２６から出力する論理チャネル情報信号２７に基づいて、メモリリード制御回路２２−１〜２２−Ｎで読み出したユーザパケットフレームもしくはアイドルフレームをバイト単位でスイッチングする。チャネル制御メモリ２６から出力される論理チャネル情報信号２７の中の自論理チャネルの位置を出力ポートとして、スイッチングを行う。スイッチングを制御するルーティング情報は、テーブルで自己生成する。ルーティング情報は、今回読み出しを開始するパケットメモリの先頭バイト番号０〜７と、論理チャネル情報信号２７中の自チャネル出力位置とから定まる。例えば、予め各論理チャネル毎にテーブルに記憶しておき、先頭バイト番号と自論理チャネル出力位置とでテーブルを検索し、ルーティング情報を得る。
【００５６】
図４と図５は、Ｍ＝４のそのようなルーティングテーブル８１を例示している。図５は、１点鎖線で接続されている。図４，５のルーティングテーブル８１は、左側から右側に向かう６つの欄を有している。６つの欄は、チャネル制御メモリ２６から入力される論理チャネル情報信号２７の中の自ＣＨ出力位置と、先頭メモリ番号と、入力ポート０のバイト０に対するルーティング情報と、入力ポート１のバイト１に対するルーティング情報と、入力ポート２のバイト２対するルーティング情報と、入力ポート３のバイト３に対するルーティング情報とを有している。
【００５７】
自ＣＨ出力位置は、論理チャネル情報信号と自ＣＨ番号との比較照合により求められ得る。論理チャネルが１であれば、論理チャネル情報信号＝｛ＣＨ１、ＣＨ１、ＣＨ２、ＣＨ３｝の自ＣＨ出力位置は”１１００”であり、論理チャネルが２であれば、その自ＣＨ出力位置は”００１０”であり、論理チャネルが３であれば、その自ＣＨ出力位置は”０００１”であり、論理チャネルが４であれば、その自ＣＨ出力位置は”００００”である。
【００５８】
ルーティング情報は、２ｂｉｔの２進数であり、ルーティング情報が”００”であれば出力ポート０にルーティングされるようスイッチングが行われ、ルーティング情報が”０１”であれば、出力ポート１にルーティングされるようスイッチングが行われ、ルーティング情報が”１０”であれば、出力ポート２にルーティングされるようスイッチングが行われ、ルーティング情報が”１１”であれば、出力ポート３にルーティングされるようスイッチングが行われる。
【００５９】
一例として、論理チャネル情報信号＝｛ＣＨ１、ＣＨ１、ＣＨ１、ＣＨ１｝であり、先頭メモリ番号が３のときを次に考える。論理チャネル１の自ＣＨ出力位置は１１１１となる。先頭メモリ番号が３であれば、バイト０のデータがルーティング情報”０１”に従って対応する出力ポート１に出力されるようにスイッチングが行われる。同様に、バイト１のデータはルーティング情報”１０”に従って対応する出力ポート２に出力されるようスイッチングが行われ、バイト２のデータはルーティング情報”１１”に従って対応する出力ポート３に出力されるようにスイッチングが行われ、バイト３のデータはルーティング情報”００”に従って対応する出力ポート０に出力されるようスイッチングが行われる。
【００６０】
論理チャネル１以外では、自ＣＨ出力位置は００００となり入力ポートと出力ポートが一致するようスイッチングが行われるが、自バイト数は０であるので各パケットメモリからは何も読み出されず、値としては０がスイッチングされる。
【００６１】
このようにパケットメモリ１９−１１〜１９−ＮＭから読み出され、出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎにより出力論理チャネルの順序に並び替えられたデータバイトをセレクタ回路２９−１〜２９−Ｍで選択的に出力し、論理チャネル毎のバイト信号を多重化する。セレクト信号としては、論理チャネル情報信号２７が用いられ、対応するバイトのチャネル情報に従って、論理チャネル１〜論理チャネルＮを選択的に出力する。論理チャネル数Ｎ＝４８として、チャネル制御メモリの物理チャネル１〜４８に、同じく論理チャネル１〜４８を順に設定することにより、ＳＴＭフレームのペイロード中に論理チャネル１〜４８を順番にマッピングし、ＶＣ−３×４８チャネルの２．４Ｇｂｐｓフレームのペイロード部を生成する。
【００６２】
ここで、キュー長管理回路２３−１〜２３−Ｎは、それぞれに論理チャネル毎に、書き込みバイト数Ｗと読み出しバイト数Ｒとから、各論理チャネルのパケットメモリへの蓄積バイト数Ｑを算出し、その大きさによりアイドルフレーム挿入の可否判断を行う。これらの処理は、１クロック毎に常時行う。
【００６３】
図６は、論理チャネル毎に配備されるキュー長管理回路２３−１〜２３−Ｎの処理フローを示している。論理チャネル毎にユーザパケット途中であるかユーザパケット間であるかを示すバイト種別判別信号は、下記のように定義されてＰＳＴＡＴで表される。
ＰＳＴＡＴ＝０：その論理チャネルは、ユーザパケットフレームの受信を完了しており、次のユーザパケットフレームとの間の区切りの期間の状態にある。
ＰＳＴＡＴ＝１：その論理チャネルは、ある一つのユーザパケットフレームの受信途中である。
【００６４】
アイドルフレーム挿入閾値は、Ｑｉｄｌで表される。アイドルフレームを挿入するためのアイドルフレーム挿入信号は、下記のように定義されてＩＤＬで表される。
ＩＤＬ＝０：アイドルフレームは挿入されない。
ＩＤＬ＝１：アイドルフレームが挿入される。
【００６５】
バイト種別判別信号ＰＳＴＡＴ、アイドルフレーム挿入閾値Ｑｉｄｌ、アイドルフレーム挿入信号ＩＤＬとが初期化される。アイドルフレーム挿入閾値Ｑｉｄｌは、可変自在に設定される（ステップＡ１）。論理チャネルパケットフィルタからキュー長管理回路に、１クロック毎に、その論理チャネルの書き込みバイト数Ｗが入力される。メモリリード制御回路からキュー長管理回路に、その同じ１クロック毎に、読み出しバイト数Ｒが入力される（ステップＡ２）。書き込みバイト数Ｗの最大値はＭ、その論理チャネルに対して書き込むユーザパケットフレームが無い場合にはＷ＝０である。同様に、読み出しバイト数Ｒの最大値はＭ、その論理チャネルから読み出さない場合にはＲ＝０が入力される。ＱにＷが加算されＲが減算されて、その論理チャネルのパケットメモリへ蓄積されているデータバイト数Ｑが更新蓄積バイト数Ｑとして演算される（ステップＡ３）：
Ｑ＝Ｑ＋Ｗ−Ｒ
【００６６】
そして、そのときにＰＳＴＡＴ＝０であれば、又は、ＳＯＰ＝０（ＳＯＰ＝１を受信していない状態）であり、データバイト数Ｑが閾値Ｑｉｄｌ未満であれば（ステップＡ９のＹｅｓ）、データバイト数ＱにＭバイト幅分のアイドルフレームのバイト数Ｍが加算され、ＩＤＬ＝１が設定され、アイドルフレームを挿入する選択信号がセレクタ回路から出力される（ステップＡ１１）。
【００６７】
一方、ステップＡ９でＮｏ（そのバイトがユーザパケット途中であるか、又は、Ｑ≧Ｑｉｄｌ）であれば、データバイト数Ｑはそのままの値に維持され、ＩＤＬ＝０としてアイドルフレームは挿入されない（ステップＡ１０）。そのときに、ＳＯＰ＝１であれば（ステップＡ４のＹｅｓ）、ＰＳＴＡＴ＝１が設定され（ステップＡ８）、ＥＯＰ＝１であれば（ステップＡ５のＹｅｓ）、ＰＳＴＡＴ＝０が設定され（ステップＡ７）、ＳＯＰ＝１でなく、且つ、ＥＯＰ＝１でなければ（ステップＡ５のＮｏ）、バイト種別判別信号ＰＳＴＡＴは前クロックのＰＳＴＡＴを保持する（ステップＡ６）。
【００６８】
図７は、アイドルフレーム挿入回路２４−１〜２４−Ｎのアイドルフレームパターンを例示していて、Ｍ＝８の場合を例示している。ルーティング最終ポート番号に基づいて、その論理チャネルで最後のデータが格納されたパケットメモリのバイト番号の次のバイトに続いてＭ個の連続したアイドルバイトから形成されるアイドルフレームが隙間なく詰まるようにアイドルフレームパターンがアイドルフレーム生成回路から生成されてセレクタ回路に出力される。
【００６９】
セレクタ回路２５−１〜２５−Ｎは、キュー長管理回路２３−１〜２３−Ｎが出力するアイドルフレーム挿入信号ＩＤＬが１であるときにのみ、アイドルフレーム生成回路２４−１〜２４−Ｎが出力する８バイト幅のアイドルフレームを選択し、ＩＤＬ＝０であれば、パケットフィルタ回路が出力する８バイト幅のユーザパケットデータを選択して出力する。同様に、セレクタ回路２５−１〜２５−Ｎは、キュー長管理回路２３−１〜２３−Ｎが出力するアイドルフレーム挿入信号ＩＤＬが１であるときにのみ、アイドルフレーム生成回路２４−１〜２４−Ｎが出力する８ビット幅のＡｌｌ”１”であるバイト有効性情報を選択し、ＩＤＬ＝０であれば、パケットフィルタ回路が出力する８ビット幅のバイト有効性情報を選択して出力する。
【００７０】
キュー長管理回路２３−１〜２３−Ｎとアイドルフレーム生成回路２４−１〜２４−Ｎとセレクタ回路２５−１〜２５−Ｎとによって、パケットメモリの蓄積バイト数Ｑが、Ｑ＜Ｑｉｄｌであれば、ユーザパケットフレーム間にのみアイドルフレームが挿入されてパケットメモリに蓄積される。メモリライト制御回路は、パケットフレームとアイドルフレームとを区別しないで、パケットメモリに格納して行く。
【００７１】
図８（ａ），（ｂ），（ｃ）と図９（ｄ），（ｅ）は、パケットメモリにユーザパケットフレームとアイドルフレームとを蓄積して行く様子を示していて、Ｍ＝８の場合が例示されている。図８（ａ）は、同一論理チャネルの第１ユーザパケットフレーム（Ｐ１〜Ｐ２７：２７バイト）と第２ユーザパケットフレーム（Ｐ２−１〜Ｐ２−３６：３６バイト）が到着する状態を示していて、パッドバイトは除去されずになお付加されている。図８（ｂ）は、パッドバイトが取り除かれてパケットメモリに蓄積された第１ユーザパケットフレームと第２ユーザパケットフレームの蓄積状況を示している。この場合、Ｑ値はＱｉｄｌ以上である。図８（ｃ）は、パケットメモリよりユーザパケットフレームのバイトデータが読み出され、Ｑ値がＱｉｄｌ未満になった状態を示している。第２ユーザパケットフレームはＰ２−１からＰ２−３６までの３６バイトで形成されていて、ルーティング最終ポート番号は６である。従って、アイドルフレーム生成回路は、バイト０より、”ＡＢ３１Ｅ０Ｂ６ＡＢ３１Ｅ０Ｂ６ｈ”を生成する。図９は、そのように生成されたアイドルフレーム”ＡＢ３１Ｅ０Ｂ６ＡＢ３１Ｅ０Ｂ６ｈ”がセレクタ回路で選択されてパケットメモリのバイト０よりバイト７に順次に書き込まれた状態を示している。このような書き込みによってＱ値がＱｉｄｌ以上になれば、アイドルフレームの挿入動作は停止する。
【００７２】
アイドルフレームをＭバイト分生成することにより、バイト０〜７毎の蓄積バイト数の差は変わらない。つまり、アイドルフレーム挿入後も、ルーティング最終ポート番号＝６である状態が不変に継続され、ルーティング回路５のルーティング結果メモリ３２をそのままに利用することにより、次に到着するユーザパケットフレームを隙間なく詰めこむことができる。アイドルフレーム挿入を行っても、ルーティング結果メモリ３２を書きかえる必要性がなく、ルーティング回路５への制御信号などを設ける必要がない。図９（ｂ）は、更に８バイト分のユーザパケットフレームのバイトデータが読み出された場合に８バイト分のアイドルフレームが更に挿入された状態を示している。
【００７３】
図１１と図１２は、パケットメモリからのデータの読み出し動作を示す。図１１と図１２は、１点鎖線で接続している。これは、メモリ読み出し後のＭ×Ｍスイッチ２８−１〜２８−Ｎの出力信号を示す。図９（ｂ）の２つのアイドルフレームの時間的に先行するアイドルフレームのうちの論理チャネル１の３つのアイドルバイト｛Ｂ６，ＡＢ，３１｝は、時刻（又は時刻幅）Ｔと時刻Ｔ＋１でパケットメモリから出力され、チャネル制御メモリで制御される次の論理チャネルの読出し時刻Ｔ＋２とＴ＋３で、図９（ｂ）の２つのアイドルフレームの残りの１２個のアイドルバイトのうちの１０個のアイドルフレームバイト｛Ｅ０，Ｂ６，ＡＢ，３１，Ｅ０，Ｂ６，ＡＢ，３１，Ｅ０，Ｂ６｝が読み出される。
【００７４】
このような読出し方法によれば、メモリリード制御回路２２−１〜２２−Ｎと出力側Ｍ×Ｍスイッチ２８−１〜２８−Ｎは、ユーザパケットフレームもアイドルフレームも区別することなく、自論理チャネルが割り振られた物理チャネルに対してデータをマッピングすればよく、従来例のメモリリード側で必要であった複雑な処理回路が不要である。
【００７５】
本発明によるＳＴＭマッピング装置は、蓄積バイト数管理によりパケットメモリのバックプレッシャー制御、メモリオーバーフロー監視、メモリアンダーフロー監視の３機能を更に配備している。バックプレッシャー制御は、ＳＴＭマッピング回路の前段にある回路のメモリに対して実行する制御であり、ＢＰ信号＝１が検出されれば、そのメモリに対する読み出しが停止され、ＢＰ信号＝０であれば、そのメモリに対して読み出しが再開される。このような読出停止と読出再開の制御は、ＳＴＭマッピング回路のメモリオーバーフローを回避することができる。一方、メモリオーバーフローの監視とメモリアンダーフローの監視とによって、回路故障監視が更に可能になる。
【００７６】
キュー長管理回路２３−１〜２３−Ｎには、パケットメモリ１９−１１〜１９−ＮＭに蓄積されているデータバイト数を論理チャネル毎に算出し、その値によってアイドルフレーム挿入信号ＩＤＬ＝１、バックプレッシャー信号ＢＰ［Ｎ：１］、メモリオーバーフローアラームＯＦＡＬＭ［Ｎ：１］、メモリアンダーフローアラームＵＦＡＬＭ［Ｎ：１］を出力する機能が付加されている。
【００７７】
アイドルフレーム生成回路２４−１〜２４−Ｎは、既述の通り、前回に到着したユーザパケットフレームの最終バイトがルーティングされてそのバイト番号が示されるルーティング最終ポート番号に基づいて、それの次のバイト番号にアイドルフレーム先頭バイトが格納されるように、バイトがシフトされたＭバイト幅のＭ／４個分のアイドルフレームを生成している。
【００７８】
図１０は、論理チャネル毎に配備されているキュー長管理回路の処理フローを示している。論理チャネル毎にそのときの状態がある一つのユーザパケットフレームの受信途中であるか、あるユーザパケットフレームとその次のユーザパケットフレームとの間の区間の状態であるかを示すバイト種別判別信号はＰＳＴＡＴ（０：二つのユーザパケットフレーム間、１：ユーザパケットフレームの受信途中）で表され、外部より設定されるアイドルフレーム挿入閾値はＱｉｄｌで表され、アイドルフレーム挿入信号はＩＤＬ（０：挿入しない、１：挿入する）で表され、データバイト蓄積数はＱで表され、蓄積バイト数最大値（メモリ長最大値）はＱｍａｘで表され、バックプレッシャー生成閾値はＱｂｐで表されている。
【００７９】
まず、バイト種別判別信号ＰＳＴＡＴ、アイドルフレーム挿入閾値Ｑｉｄｌ、アイドルフレーム挿入信号ＩＤＬ、メモリオーバーフローアラームＯＦＡＬＭ［Ｘ］（Ｘは論理チャネル番号：１以上Ｎ以下の任意の整数）の初期化が行われる。アイドルフレーム挿入閾値Ｑｉｄｌが設定される（ステップＡ１３）。１クロック毎に論理チャネルの書き込みバイト数Ｗと読み出しバイト数Ｒが入力される（ステップＡ１４）。
【００８０】
ＱにＷが加算されＲが減算されて、その論理チャネルのパケットメモリへ蓄積されているデータバイト数Ｑが演算される（ステップＡ１５：Ｑ＝Ｑ＋Ｗ−Ｒ）。Ｑ＞Ｑｍａｘであれば（ステップＡ１６のＹｅｓ）、メモリオーバーフローが起こっているものとして、ＯＦＡＬＭ［Ｘ］＝１が出力される（ステップＡ１７）。Ｑ≦Ｑｍａｘであれば（ステップＡ１６のＮｏ）、メモリオーバーフローは発生しておらず、ＯＦＡＬＭ［Ｘ］＝０が出力される（ステップＡ１８）。
【００８１】
Ｑ＞Ｑｂｐであれば（ステップＡ１９のＹｅｓ）、バックプレッシャー信号ＢＰ［Ｘ］＝１が出力される（ステップＡ２１）。Ｑ≦Ｑｂｐであれば、バックプレッシャー制御は行われず、ＢＰ［Ｘ］＝０が出力される（ステップＡ２０）。一方で、Ｑ＜０であれば（ステップＡ３２のＹｅｓ）、メモリアンダーフローが起こっていると判断されて、ＵＦＡＬＭ［Ｘ］＝１が出力される（ステップＡ３４）。Ｑ≧０であれば（ステップＡ３２のＮｏ）、メモリアンダーフローは発生しておらず、ＵＦＡＬＭ［Ｘ］＝０が出力される（ステップＡ３３）。
【００８２】
ＰＳＴＡＴ＝０、又は、ＳＯＰ＝０（ＳＯＰ＝１を受信していない状態）であり、且つ、Ｑが閾値Ｑｉｄｌ未満であれば（ステップＡ２９のＹｅｓ）、そのＱにアイドルフレームＭバイト幅分を加算し、更に、ＩＤＬ＝１として、アイドルフレームを挿入する選択信号が出力される（ステップＡ３１）。一方で、ステップＡ２９でＮｏ（ユーザパケットフレームの受信途中、もしくはＱ≧Ｑｉｄｌ）であれば、Ｑはそのままの値とされ、ＩＤＬ＝０とされてアイドルフレームは挿入されない（ステップＡ３０）。そのとき、ＳＯＰ＝１であれば（Ａ２３のＹｅｓ）、ＰＳＴＡＴ＝１が設定され（ステップＡ２７）、ＥＯＰ＝１であれば（ステップＡ２４のＹｅｓ）、ＰＳＴＡＴ＝０が設定され（ステップＡ２６）、ＳＯＰ＝１でなく、且つ、ＥＯＰ＝１でなければ（ステップＡ２４のＮｏ）、ＰＳＴＡＴは前クロックでのＰＳＴＡＴに保持される（ステップＡ２５）。
【００８３】
ステップＡ３５で示される処理部分とステップＡ２８で示される処理部分は、そのパラレル処理が可能であるから、ロジック段数はそれほどには増えることなく、バックプレッシャー信号生成、メモリアンダーフロー監視、メモリオーバーフロー監視とが行われ得る。
【００８４】
【発明の効果】
本発明によるＳＴＭマッピング装置は、アイドルフレームの挿入とデータの読出しの処理を回路規模の拡大を抑制しながらより高速化することができる。その高速化のために、アイドルフレームの挿入とデータ読出しのための回路の規模が増大することを抑制することができる。
【００８５】
具体的には、ＧＦＰフレームやＳＤＬフレームなどのユーザパケットフレーム毎に長さが異なる可変長パケットをＳＴＭフレームに格納する場合に、回路が簡単な構成になり、回路規模の削減、処理速度の向上が可能である。アイドルフレームをユーザパケットフレーム間に隙間なく詰め込む場合、１バイトずつ独立したＭ個のＦＩＦＯメモリで構成されるパケットメモリに対し、論理チャネル毎のデータ蓄積バイト数が閾値未満のときに、最後にデータパケットをルーティングした次のバイト番号のメモリからアイドルフレームを書き込む構成を採用することにより、従来必要であったメモリリード側での複雑な処理が不要になり、回路規模が縮小し、更に、処理段数が縮小し、高速処理に対応可能になる。従って、本発明によるＳＴＭマッピング装置は、ＳＴＭマッピング回路を搭載するＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッチ等のラインカード又はスイッチカードにより、より高速な回線を収容することができる。
【００８６】
更に、高速処理が可能であり、通信装置内で従来と同一の速度の回線を取り扱う場合に、主信号のパラレル展開数を大きくする必要が生じ難く、パラレル展開に伴う回路増加規模の増大をより有効に抑えることができる。
【図面の簡単な説明】
【図１】図１は、本発明によるＳＴＭマッピング装置の実施の形態を示す回路ブロック図である。
【図２】図２は、ルーティングを示す回路ブロック図である。
【図３】図３は、物理チャネルと論理チャネルの対応関係を示すテーブルである。
【図４】図４は、チャネルの出力位置と入力ポートの対応関係の一部を示すテーブルである。
【図５】図５は、図４に一連の他の部分を示すテーブルである。
【図６】図６は、本発明によるＳＴＭマッピング装置の動作フローを示すフロー図である。
【図７】図７は、ルーティング情報とポートとの対応関係を示すテーブルである。
【図８】図８（ａ），（ｂ），（ｃ）は、８バイト幅のバイトデータを格納する配列の一部を示す論理テーブルである。
【図９】図９（ｄ），（ｅ）は、図８に一連の他の部分を示す論理テーブルである。
【図１０】図１０は、本発明によるＳＴＭマッピング装置の他の動作フローを示すフロー図である。
【図１１】図１１は、論理チャネルとデータとの対応の一部を示すテーブルである。
【図１２】図１２は、図１１に一連の他の部分を示すテーブルである。
【図１３】図１３（ａ），（ｂ）は、ユーザパケットフレームとその一部のデータをそれぞれに示すフォーマットである。
【図１４】図１４（ａ），（ｂ）は、８バイト幅のバイトデータの配列の一部を示す論理テーブルである。
【図１５】図１５（ａ），（ｂ）は、図１４（ａ），（ｂ）に一連の配列の他の部分を示す論理テーブルである。
【図１６】図１６は、パケットデータの論理チャネルと物理チャネルの関係を示すフォーマットである。
【図１７】図１７は、本発明の前提として提案される技術を示す回路ブロック図である。
【図１８】図１８は、前提的に提案される技術の論理チャネルとデータの配置関係の一部を示すテーブルである。
【図１９】図１９は、図１８に一連の配置関係の他の部分を示すテーブルである。
【符号の説明】
１…パケットデータ配列制御回路
２…パケットデータ入力回路
３…パケットデータ出力回路
（１９−１１〜１９−１Ｍ）〜（１９−Ｎ１〜１９−ＮＭ）…ＦＩＦＯメモリ
２１−１〜２１−Ｎ…メモリライト制御回路
２３−１〜２３−Ｎ…キュー長管理回路
２４−１〜２４−Ｎ…アイドルフレーム生成回路
２５−１〜２５−Ｎ…セレクタ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an STM mapping circuit that performs a mapping process for storing a data frame and an idle frame (Idle Frame) in a predetermined physical channel in a payload of an STS (Synchronous Transport Signal) frame or an STM (Synchronous Transfer Module) frame, And an STM mapping method.
[0002]
[Technical background]
The amount of information communication traffic is required to increase. Due to the increase in traffic, the transmission speed of communication lines tends to increase. The transmission speed is limited by a signal processing speed such as an LSI processing speed or a data transfer speed between devices. In order to increase the speed, a technique for processing received signals in parallel is adopted. For example, when a signal is received from a communication line having a transmission speed of 2.488 Gbps, the received signal can be handled at a sufficiently processable speed by parallelly developing the received signal into 64 38.88 Mbps signals. it can.
[0003]
The fixed-length packet has a large overhead such as a header portion, and the transmission efficiency decreases. A technique for increasing transmission efficiency by making a transmission frame variable is known from WO96-26582. When processing variable-length packets having different data lengths for each packet, such as PPP (Point to Point Protocol), the transmission apparatus converts the variable-length packets into small packets of fixed length such as ATM (Asynchronous Transfer Mode) cells. Separation switching processing is performed.
[0004]
A processing technique for improving transmission efficiency by reducing overhead and improving transmission efficiency by handling variable-length packets as they are without being divided into fixed-length packets by standardization work such as T1X1 has been proposed. As such processing techniques, processing techniques such as GFP (Generic Framing Procedure) and SDL (Simple Data Link) are known.
[0005]
FIG. 13 shows a GFP packet format. FIG. 13A shows a GFP frame that stores user packets and control packets. In this specification, this GFP frame is referred to as a user packet frame. Such a packet format is stored in the payload area of the SDH frame and transferred between apparatuses. Variable length data is accommodated in a user data (User Data) area 101, and the packet length is stored in a PLI (PDU Length Indicator) area. The length of the core header portion is not included in the PLI value and is defined as a fixed length of 4 bytes. FIG. 13B shows an idle frame 103 inserted to fill a space between one adjacent user packet frame and another one user packet frame included in the user data area 101 of FIG. Show. The length of the idle frame is 4 bytes long, and the data pattern is defined as “00000000h” or “B6AB31E0h”.
[0006]
Among communication apparatuses that handle variable-length packet frames, when extracting a GFP frame or SDL frame from an STM frame, the idle frame is discarded and converted to an STM frame again on the output side in order to reduce the amount of memory in the apparatus. In the storing process, a processing form in which an idle frame is inserted between GFP frames is often adopted.
[0007]
FIGS. 14A and 14B and FIGS. 15A and 15B show an array of variable-length data. 14 (a) and 14 (b) and FIGS. 15 (a) and 15 (b) are connected by a one-dot chain line in the figure. FIGS. 14A and 14B show a GFP frame sequence extracted from an STM frame by an apparatus that performs parallel processing of a signal with a 4-byte width (32-bit width) and performs processing. Assume that the data string proceeds in the direction of the arrow in the figure. The first user packet frame is formed of bytes p1-1 to p1-25, and the number of bytes is 25. The second user packet frame is formed of bytes p2-1 to p2-26, and the number of bytes is 26. The third user packet frame is formed of bytes p3-1 to p3-23, and the number of bytes is 23. Two idle frames (a total of 8 bytes) are inserted between the first user packet frame and the second user packet frame, and three frames are inserted between the second user packet frame 2 and the third user packet frame. Idle frames (12 bytes in total) are inserted. These bytes are rearranged inside the apparatus as shown in FIGS. 15A and 15B, and a signal SOP (Start of Packet) indicating the head of the user packet and a signal EOP (End of Packet) indicating the tail of the user packet are displayed. Is often generated and switching processing is performed in these signal formats.
[0008]
The type of the user packet frame is distinguished for each destination of the user packet signal by the payload header portion, and such type is called a logical channel. When the first user packet frame to the third user packet frame shown in FIG. 14A and FIG. 15A have different payload headers, this data signal sequence is formed by three logical channels. When the first user packet frame to the third user packet frame have the same payload header, this data signal sequence is formed by one logical channel. Next, if the user packet frames shown in FIGS. 14 (a) and 15 (a) are rearranged as shown in FIGS. 14 (b) and 15 (b), the top of each user packet is displayed. Byte data can be stored in the first byte of the parallel-developed signal sequence (the byte in the row indicated by Byte 0 in FIG. 14A and FIG. 15A), and the beginning of the user packet becomes clear later. Is easy to process. For example, when a predetermined fixed-length bit pattern is inserted at the head of the user packet, the bit pattern can be easily detected by monitoring byte 0 (Byte 0). Furthermore, since 4-byte data (Byte 0 to Byte 3 in FIG. 15A) processed at a time by parallel expansion does not include data for a plurality of user packets, a processing operation such as a switching process is facilitated. .
[0009]
A pad byte (Pad Byte) is inserted and added to the end of the user packet frame, and each user packet frame length is converted to an integral multiple of the number of signals to be developed in parallel. Such conversion has the role of adjusting the data width, and is composed of a predetermined repeating pattern of “0” and “1”, or a pattern of all “0”. There is no specific meaning. The PLI value does not include the pad byte length.
[0010]
After the switching process is performed in such a signal format, a process for storing the GFP frame in the STM frame again is performed, and the user packet is transmitted to the transmission path. When there is a time interval between a user packet frame of a GFP frame and another user packet frame, an idle frame is inserted in units of frames (4 bytes). The pad bite is removed.
[0011]
FIG. 16 illustrates a configuration example of a transmission frame. STS-n is a multiplexing format defined by SONET (Synchronous Optical Network). STM-n is a multiplexing format defined by SDH (Synchronous Digital Hierarchy). As shown in FIG. 16, an SOH (Section Over Head) area 103 and an AU PTR (Administrative Unit Pointer) area 104 are provided at the head of an STS transmission frame and an STM transmission frame, followed by a payload. An area 105 is provided. For example, STM-16 is composed of 48 AUs (Administrative Units) -3 (51.84 Mbps), and if AU-3 is defined as one physical channel, the payload area 105 has a maximum of 48 physical units. Stores data for channels. In the payload area 105, physical channel byte data is stored in the order of the arrows shown in FIG. Each row in FIG. 16 is composed of 8 bits (1 byte), and data for one physical channel is transmitted byte by byte in one clock on the transmission path. In the conventional STM frame payload, a processing unit in which unit frames such as VC-3 and VC-4 are stored in order is a technical term expressing the present invention. It is called and distinguished from a logical channel that is a packet type that is distinguished for each destination of the packet header.
[0012]
FIG. 17 shows an STM mapping circuit that is assumed to perform queue length management by further improving the technique described in Japanese Patent Application No. 2001-093570. To such a circuit, a technique for performing a mapping process for storing data in a transmission frame while distributing data in units of bytes to a predetermined logical channel is added. The STM mapping circuit detects the packet length of the input user packet data, and is an M-bit byte indicating whether it is valid byte data for each byte expanded in parallel or not (whether it is an inserted pad byte). A packet length detection circuit 111 that generates validity information, a routing circuit 112 that generates routing information for controlling routing processing by an M × M switch 113 described later, and N (N is a positive integer of 48 or less) Based on the M × M switch 113 that distributes M byte data to M output ports for each logical channel, and a channel number signal that is input simultaneously with user packet data and indicates a mapping destination of the user packet data. N packet filter circuits 114-1 to 1-1 for capturing packet data to be processed 14-N and M × N packet memories 115-11 each including M FIFO (First-in First-out) memories per channel for temporarily storing packet data distributed by the M × M switch 113 115-NM, memory write control circuits 116-1 to 116-N for writing packet data to the packet memories 115-11 to 115-NM, and channel control for storing which logical channel is assigned to the physical channel of the STM frame Memory 117, memory read control circuits 118-1 to 118-N that read from the packet memory according to the settings of channel control memory 117, and packet data output from memory read control circuits 118-1 to 118-N are channel control memory 117. Based on the logical channel information signal 119 output from M × M switches 120-1 to 120 -N that switch in units, and idle frame generation circuits 121-1 to 121 -N that monitor the number of bytes stored in the packet memory for each logical channel and generate an idle frame if 0. The outputs of the selector circuits 122-1 to 122-N and the M × M switches 120-1 to 120-N are selectively output in units of bytes based on the logical channel information signal 119 output from the channel control memory 117. It consists of selector circuits 123-1 to 123 -N.
[0013]
The routing circuit 112 receives packet data, byte validity information, channel information signal, SOP signal, and EOP signal output from the packet length detection circuit 111. The packet length detection circuit 111 outputs routing information, a logical channel number, the number of write bytes, a routing last port number, SOP, and EOP. The M × M switch 113 removes the pad byte of the packet frame for each logical channel, and adds 115-X1 to the packet memories 115-X1 to 115-XM of the logical channel X (X is an integer of 1 to N). 115-X2, 115-X3,... 115-XM are rearranged so as to be packed and stored one byte at a time. Since the packet memories 115-X1 to 115-XM allocate an arbitrary logical channel to the physical channel of the STM frame, it is possible to read from the same logical channel in units of 1 byte from 0 to M bytes in one clock. In addition, it is composed of an independent FIFO memory byte by byte.
[0014]
The channel control memory 117 stores logical channel numbers 1 to N for storing the physical channels of the STM frame as one cycle. The memory read control circuits 123-1 to 123 -N of each logical channel are in the order of 115 -X 1, 115 -X 2, 115 -X 3... 115 -XM at the timing of the physical channel that outputs its own logical channel. Read data byte by byte. The total number of bytes stored in the packet memory 115-X1 to 115-XM is calculated for each logical channel from the number of writes and the number of reads in the packet memory 115-X1 to 115-XM. An idle frame is generated by the generation circuit 121-X, is selectively output by the selector circuit 122-X, is selectively output by the selector circuits 123-1 to 123-M, and a byte signal for each logical channel is multiplexed. . The select signals in the selector circuits 123-1 to 123 -M selectively output the logical channels 1 to N according to the channel information of the corresponding bytes using the logical channel information signal.
[0015]
As shown in FIGS. 18 and 19, the idle frame generation circuits 121-1 to 121-N having a queue length management circuit calculate the number of bytes for each logical channel stored in the packet memories 115-1 to 115-N. If the number of bytes is calculated, it is determined from which byte of the idle frame to output by determining whether the transmission of the 4-byte idle frame has not been completed. Also, in this one clock, the number of bytes set as output bytes for the own logical channel is identified in the channel control memory. If the number of stored bytes is small, how many bytes are to be read from the packet memory? Further, it is determined how many bytes are used as an idle frame.
[0016]
The idle frame insertion circuits 121-1 to 121-N of the proposed STM mapping circuit are required to further increase the processing speed without increasing the circuit scale. Circuits added to perform a series of processes continuously every clock are not complicated, and the number of logic stages and operation speeds that can be processed in one clock are high when digital logic circuits realize high-speed processing. Without being limited, it is required to establish a technique capable of suppressing an increase in circuit scale when increasing the number of parallel developments.
[0017]
It is required to speed up the idle frame insertion and packet read processing. Furthermore, it is desirable to be able to suppress an increase in the size of the circuit for inserting the idle frame and reading the packet in order to increase the speed of inserting the idle frame and reading the packet.
[0018]
[Problems to be solved by the invention]
An object of the present invention is to provide an STM mapping apparatus that can further speed up the processing of idle frame insertion and packet reading.
Another object of the present invention is to provide an STM mapping device capable of suppressing an increase in the size of an idle frame insertion and packet readout circuit for speeding up idle frame insertion and packet readout. It is to provide.
[0019]
[Means for Solving the Problems]
Means for solving the problem is expressed as follows. Technical matters appearing in the expression are appended with numbers, symbols, etc. in parentheses (). The numbers, symbols, and the like are technical matters constituting at least one embodiment or a plurality of embodiments of the present invention, or a plurality of embodiments, in particular, the embodiments or examples. This corresponds to the reference numbers, reference symbols, and the like attached to the technical matters expressed in the drawings corresponding to. Such reference numbers and reference symbols clarify the correspondence and bridging between the technical matters described in the claims and the technical matters of the embodiments or examples. Such correspondence and bridging does not mean that the technical matters described in the claims are interpreted as being limited to the technical matters of the embodiments or examples.
[0020]
The STM mapping apparatus according to the present invention includes a packet memory (19-1 to 19-N) that stores data bytes obtained by developing variable-length packets every clock, and a packet memory (19-11 to 19-NM) that stores data bytes. And a memory control circuit that distributes every clock. The packet memory (19-11 to 19-NM) includes M FIFO memories (19-11 to 19-NM) that are independent for each byte formed for each logical channel indicating the type of variable-length packet. . The control circuit includes a queue length management circuit (23-1 to 23-N) that outputs a determination signal indicating that the number of stored data bytes for each logical channel is less than the threshold value every clock, and a FIFO memory (19- 11 to 19-NM) generating circuit (24-1) for generating an idle frame in units of M bytes to be written in the FIFO memory (19-11 to 19-NM) of the byte number next to the byte number of the data byte stored last. And 24-N) and a selector circuit (25-1 to 25-N) for selectively outputting the idle frame in units of M bytes to the packet memory based on the determination signal.
[0021]
When the number of bytes of data stored is managed and the amount of memory is less than the appropriate amount, an idle frame in units of M bytes is written, so the order and amount of variable-length packet writing are controlled simultaneously, increasing the circuit scale High-speed writing and reading can be safely controlled while suppressing the problem, and the advantages of controlling the writing order can be utilized more effectively. Writing an idle frame in the FIFO memory without gaps between successive variable-length packets suppresses an increase in circuit scale.
[0022]
Management of an appropriate amount of the queue length management circuit (23-1 to 23-N) is performed in units of M data bytes held in the FIFO memory (19-11 to 19-1M) having a M-byte width for each logical channel. Newly calculated by Q = Q + W−R based on the number of bytes W written, the number R of read bytes R in M units of data bytes read from the FIFO memory (19-11 to 19-1M), and the number Q of accumulated bytes. Thus, the calculation of the number of stored data bytes per clock is executed. Data bytes are subtracted every clock in units of M bytes, and the accumulated amount is managed in a time range of one clock. Such management ensures its safety.
[0023]
The queue length management circuit (23-1 to 23-N) selects the select signal IDL = 1 if the number of stored data bytes is less than the set threshold and the input state of the logical channel is a section state between variable length packets. If the input state of the logical channel is in the middle of the user packet frame, the select signal IDL = 0 is output. The queue length management circuits (23-1 to 23-N) further include selector circuits (25-1 to 25-N). The selector circuits (25-1 to 25-N) output idle frames to the packet memories (19-1 to 19-N) based on the select signal IDL = 1. If the select signal IDL = 1 is output, M is added to the number of stored data bytes, and the queue length is dynamically managed correctly.
[0024]
The selector circuits (25-1 to 25-N), based on the select signal IDL, indicate byte validity information indicating which M byte-wide user packet frame signal and M bytes are valid user packet frames. And the idle frame signal and byte validity information output by the generation circuits (24-1 to 24-N) are selectively output.
[0025]
The queue length management circuit (23-1 to 23-N) compares the update accumulated byte count Q with the set threshold value Qbp, and if Q ≦ Qbp, the back pressure signal BP [X] = 0 for each logical channel. If Q> Qbp, the back pressure signal BP [X] = 1 for each logical channel is output. The functions of the queue length management circuits (23-1 to 23-N) for managing the distribution and amount of data bytes can be used for back pressure control such as the control timing of the preceding or succeeding circuit. .
[0026]
The queue length management circuit (23-1 to 23-N) further compares the update accumulated byte count Q with the memory length maximum value Qmax, and if Q ≦ Qmax, the memory overflow alarm signal OFALM for each logical channel. [X] = 0 is output, and if Q> Qmax, the memory overflow alarm signal OFALM [X] = 1 is output for each logical channel, and the number Q of the update accumulated data bytes is compared with 0. If Q ≧ 0, the memory underflow alarm signal UFALM [X] = 0 is output for each logical channel, and if Q <0, the memory underflow alarm signal UFALM [X] = 1 is output for each logical channel. . The functions of the queue length management circuits (23-1 to 23-N) that manage the distribution and amount of data bytes can be used for safety management as they are. The queue length management circuit (23-1 to 23-N) determines whether the memory underflow alarm signal UFALM [X] is set to 0 or 1 based on the number Q of update accumulated bytes, and the select signal IDL Is determined in parallel based on the EOP signal and the SOP signal.
[0027]
The STM mapping apparatus according to the present invention includes a first step of writing data bytes of a variable-length packet without any gaps in a memory area (19-1 to 19-N: FIG. 8) formed with an M-byte width, and a memory area. A second step of counting the number Q of data bytes being written, and a third step of writing an idle frame in Mbyte units in the memory area without any gap between the variable length packets that follow if the number Q is less than the set threshold value. It consists of and. The number Q is a number calculated by Q = Q + W−R based on the number R of data bytes written to the memory area and the number of data bytes read from the memory. A data byte of M bytes wide is read and written every clock and the number Q is calculated every clock. If the set threshold value is represented by Qbp, if Q ≦ Qbp, the back pressure signal BP [X] = 0 for each logical channel is output, and if Q> Qbp, the back pressure signal BP [X] = 1 for each logical channel. The fifth step of outputting is added.
[0028]
It is formed from 1 byte width × M FIFO memories that hold data bytes of M byte width (M is a multiple of 4 and a power of 2) obtained by parallelizing one variable-length user packet frame for each logical channel, By controlling the reading of the packet memory (19-1 to 19-N) that holds the packet in the FIFO memory without gaps with the pad bytes between the user packet frames removed, the packet memory ( 19-1 to 19-N) sequentially output data bytes, thereby mapping the data bytes of an arbitrary logical channel to the physical channel set in the STM frame and outputting packet data.
[0029]
For each logical channel, the queue length management circuit (23-1 to 23-N) monitors the number of accumulated bytes, the accumulated number of bytes is smaller than the set threshold value Qidl, and the logical channel is one user packet frame. If the period is between the user packet frame and the next user packet frame instead of being received, the idle frame insertion signal IDL = 1 is generated, and the user packet frame and idle frame generation circuits (24-1 to 24- N) selects one of the idle frames generated by the selector circuit (25-1 to 25-N) based on the signal IDL, and the memory memory control circuit (21-1 to 21-N) selects the packet memory (19- 1-19-N). Furthermore, since high-speed processing can be performed, it is not necessary to increase the number of parallel developments, and an increase in circuit can be suppressed.
[0030]
The queue length management circuit (23-1 to 23-N) determines whether or not the number of accumulated bytes Q is less than a set threshold value Qidl for each channel, and between user packet frames based on the SOP signal and the EOP signal. It is possible to reduce the number of processing stages and to reduce the size and speed of the circuit. A method of writing an empty cell from the memory entrance side is described in Japanese Patent Laid-Open No. 11-55267. This is a method of inserting an empty cell in a fixed-length packet such as ATM, and the first byte of the empty cell is There is no transition to a different byte number in memory.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Corresponding to the figure, the embodiment of the STM mapping apparatus according to the present invention is illustrated as an STM mapping apparatus for mapping packet data to STS-48, and a packet data distribution control circuit includes a packet data input circuit and packet data. It is provided with an output circuit. As shown in FIG. 1, the packet data array control circuit 1 that executes control to physically arrange the data bytes of the packet data in parallel includes N packet data array control circuits 1-1 to 1-N. It is configured. The packet data input circuit 2 is connected in input to the packet data array control circuits 1-1 to 1-N in parallel. The packet data array control circuits 1-1 to 1-N are connected in parallel to the packet data output circuit 3 in output.
[0032]
The packet data input circuit 2 includes a packet length detection circuit 4, a routing circuit 5, and an input side M × M switch 6. A user packet frame data string 7 is input to the packet length detection circuit 4. M is a multiple of 4 and is a power of 2 (example: 4, 8, 16,...). The input user packet frame data string 7 includes a user packet frame string 9, a logical channel signal 11, an SOP 12, and an EOP 13, which are input to the packet length detection circuit 4.
[0033]
The packet length detection circuit 4 calculates each user packet frame length of the user packet frame sequence 7 from the PLI area of the core header portion, and whether each 1 byte of the input signal sequence 7 expanded in parallel is a valid user packet frame. Alternatively, byte validity information 14 indicating whether it is a pad byte instead of a user packet frame is generated and output. The byte validity information 14 is composed of M bits. A user packet frame 9 having an M-byte width is output from the packet length detection circuit 4 together with the logical channel signal 11, SOP 12, EOP 13, and byte validity information 14, and is input to the routing circuit 5.
[0034]
The routing circuit 5 generates routing information 15 for the M × M switch 6 to control routing processing, and further generates and outputs a write byte number 16 and an RT (routing) final port number 17. The user packet frame sequence 9, the byte validity information 14, and the routing information 15 are input to the input side M × M switch 6 together with the logical channel signal 11, the SOP 12, the EOP 13, and the number of write bytes 16. The input side M × M switch 6 rearranges the user packet frames 9 based on the routing information 15.
[0035]
Each of the N packet data array control circuits 1-1 to 1-N includes packet filter circuits 18-1 to 18-N. The packet filter circuits 18-1 to 18-N determine the logical channel number of the logical channel to which the user packet frame belongs based on the payload header part of each user packet frame 9, and process the packet data on the own logical channel. 9-NM can be captured.
[0036]
The packet data array control circuits 1-1 to 1-N are M independent (First-in First-out) M-byte user packet frames (M-byte width data) 9 and idle frames temporarily stored. Packet memories 19-1M to 19-NM for M × N channels formed from the memory are provided. The one-channel packet memory 19-1 includes eight memory elements 19-11 to 19-1M corresponding to 8 bytes.
[0037]
The packet data array control circuit 1 includes memory write control circuits 21-1 to 21-N. The memory write control circuits 21-1 to 21-N execute control to write data bytes of user packet frames and idle frames in the packet memories 19-11 to 19-NM. The packet data array control circuit 1 includes a memory read control circuit 22-1. The memory read control circuit 22-1 executes control for reading user packet frames and idle frames from the packet memories 19-11 to 19-NM.
[0038]
The packet data array control circuit 1 includes queue length management circuits 23-1 to 23-N. The queue length management circuits 23-1 to 23-N store the total number Q of data bytes of user packet frames and idle frames for each logical channel stored in the packet memories 19-11 to 19-NM for each clock. Calculated for each logical channel, the total number of bytes Q for each logical channel is equal to or less than the threshold value Qidl, and the input user packet frame sequence to the logical channel is not in the middle of receiving one user packet frame, If the period is between the packet frame and the next user packet frame, the idle frame insertion signal IDL of the logical channel is output as IDL = 1. Then, M is added to the total number of bytes Q of the logical channel, and this is used as the new total number Q of bytes.
[0039]
The packet data array control circuit 1 includes idle frame generation circuits 24-1 to 24-N. The packet filter circuits 18-1 to 18-N are connected to the idle frame generation circuits 24-1 to 24-N, respectively, and to the queue length management circuits 23-1 to 23-N, respectively. The idle frame generation circuits 24-1 to 24-N, for each logical channel, based on the routing last port number 17 which is the byte number detected as the last data byte when the last user data that arrived last time is routed. An idle frame having a width of M bytes is generated by shifting the bytes so that the first byte of the idle frame is stored in the physical position of the next byte number. Further, an M-bit width signal of all “1” is output from the idle frame generation circuit as byte validity information.
[0040]
The packet data array control circuit 1 includes frame type selection selector circuits 25-1 to 25-N. The packet filter circuits 18-1 to 18-N are connected to the frame type selection selector circuits 25-1 to 25-N together with the idle frame generation circuits 24-1 to 24-N. The frame type selection selector circuits 25-1 to 25-N include user packet frames output from the packet filter circuits 18-1 to 18-N, and idle frames output from the idle frame generation circuits 24-1 to 24-N. Are selectively output based on the above-described idle frame insertion signal IDL (1 or 0). Similarly, regarding the M-bit width byte validity information, the signals output from the packet filter circuits 18-1 to 18-N and the idle frame generation circuits 24-1 to 24-N based on the idle frame insertion signal IDL. Select and output the signal to be output. As described above, the user packet frame or idle frame and byte validity information selectively output by the frame type selection selector circuits 25-1 to 25-N are input to the memory write control circuits 21-1 to 21-N. Is done.
[0041]
A channel control memory 26 is provided. The channel control memory 26 stores which logical channel is assigned to the physical channel of the STM frame, and transmits a logical channel information signal 27 to the memory read control circuits 22-1 to 22-N. The packet data array control circuit 1 includes output side M × M switches 28-1 to 28 -N. The output-side M × M switches 28-1 to 28 -N are arranged in units of bytes based on the logical channel information signal 27 output from the channel control memory 28 for data bytes stored in the packet memories 19-11 to 19 -NM. Switching is performed with.
[0042]
The output side M × M switches 28-1 to 28-N are connected in parallel to M selector circuits 29-1 to 29-M in output. The selector circuits 29-1 to 29 -M, in units of bytes, output the data bytes output from the output side M × M switches 28-1 to 28 -N based on the logical channel information signal 27 output from the channel control memory 26. Selectively output.
[0043]
A user packet frame having an M-byte width is input to the packet length detection circuit 4. The user packet frame is accompanied by a logical channel number (signal) 11, and a user packet of a different logical channel is multiplexed every clock even if one user packet of the same logical channel is not necessarily continuous. Also good.
[0044]
The packet length detection circuit 4 is an M-bit byte validity indicating whether M data bytes forming the M width of user packet data of each logical channel are valid data or invalid data (pad bytes). Information 14 is generated. The header part of each arriving user packet frame is detected. For example, in the case of GFP, the byte length of the entire user packet is obtained from the PLI value (see FIG. 13) of the core header part, and the validity / invalidity can be determined from that value. Based on the byte validity information 14, the routing circuit 5 generates routing information 15 for rearranging data bytes from the 0th byte to the (M−1) th byte into the 0th to (M−1) th bytes.
[0045]
FIG. 2 shows the routing circuit 5 shown in FIG. 1 in detail, and 8 is illustratively adopted as the signal byte width M. The routing circuit 5 counts valid byte count circuits 31-1 to 31-31 for counting the number of valid data for each byte row (0th to 7th rows) based on the byte validity information 14 corresponding to each data byte. -7. The routing circuit 5 includes a routing result memory 32. In the routing result memory 32, the last data is written in any byte in the M ports for each of the logical channels 1 to N in order to perform time division processing on the N logical channels by one routing circuit 5. Holds the last byte corresponding signal.
[0046]
The routing result memory 32 is bidirectionally connected to the memory control circuit 33. The memory control circuit 33 reads and outputs the last routing result of the logical channel N from the routing result memory 32 based on the channel number 11 input simultaneously with the user packet frame. The valid byte count circuits 31-1 to 31-7 are connected to the adders 35-0 to 35-7 together with the memory control circuit 33. Adders 35-0 to 35-7 add the output signal 34 of the memory control circuit 33 and the output signal of the valid byte count circuit. The valid byte count circuit 31-7 at the final stage adds all valid bytes from byte 0 to byte 7, counts the total valid bytes, and outputs the total valid bytes.
[0047]
The total number of valid bytes is added to the output signal 34 output from the memory control circuit 33 by the adder 35-7. The added values output from the adders 38-1 to 38-8 are used as routing information 36-0 to 36-7 corresponding to bytes 0 to 7. The final stage adder 35-7 also outputs the added value as the routing final port number 17. When the added value exceeds M (= 8), M is subtracted from the added value, and a value in the range of 0 to M−1 is output. The total number of valid bytes output from the valid byte count circuit 31-7 is output as 16 write bytes. As described above, the routing circuit 5 includes the M-byte wide user packet frame 9, the SOP signal 12, the EOP signal 13, the routing final port number 17, the number of write bytes 16, the logical channel number 11, the routing information 36- for each byte. Outputs 0 to 36-7.
[0048]
Based on the routing information 36-0 to 36-7 of byte 0 to byte M-1, the input side M × M switch 6 determines the data byte and byte validity of the input byte 0 to byte M-1 of the user packet frame 9. The information and the number of write bytes 16 are rearranged into output byte 0 to byte M-1. The rearrangement is performed so that the user packet frame data of the same logical channel is stored in the FIFO without any gap from the previously arrived user packet frame of the logical channel. Such rearrangement can also be realized by a known combination of 2 → 1 selector circuits or a known banyan switch.
[0049]
The packet filter circuits 18-1 to 18-N monitor the channel number signal 11 output from the input side M × M switch 6, and if the channel number signal 11 is the own logical channel number, the user packet frame 9 It is formed as a circuit that captures.
[0050]
The packet memories 19-11 to 19-NM are composed of first-in first-out (FIFO) memories that are divided into M ports for each logical channel, sequentially storing M data bytes, and one clock. Output a maximum of M data bytes each time. One FIFO has a width of 1 byte.
[0051]
The memory write control circuits 21-1 to 21 -N are circuits for writing user packet frames or idle frames to the packet memories 19-11 to 19 -NM, and write about bytes with byte validity information = 1 in a certain logical channel. I do. The channel control memory 26 is a memory for setting which logical channel is mapped to a physical channel configured by VC-3 or VC-4 of an STM frame.
[0052]
FIG. 3 illustrates the channel control memory 26 where M = 8. In the channel control memory 26, the logical channels (channels) 1 to CH48 are allocated to eight sections of logical channels 1 to 8 to form a correspondence relationship corresponding to the physical channel. Memory areas are prepared in order from the lower left to the upper right for each 8 channels. As illustrated in FIG. 3, eight physical CH1 to physical CH8 are assigned to logical CH1, five physical CH9 to physical CH13 are assigned to logical CH2, and three physical CH14 to physical CH16 are assigned to logical CH3. , 8 physical CH17 to physical CH24 are assigned to logical CH4, 4 physical CH25 to physical CH28 are assigned to logical CH5, 4 physical CH29 to physical CH32 are assigned to logical CH6, 12 physical CH33 to physical CH44 is assigned to logical CH7, and four physical CH45 to physical CH48 are assigned to logical CH8.
[0053]
The channel control memory 26 outputs logical channel information signals 27 for M (= 8) physical channels processed every clock, and the logical channel information signal 27 indicates the logical channel number assigned to the eight physical channels as 2. For example, a signal represented by a decimal number is output in a total 64 bit width of 8 bits × 8.
[0054]
Based on the logical channel information signal 27 output from the channel control memory 26, the memory read control circuits 22-1 to 22-N obtain the number of physical channels assigned to the own logical channel in a certain clock and determine the number of physical channels. Data bytes (user packet frame or idle frame) are read out from the packet memory 19-11 to 19-NM byte by byte in the order of 19-X1, 19-X2, 19-X3,..., 19-XM. The last read byte number of the memory is remembered, and the data is read following the previous read data. After reading up to byte M-1, return to byte 0. In addition, the number of read bytes for each logical channel is output.
[0055]
The output side M × M switches 28-1 to 28 -N receive user packet frames or idles read by the memory read control circuits 22-1 to 22-N based on the logical channel information signal 27 output from the channel control memory 26. Switch frames in bytes. Switching is performed using the position of the own logical channel in the logical channel information signal 27 output from the channel control memory 26 as an output port. Routing information that controls switching is self-generated in a table. The routing information is determined from the first byte numbers 0 to 7 of the packet memory to start reading this time and the own channel output position in the logical channel information signal 27. For example, each logical channel is stored in advance in a table, and the table is searched with the head byte number and the own logical channel output position to obtain routing information.
[0056]
4 and 5 illustrate such a routing table 81 with M = 4. FIG. 5 is connected by a one-dot chain line. The routing table 81 of FIGS. 4 and 5 has six columns from the left side to the right side. The six columns are the own CH output position in the logical channel information signal 27 input from the channel control memory 26, the head memory number, the routing information for byte 0 of input port 0, and the byte 1 of input port 1. Routing information, routing information for byte 2 of input port 2, and routing information for byte 3 of input port 3 are included.
[0057]
The own CH output position can be obtained by comparing and comparing the logical channel information signal and the own CH number. If the logical channel is 1, the own CH output position of the logical channel information signal = {CH1, CH1, CH2, CH3} is “1100”, and if the logical channel is 2, the own CH output position is “0010”. If the logical channel is 3, its own CH output position is “0001”. If the logical channel is 4, its own CH output position is “0000”.
[0058]
The routing information is a 2-bit binary number. If the routing information is “00”, switching is performed so as to be routed to the output port 0. If the routing information is “01”, the routing information is routed to the output port 1. If the routing information is “10”, the switching is performed so as to be routed to the output port 2. If the routing information is “11”, the switching is performed so that the routing is performed to the output port 3. Is called.
[0059]
As an example, consider the following when the logical channel information signal = {CH1, CH1, CH1, CH1} and the top memory number is 3. The own channel output position of the logical channel 1 is 1111. If the head memory number is 3, switching is performed so that the data of byte 0 is output to the corresponding output port 1 according to the routing information “01”. Similarly, switching is performed so that the data of byte 1 is output to the corresponding output port 2 according to the routing information “10”, and the data of byte 2 is output to the corresponding output port 3 according to the routing information “11”. Switching is performed so that the data of byte 3 is output to the corresponding output port 0 according to the routing information “00”.
[0060]
In other than the logical channel 1, the own CH output position is 0000, and switching is performed so that the input port and the output port match. However, since the number of own bytes is 0, nothing is read from each packet memory, and the value is 0. Are switched.
[0061]
The data bytes read from the packet memories 19-11 to 19-NM and rearranged in the order of the output logical channels by the output-side M × M switches 28-1 to 28-N are selected as selector circuits 29-1 to 29-1. 29-M selectively outputs and multiplexes byte signals for each logical channel. As the select signal, a logical channel information signal 27 is used, and logical channels 1 to N are selectively output according to the channel information of the corresponding byte. As the number of logical channels N = 48, the logical channels 1 to 48 are sequentially set in the physical channels 1 to 48 of the channel control memory in order, so that the logical channels 1 to 48 are sequentially mapped in the payload of the STM frame. A payload part of a 2.4 Gbps frame of −3 × 48 channels is generated.
[0062]
Here, the queue length management circuits 23-1 to 23-N calculate the number of stored bytes Q in the packet memory of each logical channel from the number of written bytes W and the number of read bytes R for each logical channel. Then, whether or not an idle frame can be inserted is determined based on the size. These processes are always performed every clock.
[0063]
FIG. 6 shows a processing flow of the queue length management circuits 23-1 to 23-N provided for each logical channel. A byte type determination signal indicating whether a user packet is in the middle or between user packets for each logical channel is defined as follows and represented by PSTAT.
PSTAT = 0: The logical channel has received a user packet frame and is in a state of a period separated from the next user packet frame.
PSTAT = 1: The logical channel is in the middle of receiving one user packet frame.
[0064]
The idle frame insertion threshold is represented by Qidl. An idle frame insertion signal for inserting an idle frame is defined as follows and represented by IDL.
IDL = 0: No idle frame is inserted.
IDL = 1: An idle frame is inserted.
[0065]
The byte type determination signal PSTAT, the idle frame insertion threshold Qidl, and the idle frame insertion signal IDL are initialized. The idle frame insertion threshold value Qidl is set to be variable (step A1). The number of write bytes W of the logical channel is input from the logical channel packet filter to the queue length management circuit every clock. The read byte count R is input from the memory read control circuit to the queue length management circuit for each same clock (step A2). The maximum value of the number W of written bytes is M, and W = 0 when there is no user packet frame to be written to the logical channel. Similarly, the maximum value of the number of read bytes R is M, and R = 0 is input when data is not read from the logical channel. W is added to Q and R is subtracted, and the number of data bytes Q stored in the packet memory of the logical channel is calculated as the update storage byte number Q (step A3):
Q = Q + W−R
[0066]
At that time, if PSTAT = 0, or SOP = 0 (the state where SOP = 1 is not received) and the number of data bytes Q is less than the threshold value Qidl (Yes in step A9), the data The number of bytes M of an idle frame corresponding to the width of M bytes is added to the number of bytes Q, IDL = 1 is set, and a selection signal for inserting an idle frame is output from the selector circuit (step A11).
[0067]
On the other hand, if No in step A9 (the byte is in the middle of the user packet or Q ≧ Qidl), the number of data bytes Q is maintained as it is, and no idle frame is inserted with IDL = 0 (step S9). A10). At that time, if SOP = 1 (Yes in Step A4), PSTAT = 1 is set (Step A8), and if EOP = 1 (Yes in Step A5), PSTAT = 0 is set (Step A7). ) If SOP = 1 and EOP = 1 is not satisfied (No in step A5), the byte type determination signal PSTAT holds the PSTAT of the previous clock (step A6).
[0068]
FIG. 7 illustrates an idle frame pattern of the idle frame insertion circuits 24-1 to 24-N, and illustrates a case where M = 8. Based on the last port number of routing, the idle frame formed from M consecutive idle bytes following the byte number next to the byte number of the packet memory in which the last data is stored in the logical channel is filled without gaps. An idle frame pattern is generated from the idle frame generation circuit and output to the selector circuit.
[0069]
The selector circuits 25-1 to 25-N are configured so that the idle frame generation circuits 24-1 to 24-N only operate when the idle frame insertion signal IDL output from the queue length management circuits 23-1 to 23-N is 1. The 8-byte wide idle frame to be output is selected. If IDL = 0, the 8-byte wide user packet data output from the packet filter circuit is selected and output. Similarly, the selector circuits 25-1 to 25 -N are idle frame generation circuits 24-1 to 24-24 only when the idle frame insertion signal IDL output by the queue length management circuits 23-1 to 23 -N is 1. -N selects 8-bit wide byte validity information output by N, and if IDL = 0, selects and outputs 8-bit wide byte validity information output by the packet filter circuit. .
[0070]
With the queue length management circuits 23-1 to 23-N, the idle frame generation circuits 24-1 to 24-N, and the selector circuits 25-1 to 25-N, if the accumulated byte count Q of the packet memory is Q <Qidl For example, an idle frame is inserted only between user packet frames and stored in the packet memory. The memory write control circuit stores the packet frame and the idle frame in the packet memory without distinguishing them.
[0071]
FIGS. 8 (a), (b), (c) and FIGS. 9 (d), (e) show how user packet frames and idle frames are accumulated in the packet memory, where M = 8. The case is illustrated. FIG. 8A shows a state in which the first user packet frame (P1 to P27: 27 bytes) and the second user packet frame (P2-1 to P2-36: 36 bytes) of the same logical channel arrive. The pad bite is still added without being removed. FIG. 8B shows an accumulation state of the first user packet frame and the second user packet frame accumulated in the packet memory with the pad byte removed. In this case, the Q value is equal to or greater than Qidl. FIG. 8C shows a state where the byte data of the user packet frame is read from the packet memory and the Q value is less than Qidl. The second user packet frame is formed of 36 bytes from P2-1 to P2-36, and the routing final port number is 6. Therefore, the idle frame generation circuit generates “AB31E0B6AB31E0B6h” from byte 0. FIG. 9 shows a state where the idle frame “AB31E0B6AB31E0B6h” thus generated is selected by the selector circuit and sequentially written from byte 0 to byte 7 of the packet memory. If the Q value is equal to or higher than Qidl by such writing, the idle frame insertion operation is stopped.
[0072]
By generating idle frames for M bytes, the difference in the number of accumulated bytes for each byte 0 to 7 does not change. That is, even after the idle frame is inserted, the state where the routing final port number = 6 is kept unchanged. By using the routing result memory 32 of the routing circuit 5 as it is, the user packet frames that arrive next are packed without gaps. Can be swallowed. Even when an idle frame is inserted, there is no need to rewrite the routing result memory 32, and there is no need to provide a control signal or the like to the routing circuit 5. FIG. 9B shows a state where an idle frame of 8 bytes is further inserted when byte data of a user packet frame of 8 bytes is further read.
[0073]
11 and 12 show an operation of reading data from the packet memory. 11 and 12 are connected by a one-dot chain line. This indicates output signals of the M × M switches 28-1 to 28-N after the memory is read. Of the idle frames temporally preceding the two idle frames in FIG. 9B, the three idle bytes {B6, AB, 31} of the logical channel 1 are packets at time (or time width) T and time T + 1. 10 idle frames out of the remaining 12 idle bytes of the two idle frames in FIG. 9B at the read times T + 2 and T + 3 of the next logical channel output from the memory and controlled by the channel control memory The bytes {E0, B6, AB, 31, E0, B6, AB, 31, E0, B6} are read.
[0074]
According to such a reading method, the memory read control circuits 22-1 to 22-N and the output side M × M switches 28-1 to 28-N do not distinguish between the user packet frame and the idle frame, and the self-logic Data may be mapped to the physical channel to which the channel is allocated, and a complicated processing circuit required on the memory read side of the conventional example is unnecessary.
[0075]
The STM mapping apparatus according to the present invention further provides three functions of packet memory back pressure control, memory overflow monitoring, and memory underflow monitoring by managing the number of stored bytes. The back pressure control is a control executed for the memory of the circuit in the previous stage of the STM mapping circuit. When the BP signal = 1 is detected, reading from the memory is stopped, and when the BP signal = 0, Reading is resumed for that memory. Such read stop and read restart control can avoid memory overflow of the STM mapping circuit. On the other hand, monitoring of memory overflow and monitoring of memory underflow further enable monitoring of circuit failure.
[0076]
In the queue length management circuits 23-1 to 23-N, the number of data bytes stored in the packet memories 19-11 to 19-NM is calculated for each logical channel, and the idle frame insertion signal IDL = 1, A function for outputting a back pressure signal BP [N: 1], a memory overflow alarm OFALM [N: 1], and a memory underflow alarm UFARM [N: 1] is added.
[0077]
As described above, the idle frame generation circuits 24-1 to 24-N are routed based on the routing last port number to which the last byte of the previously arrived user packet frame is routed and the byte number is indicated. In order to store the first byte of the idle frame in the byte number, M / 4 idle frames of M bytes wide in which the bytes are shifted are generated.
[0078]
FIG. 10 shows a processing flow of the queue length management circuit provided for each logical channel. For each logical channel, a byte type determination signal indicating whether one user packet frame having a current state is being received or whether it is in a section between a user packet frame and the next user packet frame is It is represented by PSTAT (0: between two user packet frames, 1: in the middle of receiving a user packet frame), an idle frame insertion threshold set from the outside is represented by Qidl, and an idle frame insertion signal is IDL (0: not inserted) , 1: insert), the number of accumulated data bytes is represented by Q, the maximum number of accumulated bytes (maximum memory length) is represented by Qmax, and the back pressure generation threshold is represented by Qbp.
[0079]
First, a byte type determination signal PSTAT, an idle frame insertion threshold Qidl, an idle frame insertion signal IDL, and a memory overflow alarm OFALM [X] (X is a logical channel number: any integer between 1 and N) are initialized. An idle frame insertion threshold value Qidl is set (step A13). The number of write bytes W and the number of read bytes R of the logical channel are input every clock (step A14).
[0080]
W is added to Q and R is subtracted, and the number of data bytes Q stored in the packet memory of the logical channel is calculated (step A15: Q = Q + W−R). If Q> Qmax (Yes in step A16), OFALM [X] = 1 is output (step A17), assuming that a memory overflow has occurred. If Q ≦ Qmax (No in step A16), no memory overflow has occurred and OFALM [X] = 0 is output (step A18).
[0081]
If Q> Qbp (Yes in Step A19), the back pressure signal BP [X] = 1 is output (Step A21). If Q ≦ Qbp, back pressure control is not performed and BP [X] = 0 is output (step A20). On the other hand, if Q <0 (Yes in step A32), it is determined that a memory underflow has occurred, and UFALM [X] = 1 is output (step A34). If Q ≧ 0 (No in step A32), no memory underflow has occurred and UFALM [X] = 0 is output (step A33).
[0082]
If PSTAT = 0 or SOP = 0 (a state where SOP = 1 has not been received) and Q is less than the threshold value Qidl (Yes in step A29), an idle frame M byte width is added to that Q. Further, a selection signal for inserting an idle frame is output with IDL = 1 (step A31). On the other hand, if No in step A29 (during reception of a user packet frame or Q ≧ Qidl), Q is set as it is, IDL = 0 is set, and no idle frame is inserted (step A30). At that time, if SOP = 1 (Yes in A23), PSTAT = 1 is set (Step A27). If EOP = 1 (Yes in Step A24), PSTAT = 0 is set (Step A26). If SOP = 1 and EOP = 1 is not satisfied (No in step A24), PSTAT is held in PSTAT in the previous clock (step A25).
[0083]
Since the processing part shown in step A35 and the processing part shown in step A28 can be processed in parallel, the number of logic stages does not increase so much, and back pressure signal generation, memory underflow monitoring, memory overflow monitoring, Can be done.
[0084]
【The invention's effect】
The STM mapping apparatus according to the present invention can increase the speed of idle frame insertion and data read processing while suppressing an increase in circuit scale. In order to increase the speed, it is possible to suppress an increase in the scale of a circuit for inserting an idle frame and reading data.
[0085]
Specifically, when variable-length packets having different lengths for each user packet frame such as a GFP frame and an SDL frame are stored in the STM frame, the circuit becomes simple, the circuit scale is reduced, and the processing speed is improved. Is possible. When packing idle frames without gaps between user packet frames, the last data is stored when the number of bytes of data stored in each logical channel is less than the threshold for a packet memory composed of M FIFO memories, each byte being independent. By adopting a configuration in which an idle frame is written from the memory of the next byte number to which the packet is routed, complicated processing on the memory read side, which was necessary in the past, is eliminated, the circuit scale is reduced, and the number of processing stages Will be reduced and will be able to handle high-speed processing. Therefore, the STM mapping apparatus according to the present invention can accommodate a higher speed line by a line card such as an STM / Packet hybrid switch or a switch card equipped with an STM mapping circuit.
[0086]
Furthermore, high-speed processing is possible, and it is not necessary to increase the number of parallel developments of the main signal when handling a line with the same speed as before in the communication device. It can be effectively suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram showing an embodiment of an STM mapping apparatus according to the present invention.
FIG. 2 is a circuit block diagram showing routing.
FIG. 3 is a table showing the correspondence between physical channels and logical channels.
FIG. 4 is a table showing a part of the correspondence relationship between channel output positions and input ports;
FIG. 5 is a table showing another part of the series shown in FIG. 4;
FIG. 6 is a flowchart showing an operation flow of the STM mapping apparatus according to the present invention.
FIG. 7 is a table showing a correspondence relationship between routing information and ports;
FIGS. 8A, 8B, and 8C are logical tables showing a part of an array that stores 8-byte byte data.
9 (d) and 9 (e) are logical tables showing a series of other parts in FIG.
FIG. 10 is a flowchart showing another operation flow of the STM mapping apparatus according to the present invention.
FIG. 11 is a table showing a part of the correspondence between logical channels and data;
FIG. 12 is a table showing a series of other parts shown in FIG. 11;
FIGS. 13A and 13B are formats each showing a user packet frame and part of the data.
FIGS. 14A and 14B are logical tables showing a part of an array of 8-byte byte data.
15 (a) and 15 (b) are logical tables showing other parts of the series of arrays shown in FIGS. 14 (a) and 14 (b).
FIG. 16 is a format showing a relationship between a logical channel and a physical channel of packet data.
FIG. 17 is a circuit block diagram showing a technique proposed as a premise of the present invention.
FIG. 18 is a table showing a part of a logical channel and data arrangement relationship of the technology proposed on the premise.
FIG. 19 is a table showing another part of the arrangement relationship shown in FIG.
[Explanation of symbols]
1 ... Packet data array control circuit
2 ... Packet data input circuit
3 ... Packet data output circuit
(19-11 to 19-1M) to (19-N1 to 19-NM) ... FIFO memory
21-1 to 21-N: Memory write control circuit
23-1 to 23-N: Queue length management circuit
24-1 to 24-N... Idle frame generation circuit
25-1 to 25-N... Selector circuit

Claims (14)

可変長パケットを展開したデータバイトを１クロック毎に格納するパケットメモリと、
前記データバイトを前記パケットメモリに１クロック毎に配分するメモリ制御回路とを含み、
前記パケットメモリは、
前記可変長パケットの種別を表す論理チャネル毎に形成される１バイトずつ独立したＭ個のＦＩＦＯメモリの単位を備え、
前記制御回路は、
前記論理チャネル毎のデータ蓄積バイト数が閾値未満であることを１クロック毎に示す判別信号を出力するキュー長管理回路と、
前記ＦＩＦＯメモリに最後に格納したデータバイトのバイト番号の次のバイト番号のＦＩＦＯメモリに書き込むアイドルフレームを生成する生成回路と、
前記判別信号に基づいて前記アイドルフレームを選択的に前記パケットメモリに出力するセレクタ回路とを備え、
前記キュー長管理回路は、前記論理チャネル毎のＭバイト幅の前記ＦＩＦＯメモリに保持されている前記データバイトの書込みバイト数Ｗと前記ＦＩＦＯメモリから読み出されるデータバイトの読出しバイト数Ｒと蓄積バイト数Ｑとに基づいて、新たにＱ＝Ｑ＋Ｗ−Ｒにより算出して前記データ蓄積バイト数を１クロック毎に算出する
ＳＴＭマッピング装置。A packet memory for storing a data byte in which a variable-length packet is expanded every clock;
A memory control circuit for allocating the data bytes to the packet memory every clock;
The packet memory is
A unit of M FIFO memories independent for each byte formed for each logical channel representing the type of the variable-length packet;
The control circuit includes:
A queue length management circuit that outputs a determination signal indicating that the number of stored data bytes for each logical channel is less than a threshold value every clock;
A generation circuit for generating an idle frame to be written in the FIFO memory of the byte number next to the byte number of the data byte stored last in the FIFO memory;
A selector circuit that selectively outputs the idle frame to the packet memory based on the determination signal ;
The queue length management circuit includes a write byte number W of the data bytes held in the FIFO memory having a M-byte width for each logical channel, a read byte number R of data bytes read from the FIFO memory, and a stored byte number. An STM mapping apparatus that newly calculates Q = Q + W−R based on Q and calculates the number of data storage bytes every clock . 前記アイドルフレームは、前後する可変長パケットの間で前記ＦＩＦＯメモリに隙間なく書き込まれる
請求項１のＳＴＭマッピング装置。The STM mapping apparatus according to claim 1, wherein the idle frame is written in the FIFO memory without gap between successive variable-length packets. 前記キュー長管理回路は、前記データ蓄積バイト数が前記設定閾値未満であり、且つ、論理チャネルの入力状態が前記可変長パケットの間の区間状態であればセレクト信号ＩＤＬ＝１を出力し、論理チャネルの入力状態がユーザーパケットフレームの途中状態であればセレクト信号ＩＤＬ＝０を出力し、
前記制御回路は、
セレクタ回路を更に備え、
前記セレクタ回路は、前記セレクト信号ＩＤＬ＝１に基づいて前記アイドルフレームを前記パケットメモリに出力する
請求項２のＳＴＭマッピング装置。The queue length management circuit outputs a select signal IDL = 1 if the number of stored data bytes is less than the set threshold value and the input state of the logical channel is a section state between the variable length packets. If the input state of the channel is in the middle of the user packet frame, the select signal IDL = 0 is output,
The control circuit includes:
A selector circuit;
The STM mapping apparatus according to claim 2 , wherein the selector circuit outputs the idle frame to the packet memory based on the select signal IDL = 1. 前記セレクト信号ＩＤＬ＝１を出力すれば、前記データ蓄積バイト数にＭが加算される
請求項２または３のＳＴＭマッピング装置。The STM mapping apparatus according to claim 2 or 3 , wherein if the select signal IDL = 1 is output, M is added to the number of data storage bytes. 前記セレクタ回路は、
前記セレクト信号ＩＤＬに基づいて、Ｍバイト幅のユーザパケットフレーム信号及びＭバイトのいずれのバイトが有効なユーザパケットフレームであるかを示すバイト有効性情報と、前記生成回路が出力するアイドルフレーム信号及びバイト有効性情報とを選択的に出力する
請求項２または３のＳＴＭマッピング装置。The selector circuit is
Based on the select signal IDL, an M byte wide user packet frame signal, byte validity information indicating which M bytes are valid user packet frames, an idle frame signal output by the generation circuit, and 4. The STM mapping apparatus according to claim 2 , wherein byte validity information is selectively output. 前記キュー長管理回路は、前記更新蓄積バイト数Ｑと設定閾値Ｑｂｐとの大小比較を行い、Ｑ≦Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ＝０を出力し、Ｑ＞Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ＝１を出力する
請求項１〜５から選択される１請求項のＳＴＭマッピング装置。The queue length management circuit compares the number Q of update accumulation bytes with a set threshold value Qbp, and outputs a back pressure signal BP = 0 for each logical channel if Q ≦ Qbp, and if Q> Qbp. STM mapping apparatus 1 according to claim selected from claims 1 to 5 for outputting a back pressure signal BP = 1 for each logical channel. 前記キュー長管理回路は、前記更新蓄積バイト数Ｑとメモリ長最大値Ｑｍａｘとの大小比較を行い、Ｑ≦Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ＝０を出力し、Ｑ＞Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ＝１を出力し、更に、前記更新蓄積データバイト数Ｑと０との大小比較を行い、Ｑ≧０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ＝０を出力し、Ｑ＜０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ＝１を出力する
請求項６のＳＴＭマッピング装置。The queue length management circuit compares the update accumulated byte count Q with the memory length maximum value Qmax, and outputs a memory overflow alarm signal OFALM = 0 for each logical channel if Q ≦ Qmax, and Q> Qmax If so, the memory overflow alarm signal OFALM = 1 for each logical channel is output, and the update accumulated data byte number Q is compared with 0. If Q ≧ 0, the memory underflow alarm for each logical channel 7. The STM mapping apparatus according to claim 6, wherein a signal UFALM = 0 is output, and if Q <0, a memory underflow alarm signal UFALM = 1 for each logical channel is output. 前記キュー長管理回路は、前記メモリアンダーフローアラーム信号ＵＦＡＬＭを０とするか１とするかを前記更新蓄積バイト数Ｑに基づいて判断し、且つ、セレクト信号ＩＤＬを０とするか１とするかをＥＯＰ信号とＳＯＰ信号とに基づいて並列的に判断する
請求項６または７のＳＴＭマッピング装置。The queue length management circuit determines whether the memory underflow alarm signal UFALM is set to 0 or 1 based on the update accumulated byte count Q, and sets the select signal IDL to 0 or 1. The STM mapping device according to claim 6 or 7 , wherein the STM mapping device is determined in parallel based on the EOP signal and the SOP signal. 前記制御回路は、前記論理チャネル毎のデータ蓄積バイト数に基づいてＭバイト幅単位のアイドルフレームを前記データバイトに続けて隙間なく入力する制御を実行する
請求項１に記載のＳＴＭマッピング装置。The control circuit executes control to input an idle frame in units of M bytes width following the data bytes without gaps based on the number of data storage bytes for each logical channel.
The STM mapping apparatus according to claim 1 . Ｍバイト幅で形成されるメモリー領域に可変長パケットのデータバイトを隙間なく詰めて書き込む第１ステップと、
前記メモリー領域に書き込まれているデータバイトの数Ｑを計数する第２ステップと、
前記数Ｑが設定閾値未満であれば前後する可変長パケットの間にＭバイト単位のアイドルフレームを前記メモリー領域に隙間なく書き込む第３ステップ
とを含み、
前記数Ｑは、前記メモリー領域に書き込まれるデータバイト数Ｒと前記メモリーから読み出されるデータバイト数とに基づいてＱ＝Ｑ＋Ｗ−Ｒにより算出される数である
ＳＴＭマッピング方法。A first step of writing data bytes of a variable-length packet in a memory area formed with a width of M bytes without any gaps;
A second step of counting the number Q of data bytes written in the memory area;
Look including a third step of writing without gaps idle frame of M bytes to the memory area between the variable-length packet in which the number Q is longitudinal is less than a set threshold,
The STM mapping method , wherein the number Q is a number calculated by Q = Q + W−R based on the number R of data bytes written to the memory area and the number of data bytes read from the memory . Ｍバイト幅の前記データバイトは１クロックごとに読み出され且つ書き込まれ、前記数Ｑは１クロック毎に算出される
請求項１０のＳＴＭマッピング方法。The STM mapping method according to claim 10 , wherein the data bytes having an M-byte width are read and written every clock, and the number Q is calculated every clock. 設定閾値がＱｂｐで表され、Ｑ≦Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ＝０を出力し、Ｑ＞Ｑｂｐであれば論理チャネル毎のバックプレッシャー信号ＢＰ＝１を出力する第５ステップ
を更に含む請求項１０または１１から選択される１請求項のＳＴＭマッピング方法。Fifth step of outputting a back pressure signal BP = 0 for each logical channel if the set threshold is represented by Qbp, and if Q ≦ Qbp, and outputting a back pressure signal BP = 1 for each logical channel if Q> Qbp. The STM mapping method according to claim 10 , further comprising: 前記第１ステップで前記データバイトを保持するメモリの最大値がＱｍａｘで表され、Ｑ≦Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ＝０を出力し、Ｑ＞Ｑｍａｘであれば論理チャネル毎のメモリオーバーフローアラーム信号ＯＦＡＬＭ＝１を出力し、更に、前記更新蓄積データバイト数Ｑと０との大小比較を行い、Ｑ≧０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ＝０を出力し、Ｑ＜０であれば論理チャネル毎のメモリアンダーフローアラーム信号ＵＦＡＬＭ＝１を出力する第６ステップ
を更に含む請求項１０または１１から選択される１請求項のＳＴＭマッピング方法。The maximum value of the memory holding the data byte in the first step is represented by Qmax. If Q ≦ Qmax, the memory overflow alarm signal OFALM = 0 is output for each logical channel, and if Q> Qmax, the logical channel is output. The memory overflow alarm signal OFALM = 1 is output for each time, and the number Q of update accumulated data bytes is compared with 0. If Q ≧ 0, the memory underflow alarm signal UFALLM = 0 for each logical channel is set. outputs, 1 STM mapping method of claim selected from claims 10 or 11 further comprising a sixth step of outputting a memory underflow alarm signal UFALM = 1 of each logical channel if Q <0. 前記メモリアンダーフローアラーム信号ＵＦＡＬＭを０とするか１とするかを前記更新蓄積バイト数Ｑに基づいて判断する第７ステップ
を更に含む請求項１２または１３のＳＴＭマッピング方法。The STM mapping method according to claim 12 or 13 , further comprising a seventh step of determining whether the memory underflow alarm signal UFALM is set to 0 or 1 based on the number Q of update storage bytes.
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