JP3751495B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電界効果型の半導体装置及びその製造方法に係り、特に、リセス領域における電子捕獲準位の発生を抑制しうる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
化合物半導体により構成される電界効果トランジスタは、化合物半導体の有する高い電子移動度を活かして高周波向けの用途などにおいて広く利用されている。
【0003】
従来の電界効果トランジスタの構造について図18を用いて説明する。
【0004】
半絶縁性GaAs基板100上には、GaAsよりなるバッファ層102が形成されている。バッファ層102上には、InGaAsよりなる電子走行層104が形成されている。電子走行層104上には、AlGaAsやInGaPなどよりなる電子供給層106が形成されている。電子供給層106上には、電子供給層106に達するリセス領域108が形成されたGaAsよりなる低抵抗層110が形成されている。低抵抗層110上及びリセス領域108内の電子供給層106上には、シリコン窒化膜よりなる表面保護膜112が形成されている。リセス領域108内には、また、表面保護膜112を貫いて電子供給層106にショットキー接合されたT字型のゲート電極114が形成されている。ゲート電極114の両側の低抵抗層110上には、AuGe/Au膜よりなるオーミック電極116がそれぞれ形成されている。
【0005】
図示する半導体装置において、低抵抗層110は、電子供給層106とオーミック電極116との間のコンタクト抵抗を低減するために設けるが、ゲート電極114の下層にも低抵抗層110を設けるとゲート電極から多大なリーク電流が流れトランジスタ動作を得られなくなる。このため、ゲート電極114は、低抵抗層110が除去されたリセス領域108内の電子供給層106上に形成される。
【0006】
次に、図18に示す従来の電界効果トランジスタの製造方法について図19及び図20を用いて説明する。
【0007】
まず、半絶縁性GaAs基板100上に、例えばMOCVD法により、GaAsよりなるバッファ層102と、InGaAsよりなる電子走行層104と、AlGaAsやInGaPなどよりなる電子供給層106と、GaAsよりなる低抵抗層110を順次堆積する(図19(a))。
【0008】
次いで、低抵抗層110上に、蒸着法及びリフトオフ法により、AuGe/Au膜よりなるオーミック電極116を形成する(図19(b))。
【0009】
次いで、通常のリソグラフィー技術及びドライエッチング技術により、電子供給層106をストッパとして低抵抗層110をエッチングし、低抵抗層110に電子供給層106に達するリセス領域108を形成する(図19(c))。
【0010】
次いで、全面に、例えばプラズマCVD法により、シリコン窒化膜よりなる表面保護膜112を形成する(図20(a))。
【0011】
次いで、リセス領域108内に、表面保護膜112を貫いて電子供給層106に接続されたT字型のゲート電極114を形成する(図20(b))。
【0012】
こうして、リセス領域108内の電子供給層106に接続されたゲート電極114を有する電界効果トランジスタが製造されていた。
【0013】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、リセス領域108を形成する際の低抵抗層110のエッチングにドライエッチングを用いるが、このエッチングの際のダメージやノックオン原子により、リセス面に電子捕獲準位が形成され、高周波領域でのソース抵抗が増大し、或いは、チャネルコンダクタンスgmが低下することがあった。
【0014】
また、シリコン窒化膜よりなる表面保護膜112の形成には、通常はプラズマCVD法が用いられているが、表面保護膜112の形成過程においてリセス面がプラズマに曝されて電子捕獲準位が発生し、上記と同様の特性劣化が生じることがあった。
【0015】
電子捕獲準位の中には、低周波領域では作用せず、高周波領域(約1GHz以上)において作用し、ソース抵抗を増大させてデバイスの利得を低下させるものがある。また、特性劣化の度合いは長いリセス長を有するデバイスや短ゲートデバイスにおいて顕著に現れるため、パワーデバイスやミリ波帯デバイスの特性改善を図るうえで、電子捕獲準位の発生を抑えることはきわめて重要である。
【0016】
本発明の目的は、リセス領域における電子捕獲準位の発生を抑制しうる半導体装置及びその製造方法を提供することにある。
【0017】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された電子走行層と、前記電子走行層上に形成され、n−AlGaAs、n−InGaP又はn−AlInGaPのいずれかからなる電子供給層と、前記電子供給層上に形成され、InGaP、格子歪みを有するInGaP又はInPのいずれかからなるリセス表面層と、前記リセス表面層上に形成され、前記リセス表面層に達するリセス領域が形成された低抵抗層と、前記リセス領域内に形成され、前記リセス表面層を貫いて前記電子供給層に接するゲート電極とを有し、前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層であることを特徴とする半導体装置によって達成される。
【0020】
また、上記目的は、半導体基板上に形成された電子走行層と、前記電子走行層上に形成され、InGaP又はAlInGaPのいずれかからなる電子供給層と、前記電子供給層に接して形成され、InGaAsよりなるリセス表面層と、前記リセス表面層上に形成された低抵抗層と、前記低抵抗層及び前記リセス表面層に形成され、前記電子供給層に達するリセス領域と、前記リセス領域内の前記電子供給層上に形成されたゲート電極とを有し、前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層であることを特徴とする半導体装置によっても達成される。
【0021】
また、上記目的は、半導体基板上に、電子走行層を形成する工程と、前記電子走行層上に、n−AlGaAs、n−InGaP又はn−AlInGaPのいずれかからなる電子供給層を形成する工程と、前記電子供給層上に、InGaP、格子歪みを有するInGaP又はInPのいずれかからなるリセス表面層を形成する工程と、前記リセス表面層上に、低抵抗層を形成する工程と、前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、前記リセス領域内の露出した前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【0024】
また、上記目的は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に、InGaP又はAlInGaPのいずれかからなる電子供給層を形成する工程と、前記電子供給層に接して、InGaAsよりなるリセス表面層を形成する工程と、前記リセス表面層上に、低抵抗層を形成する工程と、前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、前記リセス領域内の前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【0025】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図5を用いて説明する。
【0026】
図1は本実施形態による半導体装置の構造を示す概略断面図、図2乃至図5は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0027】
まず、本実施形態による半導体装置の構造について図1を用いて説明する。
【0028】
半絶縁性GaAs基板10上には、GaAsよりなるバッファ層12が形成されている。バッファ層12上には、InGaAsよりなる電子走行層14が形成されている。電子走行層14上には、n−AlGaAsよりなる電子供給層16が形成されている。電子供給層16上には、InGaPよりなるリセス表面層18が形成されている。リセス表面層18上には、リセス表面層18に達するリセス領域30が形成されたGaAsよりなる低抵抗層20が形成されている。低抵抗層20上及びリセス領域30内のリセス表面層18上には、シリコン窒化膜26、32が形成されている。リセス領域30内には、また、シリコン窒化膜32を貫いてリセス表面層18にショットキー接合されたT字型のゲート電極38が形成されている。ゲート電極38の両側の低抵抗層20上には、AuGe/Auの積層膜よりなるオーミック電極24がそれぞれ形成されている。
【0029】
このように、本実施形態による半導体装置は、リセス領域30の電子供給層16上に、InGaPよりなるリセス表面層18が形成されていることに特徴がある。InGaPは、電子供給層16を構成するAlGaAsなどの材料と比較して、ドライエッチングの際のダメージや絶縁膜堆積時のプラズマダメージを受け難く、また、深い準位を形成しにくい材料である。
【0030】
したがって、電子供給層16と低抵抗層20との間に、InGaPよりなるリセス表面層18を予め形成しておくことで、リセス領域30の形成の際のドライエッチングや、リセス領域30を保護する表面保護膜を形成の際のプラズマダメージの影響を軽減することができる。なお、InGaPが有するこのような特徴は、主として、その構成物質にInが含まれることにあると考えられる。
【0031】
リセス表面層18は、下地の電子供給層16に対して構成整合する組成(In組成が約0.5)を有するInGaPとし、その膜厚は5nm以上10nm以下とすることが望ましい。膜厚を5nm以上とするのは、5nmより薄いとダメージを除去するというリセス表面層18による効果が十分に得られないからである。膜厚を10nm以下とするのは、10nmより厚くなるとコンタクト抵抗が増大する虞があるからである。
【0032】
なお、n−AlGaAsのほか、n−InGaPやn−AlInGaPにより電子供給層16を構成する半導体装置においても同様に本発明を適用することができる。
【0033】
次に、本実施形態による半導体装置の製造方法について図2乃至図5を用いて説明する。
【0034】
まず、例えばMOCVD法により、半絶縁性GaAs基板10上に、膜厚500nmのGaAsよりなるバッファ層12と、膜厚15nmのInGaAsよりなる電子走行層14と、膜厚25nmのn−AlGaAsよりなる電子供給層16と、膜厚5nmのInGaPよりなるリセス表面層18と、膜厚50nmのGaAsよりなる低抵抗層20とを順次堆積する(図2(a))。
【0035】
次いで、イオン注入法により素子領域外に酸素イオンを注入し、不活性領域22を形成する(図2(b))。
【0036】
次いで、例えば蒸着法及びリフトオフ法により、低抵抗層20上にAuGe膜(20nm)/Au膜(300nm)の積層構造よりなるオーミック電極24を形成する(図2(c))。
【0037】
次いで、例えばプラズマCVD法により、膜厚20nmのシリコン窒化膜26を形成する。シリコン窒化膜26は、後工程でリセス領域を形成する際に用いる電子ビーム露光用レジスト(EBレジスト膜)の密着性を高めるためのものである。
【0038】
次いで、シリコン窒化膜26上にEBレジスト膜28を形成した後、電子ビームリソグラフィー技術によりEBレジスト膜28をパターニングし、リセス領域となる領域のEBレジスト膜28を除去する(図3(a))。
【0039】
次いで、例えばSF6を用いたドライエッチングにより、EBレジスト膜28をマスクとしてシリコン窒化膜26をエッチングし、リセス領域となる領域のシリコン窒化膜26を除去する。
【0040】
次いで、例えばSiCl4を用いたドライエッチングにより、EBレジスト膜28をマスクとして低抵抗層20をエッチングし、リセス領域となる領域の低抵抗層20を除去する。こうして、低抵抗層20に、リセス領域30を形成する(図3(b))。この際、低抵抗層20の下にはリセス表面層18が形成されているため、低抵抗層20のエッチングの際のダメージが電子供給層16に伝搬されるのを抑制することができる。
【0041】
次いで、EBレジスト膜28を除去した後、例えばプラズマCVD法により、膜厚20nmのシリコン窒化膜32を形成する。シリコン窒化膜32は、後工程でゲート電極を形成する際に用いるEBレジストの密着性を高めるためのものである(図4(a))。この際、リセス領域30上にはリセス表面層18が露出しているので、シリコン窒化膜32の堆積の際のプラズマダメージが電子供給層16に伝搬されるのを抑制することができる。
【0042】
次いで、シリコン窒化膜32上にEBレジスト膜34を形成した後、電子ビームリソグラフィー技術によりEBレジスト膜34をパターニングし、ゲート電極の形成予定領域のEBレジスト膜34を除去する(図4(b))。
【0043】
次いで、パターニングしたEBレジスト膜34上にフォトレジスト膜36を形成した後、フォトリソグラフィー技術によりフォトレジスト膜36をパターニングし、縁部が逆テーパ状になるようにゲート電極の形成予定領域のフォトレジスト膜36を除去する(図5(a))。
【0044】
次いで、例えば蒸着法によりAl膜を堆積した後、不要なAl膜をEBレジスト膜34及びフォトレジスト膜36とともにリフトオフし、リセス領域30内のリセス表面層18に接続されたT字型のゲート電極38を形成する(図5(b))。
【0045】
本実施形態により製造した半導体装置におけるデバイス特性を表1に示す。表1中、実施例1は電子供給層16としてn−AlGaAsを、実施例2は電子供給層16としてn−InGaPを、実施例3は電子供給層16としてAlInGaPを、それぞれ適用した場合の結果を示している。また、比較のため表1中には、AlGaAsにより電子供給層を構成しリセス表面層18を形成しない従来の半導体装置の特性についても示した。
【0046】
【表1】
【0047】
表1に示すように、本実施形態による半導体装置ではDC動作の場合とAC動作(1GHz〜10GHz)の場合とにおけるチャネルコンダクタンスgmの差が大きくても数%であるのに対し、従来の半導体装置では約17%である。つまり、本実施形態による半導体装置のようにInGaPよりなるリセス表面層18を設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【0048】
このように、本実施形態によれば、電子供給層16と低抵抗層20との間に、InGaPよりなるリセス表面層18を形成するので、リセス領域30を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層16に伝搬されるのを抑制することができる。これにより、電子供給層16内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【0049】
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法について図6を用いて説明する。なお、図1乃至図5に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0050】
図6は本実施形態による半導体装置及びその製造方法を示す概略断面図である。
【0051】
本実施形態による半導体装置は、図6に示すように、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、リセス表面層18が、格子歪みを有するInGaPよりなるリセス表面層18aにより構成されていることに特徴がある。
【0052】
第1実施形態において述べた通り、リセス表面層18を形成することによる効果は、主として、リセス表面層18を構成するInGaP中に含まれるInによってもたらされている。したがって、In組成を多く含むInGaPをリセス表面層18に適用するほどにリセス表面層18を形成する効果は高くなる。他方、InGaPのIn組成を増加するほどにInGaP結晶の格子定数が増加するため、AlGaAsなどよりなる下層の電子供給層16との間、及び、GaAsよりなる上層の低抵抗層20との間における電気的・結晶的劣化が生ずる虞がある。
【0053】
電気的・結晶的劣化をもたらすことなくリセス表面層18を形成する効果を高めるには、格子歪みを有するInGaPよりなるリセス表面層18aを適用することが望ましい。具体的には、リセス表面層18aとして、膜厚が5nm〜10nm程度、In組成が0.5より大きく0.6以下であるInGaP層を適用することができる。InGaP層の膜厚を5nm以上とするのは、5nmより薄いとダメージを低減するというリセス表面層18aによる効果が十分得られないためである。10nm程度以下とするのは、10nm程度以上とすると格子歪みが緩和され、上層の低抵抗層20との間の電気的・結晶的劣化が生じるからである。かかる観点から、InGaP層の厚さの上限はInGaPの臨界膜厚によって画定される。また、InGaPのIn組成を0.5より大きくするのは、In組成0.5の条件が格子整合条件であるためである。In組成を0.6以下とするのは、In組成が0.6を越えると各層間の電気的・結晶的劣化が増加するからである。
【0054】
このようにして半導体装置を構成することにより、リセス領域30の形成の際のドライエッチングや、リセス領域30を保護する表面保護膜を形成の際のプラズマダメージの影響を更に軽減することができる。
【0055】
なお、本実施形態による半導体装置の製造方法は、第1実施形態による半導体装置の製造方法において、単に、InGaPよりなるリセス表面層18を形成する代わりに、格子歪みを有するInGaPよりなるリセス表面層18aを形成すればよい。
【0056】
本実施形態により製造した半導体装置におけるデバイス特性を表2に示す。表2中、実施例4は電子供給層16としてn−AlGaAsを、実施例5は電子供給層16としてn−InGaPを、実施例6は電子供給層16としてAlInGaPを、それぞれ適用した場合の結果を示している。また、比較のため表2中には、AlGaAsにより電子供給層を構成しリセス表面層18aを形成しない従来の半導体装置の特性についても示した。
【0057】
【表2】
【0058】
表2に示すように、本実施形態による半導体装置ではDC動作の場合とAC動作(1GHz〜10GHz)の場合とにおけるチャネルコンダクタンスgmの差が大きくても数%であるのに対し、従来の半導体装置では約17%である。つまり、本実施形態による半導体装置のように格子歪みを有するInGaPよりなるリセス表面層18aを設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【0059】
このように、本実施形態によれば、電子供給層16と低抵抗層20との間に、格子歪みを有するInGaPよりなるリセス表面層18aを形成するので、リセス領域30を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層16に伝搬されるのを抑制することができる。これにより、電子供給層16内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【0060】
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法について図7を用いて説明する。なお、図1乃至図6に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0061】
図7は本実施形態による半導体装置及びその製造方法を示す概略断面図である。
【0062】
本実施形態による半導体装置は、図7に示すように、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、リセス表面層18が、格子歪みを有するInPよりなるリセス表面層18bにより構成されていることに特徴がある。
【0063】
第1実施形態において述べた通り、リセス表面層18を形成することによる効果は、主として、リセス表面層18を構成するInGaP中に含まれるInによってもたらされているものと考えられる。したがって、InGaPよりもIn組成を多く含むInPをリセス表面層18に適用することにより、リセス表面層18を形成する効果は高くなる。他方、InPの格子定数はGaAsよりも大きいため、AlGaAsなどよりなる下層の電子供給層16との間、及び、GaAsよりなる上層の低抵抗層20との間における電気的・結晶的劣化が生ずる虞がある。
【0064】
電気的・結晶的劣化をもたらすことなくリセス表面層18を形成する効果を高めるには、格子歪みを有するInPよりなるリセス表面層18bを適用することが望ましい。具体的には、リセス表面層18bとして、膜厚が0nmより厚く5nm以下のInP層を適用することができる。InPは、InGaPよりもInを多く含みダメージに対する耐性が高いため、第2実施形態によるリセス表面層18aよりも薄く形成することができる。膜厚の上限が5nm程度であるのは、5nm程度以上とすると格子歪みが緩和され、上層の低抵抗層20との間の電気的・結晶的劣化が生じるからである。かかる観点から、InP層の厚さの上限はInPの臨界膜厚によって画定される。
【0065】
このようにして半導体装置を構成することにより、リセス領域30の形成の際のドライエッチングや、リセス領域30を保護する表面保護膜を形成の際のプラズマダメージの影響を更に軽減することができる。
【0066】
なお、本実施形態による半導体装置の製造方法は、第1実施形態による半導体装置の製造方法において、単に、InGaPよりなるリセス表面層18を形成する代わりに、InPよりなるリセス表面層18bを形成すればよい。
【0067】
このように、本実施形態によれば、電子供給層16と低抵抗層20との間に、InPよりなるリセス表面層18bを形成するので、リセス領域30を形成する過程におけるエッチングダメージや、表面保護膜を形成する際のプラズマダメージが電子供給層16に伝搬されるのを抑制することができる。これにより、電子供給層16内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【0068】
[第4実施形態]
本発明の第4実施形態による半導体装置及びその製造方法について図8乃至図11を用いて説明する。なお、図1乃至図7に示す第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0069】
図8は本実施形態による半導体装置の構造を示す概略断面図、図9乃至図11は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0070】
本実施形態による半導体装置は、図8に示すように、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、オーミック電極24が低抵抗層20上ではなく、電子供給層16上に形成されていることに特徴がある。
【0071】
第1乃至第3実施形態に示したように、電子供給層16と低抵抗層20との間にリセス表面層18を設けることにより、リセス領域30の形成の際のダメージや成膜時のプラズマダメージを低減することができるが、その反面、オーミック電極24と電子供給層16との間の接続抵抗が増大することになる。
【0072】
したがって、本実施形態による半導体装置のようにオーミック電極24を低抵抗層20上ではなく電子供給層16に直接接触することにより、オーミック電極24と電子供給層16との間の接続抵抗を低減することができる。
【0073】
次に、本実施形態による半導体装置の製造方法について図9乃至図11を用いて説明する。
【0074】
まず、図2(a)及び図2(b)に示す第1実施形態による半導体装置の製造方法と同様にして、半絶縁性GaAs基板10上に、バッファ層12と、電子走行層14と、電子供給層16と、リセス表面層18と、低抵抗層20と、不活性領域22とを形成する(図9(a))。
【0075】
次いで、低抵抗層20上に、フォトリソグラフィー技術によりオーミック電極24の形成領域を露出するフォトレジスト膜40を形成する(図9(b))。
【0076】
次いで、例えばSiCl4を用いたドライエッチングにより、フォトレジスト膜40をマスクとして低抵抗層20をエッチングする。
【0077】
次いで、例えば塩酸(HCl)を用いたウェットエッチングにより、フォトレジスト膜40をマスクとしてリセス表面層18を除去する(図10(a))。
【0078】
次いで、全面に、例えば蒸着法により、AuGe/Au膜42を堆積する(図10(b))。
【0079】
次いで、リフトオフ法により、フォトレジスト膜40上のAuGe/Au膜42を除去し、リセス表面層18上に選択的にAuGe/Au膜42を残存させる。こうして、リセス表面層18上に形成され、AuGe/Au膜42よりなるオーミック電極24を形成する。
【0080】
次いで、例えば図3(a)乃至図5(b)に示す第1実施形態による半導体装置の製造方法と同様にして、リセス領域30、ゲート電極38等を形成する。
【0081】
本実施形態によるオーミック電極24の形成方法を適用することにより、オーミック電極24のコンタクト抵抗を0.1Ωから0.05Ωに低減することができた。
【0082】
このように、本実施形態によれば、電子供給層16上に直にオーミック電極24を形成するので、オーミック電極24と電子供給層16との間の接続抵抗を低減することができる。これにより、半導体装置の更なる高速動作が可能となる。
【0083】
なお、上記実施形態では、第1実施形態による半導体装置においてオーミック電極を電子供給層上に形成する場合について示したが、第2及び第3実施形態の半導体装置においても同様に適用することができる。
【0084】
また、上記実施形態では、オーミック電極を電子供給層上に形成する場合について示したが、コンタクト抵抗の他の低減方法として、オーミック電極の形成領域にn型ドーパントであるシリコンをイオン注入することも有効である。また、本実施形態による半導体装置において、オーミック電極の形成領域にシリコンをイオン注入するようにしてもよい。
【0085】
[第5実施形態]
本発明の第5実施形態による半導体装置及びその製造方法について図12及び図13を用いて説明する。なお、図1乃至図12に示す第1乃至第4実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0086】
図12は本実施形態による半導体装置の構造を示す概略断面図、図13は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0087】
本実施形態による半導体装置は、図12に示すように、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴点は、ゲート電極38が、リセス表面層18を貫いて、電子供給層16上に直接接触していることに特徴がある。
【0088】
第1乃至第3実施形態に示したように、電子供給層16と低抵抗層20との間にリセス表面層18を設けることにより、リセス領域30の形成の際のダメージや成膜時のプラズマダメージを低減することができるが、その反面、ゲート電極38をInGaPよりなるリセス表面層18に直接接触させると、ゲートリーク特性の劣化につながる。
【0089】
したがって、本実施形態による半導体装置のようにゲート電極28直下のリセス表面層18を除去し、ゲート電極38を電子供給層16に直接接触させることにより、ゲートリーク特性を改善することができる。
【0090】
次に、本実施形態による半導体装置の製造方法について図13を用いて説明する。
【0091】
まず、例えば図2(a)乃至図5(b)に示す第1実施形態による半導体装置の製造方法と同様にして、半絶縁性GaAs基板10上に、バッファ層12と、電子走行層14と、電子供給層16と、リセス表面層18と、低抵抗層20と、不活性領域22、オーミック電極24、リセス領域30、EBレジスト膜34、フォトレジスト膜36等を形成する。
【0092】
次いで、例えば塩酸を用いたウェットエッチングにより、EBレジスト膜34及びフォトレジスト膜36をマスクとしてリセス表面層18を除去する(図13(a))。この際、リセス表面層18をウェットエッチングにより除去するので、下地の電子供給層16にダメージを与えることはない。
【0093】
次いで、例えば図5(b)に示す第1実施形態による半導体装置の製造方法と同様にしてT字型のゲート電極38を形成する(図13(b))。
【0094】
こうして、リセス表面層18を貫いて電気供給層16に直接接触されたゲート電極28を形成する。
【0095】
このように、本実施形態によれば、ゲート電極38を電子供給層16に直接接合するので、ゲート電極38と電子供給層16との間のショットキー特性を改善することができる。これにより、ゲートリーク特性を改善することができる。
【0096】
なお、上記実施形態では、第1実施形態による半導体装置においてゲート電極28を電子供給層16に直接接触する場合について示したが、第2乃至第4実施形態の半導体装置においても同様に適用することができる。
【0097】
[第6実施形態]
本発明の第6実施形態による半導体装置及びその製造方法について図14乃至図17を用いて説明する。なお、図1乃至図13に示す第1乃至第5実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0098】
図14は本実施形態による半導体装置の構造を示す概略断面図、図15乃至図17は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0099】
はじめに、本実施形態による半導体装置の構造について図14を用いて説明する。
【0100】
半絶縁性GaAs基板10上には、GaAsよりなるバッファ層12が形成されている。バッファ層12上には、InGaAsよりなる電子走行層14が形成されている。電子走行層14上には、n−InGaPよりなる電子供給層16aが形成されている。電子供給層16a上には、InGaAsよりなるリセス表面層18cが形成されている。リセス表面層18上には、GaAsよりなる低抵抗層20が形成されている。低抵抗層20及びリセス表面層18cには、電子供給層16aに達するリセス領域30が形成されている。低抵抗層20上及びリセス領域30内の電子供給層16a上には、シリコン窒化膜26、32が形成されている。リセス領域30内には、また、シリコン窒化膜32を貫いて電子供給層16にショットキー接合されたT字型のゲート電極38が形成されている。ゲート電極38の両側の低抵抗層20上には、AuGe/Auよりなるオーミック電極24がそれぞれ形成されている。
【0101】
このように、本実施形態による半導体装置は、リセス表面層18cが、上層に形成されたGaAsよりなる低抵抗層20をドライエッチングする際にエッチングストッパとして適用することができ、且つ、下層に形成されたInGaPよりなる電子供給層16aに対してウェットエッチングによるエッチング選択性を有するInGaAsにより構成されていることに特徴がある。
【0102】
以下、本実施形態による半導体装置について、製造方法に沿って詳細に説明する。
【0103】
まず、例えばMOCVD法により、半絶縁性GaAs基板10上に、膜厚500nmのGaAsよりなるバッファ層12と、膜厚15nmのInGaAsよりなる電子走行層14と、膜厚25nmのn−InGaPよりなる電子供給層16aと、膜厚10nmのInGaAsよりなるリセス表面層18cと、膜厚50nmのGaAsよりなる低抵抗層20とを順次成長する(図15(a))。
【0104】
次いで、例えば図2(b)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様にして、不活性領域22、オーミック電極24、シリコン窒化膜26、EBレジスト膜28を形成する(図15(b))。
【0105】
次いで、例えばSF6を用いたドライエッチングにより、EBレジスト膜28をマスクとしてシリコン窒化膜26をエッチングし、リセス領域となる領域のシリコン窒化膜26を除去する。
【0106】
次いで、例えばSiCl4を用いたドライエッチングにより、EBレジスト膜28をマスクとして低抵抗層20をエッチングし、リセス領域となる領域の低抵抗層20を除去する(図16(a))。低抵抗層20のエッチングは、リセス表面層18c上で停止するように、InGaAsよりなるリセス表面層18cに対して選択的にエッチングしうる条件とする。この際、低抵抗層20の下地のInGaAsよりなるリセス表面層18cにはドライエッチングのダメージが導入されるが、更に下層の電子供給層16aにはダメージは導入されない。
【0107】
次いで、例えば、HF:H2O2系の薬液を用いたウェットエッチングにより、表面に露出したリセス表面層18cを除去する(図16(b))。こうして、低抵抗層20及びリセス表面層18cに、電子供給層16aに達するリセス領域30を形成する。HF:H2O2系の薬液を用いたウェットエッチングは、下地のInGaPよりなる電子供給層16aに対して選択的にInGaAsよりなるリセス表面層18cを除去することができる。したがって、このエッチングによってリセス表面層18cを除去することにより、電子供給層16aにダメージを与えることはない。また、低抵抗層20をエッチングする際にリセス表面層18cに導入されたダメージ領域は、リセス表面層18cを除去するエッチングにより完全に除去される。したがって、低抵抗層20をエッチングする際のダメージが素子内に残存することはない。
【0108】
次いで、例えば図4(a)乃至図4(b)に示す第1実施形態による半導体装置の製造方法と同様にして、電子供給層16a上に形成されたT字型のゲート電極38を形成する(図17)。
【0109】
本実施形態により製造した半導体装置におけるデバイス特性を表3に示す。表3中、実施例7は電子供給層16aとしてn−InGaPを、実施例8は電子供給層16aとしてn−AlInGaPを、それぞれ適用した場合の結果を示している。また、比較のため表1中には、AlGaAsにより電子供給層を構成しリセス表面層を形成しない従来の半導体装置の特性についても示した。
【0110】
【表3】
【0111】
表3に示すように、本実施形態による半導体装置ではDC動作の場合とAC動作(1GHz〜10GHz)の場合とにおけるチャネルコンダクタンスgmの差が大きくても数%であるのに対し、従来の半導体装置では約17%である。つまり、本実施形態による半導体装置のようにInGaAsよりなるリセス表面層18cを設けることにより、リセス領域における電子捕獲準位の発生を抑えることができた。
【0112】
このように、本実施形態によれば、低抵抗層20をプラズマエッチングした後、リセス表面層18cをウェットエッチングにより除去することによりリセス領域30を形成するので、電子供給層16にエッチングダメージを与えることなく、リセス領域30を形成することができる。これにより、電子供給層16内への電子捕獲準位の発生を抑えることができ、その結果、半導体装置の高周波特性を向上することができる。
【0113】
なお、上記実施形態では、n−InGaPよりなる電子供給層16aを有する半導体装置に本発明を適用した場合について示したが、電子供給層16aがn−AlInGaPにより構成される半導体装置においても同様に本発明を適用することができる。
【0114】
また、第4実施形態に示したように、オーミック電極24を電子供給層16aに直に接触させるようにしてもよい。
【0115】
【発明の効果】
以上の通り、本発明によれば、リセス領域を形成する過程におけるエッチングダメージや表面保護膜を形成する過程におけるプラズマダメージを低減することができるので、電子供給層16内への電子捕獲準位の発生を抑えることができる。この結果、半導体装置の高周波特性を向上することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す概略断面図である。
【図2】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図5】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図6】本発明の第2実施形態による半導体装置及びその製造方法を示す概略断面図である。
【図7】本発明の第3実施形態による半導体装置及びその製造方法を示す概略断面図である。
【図8】本発明の第4実施形態による半導体装置の構造を示す概略断面図である。
【図9】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図10】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図11】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図12】本発明の第5実施形態による半導体装置の構造を示す概略断面図である。
【図13】本発明の第5実施形態による半導体装置の製造方法を示す工程断面図である。
【図14】本発明の第6実施形態による半導体装置の構造を示す概略断面図である。
【図15】本発明の第6実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図16】本発明の第6実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図17】本発明の第6実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図18】従来の半導体装置の構造を示す概略断面図である。
【図19】従来の半導体装置の製造方法を示す工程断面図(その1)である。
【図20】従来の半導体装置の製造方法を示す工程断面図(その2)である。
【符号の説明】
10…GaAs基板
12…バッファ層
14…電子走行層
16…電子供給層
18…リセス表面層
20…低抵抗層
22…不活性領域
24…オーミック電極
26…シリコン窒化膜
28…EBレジスト膜
30…リセス領域
32…シリコン窒化膜
34…EBレジスト膜
36…フォトレジスト膜
38…ゲート電極
40…フォトレジスト膜
42…AuGe/Au膜
100…GaAs基板
102…バッファ層
104…電子走行層
106…電子供給層
108…リセス領域
110…低抵抗層
112…表面保護膜
114…ゲート電極
116…オーミック電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect type semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device capable of suppressing the generation of electron capture levels in a recess region and a method for manufacturing the same.
[0002]
[Prior art]
Field effect transistors composed of compound semiconductors are widely used in applications for high frequencies, taking advantage of the high electron mobility of compound semiconductors.
[0003]
A structure of a conventional field effect transistor will be described with reference to FIG.
[0004]
A
[0005]
In the illustrated semiconductor device, the
[0006]
Next, a method for manufacturing the conventional field effect transistor shown in FIG. 18 will be described with reference to FIGS.
[0007]
First, a
[0008]
Next, an
[0009]
Next, the
[0010]
Next, a surface
[0011]
Next, a T-
[0012]
Thus, a field effect transistor having the
[0013]
[Problems to be solved by the invention]
However, in the above conventional method for manufacturing a semiconductor device, dry etching is used for etching the
[0014]
In addition, a plasma CVD method is usually used to form the surface
[0015]
Some electron capture levels do not work in the low frequency region but work in the high frequency region (about 1 GHz or more), increasing the source resistance and lowering the device gain. In addition, since the degree of characteristic degradation is prominent in devices with long recess lengths and short gate devices, it is extremely important to suppress the generation of electron capture levels in order to improve the characteristics of power devices and millimeter-wave devices. It is.
[0016]
An object of the present invention is to provide a semiconductor device capable of suppressing the generation of electron capture levels in a recess region and a method for manufacturing the same.
[0017]
[Means for Solving the Problems]
The object is to provide an electron transit layer formed on a semiconductor substrate, an electron supply layer formed on the electron transit layer and made of n-AlGaAs, n-InGaP, or n-AlInGaP, and the electron supply layer. A recess surface layer made of InGaP, InGaP having lattice distortion or InP having a lattice strain, and a low resistance layer formed on the recess surface layer and having a recess region reaching the recess surface layer; A gate electrode formed in the recess region and in contact with the electron supply layer through the recess surface layer. The recess surface layer is a layer that prevents the electron supply layer from being damaged when the low resistance layer is dry-etched to form the recess region, and is removed by wet etching. This is achieved by a semiconductor device.
[0020]
Further, the object is formed on an electron transit layer formed on a semiconductor substrate, an electron supply layer formed on the electron transit layer, made of either InGaP or AlInGaP, and in contact with the electron supply layer, A recess surface layer made of InGaAs; a low resistance layer formed on the recess surface layer; a recess region formed on the low resistance layer and the recess surface layer and reaching the electron supply layer; and A gate electrode formed on the electron supply layer. The recess surface layer is a layer that prevents the electron supply layer from being damaged when the low resistance layer is dry-etched to form the recess region, and is removed by wet etching. This is also achieved by a semiconductor device characterized by the above.
[0021]
Further, the object is to form an electron transit layer on a semiconductor substrate and to form an electron supply layer made of any of n-AlGaAs, n-InGaP, or n-AlInGaP on the electron transit layer. Forming a recess surface layer made of InGaP, InGaP having lattice distortion or InP on the electron supply layer, forming a low resistance layer on the recess surface layer, and Resistance layer Dry etching Forming a recess region reaching the recess surface layer, and forming the recess surface layer in the recess region. By wet etching The present invention is also achieved by a method for manufacturing a semiconductor device, comprising a step of removing and a step of forming a gate electrode on the exposed electron supply layer in the recess region.
[0024]
Further, the object is to form an electron transit layer on a semiconductor substrate, to form an electron supply layer made of either InGaP or AlInGaP on the electron transit layer, and to the electron supply layer. In contact with A step of forming a recess surface layer made of InGaAs, a step of forming a low resistance layer on the recess surface layer, and a step of dry etching the low resistance layer to form a recess region reaching the recess surface layer And a step of removing the recess surface layer in the recess region by wet etching, and a step of forming a gate electrode on the electron supply layer in the recess region. Is also achieved.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
[0026]
FIG. 1 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 2 to 5 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
[0027]
First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.
[0028]
A
[0029]
As described above, the semiconductor device according to the present embodiment is characterized in that the
[0030]
Therefore, by forming the
[0031]
The
[0032]
Note that the present invention can be similarly applied to a semiconductor device in which the
[0033]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0034]
First, a
[0035]
Next, oxygen ions are implanted outside the element region by ion implantation to form an inactive region 22 (FIG. 2B).
[0036]
Next, an
[0037]
Next, a
[0038]
Next, after forming an EB resist
[0039]
Then, for example, SF 6 The
[0040]
Then, for example, SiCl Four The
[0041]
Next, after removing the EB resist
[0042]
Next, after forming an EB resist
[0043]
Next, after forming a
[0044]
Next, after depositing an Al film, for example, by vapor deposition, the unnecessary Al film is lifted off together with the EB resist
[0045]
Table 1 shows device characteristics of the semiconductor device manufactured according to this embodiment. In Table 1, Example 1 applies n-AlGaAs as the
[0046]
[Table 1]
[0047]
As shown in Table 1, in the semiconductor device according to the present embodiment, the difference in channel conductance gm between the DC operation and the AC operation (1 GHz to 10 GHz) is several percent at most, whereas the conventional semiconductor In the device, it is about 17%. That is, by providing the
[0048]
As described above, according to the present embodiment, since the
[0049]
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. Components similar to those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 5 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0050]
FIG. 6 is a schematic sectional view showing the semiconductor device and the manufacturing method thereof according to the present embodiment.
[0051]
As shown in FIG. 6, the basic structure of the semiconductor device according to the present embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIG. The feature of the semiconductor device according to the present embodiment is that the
[0052]
As described in the first embodiment, the effect of forming the
[0053]
In order to enhance the effect of forming the
[0054]
By configuring the semiconductor device in this manner, it is possible to further reduce the influence of dry etching when forming the
[0055]
The semiconductor device manufacturing method according to the present embodiment is the same as the semiconductor device manufacturing method according to the first embodiment, except that the
[0056]
Table 2 shows device characteristics of the semiconductor device manufactured according to this embodiment. In Table 2, Example 4 applies n-AlGaAs as the
[0057]
[Table 2]
[0058]
As shown in Table 2, in the semiconductor device according to the present embodiment, the difference in channel conductance gm between the case of DC operation and the case of AC operation (1 GHz to 10 GHz) is several percent at most, whereas the conventional semiconductor In the device, it is about 17%. That is, by providing the
[0059]
As described above, according to the present embodiment, the
[0060]
[Third Embodiment]
A semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first and second embodiments shown in FIGS. 1 to 6 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0061]
FIG. 7 is a schematic sectional view showing the semiconductor device and the manufacturing method thereof according to the present embodiment.
[0062]
As shown in FIG. 7, the basic structure of the semiconductor device according to the present embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIG. The feature of the semiconductor device according to the present embodiment is that the
[0063]
As described in the first embodiment, it is considered that the effect of forming the
[0064]
In order to enhance the effect of forming the
[0065]
By configuring the semiconductor device in this manner, it is possible to further reduce the influence of dry etching when forming the
[0066]
The semiconductor device manufacturing method according to the present embodiment is the same as the semiconductor device manufacturing method according to the first embodiment except that a
[0067]
Thus, according to this embodiment, since the
[0068]
[Fourth Embodiment]
A semiconductor device and a manufacturing method thereof according to the fourth embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to third embodiments shown in FIGS. 1 to 7 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0069]
FIG. 8 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 9 to 11 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
[0070]
As shown in FIG. 8, the basic structure of the semiconductor device according to the present embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIG. The feature of the semiconductor device according to the present embodiment is that the
[0071]
As shown in the first to third embodiments, by providing the
[0072]
Therefore, by connecting the
[0073]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0074]
First, in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 2A and 2B, a
[0075]
Next, a
[0076]
Then, for example, SiCl Four The low-
[0077]
Next, the
[0078]
Next, an AuGe /
[0079]
Next, the AuGe /
[0080]
Next, for example, the
[0081]
By applying the method for forming the
[0082]
Thus, according to this embodiment, since the
[0083]
In the above embodiment, the case where the ohmic electrode is formed on the electron supply layer in the semiconductor device according to the first embodiment has been described. However, the present invention can be similarly applied to the semiconductor device according to the second and third embodiments. .
[0084]
In the above embodiment, the ohmic electrode is formed on the electron supply layer. However, as another method for reducing the contact resistance, silicon that is an n-type dopant may be ion-implanted into the ohmic electrode formation region. It is valid. In the semiconductor device according to the present embodiment, silicon may be ion-implanted into the ohmic electrode formation region.
[0085]
[Fifth Embodiment]
A semiconductor device and a manufacturing method thereof according to the fifth embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to fourth embodiments shown in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0086]
FIG. 12 is a schematic sectional view showing the structure of the semiconductor device according to the present embodiment. FIG. 13 is a process sectional view showing the method for manufacturing the semiconductor device according to the present embodiment.
[0087]
As shown in FIG. 12, the basic structure of the semiconductor device according to the present embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIG. The feature of the semiconductor device according to the present embodiment is that the
[0088]
As shown in the first to third embodiments, by providing the
[0089]
Therefore, the gate leak characteristic can be improved by removing the
[0090]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0091]
First, the
[0092]
Next, the
[0093]
Next, for example, a T-shaped
[0094]
Thus, the
[0095]
Thus, according to this embodiment, since the
[0096]
In the above embodiment, the case where the
[0097]
[Sixth Embodiment]
A semiconductor device and a manufacturing method thereof according to the sixth embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to fifth embodiments shown in FIGS. 1 to 13 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
[0098]
FIG. 14 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 15 to 17 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
[0099]
First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.
[0100]
A
[0101]
As described above, in the semiconductor device according to the present embodiment, the
[0102]
The semiconductor device according to the present embodiment will be described in detail along the manufacturing method.
[0103]
First, a
[0104]
Next, the
[0105]
Then, for example, SF 6 The
[0106]
Then, for example, SiCl Four The
[0107]
Then, for example, HF: H 2 O 2 The
[0108]
Next, for example, a T-shaped
[0109]
Table 3 shows device characteristics of the semiconductor device manufactured according to this embodiment. In Table 3, Example 7 shows the result when n-InGaP is applied as the
[0110]
[Table 3]
[0111]
As shown in Table 3, in the semiconductor device according to the present embodiment, the difference in channel conductance gm between the case of DC operation and the case of AC operation (1 GHz to 10 GHz) is several percent at most, whereas the conventional semiconductor In the device, it is about 17%. That is, by providing the
[0112]
As described above, according to the present embodiment, after the
[0113]
In the above embodiment, the case where the present invention is applied to the semiconductor device having the
[0114]
Further, as shown in the fourth embodiment, the
[0115]
【The invention's effect】
As described above, according to the present invention, the etching damage in the process of forming the recess region and the plasma damage in the process of forming the surface protective film can be reduced, so that the electron trap level in the
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 3 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 4 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 5 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a schematic cross-sectional view showing a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view showing a semiconductor device and a manufacturing method thereof according to a third embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view showing the structure of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 9 is a process cross-sectional view (No. 1) illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the invention;
FIG. 10 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention;
FIG. 11 is a process cross-sectional view (Part 3) illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention;
FIG. 12 is a schematic sectional view showing the structure of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 13 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
FIG. 14 is a schematic cross-sectional view showing the structure of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 15 is a process cross-sectional view (No. 1) illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the invention;
FIG. 16 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention;
FIG. 17 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention;
FIG. 18 is a schematic cross-sectional view showing the structure of a conventional semiconductor device.
FIG. 19 is a process cross-sectional view (part 1) illustrating the conventional method for manufacturing a semiconductor device;
FIG. 20 is a process cross-sectional view (part 2) illustrating the conventional method for manufacturing a semiconductor device;
[Explanation of symbols]
10 ... GaAs substrate
12 ... Buffer layer
14 ... Electronic travel layer
16 ... electron supply layer
18 ... Recessed surface layer
20 ... Low resistance layer
22 ... Inactive region
24 ... Ohmic electrode
26 ... Silicon nitride film
28 ... EB resist film
30 ... Recess area
32 ... Silicon nitride film
34 ... EB resist film
36. Photoresist film
38 ... Gate electrode
40. Photoresist film
42 ... AuGe / Au film
100 ... GaAs substrate
102 ... Buffer layer
104 ... Electronic travel layer
106 ... electron supply layer
108: Recessed area
110 ... low resistance layer
112 ... Surface protective film
114 ... Gate electrode
116: Ohmic electrode
Claims (5)
前記電子走行層上に形成され、n−AlGaAs、n−InGaP又はn−AlInGaPのいずれかからなる電子供給層と、
前記電子供給層上に形成され、InGaP、格子歪みを有するInGaP又はInPのいずれかからなるリセス表面層と、
前記リセス表面層上に形成され、前記リセス表面層に達するリセス領域が形成された低抵抗層と、
前記リセス領域内に形成され、前記リセス表面層を貫いて前記電子供給層に接するゲート電極とを有し、
前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層である
ことを特徴とする半導体装置。An electron transit layer formed on a semiconductor substrate;
An electron supply layer formed on the electron transit layer and made of either n-AlGaAs, n-InGaP, or n-AlInGaP;
A recess surface layer formed on the electron supply layer and made of either InGaP, InGaP having lattice distortion, or InP;
A low resistance layer formed on the recess surface layer and having a recess region reaching the recess surface layer;
The formed into recessed region, through said recess surface layer have a gate electrode in contact with the electron supply layer,
The recess surface layer is a layer that prevents the electron supply layer from being damaged when the low resistance layer is dry-etched to form the recess region, and is removed by wet etching. Semiconductor device.
前記電子走行層上に形成され、InGaP又はAlInGaPのいずれかからなる電子供給層と、
前記電子供給層に接して形成され、InGaAsよりなるリセス表面層と、
前記リセス表面層上に形成された低抵抗層と、
前記低抵抗層及び前記リセス表面層に形成され、前記電子供給層に達するリセス領域と、
前記リセス領域内の前記電子供給層上に形成されたゲート電極とを有し、
前記リセス表面層は、前記低抵抗層をドライエッチングして前記リセス領域を形成する際に前記電子供給層にダメージが入るのを防止し、ウェットエッチングにより除去される層である
ことを特徴とする半導体装置。An electron transit layer formed on a semiconductor substrate;
An electron supply layer formed on the electron transit layer and made of either InGaP or AlInGaP;
A recess surface layer made of InGaAs formed in contact with the electron supply layer;
A low resistance layer formed on the recess surface layer;
A recess region formed in the low resistance layer and the recess surface layer and reaching the electron supply layer;
Have a gate electrode formed on the electron supply layer in the recess region,
The recess surface layer is a layer that prevents the electron supply layer from being damaged when the low resistance layer is dry-etched to form the recess region, and is removed by wet etching. Semiconductor device.
ことを特徴とする請求項1又は2記載の半導体装置。The semiconductor device according to claim 1, further comprising an insulating film that covers the recess region.
前記電子走行層上に、n−AlGaAs、n−InGaP又はn−AlInGaPのいずれかからなる電子供給層を形成する工程と、
前記電子供給層上に、InGaP、格子歪みを有するInGaP又はInPのいずれかからなるリセス表面層を形成する工程と、
前記リセス表面層上に、低抵抗層を形成する工程と、
前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、
前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、
前記リセス領域内の露出した前記電子供給層上にゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming an electron transit layer on a semiconductor substrate;
Forming an electron supply layer made of either n-AlGaAs, n-InGaP or n-AlInGaP on the electron transit layer;
Forming a recess surface layer made of either InGaP, InGaP having lattice distortion, or InP on the electron supply layer;
Forming a low resistance layer on the recess surface layer;
Dry etching the low-resistance layer to form a recess region reaching the recess surface layer;
Removing the recess surface layer in the recess region by wet etching ;
Forming a gate electrode on the exposed electron supply layer in the recess region. A method for manufacturing a semiconductor device, comprising:
前記電子走行層上に、InGaP又はAlInGaPのいずれかからなる電子供給層を形成する工程と、
前記電子供給層に接して、InGaAsよりなるリセス表面層を形成する工程と、
前記リセス表面層上に、低抵抗層を形成する工程と、
前記低抵抗層をドライエッチングし、前記リセス表面層に達するリセス領域を形成する工程と、
前記リセス領域内の前記リセス表面層をウェットエッチングにより除去する工程と、
前記リセス領域内の前記電子供給層上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming an electron transit layer on a semiconductor substrate;
Forming an electron supply layer made of either InGaP or AlInGaP on the electron transit layer;
Forming a recess surface layer made of InGaAs in contact with the electron supply layer;
Forming a low resistance layer on the recess surface layer;
Dry etching the low-resistance layer to form a recess region reaching the recess surface layer;
Removing the recess surface layer in the recess region by wet etching;
And a step of forming a gate electrode on the electron supply layer in the recess region.
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