JP3746319B2

JP3746319B2 - Semiconductor memory device

Info

Publication number: JP3746319B2
Application number: JP29002595A
Authority: JP
Inventors: 直也渡邊; 勝己堂阪
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-11-08
Filing date: 1995-11-08
Publication date: 2006-02-15
Anticipated expiration: 2015-11-08
Also published as: JPH09134598A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、さらに詳しくは、通常動作モードおよびテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、汎用ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という。）の動作速度を高速化するため、ＤＲＡＭと高速スタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という。）を１チップに集積させた図１１に示されるキャッシュＤＲＡＭ（以下「ＣＤＲＡＭ」という。）や、複数バンク構成にしてチップ内部をインタリーブ方式で動作させるようにした図１２に示されるシンクロナスＤＲＡＭ（以下「ＳＤＲＡＭ」という。）が開発されるに至った。しかし、それらのＣＤＲＡＭやＳＤＲＡＭがデータ入出力中において、それぞれ、ＤＲＡＭとＳＲＡＭ間のデータの受渡しや、データ入出力をしていないバンクの動作（以下、これらのデータ受渡しやバンクの動作を「バックグラウンド動作」という。）を正常に行なっているか否かの確認は、従来、チップに針をあてて、対応する制御信号をモニタする必要があった。
【０００３】
【発明が解決しようとする課題】
しかし、アセンブリ後のチップでは、針をあてることができないため、バックグラウンド動作を制御する制御信号をモニタすることができず、アセンブリ後のチップにおいてバックグラウンド動作が正常に行なわれているか否かをテストし、あるいはバックグラウンド動作の不良解析をすることは困難であるという問題点を有していた。
【０００４】
この発明は上記のような問題点を解消するためになされたもので、その目的は、アセンブリ後のチップにおいてもバックグラウンド動作のテストや不良解析が可能な半導体記憶装置を提供することである。
【０００５】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、通常動作モードとテストモードとを有し、複数のメモリと、制御手段、出力手段を備える。制御手段は、複数のメモリに対応する複数の制御信号を生成して複数のメモリにそれぞれ供給するとともに、メモリのいずれかを選択し、その選択されたメモリからデータを読出すようにメモリを制御する。出力手段は、選択されたメモリからデータが読出されている最中に、テストモードではメモリのうち少なくとも制御手段によって選択されていないメモリに供給される制御信号を外部に出力する。
【０００６】
請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置であって、その出力手段がテストモードにおいてさらに、選択されたメモリに供給される制御信号をも外部に出力するものである。
【０００７】
請求項３に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置であって、複数の出力端子とデータ縮退手段とをさらに備える。出力手段はテストモードにおいて、選択されていないメモリに供給される制御信号を出力端子に供給するものである。また、データ縮退手段は、選択されたメモリから同時に読出された複数個のデータに基づき、そのデータの個数よりも少なく、かつ、出力端子の個数よりも少ない個数のデータを生成し、その生成したデータを複数の出力端子のうち対応する出力端子に供給する。
【０００８】
請求項４に係る半導体記憶装置は通常動作モードとテストモードとを有し、メモリと、メモリを制御する制御手段、複数の出力端子および出力手段を備える。ここで、出力端子は、通常動作モードにおいてはメモリからのデータを外部に出力する。また、出力手段は、通常動作モードにおいてメモリからのデータをそのまま複数の出力端子から外部に出力する一方、テストモードにおいてはメモリから同時に読出された複数個のデータに基づきそのデータの個数よりも少なく、かつ、出力端子の個数よりも少ない個数のデータを生成し、その生成されたデータとともに、制御手段からメモリに供給される制御信号をも複数の出力端子から外部に出力する。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１によるＣＤＲＡＭの全体構成を示すブロック図である。図１のように、このＣＤＲＡＭは、図１１に示される従来のＣＤＲＡＭの構成と同様に、ＤＲＡＭ２と、ＳＲＡＭ４と、ＤＲＡＭ２を制御するＤＲＡＭ制御回路８と、ＳＲＡＭ４を制御するＳＲＡＭ制御回路６と、ＳＲＡＭ４とＤＲＡＭ２との間でデータを転送するデータ転送バッファＤＴＢＷ，ＤＴＢＲと、入力信号が有効である場合にはデータバスを繋げるスイッチ回路１２，１６，１８，２２と、入出力端子１１と、入出力端子１１に接続された入出力バッファ１０とを備える。ＣＤＲＡＭはさらに、通常動作モード時にはリードデータ転送バッファＤＴＢＲまたはＳＲＡＭ４から読出されたデータをそのまま入出力バッファ１０を介して入出力端子１１に出力する一方、テストモード時には縮退させたデータと制御信号とを同時に入出力バッファ１０を介して入出力端子１１に出力する出力回路２４を備える。
【００１７】
ここで、出力回路２４の具体的構成の一例が図３に示される。図３の出力回路２４は、信号選択回路３２と論理積回路３３と排他的論理和回路３４からなる。この信号選択回路３２は、１個のＰチャネルＭＯＳトランジスタ３５と１個のＮチャネルＭＯＳトランジスタ３６から構成される。ここで、この出力回路２４の動作を説明する。まず通常動作モード時には、信号φｔｍとして“Ｌ”が出力回路２４へ入力されるが、これにより信号選択回路３２の中のＰチャネルＭＯＳトランジスタ３５のみがオンとなって、読出データバスと入出力バッファ１０が接続され、データがそのまま入出力バッファ１０へ出力される。また、このとき論理積回路３３の出力は、常に０となるので排他的論理和回路３４は、結果として読出データバスｒｂ０からのデータをそのままデータＤＱ０として入出力バッファ１０へ出力することになる。一方、テストモード時には、信号φｔｍとして“Ｈ”が出力回路２４へ入力され、これにより信号選択回路３２の中のＮチャネルＭＯＳトランジスタ３６のみがオンとなり制御信号が入出力バッファ１０へ出力される。また、このとき、論理積回路３３は、読出されたデータをそのまま出力することになるので、排他的論理和回路３４は各読出データバスｒｂ０〜ｒｂ１５を通して入力された１６ビットのデータがすべて一致すれば１ビットの０の信号を、一致しなければ同じく１ビットの１の信号を出力することになる。ここで、１６ビットのデータを１ビットに縮退することは、伝達する情報量を減少させることになるが、たとえば書込んだ１６ビットの０のデータが誤りなく０と出力されるか否かなど、少なくともデータ入出力が正常に行なわれているかどうかを確認できる点で意義がある。
【００１８】
一方、図１において、ライトデータ転送バッファＤＴＢＷは、ＳＲＡＭ４または入出力バッファ１０からのデータをＤＲＡＭへ転送し、リードデータ転送バッファＤＴＢＲはＤＲＡＭ２からのデータをＳＲＡＭ４または入出力バッファ１０へ転送する。また、ＳＲＡＭ制御回路６は、ＳＲＡＭ４からデータを入出力バッファ１０へ転送させるためのＳＲＡＭリード制御信号ＳＲ、または入出力バッファ１０からライトデータをＳＲＡＭ４へ転送させるためのＳＲＡＭライト制御信号ＳＷをＳＲＡＭ４へ供給する。さらにＳＲＡＭ制御回路６は、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷへデータを転送させるためのバッファライト転送制御信号ＢＷＴをスイッチ回路１２へ、リードデータ転送バッファＤＴＢＲからＳＲＡＭ４および入出力バッファ１０へデータを転送させるためのバッファリード転送＆リード制御信号ＢＲＴＲをリードデータ転送バッファＤＴＢＲおよびスイッチ回路２２へ、リードデータ転送バッファＤＴＢＲからＳＲＡＭ４へデータを転送させるためのバッファリード転送制御信号ＢＲＴをスイッチ回路２２へ、それぞれ供給する。
【００１９】
さらに、ＤＲＡＭ制御回路８は、ＤＲＡＭ２を活性化させるＤＲＡＭアクティブ制御信号ＡＣＴまたはＤＲＡＭ２をプリチャージさせるためのプリチャージ開始信号ＰＣＧをＤＲＡＭ２へ、ライトデータ転送バッファＤＴＢＷからＤＲＡＭ２へデータを転送させるためのＤＲＡＭライト転送制御信号ＤＷＴをスイッチ回路１６へ、ＤＲＡＭ２からリードデータ転送バッファＤＴＢＲへデータを転送させるためのＤＲＡＭリード転送制御信号ＤＲＴをスイッチ回路１８へ、それぞれ供給する。
【００２０】
次に、この発明の実施の形態１によるＣＤＲＡＭの動作を説明する。まず、通常動作モードの場合を図２のタイミング図において説明すると、図２のｔ１で図２（ｂ）に示されるアドレスステータス信号ＡＤＳ♯がアサートすることによりＣＤＲＡＭは外部アドレスを取込み、アクセスサイクルは開始する。図２（ｃ）に示される入力信号ＢＬＡＳＴ♯はデータ入出力の終わりを示す信号であり、図２（ｄ）に示される出力信号ＢＲＤＹ♯はデータを入出力する準備が完了したことを示す。ｔ１の１クロックの間でＣＤＲＡＭは入力アドレスがＳＲＡＭ４に対してキャッシュミスかヒットかまたはＤＲＡＭ２に対してページヒットかミスかであるかを判断する。図２ではキャッシュミスおよびページミスの場合であり、ｔ２でＤＲＡＭ制御回路８からＤＲＡＭ２へプリチャージ開始信号ＰＣＧが発生しＤＲＡＭ２のプリチャージが開始される。同時にＳＲＡＭ制御回路６からのバッファライト転送制御信号ＢＷＴがアクティブになり、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷにデータが転送され、ＳＲＡＭ４からＤＲＡＭ２へデータを転送するコピーバック動作が開始される。ｔ４でＤＲＡＭ制御回路８からのＤＲＡＭアクティブ制御信号ＡＣＴが出力され、ＤＲＡＭ２がアクティブ状態になる。ｔ５でＤＲＡＭ２のコラム系が動きだし、ＤＲＡＭリード転送制御信号ＤＲＴがスイッチ回路１８に供給されるとＤＲＡＭ２からリードデータ転送バッファＤＴＢＲへデータが転送される。リードデータ転送バッファＤＴＢＲへのデータ転送が完了したｔ７でＳＲＡＭ制御回路６からバッファリード転送＆リード制御信号ＢＲＴＲが発生されリードデータ転送バッファＤＴＢＲからＳＲＡＭ４へのデータ転送および、データの出力が行なわれる。同時にｔ７ではコピーバックのためにＤＲＡＭ２がプリチャージを開始する。さらにｔ８，ｔ９，ｔ１０でＳＲＡＭ制御回路６のＳＲＡＭリード制御信号ＳＲによりＳＲＡＭ４からデータを出力している間に、ＤＲＡＭ２はＤＲＡＭ制御回路８の制御信号によりｔ９でアクティブ状態になりｔ１０でライトデータ転送バッファＤＴＢＷのデータ（ＳＲＡＭからのデータ）をＤＲＡＭ２へ転送する。つまり、データ出力の間にＤＲＡＭ２へのコピーバックが完了する。このようにＣＤＲＡＭは通常動作においてＳＲＡＭリードのオペレーションのバックグラウンドでデータの転送やＤＲＡＭ２の読出しあるいは書込動作を行なっている。
【００２１】
一方、出力回路２４に“Ｈ”の信号φｔｍが入力されることによって生ずるテストモードにおいて、出力回路２４は、ＳＲＡＭ４またはＤＲＡＭ２から読出される１６ビットのデータを１ビットに縮退し、それを入出力バッファ１０を介して入出力端子１１にデータＤＱ０として出力する。そして同時に、出力端子１１へデータＤＱ１−１５として制御信号を外部に出力する。
【００２２】
以上のようにこの実施の形態１によれば、テストモード時に制御信号を出力端子から出力させることにより、データ入出力時にバックグラウンド動作可能な半導体記憶装置がアセンブリされた後においても、チップ内部のバックグラウンド動作をモニタすることが可能である。したがって、アセンブリ後のテストにおいて不良原因解析の効率が上がる。
【００２３】
なお、マイクロプロセッサの内部処理性能を外部から測定する技術は、「特開平４−２８０３２７」に開示されている。上記技術はマイクロプロセッサの命令解析手段の制御信号を外部データバス外の性能測定信号測定用外部回路に出力させるものである。すなわち、性能測定信号測定用の外部出力端子が必要になる。これに対し本発明は、半導体記憶装置に関し、半導体記憶装置の制御信号を出力することにより内部の各回路の動作をモニタするものである。さらに本発明はデータを縮退させて出力させることによって出力端子を余らせ、そこに制御信号を出力させるものであるため、余分の出力端子を設ける必要がないという効果を奏する。
【００２４】
［実施の形態２］
図４は、この発明の実施の形態２によるＳＤＲＡＭの全体構成を示すブロック図である。図４のようにこのＳＤＲＡＭは、図１２に示される２バンクを有する従来のＳＤＲＡＭの構成すなわち、バンクＢ０とバンクＢ１の２つのバンクと、バンクＢ０を制御するバンク制御回路４６と、バンクＢ１を制御するバンク制御回路４８と、入出力端子１１と、入出力バッファ１０とを備える。ＳＤＲＡＭはさらに、通常動作モード時には、バンクＢ０，Ｂ１からのそのままのデータを入出力バッファ１０に出力し、テストモード時には縮退させたデータと制御信号とを入出力バッファ１０に出力する出力回路２４を備える。ここで、出力回路２４の具体的構成としては、上記実施の形態１におけるものと同様な図３の構成が考えられる。
【００２５】
また、バンク制御回路４６，４８の各々は、バンクＢ０，Ｂ１から入出力バッファ１０へデータを転送させるリード信号ＲＥＡＤ、バンクを活性化させるバンクアクティブ信号ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳなどを対応するバンクＢ０，Ｂ１へ供給するものである。
【００２６】
次に、この発明の実施の形態２によるＳＤＲＡＭの動作を説明する。ここでまず、通常動作モードの場合を図５のタイミング図において説明する。図５はバースト長が８の書込動作のタイミング図を示すものであるが、システムクロック信号ＣＬＫの立上がりエッジで外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号、データなど）が取込まれる。アドレス信号は行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多重化されて与えられる。書込動作時において、ロウアドレスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活性状態の“Ｌ”にあればそのときのアドレス信号が行アドレス信号Ｘとして取込まれる。さらにクロック信号ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥがともに活性状態の“Ｌ”であれば、列アドレス信号Ｙが取込まれるとともに、そのときに与えられていたデータＤＱ０が最初の書込データとして取込まれる。プリチャージ動作は、クロック信号の立上がりエッジにおいて（／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝（“Ｌ”，“Ｈ”，“Ｌ”）であってかつ、バンクアドレスＢＡによりバンクを選択して開始される。図５では、バンクＢ０がデータを書込動作中（ｔ４〜ｔ１１）にバンクＢ１が活性化し（ｔ９）、バンクＢ１がデータを書込動作中（ｔ１２〜ｔ１９）にバンクＢ０がプリチャージを開始（ｔ１３）している。一方、内部信号ｉｎｔ／ＲＡＳ０，ｉｎｔ／ＲＡＳ１はそれぞれバンクＢ０とバンクＢ１のロウ系の制御信号でありバンクが活性状態（／ＲＡＳ＝“Ｌ”，／ＣＡＳ＝／ＷＥ＝“Ｈ”）になったときに内部信号ｉｎｔ／ＲＡＳが“Ｌ”にセットされ、プリチャージコマンド（／ＲＡＳ＝／ＷＥ＝“Ｌ”，／ＣＡＳ＝“Ｈ”）が入力したときに“Ｈ”にリセットされる。このように、ＳＤＲＡＭではあるバンクがデータを入出力中に、他のバンクは活性化やプリチャージなどの動作を行なう。
【００２７】
ここで、信号φｔｍとして“Ｌ”が出力回路２４に入力されたとき（通常動作モード時）にはデータＤＱ０−１５にはそれぞれに対応したリードバスのデータが出力される。
【００２８】
一方、テストモードにおいては、信号φｔｍとして出力回路２４に“Ｈ”が入力されることにより出力回路２４は実施の形態１の場合と同様に１６ビットのデータを１ビットに縮退してデータＤＱ０として出力し、制御信号をデータＤＱ１−１５として出力する。
【００２９】
なお、以上の説明は、２バンク構成のＳＤＲＡＭの例であるが、３バンク以上のＳＤＲＡＭでも本発明を適用することができる。
【００３０】
以上のようにこの実施の形態２によれば、テストモード時にそれぞれのバンクの制御信号を外部に出力することにより、データ入出力中においてデータ入出力をしていない他のバンクのバックグラウンド動作をモニタすることができる。したがって、この場合においてもアセンブリ後のテストにおいて不良原因解析の効率を上げることができる。
【００３１】
［実施の形態３］
図６は、この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。図６に示されるように、このＳＤＲＡＭはメモリ部５２とメモリ部５２内のビット線対を選択するコラムデコーダ５４とメモリ部５２内のワード線を選択するロウデコーダ５６とを備える。
【００３２】
このＳＤＲＡＭはまた、入力端子５９から入力された外部アドレス信号に応答してロウデコーダ５６にロウアドレス信号、コラムデコーダ５４にコラムアドレス信号、バーストアドレスカウンタ６６にバースト開始アドレス信号、内部アドレスカウンタデコーダ７２に内部アドレス信号をそれぞれ供給するアドレスバッファ５８と、バースト開始アドレス信号を受取って連続するデータのアドレスをコラムデコーダ５４などに出力するバーストアドレスカウンタ６６と、リフレッシュ信号ＲＥＦＥを受けてリフレッシュ用アドレス信号をロウデコーダ５６などに出力するリフレッシュカウンタ６８とを備える。
【００３３】
なお、バーストアドレスカウンタが受取るバースト開始アドレスと開始アドレス以降において内部でインクリメントされるバーストアドレスの関係についていくつかの例を示すと表１のようになる。
【００３４】
【表１】

【００３５】
一方、リフレッシュカウンタ６８は、リフレッシュサイクル時には外部から与えられるアドレスは無視し、リフレッシュカウンタ６８のアドレス信号をロウデコーダ５６に出力する。そして１行のリフレッシュが終了すると、リフレッシュカウンタ６８は次のアドレスに備えてカウントアップされる。
【００３６】
さらに、このＳＤＲＡＭは、アドレスバッファ５８からカウンタを指定するアドレス信号を受取り、対応するカウンタに付随するスイッチ回路７６を介してカウンタ値データバス７８へ内部アドレス信号を転送せしめる内部アドレスカウンタデコーダ７２と、メモリ部５２からのデータを出力バッファ６２へ出力する一方、コマンド入力端子７１に内部アドレス信号を出力端子６３から出力させるコマンドが入力された場合には、カウンタ値データバス７８から内部アドレス信号を出力端子６３に出力させる内部カウンタ出力制御回路７４と、クロック信号ＣＬＫをトリガにしてデータなどを出力させるクロックバッファ６４とを備える。ただし、上記内部カウンタ出力制御回路７４は、内部アドレス信号を出力端子６３から出力させるコマンドが入力されたとき、メモリ部５２からのデータを出力バッファ６２が出力中であれば、そのデータの出力完了後にカウンタ値データバス７８から内部アドレス信号を出力バッファ６２へ出力する。
【００３７】
図７はＳＤＲＡＭのリードオペレーションおよびオートリフレッシュのタイミング図である。この実施の形態では内部アドレスカウンタ値を出力するコマンドは（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝（“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”）および、バーストアドレスカウンタかリフレッシュカウンタを指定するアドレスである。図７において、リードサイクル中のｔ９にバーストアドレスカウンタ値を出力させるコマンドを入力することによって、ｔ１２にバーストアドレスカウンタ値Ｂａを出力している。さらにｔ１４で開始するリフレッシュサイクルにおいて、ｔ１６でリフレッシュカウンタ値を出力させるコマンドを入力することにより、ｔ１８でリフレッシュカウンタ値Ｒａを出力端子６３から出力している。
【００３８】
なお、以上においては内部アドレスカウンタが２個の場合を説明したが、本発明は内部アドレスカウンタが３個以上の半導体記憶装置にも当てはまり、上記３個以上の内部アドレス信号を各々出力することができる。
【００３９】
以上のように、この実施の形態３によれば、内部アドレス信号を出力させるコマンドおよび特定アドレスを入力することにより、内部アドレス信号を選択的に外部に出力でき、内部アドレスカウンタが正常に動作しているかをテストすることができる。また、さらに、この実施の形態３によれば、入出力を外部クロック６５に同期させていることから内部アドレス信号はクロック信号ＣＬＫをトリガにして出力され、かつその外部クロック６５からの次のクロック信号ＣＬＫをトリガとして出力を切ることができるため、内部アドレス信号を出力後に、改めてその出力を切るコマンドを入力する必要がない。
【００４０】
［実施の形態４］
図８は、この発明の実施の形態４によるＤＲＡＭの全体構成を示すブロック図である。図８のように、このＤＲＡＭは、メモリ部５２とメモリ部５２内のビット線対を選択するコラムデコーダ５４とメモリ部５２内のワード線を選択するロウデコーダ５６とを備える。
【００４１】
このＤＲＡＭは、またリフレッシュ信号を受けて内部アドレス信号を出力回路９４およびアドレスバッファ９２に供給するアドレスカウンタ９９と、外部アドレスまたは内部アドレス信号を受けてコラムデコーダ５４およびロウデコーダ５６へ内部アドレス信号を供給するアドレスバッファ９２と、出力端子６３と、出力バッファ６２と、通常動作モードにおいてはメモリ部５２から読出されたデータをそのまま出力バッファ６２へ出力する一方、テストモードにおいてはアドレスカウンタ９９から供給される内部アドレス信号が上記出力端子６３の個数より多い場合にはその出力端子６３の個数以下の個数ずつの信号に分割して、その分割した信号を順次出力バッファ６２を介して出力端子６３に出力する出力回路９４とを備える。
【００４２】
ここで、出力回路９４の具体的構成は図９に示される。図９のように出力回路９４は４つの分割出力回路９５から構成され、それぞれの分割出力回路９５は１つのＰチャネルＭＯＳトランジスタと２つのＮチャネルＭＯＳトランジスタからなる。ここで信号φｃｍとして“Ｌ”の信号が入力されるとＰチャネルＭＯＳトランジスタがオンになり、通常動作モードとして読出データバスと出力バッファ６２が接続されてメモリ部５２からデータがそのまま出力端子６３へ出力される。一方、信号φｃｍとして“Ｈ”の信号が入力されると、テストモードとなり、読出データバスと出力バッファ６２の接続がＰチャネルＭＯＳトランジスタがオフとなることによって閉ざされる。そしてこのとき信号φ１，φ２として“Ｈ”が順次入力されることによって、ＮチャネルＭＯＳトランジスタが順にオンとなり分割された内部信号が順次出力バッファ６２へ出力される。
【００４３】
以上の構成を有する本発明について、図８においては、４個の出力端子６３から８ビットの内部アドレス信号を出力させる例を示している。
【００４４】
次に、この具体的な例における本発明の動作を図１０のタイミング図を使って説明する。信号φｃｍ，φ１，φ２はそれぞれ図１０（ａ）に示されるクロック信号ＣＬＫによって制御されるが、図１０（ｂ）のように信号φｃｍが“Ｈ”となると、上記のようにテストモードとなる。そして図１０（ｃ）に示されるようにその後信号φ１が“Ｈ”となるとＮチャネルＭＯＳトランジスタ９７がオンになり、図１０（ｄ），（ｇ）のように内部信号ｉｎｔＡ０−３が出力バッファ６２へ出力される。そして図１０（ｅ）に示されるように信号φ１が“Ｈ”となった後信号φ２が“Ｈ”となることによって、ＮチャネルＭＯＳトランジスタ９８がオンとなり、図１０（ｆ），（ｇ）のように内部信号ｉｎｔＡ４−７が出力バッファ６２へ出力される。
【００４５】
以上のように、この実施の形態４によれば出力端子の個数以上の内部アドレス信号を外部に出力させることができる。なお、上記の例では制御信号を２分割した場合であるが、３分割以上をすることにより、多数からなる制御信号を外部に出力させることができる。
【００４６】
また、上記内部アドレス信号を次の内部アドレス信号がメモリ部５２に供給されるまでに、出力端子６３から出力することとすれば、メモリ部５２へ供給されている内部アドレス信号を同時に外部モニタできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＣＤＲＡＭの全体構成を示すブロック図である。
【図２】図１に示されたＣＤＲＡＭの通常動作モードにおける動作を示すタイミング図である。
【図３】図１中の出力回路の具体的な構成を示す回路図である。
【図４】この発明の実施の形態２によるＳＤＲＡＭの全体構成を示すブロック図である。
【図５】図４に示されたＳＤＲＡＭの通常動作モードにおける動作を示すタイミング図である。
【図６】この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。
【図７】図６に示されたＳＤＲＡＭの動作を示すタイミング図である。
【図８】この発明の実施の形態４によるＤＲＡＭの全体構成を示すブロック図である。
【図９】図８中の出力回路の具体的な構成を示す回路図である。
【図１０】図８に示されたＤＲＡＭのテストモードにおける動作を示すタイミング図である。
【図１１】従来のＣＤＲＡＭの全体構成を示すブロック図である。
【図１２】２バンクを有する従来のＳＤＲＡＭの全体構成を示すブロック図である。
【符号の説明】
２ＤＲＡＭ、４ＳＲＡＭ、６ＳＲＡＭ制御回路、８ＤＲＡＭ制御回路、１０入出力バッファ、１１入出力端子、１２，１６，１８，２２，７６スイッチ回路、ＤＴＢＷライトデータ転送バッファ、ＤＴＢＲリードデータ転送バッファ、２４，９４出力回路、３２信号選択回路、３３論理積回路、３４排他的論理和回路、３５，９６ＰチャネルＭＯＳトランジスタ、３６，９７，９８ＮチャネルＭＯＳトランジスタ、Ｂ０，Ｂ１バンク、４６，４８バンク制御回路、５２メモリ部、５４コラムデコーダ、５６ロウデコーダ、５８アドレスバッファ、５９入力端子、６０出力データアンプ、６２出力バッファ、６３出力端子、６４クロックバッファ、６６バーストアドレスカウンタ、６８リフレッシュカウンタ、７０コマンド入力バッファ、７１コマンド入力端子、７２内部アドレスカウンタデコーダ、７４内部カウンタ出力制御回路、７８カウンタ値データバス、９２アドレスバッファ、９５分割出力回路、９９アドレスカウンタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a normal operation mode and a test mode.
[0002]
[Prior art]
In recent years, in order to increase the operation speed of a general-purpose dynamic random access memory (hereinafter referred to as “DRAM”), a DRAM and a high-speed static random access memory (hereinafter referred to as “SRAM”) are integrated on one chip as shown in FIG. Cache DRAM (hereinafter referred to as “CDRAM”), and a synchronous DRAM (hereinafter referred to as “SDRAM”) shown in FIG. 12 having a plurality of banks configured to operate inside the chip in an interleaved manner. It came. However, while these CDRAMs and SDRAMs are in the process of data input / output, the data transfer between the DRAM and the SRAM and the operations of the banks that are not performing the data input / output (hereinafter these data transfer and bank operations are referred to as “back”. In order to confirm whether or not the "ground operation" is normally performed, it has been conventionally necessary to apply a needle to the chip and monitor the corresponding control signal.
[0003]
[Problems to be solved by the invention]
However, since a chip cannot be applied to the chip after assembly, the control signal for controlling the background operation cannot be monitored, and whether or not the background operation is normally performed in the chip after assembly. There is a problem that it is difficult to test or analyze a failure of the background operation.
[0004]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor memory device capable of background operation test and failure analysis even in a chip after assembly.
[0005]
[Means for Solving the Problems]
The semiconductor memory device according to claim 1 has a normal operation mode and a test mode, and includes a plurality of memories, a control unit, and an output unit. The control means generates a plurality of control signals corresponding to the plurality of memories and supplies them to the plurality of memories, respectively, selects one of the memories, and controls the memory so as to read data from the selected memory. To do. The output means outputs a control signal supplied to at least one of the memories not selected by the control means in the test mode while data is being read from the selected memory.
[0006]
A semiconductor memory device according to a second aspect is the semiconductor memory device according to the first aspect, wherein the output means further outputs a control signal supplied to the selected memory to the outside in the test mode. is there.
[0007]
A semiconductor memory device according to a third aspect is the semiconductor memory device according to the first or second aspect, further comprising a plurality of output terminals and data degeneration means. The output means supplies a control signal supplied to an unselected memory to the output terminal in the test mode. Further, the data degeneration means generates a number of data less than the number of data and less than the number of output terminals based on a plurality of data simultaneously read from the selected memory, and the generated data Data is supplied to a corresponding output terminal among the plurality of output terminals.
[0008]
A semiconductor memory device according to a fourth aspect has a normal operation mode and a test mode, and includes a memory, a control means for controlling the memory, a plurality of output terminals, and an output means. Here, the output terminal outputs data from the memory to the outside in the normal operation mode. In the normal operation mode, the output means outputs data from the memory as it is to the outside from a plurality of output terminals, while in the test mode, the output means is less than the number of data based on the plurality of data read simultaneously from the memory. In addition, a smaller number of data than the number of output terminals is generated, and together with the generated data, a control signal supplied from the control means to the memory is also output to the outside from the plurality of output terminals.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
[0016]
[Embodiment 1]
FIG. 1 is a block diagram showing the overall configuration of a CDRAM according to Embodiment 1 of the present invention. As shown in FIG. 1, this CDRAM has a DRAM 2, SRAM 4, a DRAM control circuit 8 for controlling the DRAM 2, an SRAM control circuit 6 for controlling the SRAM 4, like the conventional CDRAM shown in FIG. Data transfer buffers DTBW and DTBR for transferring data between the SRAM 4 and the DRAM 2,

switch circuits

12, 16, 18 and 22 for connecting the data bus when the input signal is valid, an input / output terminal 11, and an input And an input / output buffer 10 connected to the output terminal 11. The CDRAM further outputs the data read from the read data transfer buffer DTBR or the SRAM 4 in the normal operation mode to the input / output terminal 11 through the input / output buffer 10 as it is, while in the test mode, the degenerated data and the control signal are output. At the same time, an output circuit 24 for outputting to the input / output terminal 11 via the input / output buffer 10 is provided.
[0017]
Here, an example of a specific configuration of the output circuit 24 is shown in FIG. The output circuit 24 shown in FIG. 3 includes a signal selection circuit 32, an AND circuit 33, and an exclusive OR circuit 34. The signal selection circuit 32 includes one P channel MOS transistor 35 and one N channel MOS transistor 36. Here, the operation of the output circuit 24 will be described. First, in the normal operation mode, “L” is input to the output circuit 24 as the signal φtm. As a result, only the P channel MOS transistor 35 in the signal selection circuit 32 is turned on. 10 is connected, and the data is output to the input / output buffer 10 as it is. At this time, since the output of the AND circuit 33 is always 0, the exclusive OR circuit 34 outputs the data from the read data bus rb0 as it is to the input / output buffer 10 as the data DQ0. On the other hand, in the test mode, “H” is input as the signal φtm to the output circuit 24, whereby only the N-channel MOS transistor 36 in the signal selection circuit 32 is turned on and a control signal is output to the input / output buffer 10. At this time, the logical product circuit 33 outputs the read data as it is, so that the exclusive logical sum circuit 34 matches all the 16-bit data input through the read data buses rb0 to rb15. For example, a 1-bit 0 signal is output, and if they do not match, a 1-bit 1 signal is output. Here, reducing 16-bit data to 1 bit reduces the amount of information to be transmitted. For example, whether or not the written 16-bit 0 data is output as 0 without error. This is significant in that it can confirm at least whether data input / output is normally performed.
[0018]
On the other hand, in FIG. 1, a write data transfer buffer DTBW transfers data from the SRAM 4 or the input / output buffer 10 to the DRAM, and a read data transfer buffer DTBR transfers data from the DRAM 2 to the SRAM 4 or the input / output buffer 10. The SRAM control circuit 6 also supplies to the SRAM 4 an SRAM read control signal SR for transferring data from the SRAM 4 to the input / output buffer 10 or an SRAM write control signal SW for transferring write data from the input / output buffer 10 to the SRAM 4. Supply. Further, the SRAM control circuit 6 transfers a buffer write transfer control signal BWT for transferring data from the SRAM 4 to the write data transfer buffer DTBW to the switch circuit 12, and transfers data from the read data transfer buffer DTBR to the SRAM 4 and the input / output buffer 10. Buffer read transfer & read control signal BRTR is supplied to read data transfer buffer DTBR and switch circuit 22, and buffer read transfer control signal BRT for transferring data from read data transfer buffer DTBR to SRAM 4 is supplied to switch circuit 22, respectively. To do.
[0019]
Further, the DRAM control circuit 8 activates the DRAM active control signal ACT for activating the DRAM 2 or a precharge start signal PCG for precharging the DRAM 2 to the DRAM 2 and a DRAM for transferring data from the write data transfer buffer DTBW to the DRAM 2. A write transfer control signal DWT is supplied to the switch circuit 16, and a DRAM read transfer control signal DRT for transferring data from the DRAM 2 to the read data transfer buffer DTBR is supplied to the switch circuit 18, respectively.
[0020]
Next, the operation of the CDRAM according to the first embodiment of the present invention will be described. First, the case of the normal operation mode will be described with reference to the timing chart of FIG. 2. When the address status signal ADS # shown in FIG. 2B is asserted at t1 in FIG. 2, the CDRAM takes in the external address, and the access cycle is Start. An input signal BLAST # shown in FIG. 2C is a signal indicating the end of data input / output, and an output signal BRDY # shown in FIG. 2D indicates that preparation for inputting / outputting data is completed. During one clock of t1, the CDRAM determines whether the input address is a cache miss or hit for the SRAM 4 or a page hit or miss for the DRAM 2. FIG. 2 shows a case of a cache miss and a page miss. At t2, a precharge start signal PCG is generated from the DRAM control circuit 8 to the DRAM 2, and the precharge of the DRAM 2 is started. At the same time, the buffer write transfer control signal BWT from the SRAM control circuit 6 becomes active, data is transferred from the SRAM 4 to the write data transfer buffer DTBW, and a copy back operation for transferring data from the SRAM 4 to the DRAM 2 is started. At t4, the DRAM active control signal ACT is output from the DRAM control circuit 8, and the DRAM 2 becomes active. At t5, the column system of the DRAM 2 starts to operate, and when the DRAM read transfer control signal DRT is supplied to the switch circuit 18, data is transferred from the DRAM 2 to the read data transfer buffer DTBR. At t7 when the data transfer to the read data transfer buffer DTBR is completed, a buffer read transfer & read control signal BRTR is generated from the SRAM control circuit 6, and data transfer from the read data transfer buffer DTBR to the SRAM 4 and data output are performed. At the same time, at t7, the DRAM 2 starts precharging for copyback. Further, while data is output from the SRAM 4 by the SRAM read control signal SR of the SRAM control circuit 6 at t8, t9, t10, the DRAM 2 becomes active at t9 by the control signal of the DRAM control circuit 8, and write data is transferred at t10. Data in the buffer DTBW (data from the SRAM) is transferred to the DRAM 2. That is, copy back to the DRAM 2 is completed during data output. As described above, the CDRAM performs data transfer and read / write operation of the DRAM 2 in the background of the SRAM read operation in the normal operation.
[0021]
On the other hand, in the test mode generated by inputting “H” signal φtm to output circuit 24, output circuit 24 degenerates 16-bit data read from SRAM 4 or DRAM 2 to 1 bit, and inputs / outputs it. Data DQ0 is output to the input / output terminal 11 via the buffer 10. At the same time, a control signal is output to the output terminal 11 as data DQ1-15.
[0022]
As described above, according to the first embodiment, the control signal is output from the output terminal in the test mode, so that even after the semiconductor memory device capable of operating in the background at the time of data input / output is assembled, It is possible to monitor background activity. Therefore, the efficiency of failure cause analysis is increased in the post-assembly test.
[0023]
A technique for measuring the internal processing performance of the microprocessor from the outside is disclosed in Japanese Patent Laid-Open No. 4-280327. In the above technique, the control signal of the instruction analyzing means of the microprocessor is outputted to the external circuit for measuring the performance measurement signal outside the external data bus. That is, an external output terminal for performance measurement signal measurement is required. On the other hand, the present invention relates to a semiconductor memory device, and monitors the operation of each internal circuit by outputting a control signal of the semiconductor memory device. Furthermore, since the present invention is to output the control signal by leaving the output terminal by degenerating and outputting the data, there is an effect that it is not necessary to provide an extra output terminal.
[0024]
[Embodiment 2]
FIG. 4 is a block diagram showing the overall structure of the SDRAM according to the second embodiment of the present invention. As shown in FIG. 4, this SDRAM has the structure of the conventional SDRAM having two banks shown in FIG. 12, that is, two banks B0 and B1, a bank control circuit 46 for controlling the bank B0, and a bank B1. A bank control circuit 48 to be controlled, an input / output terminal 11, and an input / output buffer 10 are provided. The SDRAM further outputs an output circuit 24 that outputs the data as they are from the banks B0 and B1 to the input / output buffer 10 in the normal operation mode, and outputs the degenerated data and the control signal to the input / output buffer 10 in the test mode. Prepare. Here, as a specific configuration of the output circuit 24, the configuration of FIG. 3 similar to that in the first embodiment may be considered.
[0025]
Each of the

bank control circuits

46 and 48 corresponds to a read signal READ for transferring data from the banks B0 and B1 to the input / output buffer 10, a bank active signal ACT for activating the bank, a row address strobe signal / RAS, and the like. The data is supplied to the banks B0 and B1.
[0026]
Next, the operation of the SDRAM according to the second embodiment of the present invention will be described. First, the case of the normal operation mode will be described with reference to the timing chart of FIG. FIG. 5 shows a timing diagram of a write operation with a burst length of 8, but external control signals (row address strobe signal / RAS, column address strobe signal / CAS, address) at the rising edge of system clock signal CLK. Signal, data, etc.). The address signal is given by multiplexing the row address signal X and the column address signal Y in a time division manner. In the write operation, if row address strobe signal / RAS is in the active state "L" at the rising edge of clock signal CLK, the address signal at that time is taken in as row address signal X. Further, if column address strobe signal / CAS and write enable / WE are both "L" in the active state at the rising edge of clock signal CLK, column address signal Y is taken in and data DQ0 given at that time is applied. Is taken as the first write data. The precharge operation starts at the rising edge of the clock signal with (/ RAS, / CAS, / WE) = (“L”, “H”, “L”) and a bank selected by the bank address BA. Is done. In FIG. 5, bank B1 is activated (t9) while bank B0 is writing data (t4 to t11), and bank B0 starts precharging while bank B1 is writing data (t12 to t19). (T13). On the other hand, the internal signals int / RAS0 and int / RAS1 are row-related control signals for the banks B0 and B1, respectively, and the banks are activated (/ RAS = “L”, / CAS = / WE = “H”). The internal signal int / RAS is set to “L” at this time, and is reset to “H” when a precharge command (/ RAS = / WE = “L”, / CAS = “H”) is input. As described above, in a SDRAM, while a certain bank is inputting / outputting data, other banks perform operations such as activation and precharge.
[0027]
Here, when “L” is input as the signal φtm to the output circuit 24 (in the normal operation mode), the corresponding data on the read bus is output as the data DQ0-15.
[0028]
On the other hand, in the test mode, when “H” is input as the signal φtm to the output circuit 24, the output circuit 24 degenerates 16-bit data to 1 bit as data DQ0 as in the first embodiment. The control signal is output as data DQ1-15.
[0029]
Although the above description is an example of an SDRAM having a two-bank configuration, the present invention can be applied to an SDRAM having three or more banks.
[0030]
As described above, according to the second embodiment, by outputting the control signals of the respective banks to the outside in the test mode, the background operation of other banks that are not performing data input / output during the data input / output can be performed. Can be monitored. Accordingly, even in this case, the efficiency of failure cause analysis can be increased in the test after assembly.
[0031]
[Embodiment 3]
FIG. 6 is a block diagram showing the overall structure of the SDRAM according to the third embodiment of the present invention. As shown in FIG. 6, the SDRAM includes a memory unit 52, a column decoder 54 that selects a bit line pair in the memory unit 52, and a row decoder 56 that selects a word line in the memory unit 52.
[0032]
This SDRAM also responds to an external address signal input from the input terminal 59, a row address signal to the row decoder 56, a column address signal to the column decoder 54, a burst start address signal to the burst address counter 66, and an internal address counter decoder 72. An address buffer 58 for supplying an internal address signal to each of them, a burst address counter 66 for receiving a burst start address signal and outputting a continuous data address to the column decoder 54, etc., and a refresh address signal for receiving a refresh signal REFE. And a refresh counter 68 for outputting to the row decoder 56 and the like.
[0033]
Table 1 shows the relationship between the burst start address received by the burst address counter and the burst address incremented internally after the start address.
[0034]
[Table 1]

[0035]
On the other hand, the refresh counter 68 ignores an externally applied address during the refresh cycle, and outputs the address signal of the refresh counter 68 to the row decoder 56. When the refresh of one row is completed, the refresh counter 68 is counted up for the next address.
[0036]
The SDRAM further receives an address signal designating a counter from the address buffer 58 and transfers an internal address signal to the counter value data bus 78 via a switch circuit 76 associated with the corresponding counter. When the data from the memory unit 52 is output to the output buffer 62 and the command for outputting the internal address signal from the output terminal 63 is input to the command input terminal 71, the internal address signal is output from the counter value data bus 78. An internal counter output control circuit 74 to be output to the terminal 63 and a clock buffer 64 to output data and the like using the clock signal CLK as a trigger are provided. However, when the command for outputting the internal address signal from the output terminal 63 is input, the internal counter output control circuit 74 completes outputting the data if the output buffer 62 is outputting data from the memory unit 52. Later, an internal address signal is output from the counter value data bus 78 to the output buffer 62.
[0037]
FIG. 7 is a timing diagram of SDRAM read operation and auto-refresh. In this embodiment, the command for outputting the internal address counter value is (/ CS, / RAS, / CAS, / WE) = (“L”, “H”, “H”, “L”) and the burst address counter Or an address for designating a refresh counter. In FIG. 7, by inputting a command for outputting a burst address counter value at t9 in the read cycle, the burst address counter value Ba is output at t12. Further, in a refresh cycle starting at t14, a refresh counter value Ra is output from the output terminal 63 at t18 by inputting a command for outputting a refresh counter value at t16.
[0038]
Although the case where there are two internal address counters has been described above, the present invention is applicable to a semiconductor memory device having three or more internal address counters, and each of the three or more internal address signals can be output. it can.
[0039]
As described above, according to the third embodiment, by inputting a command for outputting an internal address signal and a specific address, the internal address signal can be selectively output to the outside, and the internal address counter operates normally. Can be tested. Further, according to the third embodiment, since the input / output is synchronized with the external clock 65, the internal address signal is output using the clock signal CLK as a trigger, and the next clock from the external clock 65 is output. Since the output can be turned off using the signal CLK as a trigger, there is no need to input a command to turn off the output again after outputting the internal address signal.
[0040]
[Embodiment 4]
FIG. 8 is a block diagram showing an overall configuration of a DRAM according to the fourth embodiment of the present invention. As shown in FIG. 8, the DRAM includes a memory unit 52, a column decoder 54 that selects a bit line pair in the memory unit 52, and a row decoder 56 that selects a word line in the memory unit 52.
[0041]
This DRAM also receives an internal address signal to output circuit 94 and address buffer 92 in response to a refresh signal, and an internal address signal to column decoder 54 and row decoder 56 in response to an external address or internal address signal. The address buffer 92 to be supplied, the output terminal 63, the output buffer 62, and the data read from the memory unit 52 in the normal operation mode are directly output to the output buffer 62, while being supplied from the address counter 99 in the test mode. When the number of internal address signals to be output is larger than the number of output terminals 63, it is divided into signals equal to or less than the number of output terminals 63, and the divided signals are sequentially output to the output terminal 63 via the output buffer 62. Output circuit 94.
[0042]
Here, a specific configuration of the output circuit 94 is shown in FIG. As shown in FIG. 9, the output circuit 94 includes four divided output circuits 95. Each divided output circuit 95 includes one P-channel MOS transistor and two N-channel MOS transistors. Here, when an “L” signal is input as signal φcm, the P-channel MOS transistor is turned on, the read data bus and output buffer 62 are connected as a normal operation mode, and the data from memory unit 52 is directly output to output terminal 63. Is output. On the other hand, when a signal “H” is input as signal φcm, the test mode is entered, and the connection between the read data bus and output buffer 62 is closed by turning off the P-channel MOS transistor. At this time, “H” is sequentially input as the signals φ 1 and φ 2, whereby the N-channel MOS transistors are sequentially turned on and the divided internal signals are sequentially output to the output buffer 62.
[0043]
For the present invention having the above-described configuration, FIG. 8 shows an example in which 8-bit internal address signals are output from four output terminals 63.
[0044]
Next, the operation of the present invention in this specific example will be described with reference to the timing chart of FIG. The signals φcm, φ1, and φ2 are respectively controlled by the clock signal CLK shown in FIG. 10A. When the signal φcm becomes “H” as shown in FIG. 10B, the test mode is set as described above. . Then, as shown in FIG. 10C, when the signal φ1 subsequently becomes “H”, the N-channel MOS transistor 97 is turned on, and the internal signal intA0-3 is output to the output buffer as shown in FIGS. 10D and 10G. 62 is output. Then, as shown in FIG. 10E, the signal φ2 becomes “H” after the signal φ1 becomes “H”, whereby the N-channel MOS transistor 98 is turned on, and FIGS. 10F and 10G are turned on. Thus, the internal signal intA4-7 is output to the output buffer 62.
[0045]
As described above, according to the fourth embodiment, internal address signals equal to or more than the number of output terminals can be output to the outside. In the above example, the control signal is divided into two, but by dividing into three or more, a large number of control signals can be output to the outside.
[0046]
If the internal address signal is output from the output terminal 63 before the next internal address signal is supplied to the memory unit 52, the internal address signal supplied to the memory unit 52 can be externally monitored simultaneously. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a CDRAM according to a first embodiment of the present invention.
FIG. 2 is a timing diagram showing an operation in a normal operation mode of the CDRAM shown in FIG. 1;
FIG. 3 is a circuit diagram showing a specific configuration of the output circuit in FIG. 1;
FIG. 4 is a block diagram showing an overall configuration of an SDRAM according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing an operation in the normal operation mode of the SDRAM shown in FIG. 4;
FIG. 6 is a block diagram showing an overall configuration of an SDRAM according to a third embodiment of the present invention.
FIG. 7 is a timing diagram showing an operation of the SDRAM shown in FIG. 6;
FIG. 8 is a block diagram showing an overall configuration of a DRAM according to a fourth embodiment of the present invention.
9 is a circuit diagram showing a specific configuration of the output circuit in FIG. 8. FIG.
FIG. 10 is a timing chart showing an operation in a test mode of the DRAM shown in FIG. 8;
FIG. 11 is a block diagram showing an overall configuration of a conventional CDRAM.
FIG. 12 is a block diagram showing an overall configuration of a conventional SDRAM having two banks.
[Explanation of symbols]
2 DRAM, 4 SRAM, 6 SRAM control circuit, 8 DRAM control circuit, 10 input / output buffer, 11 input / output terminal, 12, 16, 18, 22, 76 switch circuit, DTBW write data transfer buffer, DTBR read data transfer buffer, 24, 94 output circuit, 32 signal selection circuit, 33 AND circuit, 34 exclusive OR circuit, 35, 96 P channel MOS transistor, 36, 97, 98 N channel MOS transistor, B0, B1 bank, 46, 48 bank Control circuit, 52 memory section, 54 column decoder, 56 row decoder, 58 address buffer, 59 input terminal, 60 output data amplifier, 62 output buffer, 63 output terminal, 64 clock buffer, 66 burst address counter, 68 refresh counter, 70 command Input buffer, 71 command input terminal, 72 internal address counter decoder, 74 internal counter output control circuit, 78 counter value data bus, 92 address buffer, 95 divided output circuit, 99 address counter.

Claims

A semiconductor memory device having a normal operation mode and a test mode,
Multiple memories,
A plurality of control signals corresponding to the plurality of memories are generated and supplied to the plurality of memories, respectively, and one of the memories is selected, and the memory is controlled to read data from the selected memory Control means to
Output means for outputting a control signal supplied to at least one of the memories not selected by the control means in the test mode while data is being read from the selected memory. Semiconductor memory device.

The semiconductor memory device according to claim 1, wherein the output unit further outputs a control signal supplied to the selected memory to the outside in the test mode.

Multiple output terminals,
In the test mode, based on a plurality of data simultaneously read from the selected memory, the number of data less than the number of data and less than the number of the output terminals is generated, and the generation Data reduction means for supplying the data to the corresponding output terminal among the plurality of output terminals,
3. The semiconductor memory device according to claim 1, wherein the output means supplies a control signal supplied to the unselected memory in the test mode to an output terminal other than the corresponding output terminal.

A semiconductor memory device having a normal operation mode and a test mode,
Memory,
Control means for controlling the memory;
A plurality of output terminals for outputting data from the memory to the outside in the normal operation mode;
In the normal operation mode, the data from the memory is output to the outside as it is from the plurality of output terminals, whereas in the test mode, the number of data is smaller than the number of data based on the plurality of data simultaneously read from the memory, And output means for generating a smaller number of data than the number of the output terminals, and outputting the generated data together with the generated data from the control means to the memory from the plurality of output terminals A semiconductor memory device comprising: