JP3732462B2

JP3732462B2 - Integrated circuit inspection method and inspection apparatus

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Publication number: JP3732462B2
Application number: JP2002165156A
Authority: JP
Inventors: 重和田中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-06-06
Filing date: 2002-06-06
Publication date: 2006-01-05
Anticipated expiration: 2022-06-06
Also published as: JP2004015366A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路（位相同期ループ回路）を構成する集積回路の検査方法および検査装置に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路特性の重要なファクターのひとつであるＰＬＬロック時間の、テスターでの計測の要求が高まっている。
【０００３】
図８は従来例における集積回路の検査装置の一例を示すものである。図８において、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ（電圧制御発振器）、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路、１０はＤＣ電圧計、１１は記憶手段、１２は演算手段、１３は判定手段である。
【０００４】
基準信号１は、集積回路２内の位相比較器３に供給している。同時に、位相比較器３には、ＶＣＯ４の出力をプリスケーラ５にて分周した信号が入力され、基準信号１との位相差を検出し、チャージポンプ６を通して位相差を補正するためのパルス信号を出力し、次段のループフィルタ７にてＤＣ電圧に変換される。このＤＣ電圧は、ＶＣＯ４の発振周波数を制御するチューニング電圧としてＶＣＯ４に供給される。一方、シリアルデータライン８より、ＰＬＬの周波数選局のためのデータ（以下「選局データ」という）を、シリアル／パラレル変換回路９を通してプリスケーラ５に供給し、選局データに応じて分周比がプリスケーラ５に設定される。このようにしてＰＬＬ回路は常に希望する周波数に発振するように動作する。
【０００５】
上記の構成のＰＬＬ回路に、ループフィルタ７の出力をＤＣ電圧計１０に接続し、ＤＣ電圧計１０の測定結果を記憶する記憶手段１１と、測定結果から演算および判定をおこなう演算手段１２および判定手段１３を有する検査装置を構成している。
【０００６】
上記の構成において、シリアルデータライン８より希望の周波数設定のための選局データを集積回路２に供給すると、プリスケーラ５に選局データに基づいた分周比が設定され、ＰＬＬの選局動作が開始される。ＰＬＬの選局動作開始からある時間経過後のループフィルタ７出力の電圧をＤＣ電圧計１０にて測定し、測定結果を記憶手段１１に記憶し、このときの測定結果をＶ１とする。更に時間をおいてＰＬＬが完全にロックするべき時点（規定時刻）のプリスケーラ７出力のＤＣ電圧をＤＣ電圧計１０にて同様に測定し、このときの測定結果をＶ２とする。測定結果Ｖ１とＶ２を記憶手段１１より呼び出し、その電圧差を演算手段１２にて演算し、その電圧差が規格範囲内か否かを判定手段１３にて判定する。この判定手段１３により電圧差が規格範囲内であると判定されることは、ＰＬＬが規定の時間内にロックしていることであり、規格範囲内でないと判定されることは、ＰＬＬが規定の時間内にロックしていないことを意味する。以上のように、ＰＬＬが規定の時間内にロックしているか否かを検査していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、ＰＬＬのループフィルタ７出力の電圧をＤＣ電圧計１０で測定するというもので、ループフィルタ７出力に電圧測定のための回路を設けることで、ループフィルタ７出力に余分な回路を付加することにより、本来の状態でのＰＬＬの応答特性とに差が生じるために正規のＰＬＬ応答の測定とはならないという課題があった。
【０００８】
且つ上記従来の構成では、ＰＬＬが周波数選局動作を開始してからある時間を経過後のループフィルタ７出力の電圧値と、ＰＬＬが完全にロックするべき時点（規定時刻）のループフィルタ７出力の電圧値との差をもって合否判定するもので、ＰＬＬが規定の時間内にロックしているか否かを判定しているが、実際のロック時間の測定まではできないという課題があった。
【０００９】
本発明は、この課題を解決するもので、ＰＬＬの応答特性に影響を及ぼすことなく、ＰＬＬロックアップ時間の測定を可能とする集積回路の検査方法および検査装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯ（電圧制御発振器）と、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を、規格範囲内になるまでｍの値を更新しながら順次求める第４の処理とを含み、第４の処理で求めた差が規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１１】
この請求項１によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。したがって、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００１２】
請求項２記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を、第１の規格範囲内になるまでｍの値を更新しながら順次求める第４の処理と、第４の処理で求めた差が第１の規格範囲内になったクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第５の処理とを含み、第５の処理で求めた差が第２の規格範囲内になるまで第４の処理と第５の処理とを繰り返し、第５の処理で求めた差が第２の規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１３】
この請求項２によれば、請求項１と同様の効果に加え、ＶＣＯの出力周波数と希望周波数との差を求め、その差が規格範囲内となることを確認しているため、ＰＬＬ回路が希望周波数にロックしていることの正確さを向上することができる。
【００１４】
請求項３記載の集積回路の検査方法は、請求項１または２記載の集積回路の検査方法において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出する処理を有することを特徴とする。
【００１５】
このように、ＰＬＬ回路のロックアップの実時間を算出できる。
【００１６】
請求項４記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、記憶手段に記憶されたクロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める演算手段と、演算手段により求めた差が規格範囲内であるか否かを判定する判定手段とを設け、判定手段により規格範囲内でないと判定されたときには、ｍの値を更新して演算手段からの処理を繰り返し、判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１７】
この請求項４によれば、請求項１の検査方法を実施でき、同様の効果が得られる。
【００１８】
請求項５記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を求める第１の演算手段と、第１の演算手段により求めた差が第１の規格範囲内であるか否かを判定する第１の判定手段と、第１の判定手段により第１の規格範囲内であると判定されたときに、そのときのクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第２の演算手段と、第２の演算手段により求めた差が第２の規格範囲内であるか否かを判定する第２の判定手段とを設け、第１の判定手段により第１の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により第２の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１９】
この請求項５によれば、請求項２の検査方法を実施でき、同様の効果が得られる。
【００２０】
請求項６記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、プリスケーラに希望周波数のデータ信号とともに供給される他の信号をフリップフロップにも入力し、フリップフロップは他の信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２１】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２２】
請求項７記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、集積回路内に、プリスケーラに供給される前の希望周波数のデータ信号をラッチし、トリガー信号が入力されることによりラッチした希望周波数のデータ信号をプリスケーラに供給するラッチ手段を設け、トリガー信号をフリップフロップにも入力し、フリップフロップはトリガー信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２３】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２４】
請求項８記載の集積回路の検査装置は、請求項４，５，６または７記載の集積回路の検査装置において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出して出力する手段を設けたことを特徴とする。
【００２５】
これにより、ＰＬＬ回路のロックアップの実時間を算出して出力できる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の集積回路の検査方法および検査装置について説明する。
【００２７】
（第１の実施の形態）
図１は第１の実施の形態における集積回路の検査装置の図を示すものである。図１において、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ（周波数カウンター）、１８はカウンターＢ（クロックカウンター）、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。
【００２８】
図２に、第１の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図２において、１ａはシリアルデータ（選局データ）、１−１はシリアルクロック、１−２はＤＡＴＡ、１−３は認識信号、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性である。
【００２９】
なお、認識信号１−３は、シリアルデータが３線式の場合はストローブ信号、あるいはイネーブル信号を認識信号として使用している。また、シリアルデータが２線式あるいは３線式の場合においても、シリアルデータに対応させた信号を設けて、認識信号として使用することもできる。
【００３０】
上記の構成において、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されて、プリスケーラ５に入力され、プリスケーラ５に選局データにもとづいた分周比が設定され、ＰＬＬの選局動作が開始される。また、シリアルデータライン８のひとつのラインには選局データと同時に送出する認識信号１−３のラインを設け、認識信号１−３を集積回路２に供給すると同時に認識信号１−３をフリップフロップ１４にも供給し、認識信号１−３のタイミングでフリップフロップ１４出力を“Ｈ”（ハイレベル）にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、認識信号１−３のタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３１】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。なお、カウンターＡ１７は、ＶＣＯ４の出力周波数を、クロック信号の立ち上がり（または立ち下がり）ごとに順次測定する周波数カウンターである。
【００３２】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００３３】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００３４】
以上のように本実施の形態によれば、集積回路２にＰＬＬ選局のための選局データが供給され、ＰＬＬが選局動作を開始（ロックアップ動作を開始）したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００３５】
（第２の実施の形態）
図３は第２の実施の形態における集積回路の検査装置の図を示すものである。図３において、２３はラッチ手段、２４はラッチトリガーである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。また、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ、１８はカウンターＢ、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂであり、これらは第１の実施の形態と同じである。
【００３６】
図４に、第２の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図４において、４ａはラッチトリガー信号である。なお、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性であり、これらは第１の実施の形態と同じである。
【００３７】
上記の構成では、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されたあと、ラッチ手段２３に選局データをラッチする構成としている。ラッチトリガー２４よりトリガー信号４ａを与えることで、選局データが、プリスケーラ５に供給されて希望周波数にロックするように分周比が設定され、ＰＬＬの選局動作が開始される。また、ラッチトリガー２４の信号４ａを集積回路２に供給すると同時にフリップフロップ１４にも供給し、ラッチトリガー信号４ａのタイミングでフリップフロップ１４出力を“Ｈ”にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、ラッチトリガー信号４ａのタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３８】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。
【００３９】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力の周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００４０】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００４１】
以上のように本実施の形態によれば、集積回路２内のラッチ手段２３よりＰＬＬ選局のための選局データが出力され、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４２】
（第３の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について詳述する。
【００４３】
図５は第３の実施の形態における処理を示すフローチャートである。図５において、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、７ａは演算手段Ａ２０での処理、８ａは判定手段Ａ２１での処理、９ａは判定手段Ｂ２２での処理である。
【００４４】
第１の実施の形態または第２の実施の形態で示すクロック信号１６を、ＰＬＬの選局動作開始と同時にＡＮＤゲート１５よりカウンターＡ１７およびカウンターＢ１８に供給し、ＶＣＯ４の出力周波数とクロック信号１６のクロック数を測定して（処理５ａ）、順次記憶手段Ａ１９に記憶していく（処理６ａ）。以上の手順は、第１の実施の形態および第２の実施の形態で説明した通りである。
【００４５】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1と、クロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を呼び出し、測定周波数f1とf2の周波数差△f1を計算する（処理７ａ）。なお、クロック番目α（αはｍ，ｍ＋ｎ等）は、ＡＮＤゲート１５から出力されるクロック信号１６のα番目に出力されたクロックを指す。
【００４６】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定を行う（処理８ａ）。ここで、△f1が規格範囲外と判定された時は、更にクロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。そして、△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を、判定手段Ｂ２２にて判定し、それをＰＬＬロックアップ時間として出力する（処理９ａ）。ここで、判定手段Ｂ２２による判定は、判定手段Ａ２１により△f1が規格範囲内と判定された時のクロック番目ｍの数を、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することである。そして、この場合、出力されるＰＬＬロックアップ時間は、ＰＬＬ回路がロックした時点におけるクロック数のカウント値である。
【００４７】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４８】
（第４の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について、第３の実施の形態における処理と異なる処理について詳述する。
【００４９】
図６は第４の実施の形態における処理を示すフローチャートである。図６において、７ｂ，７ｃは演算手段Ａ２０での処理、８ｂ，８ｃは判定手段Ａ２１での処理での処理である。なお、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、９ａは判定手段Ｂ２２での処理で、これらは図５と同じである。
【００５０】
記憶手段Ａ１９での処理６ａまでの手順は、第３の実施の形態と同じである。
【００５１】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1を呼び出し、シリアルデータライン８の選局データに設定した正規のＰＬＬロック周波数（希望周波数）foと測定周波数f1との周波数差△f2を計算する（処理７ｂ）。
【００５２】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f2の値が規格範囲内か否かの判定をおこなう（処理８ｂ）。ここで、△f2が規格範囲外と判定された時は、クロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。
【００５３】
そして、判定手段Ａ２１にて△f2が規格範囲内と判定された時は、次に、演算手段Ａ２０が、現時点のクロック番目ｍよりｎ番目先のクロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を記憶手段Ａ１９より呼び出し、クロックｍ番目の測定周波数f1とf2の周波数差△f1を計算する（処理７ｃ）。
【００５４】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定をおこなう（処理８ｃ）。ここで、△f1が規格範囲を外れていると判定された時は、更に現時点のクロック番目ｍを更新して（ｍ＝ｍ＋１）、演算手段Ａ２０での処理７ｂ（クロック番目ｍを設定する処理を除く）からの処理を繰り返す。
【００５５】
そして、判定手段Ａ２１にて△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を判定手段Ｂ２２にて判定し、ＰＬＬロックアップ時間として出力する（処理９ａ）。
【００５６】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００５７】
さらに、本実施の形態の場合、正規のＰＬＬロック周波数foと測定周波数f1との周波数差△f2を計算し、△f2の値が規格範囲内となることを確認しているため、ＰＬＬが正規の周波数foにロックしていることの正確さを向上することができる。
【００５８】
なお、第３，第４の実施の形態では、判定手段Ｂ２２から、ＰＬＬロックアップ時間として、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を出力するようにしたが、ＰＬＬロックアップ時間を実時間で出力する場合の方法を図７に示す。図７において、９ｂは判定手段Ｂ２２での処理であり、図５，図６において、判定手段Ｂ２２での処理９ａに代えて、図７に示す判定手段Ｂ２２での処理９ｂとする。
【００５９】
この場合、判定手段Ｂ２２にて判定したクロック番目ｍの数に、クロック信号１６の周期を乗算することで、ＰＬＬロックアップの実時間を求め、それを出力することができる。
【００６０】
以上、各実施の形態でも説明したように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６１】
【発明の効果】
本発明によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。さらにはそのカウント値からＰＬＬロックアップの実時間を算出することができる。このように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６２】
従って、今まで以上に高品位な集積回路の検査を実現でき、極めて有用な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における集積回路の検査装置を示す図。
【図２】本発明の第１の実施の形態におけるタイミングチャート。
【図３】本発明の第２の実施の形態における集積回路の検査装置を示す図。
【図４】本発明の第２の実施の形態におけるタイミングチャート。
【図５】本発明の第３の実施の形態におけるフローチャート。
【図６】本発明の第４の実施の形態におけるフローチャート。
【図７】本発明の他の実施の形態におけるフローチャート。
【図８】従来例における集積回路の検査装置を示す図。
【符号の説明】
１基準信号
２集積回路（被測定デバイス）
３位相比較器
４ＶＣＯ
５プリスケーラ
６チャージポンプ
７ループフィルタ
８シリアルデータライン
９シリアル／パラレル変換回路
１０ＤＣ電圧計
１１記憶手段
１２演算手段
１３判定手段
１４フリップフロップ
１５ＡＮＤゲート
１６クロック信号
１７カウンターＡ
１８カウンターＢ
１９記憶手段Ａ
２０演算手段Ａ
２１判定手段Ａ
２２判定手段Ｂ
２３ラッチ手段
２４ラッチトリガー[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an inspection method and an inspection apparatus for an integrated circuit constituting a PLL circuit (phase locked loop circuit).
[0002]
[Prior art]
There is an increasing demand for measurement of a PLL lock time, which is one of important factors of PLL circuit characteristics, by a tester.
[0003]
FIG. 8 shows an example of a conventional integrated circuit inspection apparatus. In FIG. 8, 1 is a reference signal, 2 is an integrated circuit (device under test), 3 is a phase comparator, 4 is a VCO (voltage controlled oscillator), 5 is a prescaler, 6 is a charge pump, 7 is a loop filter, A serial data line, 9 is a serial / parallel conversion circuit, 10 is a DC voltmeter, 11 is a storage means, 12 is a calculation means, and 13 is a determination means.
[0004]
The reference signal 1 is supplied to the phase comparator 3 in the integrated circuit 2. At the same time, a signal obtained by dividing the output of the VCO 4 by the prescaler 5 is input to the phase comparator 3, a phase difference from the reference signal 1 is detected, and a pulse signal for correcting the phase difference through the charge pump 6 is received. Is output and converted to a DC voltage by the loop filter 7 in the next stage. This DC voltage is supplied to the VCO 4 as a tuning voltage for controlling the oscillation frequency of the VCO 4. On the other hand, PLL frequency channel selection data (hereinafter referred to as “channel selection data”) is supplied from the serial data line 8 to the prescaler 5 through the serial / parallel conversion circuit 9, and the frequency division ratio is determined according to the channel selection data. Is set in the prescaler 5. In this way, the PLL circuit always operates to oscillate at a desired frequency.
[0005]
In the PLL circuit having the above configuration, the output of the loop filter 7 is connected to the DC voltmeter 10, the storage means 11 for storing the measurement result of the DC voltmeter 10, the calculation means 12 for performing calculation and determination from the measurement result, and the determination An inspection apparatus having means 13 is configured.
[0006]
In the above configuration, when channel selection data for setting a desired frequency is supplied from the serial data line 8 to the integrated circuit 2, a frequency division ratio based on the channel selection data is set in the prescaler 5, and the channel selection operation of the PLL is performed. Be started. The voltage of the loop filter 7 output after a lapse of a certain time from the start of the tuning operation of the PLL is measured by the DC voltmeter 10, the measurement result is stored in the storage means 11, and the measurement result at this time is defined as V1. Further, the DC voltage of the prescaler 7 output at the time when the PLL should be completely locked after a certain time (specified time) is similarly measured by the DC voltmeter 10, and the measurement result at this time is defined as V2. The measurement results V1 and V2 are called from the storage unit 11, the voltage difference is calculated by the calculation unit 12, and the determination unit 13 determines whether the voltage difference is within the standard range. The determination that the voltage difference is determined to be within the standard range by the determination unit 13 means that the PLL is locked within the specified time. The determination that the voltage difference is not within the standard range is that the PLL has the specified value. It means that it is not locked in time. As described above, it is inspected whether the PLL is locked within a specified time.
[0007]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, the voltage of the PLL loop filter 7 output is measured by the DC voltmeter 10. By providing a circuit for voltage measurement at the loop filter 7 output, the loop filter 7 output is redundant. By adding a simple circuit, there is a difference in the response characteristic of the PLL in the original state, and there is a problem that the measurement of the normal PLL response cannot be performed.
[0008]
In addition, in the above-described conventional configuration, the voltage value of the loop filter 7 output after a certain time has elapsed since the PLL started the frequency tuning operation, and the loop filter 7 output at the time when the PLL should be completely locked (specified time) The pass / fail judgment is made based on the difference from the voltage value, and it is judged whether or not the PLL is locked within a specified time, but there is a problem that the actual lock time cannot be measured.
[0009]
The present invention solves this problem, and an object of the present invention is to provide an integrated circuit inspection method and inspection apparatus capable of measuring the PLL lockup time without affecting the response characteristics of the PLL.
[0010]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a method for inspecting an integrated circuit according to a phase comparator for detecting a phase difference between a reference signal and a divided signal, a charge pump, a loop filter, a VCO (voltage controlled oscillator), and a desired frequency. Among the PLL circuits composed of a prescaler that outputs a frequency-divided signal obtained by dividing the output of the VCO to the phase comparator by setting the frequency dividing ratio, an integrated circuit incorporating a phase comparator, a charge pump, and a prescaler On the other hand, a method for inspecting a PLL circuit in which a loop filter and a VCO are connected to inspect a PLL circuit, in which a frequency division ratio is set in a prescaler and the PLL circuit starts a lockup operation and simultaneously generates a clock signal. 1) Measure the output frequency of the VCO sequentially for each processing and the rising or falling timing of the clock signal, and generate the clock signal The second processing for counting the number of clocks from the second, the third processing for storing the measured value of the output frequency of the VCO and the count value of the clock number at the time of the measurement, and the count value of the clock number is m (m Is the difference between the measured frequency value when the clock count value is m + n (where n is an integer equal to or greater than 1), A fourth process that is sequentially obtained while updating the value, and the value of m when the difference obtained in the fourth process is within the standard range is determined as the count value of the number of clocks when the PLL circuit is locked It is characterized by doing.
[0011]
According to the first aspect, at the same time when the PLL circuit starts the lockup operation, the output frequency of the VCO is sequentially measured and stored at every rising or falling timing of the clock signal, and the clock from the start of the lockup operation is also measured. By counting and storing the number, and then repeatedly performing arithmetic processing and determination processing, the count value of the number of clocks when the PLL circuit is locked can be determined. Therefore, the PLL lockup time can be measured. Further, the output voltage of the loop filter is not measured as in the conventional example, but the output frequency of the VCO is measured, so that the response characteristics of the PLL are not affected.
[0012]
According to a second aspect of the present invention, there is provided an integrated circuit inspection method comprising: a phase comparator that detects a phase difference between a reference signal and a divided signal; a charge pump; a loop filter; a VCO; Of the PLL circuit composed of a prescaler that outputs a divided signal obtained by dividing the output of the VCO to the phase comparator, a loop filter for an integrated circuit including a phase comparator, a charge pump, and a prescaler A method for testing an integrated circuit in which a PLL circuit is inspected by connecting to a VCO, wherein a frequency division ratio is set in a prescaler and a PLL circuit starts a lockup operation and simultaneously generates a clock signal; Sequentially measure the output frequency of the VCO at each rise or fall timing of the clock signal, and the number of clocks since the clock signal was generated A second process for counting, a third process for storing a measured value of the output frequency of the VCO, and a count value of the number of clocks at the time of the measurement, and a count value of the number of clocks is m (m is an integer of 1 or more) ), The difference between the measured value and the desired frequency is obtained sequentially by updating the value of m until the value falls within the first standard range, and the difference obtained in the fourth process. The difference between the measured value of the frequency when the count value of the clock number within the first standard range is m and the measured value of the frequency when the count value of the clock number is m + n (n is an integer of 1 or more) is obtained. The fourth process and the fifth process are repeated until the difference obtained in the fifth process is within the second standard range, and the difference obtained in the fifth process is the second difference. When the PLL circuit locks the value of m when it falls within the standard range of And determining the count value of the number of clocks.
[0013]
According to the second aspect, in addition to the same effect as the first aspect, the difference between the output frequency of the VCO and the desired frequency is obtained, and it is confirmed that the difference is within the standard range. The accuracy of locking to the desired frequency can be improved.
[0014]
The integrated circuit inspection method according to claim 3 is the integrated circuit inspection method according to claim 1 or 2, wherein the count value of the number of clocks when the PLL circuit is locked is multiplied by the period of the clock signal. It has the process which calculates the real time of the lockup of a PLL circuit, It is characterized by the above-mentioned.
[0015]
In this way, the actual lock-up time of the PLL circuit can be calculated.
[0016]
According to a fourth aspect of the present invention, there is provided an integrated circuit inspection apparatus comprising: a phase comparator that detects a phase difference between a reference signal and a divided signal; a charge pump; a loop filter; a VCO; Of the PLL circuit composed of a prescaler that outputs a divided signal obtained by dividing the output of the VCO to the phase comparator, a loop filter for an integrated circuit including a phase comparator, a charge pump, and a prescaler An integrated circuit inspection apparatus for inspecting a PLL circuit by connecting a VCO, a flip-flop that outputs a high-level signal at the same time that a frequency division ratio is set in a prescaler, an output of the flip-flop, and a clock signal AND gate to input the VCO and the output of the AND gate, and the rising or rising edge of the clock signal input from the AND gate. A frequency counter that sequentially measures the output frequency of the VCO at each timing, an output of the AND gate, a clock counter that counts the number of clock signals input from the AND gate, and an output frequency of the VCO by the frequency counter And a storage means for storing the count value of the number of clocks by the clock counter at the time of measurement, and a frequency when the count value of the number of clocks stored in the storage means is m (m is an integer of 1 or more) The difference between the measured value and the measured value of the frequency when the count value of the number of clocks stored in the storage means is m + n (n is an integer equal to or greater than 1) A determination means for determining whether or not it is within the range, and when the determination means determines that it is not within the standard range, When the determination means determines that the value is within the standard range, the value of m at that time is output as the count value of the number of clocks when the PLL circuit is locked. It is characterized by doing so.
[0017]
According to the fourth aspect, the inspection method of the first aspect can be carried out, and the same effect can be obtained.
[0018]
According to a fifth aspect of the present invention, there is provided an integrated circuit inspection apparatus comprising: a phase comparator that detects a phase difference between a reference signal and a divided signal; a charge pump; a loop filter; a VCO; Of the PLL circuit composed of a prescaler that outputs a divided signal obtained by dividing the output of the VCO to the phase comparator, a loop filter for an integrated circuit including a phase comparator, a charge pump, and a prescaler An integrated circuit inspection apparatus for inspecting a PLL circuit by connecting a VCO, a flip-flop that outputs a high-level signal at the same time that a frequency division ratio is set in a prescaler, an output of the flip-flop, and a clock signal AND gate to input the VCO and the output of the AND gate, and the rising or rising edge of the clock signal input from the AND gate. A frequency counter that sequentially measures the output frequency of the VCO at each timing, an output of the AND gate, a clock counter that counts the number of clock signals input from the AND gate, and an output frequency of the VCO by the frequency counter And a storage means for storing the count value of the number of clocks by the clock counter at the time of measurement, and a frequency when the count value of the number of clocks stored in the storage means is m (m is an integer of 1 or more) First calculation means for determining a difference between the measured value and the desired frequency, first determination means for determining whether or not the difference obtained by the first calculation means is within a first standard range, When it is determined by the first determination means that it is within the first standard range, the count value of the number of clocks at that time is a frequency measurement at m. The second calculation means for obtaining a difference between the value and the measured value of the frequency when the count value of the number of clocks is m + n (n is an integer of 1 or more), and the difference obtained by the second calculation means is the second A second determination unit configured to determine whether or not the value is within the standard range, and when the first determination unit determines that the value is not within the first standard range, the value of m is updated to perform a first calculation. The processing from the means is repeated, and when it is determined by the second determination means that it is not within the second standard range, the value of m is updated and the processing from the first calculation means is repeated, and the second determination means When it is determined that the value is within the standard range, the value of m at that time is output as a count value of the number of clocks at the time when the PLL circuit is locked.
[0019]
According to the fifth aspect, the inspection method according to the second aspect can be performed, and the same effect can be obtained.
[0020]
An integrated circuit inspection apparatus according to claim 6 is the integrated circuit inspection apparatus according to claim 4 or 5, wherein another signal supplied to the prescaler together with a data signal of a desired frequency is also input to the flip-flop. Is characterized in that the output becomes a high level by inputting another signal.
[0021]
In this manner, the data signal of the desired frequency is supplied to the prescaler and the frequency division ratio is set. At the same time, the flip-flop can output a high level signal and output a clock signal from the AND gate.
[0022]
The integrated circuit inspection apparatus according to claim 7 is the integrated circuit inspection apparatus according to claim 4 or 5, wherein a data signal of a desired frequency before being supplied to the prescaler is latched in the integrated circuit, and the trigger signal is Provide latch means to supply the data signal of the desired frequency latched by being input to the prescaler, the trigger signal is also input to the flip-flop, and the flip-flop inputs the trigger signal so that the output becomes high level. Features.
[0023]
In this manner, the data signal of the desired frequency is supplied to the prescaler and the frequency division ratio is set. At the same time, the flip-flop can output a high level signal and output a clock signal from the AND gate.
[0024]
The integrated circuit inspection apparatus according to claim 8, wherein the count value of the number of clocks at the time when the PLL circuit is locked is multiplied by the period of the clock signal in the integrated circuit inspection apparatus according to claim 4, 5, 6 or 7. Thus, a means for calculating and outputting the actual lock-up time of the PLL circuit is provided.
[0025]
As a result, the actual lock-up time of the PLL circuit can be calculated and output.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an integrated circuit inspection method and inspection apparatus of the present invention will be described with reference to the drawings.
[0027]
(First embodiment)
FIG. 1 is a diagram showing an integrated circuit inspection apparatus according to the first embodiment. In FIG. 1, 14 is a flip-flop, 15 is an AND gate, 16 is a clock signal, 17 is a counter A (frequency counter), 18 is a counter B (clock counter), 19 is storage means A, 20 is arithmetic means A, 21 Is a determination means A, and 22 is a determination means B. 1 is a reference signal, 2 is an integrated circuit (device under test), 3 is a phase comparator, 4 is a VCO, 5 is a prescaler, 6 is a charge pump, 7 is a loop filter, 8 is a serial data line, and 9 is serial. / Parallel conversion circuit, which has the same configuration as the conventional example.
[0028]
FIG. 2 shows a timing chart of an example of the lockup response characteristic of the PLL according to the first embodiment. In FIG. 2, 1a is serial data (channel selection data), 1-1 is a serial clock, 1-2 is DATA, 1-3 is a recognition signal, 2a is an output waveform of the flip-flop 14, and 3a is an output of the AND gate 15. Waveform 25 is a PLL lockup characteristic.
[0029]
Note that the recognition signal 1-3 uses a strobe signal or an enable signal as a recognition signal when the serial data is a three-wire type. Even when the serial data is a two-wire or three-wire type, a signal corresponding to the serial data can be provided and used as a recognition signal.
[0030]
In the above configuration, when serial data including channel selection data for setting a desired frequency is supplied to the integrated circuit 2 from the serial data line 8, it is converted into parallel data by the serial / parallel conversion circuit 9 in the integrated circuit 2. The frequency division ratio based on the channel selection data is set in the prescaler 5 and the PLL channel selection operation is started. Also, one line of the serial data line 8 is provided with a recognition signal 1-3 that is transmitted simultaneously with the channel selection data, and the recognition signal 1-3 is supplied to the integrated circuit 2 and at the same time the recognition signal 1-3 is flip-flopped. 14, the output of the flip-flop 14 is set to “H” (high level) at the timing of the recognition signal 1-3 and supplied to one terminal of the AND gate 15. The clock signal 16 is supplied to the other terminal of the AND gate 15, and the clock signal 16 is output from the output terminal of the AND gate 15 simultaneously with the timing of the recognition signal 1-3.
[0031]
The clock signal 16 output from the AND gate 15 output is supplied to the counter A17 and the counter B18. Further, the VCO 4 output is input to the prescaler 5 and also input to the counter A 17. At the counter A17, the output frequency of the VCO 4 is measured with the rising edge (or falling edge) of the clock signal 16 as a trigger. At the same time, the counter B18 counts the number of clocks of the clock signal 16, and the measurement results of the counter A17 and the counter B18. Is sent to the storage means A19. The counter A17 is a frequency counter that sequentially measures the output frequency of the VCO 4 every time the clock signal rises (or falls).
[0032]
Further, the clock signal 16 is supplied from the output of the AND gate 15 to the storage means A19. The output frequency measurement result of the VCO 4 and the clock frequency measurement result of the clock signal 16 measured by the counter A17 and the counter B18 for each clock of the clock signal 16. Are stored in sequence.
[0033]
Then, the calculation means A20 calculates the frequency measurement result, the determination means A21 makes a determination, receives the determination result of the determination means A21, the determination means B22 determines and outputs the clock frequency measurement result. The processing of these arithmetic means A20, determination means A21, and determination means B22 will be described later as third to fifth embodiments.
[0034]
As described above, according to the present embodiment, tuning data for PLL channel selection is supplied to the integrated circuit 2 and the PLL starts a channel selection operation (starts a lock-up operation). The output frequency of the VCO 4 is measured for each clock and the number of clocks is measured, and the measurement result is sequentially stored in the storage means A19. Thereafter, the calculation process and the determination process are performed as will be described later. By determining the number of clocks of the clock signal 16 when locked, the PLL lockup time can be measured.
[0035]
(Second Embodiment)
FIG. 3 shows a diagram of an integrated circuit inspection apparatus according to the second embodiment. In FIG. 3, 23 is a latch means, and 24 is a latch trigger. 1 is a reference signal, 2 is an integrated circuit (device under test), 3 is a phase comparator, 4 is a VCO, 5 is a prescaler, 6 is a charge pump, 7 is a loop filter, 8 is a serial data line, and 9 is serial. / Parallel conversion circuit, which has the same configuration as the conventional example. 14 is a flip-flop, 15 is an AND gate, 16 is a clock signal, 17 is a counter A, 18 is a counter B, 19 is a storage means A, 20 is a calculation means A, 21 is a determination means A, and 22 is a determination means B. These are the same as those in the first embodiment.
[0036]
FIG. 4 shows a timing chart of an example of the lockup response characteristic of the PLL according to the second embodiment. In FIG. 4, 4a is a latch trigger signal. Reference numeral 2a denotes an output waveform of the flip-flop 14, 3a denotes an output waveform of the AND gate 15, and 25 denotes a PLL lockup characteristic, which are the same as those in the first embodiment.
[0037]
In the above configuration, when serial data including channel selection data for setting a desired frequency is supplied from the serial data line 8 to the integrated circuit 2, the serial data is converted into parallel data by the serial / parallel conversion circuit 9 in the integrated circuit 2. After that, the tuning means 23 is configured to latch the channel selection data. By applying the trigger signal 4a from the latch trigger 24, the frequency division ratio is set so that the tuning data is supplied to the prescaler 5 and locked to the desired frequency, and the tuning operation of the PLL is started. Further, the signal 4 a of the latch trigger 24 is supplied to the integrated circuit 2 and simultaneously to the flip-flop 14, and the output of the flip-flop 14 is set to “H” at the timing of the latch trigger signal 4 a and supplied to one terminal of the AND gate 15. To do. The clock signal 16 is supplied to the other terminal of the AND gate 15, and the clock signal 16 is output from the output terminal of the AND gate 15 simultaneously with the timing of the latch trigger signal 4a.
[0038]
The clock signal 16 output from the AND gate 15 output is supplied to the counter A17 and the counter B18. Further, the VCO 4 output is input to the prescaler 5 and also input to the counter A 17. At the counter A17, the output frequency of the VCO 4 is measured with the rising edge (or falling edge) of the clock signal 16 as a trigger. At the same time, the counter B18 counts the number of clocks of the clock signal 16, and the measurement results of the counter A17 and the counter B18. Is sent to the storage means A19.
[0039]
Further, the clock signal 16 is supplied to the storage means A19 from the output of the AND gate 15, and the frequency measurement result of the output of the VCO 4 measured by the counter A17 and the counter B18 for each clock of the clock signal 16 and the clock count measurement of the clock signal 16 are measured. The results are stored sequentially.
[0040]
Then, the calculation means A20 calculates the frequency measurement result, the determination means A21 makes a determination, receives the determination result of the determination means A21, the determination means B22 determines and outputs the clock frequency measurement result. The processing of these arithmetic means A20, determination means A21, and determination means B22 will be described later as third to fifth embodiments.
[0041]
As described above, according to the present embodiment, the tuning data for the PLL channel selection is output from the latch means 23 in the integrated circuit 2 and the PLL starts the channel selection operation. Each time the output frequency of the VCO 4 is measured and the number of clocks is measured, the measurement results are sequentially stored in the storage means A19, and then the calculation process and the determination process are performed as described later, thereby locking the PLL. It is possible to measure the number of clocks of the clock signal 16 and measure the PLL lockup time.
[0042]
(Third embodiment)
Here, the processing of the calculation means A20, the determination means A21, and the determination means B22 in the first embodiment and the second embodiment will be described in detail.
[0043]
FIG. 5 is a flowchart showing processing in the third embodiment. In FIG. 5, 5a is processing at counters A17 and B18, 6a is processing at storage means A19, 7a is processing at arithmetic means A20, 8a is processing at determination means A21, and 9a is processing at determination means B22. is there.
[0044]
The clock signal 16 shown in the first embodiment or the second embodiment is supplied to the counter A17 and the counter B18 from the AND gate 15 simultaneously with the start of the PLL channel selection operation, and the output frequency of the VCO 4 and the clock signal 16 The number of clocks is measured (process 5a) and stored in the storage means A19 sequentially (process 6a). The above procedure is as described in the first embodiment and the second embodiment.
[0045]
Next, the calculation means A20 receives a measurement frequency f1 corresponding to an arbitrary clock number m (m is an integer of 1 or more) of the stored clock signal 16 from the storage means A19, and a clock number m + n (n is an integer of 1 or more). ) Is called, and the frequency difference Δf1 between the measurement frequencies f1 and f2 is calculated (processing 7a). Note that the clock number α (α is m, m + n, etc.) refers to the αth clock output from the clock signal 16 output from the AND gate 15.
[0046]
Next, the determination means A21 determines whether or not Δf1 calculated by the calculation means A20 is within the standard range (process 8a). Here, when it is determined that Δf1 is out of the standard range, the value of the clock number m is further updated (m = m + 1), and the calculation by the calculation means A20 and the determination by the determination means A21 are repeated. When it is determined that Δf1 is within the standard range, the number m of the clock at that time is determined by the determining means B22, which is output as the PLL lockup time (process 9a). Here, the determination by the determination unit B22 is performed by determining the clock number m when Δf1 is determined to be within the standard range by the determination unit A21 as the count value of the number of clocks at the time when the PLL circuit is locked. is there. In this case, the output PLL lockup time is a count value of the number of clocks at the time when the PLL circuit is locked.
[0047]
As described above, according to the present embodiment, at the same time when the PLL starts the channel selection operation, the output frequency of the VCO 4 is measured for each clock of the clock signal 16, the number of clocks is measured, and the measurement result is stored in the storage means A19. Are sequentially stored, and thereafter, calculation processing and determination processing are performed, so that the clock number of the clock signal 16 when the PLL is locked can be determined, and the PLL lockup time can be measured.
[0048]
(Fourth embodiment)
Here, processing different from the processing in the third embodiment will be described in detail with respect to the processing of the arithmetic unit A20, the determination unit A21, and the determination unit B22 in the first embodiment and the second embodiment.
[0049]
FIG. 6 is a flowchart showing the processing in the fourth embodiment. In FIG. 6, 7b and 7c are processes in the calculation means A20, and 8b and 8c are processes in the process in the determination means A21. Note that 5a is processing in the counters A17 and B18, 6a is processing in the storage means A19, 9a is processing in the determination means B22, and these are the same as those in FIG.
[0050]
The procedure up to the processing 6a in the storage means A19 is the same as that in the third embodiment.
[0051]
Next, the calculation means A20 calls the measurement frequency f1 corresponding to an arbitrary clock number m (m is an integer equal to or greater than 1) of the stored clock signal 16 from the storage means A19, and uses it as the channel selection data of the serial data line 8. A frequency difference Δf2 between the set normal PLL lock frequency (desired frequency) fo and the measurement frequency f1 is calculated (processing 7b).
[0052]
Next, the determination means A21 determines whether or not the value of Δf2 calculated by the calculation means A20 is within the standard range (process 8b). Here, when Δf2 is determined to be out of the standard range, the value of the clock number m is updated (m = m + 1), and the calculation by the calculation means A20 and the determination by the determination means A21 are repeated.
[0053]
When the determination means A21 determines that Δf2 is within the standard range, the calculation means A20 next sets the clock number m + n (n is an integer equal to or greater than 1) n times ahead of the current clock number m. The corresponding measurement frequency f2 is called from the storage means A19, and the frequency difference Δf1 between the clock m-th measurement frequencies f1 and f2 is calculated (process 7c).
[0054]
Next, the determination means A21 determines whether or not Δf1 calculated by the calculation means A20 is within the standard range (process 8c). Here, when it is determined that Δf1 is out of the standard range, the current clock number m is further updated (m = m + 1), and the processing 7b (processing for setting the clock number m) in the arithmetic means A20 is performed. Repeat the process from
[0055]
When Δf1 is determined to be within the standard range by the determination unit A21, the number m of the clock at that time is determined by the determination unit B22 and is output as the PLL lockup time (process 9a).
[0056]
As described above, according to the present embodiment, at the same time when the PLL starts the channel selection operation, the output frequency of the VCO 4 is measured for each clock of the clock signal 16, the number of clocks is measured, and the measurement result is stored in the storage means A19. Are sequentially stored, and thereafter, calculation processing and determination processing are performed, so that the clock number of the clock signal 16 when the PLL is locked can be determined, and the PLL lockup time can be measured.
[0057]
Further, in the case of the present embodiment, the frequency difference Δf2 between the normal PLL lock frequency fo and the measurement frequency f1 is calculated, and it is confirmed that the value of Δf2 is within the standard range. The accuracy of locking to the frequency fo can be improved.
[0058]
In the third and fourth embodiments, the determination unit B22 outputs the count value of the number of clocks at the time when the PLL circuit is locked as the PLL lockup time. A method for outputting in time is shown in FIG. In FIG. 7, 9b is a process in the determination means B22. In FIGS. 5 and 6, instead of the process 9a in the determination means B22, a process 9b in the determination means B22 shown in FIG.
[0059]
In this case, by multiplying the number of the clock number m determined by the determination means B22 by the period of the clock signal 16, the real time of the PLL lockup can be obtained and output.
[0060]
As described above, the PLL lockup time can be measured as described in each embodiment. Further, the output voltage of the loop filter is not measured as in the conventional example, but the output frequency of the VCO is measured, so that the response characteristics of the PLL are not affected.
[0061]
【The invention's effect】
According to the present invention, at the same time when the PLL circuit starts the lockup operation, the output frequency of the VCO is sequentially measured and stored at every rising or falling timing of the clock signal, and the number of clocks from the start of the lockup operation is determined. By counting and storing, and then repeatedly performing arithmetic processing and determination processing, the count value of the number of clocks at the time when the PLL circuit is locked can be determined. Furthermore, the actual PLL lockup time can be calculated from the count value. In this way, the PLL lockup time can be measured. Further, the output voltage of the loop filter is not measured as in the conventional example, but the output frequency of the VCO is measured, so that the response characteristics of the PLL are not affected.
[0062]
Therefore, it is possible to realize an inspection of an integrated circuit with higher quality than before, and there is an extremely useful effect.
[Brief description of the drawings]
FIG. 1 is a diagram showing an integrated circuit inspection apparatus according to a first embodiment of the present invention;
FIG. 2 is a timing chart according to the first embodiment of the present invention.
FIG. 3 is a diagram showing an integrated circuit inspection apparatus according to a second embodiment of the present invention.
FIG. 4 is a timing chart according to the second embodiment of the present invention.
FIG. 5 is a flowchart according to the third embodiment of the present invention.
FIG. 6 is a flowchart according to the fourth embodiment of the present invention.
FIG. 7 is a flowchart according to another embodiment of the present invention.
FIG. 8 is a diagram showing an integrated circuit inspection apparatus in a conventional example.
[Explanation of symbols]
1 Reference signal
2 Integrated circuit (device under test)
3 Phase comparator
4 VCO
5 Prescaler
6 Charge pump
7 Loop filter
8 Serial data line
9 Serial / parallel conversion circuit
10 DC voltmeter
11 Storage means
12 Calculation means
13 Judgment means
14 flip-flop
15 AND gate
16 clock signals
17 Counter A
18 Counter B
19 Storage means A
20 Calculation means A
21 Determination means A
22 Determination means B
23 Latching means
24 Latch trigger

Claims

A phase comparator that detects the phase difference between the reference signal and the frequency-divided signal, a charge pump, a loop filter, a voltage-controlled oscillator, and a frequency-dividing ratio that is set according to the desired frequency and divides the output of the voltage-controlled oscillator. Of the PLL circuit composed of the prescaler that outputs the frequency-divided signal to the phase comparator, the loop filter and the voltage controlled oscillator for the integrated circuit including the phase comparator, the charge pump, and the prescaler. An integrated circuit inspection method for inspecting the PLL circuit by connecting
A first process for generating a clock signal at the same time as a division ratio is set in the prescaler and the PLL circuit starts a lockup operation;
A second process of sequentially measuring the output frequency of the voltage controlled oscillator at each rising or falling timing of the clock signal and counting the number of clocks from the time of generation of the clock signal;
A third process for storing a measured value of the output frequency of the voltage controlled oscillator and a count value of the number of clocks at the time of the measurement;
A frequency measurement value when the count value of the clock number is m (m is an integer of 1 or more) and a frequency measurement value when the count value of the clock number is m + n (n is an integer of 1 or more) And a fourth process for sequentially obtaining the difference while updating the value of m until it falls within the standard range,
A method for inspecting an integrated circuit, wherein the value of m when the difference obtained in the fourth processing is within a standard range is determined as a count value of the number of clocks at the time when the PLL circuit is locked.

A phase comparator that detects the phase difference between the reference signal and the frequency-divided signal, a charge pump, a loop filter, a voltage-controlled oscillator, and a frequency-dividing ratio that is set according to the desired frequency and divides the output of the voltage-controlled oscillator. Of the PLL circuit composed of the prescaler that outputs the frequency-divided signal to the phase comparator, the loop filter and the voltage controlled oscillator for the integrated circuit including the phase comparator, the charge pump, and the prescaler. An integrated circuit inspection method for inspecting the PLL circuit by connecting
A first process for generating a clock signal at the same time as a division ratio is set in the prescaler and the PLL circuit starts a lockup operation;
A second process of sequentially measuring the output frequency of the voltage controlled oscillator at each rising or falling timing of the clock signal and counting the number of clocks from the time of generation of the clock signal;
A third process for storing a measured value of the output frequency of the voltage controlled oscillator and a count value of the number of clocks at the time of the measurement;
The difference between the measured value of the frequency when the count value of the number of clocks is m (m is an integer of 1 or more) and the desired frequency is sequentially updated while updating the value of m until it falls within the first standard range. A fourth process to be obtained;
The measured value of the frequency when the difference value obtained in the fourth process is within the first standard range and the count value of the clock number is m, and the count value of the clock number is m + n (n is an integer of 1 or more) And a fifth process for obtaining a difference from the frequency measurement value at the time of
The fourth process and the fifth process are repeated until the difference obtained in the fifth process is within the second standard range, and the difference obtained in the fifth process is within the second standard range. A method of testing an integrated circuit, wherein the value of m when the PLL circuit becomes is determined as a count value of the number of clocks at the time when the PLL circuit is locked.

3. The processing according to claim 1, further comprising a process of calculating the actual lock-up time of the PLL circuit by multiplying the count value of the number of clocks at the time when the PLL circuit is locked by the period of the clock signal. Integrated circuit inspection method.

A phase comparator that detects the phase difference between the reference signal and the frequency-divided signal, a charge pump, a loop filter, a voltage-controlled oscillator, and a frequency-dividing ratio that is set according to the desired frequency and divides the output of the voltage-controlled oscillator. Of the PLL circuit composed of the prescaler that outputs the frequency-divided signal to the phase comparator, the loop filter and the voltage controlled oscillator for the integrated circuit including the phase comparator, the charge pump, and the prescaler. An integrated circuit inspection apparatus for inspecting the PLL circuit by connecting
A flip-flop that outputs a high-level signal at the same time as the division ratio is set in the prescaler;
An AND gate for inputting the output of the flip-flop and a clock signal;
A frequency counter that inputs the output of the voltage controlled oscillator and the AND gate, and sequentially measures the output frequency of the voltage controlled oscillator at each rising or falling timing of the clock signal input from the AND gate;
A clock counter for inputting the output of the AND gate and counting the number of clocks of the clock signal input from the AND gate;
Storage means for storing a measured value of the output frequency of the voltage controlled oscillator by the frequency counter, and a count value of the number of clocks by the clock counter at the time of the measurement,
The measured value of the frequency when the count value of the number of clocks stored in the storage means is m (m is an integer of 1 or more), and the count value of the number of clocks stored in the storage means is m + n (n is 1 or more) And an arithmetic means for obtaining a difference from the measured value of the frequency at the time of
Determining means for determining whether or not the difference obtained by the calculating means is within a standard range;
When the determination means determines that the value is not within the standard range, the value of m is updated and the processing from the calculation means is repeated. When the determination means determines that the value is within the standard range, m at that time An integrated circuit inspection apparatus characterized in that a value is output as a count value of the number of clocks at the time when the PLL circuit is locked.

A phase comparator that detects the phase difference between the reference signal and the frequency-divided signal, a charge pump, a loop filter, a voltage-controlled oscillator, and a frequency-dividing ratio that is set according to the desired frequency and divides the output of the voltage-controlled oscillator. Of the PLL circuit composed of the prescaler that outputs the frequency-divided signal to the phase comparator, the loop filter and the voltage controlled oscillator for the integrated circuit including the phase comparator, the charge pump, and the prescaler. An integrated circuit inspection apparatus for inspecting the PLL circuit by connecting
A flip-flop that outputs a high-level signal at the same time as the division ratio is set in the prescaler;
An AND gate for inputting the output of the flip-flop and a clock signal;
A frequency counter that inputs the output of the voltage controlled oscillator and the AND gate, and sequentially measures the output frequency of the voltage controlled oscillator at each rising or falling timing of the clock signal input from the AND gate;
A clock counter for inputting the output of the AND gate and counting the number of clocks of the clock signal input from the AND gate;
Storage means for storing a measured value of the output frequency of the voltage controlled oscillator by the frequency counter, and a count value of the number of clocks by the clock counter at the time of the measurement,
First calculation means for obtaining a difference between a measured value of the frequency when the count value of the number of clocks stored in the storage means is m (m is an integer of 1 or more) and the desired frequency;
First determination means for determining whether or not the difference obtained by the first calculation means is within a first standard range;
When it is determined by the first determination means that it is within the first standard range, the measured value of the frequency when the count value of the clock number at that time is m, and the count value of the clock number is m + n (n Is a second arithmetic means for obtaining a difference from the measured frequency value when
A second determination unit that determines whether or not the difference obtained by the second calculation unit is within a second standard range;
When it is determined by the first determination means that it is not within the first standard range, the value of m is updated and the processing from the first calculation means is repeated.
When it is determined by the second determination means that it is not within the second standard range, the value of m is updated and the processing from the first calculation means is repeated, and the second determination means is within the standard range. An integrated circuit inspection apparatus, characterized in that when it is determined that there is, the value of m at that time is output as a count value of the number of clocks at the time when the PLL circuit is locked.

5. The other signal supplied to the prescaler together with a data signal of a desired frequency is also input to a flip-flop, and the output of the flip-flop is set to a high level by inputting the other signal. 5. The integrated circuit inspection apparatus according to 5.

In the integrated circuit, there is provided latch means for latching a data signal of a desired frequency before being supplied to the prescaler, and supplying the latched data signal of the desired frequency to the prescaler when a trigger signal is input. 6. The integrated circuit inspection apparatus according to claim 4, wherein a signal is also input to a flip-flop, and the output of the flip-flop becomes a high level when the trigger signal is input.

5. A means for calculating and outputting the actual lock-up time of the PLL circuit by multiplying the count value of the number of clocks at the time when the PLL circuit is locked by the period of the clock signal. , 5, 6 or 7 for testing an integrated circuit.