JP3730140B2 - D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ - Google Patents
D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ Download PDFInfo
- Publication number
- JP3730140B2 JP3730140B2 JP2001192033A JP2001192033A JP3730140B2 JP 3730140 B2 JP3730140 B2 JP 3730140B2 JP 2001192033 A JP2001192033 A JP 2001192033A JP 2001192033 A JP2001192033 A JP 2001192033A JP 3730140 B2 JP3730140 B2 JP 3730140B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- power supply
- capacitor
- reference power
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明は、液晶パネル等の階調表示のために好適なD/Aコンバータ、及びそれを用いたドライバモノリシック型表示装置のデータドライバに関するものである。
【0002】
【従来の技術】
ドライバモノリシック型液晶表示装置において、Poly−Si(多結晶シリコン)等の安価なシリコン基板上にデータドライバ回路をモノリシックに形成する場合、モノリシックなデータドライバ回路内に形成したTFT(薄膜トランジスタ)によりD/Aコンバート用のアンプを構成すると、TFTの特性ばらつきが単結晶Siを用いた場合に比べて非常に大きく、アンプ出力のばらつきを抑え、D/Aコンバート(デジタルデータ信号をアナログデータ信号に変換して出力)を安定して行うことは極めて困難である。
【0003】
このため、ドライバモノリシック型液晶表示装置のデータドライバ回路内にD/Aコンバータを構成する場合は出力部にアンプを用いないで容量分割方式(容量アレイ電荷再分布型)のD/Aコンバータを採用することがある。これは、各容量への電荷のチャージを切り換えるためのスイッチのオン抵抗が誤差の原因とならず、かつ精度が容量の絶対精度ではなく、その比で決まるのでモノリシック集積化に適したものである。
【0004】
次に、図4ないし図13を用いて容量分割方式のD/Aコンバータの動作について説明する。図4ないし図11は従来のデータドライバ回路を構成するD/Aコンバータの回路構成と、上記回路構成が制御信号によって、どのようなスイッチ状態にあるかを示している。図中のSWHn、SWMn、SWLnはNch TFTにて形成されたアナログスイッチを示し、SWHp、SWMp、SWLpはPch TFTにて形成されたアナログスイッチを示す。
【0005】
即ちNch TFTにて形成されたアナログスイッチはそのゲート端子にHiレベルの信号入力が印加された場合ON(=1)し、ゲート端子にLowレベルの信号入力が印加された場合OFF(=0)する。また、Pch TFTにて形成されたアナログスイッチはそのゲート端子にLowレベルの信号入力が印加された場合ON(=1)し、ゲート端子にHiレベルの信号入力が印加された場合OFF(=0)する。Nch TFT、Pch TFTにて形成された各アナログスイッチを相補的に設けることにより冗長性を大きくして信頼性を向上させている。
【0006】
尚、以下の説明を簡単にするため、D/Aコンバータに入力されるデジタルデータ信号は2ビット(図はBit 0 =1、Bit 1 =1の場合を示す)としている。以下、容量分割方式のD/Aコンバータの処理について説朋する。図4ないし図11に示すようにD/Aコンバータには、データ信号Bit 0 、Bit 1 、及び制御信号VRH、SENと基準電圧であるVH、VL、VMが入力される。ここでVRH信号がHiである期間をプリチャージ期間、VRH信号がLowである期間をDAC期間(D/A変換期間)とする。尚、図12及び図13にプリチャージ期間、及びDAC期間の各容量(コンデンサ)ヘの電荷(電圧)の充電を基にした本D/Aコンバータの出力計算説明を示す。
【0007】
まず、図4及び図5に示すようにプリチャージ期間(スイッチ状態A)ではSWMn、SWMp及びSWLn、SWLpがON(=1)であるためC0 、C1 (第一容量アレイ)の両端には(VM−VL)の電位差が生じている。
【0008】
続いて図6及び図7に示すようにSENがアクティブ(Hi)となりSWbus1がONとなると、Cbus1(外部容量)の両端にはVM−GND=VMの電位差が生じる。尚、C0 、C1 (第一容量アレイ)へのプリチャージはデータ信号Bit 0 、Bit 1 の入力状態(ビット(Bit)データ)には関係なく行う。
【0009】
即ち、プリチャージ期間にC0 、C1 (第一容量アレイ)及びCbus1(外部容量)に蓄えられる電荷量の総和QA は、QA =(21 +20 )×C×(VM−VL)+Cbus1×VMとなり、一般式としては下記のように示される(図13(a)参照)。
【0010】
【数1】
【0011】
※(C:D/Aコンバータ形成上の最小コンデンサ容量=最下位ビットの容量N:D/Aコンバータのビット、本例の場合は、0と1)
次に図8及び図9に示すようにDAC期間(スイッチ状態C)では、SWMn、SWMp及びSWLn、SWLpがOFF(=0)となり、SWHn、SWHpがON(=1)となる。この場合のバスライン1 電位をVout とすれば、C0 、C1 、及びCbus1に蓄えられる電荷量の総和QB の一般式は以下の通りとなる(図13(b)参照)。
【0012】
【数2】
【0013】
*(C:D/Aコンバータ形成上の最小のコンデンサ容量単位=最下位ビットの容量、BitN:D/Aコンバータの入力ON状態のビット)
上記一般式に本実施の形態のBit 0 =1、Bit 1 =1を適用すると、下式のようになる。
【0014】
QB =(21 +20 )×C×(Vout −VH)+{(21 +20 )−(21 +20 )}×C×(Vout −VL)+Cbus1×Vout =3×C×(Vout −VH)+Cbus1×Vout
このとき、SWMn、SWMpはOFFであるので、各容量C0 、C1 (第一容量アレイ)及びCbus1(外部容量)に蓄えられる電荷量の総和は変わらないため、QA =QB の関係がなりたつ。
【0015】
即ち、一般式として、
【0016】
【数3】
【0017】
上式よりバスライン電位Vout を求めると下式が得られる。
【0018】
【数4】
【0019】
その後、図10及び11に示すようにSENが非アクティブ(SWbus1がOFF)となってバスライン1 電位はVout を保持する。以上の説明のとおり、Vout はBit 0 ,Bit 1 によって選択されたC0 、C1 (第一容量アレイ)の容量総和とバスライン容量Cbus1(外部容量)の容量の比によって決定される。
【0020】
さらに多階調出力を必要とするならば、Cを細かく分割すればよい。例えば、8Bitの場合であれば、C0 〜C7 (第一容量アレイ)を用意して各容量C0 〜C7 は図13に示すように、20 、21 、22 、…27 の容量比で分割すればよい。図12にD/Aコンバート処理におけるバスライン電位の変化を表すイメージを示す。
【0021】
以上のように図4ないし図12で示すような処理を繰り返して、デジタルデータ信号を、階調表示のためのアナログ出力電圧であるアナログデータ信号に変換して出力するD/Aコンバートを行う。
【0022】
ところが、上述のD/Aコンバータを用いて、例えば、XGA(1024×768)の表示解像度でリフレッシュレートを60Hzの液晶表示装置を駆動する場台、液晶表示装置を構成するデータドライバ回路の占有面積が非常に大きくなるため表示領域に対する周辺ドライバの面積が大きくなる、或いはデータドライバ回路を構成する素子数が多くなり、データドライバ回路の歩留まり低下などの種々の不具合が生じている。
【0023】
すなわち、XGA(1024×768)の表示解像度でリフレッシュレートを60Hzとすると、D/Aコンバータに要求される総変換時間は、最大で1/60/768/1024=20nsとなる。(実際は垂直ブランキング時間及び水平ブランキング時間があるため総変換時間はさらに短くなる。)
上述のD/AコンバータのCbus (外部容量)は、液晶表示装置の表示部を構成するソースバスラインの容量を想定したものであり、仮にソースバスライン容量Cbus の容量を、10pFとし、液晶層に印加する電圧レベルの範囲を最大11V、最小3Vとした(液晶層には正負極性反転した電圧を印加しなければ分極などの特性劣化を引き起こす為、ここでは7Vを映像言号のセンター値として±4V印加することを想定する)。
【0024】
また基準電源電圧VH、VLの振幅を1V〜9V、VM=7V(アナログスイッチの制御端子に印加する電圧振幅を10V程度とすると、アナログスイッチがON/OFFできる基準電圧範囲は1V〜9V程度であると想定する)とした場合、前述のVout の式よりC0 、C1 (第一容量アレイ)、C0 +C1 =Call の容量(この場合2ビットを想定)は10pFが必要である。これは以下の理由に基づいている。
【0025】
つまり、Vout 正極=Call /(Call +Cbus )×(9−1)+7=10pF/(10pF+10pF)×(9−1)+7=11V
Vout 負極=Call /(Call +Cbus )×(1−9)+7=10pF/(10pF+10pF)×(1−9)+7=3V
ここでD/Aコンバートに許容される最大の総変換時間20nsの半分程度の時間をプリチャージ時間(10ns)に当てられると仮定し、Call +Cbus =20pFの容量を基準電圧の99%まで充電するための、アナログスイッチに求められるON抵抗Ronは、0.22kΩとなる。これは、(Call +Cbus )×Ron×4.5=20pF×Ron×4.5=20nsと、99%充電に要する時間が約4.5τ(時定数)とから算出される。
【0026】
0.22kΩという高いRonは、単結晶Siなどに比べて移動度の低いPoly−Si(多結晶シリコン)や(Poly−Siよりは移動度は高いが単結晶Siよりは低い)連続粒界結晶Siなどを用いたTFTでは比較的大きなサイズのTFTが必要となる。
【0027】
前述のXGA表示を行うためには、これらのC0 、C1 といった容量C、アナログスイッチ用TFTを有するD/Aコンバータが水平画素数(1024個)だけ必要となり、液晶表示装置を構成するデータドライバ回路の占有面積が非常に大きくなる。このため、表示領域に対する周辺ドライバ回路の面積が大きくなる(相対的に表示領域が小さくなる)、或いはデータドライバ回路を構成する素子数が多くなりデータドライバ回路の歩留まり低下などの種々の不具合が生じる事になる。
【0028】
そこで上述の不具合を解消する為に以下のような方策が提案されている。図14は上述の不具合を軽減できるドライバモノリシック型の液晶表示装置の構成を示している。上記液晶表示装置には、デジタル型のデータドライバ回路41と、スキャンドライバ回路42と、それらにより駆動される表示部43とが設けられている。表示部43は、液晶を備えた画素43aと、それを駆動するためのTFT43bとをマトリクス状に有している。よって、表示部43における、デジタル型のデータドライバ回路41に接続された各バスライン(図中ではbus と表記した)には、見かけ上、前述のCbus (外部容量)がそれぞれ接続されていることになる。
【0029】
図14に示すように、データドライバ回路41はサンプリングパルス生成回路、LAT(ラッチ)1回路1 〜LAT1回路256 、LAT2回路1 〜LAT2回路256 並びにDAC回路1 〜DAC回路256 及びBus Selecter1-4 〜Bus Selecter1021-1024 を有するD/Aコンバータ41a1 〜D/Aコンバータ41a256 より構成されている。
【0030】
データドライバ回路41にはデジタルデータ信号である映像データ(Video Data)A0〜A7、B0〜B7、CO〜C7、D0〜D7及び各種制御信号であるSP、CK、CKB、RES、LAT2 、SE0 〜3 、VRH、並びにD/Aコンバータ用の基準電源電圧であるVH、VL、VMが入力される。
【0031】
図14から分かるように液晶表示装置の表示部43を構成するBus 配線4本毎にLAT1回路、LAT2回路、D/Aコンバータが1組割り当てられている。即ち1組のLAT1回路、LAT2回路、D/Aコンバータを、外部容量として機能する4本のBus 配線が共有する形態をとっている。
【0032】
以下、図14及び図15を用いて、上述のドライバモノリシック型液晶表示装置のデータドライバ回路41の動作について説明する。
【0033】
データドライバ回路41に入力される映像データは、図15及び図16に示すようにA〜Dの4相のデータを、本来のデータレート(1/60/768/1024=20ns)の4倍(20ns×4=80ns)に時間軸伸長(実際は各フェーズの間にブランキング時間があるので4倍にはならないが説明を簡便にするためブランキング時間=0nsとする。)して並列に入力する。
【0034】
図15より明らかなようにData系列A〜Dは、256データを1つのフェーズとして1水平期間のBus (画素)データであるA〜D4系列のデータを4フェーズに分割して入力している。また、各Data系列のBus データの入力順序は図15に示すように、同時刻にはA〜Dのデータ系列は4データ飛ばしで並列に入力され、同一系列のデータ入力順序は16データ飛ばしで入力され、さらに同一系列のフェーズ間データは1データずらして入力される。
【0035】
各フェーズで入力された映像データは、図17に示すような動作を行うサンプリングパルス生成回路よりクロック信号CKによって順次出力されるサンプリング信号Samp 1〜64によって一旦、LAT1回路1 〜256 にメモリされる。サンプリングパルス生成回路に入力されるスタートパルスであるSP信号は各フェーズの最初の映像データの出力タイミングに合わせて入力され、第nフェーズの最終データ(例えば、第1フェーズであれば、1009、1013、1017、1021の画素データ)がサンプリングパルスSamp 64 によってLAT1回路256 ヘメモリされた後、LAT2信号が出力されLAT1回路nにメモリされたデータはLAT2回路1 〜256 へ転送される。
【0036】
つまり、第nフェーズの映像データをサンプリングしている間、LAT2回路1 〜256 は第(n−1)フェーズにてサンプリングされた映像データを出力しつづける(ただし第1フェーズは第4フェーズでサンプリングしたData)。第nフェーズの間、Bus Selecterは第(n−1)フェーズで取り込んだBus データに対応するBus を選択して、D/Aコンバータ41a1 〜41a256 と、Bus ライン容量Cbus (外部容量)によってD/Aコンバートが行われる。
【0037】
先に述べた例では、D/A変換時間=1水平期間/1024であるが、上述のようなデータ処理を行うことによって1水平期間の1/4の期間、D/Aコンバータ41a1 〜41a256 ヘデータが入力されることとなり、D/A変換時間をこれまでより大幅に拡大することができる。このような方策によってD/A変換時間の拡大が可能になるのに加えてデータドライバ回路41内に設けるD/Aコンバータ41a1 〜41a256 の回路数も1水平解像度(1024)の1/4ですみ、データドライバ回路41を構成する回路素子数の低減が可能となる。
【0038】
もちろん、入力する映像データの系列数を増やせばデータドライバ回路41内に設けるD/Aコンバータの数を更に減らし、必要なD/A変換速度を軽減することは可能である。
【0039】
【発明が解決しようとする課題】
しかしながら、上述の方策を用いた場合、以下のような不具合という課題を生じている。
【0040】
図14に示すD/Aコンバータ41a1 〜41a256 は1/4水平期間に同時に動作するため、D/A41a1 〜41a256 コンバータのDAC回路1 〜256 を構成するC、及びBus ライン256本分の容量をプリチャージ期間で充放電する必要がある。
【0041】
ここで、D/Aコンバータに入力する基準電圧電源のインピーダンスについて考える。図4で示すようにD/Aコンバータの基準電源電圧は外部駆動回路より供給される。外部駆動回路の電源出力インピーダンスは十分に低いが、液晶表示装置のモノリシックに形成されたデータドライバ回路41内の基準電源配線が、線幅が小さい配線にて引き回されているため、上記基準電源配線の配線抵抗Rは無視できない大きさになっている。
【0042】
このため、データドライバ回路41内部の電源配線インピーダンスが高くなりD/Aコンバートを行う際、プリチャージ期間内に十分な電荷の供給が行えずにD/Aコンバータからのアナログ出力電圧の低下が発生し、表示品位の低下を招来する。
【0043】
また、図18(a)に示すように1水平期間で異なる表示階調(例えばウインドー表示43cなど)を有する表示を行う際、水平期間に表示階調の変化しない箇所43d(ウインドー表示43cの上下の部分)と水平期間に表示階調の変化する箇所43eで表示階調に差が生じ図18(b)に示すような横クロストーク43fの原因にもなる。
【0044】
これは上述の表示階調の変化しない箇所43dに当る水平ラインのD/Aコンバートを行う際のプリチャージ期間での充電量と,表示階調の変化する箇所43eに当る水平ラインのD/Aコンバートを行う際のプリチャージ期間での充電量が異なり、プリチャージ期間内にC及びCbus (外部容量)をVMレベルまで充電できないために発生する。
【0045】
つまり、各箇所43d、43eでは、一水平期間で選択されているC(第一容量アレイ)の総容量が異なり、図18(a)であれば、表示階調の変化する箇所43eの方がCの総容量は大きい。なぜなら表示階調の変化する箇所43eの領域には黒表示を行う領域があり、充電される容量の総数が多くなるためである。
【0046】
このように、データドライバ回路41内部の配線インピーダンスによってD/Aコンバータを構成する出力電圧設定用の容量の充電不足によって、液晶表示装置の黒レベルの浮き、横クロストーク43fの発生など表示品位の低下を引き起こすなどの不具合を生じる。
【0047】
【課題を解決するための手段】
本発明のD/Aコンバータは、上記課題を解決するために、入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とを具備し、第一容量アレイ及び第一容量アレイに接続される外部容量に対し初期設定用の電荷をプリチャージするプリチャージ期間と、上記ビットデータに基づいて第一容量アレイの容量を選択し、選択された容量にアナログ設定用の電荷をチャージし、第一容量アレイの総容量及び外部容量の容量比によってアナログ出力電圧を決定する変換期間とを有するD/Aコンバータにおいて、第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージを制御するスイッチ素子が設けられ、スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられていることを特徴としている。
【0048】
上記構成によれば、第二容量を設けたので、D/Aコンバートを行う際、上記プリチャージ期間に充電すべき第一容量及び外部容量に対し、プリチャージ期間内に十分な電荷の供給を行うことが可能になる。これにより、上記構成では、プリチャージ期間内での、電荷の供給が不十分なことに起因する表示品位の低下を回避できる。
【0049】
上述のD/Aコンバータにおいては、第二容量は、基準電源配線を形成する第一導電層と、第一導電層とは別に絶縁層を隔てて形成された第二導電層とにより形成され、第二導電層には、上記基準電源配線電位とは異なる電位が付与されていることが好ましい。
【0050】
上述のD/Aコンバータでは、第二導電層に付与される電位レベルはアナログ出力電圧の電圧範囲の中心電位に設定されていてもよい。
【0051】
上述のD/Aコンバータにおいては、第二導電層に付与される電位レベルはGND電位に設定されていてもよい。
【0052】
上述のD/Aコンバータでは、第二導電層に付与される電位レベルは、上記電位レベルと相違する、基準電源電位或いはD/Aコンバータ駆動用電源電位に設定されていてもよい。
【0053】
上記構成によれば、第二導電層に付与される電位レベルを、D/Aコンバータが出力するアナログ出力電圧の電圧範囲の中心電位或いはGND電位もしくは上記電位レベルと相違する、基準電源電位或いはD/Aコンバータ駆動用電源電位に設定することによって、上述の基準電源配線のインピーダンスを低下させるための第二容量を形成することが、より容易に可能になる。
【0054】
上述のD/Aコンバータにおいては、第二容量は、スイッチ素子の基準電源配線側端子に近接して設けられていることが望ましい。上記構成によれば、第二容量を、スイッチ素子の基準電源配線側端子に近接して設けたことにより上記基準電源配線のインピーダンス低減効果を高めることが可能になる。
【0055】
本発明のドライバモノリシック型表示装置のデータドライバは、前述の課題を解決するために、上述の何れかに記載のD/Aコンバータを有することを特徴としている。
【0056】
上記構成によれば、上述の何れかに記載のD/Aコンバータを有することにより、前述したように、表示品位の低下を回避できる。
【0057】
上述のデータドライバにおいては、D/Aコンバータは、Poly−Siあるいは連続粒界結晶Siからなる基板上にモノリシックに形成されていることが好ましい。
【0058】
上記構成によれば、D/Aコンバータを、Poly−Siあるいは連続粒界結晶Siからなる基板上にモノリシックに形成することにより、ドライバモノリシック型の表示装置を安価に確実に実現できる。
【0059】
ところで、特開平11−122111号公報には、D/Aコンバータを構成する出力設定容量の電荷を放電させる(リセットする)方策について開示されている。しかしながら、上記公報に記載の発明は、D/Aコンバータの消費電力低減と高速動作を目指すことを目的としている。一方、本発明はプリチャージについての発明であり、第一容量アレイに蓄積された電荷の放電ではなく、充電に関するものであり、上記公報に記載の発明とは趣旨を異にする。
【0060】
また、特開平11−122111号公報においても、基準電圧配線の配線抵抗(インピーダンス)によって入力容量群(第一容量アレイに相当)の充電制限を受けることなり、上述の課題が生じることになる。
【0061】
【発明の実施の形態】
本発明の実施の形態について図1ないし図17に基づいて説明すれば、以下の通りである。
【0062】
以下、本発明の実施の形態に係るD/Aコンバータについて図1に基づいて説明する。図4ないし図17に示した従来のD/Aコンバータとの違いとしては、基準電源配線(VM、VH、VL)のインピーダンス低減用の容量Cp(第二容量)を設けたことが挙げられる。本発明の実施の形態では、他の構成については図4ないし図17に示した構成と同様であるのでそれらの説明を省いた。
【0063】
インピーダンス低減用の容量Cpは、D/Aコンバータを構成するアナログ出力電圧設定用の容量Cn (第一容量アレイ)と基準電源配線との間に設けられた容量充放電制御用のアナログスイッチSWMn、SWMp、SWHn、SWHp、SWLn、SWLp(スイッチ素子)の基準電源配線側の端子の直近(近接した位置)にそれぞれ各容量Cpm、Cph、Cplとして設けられ、それらの一方の端子がアナログスイッチの基準電源側端子に接続されている。
【0064】
一方、各容量Cpm、Cph、Cplにおける、他方の端子(つまり、D/Aコンバータ容量の充放電制御用のアナログスイッチSWMn、SWMp、SWHn、SWHp、SWLn、SWLpに繋がる端子とは反対側に位置する端子)は、図1より明らかなように、基準電源とは異なる電圧に設定されたドライバ内部配線GNDに接続されている。
【0065】
図1では説明を簡単にするため、1Bit分しか図示していないが実際には、各容量Cpm、Cph、Cp1は全てのD/Aコンバータ41a1 〜41a256 を構成する全ての容量の充放電制御用のアナログスイッチSWMn、SWMp、SWHn、SWHp、SWLn、SWLpの基準電源配線側の端子の直近に基準電源配線のインピーダンス低減用の容量Cpがそれぞれ設けられている。
【0066】
即ち、図4及び図14に示す様に、液晶表示装置を駆動する外部駆動用回路の基準電源の出力部のインピーダンスをいくら低く抑えても、図に示す様なドライバ内部(或いは液晶表示装置の内部)配線抵抗RによってD/Aコンバータ41a1 〜D/Aコンバータ41a256 の容量Cに充電電荷を供給する基準電源配線におけるドライバ内部配線のインピーダンスは低くできない。
【0067】
しかしながら、本実施の形態によれば、ドライバモノリシック型液晶表示装置のデータドライバ回路(データドライバ)41のD/Aコンバータ41aの内部基準電源配線にバイパスコンデンサの様に配置されたインピーダンス低減用の容量Cp(第二容量)によってD/Aコンバータ41aの充放電電荷の一時的な供給を上述の各容量Cpm、Cph、Cplから供給する。
【0068】
このことにより、本実施の形態では、見かけ上のD/Aコンバータ41aの内部基準電源配線インピーダンスを低減でき、プリチャージ期間内に十分な電荷の供給を行うことを可能にし、プリチャージ期間内にC(第一容量アレイ)及びCbus (外部容量)をVMレベルまで充電できないために発生する、横クロストーク、及びD/Aコンバータ出力電圧の低下に起因する表示品位の劣化を予防できる。
【0069】
本実施の形態では、各容量Cpm、Cph、CplのD/Aコンバータ容量の充放電制御用のアナログスイッチSWMn、SWMp、SWHn、SWHp、SWLn、SWLpに繋がる端子(基準電源電位)とは反対側に位置する端子は、GND電位に設定されたドライバ内部配線GNDに接続されているが、GND電位に限定されるものでは無く、各容量Cpm、Cph、CplのアナログスイッチSWMn、SWMp、SWHn、SWHp、SWLn、SWLpに繋がる端子電圧と異なる電位(本実施の形態では、VM、VH、VLとは異なる電位)に設定された配線に接続されていてもよい。
【0070】
例えば容量Cpmのアナログスイッチ側とは反対側の端子は図1ではGND配線に接続されているが、VM以外の配線であれば容量Cpmはバイパス容量として機能するので、VH配線、VL配線に接続してもよいし、図1に示す以外の電源配線を用意し、その配線電位をD/Aコンバータが出力すべき電圧範囲の中心電位に設定して、それらに接続してもよい。
【0071】
また、図2は本発明の実施の形態の具体的な配線例を示すものである。以下、上述の各容量Cpm、Cph、Cplの具体的な実現方法について述べる。図2より明らかなようにデータドライバ回路41を形成する内部配線は幾つかの導電層を用いて、それらの間に絶縁層を介して互いに交差している(多層配線)。これらの導電層の交差を積極的に利用して各容量Cpm、Cph、Cplを、他の部材と同時に、特に追加の工程無しに実現できる。
【0072】
図2ではデータドライバ回路41を構成するD/Aコンバータ41a内にGND配線を設けて、その配線との交差(クロス部)を利用して各容量Cpm、Cph、Cplを形成している。
【0073】
つまり、図2(a)に示すように、各容量Cpm、Cph、Cplは、各アナログスイッチに到る基準電源配線の、それぞれ対応したアナログスイッチに近接した位置に、電極部2c、電極部2cと異層の電極部2d、及び電極部2cと電極部2dとに密に挟まれた誘電体層2eとにより形成されている。電極部2cは、必要な容量に応じた面積を有する電極面を備え、基準電源配線と同層にて設けられている。一方、電極部2dは、基準電源配線と異層でかつ交差するGND配線における電極部2cに対面する位置に、ほぼ同面積にて設けられている。誘電体層2eは、多層基板における絶縁層(例えばAlN)により形成されている。
【0074】
また、図3に示すように、それぞれ対応したアナログスイッチと接続された各基準電源配線2f、2g、2hと相違する各基準電源配線と交差するようにそれぞれ各配線2i、2j、2kを配置し、必要に応じて、上述の電極部2c及び電極部2dと同様な電極面を形成することで各容量Cpm、Cph、Cplを形成するようにしてもよい。このとき、例えば、配線2hと配線2iとを電気的接続するには、それらの間にある誘電体層2eに厚さ方向にスルーホール2mを形成し、そのスルーホール2mを介して配線2hと配線2iとを電気的接続すればよい。
【0075】
これまで説明したようなD/Aコンバータの応用例として、上述のD/AコンバータをPoly−Si或いは連続粒界結晶Siなどにて液晶表示装置を構成するドライバと共にモノリシック化(内蔵)して形成することによりデシタル方式のドライバモノリシック型液晶表示装置が実現できる。
【0076】
尚、上記では、液晶表示装置を表示装置の例として挙げたが、階調表示のように、デジタルデータ信号をアナログデータ信号に変換する必要がある、例えばプラズマディスプレイ、発光ダイオード(LED)ディスプレイ、エレクトロルミネッセンスディスプレイ、レーザディスプレイといった表示装置にも適用可能なことは明らかである。
【0077】
【発明の効果】
本発明のD/Aコンバータは、以上のように、入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とによってアナログ出力電圧を決定する変換期間とを有するD/Aコンバータにおいて、第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージ制御するスイッチ素子が設けられ、スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられている構成である。
【0078】
それゆえ、上記構成は、基準電源配線のインビーダンスを低下させるための第二容量を具備することにより、D/Aコンバートを行う際、上記プリチャージ期間に充電すべき第一容量アレイに対し、プリチャージ期間内に十分な電荷を供給できて、プリチャージ期間内での、電荷の供給が不十分なことに起因する表示品位の低下を回避できるという効果を奏する。
【0079】
本発明のドライバモノリシック型表示装置のデータドライバは、前述の課題を解決するために、上述の何れかに記載のD/Aコンバータを有する構成である。
【0080】
それゆえ、上記構成は、上述のD/Aコンバータを有することにより、前述したように、表示品位の低下を回避できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の第一形態に係るD/Aコンバータの要部回路図である。
【図2】上記D/Aコンバータの一具体例であって、(a)は要部回路図であり、(b)はインピーダンス低減用の容量Cpの概略構成図である。
【図3】上記D/Aコンバータの一変形例であって、(a)は要部回路図であり、(b)はインピーダンス低減用の容量Cpの概略構成図である。
【図4】従来の容量分割方式のD/Aコンバータの動作説明図(スイッチ状態A)である。
【図5】上記動作説明図(スイッチ状態A)に関するタイミングチャートである。
【図6】上記D/Aコンバータの他の動作説明図(スイッチ状態B)である。
【図7】上記動作説明図(スイッチ状態B)に関するタイミングチャートである。
【図8】上記D/Aコンバータのさらに他の動作説明図(スイッチ状態C)である。
【図9】上記動作説明図(スイッチ状態C)に関するタイミングチャートである。
【図10】上記D/Aコンバータのさらに他の動作説明図(スイッチ状態D)である。
【図11】上記動作説明図(スイッチ状態D)に関するタイミングチャートである。
【図12】上記D/Aコンバータの動作に関する概略説明図であって、(a)はプリチャージ期間とDAC期間とにおけるバスラインの電位の変化例を示し、(b)は上記変化のときの各スイッチ動作を示す。
【図13】上記D/Aコンバータのアナログ出力電圧のための電荷充電の説明図であって、(a)はプリチャージ期間の電荷充電QA を示し、(b)はDAC期間の電荷充電QB を示す。
【図14】従来のデジタルドライバモノリシック型の液晶表示装置の概略構成図である。
【図15】上記液晶表示装置のデータドライバ回路に入力する映像データの入力順序の説明図である。
【図16】上記データドライバ回路に入力する駆動信号のタイミングチャートである。
【図17】上記データドライバ回路のサンプリングパルス生成回路に動作を示す説明図であって、(a)はブロック図、(b)は動作のタイミングチャートである。
【図18】上記液晶表示装置の表示部におけるウインドー表示時の横クロストークの発生例の説明図であって、(a)はウインドー表示を示し、(b)は横クロストークを示す。
【符号の説明】
C0 、C1 容量(第一容量アレイ)
Cbus1 容量(外部容量)
SWHを、SWM、SWL、SWbus スイッチ(スイッチ素子)
Cph、Cpm、Cpl 容量(第二容量)
VH、VL、VM 基準電源配線
Claims (7)
- 入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とを具備し、
第一容量アレイ及び第一容量アレイに接続される外部容量に対し初期設定用の電荷をプリチャージするプリチャージ期間と、上記ビットデータに基づいて第一容量アレイの容量を選択し、選択された容量にアナログ設定用の電荷をチャージし、第一容量アレイの総容量及び外部容量の容量比によってアナログ出力電圧を決定する変換期間とを有するD/Aコンバータにおいて、
第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージを制御するスイッチ素子が設けられ、
スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられていることを特徴とするD/Aコンバータ。 - 請求項1記載のD/Aコンバータにおいて、
第二容量は、基準電源配線を形成する第一導電層と、第一導電層とは別に絶縁層を隔てて形成された第二導電層とにより形成され、
第二導電層には、上記基準電源配線電位とは異なる電位が付与されていることを特徴とするD/Aコンバータ。 - 請求項2記載のD/Aコンバータにおいて、
第二導電層に付与される電位レベルはアナログ出力電圧の電圧範囲の中心電位に設定されていることを特徴とするD/Aコンバータ。 - 請求項2記載のD/Aコンバータにおいて、
第二導電層に付与される電位レベルはGND電位に設定されていることを特徴とするD/Aコンバータ。 - 請求項2記載のD/Aコンバータにおいて、
第二導電層に付与される電位レベルは、上記電位レベルと相違する、基準電源電位或いはD/Aコンバータ駆動用電源電位に設定されていることを特徴とするD/Aコンバータ。 - 請求項1ないし5の何れかに記載のD/Aコンバータを有することを特徴とするドライバモノリシック型表示装置のデータドライバ。
- 請求項6記載のドライバモノリシック型表示装置のデータドライバにおいて、
D/Aコンバータは、Poly−Siあるいは連続粒界結晶Siからなる基板上にモノリシックに形成されていることを特徴とするドライバモノリシック型表示装置のデータドライバ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001192033A JP3730140B2 (ja) | 2001-06-25 | 2001-06-25 | D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001192033A JP3730140B2 (ja) | 2001-06-25 | 2001-06-25 | D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003008441A JP2003008441A (ja) | 2003-01-10 |
JP3730140B2 true JP3730140B2 (ja) | 2005-12-21 |
Family
ID=19030546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001192033A Expired - Fee Related JP3730140B2 (ja) | 2001-06-25 | 2001-06-25 | D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3730140B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4060236B2 (ja) | 2003-05-28 | 2008-03-12 | 三菱電機株式会社 | デジタル/アナログ変換装置およびそれを備える表示装置 |
JP4676183B2 (ja) * | 2004-09-24 | 2011-04-27 | パナソニック株式会社 | 階調電圧生成装置,液晶駆動装置,液晶表示装置 |
-
2001
- 2001-06-25 JP JP2001192033A patent/JP3730140B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003008441A (ja) | 2003-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6310616B1 (en) | Voltage generating circuit, and common electrode drive circuit signal line drive circuit and gray-scale voltage generating circuit for display device | |
US6281826B1 (en) | Voltage generating apparatus | |
KR100342790B1 (ko) | 액티브매트릭스장치 | |
US7956854B2 (en) | Display apparatus, data line driver, and display panel driving method | |
US7944439B2 (en) | Display device | |
US6970121B1 (en) | Digital to analog converter, liquid crystal display driving circuit, method for digital to analog conversion, and LCD using the digital to analog converter | |
KR100901218B1 (ko) | 매트릭스 디스플레이 디바이스 | |
JPH06214214A (ja) | 能動マトリックス表示装置 | |
KR100341068B1 (ko) | 디지탈-아날로그 변환기, 이를 이용한 액티브 매트릭스 액정 디스플레이 장치, 및 디지탈-아날로그 변환 방법 | |
KR100350726B1 (ko) | 액정표시장치의 게이트 구동방법 | |
KR100432289B1 (ko) | 화상 표시 장치 및 그 구동 방법 | |
US6522317B1 (en) | Liquid-crystal display apparatus incorporating drive circuit in single integrated assembly | |
US8228317B2 (en) | Active matrix array device | |
US20020080131A1 (en) | Display driving apparatus and display apparatus module | |
KR20060105490A (ko) | 샘플 홀드 회로 및 반도체 장치 | |
CN1664656A (zh) | 动态矩阵型液晶显示装置 | |
US7659875B2 (en) | Gradation display reference voltage generating circuit and liquid crystal driving device | |
KR100637060B1 (ko) | 아날로그 버퍼 및 그 구동 방법과, 그를 이용한 액정 표시장치 및 그 구동 방법 | |
JP2006154772A (ja) | 液晶表示装置、液晶ドライバ及びその動作方法 | |
US7286071B1 (en) | System for displaying images | |
WO2013001575A1 (ja) | 表示装置及びその駆動方法 | |
US6958741B2 (en) | Display device | |
US20070273633A1 (en) | Display driving circuit and driving method | |
JP3730140B2 (ja) | D/aコンバータ、ドライバモノリシック型表示装置のデータドライバ | |
JP2010102146A (ja) | 液晶表示装置のドライブ装置および液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050915 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050915 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051005 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3730140 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |