JP3724697B2

JP3724697B2 - Variable gain amplifier circuit

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Publication number: JP3724697B2
Application number: JP34873999A
Authority: JP
Inventors: 誠今村; 通崔; 大加藤
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1999-12-08
Filing date: 1999-12-08
Publication date: 2005-12-07
Anticipated expiration: 2019-12-08
Also published as: JP2001168659A

Description

【０００１】
【発明の属する技術分野】
本発明は、可変利得増幅回路に関し、特に入力コモンモード電圧依存性の改善及びゲインドリフトの改善に関する。
【０００２】
【従来の技術】
従来の可変利得増幅器はＡ／Ｄ変換器、ディジタル・オシロスコープ、シグナルコンディショナ等において用いられており、このような可変利得増幅器は本願出願人の出願に係る「特願平０６−０２８７０５」等に記載されている。
【０００３】
図４は「特願平０６−０２８７０５」に記載された従来の可変利得増幅器の一例を示す回路図である。図４において１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９及び２０はＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor ：以下、ＦＥＴと呼ぶ。）、２１は可変抵抗、２２はコモンモード帰還回路、１００及び１０１は入力電圧、１０２及び１０３は出力電圧である。
【０００４】
ここで、ＦＥＴ１，２，１３及び１４は差動入力回路８０を、ＦＥＴ３，４，１１，１２及びコモンモード帰還回路２２は出力電圧１０２及び１０３を負帰還する帰還回路８１を、ＦＥＴ５〜１０及び１５〜２０は出力段回路８２を、可変抵抗２１は利得制御手段８３をそれぞれ構成している。
【０００５】
入力電圧１００及び１０１はＦＥＴ１及び２のゲートに入力され、ＦＥＴ１及び２のソースはＦＥＴ１４のドレインに、ＦＥＴ１４のソースはＦＥＴ１３のドレインに接続される。
【０００６】
また、ＦＥＴ１のドレインはＦＥＴ８のソース、ＦＥＴ９及び１０のドレイン、可変抵抗２１の一端にそれぞれ接続され、ＦＥＴ２のドレインはＦＥＴ１８のソース、ＦＥＴ１９及び２０のドレイン、可変抵抗２１の他端にそれぞれ接続される。
【０００７】
ＦＥＴ８のドレインはＦＥＴ３のドレイン及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレインは出力電圧１０２を出力すると共に、ＦＥＴ３のゲート、ＦＥＴ６のドレイン及びコモンモード帰還回路２２の一方の入力端子にそれぞれ接続される。
【０００８】
一方、ＦＥＴ１８のドレインはＦＥＴ４のドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１７のドレインは出力電圧１０３を出力すると共に、ＦＥＴ４のゲート、ＦＥＴ１６のドレイン及びコモンモード帰還回路２２の他方の入力端子にそれぞれ接続される。
【０００９】
コモンモード帰還回路２２の出力はＦＥＴ１０及び２０のゲートにそれぞれ接続される。
【００１０】
また、ＦＥＴ３及び４のソースはＦＥＴ１２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ１１のドレインに接続される。ＦＥＴ６及び１６のソースはＦＥＴ５及び１５のドレインに接続される。
【００１１】
さらに、ＦＥＴ５，１１，１３及び１５のソースは正電圧源”Ｖ_DD”に、ＦＥＴ９，１０，１９及び２０のソースはグランド”ＧＮＤ”にそれぞれ接続される。また、ＦＥＴ５，１１，１３及び１５のゲート、ＦＥＴ６，１２，１４及び１６のゲート、ＦＥＴ７及び１７のゲート、ＦＥＴ８及び１８のゲートにはそれぞれバイアス電圧が印加される。
【００１２】
また、図５は図４に示す従来例における可変抵抗２１及びコモンモード帰還回路２２の具体例を示した詳細回路図である。ここで、１〜２０、１００〜１０３は図４と同一符号であり、２３，２４，２５，２６はＦＥＴ、１０４は利得制御電圧である。
【００１３】
図４における可変抵抗２１はＦＥＴ２３及び利得制御電圧１０４により実現され、利得制御電圧１０４の電圧値を大きくすれば、可変抵抗２１としての抵抗値が小さくなり、前記電圧値を小さくすれば前記抵抗値が大きくなる。
【００１４】
一方、コモンモード帰還回路２２は図５中のＦＥＴ２４，２５及び２６により構成され、電圧”Ｖｃｍ”は出力電圧１０２と１０３の和に比例、即ち、出力電圧のコモンモードに比例することになる。
【００１５】
この結果、電圧”Ｖｃｍ”が大きくなるとＦＥＴ１０及び２０の作用により出力段回路８２にバイアス電流が流れて前記出力電圧のコモンモードが小さくなるように動作する。また、電圧”Ｖｃｍ”が小さくなると前記出力電圧のコモンモードが大きくなるように動作する。即ち、コモンモード帰還回路２２は負帰還回路として動作することになる。
【００１６】
ここで、図４に示す従来例の動作を図６及び図７を用いて説明する。図６は可変抵抗２１の抵抗値が無限大である場合の等価回路、図７は可変抵抗２１の抵抗値が有限である場合の動作を示すブロック図である。
【００１７】
図６において１００〜１０３は図４と同一符号を付してあり、８４及び８５は差動入力回路、８６は出力段回路である。可変抵抗２１の抵抗値が無限大である場合、即ち、可変抵抗２１が無い場合、図４の回路は入力電圧１００及び１０１が差動入力回路８４に入力され、差動入力回路８４及び８５の出力電流が出力段回路８６にそれぞれ接続され、出力段回路８６の出力電圧が差動入力回路８５の入力端子に帰還されることになる。
【００１８】
図６に示す回路の利得”Ａ”は「実願平５−８５６」に記載されているように入力電圧１００と１０１の差電圧を”Ｖ_IN”、出力電圧１０２と１０３の差電圧を”Ｖ_OUT ”、差動入力回路８４及び８５のトランス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、
Ａ＝Ｖ_OUT／Ｖ_IN＝ｇ_mi／ｇ_mf （１）
となる。
【００１９】
この利得”ｇ_mi／ｇ_mf”はＦＥＴ１〜４のチャネルサイズの比によって決まるので、この結果、利得は温度及びプロセス変動の影響を受けにくい。
【００２０】
一方、図７において１〜２２，１００〜１０３は図４と同一符号を付してあり、２７及び２８は負荷容量である。また、接続関係についても図４と同様であり、異なる点は出力電圧１０２及び１０３に対して負荷容量２７及び２８が接続された点である。
【００２１】
ここで、入力電圧１００及び１０１の電圧値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス・コンダクタンスを”ｇ_mi”、ＦＥＴ３及び４のトランス・コンダクタンスを”ｇ_mf”、ＦＥＴ１、２及び可変抵抗２１４に流れる電流をそれぞれ”Ｉ１”、”Ｉ２”及び”Ｉ３”とすると、入力電圧１００が１０１よりも大きい場合、
Ｉ１−Ｉ２＝２ｇ_mi・(Ｖ１−Ｖ２) （２）
となる。
【００２２】
また、出力段回路８２の図７中”イ”に流れ込む電流と図７中”ロ”に流れ込む電流との電流差”ΔＩ”は、

となる。
【００２３】
もし、可変抵抗２１の値が無限大であれば前記電流差は、
ΔＩ＝Ｉ１−Ｉ２（４）
である。即ち、可変抵抗２１によりトランス・コンダクタンス”ｇ_mi”が”２・Ｉ３”だけ等価的に小さくなったことになる。この等価的に小さくなったトランス・コンダクタンスを”(ｇ_mi)_eff ”とすると式（１）は、
Ａ＝Ｖ_OUT／Ｖ_IN＝(ｇ_mi)_eff／ｇ_mf （５）
となる。
【００２４】
この結果、差動入力回路８０、可変抵抗２１、帰還回路８１及び出力段回路８２により可変利得増幅器を構成し、可変抵抗２１の抵抗値を変化させることにより利得を制御することが可能となる。
【００２５】
ここで、電流”Ｉ３”はＦＥＴ１及び２からの電流”Ｉ１”、電流”Ｉ２”、可変抵抗２１の抵抗値、図７中”イ”及び”ロ”から出力段回路８２を見たインピーダンスによって決まるが、出力段回路８２はＭＯＳＦＥＴで構成されているため前記インピーダンスは温度及びプロセス変動の影響を受け難くい。即ち、利得は温度及びプロセス変動の影響を受け難くなる。
【００２６】
また、入力電圧１００及び１０１をＭＯＳＦＥＴにより受けているため高入力インピーダンスとなり、スイッチド・キャパシタを用いないため高い周波数帯域が得られ、余分な工程も不要となる。
【００２７】
さらに、伝達関数の最も低周波の極は出力段回路８２の出力抵抗と、負荷容量２７及び２８によって決まるので、可変抵抗の抵抗値を変化させても利得は変化するが前記極は変化しない。即ち、利得を変化させても周波数帯域は変化しないことになる。
【００２８】
また、図８は温度補償が可能な従来の可変利得増幅器の一例を示す回路図であり、本願出願人の出願に係る「特願平０８−２６０６９１」に記載されたものである。但し、簡単の為に帰還回路の記載は省略している。
【００２９】
図８において２９，３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２及び４３はＦＥＴ、４４，４５，４６，４７，４８，４９及び５０は定電流源、１００ａ及び１０１ａは入力電圧、１０２ａ及び１０３ａは出力電圧，１０５はバイアス電圧である。
【００３０】
また、２９〜３９及び４６〜４９は可変利得増幅器コア部８７を、４０〜４２，４４及び４５はハイスイング・カスコード回路で構成されるバイアス電圧制御回路８８を、４３及び５０は利得調整回路８９をそれぞれ構成している。
【００３１】
入力電圧１００ａ及び１０１ａはＦＥＴ２９及び３０のゲートに入力され、ＦＥＴ２９のソースはＦＥＴ３０のソース及び定電流源４８の一端に接続される。
【００３２】
また、ＦＥＴ２９のドレインはＦＥＴ３４のソース、ＦＥＴ３５及び３９のドレインにそれぞれ接続され、ＦＥＴ３０のドレインはＦＥＴ３７及び３９のソース、ＦＥＴ３８のドレインにそれぞれ接続される。
【００３３】
ＦＥＴ３４のドレインはＦＥＴ３１のドレイン及びＦＥＴ３３のソースに接続され、ＦＥＴ３３のドレインは出力電圧１０２ａを出力すると共にＦＥＴ３１のゲート及び定電流源４６の一端にそれぞれ接続される。
【００３４】
一方、ＦＥＴ３７のドレインはＦＥＴ３２のドレイン及びＦＥＴ３６のソースに接続され、ＦＥＴ３６のドレインは出力電圧１０３ａを出力すると共にＦＥＴ３２のゲート及び定電流源４９の一端に接続される。
【００３５】
また、ＦＥＴ３１及び３２のソースは定電流源４７の一端に接続され、ＦＥＴ３３及び３６のゲートにはバイアス電圧１０５が印加される。
【００３６】
ＦＥＴ３４及び３７のゲートはＦＥＴ４０及び４２のゲート、ＦＥＴ４０のドレイン及び定電流源４４の一端に接続され、ＦＥＴ３５及び３８のゲートはＦＥＴ４１のゲート、ＦＥＴ４２のドレイン及び定電流源４５の一端に接続される。また、ＦＥＴ４１のドレインはＦＥＴ４２のソースに接続される。
【００３７】
ＦＥＴ３９のゲートはＦＥＴ４３のゲート及びドレインと定電流源５０の一端に接続される。
【００３８】
さらに、定電流源４４〜５０の他端は正電圧源”Ｖ_dd”に接続され、ＦＥＴ３５，３８，４０，４１及び４３のソースは接地される。
【００３９】
ここで、図８に示す従来例の動作を説明する。先ず第１に可変利得増幅器コア部８７における温度の影響を説明する。ＦＥＴ２９及び３０は飽和領域で動作しているので、
Ｉ_d＝(Ｋ／２)(Ｗ／Ｌ)(Ｖ_gs−Ｖｔ)² （６）
（但し、Ｋ＝μ_p・Ｃｏｘである。）
となる。
【００４０】
式（６）において”Ｉ_d ”はドレイン電流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲート長、”Ｖ_gs”はゲート・ソース間電圧、”Ｖｔ”は閾値電圧、”μ_p ”は正孔の移動度、”Ｃｏｘ”は酸化膜の誘電率である。
【００４１】
また、トランス・コンダクタンス”ｇ_mi”は、

となる。
【００４２】
式（７）中で温度係数を有するものは”μ_p ”だけであるので、トランス・コンダクタンス”ｇ_mi”は”(μ_P )^1/2 ”に比例することになる。
【００４３】
同様にＦＥＴ３１及び３２も飽和領域で動作しているので式（７）と同様になり、トランス・コンダクタンス”ｇ_mf”もまた”(μ_p )^1/2 ”に比例することになる。
【００４４】
前述の等価的に小さくなったトランス・コンダクタンス”(ｇ_mi)_eff ”は、
(ｇ_mi)_eff＝(ｇ_ds／(ｇ_mb＋ｇ_ds))・ｇ_mi （８）
となる。
【００４５】
ここで、”ｇ_mb”はＦＥＴ３４及び３７のトランス・コンダクタンスであり、ＦＥＴ３４及び３７も飽和領域で動作しているので”ｇ_mb”は”(μ_n )^1/2 ”に比例することになる。但し、”μ_n ”は電子の移動度である。
【００４６】
一方、ＦＥＴ３９は抵抗性領域で動作しているのでドレイン電流”Ｉ_d39 ”は、

となる。
【００４７】
また、トランス・コンダクタンス”ｇ_mds”

となる。
【００４８】
ＦＥＴ３９は抵抗性領域で動作しているので”Ｖ_gs＞＞Ｖ_ds”であり、式（１０）は、

となる。
【００４９】
ここで、利得”Ａ”は式（５）から、

となる。
【００５０】
式（１２）において”ｇ_mi”及び”ｇ_mf”は”(μ_p )^1/2 ”に比例するので”μ_p ”の温度変化による影響は相殺される。但し、”ｇ_mb”は”(μ_n )^1/2 ”に比例するものの”ｇ_mds ”には閾値電圧”Ｖｔ”の温度変動があるためこの状態では利得は温度変化に影響される。
【００５１】
第２にバイアス電圧制御回路８８における温度の影響を説明する。先ず、ＦＥＴ４０とＦＥＴ４２は、

及び、
Ｉ_d40＝Ｉ_d42 （１４）
なる関係を満足している。
【００５２】
ＦＥＴ３５及び３６はそれぞれ飽和領域で動作しているので、
Ｉ_d40＝(Ｋ／２)(Ｗ／Ｌ)₄₀(Ｖ_gs40−Ｖｔ)² （１５）
Ｉ_d41＝(Ｋ／２)(Ｗ／Ｌ)₄₁(Ｖ_gs41−Ｖｔ)² （１６）
となる。
【００５３】
式（１５）及び（１６）から”Ｖ_gs40”及び”Ｖ_gs41”は、
Ｖ_gs40＝Ｖｔ＋{Ｉ_d40／(Ｋ／２)(Ｗ／Ｌ)₄₀}^1/2 （１７）
Ｖ_gs41＝Ｖｔ＋{Ｉ_d41／(Ｋ／２)(Ｗ／Ｌ)₄₁}^1/2 （１８）
となる。
【００５４】
ＦＥＴ４２のゲート・ソース間電圧”Ｖ_gs42”はＦＥＴ４１とゲートサイズが同一で、ドレイン電流も同一なので、
Ｖ_gs42＝Ｖｔ＋{Ｉ_d42／(Ｋ／２)(Ｗ／Ｌ)₄₂}^1/2 （１９）
となる。
【００５５】
ここで、バイアス電圧制御回路８８の出力電圧である図８中”Ｖｂ”は図８中”Ｖａ”を用いて、

となる。
【００５６】
さらに、式（１３）及び式（１４）の条件を用いることにより式（２０）は、

となる。
【００５７】
第３に利得調整回路８９における温度の影響を説明する。ＦＥＴ４３は飽和領域で動作しているので、前述と同様に図８中”Ｖｄ”は、

となる。
【００５８】
また、ＦＥＴ４２とＦＥＴ３７のゲートサイズやバイアス電流は同一なので、図８中”Ｖｃ”は”Ｖｂ”と等しい。
【００５９】
従って、ＦＥＴ３９のゲート・ソース間電圧”Ｖ_gs39”は、

となる。但し、”Ｋｘ”は温度に依存しない定数である。
【００６０】
式（２３）を式（１１）に代入すると、

となる。
【００６１】
式（２４）から”ｇ_mds ”は”(μ_n )^1/2”に比例することになり、式（１２）において”ｇ_mb”も前述のように”(μ_n )^1/2”に比例することから”μ_n ”の温度変化による影響は相殺され、利得”Ａ”は温度変化の影響を受けなくなる。
【００６２】
【発明が解決しようとする課題】
しかし、図１に示す従来例では式（５）は、入力コモンモード電圧”Ｖｃｏｍ”が一定であれば利得”Ａ”は一定になるが入力コモンモード電圧”Ｖｃｏｍ”が変動すると利得”Ａ”も変動してしまうと言った問題点があった。これは、式（２）中の”ｇｍｉ”が入力コモンモード電圧”Ｖｃｏｍ”によって変化するためである。
【００６３】
例えば、一般にオシロスコープ等ではポジション機能やオフセット機能により自由に入力コモンモード電圧”Ｖｃｏｍ”を設定してから可変利得増幅器に入力するので、このような場合には利得”Ａ”も変動してしまうと言った問題点があった。
【００６４】
また、図８に示す従来例では実験結果から式（１１）における線形領域動作ＦＥＴの電子の移動度”μ_n ”のみが変動した場合には温度補償ができなくなると言った問題点があった。
従って本発明が解決しようとする課題は、入力コモンモード電圧依存性及びゲインドリフトの改善が可能な可変利得増幅回路を実現することにある。
【００６５】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
可変利得増幅回路において、
差動入出力の可変利得増幅器と、この可変利得増幅器と同一回路であるレプリカ回路と、このレプリカ回路の入力端子間に利得を決定するための制御電圧を印加する利得設定手段と、前記レプリカ回路の非反転出力が反転入力端子に印加されると共に出力電圧で前記レプリカ回路及び前記可変利得増幅器の利得を制御するエラーアンプと、前記レプリカ回路の反転出力から一定電圧高い電圧を前記エラーアンプの非反転入力端子に印加する利得微調手段とを備えたことにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６６】
請求項２記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記利得設定手段が、
複数の抵抗が直列接続された直列抵抗と、この直列抵抗に定電流を供給する定電流源と、前記抵抗の接続点の電圧を選択して前記レプリカ回路に印加する複数のスイッチ回路とから構成されたことにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６７】
請求項３記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記利得微調手段が、
抵抗と、この抵抗に定電流を供給する定電流源と、前記抵抗の一端が前記レプリカ回路の非反転出力に接続され、他端の電圧を前記エラーアンプの非反転入力端子に印加することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６８】
請求項４記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記抵抗に流れる電流の値を調整して利得の微調整を行うことにより、利得の微調整が可能になる。
【００６９】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る可変利得増幅器の一実施例を示す回路図である。図１において５１，５８，６４，６５，６７及び６８は定電流源、５２，５３，５４，５５，５６，５７及び６６は抵抗、５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，及び６１ｂはスイッチ回路、６２は図５に示した従来例と同一回路である可変利得増幅器を用いたレプリカ回路、６３及び７２は図５中のＦＥＴ２３に相当するＦＥＴ、６９はエラーアンプ、７０は値が変動する入力コモンモード電圧”Ｖｃｏｍ”に相当する電圧源、７１はレプリカ回路６２と同一回路である可変利得増幅器を用いた可変利得増幅器、１０６及び１０７は入力電圧、１０８及び１０９は出力電圧である。
【００７０】
また、５１〜５８，５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ及び６１ｂはレプリカ回路６１に利得を決定するための制御電圧を印加する利得設定手段９０を、また、６４〜６８は一定の電圧降下を発生させる利得微調手段９１をそれぞれ構成している。
【００７１】
定電流源５１の一端は抵抗５２の一端及びスイッチ回路５９ａの入力端子に接続され、抵抗５２の他端は抵抗５３の一端及びスイッチ回路６０ａの入力端子に接続される。
【００７２】
抵抗５３の他端は抵抗５４の一端及びスイッチ回路６１ａの入力端子に接続され、抵抗５４の他端は抵抗５５の一端、入力電圧１０７として可変利得増幅器７１の反転入力端子及び電圧源７０の一端にそれぞれ接続される。
【００７３】
抵抗５５の他端は抵抗５６の一端及びスイッチ回路６１ｂの入力端子に接続され、抵抗５６の他端は抵抗５７の一端及びスイッチ回路６０ｂの入力端子に接続される。また、抵抗５７の他端は定電流源５８の一端及びスイッチ回路５９ｂの入力端子に接続される。
【００７４】
スイッチ回路５９ａの出力端子はスイッチ回路６０ａ及び６１ａの出力端子とレプリカ回路６２の非反転入力端子にそれぞれ接続され、スイッチ回路５９ｂの出力端子はスイッチ回路６０ｂ及び６１ｂの出力端子とレプリカ回路６２の反転入力端子にそれぞれ接続される。
【００７５】
レプリカ回路６２の非反転出力端子はエラーアンプ６９の反転入力端子に接続され、レプリカ回路６２の反転出力端子は抵抗６６の一端と定電流源６７及び６８の一端に接続される。また、抵抗６６の他端はエラーアンプ６９の非反転入力端子と定電流源６４及び６５の一端に接続される。
【００７６】
エラーアンプ６９の出力は図５中１０４に示す利得制御電圧としてレプリカ回路内のＦＥＴ６３のゲート及び可変利得増幅器７１内のＦＥＴ７２のゲートにそれぞれ接続される。
【００７７】
また、入力電圧１０６は可変利得増幅器７１の非反転入力端子に入力され、可変利得増幅器７１は出力電圧１０８及び１０９を出力する。
【００７８】
さらに、定電流源５１，６４及び６５の他端は正電圧源にそれぞれ接続され、定電流源５８，６７及び６８の他端及び電圧源７０の他端はそれぞれ接地される。
【００７９】
ここで、図１に示す実施例の動作を説明する。スイッチ回路５９ａ〜６１ａ及び５９ｂ〜６１ｂの”ＯＮ／ＯＦＦ”の組み合わせにより可変利得増幅回路の利得が決定される。
【００８０】
例えば、抵抗５２及び５７の抵抗値を”３Ｒ”、抵抗降５３〜５６の抵抗値を”Ｒ”、抵抗６６の抵抗値を”２０Ｒ”、定電流源５１，５８，６４及び６７の出力電流を”Ｉ”とし、スイッチ回路５９ａ及び５９ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”２倍”になる。
【００８１】
また、スイッチ回路６０ａ及び６０ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”５倍”、スイッチ回路６１ａ及び６１ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”１０倍”になる。
【００８２】
ここでは利得が”２倍”の場合を用いて実施例の動作を説明する。スイッチ回路５９ａ及び５９ｂのみが”ＯＮ”であるのでレプリカ回路６２の入力端子間には抵抗５２〜５７の直列抵抗による電圧降下分の電圧が印加される。
【００８３】
上述した値を用いれば、レプリカ回路６２の入力端子間電圧”Ｖ_in62”は

となる。
【００８４】
一方、定電流源６４及び６７の出力電流値を”Ｉ”定電流源６５及び６８の出力電流値を”Ｉ’＝０”とすれば、エラーアンプ６９の非反転入力端子にはレプリカ回路６２の反転出力値に対して”２０Ｒ×Ｉ”分だけ高い電圧が印加されることになる。
【００８５】
この時、エラーアンプ６９は非反転入力端子と反転入力端子の電圧が同電圧となるように出力値を変化させてレプリカ回路の利得を制御する。
【００８６】
また、レプリカ回路６２の非反転出力端子の電圧値はエラーアンプ６９の非反転入力端子の電圧と同じになるので、レプリカ回路６２の出力端子間電圧”Ｖ_out62”は”２０Ｒ×Ｉ”となる。
【００８７】
従って、レプリカ回路６２の利得”Ａ₆₂”は、

となる。
【００８８】
このため、レプリカ回路６２の同一回路である可変利得増幅器７１の利得もまた”２倍”になるようにエラーアンプ６９の出力値により制御されることになる。
【００８９】
図２はこのような構成の可変利得増幅回路において入力コモンモード電圧”Ｖｃｏｍ”に相当する電圧源７０の出力を”１．０Ｖ〜２．０Ｖ”変化させた場合の利得の変動をシュミレーションした結果を示す特性曲線図である。また、利得を”２倍”、”５倍”及び”１０倍”にした場合のシュミレーションである。
【００９０】
図２中”ＰＲ０１”は図５に示す従来例のシュミレーション結果、図２中”ＰＲ０２”は本発明のシュミレーション結果である。図２から分かるように従来例と比較して利得の変動が格段に改善されていることが分かる。
【００９１】
例えば、各条件下の利得変動は利得が”２倍”の場合”３．３％／Ｖ”から”０．００６％／Ｖ”に、”５倍”の場合”３．２％／Ｖ”から”０．０００％／Ｖ”に、”１０倍”の場合”３．２％／Ｖ”から”０．００５％／Ｖ”にそれぞれ改善されている。
【００９２】
また、図３は線形領域動作ＦＥＴの電子の移動度”μ_n ”を変化させた場合の利得の変動をシュミレーションした結果を示す特性曲線図である。線形領域動作ＦＥＴの電子の移動度”μ_n ”を変化させる方法としては下記の式の”ｂｅｘ”の絶対値を”−５０％〜５０％”の間で変化させた。
μ_n（Ｔ）＝μ_n×（Ｔ／Ｔnom）^-bex （２７）
但し、式（２７）において”Ｔ”は温度、”Ｔnom”は２５℃である。
【００９３】
図３中”ＰＲ１１”は図８に示す従来例のシュミレーション結果、図３中”ＰＲ１２”は本発明のシュミレーション結果である。図３から分かるように従来例と比較して利得の変動が格段に改善されていることが分かる。
【００９４】
例えば、従来例では”ｂｅｘ”の絶対値を”−５０％〜５０％”の間で変化させた場合にはゲインドリフトが”−２０００〜＋２０００ｐｐｍ／℃”程度であったものが本発明では”４０ｐｐｍ／℃””以下に抑えられている。
【００９５】
この結果、レプリカ回路とエラーアンプとで利得の値を制御するループを構成し、このエラーアンプの出力電圧で可変利得増幅器の利得を制御することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００９６】
なお、定電流源６５及び６８の出力電流値は”０”としていたがこの定電流源６５及び６８の出力電流値を調整して抵抗６６に流れる電流の値を変化させればエラーアンプ６９の非反転入力端子に印加される電圧は、例えば、”２０Ｒ×Ｉ＋α”と変化するので式（２６）に示す利得の調整が可能になる。
【００９７】
すなわち、定電流源６５及び６８の出力電流値を調整して抵抗６６に流れる電流を調整すれば利得の微調整が可能になる。
【００９８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項３の発明によれば、レプリカ回路とエラーアンプとで利得の値を制御するループを構成し、このエラーアンプの出力電圧で可変利得増幅器の利得を制御することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００９９】
また、請求項４の発明によれば、定電流源の出力電流値を調整して抵抗に流れる電流を調整すれば利得の微調整が可能になる。
【図面の簡単な説明】
【図１】本発明に係る可変利得増幅器の一実施例を示す回路図である。
【図２】利得の変動をシュミレーションした結果を示す特性曲線図である。
【図３】利得の変動をシュミレーションした結果を示す特性曲線図である。
【図４】従来の可変利得増幅器の一例を示す回路図である。
【図５】可変抵抗及びコモンモード帰還回路の具体例を示した詳細回路図である。
【図６】可変抵抗の抵抗値が無限大である場合の等価回路である。
【図７】可変抵抗の抵抗値が有限である場合の動作を示すブロック図である。
【図８】温度補償が可能な従来の可変利得増幅器の一例を示す回路図である。
【符号の説明】
１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２３，２４，２５，２６，２９，３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，６３，７２ＦＥＴ
２１可変抵抗
２２コモンモード帰還回路
２７，２８負荷容量
４４，４５，４６，４７，４８，４９，５０，５１，５８，６４，６５，６７，６８定電流源
５２，５３，５４，５５，５６，５７，６６抵抗
５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，６１ｂスイッチ回路
６２レプリカ回路
６９エラーアンプ
７０電圧源
７１可変利得増幅器
８０，８４，８５差動入力回路
８１帰還回路
８２，８６出力段回路
８３利得制御手段
８７可変利得増幅器コア部
８８バイアス電圧制御回路
８９利得調整回路
９０利得設定手段
９１利得微調手段
１００，１００ａ，１０１，１０１ａ，１０６，１０７入力電圧
１０２，１０２ａ，１０３，１０３ａ，１０８，１０９出力電圧
１０４利得制御電圧
１０５はバイアス電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier circuit, and more particularly to improvement of input common mode voltage dependency and improvement of gain drift.
[0002]
[Prior art]
Conventional variable gain amplifiers are used in A / D converters, digital oscilloscopes, signal conditioners, etc., and such variable gain amplifiers are disclosed in Japanese Patent Application No. 06-028705 related to the application of the present applicant. Has been described.
[0003]
FIG. 4 is a circuit diagram showing an example of a conventional variable gain amplifier described in Japanese Patent Application No. 06-028705. In FIG. 4, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, and 20 are MOS field effect transistors (Metal Oxide). Semiconductor Field Effect Transistor: hereinafter referred to as FET), 21 is a variable resistor, 22 is a common mode feedback circuit, 100 and 101 are input voltages, and 102 and 103 are output voltages.
[0004]
Here, the

FETs

1, 2, 13 and 14 are the differential input circuit 80, the

FETs

3, 4, 11, 12 and the common mode feedback circuit 22 are the feedback circuits 81 for negatively feeding back the

output voltages

102 and 103, the FETs 5 to 10 and Reference numerals 15 to 20 constitute an output stage circuit 82, and the variable resistor 21 constitutes a gain control means 83.
[0005]

Input voltages

100 and 101 are input to the gates of FETs 1 and 2, the sources of FETs 1 and 2 are connected to the drain of FET 14, and the source of FET 14 is connected to the drain of FET 13.
[0006]
The drain of FET 1 is connected to the source of FET 8, the drains of

FETs

9 and 10, and one end of variable resistor 21. The drain of FET 2 is connected to the source of FET 18, the drains of

FETs

19 and 20, and the other end of variable resistor 21. The
[0007]
The drain of the FET 8 is connected to the drain of the FET 3 and the source of the FET 7. The drain of the FET 7 outputs the output voltage 102 and is connected to the gate of the FET 3, the drain of the FET 6, and one input terminal of the common mode feedback circuit 22. .
[0008]
On the other hand, the drain of the FET 18 is connected to the drain of the FET 4 and the source of the FET 17. The drain of the FET 17 outputs the output voltage 103 and is connected to the gate of the FET 4, the drain of the FET 16, and the other input terminal of the common mode feedback circuit 22. Is done.
[0009]
The output of the common mode feedback circuit 22 is connected to the gates of the

FETs

10 and 20, respectively.
[0010]
The sources of the

FETs

3 and 4 are connected to the drain of the FET 12, and the source of the FET 12 is connected to the drain of the FET 11. The sources of

FETs

6 and 16 are connected to the drains of

FETs

5 and 15.
[0011]
Further, the sources of the

FETs

5, 11, 13, and 15 are positive voltage sources “V”. _DD ", The sources of

FETs

9, 10, 19 and 20 are connected to the ground" GND "respectively. Also, the gates of

FETs

5, 11, 13 and 15; the gates of

FETs

6, 12, 14 and 16; and the gates of FETs 7 and 17 A bias voltage is applied to the gates of the

FETs

8 and 18, respectively.
[0012]
FIG. 5 is a detailed circuit diagram showing a specific example of the variable resistor 21 and the common mode feedback circuit 22 in the conventional example shown in FIG. Here, 1 to 20 and 100 to 103 are the same as those in FIG. 4, 23, 24, 25 and 26 are FETs, and 104 is a gain control voltage.
[0013]
4 is realized by the FET 23 and the gain control voltage 104. If the voltage value of the gain control voltage 104 is increased, the resistance value as the variable resistor 21 is decreased, and if the voltage value is decreased, the resistance value is increased. Becomes larger.
[0014]
On the other hand, the common mode feedback circuit 22 is constituted by

FETs

24, 25 and 26 in FIG. 5, and the voltage “Vcm” is proportional to the sum of the

output voltages

102 and 103, that is, proportional to the common mode of the output voltage.
[0015]
As a result, when the voltage “Vcm” increases, the operation of the

FETs

10 and 20 causes the bias current to flow through the output stage circuit 82 so that the common mode of the output voltage decreases. Further, when the voltage “Vcm” is decreased, the common mode of the output voltage is increased. That is, the common mode feedback circuit 22 operates as a negative feedback circuit.
[0016]
Here, the operation of the conventional example shown in FIG. 4 will be described with reference to FIGS. FIG. 6 is an equivalent circuit when the resistance value of the variable resistor 21 is infinite, and FIG. 7 is a block diagram showing an operation when the resistance value of the variable resistor 21 is finite.
[0017]
6, reference numerals 100 to 103 are assigned the same reference numerals as in FIG. 4, 84 and 85 are differential input circuits, and 86 is an output stage circuit. When the resistance value of the variable resistor 21 is infinite, that is, when the variable resistor 21 is not present, the

input voltage

100 and 101 is input to the differential input circuit 84 in the circuit of FIG. The output current is connected to the output stage circuit 86, and the output voltage of the output stage circuit 86 is fed back to the input terminal of the differential input circuit 85.
[0018]
The gain “A” of the circuit shown in FIG. 6 is obtained by setting the difference voltage between the

input voltages

100 and 101 to “V” as described in “Application No. 5-856”. _IN "The difference voltage between the

output voltages

102 and 103 is expressed as" V _OUT "If the transconductances of the differential input circuits 84 and 85 are" gmi "and" gmf ",
A = V _OUT / V _IN = G _mi / G _mf (1)
It becomes.
[0019]
This gain “g _mi / G _m Since f ″ is determined by the ratio of the channel sizes of the FETs 1 to 4, as a result, the gain is less susceptible to temperature and process variations.
[0020]
On the other hand, in FIG. 7, 1-22, 100-103 are assigned the same reference numerals as in FIG. 4, and 27 and 28 are load capacities. Further, the connection relationship is the same as in FIG. 4, and the difference is that

load capacitors

27 and 28 are connected to the

output voltages

102 and 103.
[0021]
Here, the voltage values of the

input voltages

100 and 101 are “V1” and “V2”, and the transconductances of the FETs 1 and 2 are “g”. _mi “Transformance of FET3 and FET4” _mf "If the currents flowing through the FETs 1 and 2 and the variable resistor 214 are" I1 "," I2 ", and" I3 ", respectively, if the input voltage 100 is greater than 101,
I1-I2 = 2g _mi ・ (V1-V2) (2)
It becomes.
[0022]
Further, the current difference “ΔI” between the current flowing into “I” in FIG. 7 of the output stage circuit 82 and the current flowing into “B” in FIG.

It becomes.
[0023]
If the value of the variable resistor 21 is infinite, the current difference is
ΔI = I1−I2 (4)
It is. That is, the transconductance “g” is controlled by the variable resistor 21. _mi Is equivalently reduced by “2.I3.” This equivalently reduced transconductance is expressed as “(g _mi ) _eff "(1) becomes
A = V _OUT / V _IN = (G _mi ) _eff / G _mf (5)
It becomes.
[0024]
As a result, the differential input circuit 80, the variable resistor 21, the feedback circuit 81, and the output stage circuit 82 constitute a variable gain amplifier, and the gain can be controlled by changing the resistance value of the variable resistor 21.
[0025]
Here, the current “I3” depends on the current “I1” from the FETs 1 and 2, the current “I2”, the resistance value of the variable resistor 21, and the impedance of the output stage circuit 82 viewed from “A” and “B” in FIG. However, since the output stage circuit 82 is composed of a MOSFET, the impedance is hardly affected by temperature and process variations. That is, gain is less susceptible to temperature and process variations.
[0026]
In addition, since the

input voltages

100 and 101 are received by the MOSFET, the input impedance is high, and since a switched capacitor is not used, a high frequency band can be obtained and an extra process is not required.
[0027]
Further, since the pole of the lowest frequency of the transfer function is determined by the output resistance of the output stage circuit 82 and the

load capacitors

27 and 28, the gain is changed even if the resistance value of the variable resistor is changed, but the pole is not changed. That is, the frequency band does not change even if the gain is changed.
[0028]
FIG. 8 is a circuit diagram showing an example of a conventional variable gain amplifier capable of temperature compensation, which is described in “Japanese Patent Application No. 08-260691” filed by the present applicant. However, the description of the feedback circuit is omitted for simplicity.
[0029]
In FIG. 8, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42 and 43 are FETs, 44, 45, 46, 47, 48, 49 and 50 are constant. Current sources 100a and 101a are input voltages, 102a and 103a are output voltages, and 105 is a bias voltage.
[0030]
29 to 39 and 46 to 49 are variable gain amplifier cores 87, 40 to 42, 44 and 45 are bias voltage control circuits 88 composed of high swing cascode circuits, and 43 and 50 are gain adjustment circuits 89. Each is composed.
[0031]
The input voltages 100 a and 101 a are input to the gates of the

FETs

29 and 30, and the source of the FET 29 is connected to the source of the FET 30 and one end of the constant current source 48.
[0032]
The drain of the FET 29 is connected to the source of the FET 34, the drains of the

FETs

35 and 39, and the drain of the FET 30 is connected to the sources of the FETs 37 and 39 and the drain of the FET 38, respectively.
[0033]
The drain of the FET 34 is connected to the drain of the FET 31 and the source of the FET 33. The drain of the FET 33 outputs the output voltage 102 a and is connected to the gate of the FET 31 and one end of the constant current source 46.
[0034]
On the other hand, the drain of the FET 37 is connected to the drain of the FET 32 and the source of the FET 36, and the drain of the FET 36 outputs the output voltage 103 a and is connected to the gate of the FET 32 and one end of the constant current source 49.
[0035]
The sources of the

FETs

31 and 32 are connected to one end of the constant current source 47, and a bias voltage 105 is applied to the gates of the

FETs

33 and 36.
[0036]
The gates of the FETs 34 and 37 are connected to the gates of the

FETs

40 and 42, the drain of the FET 40, and one end of the constant current source 44. The gates of the

FETs

35 and 38 are connected to the gate of the FET 41, the drain of the FET 42, and one end of the constant current source 45. . Further, the drain of the FET 41 is connected to the source of the FET 42.
[0037]
The gate of the FET 39 is connected to the gate and drain of the FET 43 and one end of the constant current source 50.
[0038]
Further, the other ends of the constant current sources 44 to 50 are positive voltage sources “V”. _dd ”And the sources of the

FETs

35, 38, 40, 41 and 43 are grounded.
[0039]
Here, the operation of the conventional example shown in FIG. 8 will be described. First, the influence of temperature in the variable gain amplifier core unit 87 will be described. Since

FETs

29 and 30 are operating in the saturation region,
I _d = (K / 2) (W / L) (V _gs -Vt) ² (6)
(However, K = μ _p -Cox. )
It becomes.
[0040]
In Formula (6), “I _d "" Is the drain current, "W" is the gate width of the FET, "L" is the gate length of the FET, "V" _gs "Is the gate-source voltage," Vt "is the threshold voltage," μ _p “Hole mobility” and “Cox” is the dielectric constant of the oxide film.
[0041]
Transconductance “g” _mi "

It becomes.
[0042]
In the formula (7), the one having the temperature coefficient is “μ _p "Only transconductance" g _mi “” Is (μ _P ) ^1/2 It will be proportional to.
[0043]
Similarly, since the

FETs

31 and 32 operate in the saturation region, they are the same as the equation (7), and the transconductance “g” _mf “Also” (μ _p ) ^1/2 It will be proportional to.
[0044]
The equivalently reduced transconductance "(g _mi ) _eff "
(g _mi ) _eff = (G _ds / (G _mb + G _ds )) ・ G _mi (8)
It becomes.
[0045]
Where "g _mb "Is the transconductance of FETs 34 and 37, and FETs 34 and 37 are also operating in the saturation region. _mb “” Is (μ _n ) ^1/2 Is proportional to "", but "μ" _n "" Is the mobility of electrons.
[0046]
On the other hand, since the FET 39 operates in the resistive region, the drain current “I _d39 "

It becomes.
[0047]
Transconductance “g” _mds ”

It becomes.
[0048]
Since FET39 operates in the resistive region, _gs >> V _ds ”And equation (10) is

It becomes.
[0049]
Here, the gain “A” is obtained from the equation (5).

It becomes.
[0050]
In equation (12), “g _mi "And" g _mf “” Is (μ _p ) ^1/2 Since it is proportional to “μ” _p The effect of “” due to temperature change is offset, but “g _mb “” Is (μ _n ) ^1/2 Proportional to "g" _mds Since “” has a temperature variation of the threshold voltage “Vt”, the gain is affected by the temperature change in this state.
[0051]
Second, the influence of temperature in the bias voltage control circuit 88 will be described. First, FET40 and FET42 are:

as well as,
I _d40 = I _d42 (14)
Satisfied relationship.
[0052]
Since

FETs

35 and 36 are each operating in the saturation region,
I _d40 = (K / 2) (W / L) ₄₀ (V _gs40 -Vt) ² (15)
I _d41 = (K / 2) (W / L) ₄₁ (V _gs41 -Vt) ² (16)
It becomes.
[0053]
From equations (15) and (16), “V _gs40 "And" V _gs41 "
V _gs40 = Vt + {I _d40 / (K / 2) (W / L) ₄₀ } ^1/2 (17)
V _gs41 = Vt + {I _d41 / (K / 2) (W / L) ₄₁ } ^1/2 (18)
It becomes.
[0054]
FET42 gate-source voltage "V" _gs42 "Is the same gate size and the same drain current as FET 41,
V _gs42 = Vt + {I _d42 / (K / 2) (W / L) ₄₂ } ^1/2 (19)
It becomes.
[0055]
Here, “Vb” in FIG. 8 which is the output voltage of the bias voltage control circuit 88 is “Va” in FIG.

It becomes.
[0056]
Furthermore, by using the conditions of the equations (13) and (14), the equation (20) is

It becomes.
[0057]
Third, the influence of temperature in the gain adjustment circuit 89 will be described. Since the FET 43 operates in the saturation region, “Vd” in FIG.

It becomes.
[0058]
Further, since the gate size and the bias current of the FET 42 and the FET 37 are the same, “Vc” in FIG. 8 is equal to “Vb”.
[0059]
Therefore, the gate-source voltage “V” of the FET 39 _gs39 "

It becomes. However, “Kx” is a constant independent of temperature.
[0060]
Substituting equation (23) into equation (11),

It becomes.
[0061]
From equation (24), “g _mds “” Is (μ _n ) ^1/2 In the equation (12). _mb “As mentioned above” (μ _n ) ^1/2 Since it is proportional to “μ” _n The effect of “” due to the temperature change is canceled out, and the gain “A” is not affected by the temperature change.
[0062]
[Problems to be solved by the invention]
However, in the conventional example shown in FIG. 1, the gain “A” is constant when the input common mode voltage “Vcom” is constant, but the gain “A” is constant when the input common mode voltage “Vcom” varies. There was also a problem that it would fluctuate. This is because “gmi” in the equation (2) changes depending on the input common mode voltage “Vcom”.
[0063]
For example, in general, an oscilloscope or the like sets an input common mode voltage “Vcom” freely by a position function or an offset function and then inputs it to a variable gain amplifier. There was a problem I said.
[0064]
Further, in the conventional example shown in FIG. 8, from the experimental results, the electron mobility “μ” _n There was a problem that temperature compensation could not be performed when only “was changed”.
Accordingly, the problem to be solved by the present invention is to realize a variable gain amplifier circuit capable of improving input common mode voltage dependency and gain drift.
[0065]
[Means for Solving the Problems]
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In the variable gain amplifier circuit,
Variable gain amplifier of differential input / output, replica circuit that is the same circuit as the variable gain amplifier, gain setting means for applying a control voltage for determining gain between input terminals of the replica circuit, and the replica circuit The non-inverting output of the error amplifier is applied to the inverting input terminal and the gain of the replica circuit and the variable gain amplifier is controlled by the output voltage. By providing the gain fine adjustment means to be applied to the inverting input terminal, the input common mode voltage dependency and gain drift can be improved.
[0066]
The invention according to claim 2
In the variable gain amplifier circuit according to the invention of claim 1,
The gain setting means is
A series resistor in which a plurality of resistors are connected in series, a constant current source that supplies a constant current to the series resistors, and a plurality of switch circuits that select a voltage at a connection point of the resistors and apply the voltage to the replica circuit As a result, the input common mode voltage dependency and gain drift can be improved.
[0067]
The invention described in claim 3
In the variable gain amplifier circuit according to the invention of claim 1,
The gain fine-tuning means is
A resistor, a constant current source for supplying a constant current to the resistor, one end of the resistor connected to the non-inverting output of the replica circuit, and applying the voltage at the other end to the non-inverting input terminal of the error amplifier The input common mode voltage dependency and gain drift can be improved.
[0068]
The invention according to claim 4
In the variable gain amplifier circuit according to the invention of claim 1,
By finely adjusting the gain by adjusting the value of the current flowing through the resistor, the gain can be finely adjusted.
[0069]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a variable gain amplifier according to the present invention. In FIG. 1, 51, 58, 64, 65, 67 and 68 are constant current sources, 52, 53, 54, 55, 56, 57 and 66 are resistors, and 59a, 59b, 60a, 60b, 61a and 61b are switch circuits. , 62 is a replica circuit using a variable gain amplifier which is the same circuit as the conventional example shown in FIG. 5, 63 and 72 are FETs corresponding to the FET 23 in FIG. 5, 69 is an error amplifier, and 70 is an input whose value varies. A voltage source corresponding to the common mode voltage “Vcom”, 71 is a variable gain amplifier using a variable gain amplifier that is the same circuit as the

replica circuit

62, 106 and 107 are input voltages, and 108 and 109 are output voltages.
[0070]
51 to 58, 59a, 59b, 60a, 60b, 61a and 61b are gain setting means 90 for applying a control voltage for determining the gain to the replica circuit 61, and 64 to 68 are a constant voltage drop. Each of the gain fine adjustment means 91 to be generated is configured.
[0071]
One end of the constant current source 51 is connected to one end of the resistor 52 and the input terminal of the switch circuit 59a, and the other end of the resistor 52 is connected to one end of the resistor 53 and the input terminal of the switch circuit 60a.
[0072]
The other end of the resistor 53 is connected to one end of the resistor 54 and the input terminal of the switch circuit 61 a, the other end of the resistor 54 is one end of the resistor 55, and the inverting input terminal of the variable gain amplifier 71 and one end of the voltage source 70 as the input voltage 107. Connected to each.
[0073]
The other end of the resistor 55 is connected to one end of the resistor 56 and the input terminal of the switch circuit 61b, and the other end of the resistor 56 is connected to one end of the resistor 57 and the input terminal of the switch circuit 60b. The other end of the resistor 57 is connected to one end of the constant current source 58 and the input terminal of the switch circuit 59b.
[0074]
The output terminal of the switch circuit 59a is connected to the output terminals of the switch circuits 60a and 61a and the non-inverting input terminal of the replica circuit 62, and the output terminal of the switch circuit 59b is the inversion of the output terminals of the switch circuits 60b and 61b and the replica circuit 62. Connected to each input terminal.
[0075]
The non-inverting output terminal of the replica circuit 62 is connected to the inverting input terminal of the error amplifier 69, and the inverting output terminal of the replica circuit 62 is connected to one end of the resistor 66 and one end of the constant current sources 67 and 68. The other end of the resistor 66 is connected to the non-inverting input terminal of the error amplifier 69 and one end of the constant current sources 64 and 65.
[0076]
The output of the error amplifier 69 is connected to the gate of the FET 63 in the replica circuit and the gate of the FET 72 in the variable gain amplifier 71 as a gain control voltage indicated by 104 in FIG.
[0077]
The input voltage 106 is input to the non-inverting input terminal of the variable gain amplifier 71, and the variable gain amplifier 71 outputs output voltages 108 and 109.
[0078]
Further, the other ends of the constant current sources 51, 64 and 65 are connected to a positive voltage source, respectively, and the other ends of the constant current sources 58, 67 and 68 and the other end of the voltage source 70 are grounded.
[0079]
Here, the operation of the embodiment shown in FIG. 1 will be described. The gain of the variable gain amplifier circuit is determined by the combination of “ON / OFF” of the switch circuits 59a to 61a and 59b to 61b.
[0080]
For example, the resistance values of the resistors 52 and 57 are “3R”, the resistance values of the resistance drops 53 to 56 are “R”, the resistance value of the resistor 66 is “20R”, and the output currents of the constant current sources 51, 58, 64, and 67 Is “I”, the switch circuits 59a and 59b are “ON”, and the other switch circuits are “OFF”, the gain is “doubled”.
[0081]
Further, when the switch circuits 60a and 60b are turned “ON” and the other switch circuits are turned “OFF”, the gain is “5 times”, the switch circuits 61a and 61b are turned “ON” and the other switch circuits are turned “on”. When set to “OFF”, the gain is “10 times”.
[0082]
Here, the operation of the embodiment will be described using the case where the gain is “double”. Since only the switch circuits 59 a and 59 b are “ON”, a voltage corresponding to a voltage drop due to the series resistance of the resistors 52 to 57 is applied between the input terminals of the replica circuit 62.
[0083]
Using the above-described values, the voltage “V” between the input terminals of the replica circuit 62 _in62 "

It becomes.
[0084]
On the other hand, if the output current value of the constant current sources 64 and 67 is “I” and the output current value of the constant current sources 65 and 68 is “I ′ = 0”, the replica circuit 62 is connected to the non-inverting input terminal of the error amplifier 69. A voltage higher by “20R × I” than the inverted output value is applied.
[0085]
At this time, the error amplifier 69 controls the gain of the replica circuit by changing the output value so that the voltages of the non-inverting input terminal and the inverting input terminal become the same voltage.
[0086]
Further, since the voltage value of the non-inverting output terminal of the replica circuit 62 is the same as the voltage of the non-inverting input terminal of the error amplifier 69, the voltage between the output terminals of the replica circuit 62 “V _out62 “Is“ 20R × I ”.
[0087]
Therefore, the gain “A of the replica circuit 62” ₆₂ "

It becomes.
[0088]
For this reason, the gain of the variable gain amplifier 71 which is the same circuit of the replica circuit 62 is controlled by the output value of the error amplifier 69 so as to be “doubled”.
[0089]
FIG. 2 shows a simulation result of fluctuations in gain when the output of the voltage source 70 corresponding to the input common mode voltage “Vcom” is changed by “1.0 V to 2.0 V” in the variable gain amplifier circuit having such a configuration. FIG. In addition, the simulation is performed when the gain is “2 times”, “5 times”, and “10 times”.
[0090]
In FIG. 2, “PR01” is a simulation result of the conventional example shown in FIG. 5, and “PR02” in FIG. 2 is a simulation result of the present invention. As can be seen from FIG. 2, it can be seen that the fluctuation of the gain is remarkably improved as compared with the conventional example.
[0091]
For example, the gain fluctuation under each condition is from “3.3% / V” to “0.006% / V” when the gain is “2 times”, and “3.2% / V” when “5 times”. From “0.000% / V” to “0.000% / V”, “3.2 times / V” is improved to “0.005% / V” in the case of “10 times”.
[0092]
FIG. 3 shows the electron mobility “μ” of the linear region operation FET. _n FIG. 6 is a characteristic curve diagram showing the result of simulating gain fluctuations when “is changed. Electron mobility of linear region operation FET” μ _n As a method of changing “,” the absolute value of “bex” in the following formula was changed between “−50% to 50%”.
μ _n (T) = μ _n × (T / Tnom) ^-bex (27)
However, in Expression (27), “T” is temperature, and “Tnom” is 25 ° C.
[0093]
In FIG. 3, “PR11” is the simulation result of the conventional example shown in FIG. 8, and “PR12” in FIG. 3 is the simulation result of the present invention. As can be seen from FIG. 3, it can be seen that the fluctuation of the gain is remarkably improved as compared with the conventional example.
[0094]
For example, in the conventional example, when the absolute value of “bex” is changed between “−50% to 50%”, the gain drift is about “−2000 to +2000 ppm / ° C.” in the present invention. 40 ppm / ° C. ”” or less.
[0095]
As a result, a loop that controls the gain value is configured by the replica circuit and the error amplifier, and the gain of the variable gain amplifier is controlled by the output voltage of the error amplifier, thereby improving the input common mode voltage dependency and gain drift. Is possible.
[0096]
The output current values of the constant current sources 65 and 68 are “0”. However, if the output current value of the constant current sources 65 and 68 is adjusted to change the value of the current flowing through the resistor 66, the error amplifier 69. Since the voltage applied to the non-inverting input terminal changes to, for example, “20R × I + α”, the gain shown in Expression (26) can be adjusted.
[0097]
That is, if the output current values of the constant current sources 65 and 68 are adjusted to adjust the current flowing through the resistor 66, the gain can be finely adjusted.
[0098]
【The invention's effect】
As is apparent from the above description, the present invention has the following effects.
According to the first to third aspects of the present invention, a loop for controlling the gain value is constituted by the replica circuit and the error amplifier, and the gain of the variable gain amplifier is controlled by the output voltage of the error amplifier. Common mode voltage dependency and gain drift can be improved.
[0099]
According to the fourth aspect of the present invention, the gain can be finely adjusted by adjusting the output current value of the constant current source to adjust the current flowing through the resistor.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a variable gain amplifier according to the present invention.
FIG. 2 is a characteristic curve diagram showing the result of simulating gain variation.
FIG. 3 is a characteristic curve diagram showing the result of simulating gain variation.
FIG. 4 is a circuit diagram showing an example of a conventional variable gain amplifier.
FIG. 5 is a detailed circuit diagram showing a specific example of a variable resistor and a common mode feedback circuit.
FIG. 6 is an equivalent circuit when the resistance value of the variable resistor is infinite.
FIG. 7 is a block diagram showing an operation when the resistance value of the variable resistor is finite.
FIG. 8 is a circuit diagram showing an example of a conventional variable gain amplifier capable of temperature compensation.
[Explanation of symbols]
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 23, 24, 25, 26, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 63, 72 FET
21 Variable resistance
22 Common mode feedback circuit
27, 28 Load capacity
44, 45, 46, 47, 48, 49, 50, 51, 58, 64, 65, 67, 68 Constant current source
52, 53, 54, 55, 56, 57, 66 Resistance
59a, 59b, 60a, 60b, 61a, 61b switch circuit
62 Replica circuit
69 Error amplifier
70 Voltage source
71 Variable Gain Amplifier
80, 84, 85 Differential input circuit
81 Feedback circuit
82,86 Output stage circuit
83 Gain control means
87 Variable Gain Amplifier Core
88 Bias voltage control circuit
89 Gain adjustment circuit
90 Gain setting means
91 Gain fine adjustment means
100, 100a, 101, 101a, 106, 107 Input voltage
102, 102a, 103, 103a, 108, 109 Output voltage
104 Gain control voltage
105 is a bias voltage

Claims

In the variable gain amplifier circuit,
Differential input / output variable gain amplifier;
A replica circuit that is the same circuit as this variable gain amplifier;
A gain setting means for applying a control voltage for determining a gain between the input terminals of the replica circuit;
An error amplifier that applies a non-inverting output of the replica circuit to an inverting input terminal and controls a gain of the replica circuit and the variable gain amplifier by an output voltage;
A variable gain amplifying circuit comprising: gain fine-tuning means for applying a voltage higher than the inverted output of the replica circuit to a non-inverting input terminal of the error amplifier.

The gain setting means is
A series resistor in which a plurality of resistors are connected in series;
A constant current source for supplying a constant current to the series resistor;
2. The variable gain amplifier circuit according to claim 1, further comprising a plurality of switch circuits for selecting a voltage at a connection point of the resistors and applying the selected voltage to the replica circuit.

The gain fine-tuning means is
Resistance,
A constant current source for supplying a constant current to the resistor;
2. The variable gain amplifier circuit according to claim 1, wherein one end of the resistor is connected to a non-inverting output of the replica circuit, and a voltage at the other end is applied to a non-inverting input terminal of the error amplifier.

4. The variable gain amplifier circuit according to claim 3, wherein the gain is finely adjusted by adjusting a value of a current flowing through the resistor.