JP3723724B2 - Method for forming conductive pattern and method for manufacturing thin film capacitor element - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、基板上に成膜された金属膜をエッチングして所望形状の導体パターンを得る導体パターンの形成方法、および、このような導体パターンを有する薄膜キャパシタ素子の製造方法に係り、特に、導体パターンの端面にテーパを形成するためのテーパ加工方法に関する。
【0002】
【従来の技術】
近年、集積回路技術の発達に伴って電子回路がますます小型化されており、基板上にキャパシタやインダクタ等の回路素子を薄膜で形成した小型の電子回路基板が開発されている。このような電子回路基板において、基板上には各回路素子の電極部等を構成する導体パターンが形成されおり、通常、この導体パターンは基板上に成膜された金属膜を所望形状にエッチングして形成されるようになっている。
【0003】
以下、このような導体パターンの形成方法を薄膜キャパシタ素子を例にとって説明すると、図4は従来より知られている薄膜キャパシタ素子の平面図、図5は図4のA−A線に沿う断面図である。これらの図に示すように、従来の薄膜キャパシタ素子は、基板10上に薄膜形成された下部電極11と誘電体層12および上部電極13の積層構造からなり、キャパシタの容量値は下部電極11と上部電極13の重なった範囲で規定される。基板10には一般的にアルミナ基板が用いられており、下部電極11は基板10上にAlやCu等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングすることによって形成される。誘電体層12は下部電極11と基板10上にSiO2等をスパッタ法やCVD法により成膜し、これを所望のパターン形状にエッチングしたものであり、パターニング後の誘電体層12は下部電極11の表面と側面を通って基板10上まで延びている。上部電極13は誘電体層12と基板10上にAlやCu等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングしたものであり、パターニング後の上部電極13は誘電体層12の表面と側面を通って基板10上に延びている。
【0004】
このように構成された薄膜キャパシタ素子において、下部電極11と上部電極13の膜厚を厚くするほどQ値が高い良好な薄膜キャパシタ素子を得ることができるため、一般的に下部電極11と上部電極13の膜厚は数nm〜10μm程度の範囲に設定されている。また、誘電体層12の膜厚を薄くするほど単位面積当りの容量値が高くなり、薄膜キャパシタ素子の素子形状を小さくすることができるため、一般的に誘電体層12の膜厚は10nm〜1μm以下の範囲に設定されている。
【0005】
【発明が解決しようとする課題】
前述したように、この種の薄膜キャパシタ素子にあっては、高Q値化を目的として下部電極11の膜厚が比較的厚く(例えば2μm)形成され、また、素子形状の小型化を目的として誘電体層12の膜厚が比較的薄く(例えば0.3μm)形成されているため、図5のP部に示すように、下部電極11の角部(エッジ)付近において誘電体層12の膜厚が極端に薄くなりやすくなる。これは、エッチングによって下部電極11の角部に大きな段差が生じ、この段差部分で誘電体層12のカバレッジが悪くなるためであり、特に誘電体層12をスパッタ法によって形成した場合に顕著となる。その結果、当該部分において下部電極11と上部電極13間がショートしてしまい、薄膜キャパシタ素子として機能させることができなくなるという問題があった。
【0006】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、金属膜をエッチングして導体パターンの端面に所望角度のテーパを付けられる方法、および、上下電極間のショートを防止することのできる薄膜キャパシタ素子を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本発明による導体パターンの形成方法では、基板上に単一層からなる金属膜を成膜する金属膜形成工程と、この金属膜上にネガ型のフォトレジストを用いてレジストパターンを形成するレジストパターン形成工程と、前記金属膜を等方性エッチングを用いて食刻することにより、該金属膜における前記レジストパターンとの界面にアンダーカット状のトリガ部を形成するトリガ形成工程と、前記金属膜を異方性エッチングを用いてさらに食刻することにより、前記トリガ部を深さ方向に対して界面方向に大きく進行させる界面エッチング工程と、前記金属膜を等方性エッチングを用いて最終深さまで食刻することにより、前記トリガ部を深さ方向と界面方向に同量ずつ進行させてテーパ部を形成する主エッチング工程とを、これらの順序で行った後に前記レジストパターンを剥離することにより、前記基板上に端面がテーパ加工された導体パターンを形成することとする。
【0008】
このように、予め金属膜を等方性エッチングしてレジストパターンの界面にアンダーカット状のトリガ部を形成した後、このトリガ部を異方性エッチングにより界面方向に大きく進行させ、しかる後、金属膜を再び等方性エッチングにより最終深さまで食刻してテーパ部を形成するという一連の工程を採用すると、端面にテーパが付けられた導体パターンをエッチングによって形成することができ、しかも、トリガ部を異方性エッチングする際のエッチング時間を変更することにより、テーパを所望の角度にコントロールすることができる。
【0009】
本発明が対象とする導体パターンは、金属膜をエッチングして所望形状にパターニングするものであれば何でも良く、例えば各種回路素子の電極部やマイクロストリップライン等へ適用することが可能であるが、特に薄膜キャパシタ素子の下部電極へ適用するのが好ましい。この場合、上記した構成によって基板上にテーパ付きの下部電極(導体パターン)を形成した後、このテーパを含めて下部電極上に誘電体層と上部電極を順次積層すると、下部電極のテーパによって誘電体層の膜厚が均一化されるため、誘電体層のカバレッジ不良に起因する上下電極間のショートを確実に防止することができる。
【0010】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明すると、図1は本発明の実施形態例に係る薄膜キャパシタ素子の平面図、図2は図1のA−A線に沿う断面図、図3はこの薄膜キャパシタ素子に備えられる下部電極の製造工程を示す説明図である。
【0011】
図1と図2に示すように、本実施形態例に係る薄膜キャパシタ素子は、基板1上に順次積層された下部電極2と誘電体層3および上部電極4とで構成されており、基板1はアルミナ基板(例えば、純度99.5%)からなる。下部電極2は基板1上にパターニングされたAlやCu等の金属膜からなり、全体の膜厚は高Q値化を図るために約2μm程度に設定されている。後述するように、下部電極2は基板1上にスパッタ法により成膜された金属膜をエッチングして形成したものであり、このエッチング工程によって下部電極2の端面にテーパ2aが加工される。誘電体層3は下部電極2と基板1上にSiO2等をスパッタ法やCVD法により成膜し、これを所望のパターン形状にエッチングしたものである。誘電体層3の膜厚は素子形状の小型化を図るために約0.3μm程度に設定されており、パターニング後の誘電体層3は下部電極2のテーパ2aを覆って基板1上まで延びている。上部電極4は誘電体層3と基板1上にCuやNi等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングしたものであり、高Q値化を図るために全体の膜厚は5μm以上に設定されている。
【0012】
このように構成された薄膜キャパシタ素子において、本発明が対象とする導体パターンは最下層の下部電極2であり、以下、この下部電極2の製造工程について図3を用いて説明する。
【0013】
まず、金属膜形成工程として基板1上にAl膜5をスパッタ法により約2μmの厚みで成膜した後、レジストパターン形成工程として図3(a)に示すように、Al膜5上にネガ型のフォトレジスト(日本合成ゴム社製:JSR−CIR−709)を5〜6μmの厚みでスピンコートし、これを露光/現像してAl膜5上に所望形状のレジストパターン6を形成する。
【0014】
次に、トリガ形成工程として図3(b)に示すように、Al膜5を混酸(燐酸:硝酸:酢酸=20:3:2)からなるエッチング液を用いて初期エッチング(約50秒)すると、Al膜5にレジストパターン6の端部から界面方向へ入り込んだアンダーカット状のトリガ部5aが形成される。この初期エッチングは深さ方向と界面方向のエッチング量が等しい等方性エッチングであり、レジストパターン6に覆われていない部分のAl膜5は初期エッチングによって若干量だけ食刻される。
【0015】
次に、界面エッチング工程として図3(c)に示すように、Al膜5をフッ硝酸(フッ酸:硝酸:水=1:5:15)からなるエッチング液を用いて異方性エッチング(約1〜5分)すると、トリガ部5aが深さ方向よりも界面方向に大きく進行してテーパ状となる。すなわち、この異方性エッチングに用いられるフッ硝酸は、Alに対するエッチングレートは遅いがネガ型のフォトレジストの密着性を劣化させる性質を持つため、レジストパターン6に覆われていない部分のAl膜5のエッチング量が僅かであるにも拘らず、トリガ部5aは深さ方向に対して界面方向のエッチング量が大きくなる。
【0016】
次に、主エッチング工程として図3(d)に示すように、Al膜5を再び混酸(燐酸:硝酸:酢酸=20:3:2)からなるエッチング液を用いて等方性エッチング(約150〜300秒)すると、レジストパターン6に覆われていない部分のAl膜5は完全に食刻されるが、テーパ状となったトリガ部5aは深さ方向と界面方向に同量ずつ進行し、レジストパターン6に覆われたAl膜5の端面にテーパ部5bが形成される。
【0017】
しかる後、レジスト剥離工程として図3(e)示すように、レジストパターン6を剥離液に浸漬して湿式剥離すると、レジストパターン6に覆われたAl膜5が露出して前述した下部電極2を形成することができ、この下部電極2の端面にはAl膜5のテーパ部5bに対応するテーパ2aが付けられている。
【0018】
なお、前述した薄膜キャパシタ素子を製造する場合は、図3に示す各工程を経て基板1上に下部電極2を形成した後、下部電極2の上からスパッタ法によりSiO2を成膜(0.3μm)し、このSiO2層をポジ型のフォトレジストを用いてエッチングすることにより、下部電極2のテーパ2aを覆うように誘電体層3をパターン形成する。しかる後、誘電体層3の上からAl膜をスパッタ法により5μm以上の厚みで成膜し、このAl膜をネガ型のフォトレジストを用いて等方性エッチングすることにより、誘電体層3上に上部電極4をパターン形成すればよく、これによって図1と図2に示すような薄膜キャパシタ素子が得られる。
【0019】
上記の如く構成された本実施形態例に係る薄膜キャパシタ素子によれば、下部電極2の端面がテーパ2aを付けることで台形状に加工されているため、このテーパ2aを覆うようにスパッタされた誘電体層3の膜厚が均一化され、誘電体層3のカバレッジ不良に起因する上下電極2,4間のショートを確実に防止することができる。また、図3(c)に示す界面エッチング工程において、トリガ部5aを異方性エッチングする時のエッチング時間を調整することにより、トリガ部5aの深さ方向に対する界面方向のエッチング量が変わるため、その後の主エッチング工程で形成されるテーパ部5bの角度を自由にコントロールすることができる。具体的には、テーパ部5bの界面方向の長さをX,深さ方向の長さをYとすると、異方性エッチング時間を調整することによりYに対してXが2〜20倍程度まで長くなるため、下部電極2の端面に所望角度のテーパ2aを付けることができる。したがって、薄膜キャパシタ素子に要求されるQ値や素子形状等に対応して下部電極2と誘電体層3の膜厚を変更する場合は、これらの膜厚に応じて下部電極2のテーパ2aを適切な角度に設定すればよく、それによって誘電体層3の膜厚を均一化することができる。
【0020】
なお、上記実施形態例では、下部電極2を形成する金属膜としてAlを用いた場合について説明したが、Al以外の良導電性金属材料、例えばCu膜を用いて下部電極2を形成することも可能である。この場合、下部電極2を形成する工程は基本的に図3(a)〜(e)と同様であり、図3(c)に示す界面エッチング工程において、フッ硝酸からなるエッチング液を用いてCu膜を異方性エッチング液すれば良いが、図3(b)に示すトリガ形成工程と図3(d)に示す主エッチング工程において、Al膜5の場合の混酸に代えて例えば過硫酸アンモニウム:塩化ナトリウム:水=87.6g:62.4g:2リットルからなるエッチング液を用いてCu膜を等方性エッチングする必要がある。
【0021】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【0022】
基板上に成膜した金属膜を予め等方性エッチングしてレジストパターンの界面にアンダーカット状のトリガ部を形成した後、このトリガ部を異方性エッチングにより界面方向に大きく進行させ、しかる後、金属膜を再び等方性エッチングにより最終深さまで食刻してテーパ部を形成するという一連の工程を採用すると、端面にテーパが付けられた導体パターンをエッチングによって形成することができ、しかも、トリガ部を異方性エッチングする際のエッチング時間を変更することにより、テーパを所望の角度にコントロールすることができる。
【0023】
また、上記した導体パターンの形成方法を薄膜キャパシタ素子の下部電極へ適用し、基板上にテーパ付きの下部電極(導体パターン)を形成した後、このテーパを含めて下部電極上に誘電体層と上部電極を順次積層すると、下部電極のテーパによって誘電体層の膜厚が均一化されるため、誘電体層のカバレッジ不良に起因する上下電極間ののショートを確実に防止することができる。
【図面の簡単な説明】
【図1】本発明の実施形態例に係る薄膜キャパシタ素子の平面図である。
【図2】図1のA−A線に沿う断面図である。
【図3】薄膜キャパシタ素子に備えられる下部電極の製造工程を示す説明図である。
【図4】従来例に係る薄膜キャパシタ素子の平面図である。
【図5】図4のA−A線に沿う断面図である。
【符号の説明】
1 基板
2 下部電極
2a テーパ
3 誘電体層
4 上部電極
5 Al膜(金属膜)
5a トリガ部
5b テーパ部
6 レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a conductor pattern obtained by etching a metal film formed on a substrate to obtain a conductor pattern having a desired shape, and a method for manufacturing a thin film capacitor element having such a conductor pattern. The present invention relates to a taper processing method for forming a taper on an end face of a conductor pattern.
[0002]
[Prior art]
In recent years, with the development of integrated circuit technology, electronic circuits have been increasingly miniaturized, and small electronic circuit boards in which circuit elements such as capacitors and inductors are formed on a substrate as thin films have been developed. In such an electronic circuit board, a conductor pattern that constitutes an electrode portion of each circuit element is formed on the board, and this conductor pattern usually etches a metal film formed on the substrate into a desired shape. To be formed.
[0003]
Hereinafter, a method for forming such a conductor pattern will be described by taking a thin film capacitor element as an example. FIG. 4 is a plan view of a conventionally known thin film capacitor element, and FIG. 5 is a cross-sectional view taken along line AA of FIG. It is. As shown in these drawings, the conventional thin film capacitor element has a laminated structure of a
[0004]
In the thin film capacitor element thus configured, a good thin film capacitor element having a higher Q value can be obtained as the film thickness of the
[0005]
[Problems to be solved by the invention]
As described above, in this type of thin film capacitor element, the thickness of the
[0006]
The present invention has been made in view of the actual situation of the prior art, and an object thereof is a method of etching a metal film to taper an end face of a conductor pattern to a desired angle, and a short circuit between upper and lower electrodes. It is an object of the present invention to provide a thin film capacitor element that can prevent the above.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, in the method for forming a conductor pattern according to the present invention, a metal film forming step of forming a single layer metal film on a substrate, and a negative photoresist is used on the metal film. A resist pattern forming step for forming a resist pattern, and trigger formation for forming an undercut trigger portion at the interface of the metal film with the resist pattern by etching the metal film using isotropic etching An etching process that further etches the metal film using anisotropic etching to cause the trigger portion to greatly advance in the interface direction with respect to the depth direction; and isotropic etching of the metal film Etching up to the final depth using a main etching to advance the trigger portion by the same amount in the depth direction and in the interface direction to form a tapered portion A degree, by removing the resist pattern after performing these order, and forming a conductive pattern end face is tapered on the substrate.
[0008]
As described above, after the metal film is isotropically etched in advance to form an undercut trigger portion at the resist pattern interface, the trigger portion is greatly advanced in the interface direction by anisotropic etching. By adopting a series of processes in which the film is etched again to the final depth by isotropic etching to form a tapered portion, a conductor pattern having a tapered end face can be formed by etching, and the trigger portion. By changing the etching time during anisotropic etching, the taper can be controlled to a desired angle.
[0009]
The conductor pattern targeted by the present invention may be anything as long as it can be patterned into a desired shape by etching a metal film, and can be applied to, for example, electrode portions and microstrip lines of various circuit elements. It is particularly preferable to apply to the lower electrode of the thin film capacitor element. In this case, after the tapered lower electrode (conductor pattern) is formed on the substrate with the above-described configuration, the dielectric layer and the upper electrode are sequentially laminated on the lower electrode including the taper. Since the thickness of the body layer is made uniform, it is possible to reliably prevent a short circuit between the upper and lower electrodes due to poor coverage of the dielectric layer.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
1 is a plan view of a thin film capacitor element according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line AA of FIG. 3 is an explanatory view showing a manufacturing process of a lower electrode provided in the thin film capacitor element.
[0011]
As shown in FIGS. 1 and 2, the thin film capacitor element according to the present embodiment includes a
[0012]
In the thin film capacitor element configured as described above, the conductor pattern targeted by the present invention is the lowermost
[0013]
First, as a metal film forming step, an
[0014]
Next, as shown in FIG. 3B, as the trigger formation step, the
[0015]
Next, as shown in FIG. 3C, as the interface etching step, the
[0016]
Next, as shown in FIG. 3D, as the main etching step, the
[0017]
Thereafter, as shown in FIG. 3E, the resist
[0018]
In the case of manufacturing the above-described thin film capacitor element, the
[0019]
According to the thin film capacitor element according to the present embodiment configured as described above, the end surface of the
[0020]
In the embodiment, the case where Al is used as the metal film for forming the
[0021]
【The invention's effect】
The present invention is implemented in the form as described above, and has the following effects.
[0022]
After the metal film formed on the substrate is isotropically etched in advance to form an undercut trigger part at the interface of the resist pattern, this trigger part is greatly advanced in the interface direction by anisotropic etching, and then If a series of steps of etching the metal film again to the final depth by isotropic etching to form a tapered portion is adopted, a conductor pattern having a tapered end face can be formed by etching, The taper can be controlled to a desired angle by changing the etching time when anisotropically etching the trigger portion.
[0023]
Further, after applying the above-described method of forming a conductor pattern to the lower electrode of the thin film capacitor element to form a tapered lower electrode (conductor pattern) on the substrate, a dielectric layer and a dielectric layer are formed on the lower electrode including the taper. When the upper electrodes are sequentially stacked, the film thickness of the dielectric layer is made uniform by the taper of the lower electrode, so that a short circuit between the upper and lower electrodes due to poor coverage of the dielectric layer can be reliably prevented.
[Brief description of the drawings]
FIG. 1 is a plan view of a thin film capacitor element according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA in FIG.
FIG. 3 is an explanatory view showing a manufacturing process of a lower electrode provided in the thin film capacitor element.
FIG. 4 is a plan view of a conventional thin film capacitor element.
5 is a cross-sectional view taken along line AA in FIG.
[Explanation of symbols]
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