JP3707806B2 - Driver circuit - Google Patents

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Description

【０００１】
【産業上の利用分野】
この発明は、メモリを内蔵した液晶ドライバと、メモリ内蔵液晶ドライバを使用した液晶ディスプレイに関する。
【０００２】
【従来の技術】
従来の液晶ディスプレイは、日立ＬＣＤドライバデータブック（株式会社日立製作所半導体事業本部発行）のＰ２７４からＰ２９２に記載してある液晶ドライバＨＤ６６１０７を使用して構成されていた。図２から図５を用いて従来の液晶ディスプレイについて説明する。
【０００３】
図２は従来の液晶ディスプレイの構成図である。
【０００４】
図２において、２０１は制御信号を転送する制御信号バスであり、２０２は表示データを転送するデータバスである。２０３は液晶ドライバであり、２０４は液晶ドライバ２０３の動作を制御するタイミング制御回路、２０５はデータバス２０２で転送する表示データをラッチする信号を生成するシフトレジスタである。２０６はシフトレジスタ２０５から出力されるラッチクロックを転送する信号線、２０７は順次表示データを取り込むラッチ、２０８はラッチ２０７の出力するデータを転送するデータバス、２０９はデータバス２０８の転送するデータを同時に取り込むラッチ、２１０はラッチ２０９の出力するデータを転送するデータバスである。２１１はレベルシフタであり、データバス２１０で転送する表示データを、液晶印加電圧に対応した電圧レベルにシフトする。２１２はレベルシフトされたデータを転送するデータバス、２１３は電圧セレクタである。２１４は電圧セレクタ２１３でデータバス２１２を介して転送される表示データに従って選択された液晶印加電圧を転送する出力電圧線である。２１５はシフトレジスタ２０５を制御するＣＬ２クロックであり、２１６はラッチ２０９にデータを取り込むＣＬ１クロックである。１３０は走査回路であり、表示を行うラインを選択する。１３１は走査回路１３０で生成される走査信号を転送する走査信号線、１３２は液晶パネルである。１３３は電源回路、１３４、１３５は各々走査回路１３０と液晶ドライバ２０３を駆動する駆動電圧を転送する駆動電圧線である。
【０００５】
図３は、図２に記載した液晶ディスプレイを用いたパーソナルコンピュータのシステム構成図である。
【０００６】
図３において、３０１はＣＰＵ、３０２はメインメモリ、３０３はアドレスを転送するアドレスバス、３０４はデータを転送するデータバス、３０５は制御信号を転送する制御信号バスである。３０６は表示コントローラ、３０７は表示データを記憶する表示メモリである。３０８はタイミング制御回路、３０９はタイミング信号であり、表示メモリ３０７をアクセスするための信号と、液晶ドライバ２０８を動作させるための信号を含む。３１０は表示アドレスと描画アドレスを切り換える選択信号である。３１１はコントローラであり、３１２の信号バスに転送するタイミング信号と、３１３の表示アドレスバスに転送するアドレスを生成する。３１４は表示アドレスと描画アドレスを選択するセレクタ、３１５はセレクタ３１４で選択された表示メモリ３０７をアクセスするためのアドレスを転送するアドレスバス、３１６はデータバッファである。３１７は表示メモリ３０７をアクセスするためのデータを転送するデータバスであり、３１８は液晶ディスプレイ用の表示データを転送するデータバスである。
【０００７】
図４は、図３に示したシステムにおいて、表示メモリ３０７のアクセスを示すタイミングチャート図である。
【０００８】
図５は、液晶ドライバ２０３の動作を示すタイミングチャート図である。
【０００９】
再び図２を用いて従来の液晶ドライバを用いたときの液晶ディスプレイについて説明する。
【００１０】
信号バス２０１を介して転送される制御信号は、液晶ドライバ２０３のタイミング制御回路２０４に入力される。生成されたＣＬ２クロック２１５は、シフトレジスタ２０５へ転送され、シフトレジスタ２０５はラッチクロックを生成し、信号線２０６に出力する。データバス２０２を介してドライバ２０３に転送される表示データは、信号線２０６を介して転送されるラッチクロックによって、ラッチ２０７に順次ラッチされる。ラッチ２０７にラッチされた表示データは、データバス２０８を介して、ラッチ２０９に、ＣＬ１クロック２１６によって同時に記憶される。この動作を図５に示す。また、ＣＬ１クロック２１６によってラッチ２０９から出力された表示データは、データバス２１０を介してレベルシフタ２１１に入力され、液晶印加電圧に対応した電圧レベルに変換される。レベルシフトされた表示データは、データバス２１２を介して電圧セレクタ２１３に転送され、液晶印加電圧を選択する。選択された液晶印加電圧は、出力電圧線２１４を介して液晶パネル１３２に供給される。
【００１１】
従来の液晶ドライバは、表示データをラッチし、液晶印加電圧に変換して出力する機能しか持たない。このことから、従来の液晶ドライバ２０３で駆動する液晶ディスプレイを用いたシステムについて、図３を用いて詳しく説明する。
【００１２】
本システムでは、一定周期で液晶ディスプレイに表示データを転送する必要がある。そこで、表示データを１画面分記憶する表示メモリ３０７が必要となり、表示メモリ３０７から表示データを読み出し、液晶ディスプレイに出力する手段と、表示メモリ３０７に記憶する表示データを更新する手段が必要となる。表示メモリ３０７のアドレスバス３１５、データバス３１７、制御信号３０９は１系統しかないことから、表示メモリ３０７に対しては、図４に示すように、表示データを読み出し、液晶ディスプレイに出力するための表示アクセスと、表示データを更新する描画アクセスを時分割で行うことが必要となる。よって、本システムは、以下のように構成できる。
【００１３】
アドレスバス３１５は、セレクタ３１４によって、表示アクセスのためのアドレスを転送するアドレスバス３１３と、描画アクセスのためのアドレスを転送するアドレスバス３０３とが切り換えられて、表示又は描画のアドレスが転送されている。この切り換え制御は、タイミング制御回路３０８で行う。タイミング制御回路３０８には、ＣＰＵ３０１からの制御信号が制御信号バス３０５を介して入力されると共に、コントローラ３１１からの制御信号が制御信号バス３１２を介して入力される。この２つの制御信号によって、表示メモリ３０７に対して表示アクセスを行うのか、描画アクセスを行うのかのアービトレイション制御がなされる。また、データバス３１７も同様に、表示アクセスの場合、バッファ３１６を介したデータはデータバス３１８に転送され、描画アクセスの場合、バッファ３１６を介したデータは、データバス３０４に転送される。
【００１４】
また、液晶ドライバの内部にメモリを内蔵したメモリ内蔵液晶ドライバが、日立ＬＣＤドライバデータブック（株式会社日立製作所半導体事業本部発行）のＰ２９３からＰ３３５に記載されている。
【００１５】
次に、日立のメモリ内蔵ドライバを用いた液晶ディスプレイシステムについて、図６の構成図を用いて説明する。
【００１６】
図６において、６０１は液晶ドライバ、６０２はデータバス、６０３は制御信号である。６０４はアドレスレジスタ、６０５はＸ座標値レジスタ、６０６はＹ座標値レジスタ、６０７はＸ座標値を出力するデータバス、６０８はＹ座標値を出力するデータバスである。６０９はＸ座標値デコーダ、６１０はＹ座標値デコーダ、６１１はＸ座標値デコード信号である。６１２は表示データの入出力を制御するＩ／Ｏポート、６１３は表示データを転送するデータバス、６１４はＹ座標値デコード信号である。６１５はメモリセル、６１６は表示用のデータを転送するデータバスである。６１７はラッチ、６１８はラッチ６１７の出力する表示データを転送するデータバス、６１９はレベルシフタ、６２０はレベルシフトされたデータを転送するデータバス、６２１は電圧セレクタ、６２２は液晶印加電圧を転送する出力電圧線である。６２３はタイミング制御回路である。
【００１７】
次に、液晶ドライバ６０１の動作について説明する。
【００１８】
液晶ドライバ６０１は、Ｉ／Ｏインターフェイスとなっていることから、データバス６０２を介して、アドレスレジスタ６０４と、液晶ドライバ６０１のいずれのレジスタにアクセスするかを指定する。そして、アドレスレジスタ６０４がＸ座標値レジスタ６０５を指定し、データバス６０２を介して描画を行うＸ座標値データをＸ座標値レジスタ６０５に設定する。次に、アドレスレジスタ６０４がＹ座標値レジスタ６０６を指定し、データバス６０２を介して描画を行うＹ座標値データをＹ座標値レジスタ６０６に設定する。次に、Ｉ／Ｏポート６１２をアクセスすることで、メモリセル６１５内の任意の位置のデータが更新できる。メモリセル６１５に記憶されたデータは、タイミング制御回路６２３により、各液晶ドライバ６０１のデータ線分のデータを読み出し、ラッチ６１７に記憶した後、レベルシフタ６１９で電圧変換がなされ、電圧セレクタ６２１で液晶印加電圧を選択して出力する。このメモリセル６１５からの読み出し制御を１水平期間毎に行うことで、液晶パネル１３２に表示が行える。
【００１９】
このように、液晶ドライバ６０１の各レジスタのデータを設定することで、メモリセル６１５の任意の位置のデータ更新が可能となる。
【００２０】
【発明が解決しようとする課題】
第１の従来例によれば、液晶ドライバはシリアル化された表示データを常時取り込み、１水平ライン分の表示データの取り込みが終了すると、液晶印加電圧に変換し、液晶パネルに出力して表示を行っていた。そこで、従来例では、液晶ドライバにシリアル化した表示データを転送する手段が必要となっていた。第１の従来例において、１フレーム分の表示データが表示メモリに記憶されていることから、液晶パネルの動作条件が、フレーム周波数７０Ｈｚであり、液晶パネルの解像度が、垂直ライン数２４０ライン、水平ドット数３２０ドットであり、液晶ドライバ及び、表示メモリのデータバス幅を８ビットバスとすると、
約０．７ＭＨｚ
（＝７０（Ｈｚ）×２４０（ライン）×３２０（ドット）÷８（ビット））
周期で８ビットデータを常時表示メモリから読み出さなければならなかった。
【００２１】
よって、表示コントローラ、表示メモリ、液晶ドライバは約０．７ＭＨｚ周期で動作しなければならず、表示画面が静止画像であっても、この動作を毎フレーム繰り返すことになっていた。
【００２２】
液晶ディスプレイ及びシステムの低消費電力化を図るには、消費電力がこの動作周波数に比例して増加することから、システムの動作効率を低下させることなく、この動作周波数を低減する必要があった。
【００２３】
また、第１の従来例において、表示メモリは表示アクセスと描画アクセスが時分割に行われていた。表示アクセスが優先することから、描画アクセスは表示アクセスの合間をぬって実行する必要があり、高速に描画処理を実行したい場合でも、アクセス処理速度が表示アクセスによって制約されていた。
【００２４】
更に、第２の従来例においては、表示メモリを液晶ドライバ内部に内蔵していることから、表示アクセスの合間をぬって描画アクセスをする必要はなかった。しかし、任意位置の表示データを更新する際に、アドレスレジスタへのデータ設定、Ｘ座標値レジスタへのデータ設定、Ｙ座標値レジスタへのデータ設定をした後に、任意位置の表示データを更新することになることから、これらのレジスタへのデータ設定処理が必要になり、システムの動作効率を低下させる要因となった。
【００２５】
また、第２の従来例において、階調表示への考慮や、液晶ドライバを液晶パネルのＹ軸方向に設ける場合の考慮がなされていなかった。
【００２６】
本発明の目的は、システムの動作効率を低下させることなく、液晶ドライバの動作周波数を低減し、低消費電力化を図ると共に、多階調表示の実現、液晶パネルのＹ軸方向に設ける機能等の使い勝手を考慮した機能を設けることである。
【００２７】
【課題を解決するための手段】
目的を達成する為に本発明では、液晶ドライバに表示メモリを内蔵し、
システムとのインタフェースは、アドレスバスとデータバスと制御信号バスを有する汎用のメモリインタフェースとし、
前記制御信号にチップセレクト機能を設け、
前記制御信号のタイミングによって、システムが表示データの読み出しや書き込み制御を行うか、表示メモリに記憶した表示データを液晶パネルに出力するかを制御する回路を構成し、
表示データを液晶パネルに転送するために、同一水平ライン上の表示データを液晶ドライバの有する出力データ線分同時に液晶印加電圧に変換して出力する回路を構成した。
【００２８】
また、多階調化に関しては前記液晶ドライバに１画素複数ビットの分の表示データが記憶できるような容量の表示メモリで構成し、
階調データに対応した階調パターンを記憶する回路を設け、
フレーム及びライン毎に異なる階調パターンを選択する回路を設けた。
【００２９】
更に、階調データに対応した時間だけ、所定の液晶印加電圧を出力する回路を設けた。
【００３０】
また、Ｙ軸方向に本液晶ドライバを設けることを考慮し、表示メモリから液晶パネルに出力される際に同時に読み出される同一アドレス上のデータビットを選択する回路と、
前記選択手段を制御する回路とで構成した。
【００３１】
また、液晶コントローラに関しては、システムからの表示メモリアクセス要求に対して、いずれの液晶ドライバに内蔵している表示メモリをアクセスするかを判定する回路と、
前記判定回路の判定結果から対応する液晶ドライバのチップセレクト機能を有する制御信号を有効にする回路と、
システムから転送されるアドレスを選択された液晶ドライバのアドレスに変換する回路で構成した。
【００３２】
【作用】
液晶ドライバに内蔵する表示メモリは、液晶パネルに表示するデータを記憶する作用をし、
アドレスバスとデータバスと制御信号バスの汎用のメモリインタフェースは、システムからの命令を入力する作用をし、
前記制御信号にチップセレクト機能は液晶ドライバを活性化する作用をし、
同一水平ライン上の表示データを液晶ドライバの有する出力データ線分同時に液晶印加電圧に変換して、出力する回路は、液晶パネルを駆動する作用をし、
階調パターンを記憶する回路と階調パターンを選択する回路は、フレームまたはライン毎に異なる液晶印加電圧を生成する作用をし、
階調データに対応した時間だけ、所定の液晶印加電圧を出力する回路は、液晶に印加する電圧の実効値を変化させる作用をし、
表示メモリから液晶パネルに出力される際に同時に読みだされる同一アドレス上のデータビットを選択する回路は、同一アドレス上のデータビットを水平方向に表示する作用をする。
【００３３】
また、液晶コントローラに関しては、いずれの液晶ドライバに内蔵している表示メモリをアクセスするかを判定する回路と、
チップセレクト機能を有する制御信号を有効にする回路と、
システムから転送されるアドレスを選択された液晶ドライバのアドレスに変換する回路は、選択した液晶ドライバを活性化する作用をする。
【００３４】
【実施例】
本発明の液晶ドライバに関して、第１の実施例を図１及び図７から図１７を用いて説明する。
【００３５】
図１は、本発明の液晶ドライバを使用した液晶ディスプレイの構成図である。
【００３６】
図１において、１０１はアドレスを転送するアドレスバス、１０２は表示データを転送するデータバス、１０３は制御信号を転送する制御信号バス、１０４はＲＡＳ信号である。１０５は本発明の液晶ドライバであり、出力数を１６０ビットとする。１０６はアドレスバス１０１、データバス１０２とのインターフェイス回路、１０７はメモリセルのカラムアドレスを指定するカラムアドレスを転送するカラムアドレスバス、１０８は表示データを転送するデータバス、１０９はメモリセルのロウアドレスを指定するロウアドレスを転送するロウアドレスバスである。１１０はカラムアドレスラッチ／カウンタ、１１１は１１０によりラッチ又はカウントされたカラムアドレスを転送するカラムアドレスバスである。１１２はカラムアドレスデコーダ、１１３はカラムアドレスデコーダ１１２によってデコードされたデコード信号を転送する信号バスである。１１４はＩ／Ｏポートであり、表示データの入出力を制御する。１１５は表示データを転送するデータバスである。１１６はロウアドレスラッチ／カウンタ、１１７はロウアドレスラッチ／カウンタ１１６でラッチ又はカウントされたロウアドレスを転送するロウアドレスバス、１１８はロウアドレスデコーダ、１１９はロウアドレスデコーダ１１８でデコードされたデコード信号を転送する信号バスである。１２０はメモリセル、１２１はメモリセル１２０から表示命令に従って出力された１６０ビット分の表示データを転送するデータバスである。１２２はラッチであり、データバス１２１で転送される表示データを１６０ビット分同時にラッチする。１２３はラッチ１２２でラッチした表示データを転送するデータバス、１２４はレベルシフタであり、表示データの電圧レベルを液晶印加電圧に対応したレベルに変換する。１２５はレベルシフトされた表示データを転送するデータバス、１２６は電圧セレクタ、１２７は電圧セレクタ１２６で表示データに従って選択された液晶印加電圧を転送する出力電圧線である。１２８はタイミング制御回路、１２９は液晶ドライバ１０５−２に入力されるＲＡＳ信号である。１３０は走査回路、１３１は走査回路で生成された走査信号を転送する走査信号線、１３２は液晶パネルであり、解像度を３２０ドット×２４０ラインとする。１３３は電源回路、１３４は走査回路を駆動する電圧を転送する駆動電圧線、１３５は液晶駆動電圧を転送する電圧線である。
【００３７】
図７から図１４はメモリセル１２０へのアクセスのタイミングチャートである。 図７はランダムアクセスのタイミングチャート図である。アドレスバスにはロウアドレスとカラムアドレスがマルチプレクス転送され、ＲＡＳはロウアドレスを取り込むロウアドレス信号、ＣＡＳはカラムアドレスを取り込むカラムアドレス信号である。ＷＥはライトイネーブル信号であり、ＷＥが’Ｌ’の時、メモリセル１２０への書き込みが行われる。ＯＥはアウトプットイネーブル信号であり、ＯＥが’Ｌ’の時、メモリセル１２０からの読み出しが行われる。データバスにはメモリセル１２０へ書き込むデータ及び読みだされるデータが転送される。
【００３８】
図８はページアクセスのタイミングチャート図である。
【００３９】
図９はリードモディファイライトアクセスのタイミングチャート図である。
【００４０】
図１０はバーストアクセスのライトサイクルのタイミングチャート図である。
【００４１】
図１１はバーストアクセスのリードサイクルのタイミングチャート図である。
【００４２】
図１２はランダムドライバ出力アクセスのタイミングチャート図である。
【００４３】
図１３は順次ドライバ出力アクセスのタイミングチャート図である。尚、順次ドライバ出力アクセスの先頭ラインのタイミングチャートは、図１２に示すランダムドライバ出力アクセスと同様である。
【００４４】
図１４は、複数の液晶ドライバ１０５を用いて連続アクセスを行う際の、チップセレクト機能を用いたタイミングチャート図であり、例としてバーストアクセスライトモードを示す。
【００４５】
図１４において、ＲＡＳ１は液晶ドライバ１０５−１のＲＡＳ信号であり、ＲＡＳ２は液晶ドライバ１０５−２のＲＡＳ信号であり、チップセレクト機能を有する。
【００４６】
図１５はドライバ１０５のメモリセル１２０のメモリマップであり、Ｘ座標値がカラムアドレス、Ｙ座標値がロウアドレスである。１アドレス８ビットデータであることから、Ｘ座標値はｈｅｘ０からｈｅｘ１３となる。垂直方向は２４０ラインであることから、ロウアドレスは、ｈｅｘ０からｈｅｘＥＦとなる。
【００４７】
図１６は本発明の液晶ドライバ１０５を用いた第１の実施例の液晶ディスプレイシステムの構成図である。
【００４８】
図１６において、１６０１はＣＰＵ、１６０２はメインメモリ、１６０３はＩ／Ｏである。１６０４はＣＰＵ１６０１から出力されるアドレスを転送するアドレスバス、１６０５はデータを転送するデータバス、１６０６はＣＰＵ１６０１から出力される制御信号を転送する制御信号バスである。１６０７は液晶コントローラ、１６０８はアドレス変換回路であり、アドレスバス１６０４を介して転送されるアドレスを、液晶ドライバ１０５のドライバメモリマップに対応するＸ座標値（カラムアドレス）、Ｙ座標値（ロウアドレス）に変換する。１６０９は表示データのバッファ、１６１０はタイミング制御回路、１６１１は走査回路１３０の制御信号を転送する制御信号バスである。
【００４９】
図１７は、ＣＰＵから見た画面メモリマップ（図１７（ａ））と、ドライバから見たドライバメモリマップ（図１７（ｂ））である。ＣＰＵから見た画面メモリマップは、水平解像度は３２０ドットであるから、Ｘ座標値はｈｅｘ０からｈｅｘ２７となり、垂直解像度は２４０ラインであるから、Ｙ座標値はｈｅｘ０からｈｅｘＥＦとなる。
【００５０】
図１の液晶ディスプレイ構成図を用いて、本発明の動作を説明する。
【００５１】
アドレスバス１０１を介して転送されるアドレスは、液晶ドライバ１０５のインターフェイス回路１０６に転送される。ロウアドレスは、インターフェイス回路１０６からアドレスバス１０９を介してロウアドレスラッチ／カウンタ１１６に転送され、カラムアドレスは、カラムアドレスラッチ／カウンタ１１０に転送される。タイミング制御信号とＲＡＳ信号１０４は、制御信号バス１０３を介してタイミング制御回路１２８に転送される。タイミング制御回路１２８では、メモリセル１２０へのアクセス及び出力アクセスを制御するコントロール信号を生成する。尚、制御信号のうちＲＡＳ信号は、チップセレクト機能を有するため、液晶ドライバ毎に異なっており、液晶ドライバ１０５−１、１０５−２にはそれぞれＲＡＳ信号１０４、１２９が入力されているが、ドライバの動作は同様である。カラムアドレスラッチ／カウンタ１１０からカラムアドレスがカラムアドレスバス１１１を介してカラムアドレスデコーダ１１２に転送されてデコードされ、信号線１１３を介して出力されるデコード信号がＩ／Ｏポート１１４を制御する。ロウアドレスラッチ／カウンタ１１６からロウアドレスがロウアドレスバス１１７を介して出力され、ロウアドレスデコーダ１１８に転送されてデコードされる。このデコード信号は信号線１１９からメモリセル１２０に出力される。データバス１０２からインターフェイス回路１０６を介して入出力されるデータは、データバス１０８を介してＩ／Ｏポート１１４に転送され、ロウアドレス、カラムアドレスで指定された座標に、タイミング制御回路１２８から出力される制御信号に従って、書き込み、読み出しが行われる。
【００５２】
タイミング制御回路１２８から表示アクセスを行う制御信号が出力されると、指定されたロウアドレスを持つ１６０ビット分の表示データが、データバス１２１を介して同時にラッチ１２２に転送され、ラッチ１２２は１６０ビット分の表示データを同時にラッチする。ラッチ１２２にラッチされた表示データは、データバス１２３を介してレベルシフタ１２４に転送され、液晶印加電圧に対応した電圧レベルにシフトされる。レベルシフトされた表示データは、データバス１２５を介して電圧セレクタ１２６に転送され、データに対応した液晶印加電圧を選択する。選択された液晶印加電圧は、出力電圧線１２７から液晶パネル１３２に供給される。
【００５３】
次に、図７から図１７を用いてメモリアクセス及び出力アクセスの詳細なタイミングを説明する。
【００５４】
始めに、ランダムアクセスについて、図７のタイミングチャート図を用いて説明する。
【００５５】
アドレスバス１０１から転送されるロウアドレスＲＡは、ＲＡＳ信号の立ち下がりで読み込まれ、メモリセル１２０のアクセスを行うロウアドレスが指定される。同様に、カラムアドレスＣＡは、ＣＡＳの立ち下がりで読み込まれ、アクセスを行うカラムアドレスが指定される。アクセスがライトサイクルの場合は、ＷＥの立上りで、データバス１１５から転送される入力データＤｉｎが、メモリセル１２０の指定されたアドレスに書き込まれる。リードサイクルの場合は、ＯＥの立ち下がりで、メモリセル１２０の指定されたアドレスに記憶されたデータＤｏｕｔが読み出され、データバス１１５からデータバス１０２に転送される。アクセスサイクルは、ＲＡＳが’Ｈ’になることで終了する。
【００５６】
次に、ページアクセスについて、図８のタイミングチャート図を用いて説明する。
【００５７】
ページアクセスでは、最初にロウアドレスを指定した後、同一ロウアドレスを持つデータにアクセスする場合は、カラムアドレスを指定するだけで連続してアクセスすることができる。図８に示すように、先頭のサイクルでは、ランダムアクセスと同様に、ＲＡＳの立ち下がりでロウアドレスを指定し、ＣＡＳの立ち下がりでカラムアドレスを指定する。それ以降のサイクルではロウアドレスの指定はせず、ＣＡＳの立ち下がりでカラムアドレスのみ指定し、同一ロウアドレスを持つデータへのアクセスを行う。したがって、２サイクル目以降のサイクルは、ランダムアクセスと比較して短いサイクルで処理が可能となり、高速アクセスが実現できる。
【００５８】
次に、リードモディファイライトアクセスについて、図９のタイミングチャート図を用いて説明する。
【００５９】
リードモディファイライトアクセスは、同一アドレスに表示データの読み出しと書き込みを連続して行うアクセスである。図９に示すように、アクセスを行うメモリセル１２０のアドレスを指定した後、ＯＥを立ちあげて記憶されているデータを読み出し、ＯＥを立ちあげてリードサイクルが終了した後、ＷＥを’Ｌ’にし、その立上りでデータバス１１５上にある入力データＤｉｎを、先に読み出しを行ったアドレスに書き込む。
【００６０】
次に、バーストアクセスについて、図１０、図１１のタイミングチャート図を用いて説明する。
【００６１】
バーストアクセスは、アクセスを行うデータが同一ロウアドレスであり、且つカラムアドレスが連続である場合に用いられ、先頭アクセスサイクルのアドレスを指定した後、２サイクル目以降はカラムアドレスをカラムアドレスラッチ／カウンタ１１０で順次加算し、ＲＡＳ、ＣＡＳによるアドレス指定なしで順次アクセスを行うことが可能となる。始めに、バーストアクセスのライトサイクルについて図１０のタイミングチャートを用いて説明する。
【００６２】
先頭サイクルでは、ランダムアクセスと同様に、ＲＡＳ、ＣＡＳの立ち下がりでアドレス取り込み、メモリセル１２０のアクセスを行うアドレスを指定する。指定されたアドレスには、データバス１１５から、入力データＤｉｎがＷＥの立上りで書き込まれる。次に、ＷＥの立ち下がりで、カラムアドレスラッチ／カウンタ１１０に１を加算する。２サイクル目では、ＷＥの立上りで、先頭サイクルのカラムアドレスに１加算したアドレスに、入力データＤｉｎが書き込まれる。以後、同じサイクルでデータの書き込みが行われ、ＲＡＳが’Ｈ’になることによりアクセスを終了する。
【００６３】
次に、図１１を用いてバーストアクセスのリードサイクルについて説明する。リードサイクルでは、先頭サイクルでアクセスを行うアドレスを指定した後、ＯＥの立ち下がりで出力データＤｏｕｔを読み出し、ＯＥを立ち上げることで読み出しを終了する。２サイクル目のＯＥの立ち下がりでカラムアドレスラッチ／カウンタ１１０に１を加算し、先頭アドレスに１加算したアドレスを持つデータが読みだされる。以後、同じサイクルでデータの読み出しが行われ、ＲＡＳが’Ｈ’になることによりアクセスを終了する。ページアクセスに対して、アドレスバスを変化させないことから低消費電力化に優位である。
【００６４】
次に、ランダムドライバ出力アクセスについて、図１２のタイミングチャート図を用いて説明する。
【００６５】
ＲＡＳの立ち下がりでロウアドレスＲＡを取り込む際、ＯＥが’Ｌ’であり、ＷＥが’Ｈ’である場合は、指定されたロウアドレスのデータＹｎを、１ロウ分同時にデータバス１２１を介して、ラッチ１２２に出力する。
【００６６】
次に、順次ドライバ出力アクセスについて、図１３のタイミングチャート図を用いて説明する。
【００６７】
先頭出力サイクルは、ランダム出力アクセスと同じである。次に、ＲＡＳの立ち下がりの際、ＯＥが’Ｈ’であり、ＷＥが’Ｌ’である場合、ロウアドレスラッチ／カウンタ１１６に１を加算し、そのアドレスの１ロウ分のデータＹｎ＋１を同時に、データバス１２１を介してラッチ１２２に出力する。同様にして、順次データの出力が行われる。
【００６８】
このように、メモリセル１２０からのデータの出力は、１水平周期に１度行うだけであり、１水平周期のほとんどの時間を描画アクセスに使用できるので、高速描画を行うことができる。
【００６９】
本発明の液晶ドライバ１０５を複数個用いる場合は、アクセスを行う液晶ドライバを選択する必要がある。この液晶ドライバの選択方法について、図１４に示す、液晶ドライバを２個用いた場合のバーストアクセスライトサイクルのタイミングチャート図を用いて説明する。
【００７０】
アクセスを行う液晶ドライバの選択するチップセレクト信号は、制御信号のＲＡＳを用い、ＲＡＳが’Ｈ’の時、非選択状態、’Ｌ’の時、選択状態とする。図１４に示すように、液晶ドライバ１０５−１に入力されているＲＡＳ１が’Ｌ’の時、液晶ドライバ１０５−１は選択状態となる。選択状態の液晶ドライバ１０５−１の動作は、図１０のタイミングチャートで示すバーストアクセスライトサイクルと同様であり、液晶ドライバ１０５−１用の入力データＤｉｎ（ｎ）、Ｄｉｎ（ｎ＋１）が書き込まれる。この時、液晶ドライバ１０５−２に入力されているＲＡＳ２は’Ｈ’であり、液晶ドライバ１０５−２は非選択状態なので、他の信号が入力されてもアクセスは行われない。
【００７１】
次に、ＲＡＳ１が’Ｈ’になると、ＲＡＳ２は’Ｌ’となり、液晶ドライバ１０５−１は非選択状態、液晶ドライバ１０５−２は選択状態になる。選択状態の液晶ドライバ１０５−２には、入力データＤｉｎ（０）、Ｄｉｎ（１）…が書き込まれる。
【００７２】
このように、チップセレクト信号ＲＡＳを切り換えることで、アクセスを行う液晶ドライバを選択することができる。
【００７３】
メモリセル１２０のメモリマップについて、図１５を用いて説明する。
【００７４】
メモリセル１２０のアドレスマップは、Ｘ座標がカラムアドレス、Ｙ座標がロウアドレスとなっている。液晶パネル１３２の解像度は３２０ドット×２４０ラインであり、液晶ドライバ１０５の出力数が１６０ビットであることから、メモリマップのＸ座標はｈｅｘ０からｈｅｘ１３、Ｙ座標はｈｅｘ０からｈｅｘＥＦとなる。このメモリマップは、液晶ドライバ１０５の出力信号数と、液晶パネルの解像度に依存する。
【００７５】
次に、本発明の液晶ドライバを用いた液晶ディスプレイシステムについて、図１６、図１７を用いて説明する。
【００７６】
始めに、図１６に示す第１の実施例の液晶ディスプレイシステム構成図を用いて説明する。
【００７７】
ＣＰＵ１６０１から出力されるアドレスは、アドレスバス１６０４を介して、メインメモリ１６０２、Ｉ／Ｏ１６０３、液晶コントローラ１６０７に転送される。液晶コントローラ１６０７に転送されたアドレスは、アドレス変換回路１６０８に入力され、液晶ドライバ１０５のメモリマップに対応したアドレスに変換される。ここで、図１７を用いてメモリマップ及びアドレス変換について説明する。
【００７８】
ＣＰＵから見た画面メモリマップは、図１７に示すように、液晶パネルの解像度が３２０ドット×２４０ラインであることから、メモリマップのＸ座標はｈｅｘ０からｈｅｘ２７、Ｙ座標はｈｅｘ０からｈｅｘＥＦとなる。これに対し、液晶ドライバ１０５−１、１０５−２から見たドライバメモリマップは、各々の内蔵するメモリセル１２０のメモリマップとなるために、図１５に示すメモリマップが横に並んだ形となり、ＣＰＵ１６０１から見た画面マップと異なっている。このため、ＣＰＵ１６０１から転送されるアドレスをそのまま用いると、液晶ドライバのメモリセル１２０に、アドレスの指定が正しく行われないことになる。よって、アドレス変換回路１６０８を用いて、ＣＰＵ１６０１から転送されるアドレスを、液晶ドライバ１０５−１に入力されるＲＡＳ１０４が’Ｌ’の場合は、アドレスを変換せず、アドレスバス１０１にそのまま出力する。液晶ドライバ１０５−２に入力されているＲＡＳ１２９が’Ｌ’の場合は、ＣＰＵ１６０１から見たメモリマップのＸ座標値のｈｅｘ１４からｈｅｘ２７を、ｈｅｘ０からｈｅｘ１３に変換して、アドレスバス１０１に出力する。このようにアドレスを変換することで、ドライバメモリマップに対応させることができ、アドレスの指定を正しく行える。
【００７９】
再び図１６に戻って説明する。
【００８０】
液晶コントローラ１６０７に転送された制御信号は、タイミング制御回路１６１０に入力され、ＣＰＵ１６０１から転送される描画アクセスと、液晶ドライバ１０５のドライバ出力アクセスのタイミングを制御する制御信号を生成して制御信号バス１０３に出力し、走査回路１３０の制御信号を制御信号バス１６１１に出力する。
【００８１】
ＣＰＵ１６０１から入出力される表示データは、データバス１６０５を介してメインメモリ１６０２、Ｉ／Ｏ１６０３、液晶コントローラ１６０７との間で転送される。液晶コントローラ１６０７に転送された表示データは、バッファ１６０９を介してデータバス１０２に転送され、液晶ドライバ１０５との間でデータの入出力が行われる。
【００８２】
このように、本発明の液晶ドライバを用いる液晶ディスプレイシステムでは、アドレス変換機能を持つ液晶コントローラが必要である。また、本アドレス変換機能を液晶ドライバ１０５の中に設けても同様である。また、表示アクセスは、１水平期間に１度行うため、高速描画アクセスが可能であり、従来の液晶ドライバを用いた液晶ディスプレイシステムと比較して、消費電力を低減できる。
【００８３】
次に、本発明の液晶ドライバを用いた２画面駆動を行う液晶ディスプレイシステムの第２の実施例について、図１８から図２０を用いて説明する。
【００８４】
図１８は、第２の実施例の液晶ディスプレイ構成図である。
【００８５】
図１８において、１８０１から１８０４はＲＡＳ信号であり、それぞれ液晶ドライバ１０５−１から１０５−４に入力する。１８０５は走査回路であり、１８０６は走査信号を転送する走査信号線である。１８０７は液晶パネルであり、２画面の構成となっており、上画面の解像度は３２０ドット×１２０ラインであり、下画面の解像度は３２０×１２０ラインであり、合わせて３２０ドット×２４０ラインとなる。
【００８６】
図１９は、図１８に示す液晶ディスプレイを用いたときのシステム構成図である。
【００８７】
図１９において、１９０１は液晶コントローラである。１９０２はアドレス変換回路であり、ＣＰＵ１６０１から転送されるアドレスを液晶ドライバ１０５のメモリマップに対応したアドレスに変換する。１９０３はバッファ、１９０４はタイミング制御回路である。
【００８８】
図２０は２画面駆動を行う液晶ディスプレイシステムでのＣＰＵ１６０１から見た画面メモリマップ（図２０（ａ））と、液晶ドライバ１０５から見たドライバメモリマップ（図２０（ｂ））である。
【００８９】
第２の実施例について、図１８に示すディスプレイシステム構成図を用いて説明する。
【００９０】
走査回路１８０５は、液晶パネル１８０７の上画面と下画面を同時に駆動する走査信号を生成し、走査信号線１８０６から液晶パネル１８０７の上画面、下画面に供給する。液晶ドライバ１０５−１と１０５−２は、ＲＡＳ１８０１、１８０２に従って液晶パネル１８０７の上画面の表示データに対応した液晶印加電圧を、出力電圧線１２７−１、１２７−２を介して出力する。同様に、液晶ドライバ１０５−３と１０５−４は、ＲＡＳ１８０３、１８０４に従って、液晶パネル１８０７の下画面の表示データに対応した液晶印加電圧を出力電圧線１２７−３、１２７−４を介して出力する。液晶ドライバ１０５の動作は、第１の実施例と同様である。
【００９１】
次に、２画面駆動を行う液晶ディスプレイシステムについて、図１９を用いて説明する。
【００９２】
ＣＰＵ１６０１から出力されるアドレスバス、データ、制御信号は、それぞれアドレスバス１６０４、データバス１６０５、制御信号バス１６０６を介して液晶コントローラ１９０１のアドレス変換回路１９０２、バッファ１９０３、タイミング制御回路１９０４に転送される。アドレス変換回路１９０２に転送されたアドレスは、液晶ドライバ１０５−１から１０５−４のメモリマップに対応したアドレスに変換される。ここで、ＣＰＵ１６０１から見た画面メモリマップと、液晶ドライバ１０５−１から１０５−４から見たドライバメモリマップについて、図２０を用いて説明する。
【００９３】
ＣＰＵ１６０１から見た画面メモリマップは、上画面のＸ座標はｈｅｘ０からｈｅｘ２７、Ｙ座標はｈｅｘ０からｈｅｘ７７である。同様に、下画面のＸ座標はｈｅｘ０からｈｅｘ２７、Ｙ座標はｈｅｘ７８からｈｅｘＥＦである。これに対し、液晶ドライバから見たドライバメモリマップは、液晶ドライバ１０５のメモリマップがＸ座標がｈｅｘ０からｈｅｘ１３、Ｙ座標がｈｅｘ０からｈｅｘ７７となるので、上画面ではドライバメモリマップを横に二つ並べた状態であり、下画面では上画面のドライバメモリマップを逆から見た状態となっている。そこで、アドレス変換回路１９０２では、ＲＡＳ１８０１が’Ｌ’の場合は、アドレスを変換せず、ＲＡＳ１８０２が’Ｌ’の場合は、画面メモリマップのＸ座標値のｈｅｘ１４からｈｅｘ２７を、ｈｅｘ０からｈｅｘ１３に変換する。ＲＡＳ１８０３が’Ｌ’の場合は、画面メモリマップのＸ座標値のｈｅｘ０からｈｅｘ１３を、ｈｅｘ１３からｈｅｘ０に変換し、Ｙ座標値のｈｅｘ７８からｈｅｘＥＦを、ｈｅｘ０からｈｅｘ７７に変換する。ＲＡＳ１８０４が’Ｌ’の場合は、画面メモリマップのＸ座標値のｈｅｘ１４からｈｅｘ２７を、ｈｅｘ１３からｈｅｘ０に変換し、Ｙ座標値のｈｅｘ７８からｈｅｘＥＦを、ｈｅｘ０からｈｅｘ７７に変換する。このようにアドレス値を変換することで、液晶ドライバのドライバメモリマップと一致するので、アドレスの指定が正しく行える。
【００９４】
図１６に示す液晶ディスプレイシステムのその他の動作は第１の実施例と同様である。
【００９５】
このように、２画面駆動に対応したアドレス変換回路を設けることで、本発明の液晶ドライバを用いても、２画面駆動が行える。
【００９６】
第１の実施例、第２の実施例は２値表示を行っている場合であるが、次に、階調表示を行う場合について説明する。
【００９７】
始めに、階調方式としてフレームレートコントロール方式（以下ＦＲＣと略す）を用い、４階調表示である第３の実施例について、図２１から図２３を用いて説明する。
【００９８】
図２１は、階調方式としてＦＲＣを用いる、本発明の液晶ドライバを使用する液晶ディスプレイの構成図である。
【００９９】
図２１において、２１０１は階調表示データを転送するデータバス、２１０２は階調方式としてＦＲＣを用いる液晶ドライバである。２１０３は階調表示データを転送するデータバス、２１０４はＩ／Ｏポートであり、階調表示データの入出力制御を行う。２１０５は階調表示データの下位ビットデータを転送する下位ビットデータバス、２１０６は上位ビットデータを転送する上位ビットデータバスである。２１０７、２１０８は各々下位ビットデータ、上位ビットデータを記憶するメモリセル、２１０９、２１１０は各々メモリセル２１０７、２１０８から出力されるデータを転送する下位ビットデータバス、上位ビットデータバスである。２１１１はＦＲＣパターン生成回路、２１１２はＦＲＣ表示パターンを転送する信号線、２１１３はＦＲＣ回路であり、階調表示データに対応したＦＲＣパターンを選択し、ＦＲＣ表示データとして出力する。２１１４はＦＲＣ回路２１１３で選択された１ライン分のＦＲＣ表示データを転送するデータバス、２１１５はラッチであり、１ライン分のＦＲＣ表示データを同時にラッチする。２１１６はラッチ２１１５から出力されるＦＲＣ表示データを転送するデータバス、２１１７はレベルシフタ、２１１８はレベルシフタ２１１７で電圧レベルがシフトされたＦＲＣ表示データを転送するデータバス、２１１９は電圧セレクタ、２１２０は電圧セレクタ２１１９で選択された液晶印加電圧を液晶パネル１３２に供給する出力電圧線である。
【０１００】
図２２は、本実施例のＦＲＣを用いる液晶ドライバ２１０２の詳細なブロック図である。
【０１０１】
図２２において、２２０１、２２０２はＦＲＣパターン生成回路２１１１に内蔵されているＦＲＣパターンであり、２２０１は明るい灰色を示す階調１であり、２２０２は暗い灰色を示す階調２である。２２０３、２２０４は、各々ＦＲＣパターン２２０１、２２０２を転送する信号線、２２０５−１から２２０５−ｎはＦＲＣパターン選択回路である。２２０６はスイッチであり、下位ビットデータに従ってＦＲＣパターン２２０１、２２０２を選択する。２２０７はスイッチ２２０６で選択されたＦＲＣパターンを転送する信号線、２２０８はＥＯＲ素子、２２０９は制御信号、２２１０はスイッチであり、制御信号２２０９により、ＦＲＣパターンと上位ビットデータを選択する。
【０１０２】
図２３はＦＲＣを用いた場合の表示パターンである。
【０１０３】
図２１を用いて、ＦＲＣを用いる第３の実施例について説明する。
【０１０４】
アドレスバス１０１を介して転送されるロウアドレス、カラムアドレスは、第１の実施例と同様にして、ロウアドレスデコーダ１１８、カラムアドレスデコーダ１１２でデコードされる。デコードされたロウアドレスは、デコード信号として信号線１１９を介してメモリセル２１０７、２１０８に転送される。同様に、デコードされたカラムアドレスは、デコード信号として、信号線２１０５、２１０６からそれぞれメモリセル２１０７、２１０８に転送され、メモリセル２１０７、２１０８には、同じアドレスが指定される。データバス２１０１からデータバス２１０３を介してＩ／Ｏポート２１０４に転送された表示データは、下位ビットデータ、上位ビットデータがそれぞれ下位ビットバス２１０５、上位ビットバス２１０６へ出力され、下位ビットデータはメモリセル２１０７、上位ビットデータはメモリセル２１０８の、それぞれ同じアドレスに記憶される。メモリセル２１０７、２１０８から、それぞれ下位ビットデータバス２１０９、上位ビットデータバス２１１０を介して転送される表示データは、ＦＲＣ回路でＦＲＣパターンを選択し、ＦＲＣ表示データがデータバス２１１４へ出力される。ここで、ＦＲＣパターン生成回路２１１１、ＦＲＣ回路２１１３について、図２２を用いて説明する。
【０１０５】
ＦＲＣパターン生成回路２１１１では、ＦＲＣパターン２２０１、２２０２に、それぞれ白から黒までの４階調のうち、明るい灰色である階調１と、暗い灰色である階調２を表示するＦＲＣパターンが格納されている。ここで、ＦＲＣパターンについて、図２３を用いて説明する。
【０１０６】
本実施例では、表示データの上位ビット、下位ビットが００の時、（ｄ）の黒が表示され、０１の時、（ｂ）の階調１が表示され、１０の時、（ｃ）の階調２が表示され、１１の時、（ａ）の白が表示される。ＦＲＣパターンは、３×３ドットを１単位とする。階調１を表示する場合は、３×３ドットのうち３ドットを非点灯とし、他のドットを点灯とする。非点灯とするドットは、１フレーム目は、１行目は１番目の画素、２行目は２番目の画素、３行目は３番目の画素とする。２フレーム目では、各行で１画素ずつ右にシフトし、１行目は２番目の画素、２行目は３番目の画素、３行目は１番目の画素を非点灯とする。３フレーム目も同様にして、１行目は３番目の画素、２行目は１番目の画素、３行目は２番目の画素を非点灯とし、これを繰り返す。階調２を表示する場合は、階調１で点灯とした画素を非点灯、非点灯とした画素を点灯とすればよい。白又は黒を表示する場合は、全画素を点灯又は非点灯とする。したがって、点灯している画素数が白、階調１、階調２、黒で９、６、３、０となっているので、４階調表示となる。
【０１０７】
再び図２２に戻って説明する。
【０１０８】
各ＦＲＣパターン選択回路２２０５のＥＯＲ素子２２０８には、各々の回路に対応する下位ビットデータ、上位ビットデータが、下位ビットデータバス２１０９、上位ビットデータバス２１１０を介して入力され、出力信号である制御信号が、信号線２２０９を介してスイッチ２２１０に出力される。制御信号は上位ビットデータ、下位ビットデータが００又は１１の時０であり、０１又は１０の時１である。スイッチ２２１０は、信号線２２０９から転送される制御信号が０の時、上位ビットデータを選択し、１の時、信号線２２０７を介して入力されているＦＲＣパターンが選択される。以上の動作により、表示データの上位ビット、下位ビットが１１の時は、スイッチ２２１０で上位ビットデータが選択され、白が表示される。００の時は、同様に、上位ビットデータが選択され、黒が表示される。１０の時は、スイッチ２２０６でＦＲＣパターン２２０３が選択され、スイッチ２２１０でＦＲＣパターンが選択されるので、階調１が表示され、０１の時は、スイッチ２２０６でＦＲＣパターン２２０４が選択されるので、階調２が表示される。
【０１０９】
以上のように、メモリ内蔵液晶ドライバにＦＲＣパターン生成回路２１１１、ＦＲＣ回路２１１３を設けることで、ＦＲＣによる階調表示が行える。また、ＦＲＣパターンを増やすことで階調数の増加に対応できる。
【０１１０】
次に、階調方式として、４階調のパルス幅変調方式（以下ＰＷＭと略す）を用いた第４の実施例について、図２４、２５を用いて説明する。
【０１１１】
図２４は、階調方式としてＰＷＭを用いる液晶ドライバを使用した液晶ディスプレイの構成図である。
【０１１２】
図２４において、２４０１は階調方式としてＰＷＭを用いる液晶ドライバである。２４０２はロウアドレスデコーダ、２４０３、２４０４はデコード信号を転送する信号バス、２４０５、２４０６はメモリセルである。
【０１１３】
図２５は、ＰＷＭを用いた場合の各階調における液晶ドライバ２４０１から出力される液晶印加電圧と、走査電圧のタイミングチャート図である。
【０１１４】
図２４を用いて、第４の実施例について説明する。
【０１１５】
ロウアドレスデコーダ２４０２は、転送されるロウアドレスをデコードし、デコード信号を、信号線２４０３と２４０４からそれぞれメモリセル２４０５、２４０６に出力する。液晶ドライバ２４０１に転送される階調表示データは、上位ビットデータはメモリセル２４０５に記憶され、下位ビットデータはメモリセル２４０５に記憶される。データバス２１１４には、１水平期間中に、メモリセル２４０５に記憶されている上位ビットデータと、メモリセル２４０６に記憶されている下位ビットデータが、切り換えられて出力される。出力された階調表示データは、データが１の時、電圧セレクタ２１１９で、液晶印加電圧として、白を表示するオン電圧を選択し、０の時黒を表示するオフ電圧を選択する。この動作について、図２５に示すタイミングチャート図を用いて説明する。
【０１１６】
表示データがメモリセル２４０５、２４０６から出力される時、１水平期間（以下１Ｈと略す）のうち前半の２／３Ｈは、上位ビットデータが記憶されているメモリセル２４０５から出力され、後半１／３Ｈは快ビットデータが記憶されているメモリセル２４０６から出力される。したがって、表示データの上位ビット、下位ビットが１１の時は、１Ｈの間、表示データとして１が出力され図２５（ａ）、液晶印加電圧としてオン電圧が選択されて、白が表示される。１０の時は、前半２／３Ｈでは１、後半１／３Ｈでは０が出力されるので、液晶印加電圧は前半２／３Ｈではオン電圧、後半１／３Ｈではオフ電圧が選択される図２５（ｂ）。従って、１１の時に比べて、走査電圧と液晶印加電圧の差である電圧実効値が減少し、階調１が表示される。同様にして、０１の時は、前半２／３Ｈ出はオフ電圧、後半１／３Ｈではオン電圧が選択されるので図２５（ｃ）、電圧実効値が減少して階調２が表示される。００の時は、１Ｈの間オフ電圧が選択されるので図２５（ｄ）、黒が表示される。このように、オン電圧、オフ電圧を印加する期間を変えることにより電圧実効値を変化させて、階調表示を行える。
【０１１７】
その他の動作は実施例１、実施例３と同様である。
【０１１８】
以上のように、ＰＷＭを行う機能を持つ液晶ドライバを用いることで、ＰＷＭによる階調表示が行える。また、１水平期間の分割数を増やすことで階調数の増加に対応できる。
【０１１９】
次に、本発明の液晶ドライバに関して、液晶パネルのＹ軸方向（左又は右側）に設けた第５の実施例を図２６から図２８を用いて説明する。
【０１２０】
図２６は、本発明の液晶ドライバを使用した液晶ディスプレイの構成図である。
【０１２１】
図２６において、２６０１はアドレスを転送するアドレスバス、２６０２は表示データを転送するデータバス、２６０３は制御信号を転送する制御信号バス、２６０４はチップセレクト機能を有するＲＡＳ信号である。２６０５は本発明の液晶ドライバであり、出力数を１６０ビットとする。２６０６はアドレスバス２６０１、データバス２６０２とのインターフェイス回路、２６０７はメモリセルのロウアドレスを指定するロウアドレスを転送するロウアドレスバス、２６０８は表示データを転送するデータバス、２６０９はメモリセルのカラムアドレスを指定するカラムアドレスを転送するカラムアドレスバスである。
【０１２２】
２６１０はロウアドレスラッチ／カウンタであり、２６１１は２６１０によりラッチ又はカウントされたロウアドレスを転送するロウアドレスバスである。２６１２はロウアドレスデコーダであり、２６１３はロウアドレスデコーダ２６１２によってデコードされたデコード信号を転送する信号バスである。２６１４はＩ／Ｏポートであり、表示データの入出力を制御する。２６１５は表示データを転送するデータバスである。２６１６はカラムアドレスラッチ／カウンタ、２６１７はカラムアドレスラッチ／カウンタ２６１６でラッチ又はカウントされたカラムアドレスを転送するカラムアドレスバス、２６１８はカラムアドレスデコーダであり、カラムアドレスバス２６１７で転送されるカラムアドレスの上位ビットをデコードする。２６１９はカラムアドレスデコーダ２６１８でデコードされたデコード信号を転送する信号バスである。
【０１２３】
２６２０はカラムアドレスデコーダであり、カラムアドレスバス２６１７で転送されるカラムアドレスの下位ビットをデコードする。２６２１はカラムアドレスデコーダ２６２０でデコードされたデコード信号を転送する信号バスである。
【０１２４】
２６２２はメモリセルであり、表示データを記憶する。２６２３はメモリセル２６２２から表示命令に従って出力された１２８０（＝１６０×８）ビット分の表示データを転送するデータバスである。２６２４はセレクタであり、８ビットデータを１ビットデータに選択する。２６２５はセレクタで選択した１６０ビット分の表示データを転送するデータバスである。
【０１２５】
２６２６はラッチであり、データバス２６２５で転送される表示データを１６０ビット分同時にラッチする。２６２７はラッチ２６２６でラッチした表示データを転送するデータバス、２６２８はレベルシフタであり、表示データの電圧レベルを液晶印加電圧に対応したレベルに変換する。２６２９はレベルシフトされた表示データを転送するデータバス、２６３０は電圧セレクタ、２６３１は電圧セレクタ２６３０で表示データに従って選択された液晶印加電圧を転送する出力線である。２６３３はタイミング制御回路である。２６３４は液晶ドライバ２６０５−２に入力されるＲＡＳ信号である。
【０１２６】
図２７は本発明の液晶ドライバ２６０５を用いた第５の実施例の液晶ディスプレイシステムの構成図である。
【０１２７】
図２７において、２７０１は液晶コントローラ、２７０２はアドレス変換回路であり、アドレスバス１６０４を介して転送されるアドレスを液晶ドライバ２６０５のメモリマップに対応するＸ座標値（ロウアドレス）、Ｙ座標値（カラムアドレス）に変換する。２７０３は表示データのバッファ、２７０４はタイミング制御回路、２７０５は走査回路１３０の制御信号である。
【０１２８】
図２８は、本発明の液晶ドライバ２６０５内のメモリセル２６２２のメモリマップをビット単位で示したものである。
【０１２９】
再び、図２６に戻り、本発明の第５の実施例を詳しく説明する。
【０１３０】
図２６において、液晶ドライバ２８０５内のメモリセル２６２２にデータをアクセスする際に、先の実施例１で説明したのと同様に、アドレスバス２６０１にロウアドレス（Ｘ座標値）とカラムアドレス（Ｙ座標値）をマルチプレクスして転送し、制御信号バス２６０１で転送する制御信号でアドレスを各々ロウアドレスラッチ／カウンタ２６１０とカラムアドレスラッチ／カウンタ２６１６に取り込み、Ｉ／Ｏポート２６１４を介して、メモリセル２６２２に記憶したデータのリード／ライト処理を行なう。
【０１３１】
一つのアドレス乗の８ビットデータは、同一デコード線２６１９で駆動するメモリセル２６２２上のビットに記憶されることから、システムが横方向の各ビット上に８ビットデータを対応させると考えると、出力時にデータ変換機能が必要となる。
【０１３２】
詳しく、図２８を用いて説明する。
【０１３３】
一つのアドレス上の８ビットデータは、一つのデコード線上のメモリセル２６２２内に記憶されていることから、図２８中の様なメモリマップとなる。
【０１３４】
しかし、液晶パネル１３２のＹ軸方向（左又は右側）に本発明の液晶ドライバを搭載するとすると、一つの出力線２６３２から同一アドレス上の８ビットデータを順次出力しなければならない。よって、メモリセル２６２２の出力するデータを転送するデータバス２６２３にセレクタ２６２４を設けることにする。このセレクタは、カラムアドレスデコーダ２６２０で生成するカラムアドレスの下位ビットをデコードした信号２６２１が選択信号となり１ビットづつ選択されることになる。
【０１３５】
これによって、本発明の液晶ドライバ２６０５を液晶パネル１３２のＹ軸方向（左又は右側）に設けても、一つのアドレス上の８ビットデータが液晶パネル１３２の画面上の水平方向に並ぶことになる。
【０１３６】
また、本発明の液晶ドライバ２６０５を液晶パネル１３２のＹ軸方向（左又は右側）に設けた場合、図２７に記載した液晶コントローラ２７０１にアドレス管理がなされることは、第１の実施例と同様である。
【０１３７】
【発明の効果】
本発明の液晶ドライバによれば、１水平期間に１回の表示アクセスで液晶パネルに表示データに対応した液晶印加電圧を生成、出力し表示が出来るので、液晶ディスプレイを含む表示システム全体の低消費電力化が図れる効果がある。
【０１３８】
また、本発明の液晶ドライバによれば、１水平期間に１回の表示アクセスで済むので、他の期間を描画アクセスに割り当てることが可能となり、高速描画が実現できる効果がある。
【０１３９】
更に、本発明の液晶ドライバによれば、汎用のメモリインタフェースを有することからシステムが、本液晶ドライバを汎用メモリとして使用することが出来るので、使い勝手が良くなるという効果がある。
【０１４０】
更にまた、本発明の液晶ドライバによれば、階調機能を内蔵していることから、見やすい画面を構成できる効果がある。
【０１４１】
また、本発明の液晶ドライバによれば、横長の液晶ディスプレイを構成したときも、縦長の液晶ディスプレイを構成したときにも同一アドレス上の各ビットが液晶パネルの横方向に並ぶことになることから、各液晶ディスプレイに対応してシステムのアドレス／データ管理をいちいち変更しなくても使用できる効果がある。
【０１４２】
また、本発明によれば、複数の液晶ドライバを用いることが出来るので、大画面の液晶パネルも駆動することが出来る。
【図面の簡単な説明】
【図１】本発明のメモリ内蔵液晶ドライバを使用した第１の実施例の液晶ディスプレイ構成図である。
【図２】従来の液晶ディスプレイ構成図である。
【図３】図２に記載した液晶ディスプレイを用いたパーソナルコンピュータの構成図である。
【図４】図３に記載したシステムにおいて、表示メモリ３０７のアクセスを示すタイミングチャートである。
【図５】従来の液晶ドライバの動作タイミングチャート図である。
【図６】従来のメモリ内蔵液晶ドライバを用いた液晶ディスプレイ構成図である。
【図７】図１に記載した、液晶ドライバのランダムアクセスのタイミングチャート図である。
【図８】図１に記載した、液晶ドライバのページアクセスのタイミングチャート図である。
【図９】図１に記載した液晶ドライバのリードモディファイライトアクセスのタイミングチャート図である。
【図１０】図１に記載した液晶ドライバのバーストアクセスのライトサイクルのタイミングチャート図である。
【図１１】図１に記載した液晶ドライバのバーストアクセスのリードサイクルのタイミングチャート図である。
【図１２】図１に記載した液晶ドライバのランダムドライバ出力アクセスのタイミングチャート図である。
【図１３】図１に記載した液晶ドライバの順次ドライバ出力アクセスのタイミングチャート図である。
【図１４】図１に記載する液晶ディスプレイで、複数の液晶ドライバを用いて連続アクセスを行う際のチップセレクト機能を用いた場合のタイミングチャートである。
【図１５】図１に記載するメモリ内蔵液晶ドライバのメモリマップである。
【図１６】本発明の液晶ドライバを用いた第１の実施例の液晶ディスプレイシステム構成図である。
【図１７】図１５に記載する液晶ディスプレイシステムのＣＰＵから見た画面メモリマップと、ドライバから見たドライバメモリマップである。
【図１８】本発明の液晶ドライバを用い、２画面駆動を行う第２の実施例の液晶ディスプレイ構成図である。
【図１９】図１８に記載する液晶ディスプレイを用いたシステム構成図である。
【図２０】図１９に記載する液晶ディスプレイシステムのＣＰＵから見た画面メモリマップと、液晶ドライバから見たドライバメモリマップである。
【図２１】階調方式としてＦＲＣを用いる本発明の液晶ドライバを使用する第３の実施例の液晶ディスプレイ構成図である。
【図２２】図２１に記載する液晶ドライバの詳細なブロック図である。
【図２３】ＦＲＣを用いた場合の表示パターンである。
【図２４】階調方式としてＰＷＭを用いる本発明の液晶ドライバを使用した第４の実施例の液晶ディスプレイ構成図である。
【図２５】ＰＷＭを用いた場合の各階調の液晶印加電圧と、走査電圧のタイミングチャート図である。
【図２６】本発明の液晶ドライバを使用した、第５に実施例の液晶ディスプレイの構成図である。
【図２７】本発明の液晶ドライバを用いた第５の実施例の液晶ディスプレイシステム構成図である。
【図２８】本発明の液晶ドライバ２６０５のメモリマップである。
【符号の説明】
１０１…アドレスバス、
１０２…データバス、
１０３…制御信号バス、
１０４…ＲＡＳ信号、
１０５…液晶ドライバ、
１０６…インターフェイス回路、
１０７…カラムアドレスバス、
１０８…データバス、
１０９…ロウアドレスバス、
１１０…カラムアドレスラッチ／カウンタ、
１１１…カラムアドレスバス、
１１２…カラムアドレスデコーダ、
１１３…信号バス、
１１４…Ｉ／Ｏポート、
１１５…データバス、
１１６…ロウアドレスバス、
１１７…ロウアドレスラッチ／カウンタ、
１１８…ロウアドレスデコーダ、
１１９…信号バス、
１２０…メモリセル、
１２１…データバス、
１２２…ラッチ、
１２３…データバス、
１２４…レベルシフタ、
１２５…データバス、
１２６…電圧セレクタ、
１２７…出力信号線、
１２８…タイミング制御回路、
１２９…ＲＡＳ信号、
１３０…走査回路、
１３１…走査信号線、
１３２…液晶パネル、
１３３…電源回路、
１３４、１３５…駆動電圧線、
２０１…制御信号バス、
２０２…データバス、
２０３…液晶ドライバ、
２０４…タイミング制御回路、
２０５…シフトレジスタ、
２０６…信号線、
２０７、２０９…ラッチ、
２０８、２１０…データバス、
２１１…レベルシフタ、
２１２…データバス、
２１３…電圧セレクタ、
２１４…出力信号線、
３０１…ＣＰＵ、
３０２…メインメモリ、
３０３…アドレスバス、
３０４…データバス、
３０５…制御信号バス、
３０６…表示コントローラ、
３０７…表示メモリ、
３０８…タイミング制御回路、
３０９…タイミング信号、
３１０…選択信号、
３１１…コントローラ、
３１２…信号バス、
３１３…表示アドレスバス、
３１４…セレクタ、
３１５…アドレスバス、
３１６…バッファ、
３１７、３１８…データバス、
６０１…液晶ドライバ、
６０２…データバス、
６０３…制御信号、
６０４…アドレスレジスタ、
６０５…Ｘ座標値レジスタ、
６０６…Ｙ座標値レジスタ、
６０７、６０８…データバス、
６０９…Ｘ座標値デコーダ、
６１０…Ｙ座標値デコーダ、
６１１…Ｘ座標値デコード信号、
６１２…Ｉ／Ｏポート、
６１３…データバス、
６１４…Ｙ座標値デコード信号、
６１５…メモリセル、
６１６、６１８、６２０…データバス、
６１７…ラッチ、
６１９…レベルシフタ、
６２１…電圧セレクタ、
６２２…出力電圧線、
６２３…タイミング制御回路、
１６０１…ＣＰＵ、
１６０２…メインメモリ、
１６０３…Ｉ／Ｏ、
１６０４…アドレスバス、
１６０５…データバス、
１６０６…制御信号バス、
１６０７…液晶コントローラ、
１６０８…アドレス変換回路、
１６０９…バッファ、
１６１０…タイミング制御回路、
１６１１…制御信号バス、
１８０１〜１８０４…ＲＡＳ信号、
１８０５…走査回路、
１８０６…走査信号線、
１８０７…液晶パネル、
１９０１…液晶コントローラ、
１９０２…アドレス変換回路、
１９０３…バッファ、
１９０４…タイミング制御回路、
２１０１…データバス、
２１０２…液晶ドライバ、
２１０３…データバス、
２１０４…Ｉ／Ｏ、
２１０５…下位ビットデータバス、
２１０６…上位ビットデータバス、
２１０７、２１０８…メモリセル、
２１０９…下位ビットデータバス、
２１１０…上位ビットデータバス、
２１１１…ＦＲＣパターン生成回路、
２１１２…信号線、
２１１３…ＦＲＣ回路、
２１１４…データバス、
２１１５…ラッチ、
２１１６、２１１８…データバス、
２１１７…レベルシフタ、
２１１９…出力電圧線、
２２０１、２２０２…階調１、階調２のＦＲＣパターン、
２２０３、２２０４…信号線、
２２０５…ＦＲＣパターン選択回路、
２２０６…スイッチ、
２２０７…信号線、
２２０８…ＥＯＲ素子、
２２０９…制御信号、
２２１０…スイッチ、
２４０１…液晶ドライバ、
２４０２…ロウアドレスデコーダ、
２４０３、２４０４…信号バス、
２４０５、２４０６…メモリセル、
２６０１…アドレスバス、
２６０２…データバス、
２６０３…制御信号バス、
２６０４…ＲＡＳ信号、
２６０５…液晶ドライバ、
２６０６…インターフェイス回路、
２６０７…ロウアドレスバス、
２６０８…データバス、
２６０９…カラムアドレスバス、
２６１０…ロウアドレスラッチ／カウンタ、
２６１１…ロウアドレスバス、
２６１２…ロウアドレスデコーダ、
２６１３…信号バス、
２６１４…Ｉ／Ｏポート、
２６１５…データバス、
２６１６…カラムアドレスラッチ／カウンタ、
２６１７…カラムアドレスバス、
２６１８…カラムアドレスデコーダ、
２６１９…信号バス、
２６２０…カラムアドレスデコーダ、
２６２１…信号バス、
２６２３…データバス、
２６２４…セレクタ、
２６２５…データバス、
２６２６…ラッチ、
２６２７…データバス、
２６２８…レベルシフタ、
２６２９…データバス、
２６３０…電圧セレクタ、
２６３１…出力線、
２６３３…タイミング制御回路、
２６３４…ＲＡＳ信号、
２７０１…液晶コントローラ、
２７０２…アドレス変換回路、
２７０３…バッファ、
２７０４…タイミング制御回路、
２７０５…制御信号、[0001]
[Industrial application fields]
The present invention relates to a liquid crystal driver with a built-in memory and a liquid crystal display using the liquid crystal driver with a built-in memory.
[0002]
[Prior art]
A conventional liquid crystal display is configured using a liquid crystal driver HD66107 described in P274 to P292 of Hitachi LCD Driver Data Book (published by Hitachi, Ltd. Semiconductor Business Group). A conventional liquid crystal display will be described with reference to FIGS.
[0003]
FIG. 2 is a configuration diagram of a conventional liquid crystal display.
[0004]
In FIG. 2, 201 is a control signal bus for transferring control signals, and 202 is a data bus for transferring display data. 203 is a liquid crystal driver, 204 is a timing control circuit for controlling the operation of the liquid crystal driver 203, and 205 is a shift register for generating a signal for latching display data transferred by the data bus 202. 206 is a signal line for transferring a latch clock output from the shift register 205, 207 is a latch for sequentially fetching display data, 208 is a data bus for transferring data output from the latch 207, and 209 is data for transferring data on the data bus 208. A latch 210 that simultaneously receives data is a data bus that transfers data output from the latch 209. A level shifter 211 shifts display data transferred by the data bus 210 to a voltage level corresponding to the liquid crystal application voltage. 212 is a data bus for transferring level-shifted data, and 213 is a voltage selector. Reference numeral 214 denotes an output voltage line for transferring the liquid crystal application voltage selected by the voltage selector 213 according to the display data transferred via the data bus 212. Reference numeral 215 denotes a CL2 clock for controlling the shift register 205, and reference numeral 216 denotes a CL1 clock for fetching data into the latch 209. A scanning circuit 130 selects a line to be displayed. Reference numeral 131 denotes a scanning signal line for transferring a scanning signal generated by the scanning circuit 130, and 132 denotes a liquid crystal panel. Reference numeral 133 denotes a power supply circuit, and 134 and 135 denote drive voltage lines for transferring drive voltages for driving the scanning circuit 130 and the liquid crystal driver 203, respectively.
[0005]
FIG. 3 is a system configuration diagram of a personal computer using the liquid crystal display described in FIG.
[0006]
In FIG. 3, 301 is a CPU, 302 is a main memory, 303 is an address bus for transferring addresses, 304 is a data bus for transferring data, and 305 is a control signal bus for transferring control signals. Reference numeral 306 denotes a display controller, and reference numeral 307 denotes a display memory for storing display data. A timing control circuit 308 and a timing signal 309 include a signal for accessing the display memory 307 and a signal for operating the liquid crystal driver 208. Reference numeral 310 denotes a selection signal for switching between a display address and a drawing address. Reference numeral 311 denotes a controller which generates a timing signal to be transferred to the signal bus 312 and an address to be transferred to the display address bus 313. Reference numeral 314 is a selector for selecting a display address and a drawing address, 315 is an address bus for transferring an address for accessing the display memory 307 selected by the selector 314, and 316 is a data buffer. Reference numeral 317 denotes a data bus for transferring data for accessing the display memory 307, and reference numeral 318 denotes a data bus for transferring display data for a liquid crystal display.
[0007]
FIG. 4 is a timing chart showing access to the display memory 307 in the system shown in FIG.
[0008]
FIG. 5 is a timing chart showing the operation of the liquid crystal driver 203.
[0009]
A liquid crystal display when a conventional liquid crystal driver is used will be described with reference to FIG.
[0010]
A control signal transferred via the signal bus 201 is input to the timing control circuit 204 of the liquid crystal driver 203. The generated CL2 clock 215 is transferred to the shift register 205, and the shift register 205 generates a latch clock and outputs it to the signal line 206. Display data transferred to the driver 203 via the data bus 202 is sequentially latched in the latch 207 by a latch clock transferred via the signal line 206. The display data latched in the latch 207 is simultaneously stored in the latch 209 by the CL1 clock 216 via the data bus 208. This operation is shown in FIG. The display data output from the latch 209 by the CL1 clock 216 is input to the level shifter 211 via the data bus 210 and converted to a voltage level corresponding to the liquid crystal applied voltage. The level-shifted display data is transferred to the voltage selector 213 via the data bus 212, and the liquid crystal application voltage is selected. The selected liquid crystal applied voltage is supplied to the liquid crystal panel 132 via the output voltage line 214.
[0011]
A conventional liquid crystal driver only has a function of latching display data, converting it into a liquid crystal applied voltage, and outputting the voltage. Therefore, a system using a liquid crystal display driven by a conventional liquid crystal driver 203 will be described in detail with reference to FIG.
[0012]
In this system, it is necessary to transfer display data to the liquid crystal display at regular intervals. Therefore, a display memory 307 for storing display data for one screen is required, and means for reading the display data from the display memory 307 and outputting it to the liquid crystal display and means for updating the display data stored in the display memory 307 are required. . Since there is only one address bus 315, data bus 317, and control signal 309 of the display memory 307, the display memory 307 is for reading display data and outputting it to the liquid crystal display as shown in FIG. It is necessary to perform display access and drawing access for updating display data in a time-sharing manner. Therefore, this system can be configured as follows.
[0013]
The address bus 315 is switched by the selector 314 between an address bus 313 for transferring an address for display access and an address bus 303 for transferring an address for drawing access, and a display or drawing address is transferred. Yes. This switching control is performed by the timing control circuit 308. A control signal from the CPU 301 is input to the timing control circuit 308 via the control signal bus 305, and a control signal from the controller 311 is input via the control signal bus 312. Arbitration control of whether to perform display access or drawing access to the display memory 307 is performed by these two control signals. Similarly, in the case of display access, data via the buffer 316 is transferred to the data bus 318, and in the case of drawing access, data via the buffer 316 is transferred to the data bus 304.
[0014]
Further, a liquid crystal driver with a built-in memory having a built-in memory inside the liquid crystal driver is described in P293 to P335 of Hitachi LCD Driver Data Book (published by Hitachi, Ltd. Semiconductor Business Division).
[0015]
Next, a liquid crystal display system using Hitachi's built-in memory driver will be described with reference to the block diagram of FIG.
[0016]
In FIG. 6, 601 is a liquid crystal driver, 602 is a data bus, and 603 is a control signal. Reference numeral 604 is an address register, 605 is an X coordinate value register, 606 is a Y coordinate value register, 607 is a data bus that outputs an X coordinate value, and 608 is a data bus that outputs a Y coordinate value. 609 is an X coordinate value decoder, 610 is a Y coordinate value decoder, and 611 is an X coordinate value decoding signal. Reference numeral 612 denotes an I / O port for controlling input / output of display data, 613 denotes a data bus for transferring display data, and 614 denotes a Y coordinate value decode signal. Reference numeral 615 denotes a memory cell, and 616 denotes a data bus for transferring display data. 617 is a latch, 618 is a data bus for transferring display data output from the latch 617, 619 is a level shifter, 620 is a data bus for transferring level-shifted data, 621 is a voltage selector, 622 is an output for transferring a liquid crystal applied voltage. It is a voltage line. Reference numeral 623 denotes a timing control circuit.
[0017]
Next, the operation of the liquid crystal driver 601 will be described.
[0018]
Since the liquid crystal driver 601 is an I / O interface, it designates which register of the address register 604 and the liquid crystal driver 601 is to be accessed via the data bus 602. The address register 604 designates the X coordinate value register 605 and sets the X coordinate value data to be drawn via the data bus 602 in the X coordinate value register 605. Next, the address register 604 designates the Y coordinate value register 606, and sets Y coordinate value data to be drawn via the data bus 602 in the Y coordinate value register 606. Next, data at an arbitrary position in the memory cell 615 can be updated by accessing the I / O port 612. The data stored in the memory cell 615 is read by the timing control circuit 623 for the data line of each liquid crystal driver 601, stored in the latch 617, voltage-converted by the level shifter 619, and applied by the voltage selector 621. Select and output voltage. By performing read control from the memory cell 615 every horizontal period, display can be performed on the liquid crystal panel 132.
[0019]
In this way, by setting the data in each register of the liquid crystal driver 601, data at an arbitrary position in the memory cell 615 can be updated.
[0020]
[Problems to be solved by the invention]
According to the first conventional example, the liquid crystal driver always captures the serialized display data, and when the capture of the display data for one horizontal line is finished, it converts it into a liquid crystal applied voltage and outputs it to the liquid crystal panel for display. I was going. Therefore, in the conventional example, means for transferring the display data serialized to the liquid crystal driver is required. In the first conventional example, since display data for one frame is stored in the display memory, the operation condition of the liquid crystal panel is a frame frequency of 70 Hz, and the resolution of the liquid crystal panel is 240 vertical lines and horizontal. When the number of dots is 320 dots and the data bus width of the liquid crystal driver and the display memory is an 8-bit bus,
0.7MHz
(= 70 (Hz) × 240 (line) × 320 (dot) ÷ 8 (bit))
The 8-bit data had to be constantly read from the display memory at a cycle.
[0021]
Therefore, the display controller, the display memory, and the liquid crystal driver have to operate at a period of about 0.7 MHz, and this operation is repeated every frame even if the display screen is a still image.
[0022]
In order to reduce the power consumption of the liquid crystal display and the system, since the power consumption increases in proportion to the operating frequency, it is necessary to reduce the operating frequency without reducing the operating efficiency of the system.
[0023]
In the first conventional example, display access and drawing access are performed in a time division manner in the display memory. Since display access has priority, it is necessary to execute drawing access between display accesses. Even when it is desired to execute drawing processing at high speed, the access processing speed is restricted by display access.
[0024]
Further, in the second conventional example, since the display memory is built in the liquid crystal driver, it is not necessary to perform drawing access between display accesses. However, when updating the display data at the arbitrary position, the display data at the arbitrary position should be updated after setting the data in the address register, setting the data in the X coordinate value register, and setting the data in the Y coordinate value register. Therefore, it is necessary to perform data setting processing for these registers, which causes a reduction in the operating efficiency of the system.
[0025]
Further, in the second conventional example, no consideration has been given to gradation display or when the liquid crystal driver is provided in the Y-axis direction of the liquid crystal panel.
[0026]
The object of the present invention is to reduce the operating frequency of the liquid crystal driver and reduce the power consumption without deteriorating the operating efficiency of the system, to realize multi-gradation display, the function to be provided in the Y-axis direction of the liquid crystal panel, etc. It is to provide a function that considers usability.
[0027]
[Means for Solving the Problems]
In order to achieve the object, the present invention incorporates a display memory in the liquid crystal driver,
The interface with the system is a general-purpose memory interface having an address bus, a data bus, and a control signal bus.
A chip select function is provided in the control signal,
According to the timing of the control signal, a system that controls whether the system performs display data reading and writing control or outputs display data stored in the display memory to the liquid crystal panel,
In order to transfer the display data to the liquid crystal panel, a circuit that converts the display data on the same horizontal line into the liquid crystal applied voltage at the same time as the output data line of the liquid crystal driver is configured.
[0028]
In addition, with regard to multi-gradation, the liquid crystal driver is constituted by a display memory having a capacity capable of storing display data for a plurality of bits per pixel,
A circuit for storing a gradation pattern corresponding to the gradation data is provided,
A circuit for selecting a different gradation pattern for each frame and line is provided.
[0029]
Further, a circuit for outputting a predetermined liquid crystal applied voltage for a time corresponding to the gradation data is provided.
[0030]
In consideration of providing the present liquid crystal driver in the Y-axis direction, a circuit for selecting data bits on the same address that are simultaneously read when being output from the display memory to the liquid crystal panel;
And a circuit for controlling the selection means.
[0031]
As for the liquid crystal controller, in response to a display memory access request from the system, a circuit for determining which liquid crystal driver accesses the display memory built in,
A circuit for enabling a control signal having a chip select function of a corresponding liquid crystal driver from a determination result of the determination circuit;
It consists of a circuit that converts the address transferred from the system to the address of the selected LCD driver.
[0032]
[Action]
The display memory built in the LCD driver acts to store data to be displayed on the LCD panel.
General-purpose memory interface of address bus, data bus, and control signal bus acts to input commands from the system,
The chip select function acts on the control signal to activate the liquid crystal driver,
The circuit that converts the display data on the same horizontal line into the liquid crystal applied voltage at the same time as the output data line portion of the liquid crystal driver and outputs the voltage acts to drive the liquid crystal panel,
The circuit for storing the gradation pattern and the circuit for selecting the gradation pattern act to generate different liquid crystal applied voltages for each frame or line,
The circuit that outputs a predetermined liquid crystal applied voltage only for the time corresponding to the gradation data acts to change the effective value of the voltage applied to the liquid crystal,
A circuit that selects data bits on the same address that are simultaneously read when output from the display memory to the liquid crystal panel operates to display the data bits on the same address in the horizontal direction.
[0033]
As for the liquid crystal controller, a circuit for determining which liquid crystal driver has a built-in display memory to be accessed;
A circuit for enabling a control signal having a chip select function;
The circuit that converts the address transferred from the system into the address of the selected liquid crystal driver operates to activate the selected liquid crystal driver.
[0034]
【Example】
A first embodiment of the liquid crystal driver according to the present invention will be described with reference to FIGS. 1 and 7 to 17.
[0035]
FIG. 1 is a configuration diagram of a liquid crystal display using the liquid crystal driver of the present invention.
[0036]
In FIG. 1, 101 is an address bus for transferring addresses, 102 is a data bus for transferring display data, 103 is a control signal bus for transferring control signals, and 104 is a RAS signal. Reference numeral 105 denotes a liquid crystal driver according to the present invention, and the number of outputs is 160 bits. 106 is an interface circuit with the address bus 101 and the data bus 102, 107 is a column address bus for transferring a column address for designating the column address of the memory cell, 108 is a data bus for transferring display data, and 109 is a row address of the memory cell. This is a row address bus for transferring a row address designating. 110 is a column address latch / counter, and 111 is a column address bus for transferring the column address latched or counted by 110. 112 is a column address decoder, and 113 is a signal bus for transferring a decoded signal decoded by the column address decoder 112. Reference numeral 114 denotes an I / O port that controls input / output of display data. Reference numeral 115 denotes a data bus for transferring display data. 116 is a row address latch / counter, 117 is a row address bus for transferring the row address latched or counted by the row address latch / counter 116, 118 is a row address decoder, 119 is a decoded signal decoded by the row address decoder 118. A signal bus to be transferred. Reference numeral 120 denotes a memory cell, and 121 denotes a data bus for transferring display data for 160 bits output from the memory cell 120 in accordance with a display command. A latch 122 latches display data transferred by the data bus 121 simultaneously for 160 bits. A data bus 123 transfers the display data latched by the latch 122, and a level shifter 124 converts the voltage level of the display data to a level corresponding to the liquid crystal application voltage. 125 is a data bus for transferring level-shifted display data, 126 is a voltage selector, and 127 is an output voltage line for transferring a liquid crystal applied voltage selected by the voltage selector 126 according to the display data. 128 is a timing control circuit, and 129 is a RAS signal input to the liquid crystal driver 105-2. 130 is a scanning circuit, 131 is a scanning signal line for transferring a scanning signal generated by the scanning circuit, 132 is a liquid crystal panel, and the resolution is 320 dots × 240 lines. Reference numeral 133 denotes a power supply circuit, 134 denotes a driving voltage line for transferring a voltage for driving the scanning circuit, and 135 denotes a voltage line for transferring a liquid crystal driving voltage.
[0037]
7 to 14 are timing charts of access to the memory cell 120. FIG. FIG. 7 is a timing chart of random access. A row address and a column address are multiplexed and transferred to the address bus, RAS is a row address signal for fetching a row address, and CAS is a column address signal for fetching a column address. WE is a write enable signal. When WE is 'L', writing to the memory cell 120 is performed. OE is an output enable signal. When OE is 'L', reading from the memory cell 120 is performed. Data to be written to and read from the memory cell 120 is transferred to the data bus.
[0038]
FIG. 8 is a timing chart for page access.
[0039]
FIG. 9 is a timing chart for read-modify-write access.
[0040]
FIG. 10 is a timing chart of a burst access write cycle.
[0041]
FIG. 11 is a timing chart of a burst access read cycle.
[0042]
FIG. 12 is a timing chart for random driver output access.
[0043]
FIG. 13 is a timing chart of sequential driver output access. Note that the timing chart of the first line of sequential driver output access is the same as the random driver output access shown in FIG.
[0044]
FIG. 14 is a timing chart using a chip select function when performing continuous access using a plurality of liquid crystal drivers 105, and shows a burst access write mode as an example.
[0045]
In FIG. 14, RAS1 is a RAS signal of the liquid crystal driver 105-1, and RAS2 is a RAS signal of the liquid crystal driver 105-2, and has a chip select function.
[0046]
FIG. 15 is a memory map of the memory cell 120 of the driver 105, where the X coordinate value is a column address and the Y coordinate value is a row address. Since one address is 8-bit data, the X coordinate value is from hex0 to hex13. Since the vertical direction is 240 lines, the row address is changed from hex0 to hexEF.
[0047]
FIG. 16 is a block diagram of the liquid crystal display system of the first embodiment using the liquid crystal driver 105 of the present invention.
[0048]
In FIG. 16, 1601 is a CPU, 1602 is a main memory, and 1603 is an I / O. Reference numeral 1604 denotes an address bus for transferring an address output from the CPU 1601, 1605 denotes a data bus for transferring data, and 1606 denotes a control signal bus for transferring a control signal output from the CPU 1601. Reference numeral 1607 denotes a liquid crystal controller and 1608 denotes an address conversion circuit. An address transferred via the address bus 1604 is converted into an X coordinate value (column address) and a Y coordinate value (row address) corresponding to the driver memory map of the liquid crystal driver 105. Convert to Reference numeral 1609 denotes a display data buffer, 1610 denotes a timing control circuit, and 1611 denotes a control signal bus for transferring a control signal of the scanning circuit 130.
[0049]
FIG. 17 shows a screen memory map (FIG. 17 (a)) viewed from the CPU and a driver memory map (FIG. 17 (b)) viewed from the driver. In the screen memory map as viewed from the CPU, the horizontal resolution is 320 dots, the X coordinate value is hex0 to hex27, and the vertical resolution is 240 lines, so the Y coordinate value is hex0 to hexEF.
[0050]
The operation of the present invention will be described using the configuration diagram of the liquid crystal display of FIG.
[0051]
The address transferred via the address bus 101 is transferred to the interface circuit 106 of the liquid crystal driver 105. The row address is transferred from the interface circuit 106 to the row address latch / counter 116 via the address bus 109, and the column address is transferred to the column address latch / counter 110. The timing control signal and the RAS signal 104 are transferred to the timing control circuit 128 via the control signal bus 103. The timing control circuit 128 generates a control signal that controls access to the memory cell 120 and output access. Of the control signals, the RAS signal has a chip select function and is different for each liquid crystal driver. The RAS signals 104 and 129 are input to the liquid crystal drivers 105-1 and 105-2, respectively. The operation of is the same. A column address is transferred from the column address latch / counter 110 to the column address decoder 112 via the column address bus 111 and decoded, and a decode signal output via the signal line 113 controls the I / O port 114. The row address is output from the row address latch / counter 116 via the row address bus 117, transferred to the row address decoder 118, and decoded. This decoded signal is output from the signal line 119 to the memory cell 120. Data input / output from the data bus 102 via the interface circuit 106 is transferred to the I / O port 114 via the data bus 108 and output from the timing control circuit 128 to the coordinates specified by the row address and column address. Writing and reading are performed according to the control signal.
[0052]
When a control signal for performing display access is output from the timing control circuit 128, 160-bit display data having a designated row address is simultaneously transferred to the latch 122 via the data bus 121, and the latch 122 has 160 bits. Minute display data is latched at the same time. The display data latched in the latch 122 is transferred to the level shifter 124 via the data bus 123 and shifted to a voltage level corresponding to the liquid crystal application voltage. The level-shifted display data is transferred to the voltage selector 126 via the data bus 125, and the liquid crystal application voltage corresponding to the data is selected. The selected liquid crystal application voltage is supplied to the liquid crystal panel 132 from the output voltage line 127.
[0053]
Next, detailed timing of memory access and output access will be described with reference to FIGS.
[0054]
First, random access will be described with reference to the timing chart of FIG.
[0055]
The row address RA transferred from the address bus 101 is read at the falling edge of the RAS signal, and the row address for accessing the memory cell 120 is designated. Similarly, the column address CA is read at the falling edge of CAS, and the column address to be accessed is designated. When the access is a write cycle, the input data Din transferred from the data bus 115 is written to the designated address of the memory cell 120 at the rise of WE. In the case of a read cycle, data Dout stored at a specified address of the memory cell 120 is read at the falling edge of OE and transferred from the data bus 115 to the data bus 102. The access cycle ends when RAS becomes “H”.
[0056]
Next, page access will be described with reference to the timing chart of FIG.
[0057]
In page access, when data having the same row address is accessed after the row address is first specified, continuous access can be made by simply specifying the column address. As shown in FIG. 8, in the first cycle, a row address is specified at the falling edge of RAS and a column address is specified at the falling edge of CAS, as in the random access. In subsequent cycles, the row address is not specified, only the column address is specified at the falling edge of CAS, and data having the same row address is accessed. Accordingly, the second and subsequent cycles can be processed in a shorter cycle than random access, and high-speed access can be realized.
[0058]
Next, read modify write access will be described with reference to the timing chart of FIG.
[0059]
The read-modify-write access is an access that continuously reads and writes display data to the same address. As shown in FIG. 9, after designating the address of the memory cell 120 to be accessed, OE is raised to read the stored data, and after OE is raised to complete the read cycle, WE is set to “L”. At the rising edge, the input data Din on the data bus 115 is written to the address that has been read out first.
[0060]
Next, burst access will be described with reference to the timing charts of FIGS.
[0061]
Burst access is used when the data to be accessed is the same row address and the column address is continuous, and after specifying the address of the head access cycle, the column address is changed to the column address latch / counter for the second and subsequent cycles. It is possible to sequentially access without adding addresses by RAS and CAS by sequentially adding at 110. First, the burst access write cycle will be described with reference to the timing chart of FIG.
[0062]
In the first cycle, as in the case of random access, an address is fetched at the falling edge of RAS and CAS, and an address for accessing the memory cell 120 is designated. Input data Din is written to the designated address from the data bus 115 at the rising edge of WE. Next, 1 is added to the column address latch / counter 110 at the fall of WE. In the second cycle, the input data Din is written to an address obtained by adding 1 to the column address of the first cycle at the rise of WE. Thereafter, data is written in the same cycle, and the access is terminated when RAS becomes “H”.
[0063]
Next, a burst access read cycle will be described with reference to FIG. In the read cycle, after designating the address to be accessed in the first cycle, the output data Dout is read at the fall of OE, and the read is completed by raising OE. At the falling edge of OE in the second cycle, 1 is added to the column address latch / counter 110, and data having an address obtained by adding 1 to the head address is read. Thereafter, data is read out in the same cycle, and the access is terminated when RAS becomes 'H'. For page access, since the address bus is not changed, it is advantageous for low power consumption.
[0064]
Next, random driver output access will be described with reference to the timing chart of FIG.
[0065]
When fetching the row address RA at the falling edge of RAS, if OE is 'L' and WE is 'H', the data Yn of the designated row address is simultaneously sent through the data bus 121 for one row. , Output to the latch 122.
[0066]
Next, sequential driver output access will be described with reference to the timing chart of FIG.
[0067]
The head output cycle is the same as the random output access. Next, at the falling edge of RAS, if OE is 'H' and WE is 'L', 1 is added to the row address latch / counter 116, and data Yn + 1 for one row at that address is simultaneously added. And output to the latch 122 via the data bus 121. Similarly, data is sequentially output.
[0068]
As described above, data is output from the memory cell 120 only once in one horizontal cycle, and most of the time in one horizontal cycle can be used for drawing access, so that high-speed drawing can be performed.
[0069]
When a plurality of liquid crystal drivers 105 of the present invention are used, it is necessary to select a liquid crystal driver to be accessed. A method for selecting the liquid crystal driver will be described with reference to a timing chart of a burst access write cycle when two liquid crystal drivers are used, as shown in FIG.
[0070]
The chip select signal to be selected by the liquid crystal driver to be accessed uses the control signal RAS, which is in a non-selected state when RAS is “H”, and in a selected state when “L”. As shown in FIG. 14, when RAS1 input to the liquid crystal driver 105-1 is 'L', the liquid crystal driver 105-1 is selected. The operation of the liquid crystal driver 105-1 in the selected state is the same as the burst access write cycle shown in the timing chart of FIG. 10, and input data Din (n) and Din (n + 1) for the liquid crystal driver 105-1 are written. At this time, since RAS2 input to the liquid crystal driver 105-2 is 'H' and the liquid crystal driver 105-2 is in a non-selected state, access is not performed even if another signal is input.
[0071]
Next, when RAS1 becomes 'H', RAS2 becomes 'L', the liquid crystal driver 105-1 is in a non-selected state, and the liquid crystal driver 105-2 is in a selected state. Input data Din (0), Din (1)... Are written in the selected liquid crystal driver 105-2.
[0072]
In this manner, the liquid crystal driver to be accessed can be selected by switching the chip select signal RAS.
[0073]
A memory map of the memory cell 120 will be described with reference to FIG.
[0074]
In the address map of the memory cell 120, the X coordinate is a column address and the Y coordinate is a row address. Since the resolution of the liquid crystal panel 132 is 320 dots × 240 lines and the number of outputs of the liquid crystal driver 105 is 160 bits, the X coordinate of the memory map is hex0 to hex13, and the Y coordinate is hex0 to hexEF. This memory map depends on the number of output signals of the liquid crystal driver 105 and the resolution of the liquid crystal panel.
[0075]
Next, a liquid crystal display system using the liquid crystal driver of the present invention will be described with reference to FIGS.
[0076]
First, the liquid crystal display system configuration diagram of the first embodiment shown in FIG. 16 will be used.
[0077]
The address output from the CPU 1601 is transferred to the main memory 1602, the I / O 1603, and the liquid crystal controller 1607 via the address bus 1604. The address transferred to the liquid crystal controller 1607 is input to the address conversion circuit 1608 and converted into an address corresponding to the memory map of the liquid crystal driver 105. Here, the memory map and the address conversion will be described with reference to FIG.
[0078]
As shown in FIG. 17, the screen memory map viewed from the CPU has a resolution of 320 dots × 240 lines, so that the X coordinate of the memory map is hex0 to hex27, and the Y coordinate is hex0 to hexEF. On the other hand, since the driver memory map viewed from the liquid crystal drivers 105-1 and 105-2 is a memory map of each built-in memory cell 120, the memory map shown in FIG. This is different from the screen map viewed from the CPU 1601. Therefore, if the address transferred from the CPU 1601 is used as it is, the address is not correctly specified in the memory cell 120 of the liquid crystal driver. Therefore, the address transferred from the CPU 1601 using the address conversion circuit 1608 is output to the address bus 101 without being converted when the RAS 104 input to the liquid crystal driver 105-1 is “L”. When the RAS 129 input to the liquid crystal driver 105-2 is “L”, the X coordinate value hex14 to hex27 of the memory map viewed from the CPU 1601 is converted from hex0 to hex13 and output to the address bus 101. By converting the address in this way, it is possible to correspond to the driver memory map, and the address can be correctly specified.
[0079]
Returning to FIG. 16, description will be continued.
[0080]
The control signal transferred to the liquid crystal controller 1607 is input to the timing control circuit 1610 and generates a control signal for controlling the timing of the drawing access transferred from the CPU 1601 and the driver output access of the liquid crystal driver 105 to generate the control signal bus 103. The control signal of the scanning circuit 130 is output to the control signal bus 1611.
[0081]
Display data input / output from the CPU 1601 is transferred to the main memory 1602, the I / O 1603, and the liquid crystal controller 1607 via the data bus 1605. The display data transferred to the liquid crystal controller 1607 is transferred to the data bus 102 via the buffer 1609, and data is input / output to / from the liquid crystal driver 105.
[0082]
Thus, the liquid crystal display system using the liquid crystal driver of the present invention requires a liquid crystal controller having an address conversion function. The same applies when the address conversion function is provided in the liquid crystal driver 105. Further, since display access is performed once per horizontal period, high-speed drawing access is possible, and power consumption can be reduced compared to a liquid crystal display system using a conventional liquid crystal driver.
[0083]
Next, a second embodiment of a liquid crystal display system that performs two-screen drive using the liquid crystal driver of the present invention will be described with reference to FIGS.
[0084]
FIG. 18 is a configuration diagram of a liquid crystal display according to the second embodiment.
[0085]
In FIG. 18, reference numerals 1801 to 1804 denote RAS signals, which are input to the liquid crystal drivers 105-1 to 105-4, respectively. Reference numeral 1805 denotes a scanning circuit, and 1806 denotes a scanning signal line for transferring a scanning signal. Reference numeral 1807 denotes a liquid crystal panel, which has a structure of two screens. The resolution of the upper screen is 320 dots × 120 lines, and the resolution of the lower screen is 320 × 120 lines, and the total is 320 dots × 240 lines. .
[0086]
FIG. 19 is a system configuration diagram when the liquid crystal display shown in FIG. 18 is used.
[0087]
In FIG. 19, reference numeral 1901 denotes a liquid crystal controller. Reference numeral 1902 denotes an address conversion circuit which converts an address transferred from the CPU 1601 into an address corresponding to the memory map of the liquid crystal driver 105. Reference numeral 1903 denotes a buffer, and 1904 denotes a timing control circuit.
[0088]
FIG. 20 shows a screen memory map (FIG. 20A) viewed from the CPU 1601 and a driver memory map viewed from the liquid crystal driver 105 (FIG. 20B) in a liquid crystal display system that performs two-screen driving.
[0089]
A second embodiment will be described with reference to a display system configuration diagram shown in FIG.
[0090]
A scanning circuit 1805 generates a scanning signal for simultaneously driving the upper screen and the lower screen of the liquid crystal panel 1807, and supplies the scanning signal 1806 to the upper screen and the lower screen of the liquid crystal panel 1807. The liquid crystal drivers 105-1 and 105-2 output the liquid crystal applied voltage corresponding to the display data on the upper screen of the liquid crystal panel 1807 via the output voltage lines 127-1 and 127-2 in accordance with RAS 1801 and 1802. Similarly, the liquid crystal drivers 105-3 and 105-4 output the liquid crystal application voltage corresponding to the display data of the lower screen of the liquid crystal panel 1807 via the output voltage lines 127-3 and 127-4 in accordance with RAS 1803 and 1804. . The operation of the liquid crystal driver 105 is the same as that of the first embodiment.
[0091]
Next, a liquid crystal display system that performs two-screen driving will be described with reference to FIG.
[0092]
The address bus, data, and control signal output from the CPU 1601 are transferred to the address conversion circuit 1902, the buffer 1903, and the timing control circuit 1904 of the liquid crystal controller 1901 via the address bus 1604, the data bus 1605, and the control signal bus 1606, respectively. . The address transferred to the address conversion circuit 1902 is converted into an address corresponding to the memory map of the liquid crystal drivers 105-1 to 105-4. Here, a screen memory map viewed from the CPU 1601 and a driver memory map viewed from the liquid crystal drivers 105-1 to 105-4 will be described with reference to FIG.
[0093]
In the screen memory map viewed from the CPU 1601, the X coordinate of the upper screen is hex0 to hex27, and the Y coordinate is hex0 to hex77. Similarly, the X coordinate of the lower screen is hex0 to hex27, and the Y coordinate is hex78 to hexEF. On the other hand, the driver memory map viewed from the liquid crystal driver is such that the memory map of the liquid crystal driver 105 has the X coordinate from hex0 to hex13, and the Y coordinate from hex0 to hex77. In the lower screen, the driver memory map of the upper screen is viewed from the reverse side. Therefore, the address conversion circuit 1902 does not convert the address when RAS 1801 is “L”, and converts the X coordinate value hex14 to hex27 of the screen memory map from hex0 to hex13 when RAS1802 is “L”. To do. When RAS 1803 is 'L', the X coordinate value hex0 to hex13 of the screen memory map is converted from hex13 to hex0, and the Y coordinate value hex78 to hexEF is converted from hex0 to hex77. When RAS 1804 is “L”, the X coordinate value hex14 to hex27 of the screen memory map is converted from hex13 to hex0, and the Y coordinate value hex78 to hexEF is converted from hex0 to hex77. By converting the address value in this way, it matches the driver memory map of the liquid crystal driver, so that the address can be correctly specified.
[0094]
Other operations of the liquid crystal display system shown in FIG. 16 are the same as those in the first embodiment.
[0095]
In this manner, by providing an address conversion circuit corresponding to two-screen driving, two-screen driving can be performed even using the liquid crystal driver of the present invention.
[0096]
In the first and second embodiments, binary display is performed. Next, a case where gradation display is performed will be described.
[0097]
First, a third embodiment which uses a frame rate control method (hereinafter abbreviated as FRC) as a gradation method and displays four gradations will be described with reference to FIGS.
[0098]
FIG. 21 is a configuration diagram of a liquid crystal display using the liquid crystal driver of the present invention using FRC as a gradation method.
[0099]
In FIG. 21, reference numeral 2101 denotes a data bus for transferring gradation display data, and 2102 denotes a liquid crystal driver using FRC as a gradation method. Reference numeral 2103 denotes a data bus for transferring gradation display data, and reference numeral 2104 denotes an I / O port for controlling input / output of gradation display data. Reference numeral 2105 denotes a lower bit data bus for transferring lower bit data of gradation display data, and 2106 denotes an upper bit data bus for transferring upper bit data. Reference numerals 2107 and 2108 denote memory cells for storing lower bit data and upper bit data, respectively. Reference numerals 2109 and 2110 denote lower bit data buses and upper bit data buses for transferring data output from the memory cells 2107 and 2108, respectively. Reference numeral 2111 denotes an FRC pattern generation circuit, 2112 denotes a signal line for transferring an FRC display pattern, and 2113 denotes an FRC circuit, which selects an FRC pattern corresponding to gradation display data and outputs it as FRC display data. A data bus 2114 transfers FRC display data for one line selected by the FRC circuit 2113, and a latch 2115 latches FRC display data for one line at the same time. 2116 is a data bus for transferring FRC display data output from the latch 2115, 2117 is a level shifter, 2118 is a data bus for transferring FRC display data whose voltage level is shifted by the level shifter 2117, 2119 is a voltage selector, and 2120 is a voltage selector. An output voltage line for supplying the liquid crystal applied voltage selected in 2119 to the liquid crystal panel 132.
[0100]
FIG. 22 is a detailed block diagram of the liquid crystal driver 2102 using the FRC of this embodiment.
[0101]
In FIG. 22, reference numerals 2201 and 2202 denote FRC patterns built in the FRC pattern generation circuit 2111, 2201 denotes a gray level 1 indicating light gray, and 2202 denotes a gray level 2 indicating dark gray. 2203 and 2204 are signal lines for transferring the FRC patterns 2201 and 2202, and 2205-1 to 2205-n are FRC pattern selection circuits. Reference numeral 2206 denotes a switch which selects the FRC patterns 2201 and 2202 according to the lower bit data. Reference numeral 2207 denotes a signal line for transferring the FRC pattern selected by the switch 2206, 2208 denotes an EOR element, 2209 denotes a control signal, and 2210 denotes a switch. The control signal 2209 selects the FRC pattern and upper bit data.
[0102]
FIG. 23 shows a display pattern when FRC is used.
[0103]
A third embodiment using FRC will be described with reference to FIG.
[0104]
The row address and column address transferred via the address bus 101 are decoded by the row address decoder 118 and the column address decoder 112 in the same manner as in the first embodiment. The decoded row address is transferred to the memory cells 2107 and 2108 via the signal line 119 as a decode signal. Similarly, the decoded column address is transferred as a decode signal from the signal lines 2105 and 2106 to the memory cells 2107 and 2108, respectively, and the same address is designated for the memory cells 2107 and 2108. The display data transferred from the data bus 2101 to the I / O port 2104 via the data bus 2103 is output with lower bit data and upper bit data to the lower bit bus 2105 and upper bit bus 2106, respectively. The cell 2107 and the upper bit data are stored in the same address of the memory cell 2108, respectively. Display data transferred from the memory cells 2107 and 2108 via the lower bit data bus 2109 and the upper bit data bus 2110 respectively select an FRC pattern by the FRC circuit, and the FRC display data is output to the data bus 2114. Here, the FRC pattern generation circuit 2111 and the FRC circuit 2113 will be described with reference to FIG.
[0105]
In the FRC pattern generation circuit 2111, FRC patterns 2201 and 2202 each store an FRC pattern that displays gradation 1 that is light gray and gradation 2 that is dark gray among four gradations from white to black. ing. Here, the FRC pattern will be described with reference to FIG.
[0106]
In this embodiment, when the upper and lower bits of the display data are 00, (d) black is displayed, when 01 is displayed, (b) gradation 1 is displayed, and when 10, (c) is displayed. Gradation 2 is displayed, and when it is 11, white of (a) is displayed. The FRC pattern has 3 × 3 dots as one unit. When displaying gradation 1, 3 dots out of 3 × 3 dots are not lit, and the other dots are lit. The dots that are not lit are the first pixel in the first frame, the second pixel in the second row, the second pixel in the third row, and the third pixel in the third row. In the second frame, one pixel is shifted to the right in each row, the second row is the second pixel, the second row is the third pixel, and the third row is the non-lighting of the first pixel. Similarly in the third frame, the third pixel in the first row, the first pixel in the second row, and the second pixel in the third row are turned off, and this is repeated. In the case of displaying gradation 2, a pixel that is lit at gradation 1 may be turned off and a pixel that is not turned on may be turned on. When displaying white or black, all pixels are turned on or off. Accordingly, the number of pixels that are lit is white, gradation 1, gradation 2, black 9, 9, 3, 0, so that four gradations are displayed.
[0107]
Returning again to FIG.
[0108]
The EOR element 2208 of each FRC pattern selection circuit 2205 receives lower bit data and upper bit data corresponding to each circuit via a lower bit data bus 2109 and an upper bit data bus 2110, and is a control that is an output signal. A signal is output to the switch 2210 through the signal line 2209. The control signal is 0 when the upper bit data and lower bit data are 00 or 11, and 1 when 01 or 10. The switch 2210 selects the upper bit data when the control signal transferred from the signal line 2209 is 0, and when it is 1, the FRC pattern input through the signal line 2207 is selected. With the above operation, when the upper bit and the lower bit of the display data are 11, the upper bit data is selected by the switch 2210 and white is displayed. In the case of 00, similarly, the upper bit data is selected and black is displayed. When 10 is selected, the FRC pattern 2203 is selected by the switch 2206, and since the FRC pattern is selected by the switch 2210, gradation 1 is displayed. When the switch is 01, the FRC pattern 2204 is selected by the switch 2206. Gradation 2 is displayed.
[0109]
As described above, gradation display by FRC can be performed by providing the FRC pattern generation circuit 2111 and the FRC circuit 2113 in the liquid crystal driver with built-in memory. In addition, an increase in the number of gradations can be accommodated by increasing the FRC pattern.
[0110]
Next, a fourth embodiment using a four-gradation pulse width modulation method (hereinafter abbreviated as PWM) as a gradation method will be described with reference to FIGS.
[0111]
FIG. 24 is a configuration diagram of a liquid crystal display using a liquid crystal driver using PWM as a gradation method.
[0112]
In FIG. 24, reference numeral 2401 denotes a liquid crystal driver using PWM as a gradation method. Reference numeral 2402 denotes a row address decoder, 2403 and 2404 denote signal buses for transferring decode signals, and 2405 and 2406 denote memory cells.
[0113]
FIG. 25 is a timing chart of the liquid crystal application voltage output from the liquid crystal driver 2401 and the scanning voltage at each gradation when PWM is used.
[0114]
The fourth embodiment will be described with reference to FIG.
[0115]
The row address decoder 2402 decodes the transferred row address and outputs decoded signals from the signal lines 2403 and 2404 to the memory cells 2405 and 2406, respectively. In the gradation display data transferred to the liquid crystal driver 2401, the upper bit data is stored in the memory cell 2405 and the lower bit data is stored in the memory cell 2405. In the data bus 2114, the upper bit data stored in the memory cell 2405 and the lower bit data stored in the memory cell 2406 are switched and output during one horizontal period. In the output gradation display data, when the data is 1, the voltage selector 2119 selects the on voltage for displaying white as the liquid crystal application voltage, and when it is 0, selects the off voltage for displaying black. This operation will be described with reference to a timing chart shown in FIG.
[0116]
When display data is output from the memory cells 2405 and 2406, 2 / 3H in the first half of one horizontal period (hereinafter abbreviated as 1H) is output from the memory cell 2405 in which the upper bit data is stored, and 1 / 3H is output from the memory cell 2406 in which free bit data is stored. Therefore, when the upper bit and the lower bit of the display data are 11, 1 is output as the display data for 1H, and the ON voltage is selected as the liquid crystal applied voltage, and white is displayed. In the case of 10, 1 is output in the first half 2 / 3H and 0 is output in the second half 1 / 3H, so that the liquid crystal application voltage is selected as the on voltage in the first half 2 / 3H and the off voltage in the second half 1 / 3H. b). Therefore, compared with the case of 11, the voltage effective value which is the difference between the scanning voltage and the liquid crystal applied voltage is reduced, and gradation 1 is displayed. Similarly, in the case of 01, the off voltage is selected for the first half 2 / 3H output, and the on voltage is selected in the second half 1 / 3H, so that the effective voltage value is reduced and gradation 2 is displayed in FIG. . At 00, the off voltage is selected for 1H, so that black is displayed in FIG. 25 (d). In this manner, gradation display can be performed by changing the effective voltage value by changing the period during which the on voltage and the off voltage are applied.
[0117]
Other operations are the same as those in the first and third embodiments.
[0118]
As described above, gradation display by PWM can be performed by using a liquid crystal driver having a function of performing PWM. In addition, an increase in the number of gradations can be accommodated by increasing the number of divisions in one horizontal period.
[0119]
Next, with respect to the liquid crystal driver of the present invention, a fifth embodiment provided in the Y-axis direction (left or right) of the liquid crystal panel will be described with reference to FIGS.
[0120]
FIG. 26 is a configuration diagram of a liquid crystal display using the liquid crystal driver of the present invention.
[0121]
In FIG. 26, reference numeral 2601 denotes an address bus for transferring addresses, 2602 denotes a data bus for transferring display data, 2603 denotes a control signal bus for transferring control signals, and 2604 denotes a RAS signal having a chip select function. Reference numeral 2605 denotes a liquid crystal driver of the present invention, which has an output number of 160 bits. Reference numeral 2606 denotes an address bus 2601 and an interface circuit with the data bus 2602, 2607 denotes a row address bus for transferring a row address designating a row address of the memory cell, 2608 denotes a data bus for transferring display data, and 2609 denotes a column address of the memory cell. This is a column address bus for transferring a column address designating.
[0122]
Reference numeral 2610 denotes a row address latch / counter, and reference numeral 2611 denotes a row address bus for transferring the row address latched or counted by the 2610. Reference numeral 2612 denotes a row address decoder, and reference numeral 2613 denotes a signal bus for transferring a decoded signal decoded by the row address decoder 2612. Reference numeral 2614 denotes an I / O port which controls display data input / output. A data bus 2615 transfers display data. Reference numeral 2616 denotes a column address latch / counter, 2617 denotes a column address bus for transferring a column address latched or counted by the column address latch / counter 2616, and 2618 denotes a column address decoder, which is a column address bus 2617. Decode upper bits. Reference numeral 2619 denotes a signal bus for transferring a decoded signal decoded by the column address decoder 2618.
[0123]
A column address decoder 2620 decodes the lower bits of the column address transferred by the column address bus 2617. Reference numeral 2621 denotes a signal bus for transferring the decoded signal decoded by the column address decoder 2620.
[0124]
Reference numeral 2622 denotes a memory cell which stores display data. Reference numeral 2623 denotes a data bus for transferring display data of 1280 (= 160 × 8) bits output from the memory cell 2622 according to the display command. A selector 2624 selects 8-bit data as 1-bit data. Reference numeral 2625 denotes a data bus for transferring display data for 160 bits selected by the selector.
[0125]
Reference numeral 2626 denotes a latch, which latches display data transferred by the data bus 2625 simultaneously for 160 bits. Reference numeral 2627 denotes a data bus for transferring display data latched by the latch 2626, and 2628 denotes a level shifter for converting the voltage level of the display data into a level corresponding to the liquid crystal application voltage. Reference numeral 2629 denotes a data bus for transferring level-shifted display data, reference numeral 2630 denotes a voltage selector, and reference numeral 2631 denotes an output line for transferring a liquid crystal application voltage selected by the voltage selector 2630 according to the display data. Reference numeral 2633 denotes a timing control circuit. Reference numeral 2634 denotes a RAS signal input to the liquid crystal driver 2605-2.
[0126]
FIG. 27 is a block diagram of the liquid crystal display system of the fifth embodiment using the liquid crystal driver 2605 of the present invention.
[0127]
In FIG. 27, reference numeral 2701 denotes a liquid crystal controller, and 2702 denotes an address conversion circuit. The addresses transferred via the address bus 1604 are X coordinate values (row addresses) and Y coordinate values (columns) corresponding to the memory map of the liquid crystal driver 2605. Address). Reference numeral 2703 denotes a display data buffer, 2704 denotes a timing control circuit, and 2705 denotes a control signal for the scanning circuit 130.
[0128]
FIG. 28 shows a memory map of the memory cell 2622 in the liquid crystal driver 2605 of the present invention in bit units.
[0129]
Returning again to FIG. 26, the fifth embodiment of the present invention will be described in detail.
[0130]
In FIG. 26, when data is accessed to the memory cell 2622 in the liquid crystal driver 2805, the row address (X coordinate value) and the column address (Y coordinate) are stored in the address bus 2601, as described in the first embodiment. Value) is multiplexed and transferred, and the address is fetched into the row address latch / counter 2610 and the column address latch / counter 2616 by the control signal transferred by the control signal bus 2601, and the memory cell is connected via the I / O port 2614. The data stored in 2622 is read / written.
[0131]
Since 8-bit data of one address power is stored in a bit on the memory cell 2622 driven by the same decode line 2619, if the system considers that 8-bit data corresponds to each bit in the horizontal direction, the output Sometimes a data conversion function is required.
[0132]
Details will be described with reference to FIG.
[0133]
Since the 8-bit data on one address is stored in the memory cell 2622 on one decode line, the memory map shown in FIG. 28 is obtained.
[0134]
However, when the liquid crystal driver of the present invention is mounted in the Y-axis direction (left or right) of the liquid crystal panel 132, 8-bit data on the same address must be sequentially output from one output line 2632. Therefore, a selector 2624 is provided in the data bus 2623 for transferring data output from the memory cell 2622. In this selector, a signal 2621 obtained by decoding the lower bits of the column address generated by the column address decoder 2620 serves as a selection signal and is selected bit by bit.
[0135]
Thus, even if the liquid crystal driver 2605 of the present invention is provided in the Y-axis direction (left or right) of the liquid crystal panel 132, 8-bit data on one address is arranged in the horizontal direction on the screen of the liquid crystal panel 132. .
[0136]
Further, when the liquid crystal driver 2605 of the present invention is provided in the Y-axis direction (left or right) of the liquid crystal panel 132, the address management is performed in the liquid crystal controller 2701 shown in FIG. 27 as in the first embodiment. It is.
[0137]
【The invention's effect】
According to the liquid crystal driver of the present invention, the liquid crystal applied voltage corresponding to the display data can be generated, output, and displayed on the liquid crystal panel by one display access in one horizontal period, so that the overall consumption of the display system including the liquid crystal display is low. There is an effect that electric power can be achieved.
[0138]
In addition, according to the liquid crystal driver of the present invention, only one display access is required in one horizontal period, so that another period can be assigned to the drawing access, and high speed drawing can be realized.
[0139]
Furthermore, according to the liquid crystal driver of the present invention, since the system can use the liquid crystal driver as a general-purpose memory because it has a general-purpose memory interface, there is an effect that the usability is improved.
[0140]
Furthermore, according to the liquid crystal driver of the present invention, since the gradation function is built in, there is an effect that an easy-to-view screen can be configured.
[0141]
In addition, according to the liquid crystal driver of the present invention, each bit on the same address is arranged in the horizontal direction of the liquid crystal panel both when a horizontally long liquid crystal display is formed and when a vertically long liquid crystal display is formed. The system can be used without changing the system address / data management corresponding to each liquid crystal display.
[0142]
In addition, according to the present invention, since a plurality of liquid crystal drivers can be used, a large-screen liquid crystal panel can also be driven.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a liquid crystal display of a first embodiment using a memory built-in liquid crystal driver of the present invention.
FIG. 2 is a configuration diagram of a conventional liquid crystal display.
3 is a configuration diagram of a personal computer using the liquid crystal display described in FIG. 2;
4 is a timing chart showing access to the display memory 307 in the system shown in FIG.
FIG. 5 is an operation timing chart of a conventional liquid crystal driver.
FIG. 6 is a configuration diagram of a liquid crystal display using a conventional liquid crystal driver with a built-in memory.
FIG. 7 is a timing chart for random access of the liquid crystal driver described in FIG. 1;
FIG. 8 is a timing chart of page access of the liquid crystal driver described in FIG. 1;
9 is a timing chart of the read modify write access of the liquid crystal driver shown in FIG. 1. FIG.
10 is a timing chart of a write cycle for burst access of the liquid crystal driver shown in FIG. 1. FIG.
11 is a timing chart of a burst access read cycle of the liquid crystal driver shown in FIG. 1; FIG.
12 is a timing chart of random driver output access of the liquid crystal driver illustrated in FIG. 1. FIG.
13 is a timing chart of sequential driver output access of the liquid crystal driver illustrated in FIG. 1. FIG.
14 is a timing chart in the case of using a chip select function when performing continuous access using a plurality of liquid crystal drivers in the liquid crystal display shown in FIG.
15 is a memory map of the liquid crystal driver with a built-in memory shown in FIG. 1. FIG.
FIG. 16 is a configuration diagram of a liquid crystal display system of a first embodiment using a liquid crystal driver of the present invention.
17 is a screen memory map viewed from the CPU of the liquid crystal display system illustrated in FIG. 15 and a driver memory map viewed from the driver.
FIG. 18 is a configuration diagram of a liquid crystal display according to a second embodiment in which the liquid crystal driver of the present invention is used to drive two screens.
FIG. 19 is a system configuration diagram using the liquid crystal display described in FIG. 18;
20 is a screen memory map viewed from the CPU of the liquid crystal display system illustrated in FIG. 19 and a driver memory map viewed from the liquid crystal driver.
FIG. 21 is a configuration diagram of a liquid crystal display of a third embodiment using the liquid crystal driver of the present invention using FRC as a gradation method.
FIG. 22 is a detailed block diagram of the liquid crystal driver shown in FIG.
FIG. 23 is a display pattern when FRC is used.
FIG. 24 is a configuration diagram of a liquid crystal display according to a fourth embodiment using the liquid crystal driver of the present invention using PWM as a gradation method.
FIG. 25 is a timing chart of a liquid crystal applied voltage and a scanning voltage for each gradation when PWM is used.
FIG. 26 is a configuration diagram of a liquid crystal display of a fifth embodiment using the liquid crystal driver of the present invention.
FIG. 27 is a configuration diagram of a liquid crystal display system of a fifth embodiment using the liquid crystal driver of the present invention.
FIG. 28 is a memory map of the liquid crystal driver 2605 of the present invention.
[Explanation of symbols]
101 ... Address bus,
102: Data bus,
103 ... control signal bus,
104: RAS signal,
105 ... LCD driver,
106 ... interface circuit,
107: Column address bus,
108: Data bus,
109 ... row address bus,
110: Column address latch / counter,
111 ... column address bus,
112 ... column address decoder,
113 ... Signal bus,
114 ... I / O port,
115 ... data bus,
116: Row address bus,
117... Row address latch / counter,
118: Row address decoder,
119 ... Signal bus,
120 ... memory cell,
121: Data bus,
122 ... Latch,
123 ... data bus,
124 ... Level shifter,
125 ... data bus,
126 ... Voltage selector,
127 ... output signal line,
128 ... timing control circuit,
129 ... RAS signal,
130... Scanning circuit,
131: Scanning signal lines,
132 ... Liquid crystal panel,
133 ... power supply circuit,
134, 135 ... drive voltage lines,
201 ... control signal bus,
202 ... data bus,
203 ... Liquid crystal driver,
204 ... Timing control circuit,
205 ... shift register,
206 ... Signal line,
207, 209 ... Latch,
208, 210 ... data bus,
211 ... Level shifter,
212 ... data bus,
213 ... Voltage selector,
214 ... output signal line,
301 ... CPU,
302 ... main memory,
303: Address bus,
304: Data bus,
305 ... Control signal bus,
306 ... display controller,
307: Display memory,
308 ... Timing control circuit,
309 ... Timing signal,
310 ... selection signal,
311 ... Controller,
312: Signal bus,
313: Display address bus,
314 ... selector,
315 ... Address bus,
316 ... buffer,
317, 318 ... Data bus,
601 ... Liquid crystal driver,
602: Data bus,
603 ... control signal,
604 ... Address register,
605 ... X coordinate value register,
606 ... Y coordinate value register,
607, 608 ... data bus,
609 ... X coordinate value decoder,
610 ... Y coordinate value decoder,
611 ... X coordinate value decode signal,
612 ... I / O port,
613 ... Data bus,
614 ... Y coordinate value decode signal,
615 ... Memory cell,
616, 618, 620 ... data bus,
617 ... Latch,
619 ... level shifter,
621 ... Voltage selector,
622 ... output voltage line,
623 ... timing control circuit,
1601 ... CPU,
1602 ... main memory,
1603 ... I / O,
1604: Address bus,
1605: Data bus,
1606: control signal bus,
1607 ... Liquid crystal controller,
1608: address conversion circuit,
1609 ... buffer,
1610 ... Timing control circuit,
1611 ... Control signal bus,
1801-1804 ... RAS signal,
1805 ... a scanning circuit,
1806: scanning signal line,
1807 ... Liquid crystal panel,
1901 ... Liquid crystal controller,
1902: Address conversion circuit,
1903: Buffer,
1904: timing control circuit,
2101: Data bus,
2102 ... Liquid crystal driver,
2103 Data bus,
2104 ... I / O,
2105: Lower bit data bus,
2106: Upper bit data bus,
2107, 2108 ... memory cells,
2109 ... Lower bit data bus,
2110 ... upper bit data bus,
2111 ... FRC pattern generation circuit,
2112 ... signal line,
2113 ... FRC circuit,
2114: Data bus,
2115 ... Latch,
2116, 2118 ... data bus,
2117 ... Level shifter,
2119 ... Output voltage line,
2201, 2202 ... FRC pattern of gradation 1 and gradation 2,
2203, 2204 ... signal lines,
2205 ... FRC pattern selection circuit,
2206 ... switch,
2207 ... signal line,
2208 ... EOR element,
2209 ... Control signal,
2210 ... switch,
2401 ... Liquid crystal driver,
2402 ... row address decoder,
2403, 2404 ... signal bus,
2405, 2406 ... memory cells,
2601: Address bus,
2602: Data bus,
2603: Control signal bus,
2604: RAS signal,
2605: LCD driver,
2606: Interface circuit,
2607: Row address bus,
2608 ... Data bus,
2609: Column address bus,
2610: Row address latch / counter,
2611 ... Row address bus,
2612 ... Row address decoder,
2613: Signal bus,
2614 ... I / O port,
2615: Data bus,
2616: Column address latch / counter,
2617 ... column address bus,
2618 ... column address decoder,
2619: Signal bus,
2620 ... Column address decoder,
2621: Signal bus,
2623 ... data bus,
2624 ... selector,
2625: Data bus,
2626 Latch,
2627: Data bus,
2628 Level shifter,
2629: Data bus,
2630 ... voltage selector,
2631: Output line,
2633 ... timing control circuit,
2634: RAS signal,
2701 ... Liquid crystal controller,
2702: Address conversion circuit,
2703: Buffer,
2704 ... Timing control circuit,
2705 ... Control signal,

Claims (5)

表示データに対応した電圧を液晶パネル（ 132 ）へ出力するドライバ回路（ 105-1 、 105-2 ）において、
前記表示データを格納する表示メモリ（ 120 ）と、
制御信号バス（ 103 ）と接続し、前記表示メモリへの前記表示データの書き込みを制御するためのライトイネーブル信号と、前記表示メモリからの前記表示データの読み出しを制御するためのアウトプットイネーブル信号とを含む制御信号を、前記制御信号バスから読み込み、前記表示メモリ中のロウを指定するためのロウアドレスの取り込みを制御するためのロウアドレス信号（ＲＡＳ）を読み込む手段（ 128 ）と、
アドレスバス（ 101 ）とデータバス（ 102 ）と接続し、前記ロウアドレス信号（ＲＡＳ）が立ち下がった場合に前記ロウアドレスを前記アドレスバスから読み込み、カラムアドレス信号（ＣＡＳ）が立ち下がった場合にカラムアドレスを前記アドレスバスから読み込み、前記表示データを前記データバスから読み込む手段（ 106 ）と、
前記表示メモリからの前記表示データに対応した前記電圧を前記液晶パネルへ出力する手段（ 126 ）と、
を有し、
前記ライトイネーブル信号が立ち上がった場合に、読み込まれた前記表示データを前記カラムアドレス及び前記ロウアドレスに従って前記表示メモリに書き込み、前記ライトイネーブル信号がハイレベルで前記アウトプットイネーブル信号がローレベルで、かつ、前記ロウアドレス信号が立ち下がった場合に、前記ロウアドレスによって指定された１ロウ分の表示データを前記表示メモリから読み出し、前記ライトイネーブル信号がローレベルで前記アウトプットイネーブル信号がハイレベルでかつ前記ロウアドレス信号が立ち下がった場合に、前記ロウアドレスに１を加算し、１を加算された前記ロウアドレスによって指定された１ロウ分の表示データを読み出す
ことを特徴とするドライバ回路。In the driver circuit ( 105-1 , 105-2 ) that outputs the voltage corresponding to the display data to the liquid crystal panel ( 132 ) ,
A display memory ( 120 ) for storing the display data ;
Control connected to the control signal bus (103), the write enable signal for controlling the writing of display data, the output enable for controlling the reading of the display data from said display memory Previous Symbol display memory Means ( 128 ) for reading a control signal including a signal from the control signal bus and reading a row address signal (RAS) for controlling the fetch of a row address for designating a row in the display memory ;
When the address bus ( 101 ) and the data bus ( 102 ) are connected, the row address is read from the address bus when the row address signal (RAS) falls, and the column address signal (CAS) falls read column address from the address bus, and means (106) for reading the display data from the data bus,
Means ( 126 ) for outputting the voltage corresponding to the display data from the display memory to the liquid crystal panel ;
Have
When the write enable signal rises, the read display data is written to the display memory according to the column address and the row address, the write enable signal is high level, the output enable signal is low level , and , if the previous SL row address signal falls, reads the display data of one row specified by the row address from the display memory, the output enable signal the write enable signal is at the low level at the high level In addition, when the row address signal falls, 1 is added to the row address, and display data for one row specified by the row address to which 1 is added is read. Driver circuit. 請求項１に記載のドライバ回路において、
前記ロウアドレス信号がチップセレクト機能を有し、
前記ロウアドレス信号がローレベルである場合に、当該ドライバ回路は非選択状態となり、前記ロウアドレス信号がハイレベルである場合に、当該ドライバ回路は選択状態となることを特徴とするドライバ回路。The driver circuit according to claim 1,
The row address signal has a chip select function;
The driver circuit is in a non-selected state when the row address signal is at a low level , and the driver circuit is in a selected state when the row address signal is at a high level . 請求項１に記載のドライバ回路において、
前記表示データは、１画素当たり複数ビットのデータであり、複数の階調パターンを有し、
前記表示データが、前記表示メモリから前記液晶パネルへ、フレーム及びライン毎に異なる階調パターンを選択し出力することを特徴とするドライバ回路。The driver circuit according to claim 1,
The display data is data of a plurality of bits per pixel, has a plurality of gradation patterns,
A driver circuit, wherein the display data selects and outputs a different gradation pattern for each frame and line from the display memory to the liquid crystal panel. 請求項１に記載のドライバ回路において、
前記表示データは、１画素当たり複数ビットのデータであり、複数の階調パターンを有し、前記階調データに対応した時間に、前記電圧を出力することを特徴とするドライバ回路。The driver circuit according to claim 1,
The driver circuit, wherein the display data is data of a plurality of bits per pixel, has a plurality of gradation patterns, and outputs the voltage at a time corresponding to the gradation data. 請求項１に記載のドライバ回路において、
前記表示データの読み出しは、１水平期間に１度、前記１ロウ分の表示データを前記表示メモリから読み出すことにより行われることを特徴とするドライバ回路。The driver circuit according to claim 1,
The reading of the display data, 1 once in a horizontal period, the first driver circuit, characterized in that it is performed by reading out the wax content of the display data from the display memory.
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