JP3706361B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、表示むらを防止して表示品質を向上させた高画質液晶表示装置に関する。
【0002】
【従来の技術】
画素電極と共通電極との間に基板面に対して平行な電界を液晶に印加して液晶表示パネルに画像を表示する横電界方式の液晶駆動装置が、例えば、特公平2−913号公報に開示されている。
【0003】
図16は、横電界方式の液晶表示装置の駆動回路の概略構成を示すブロック図である。
【0004】
図16において、101は横電界方式のTFT液晶表示パネル(TFT−LCD)、1はゲート駆動回路、2はドレイン駆動回路、10はタイミングコントローラ(表示制御装置)、3は共通電圧発生駆動回路、106は薄膜トランジスタ(TFT)、6はドレイン信号線、7はゲート信号線、5は共通電極信号線、702は緑色の画素、703は青色の画素、704は赤色の画素を示す。
【0005】
図16に示す横電界方式の液晶表示装置において、複数の画素がマトリクス状に設けられ、前記複数の画素のそれぞれは、複数の薄膜トランジスタ(TFT)106と、前記複数の薄膜トランジスタ(TFT)106のソース電極に接続される画素電極とを有する。
【0006】
また、マトリクス状に設けられた薄膜トランジスタ(TFT)106の中の列方向毎の複数の薄膜トランジスタ(TFT)106のドレイン電極は、同じドレイン信号線6に接続され、前記複数のドレイン信号線6は、TFT液晶表示パネル(TFT−LCD)100の上部で、ドレイン駆動回路2と接続される。
【0007】
また、マトリクス状に設けられた薄膜トランジスタ(TFT)106の中の行方向毎の複数の薄膜トランジスタ(TFT)106のゲート電極は、同じゲート信号線7に接続され、前記複数のゲート信号線7は、TFT液晶表示パネル(TFT−LCD)100の一方の側面部で、ゲート駆動回路1と接続される。
【0008】
さらに、共通電極に駆動電圧を印加する共通電極信号線5は、前記マトリクス状に配列された画素の中の行方向毎の複数の画素電極と対向して形成され、TFT液晶表示パネル(TFT−LCD)100の他方の側面部で共通電圧発生駆動回路3と接続される。
【0009】
図16に示す横電界方式の液晶表示装置においては、情報処理装置からタイミングコントローラ10に入力される制御信号に基づき、ゲート駆動回路1で、薄膜トランジスタ(TFT)106を「ON」、「OFF」し、ドレイン駆動回路2から、画素(702〜704)に階調電圧を印加する。
【0010】
また、図16に示す横電界方式の液晶表示装置においては、2枚の基板に一定のギャップをもたせて液晶を封入する場合、2枚の基板は、その縁部でスペーサによって一定のギャップを得る構成となっている。
【0011】
【発明が解決しようとする課題】
横電界方式の液晶表示装置においても、液晶層に印加する電圧を交流化する交流化駆動方式を採用しており、その中の1つに、1ライン毎に液晶層に印加する駆動電圧を反転する交流化駆動方式がある。
【0012】
また、抵抗Rおよび容量Cを有する信号線に、パルス電圧を印加すると、パルス電圧に歪みが生じる。
【0013】
図17は、前記図16に示す横電界方式の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図であり、図18は、図17に示す各点における駆動電圧の波形を示す図である。
【0014】
前記図16に示す横電界方式の液晶表示装置において、図17に示すように、共通電極に印加される駆動電圧の伝送経路には、共通電極信号線5の抵抗50、共通電圧発生駆動回路3と共通電極信号線5との間の共通電極配線の抵抗51および画素(702〜704)内の蓄積容量53が存在する。
【0015】
したがって、交流化された駆動電圧で液晶層を駆動する場合に、共通電極信号線5の抵抗50、共通電圧発生駆動回路3と共通電極信号線5との間の共通電極配線の抵抗51および画素(702〜704)内の蓄積容量53により、共通電圧発生駆動回路3内の共通電圧駆動回路52から共通電極に供給される駆動電圧(パルス電圧)の波形に歪みが生じる。
【0016】
図18に示す、D点の画素共通電圧波形54、E点の画素共通電圧波形55、F点の画素共通電圧波形56、G点の画素共通電圧波形57から分かるように、この共通電極に供給される駆動電圧の波形歪みは、D点、E点、F点、G点と遠端になる程大きくなる。
【0017】
その結果、各画素内の画素電極と共通電極との間の電界が異なり、共通電極信号線5に沿って輝度むら(表示むら)が生じ、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【0018】
特に、1ライン毎に液晶層に印加する駆動電圧を反転する交流化駆動方式を採用する場合に、大きな問題点となっていた。
【0019】
また、共通電極信号線5が1箇所でも断線した場合には、断線箇所から先の画素の共通電極には駆動電圧を供給できなくなるため液晶が駆動できず、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【0020】
さらに、従来の技術による構成では、ドレイン信号線6、ゲート信号線7の引き出し部と非引き出し部では信号線の膜厚分だけ異なるため、パネル全体でギャップむらが生じ、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【0021】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、視角特性が良好で表示品質を向上させることが可能となる技術を提供することにある。
【0022】
本発明の前記目的並びにその他の目的及び新規な特徴は、本明細書の記載及び添付図面によって明らかにする。
【0023】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【0024】
(1)一対の基板と、前記一対の基板のうちの一方の基板上の表示領域に形成される複数のアクティブ素子と、前記一方の基板上に行方向に形成され行方向のそれぞれのアクティブ素子に走査信号を印加する複数のゲート信号線と、前記一方の基板上に列方向に配列されたドレイン信号線を介して映像信号が印加される画素電極と、前記一方の基板上に行方向に配列されているゲート信号線と共通電極信号線とを有する液晶表示装置において、前記各共通電極信号線は、その両端部が共通電極配線によって接続されると共に列方向に延在し、前記共通電極信号線のゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないことを特徴とする。
【0025】
前記(1)の手段によれば、ゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないので、ゲート信号線と交差する側と、ゲート信号線と交差しない側での段差の差を小さくすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【0026】
また、例え、共通電極信号線が途中で1本断線しても、共通電極信号線の両端から共通電圧を供給でき、各画素の液晶を駆動できるため、従来例のように、断線箇所から先の画素の液晶を駆動できなくなることにより、表示品質が損なわれるのを防止することができる。
【0027】
また、共通電極配線が配設されている領域の断面構造を、共通電極配線とゲート信号線あるいはドレイン信号線の交差部と同じ断面構造にすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することができ、それにより、2枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【0029】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0030】
[実施例1]
図1は、本発明の一実施例(実施例1)である液晶表示装置の概略構成を示すブロック図である。
【0031】
本実施例の液晶表示装置は、画素12がマトリクス状に構成されたマトリクス基板8、対向基板9、タイミングコントローラ10、ドレイン駆動回路2、ゲート駆動回路1、共通電圧発生駆動回路3、マトリクス基板8と対向基板9の間に封入された液晶(図示せず)から構成される。
【0032】
さらに,マトリクス基板8には画素12を駆動するのに必要な駆動電圧を供給するドレイン信号線6とゲート信号線7が画素12を囲むように互いに直交して配置され、ドレイン信号線6はドレイン駆動回路2と接続され、ゲート信号線7はゲート駆動回路1と各々接続されている。
【0033】
さらに、画素12内の共通電極と接続される共通電極信号線5が、ゲート信号線7と平行して配置され、さらに、共通電極信号線5の両終端部で共通電極配線4を介して共通電圧発生駆動回路3に接続されている。
【0034】
また、ゲート駆動回路1、および、ドレイン駆動回路2は、タイミングコントローラ10と接続されている。
【0035】
タイミングコントローラ10は、外部の映像信号源11より映像信号及びタイミング信号を取り込み、ドレイン駆動回路2によって映像信号に対応した駆動電圧を発生させ、タイミング信号に応じてドレイン信号線6に供給する。
【0036】
ゲート駆動回路1は、タイミングコントローラ10から供給される映像信号及びタイミング信号を取り込み、映像信号に対応した駆動電圧を発生させ、タイミング信号に応じてゲート信号線7に供給する。
【0037】
この結果、映像信号に応じたドレイン電圧を、マトリクス基板8内の画素12内に順次印加することが可能となる。
【0038】
本実施例においては、共通電極信号線5が、その両終端部で共通電極配線4と接続される。
【0039】
このとき、共通電極配線4は、マトリクス基板8の非表示領域に形成されるので、共通電極配線4の配線幅を広くすることができるので、共通電極配線4の抵抗値を、共通電極信号線5の抵抗値よりも小さくすることができる。
【0040】
図2は、本実施例の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図であり、図3は、図2に示す各点における駆動電圧の波形を示す図である。
【0041】
共通電極信号線5の抵抗58よりも、共通電極配線4の抵抗59が小さいために、図2に示すD点、E点、F点、G点における、共通電圧駆動回路60より供給される共通電極の駆動電圧の電圧波形は、図3に示すD点画素共通電圧62、E点画素共通電圧63、F点画素共通電圧64、G点画素共通電圧65となる。
【0042】
本実施例によれば、図3から分かるように、共通電圧発生駆動回路3内の共通電圧駆動回路60から共通電極に供給される駆動電圧の波形歪みが軽減される。
【0043】
したがって、各画素12内の画素電極と共通電極との間の電界強度がパネル内で均一に近くなり、共通電極信号線5に沿って発生する輝度むらを軽減することが可能となる。
【0044】
また、共通電極信号線5が途中で断線しても、共通電極信号線5の両端から共通電極に駆動電圧を供給でき、従来例のように、断線箇所から先の画素12の共通電極に駆動電圧を供給できず液晶が駆動できなくなることにより、表示品質が損なわれるのを防止することが可能となる。
【0045】
図4は、図1に示す画素12の等価回路を示す図である。
【0046】
次に、図4を用いて、画素12の構成について説明する。
【0047】
画素12は、薄膜トランジスタ(TFT)24、画素電極25、共通電極27、蓄積容量21、さらに、画素電極25と共通電極27間の液晶20で構成されている。
【0048】
薄膜トランジスタ24のゲート電極26、ドレイン電極13、および、ソース電極14は、各々、ゲート信号線17、ドレイン信号線15、および、画素電極25に接続されている。
【0049】
また、共通電極27は共通電極信号線16と接続され、さらに、共通電極27と画素電極25間に蓄積容量21が形成され、加えて、前記したマトリクス基板8と対向基板9との間に封入される液晶20が、共通電極27と画素電極25間に配置される。
【0050】
また、ゲート信号線17とドレイン信号線15、および、共通電極信号線16とドレイン信号線15の交差部には、それぞれゲート・ドレイン交差容量18、および、コモン・ドレイン交差容量19が形成される。
【0051】
また、薄膜トランジスタ24には、寄生容量(Cgs)23、寄生容量(Cgd)22が形成される。
【0052】
図5(a)は、マトリクス基板8に形成された画素12の平面図であり、図5(b)は、図5(a)のL−L’線で切断した断面を示す断面図である。
【0053】
図5(a)、図5(b)に示すように、マトリクス基板8にゲート電極30と共通電極32を、例えば、アルミニウム38を用いて形成する。
【0054】
また、ゲート信号線31および、共通電極信号線36も同時に形成し、ゲート電極30とゲート信号線31、および、共通電極32と共通電極信号線36とは各々電気的に接続する。
【0055】
次に、陽極酸化を用いて、酸化アルミニウム39を形成した後、ゲート酸化膜40を、例えば、窒化シリコン等で形成する。
【0056】
そして、ゲート酸化膜40のゲート電極30に対向する部分には、例えば、水素化アモルファスシリコンからなる半導体層44を形成し、さらに、半導体層44上には互いに電気的に分離されたN型水素化アモルファスシリコンからなるオーミック層45a,45bを設ける。
【0057】
次に、ソース電極29、ドレイン電極28、画素電極37、および、ドレイン信号線33を同時に、例えば、クロム41、アルミニウム42の2層で形成し、ソース電極29と画素電極35、および、ドレイン電極28とドレイン信号線33は各々電気的に接続する。
【0058】
このとき、例えば、共通電極32は3本、画素電極37は2本の櫛歯を有し、互いの櫛歯を交互に等間隔で、ほぼドレイン信号線33とほぼ平行に画素12内に配置する。
【0059】
また、共通電極32と画素電極37の交差部には、ゲート絶縁膜40を介して蓄積容量35を形成する。
【0060】
さらに、窒化シリコン等の保護膜43、ポリイミド系の配向膜46を形成する。
【0061】
本実施例では、アクティブ素子としてアモルファスシリコン薄膜トランジスタ24を使用しているが、他にポリシリコン薄膜トランジスタ、シリコンウエハを上のMOS型トランジスタ、または、MIM(Metal−Intrinsic−metal)ダイオード等の2端子素子を用いてることも可能である。
【0062】
また、各電極、信号線の材料には、特に材料の制約は無いが駆動回路との接続端子部での腐食を考慮すると対腐食性の強い金属が望ましい。
【0063】
また、本実施例において1つの薄膜トランジスタを用いたが冗長用として2つの以上の薄膜トランジスタを形成しても構わない。
【0064】
また、本実施例では共通電極32と画素電極37の櫛歯の本数は各々3本と2本としたが、その本数は開口率等を考慮にいれると少ないほうが望ましい。
【0065】
図6(a)は、図1に示すマトリクス基板8のA点における共通電極信号線と共通電極配線との接続部の平面図である。
【0066】
また、図6(b)は、図6(a)のI−I’線で切断した断面を示す断面図であり、図6(c)は、図6(a)のH−H’線で切断した断面を示す断面図である。
【0067】
図1に示すA点において、マトリクス基板8上にアルミニウム38を用いてゲート信号線31と共通電極信号線36を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム39を形成する。
【0068】
その際、共通電極信号線36の終端部は、あらかじめレジストを用いて酸化アルミニウム39が形成されないようにしている。
【0069】
次に、ゲート酸化膜40を形成するが、この時、共通電極信号線36の終端部上には、コンタクトホール48を形成する。
【0070】
次に、クロム41、アルミニウム43の2層を用いて、ドレイン信号線33および、共通電極配線47を同時に形成する。
【0071】
共通電極配線47は共通電極信号線36の終端部上にも形成し、共通電極信号線36の終端部のコンタクトホール48により、共通電極配線47と共通電極信号線36を電気的に接続する。
【0072】
最後に、保護膜43を形成し、表面処理を行う。
【0073】
図7(a)は、図1に示すマトリクス基板8のB点における共通電極信号線と共通電極配線との接続部の平面図であり、また、図7(b)は、図7(a)のJ−J’線で切断した断面を示す断面図である。
【0074】
マトリクス基板8上にアルミニウム38を用いて、ゲート信号線35、共通電極信号線36、および、共通電極配線47を、同時に形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム39形成し、さらに、酸化アルミニウム39の上にゲート酸化膜40を形成する。
【0075】
その際、共通電極信号線36の終端部、および、共通電極配線47上は、あらかじめ陽極酸化を行う際にレジストを用いて酸化アルミニウム39、および、ゲート酸化膜40は形成されないようにしておく。
【0076】
次に、クロム41、アルミニウム42の2層を用いて、ドレイン信号線33を形成し、同時に共通信号線47上にもクロム41、アルミニウム42を形成する。
【0077】
その結果、共通電極配線47は、アルミニウム38、クロム41、アルミニウム42によって構成され低抵抗化なされている。
【0078】
最後に保護膜43を形成し、表面処理を行う。
【0079】
図8(a)は、図1に示すマトリクス基板8のC点におけるドレイン信号線と共通電極配線との交差部の平面図であり、また、図8(b)は、図8(a)のK−K’線で切断した断面を示す断面図である。
【0080】
マトリクス基板8上にアルミニウム38を用いて、ゲート信号線と共通電極信号線47を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム39を形成する。
【0081】
その後、ゲート酸化膜40を形成した後に、ドレイン信号線33をクロム41、アルミニウム42の2層を用いて形成する。
【0082】
最後に保護膜43を形成し、表面処理を行う。
【0083】
なお、図6においては、共通電極信号線36と共通電極配線47との接続部(コンタクトホール48)を、共通電極配線47とドレイン信号線33との間の領域に形成するようにしたが、必ずしもこれに限定されず、例えば、図9に示すように、共通電極配線47に対してドレイン信号線33と反対側の領域に、コンタクトホール48を形成することも可能である。
【0084】
図9(a)は、図1に示すマトリクス基板8のA点における共通電極信号線と共通電極配線との接続部の他の例の平面図である。
【0085】
また、図9(b)は、図9(a)のQ−Q’線で切断した断面を示す断面図であり、図9(c)は、図9(a)のR−R’線で切断した断面を示す断面図である。
【0086】
図1に示すA点において、マトリクス基板8上にアルミニウム38を用いてゲート信号線31と共通電極信号線36を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム39を形成する。
【0087】
その際、共通電極信号線36の終端部は、あらかじめレジストを用いて酸化アルミニウム39が形成されないようにしている。
【0088】
次に、ゲート酸化膜40を形成するが、この時、共通電極信号線36の終端部上には、コンタクトホール48を形成する。
【0089】
次に、クロム41、アルミニウム43の2層を用いて、ドレイン信号線33および、共通電極配線47を同時に形成する。
【0090】
共通電極配線47は共通電極信号線36の終端部上にも形成し、共通電極信号線36の終端部のコンタクトホール48により、共通電極配線47と共通電極信号線36を電気的に接続する。
【0091】
最後に、保護膜43を形成し、表面処理を行う。
【0092】
図9に示す例では、共通電極信号線36と共通電極配線47との交差部には酸化アルミニウム39が形成される。
【0093】
また、一般に、ゲート信号線31の上にも酸化アルミニウム39を形成しており、そのため、ゲート信号線31とゲート駆動回路1とを接続する接続部にもコンタクトホールを形成する必要がある。
【0094】
そして、コンタクトホールを形成する部分には、あらかじめレジストを用いて酸化アルミニウム39が形成されないようにしている。
【0095】
この場合に、図6に示す例では、共通電極信号線36と共通電極配線47とを接続するコンタクトホール48を形成するためのレジストを精度良く形成する必要がある。
【0096】
しかしながら、図9に示す例では、共通電極配線47に対してドレイン信号線33と反対側の領域の、マトリクス基板8上の周辺部にレジストを形成することにより、共通電極信号線36と共通電極配線47とを接続するコンタクトホール48、および、ゲート信号線31とゲート駆動回路1とを接続するコンタクトホールを一緒に形成することが可能となり、さらに、レジストを直接描画する場合にその精度を緩和することが可能となる。
【0097】
以上説明したように、ゲート信号線31、ドレイン信号線33と同一の材料、および、同一の製造工程により、共通電極配線47をパネルの縁部に形成し、さらに、共通電極信号線36の両終端に接続することが可能となる。
【0098】
図10、図11は、本実施例における、共通電極配線の他の配置例を示す図である。
【0099】
共通電極配線47は、図1に示すようにパネル縁部すべてに引き回す必要はなく、図10に示すように、共通電極配線49は、ドレイン信号線33がドレイン駆動回路2に接続される領域を避けて引き回すことも可能である。
【0100】
これにより、共通電極配線47とドレイン信号線33との交差部に発生する交差寄生容量を低減することが可能となる。
【0101】
また、図11に示すように、共通電極配線47を複数の共通電極配線34a、34bに分割して、パネルから引き出し、周辺の駆動回路内で結線することも可能である。
【0102】
これにより、パネル内の共通電極配線長を低減させることができる。
【0103】
[実施例2]
本実施例2の液晶表示装置の概略構成は、前記実施例1の液晶表示装置と同じである。
【0104】
以下、本実施例2の液晶表示装置における、前記実施例1との相違点について説明する。
【0105】
図12(a)は、本実施例2の液晶表示装置における、図1に示すマトリクス基板8のA点に相当する点の共通電極信号線と共通電極配線との接続部の平面図である。
【0106】
また、図12(b)は、図12(a)のM−M’線で切断した断面を示す断面図であり、図12(c)は、図12(a)のN−N’線で切断した断面を示す断面図である。
【0107】
図12(a)に示すように、図1に示すA点に相当する点において、マトリクス基板8上にアルミニウム38を用いてゲート信号線31と共通電極信号線36を形成するとともに、同時に、膜厚調整膜66を形成する。
【0108】
膜厚調整膜66は、少なくともゲート信号線31の間に島状に形成上にされ、ゲート信号線31と電気的に接続されない構造とする。
【0109】
次に、ドレイン信号線33と同じ信号線材料を用いて共通電極配線67を少なくとも膜厚調整膜66上を通過するように形成する。
【0110】
図13(a)は、本実施例2の液晶表示装置における、図1に示すマトリクス基板8のB点に相当する点の共通電極信号線と共通電極配線との接続部の平面図である。
【0111】
また、図13(b)は、図13(a)のO−O’線で切断した断面を示す断面図である。
【0112】
図13(a)に示すように、図1に示すB点に相当する点において、マトリクス基板8上にアルミニウム38を用いて、ゲート信号線35、共通電極信号線36、および、共通電極配線67を、同時に形成した後、ゲート酸化膜40を介して、ドレイン信号線33、および、膜厚調整膜66を形成する。
【0113】
その際、膜厚調整膜66は、共通電極配線67上に形成する。
【0114】
図14(a)は、本実施例2の液晶表示装置における、図1に示すマトリクス基板8のC点に相当する点のドレイン信号線と共通電極配線との交差部の平面図である。
【0115】
また、図14(b)は、図14(a)のP−P’線で切断した断面を示す断面図である。
【0116】
図14(a)に示すように、図1に示すC点に相当する点において、マトリクス基板8上にアルミニウム38を用いて、ゲート信号線と共通電極信号線67を形成した後、ゲート酸化膜40を介してドレイン信号線33、および、膜厚調整膜66を形成する。
【0117】
膜厚調整膜66は、少なくともドレイン信号線33の間に島状に形成上にされ、ドレイン信号線33と電気的に接続されることはなく、また、共通電極配線67上に形成する。
【0118】
これにより、共通電極配線67が形成されている部分の膜厚は、膜厚調整膜66を挿入したことで断面構造が等しくなるため同じ膜厚となる。
【0119】
それにより、基板縁部に形成される共通電極配線67の膜厚を一定にすることができ、基板縁部の膜厚むらが低減され、2枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【0120】
図15は、本実施例2における、共通電極配線の他の配置例を示す図である。
【0121】
共通電極配線67をパネル縁部に引き回す際に、共通電極配線67が配設されない領域には、図15に示すように、共通電極配線と同じ材質、膜厚でダミー信号線68を形成し、パネル縁部の膜厚むらを低減させることも可能である。
【0122】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0123】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【0124】
(1)本発明によれば、共通電極信号線の両終端部を共通電極配線と接続するとともに、共通電極配線の抵抗値を共通電極信号線の抵抗値より小さくしたので、共通電圧駆動回路より供給される共通電極の駆動電圧の波形歪みを軽減することが可能となり、各画素内の画素電極と共通電極との間の電界強度がパネル内で均一に近くなり、共通電極信号線に沿って発生する輝度むらを軽減することが可能となる。
【0125】
(2)本発明によれば、共通電極信号線の両端部を共通電極配線と接続するようにしたので、例え、共通電極信号線が途中で1本断線しても、共通電極信号線の両端から共通電圧を供給でき、各画素の液晶を駆動できるため、従来例のように、断線箇所から先の画素の液晶を駆動できなくなることにより、表示品質が損なわれるのを防止することができる。
【0126】
(3)本発明によれば、共通電極配線が配設されている領域の断面構造を、共通電極配線とゲート信号線あるいはドレイン信号線との交差部と同じ断面構造にするようにしたので、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することができ、それにより、2枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
(4)本発明によれば、ゲート信号線引き出し側に接続された共通電極配線の配線層数を他端に接続された共通電極配線の配線層数より少なくしたので、ゲート信号線と交差する側と、ゲート信号線と交差しない側での段差の差を小さくすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例(実施例1)である液晶表示装置の概略構成を示すブロック図である。
【図2】本実施例の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図である。
【図3】図2に示す各点における駆動電圧の波形を示す図である。
【図4】図1に示す画素の等価回路を示す図である。
【図5】マトリクス基板に形成された画素の平面および断面を示す図である。
【図6】図1に示すマトリクス基板のA点における共通電極信号線と共通電極配線との接続部の一例の平面および断面を示す図である。
【図7】図1に示すマトリクス基板のB点における共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図8】図1に示すマトリクス基板のC点におけるドレイン信号線と共通電極配線との交差部の平面および断面を示す図である。
【図9】図1に示すマトリクス基板のA点における共通電極信号線と共通電極配線との接続部の他の例の平面および断面を示す図である。
【図10】実施例1における、共通電極配線の他の配置例を示す図である。
【図11】実施例1における、共通電極配線の他の配置例を示す図である。
【図12】実施例2の液晶表示装置における、図1に示すマトリクス基板のA点に相当する点の共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図13】実施例2の液晶表示装置における、図1に示すマトリクス基板のB点に相当する点の共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図14】実施例2の液晶表示装置における、図1に示すマトリクス基板のC点に相当する点のドレイン信号線と共通電極配線との交差部の平面および断面を示す図である。
【図15】実施例2における、共通電極配線の他の配置例を示す図である。
【図16】横電界方式の液晶表示装置の駆動回路の概略構成を示すブロック図である。
【図17】図16に示す横電界方式の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図である。
【図18】図17に示す各点における駆動電圧の波形を示す図である。
【符号の説明】
1…ゲート駆動回路、2…ドレイン駆動回路、3…共通電圧発生駆動回路、4,47,49,67…共通電極配線、5,16,36…共通電極信号線、6,15,33…ドレイン信号線、7,17,31…ゲート信号線、8…マトリクス基板、9…対向基板、10…タイミングコントローラ、11…映像信号源、12…画素、13,28…ドレイン電極、14,29…ソース電極、18…ゲート・ドレイン交差容量、19…コモン・ドレイン交差容量、20…液晶、21…蓄積容量、22…寄生容量(Cgd)、23…寄生容量(Cgs)、24…薄膜トランジスタ、25,37…画素電極、26,30…ゲート電極、27,32…共通電極、34a,34b…共通電極配線、35,61…蓄積容量、38…アルミニウム、39…酸化アルミニウム、40…ゲート酸化膜、41…クロム、42…アルミニウム、43…保護膜、44…半導体層、45a,45b…オーミック層、46…配向膜、48…コンタクトホール、66…膜厚調整層、68…ダミー信号線。
Claims (1)
- 一対の基板と、前記一対の基板のうちの一方の基板上の表示領域に形成される複数のアクティブ素子と、
前記一方の基板上に行方向に形成され行方向のそれぞれのアクティブ素子に走査信号を印加する複数のゲート信号線と、
前記一方の基板上に列方向に配列されたドレイン信号線を介して映像信号が印加される画素電極と、
前記一方の基板上に行方向に配列されているゲート信号線と共通電極信号線とを有する液晶表示装置において、
前記各共通電極信号線は、その両端部が共通電極配線によって接続されると共に列方向に延在し、前記共通電極信号線のゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないことを特徴とする液晶表示装置。
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