JP3701877B2 - キャパシタを有する集積回路 - Google Patents
キャパシタを有する集積回路 Download PDFInfo
- Publication number
- JP3701877B2 JP3701877B2 JP2001070049A JP2001070049A JP3701877B2 JP 3701877 B2 JP3701877 B2 JP 3701877B2 JP 2001070049 A JP2001070049 A JP 2001070049A JP 2001070049 A JP2001070049 A JP 2001070049A JP 3701877 B2 JP3701877 B2 JP 3701877B2
- Authority
- JP
- Japan
- Prior art keywords
- plate
- capacitor
- trim
- link
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体集積回路に関して、特に、半導体集積回路内に精密回路素子を形成する方法に関する。
【０００２】
【従来の技術】
電気回路、特に半導体集積回路内に形成される電気回路の形成において、処理の変化が、しばしば、抵抗及びキャパシタなどの精密コンポーネントの形成を阻止する。従って、精密値を獲得するために、素子をトリミングする方法が必要とされる。
【０００３】
精密キャパシタは、様々な集積回路アプリケーションにおいて必要とされる。デカップリング・キャパシタは、アナログＶDD−グラウンド間またはアナログＶDD−別電源間で使用される。別のアプリケーションとして、フェーズ・ロックド・ループ（ＰＬＬ）があげられる。精密キャパシタは、有線及び無線電話用のバイポーラＣＭＯＳ ＲＦ（無線周波）アプリケーションにおいて広く使用され、最近では、ギガヘルツ領域で動作する受信機の入力と直列に接続されて使用される。
【０００４】
キャパシタのトリミングは、キャパシタのマッチングが必要なＡ／Ｄ及びＤ／Ａ変換器におけるアプリケーションに使用される。実験的には、ＭＯＳ技術を用いてキャパシタを形成する際、最高で１０ビットまでの許容可能な比のマッチング精度が、良い歩留まりで得られる。しかしながら、１０ビットを越える精度を達成するためには、キャパシタのサイズや値を必要に応じて変更するために、レーザ・トリミングなどの外部手段が必要とされ、それにより歩留まりが向上する。しかしながら、レーザ・トリミングは非常に高価であり、時間のかかる処理である。レーザ・トリミングに関する別の問題は、素子がパッケージ化される前に、ウエハ・レベルで行われなければならないことである。キャパシタ精度は、パッケージング材料との近接度により誘発される浮遊容量により影響される。
【０００５】
集積回路キャパシタは、金属−絶縁体−金属型キャパシタ（ＭＩＭキャパシタ）として形成される。"バック・エンド・オブ・ライン"（ＢＥＯＬ：back end of line）は、ダイ・コンタクトが取り付けられた後に生じる集積回路の形成を指し示す。ＢＥＯＬ ＭＩＭキャパシタは、シリコン・ウエハ領域を節約する目的で、非常に大きな面積のシリコン・キャパシタを置換する。しかしながら、ＭＩＭキャパシタは、要望通りに外部パッケージに近接しない。精密キャパシタが外部パッケージに近接するほど、ＭＩＭキャパシタの有効性は向上する。ＭＩＭキャパシタが精密キャパシタでない別の理由は、付着される絶縁体（誘電体）の厚さが非常に変化しやすいことによる。
【０００６】
ＭＩＭキャパシタは、ＲＦ受信機回路で使用される。ＭＩＭキャパシタは、電気的過剰ストレス（ＥＯＳ：electrical overstress）及び静電放電（ＥＳＤ：electrostatic discharge）事象に対して敏感である。ＭＩＭキャパシタは、１００Ｖ乃至３００Ｖの人体モデル（ＨＢＭ：human body model）ＥＳＤ事象において故障する。ＭＩＭキャパシタの故障個所を分離する、或いは故障メカニズムを除去する必要性は、回路の信頼性及び歩留まり上、重要である。
【０００７】
形成されるコンポーネントの変化を補正するために、ヒューズが使用されてきた。例えば、ヒューズは追加の素子を選択的に接続することにより、所望の出力を生成するために使用される。これは半導体またはマイクロ回路の形成のウエハ・レベルにおいて実施される。一旦ウエハが切断され、パッケージ化されると、コンポーネント値が影響を受ける。これは特に、パッケージング材料や、浮遊容量の他の要因に敏感なキャパシタに当てはまる。従って、精密コンポーネントのために、パッケージング後に、ヒューズの値（すなわち開放または短絡）を設定することが望ましい。
【０００８】
従って、現在、前述の任意のまたは全ての問題を克服する改善が待望される。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、所望のキャパシタンスを有する精密ＭＩＭキャパシタを提供することである。
【００１０】
【課題を解決するための手段】
本発明は、精密キャパシタの形成のための装置及び方法について述べる。特に、キャパシタは集積回路アセンブリの一部として形成される。キャパシタの処理は、所望値に近い公称キャパシタを提供するものである。追加のトリム・キャパシタが、リンクを通じて公称キャパシタに結合される。リンクは可融性（fusible）リンクまたはアンチヒューズである。可融性リンクを溶断するか、アンチヒューズを融着することにより、トリム・キャパシタンスが追加または減じられ、公称キャパシタを個別化（personalize）する。リンクは形成プロセスまたはパッケージング・レベルの任意の時点に、溶断または融着のために適宜使用可能である。
【００１１】
更に、精密キャパシタを形成し、また精密キャパシタのセグメントを分離する能力が達成され、これがＥＯＳ及びＥＳＤ事象による歩留まりまたは故障に影響を与える。こうしたキャパシタ構成は、信頼性目的のために、故障キャパシタ位置を決定する機会を提供する他に、キャパシタが損傷したときに冗長キャパシタを導入する機会を提供する。このことは回復不能なマイクロ回路を救済する機構を提供する。
【００１２】
本発明の特徴及び利点は、本発明の原理を利用する実施例に関する後述の詳細な説明及び添付図面を参照することにより理解されよう。
【００１３】
【発明の実施の形態】
本発明の図式表現が図１に示され、集積回路ダイ内でのキャパシタ形成が１００として一般的に示される。キャパシタは、誘電体（図示せず）により分離される共通プレート１０２及び頂部プレート１０４の付着により形成される。頂部プレート１０４は、コア・プレート１０６及び複数の小さなトリム・プレートから構成される。説明の都合上、３つのこうしたトリム・プレート１０８、１１０及び１１２が示される。トリム・プレートの数及びサイズは、回路設計基準に基づき決定される。トリム・プレート１０８、１１０及び１１２は、リンク１１４及び１１６により結合される。トリム・プレート１０８は、可融性リンク１１８によりコア・プレート１０６に結合される。こうして形成されるキャパシタのキャパシタンスは、集積回路ダイがパッケージ化された後に測定される。リンクが可融性リンクの場合、このキャパシタのキャパシタンスは、可融性リンクを選択的に溶断して、キャパシタンスを低減し、それによりパッケージ化ダイ内に精密キャパシタを生成することにより個別化される。
【００１４】
或いは、アンチヒューズが、図１のリンク１１８、１１６及び１１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート１０８、１１０及び１１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは各トリム・プレートの追加により増加される。
【００１５】
アンチヒューズは、最初に形成されるときには開回路の構造である。アンチヒューズが"融着"（fused）されると、開回路は閉じられ、アンチヒューズを横断する導通が可能になる。従って、アンチヒューズはヒューズの逆の機能を達成するために使用される。通常、アンチヒューズは、アンチヒューズ構造に"融着電圧"（fusing voltage）と呼ばれる十分な電圧を印加することにより融着される。この電圧は電流を導通させ、構造を一緒に融着して、永久電気接続を形成する。"ヒューズ"はヒューズ構造に電圧を印加することにより、"溶断"（blown）される。この電圧は電流を導通させ、構造をオープンにし、永久開回路を形成する。アンチヒューズの融着またはヒューズの溶断による個別化は、任意の既知の手段により達成され、それらには集積回路アクセス・ウィンドウを通じるレーザ・ビームや、より一般的には、パッケージ・ピンを介したリンクへのアクセスなどが含まれる。
【００１６】
図１の精密キャパシタの図式表現が、図２に２００として一般的に示される。共通プレート２０２が、第１の端子２３０に結合される。キャパシタ２０４の共通プレート２０２はまた、トリム・プレート２０８、２１０及び２１２と共に、キャパシタを形成する。トリム・プレート２１２はリンク２１４により、トリム・プレート２１０に結合される。同様に、トリム・プレート２１０はリンク２１６により、トリム・プレート２０８に結合され、トリム・プレート２０８はリンク２１８により、コア・プレート２０６に結合される。コア・プレート２０６は更に第２の端子２３２に結合される。トリム・プレート２０８、２１０及び２１２は、図１で述べたトリム・プレート１０８、１１０及び１１２を表す。キャパシタ２０６は、図１で述べたコア・プレート１０６を表す。リンク２１４、２１６及び２１８の選択的溶断は、第１の端子２３０と第２の端子２３２との間のキャパシタンスの値を低減する。
【００１７】
或いは、アンチヒューズが、図２のリンク２１８、２１６及び２１４の代わりに使用される。この構成では、アンチヒューズは選択的に融着され、それぞれトリム・プレート２１８、２１０及び２１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００１８】
本発明の代替実施例が、図３に３００として一般的に示される。ここでは個別化キャパシタが直列接続される。第１のキャパシタ３２０の第１のプレート３０２は、第１の端子３３０に結合される。第１のキャパシタ３２０の第２のプレート３０６はまた、第２のキャパシタ３２２の第１のプレートを形成する。リンク３１８が、第２のキャパシタ３２２の第１のプレート３０６から第２のプレート３０８に、第２のキャパシタ３２２と並列に接続される。第２のキャパシタ３２２の第２のプレート３０８はまた、第３のキャパシタ３２４の第１のプレートを形成する。リンク３１６が、第３のキャパシタ３２４の第１のプレート３０８から第２のプレート３１０に、第３のキャパシタ３２４と並列に接続される。第３のキャパシタ３２４の第２のプレート３１０はまた、第４のキャパシタ３２６の第１のプレートを形成する。リンク３１４が、第４のキャパシタ３２６の第１のプレート３１０から第２のプレート３１２に、第４のキャパシタ３２６と並列に接続される。第４のキャパシタ３２６の第２のプレート３１２は、第２の端子３３２に接続される。リンクが可融性リンクの場合、リンク３１４、３１６及び３１８の選択的溶断は、第１の端子３３０と第２の端子３３２との間のキャパシタンスの値をそれぞれ減少させる。
【００１９】
或いは、アンチヒューズが、図３のリンク３１８、３１６及び３１４の代わりに使用される。この構成では、アンチヒューズは選択的に融着され、それぞれキャパシタ３２２、３２４及び３２６を短絡する電気経路を形成し、キャパシタンスを個別化する。端子３３０と端子３３２との間のキャパシタンスは、各々の直列接続キャパシタが短絡されると増加される。
【００２０】
トリム・プレートに加えて、冗長キャパシタが形成される代替実施例が、図４に４００として一般的に示される。キャパシタは、誘電体（図示せず）により分離される共通プレート４０２及び頂部プレート４０４の付着により形成される。必要に応じて、底部プレート４０２が端子４３０を介してアクセス可能に形成される。頂部プレート４０４は、必要に応じて、端子４３２を介してアクセス可能に形成され、コア・プレート４０６Ａ、複数の冗長コア・プレート４０６Ｂ、及び複数の小さなトリム・プレートから構成される。説明の都合上、１つのこうした冗長コア・プレート４０６Ｂ、及び３つのこうしたトリム・プレート４０８、４１０及び４１２が示される。冗長コア・プレートの数、及びトリム・プレートの数及びサイズは、回路設計基準に基づき決定される。トリム・プレート４０８、４１０及び４１２は、リンク４１４及び４１６により結合される。トリム・プレート４０８はリンク４１８により、冗長コア・プレート４０６Ｂにリンク４２２を介して結合され、またコア・プレート４０６Ａにリンク４２０を介して結合される。こうして形成されるキャパシタのキャパシタンスは、集積回路ダイがパッケージ化された後に測定される。リンクがヒューズの場合、このキャパシタのキャパシタンスは、リンクを選択的に溶断して、キャパシタンスを低減し、パッケージ化ダイ内に精密キャパシタを生成することにより個別化される。
【００２１】
この実施例の利点は、リンク４２０及び４２２がアンチヒューズの場合に実現される。この構成では、アンチヒューズ４２２の融着により、コア・プレート４０６Ａの故障が分離され、修復される。
【００２２】
或いは、アンチヒューズが、図４のリンク４１８、４１６及び４１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート４０８、４１０及び４１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００２３】
図４の精密キャパシタの図式表現が、図５に５００として一般的に示される。共通プレート５０２が、第１の端子５３０に結合される。キャパシタ５０４の共通プレート５０２はまた、トリム・プレート５０８、５１０及び５１２と共に、キャパシタを形成する。トリム・プレート５１２はリンク５１４により、トリム・プレート５１０に結合される。同様に、トリム・プレート５１０はリンク５１６により、トリム・プレート５０８に結合され、トリム・プレート５０８はリンク５１８により、リンク５２２を介して冗長コア・プレート５０６Ｂに結合され、またリンク５２０を介して、コア・プレート５０６Ａに結合される。トリム・プレート５０８、５１０及び５１２は、図４で述べたトリム・プレート４０８、４１０及び４１２を表す。キャパシタ５０６Ａ及び５０６Ｂは、図４で述べたコア・プレート及び冗長プレートをそれぞれ表し、必要に応じて、第２の端子５３２に接続される。リンクがヒューズの場合、リンク５１４、５１６及び５１８の選択的溶断は、第１の端子５３０と第２の端子５３２との間のキャパシタンスの値を低減する。
【００２４】
この実施例の利点は、リンク５２０及び５２２がアンチヒューズの場合に実現される。この構成では、アンチヒューズ５２２の融着により、コア・プレート５０６Ａの故障が分離され、修復される。
【００２５】
或いは、アンチヒューズが、図５のリンク５１８、５１６及び５１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート５０８、５１０及び５１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００２６】
可融性リンク構造は、キャパシタ構造と同時に形成される。キャパシタ構造は、銅電極、トラフ、付着誘電体、ライナ膜、及び第２の銅電極から成る。上記キャパシタの銅コネクタ及びヒューズを形成する方法としては、図６乃至図８に示されるダマシーン・プロセスが使用され得る。図６に示されるこのプロセスの例では、層間誘電体ＩＬＤ１（６０２）と呼ばれる第１の絶縁体膜が、シリコン基板６０４上に形成される。第２の層間誘電体ＩＬＤ２（６０６）が、ＩＬＤ１（６０２）上に付着される。マイクロ回路の複数の絶縁層を形成するために、複数の層間誘電体が付着され得る。反応性イオン・エッチング（ＲＩＥ）を用いて、ＩＬＤ２（６０６）内にトラフ６０８及び６１０を形成し、これらがこの例では最終的に、銅コネクタ及びヒューズを形成する。第１の耐熱性ライナ６１２が、露出表面上に付着される。銅付着６１４が、トラフ６０８及び６１０を充填するために付着される。
【００２７】
研磨操作により過度な銅を取り除き、それにより図７に示されるように、トラフ６０８及び６１０だけが銅により充填される。銅は導電トラフ６１６及び６２０を形成する。トラフ６２０から銅の一部を除去するために、マスク（図示せず）が使用される。トラフ６２０の開部分は、導体６１８を通じて入力される電流を導通するライナ６１２だけを使用可能にすることにより、ヒューズを形成する。このヒューズは２つの方法により溶断される。すなわち、第１は、トラフ６１８内の過度な電流が、ライナ６２２に渡って過熱を引き起こし、ライナが開回路となる。第２は、露出したライナにレーザが照射され、ヒューズをオープン状態にする。
【００２８】
キャパシタを形成する１方法が、図９乃至図１０に示される。トラフ７０８がＩＬＤ２（７０６）内にエッチングされ、ライナ７１２によりオーバーレイされる。ライナ７１２は絶縁体７１８によりオーバーレイされる。第２のライナ７２２が絶縁体７１８上に付着される。銅付着７２０がトラフ７０８の残りの部分を充填する。研磨操作により過度な銅を取り除き、図１０に示されるキャパシタ、すなわち、第１のプレート７２４が誘電体７２８により第２のプレート７２６から分離されたキャパシタが形成される。
【００２９】
キャパシタを形成する別の方法が、図１１に示される。トラフ８０８がＩＬＤ２（８０６）内にエッチングされ、耐熱性ライナ８１２によりオーバーレイされる。銅付着がトラフを充填し、前述のように研磨されて、第１の銅プレート８２４が形成される。耐火金属８２６の第２のライナが付着され、第１の銅プレート８２４をオーバーレイする。酸化物誘電体８２８が第２のライナ８２６上に付着される。第３のライナ８３０が酸化物誘電体８２８をオーバーレイする。追加のＩＬＤ３（８３２）が第１の銅プレート８２４、第２のライナ８２６、酸化物誘電体８２８、及び第３のライナ８３０をオーバーレイする。同様に、トラフ８３４がＩＬＤ３（８３２）内にエッチングされ、第３のライナ８３０を露出する。第４のライナ８３６がトラフ８３４をオーバーレイする。銅が第４のライナ８３６上に付着され、過度な銅が研磨により除去され、第２の銅プレート８３８が形成される。こうしてキャパシタが第２の銅プレート８３８、誘電体８２８、及び第１の銅プレート８２４により形成される。
【００３０】
キャパシタへのバイアを形成するために、ダブル・ダマシーン・プロセスもまた使用され得る。この方法では、図１２乃至図１３に示されるように、２つのトラフがエッチングされ、一方の層間誘電体（ＩＬＤ）上の導体９２４が、別のＩＬＤ上の第２の導体９３８に、バイア導体９３４により接続される。マイクロ回路層間のバイアは、銅相互接続、抵抗素子または容量素子、或いは異なる層を接続する他の回路素子である。図１２において、最初のエッチングにより、ＩＬＤ１（９０２）内にトラフ９０８が形成される。第１のライナ９１２がトラフ９０８内に付着される。銅が付着されて、トラフ９０８の残りの部分を充填し、過度な銅及び第１のライナ９１２が研磨により除去され、第１の導体９２４が形成される。次にＩＬＤ２（９０６）が付着され、ＩＬＤ１（９０２）上の回路をオーバーレイする。第２のエッチングにより、ダブル・ダマシーン・プロセスが開始し、第１の導体９２４を露出するように、第２のトラフ９３０を十分に深くエッチングする。この例では、第２のライナ９３２が第２のトラフ９３０をオーバーレイし、第２のトラフが銅９３４により充填される。過度な銅及びライナが研磨により除去され、図１３に示されるように、第３のエッチングにより、第３のトラフ９４０が形成される。第３のライナ９３６が第３のトラフ９４０をオーバーレイし、銅付着が第３のトラフを充填する。第３の研磨操作により、第２の導体９３８が形成される。こうして、２つのＩＬＤ間の導電リンクが、２つのトラフ９３０及び９４０を形成するダブル・ダマシーン・プロセスにより形成される。
【００３１】
以上、本発明の好適な実施例について述べてきたが、本発明の趣旨及び範囲から逸れることなく、様々な変更及び代替例が可能である。従って、前述の実施例は、本発明を制限するものではなく、例証として述べられたものである。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３３】
(１)コア回路素子と、
複数のトリム回路素子と、
いずれの前記トリム素子も３つ以上のリンクには接続されないように、前記トリム素子の１つに接続される第１の端子と、前記トリム素子の別の１つに接続される第２の端子とを有する複数のリンクと、
前記コア回路素子に接続されるコア回路素子リンク第１端子と、前記トリム素子の１つに接続されるコア回路素子リンク第２端子とを有するコア回路素子リンクと
を含む精密回路素子。
（２）コア・プレートと、
複数のトリム・プレートと、
いずれの前記トリム・プレートも３つ以上のリンクには接続されないように、前記トリム・プレートの１つに接続される第１の端子と、前記トリム・プレートの別の１つに接続される第２の端子とを有する複数のリンクと、
前記コア・プレートに接続されるコア・プレート・リンク第１端子と、前記トリム・プレートの１つに接続されるコア・プレート・リンク第２端子とを有するコア・プレート・リンクと、
前記コア・プレート及び前記トリム・プレートに容量結合される共通プレートと
を含む精密キャパシタ。
（３）前記リンク及びコア・プレート・リンクが可融性リンクである、前記（２）記載の精密キャパシタ。
（４）前記リンク及びコア・プレート・リンクがアンチヒューズである、前記（２）記載の精密キャパシタ。
（５）複数のトリム・プレートと、
いずれの前記トリム・プレートも３つ以上のリンクには接続されないように、前記トリム・プレートの１つに接続される第１の端子と、前記トリム・プレートの別の１つに接続される第２の端子とを有する複数のリンクと、
１つ以上の冗長プレートと、
各々が前記冗長プレートの１つに接続される冗長プレート・リンク第１端子と、前記トリム・プレートの１つに接続される冗長プレート・リンク第２端子とを有する１つ以上の冗長プレート・リンクと、
前記冗長プレート及び前記トリム・プレートに容量結合される共通プレートと
精密キャパシタ。
（６）前記リンク及び前記冗長プレート・リンクがアンチヒューズまたは可融性リンクである、前記（５）記載の精密キャパシタ。
（７）第１のプレートと、前記第１のプレートに容量結合される第２のプレートとを有するキャパシタと、
第１のトリム・プレートと、前記第１のトリム・プレートに容量結合される第２のトリム・プレートとを有し、前記キャパシタに直列に接続される複数のトリム・キャパシタと、
１つ以上の前記トリム・キャパシタに並列に接続される１つ以上のリンクと
を含む精密キャパシタ。
（８）前記リンクが可融性リンクまたはアンチヒューズである、前記（７）記載の精密キャパシタ。
（９）前記トリム・キャパシタが少なくとも１つのトリム・キャパシタを含み、
前記キャパシタの前記第２のプレートが、前記少なくとも１つのトリム・キャパシタの前記第１のトリム・プレートを構成する、前記（７）記載の精密キャパシタ。
（１０）前記複数のトリム・キャパシタの各々の前記第１のトリム・プレートが、前記複数の直列接続されるトリム・キャパシタの１つの前記第２のプレートを構成する、前記（９）記載の精密キャパシタ。
（１１）精密回路素子を形成する方法であって、
１つ以上の冗長回路素子を形成するステップと、
１つ以上のトリム回路素子を形成するステップと、
前記冗長回路素子を前記トリム回路素子に結合する１つ以上のリンクを形成するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１２）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１１）記載の方法。
（１３）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１１）記載の方法。
（１４）精密キャパシタを形成する方法であって、
１つ以上の冗長プレートを形成するステップと、
１つ以上のトリム・プレートを形成するステップと、
前記冗長プレートを前記トリム・プレートに結合する１つ以上のリンクを形成するステップと、
前記冗長プレート及び前記トリム・プレートに容量結合される共通プレートを形成するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１５）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１４）記載の方法。
（１６）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１４）記載の方法。
（１７）精密キャパシタを形成する方法であって、
第１のプレートと、前記第１のプレートに容量結合される第２のプレートとを有するキャパシタを形成するステップと、
第１のトリム・プレートと、前記第１のトリム・プレートに容量結合される第２のトリム・プレートとを有する複数のトリム・キャパシタを形成するステップと、
前記キャパシタ及び前記トリム・キャパシタを直列に接続するステップと、
リンクを前記トリム・キャパシタの各々に並列に接続するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１８）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１７）記載の方法。
（１９）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１７）記載の方法。
（２０）キャパシタを形成する方法であって、
第１の絶縁体膜を付着するステップと、
第１のトラフをエッチングするステップと、
前記第１のトラフ内に第１のライナを付着するステップと、
前記トラフ内に第１の導電電極を付着するステップと、
過度な材料を研磨により除去するステップと、
前記第１の導電電極上に第２の絶縁体膜を付着するステップと、
前記第２の絶縁体膜を通じて、前記第１の銅電極に伸びる第２のトラフをエッチングするステップと、
表面をクリーニングするステップと、
露出された前記第１の銅電極上に、薄い誘電体を付加するステップと、
第２のライナを付着するステップと、
第２の銅電極を付着するステップと、
過度な材料を研磨により除去するステップと
を含む方法。
【図面の簡単な説明】
【図１】並列接続されたキャパシタ・プレートのヒューズを選択的に溶断することにより個別化される、キャパシタの図式表現を示す図である。
【図２】並列接続されたキャパシタのヒューズを選択的に溶断することにより、キャパシタンスが個別化される、図１の図式表現の回路図である。
【図３】直接接続されたキャパシタのヒューズを溶断することによりキャパシタンスが個別化される回路図である。
【図４】バックアップ・キャパシタが使用される、並列キャパシタの代替構成の実施例である。
【図５】個別化キャパシタに加えてバックアップ・キャパシタが使用される、図４の図式表現の回路図である。
【図６】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図７】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図８】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図９】ダマシーン・プロセスによるキャパシタの形成を示す横断面図である。
【図１０】ダマシーン・プロセスによるキャパシタの形成を示す横断面図である。
【図１１】両プレートが銅であるキャパシタを形成する代替方法を示す横断面図である。
【図１２】キャパシタ及び別のマイクロ回路層へのバイアを形成するデュアル・ダマシーン・プロセスの横断面図である。
【図１３】キャパシタ及び別のマイクロ回路層へのバイアを形成するデュアル・ダマシーン・プロセスの横断面図である。
【符号の説明】
１０２、２０２、４０２、５０２ 共通プレート
１０４、４０４ 頂部プレート
１０６、２０６、４０６Ａ，５０６Ａ コア・プレート
１０８、１１０、１１２、２０８、２１０、２１２、４０８、４１０、４１２、５０８、５１０、５１２ トリム・プレート
１１４、１１６、１１８、２１４、２１６、２１８、３１４、３１３６、３１８、４１４、４１６、４１８、５１４、５１６、５１８、５２０、５２２ リンク
２０４、３２０、３２２、３２４、３２６、５０４ キャパシタ
２３０、２３２、３３０、３３２、４３２、４３０、５３０、５３２ 端子
３０２、３０６、３０８、３１０、３１２ プレート
４０６Ｂ、５０６Ｂ 冗長コア・プレート
６０２、６０６、７０２、７０６、８０２、８０６、８３２ 層間絶縁体
６０４、７０４、８０４ シリコン基板
６１０、６１６、６２０、８０８、８３４ トラフ
６１２、６２２、７１２、７２２、８１２、８２６、８３０、８３６ ライナ
６１４、７２０ 銅
６１８ 導体
７１８ 絶縁体
７２４、７２６、８２４、８３８ プレート
７２８ 誘電体
８２８ 酸化物誘電体
【発明の属する技術分野】
本発明は一般に半導体集積回路に関して、特に、半導体集積回路内に精密回路素子を形成する方法に関する。
【０００２】
【従来の技術】
電気回路、特に半導体集積回路内に形成される電気回路の形成において、処理の変化が、しばしば、抵抗及びキャパシタなどの精密コンポーネントの形成を阻止する。従って、精密値を獲得するために、素子をトリミングする方法が必要とされる。
【０００３】
精密キャパシタは、様々な集積回路アプリケーションにおいて必要とされる。デカップリング・キャパシタは、アナログＶDD−グラウンド間またはアナログＶDD−別電源間で使用される。別のアプリケーションとして、フェーズ・ロックド・ループ（ＰＬＬ）があげられる。精密キャパシタは、有線及び無線電話用のバイポーラＣＭＯＳ ＲＦ（無線周波）アプリケーションにおいて広く使用され、最近では、ギガヘルツ領域で動作する受信機の入力と直列に接続されて使用される。
【０００４】
キャパシタのトリミングは、キャパシタのマッチングが必要なＡ／Ｄ及びＤ／Ａ変換器におけるアプリケーションに使用される。実験的には、ＭＯＳ技術を用いてキャパシタを形成する際、最高で１０ビットまでの許容可能な比のマッチング精度が、良い歩留まりで得られる。しかしながら、１０ビットを越える精度を達成するためには、キャパシタのサイズや値を必要に応じて変更するために、レーザ・トリミングなどの外部手段が必要とされ、それにより歩留まりが向上する。しかしながら、レーザ・トリミングは非常に高価であり、時間のかかる処理である。レーザ・トリミングに関する別の問題は、素子がパッケージ化される前に、ウエハ・レベルで行われなければならないことである。キャパシタ精度は、パッケージング材料との近接度により誘発される浮遊容量により影響される。
【０００５】
集積回路キャパシタは、金属−絶縁体−金属型キャパシタ（ＭＩＭキャパシタ）として形成される。"バック・エンド・オブ・ライン"（ＢＥＯＬ：back end of line）は、ダイ・コンタクトが取り付けられた後に生じる集積回路の形成を指し示す。ＢＥＯＬ ＭＩＭキャパシタは、シリコン・ウエハ領域を節約する目的で、非常に大きな面積のシリコン・キャパシタを置換する。しかしながら、ＭＩＭキャパシタは、要望通りに外部パッケージに近接しない。精密キャパシタが外部パッケージに近接するほど、ＭＩＭキャパシタの有効性は向上する。ＭＩＭキャパシタが精密キャパシタでない別の理由は、付着される絶縁体（誘電体）の厚さが非常に変化しやすいことによる。
【０００６】
ＭＩＭキャパシタは、ＲＦ受信機回路で使用される。ＭＩＭキャパシタは、電気的過剰ストレス（ＥＯＳ：electrical overstress）及び静電放電（ＥＳＤ：electrostatic discharge）事象に対して敏感である。ＭＩＭキャパシタは、１００Ｖ乃至３００Ｖの人体モデル（ＨＢＭ：human body model）ＥＳＤ事象において故障する。ＭＩＭキャパシタの故障個所を分離する、或いは故障メカニズムを除去する必要性は、回路の信頼性及び歩留まり上、重要である。
【０００７】
形成されるコンポーネントの変化を補正するために、ヒューズが使用されてきた。例えば、ヒューズは追加の素子を選択的に接続することにより、所望の出力を生成するために使用される。これは半導体またはマイクロ回路の形成のウエハ・レベルにおいて実施される。一旦ウエハが切断され、パッケージ化されると、コンポーネント値が影響を受ける。これは特に、パッケージング材料や、浮遊容量の他の要因に敏感なキャパシタに当てはまる。従って、精密コンポーネントのために、パッケージング後に、ヒューズの値（すなわち開放または短絡）を設定することが望ましい。
【０００８】
従って、現在、前述の任意のまたは全ての問題を克服する改善が待望される。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、所望のキャパシタンスを有する精密ＭＩＭキャパシタを提供することである。
【００１０】
【課題を解決するための手段】
本発明は、精密キャパシタの形成のための装置及び方法について述べる。特に、キャパシタは集積回路アセンブリの一部として形成される。キャパシタの処理は、所望値に近い公称キャパシタを提供するものである。追加のトリム・キャパシタが、リンクを通じて公称キャパシタに結合される。リンクは可融性（fusible）リンクまたはアンチヒューズである。可融性リンクを溶断するか、アンチヒューズを融着することにより、トリム・キャパシタンスが追加または減じられ、公称キャパシタを個別化（personalize）する。リンクは形成プロセスまたはパッケージング・レベルの任意の時点に、溶断または融着のために適宜使用可能である。
【００１１】
更に、精密キャパシタを形成し、また精密キャパシタのセグメントを分離する能力が達成され、これがＥＯＳ及びＥＳＤ事象による歩留まりまたは故障に影響を与える。こうしたキャパシタ構成は、信頼性目的のために、故障キャパシタ位置を決定する機会を提供する他に、キャパシタが損傷したときに冗長キャパシタを導入する機会を提供する。このことは回復不能なマイクロ回路を救済する機構を提供する。
【００１２】
本発明の特徴及び利点は、本発明の原理を利用する実施例に関する後述の詳細な説明及び添付図面を参照することにより理解されよう。
【００１３】
【発明の実施の形態】
本発明の図式表現が図１に示され、集積回路ダイ内でのキャパシタ形成が１００として一般的に示される。キャパシタは、誘電体（図示せず）により分離される共通プレート１０２及び頂部プレート１０４の付着により形成される。頂部プレート１０４は、コア・プレート１０６及び複数の小さなトリム・プレートから構成される。説明の都合上、３つのこうしたトリム・プレート１０８、１１０及び１１２が示される。トリム・プレートの数及びサイズは、回路設計基準に基づき決定される。トリム・プレート１０８、１１０及び１１２は、リンク１１４及び１１６により結合される。トリム・プレート１０８は、可融性リンク１１８によりコア・プレート１０６に結合される。こうして形成されるキャパシタのキャパシタンスは、集積回路ダイがパッケージ化された後に測定される。リンクが可融性リンクの場合、このキャパシタのキャパシタンスは、可融性リンクを選択的に溶断して、キャパシタンスを低減し、それによりパッケージ化ダイ内に精密キャパシタを生成することにより個別化される。
【００１４】
或いは、アンチヒューズが、図１のリンク１１８、１１６及び１１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート１０８、１１０及び１１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは各トリム・プレートの追加により増加される。
【００１５】
アンチヒューズは、最初に形成されるときには開回路の構造である。アンチヒューズが"融着"（fused）されると、開回路は閉じられ、アンチヒューズを横断する導通が可能になる。従って、アンチヒューズはヒューズの逆の機能を達成するために使用される。通常、アンチヒューズは、アンチヒューズ構造に"融着電圧"（fusing voltage）と呼ばれる十分な電圧を印加することにより融着される。この電圧は電流を導通させ、構造を一緒に融着して、永久電気接続を形成する。"ヒューズ"はヒューズ構造に電圧を印加することにより、"溶断"（blown）される。この電圧は電流を導通させ、構造をオープンにし、永久開回路を形成する。アンチヒューズの融着またはヒューズの溶断による個別化は、任意の既知の手段により達成され、それらには集積回路アクセス・ウィンドウを通じるレーザ・ビームや、より一般的には、パッケージ・ピンを介したリンクへのアクセスなどが含まれる。
【００１６】
図１の精密キャパシタの図式表現が、図２に２００として一般的に示される。共通プレート２０２が、第１の端子２３０に結合される。キャパシタ２０４の共通プレート２０２はまた、トリム・プレート２０８、２１０及び２１２と共に、キャパシタを形成する。トリム・プレート２１２はリンク２１４により、トリム・プレート２１０に結合される。同様に、トリム・プレート２１０はリンク２１６により、トリム・プレート２０８に結合され、トリム・プレート２０８はリンク２１８により、コア・プレート２０６に結合される。コア・プレート２０６は更に第２の端子２３２に結合される。トリム・プレート２０８、２１０及び２１２は、図１で述べたトリム・プレート１０８、１１０及び１１２を表す。キャパシタ２０６は、図１で述べたコア・プレート１０６を表す。リンク２１４、２１６及び２１８の選択的溶断は、第１の端子２３０と第２の端子２３２との間のキャパシタンスの値を低減する。
【００１７】
或いは、アンチヒューズが、図２のリンク２１８、２１６及び２１４の代わりに使用される。この構成では、アンチヒューズは選択的に融着され、それぞれトリム・プレート２１８、２１０及び２１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００１８】
本発明の代替実施例が、図３に３００として一般的に示される。ここでは個別化キャパシタが直列接続される。第１のキャパシタ３２０の第１のプレート３０２は、第１の端子３３０に結合される。第１のキャパシタ３２０の第２のプレート３０６はまた、第２のキャパシタ３２２の第１のプレートを形成する。リンク３１８が、第２のキャパシタ３２２の第１のプレート３０６から第２のプレート３０８に、第２のキャパシタ３２２と並列に接続される。第２のキャパシタ３２２の第２のプレート３０８はまた、第３のキャパシタ３２４の第１のプレートを形成する。リンク３１６が、第３のキャパシタ３２４の第１のプレート３０８から第２のプレート３１０に、第３のキャパシタ３２４と並列に接続される。第３のキャパシタ３２４の第２のプレート３１０はまた、第４のキャパシタ３２６の第１のプレートを形成する。リンク３１４が、第４のキャパシタ３２６の第１のプレート３１０から第２のプレート３１２に、第４のキャパシタ３２６と並列に接続される。第４のキャパシタ３２６の第２のプレート３１２は、第２の端子３３２に接続される。リンクが可融性リンクの場合、リンク３１４、３１６及び３１８の選択的溶断は、第１の端子３３０と第２の端子３３２との間のキャパシタンスの値をそれぞれ減少させる。
【００１９】
或いは、アンチヒューズが、図３のリンク３１８、３１６及び３１４の代わりに使用される。この構成では、アンチヒューズは選択的に融着され、それぞれキャパシタ３２２、３２４及び３２６を短絡する電気経路を形成し、キャパシタンスを個別化する。端子３３０と端子３３２との間のキャパシタンスは、各々の直列接続キャパシタが短絡されると増加される。
【００２０】
トリム・プレートに加えて、冗長キャパシタが形成される代替実施例が、図４に４００として一般的に示される。キャパシタは、誘電体（図示せず）により分離される共通プレート４０２及び頂部プレート４０４の付着により形成される。必要に応じて、底部プレート４０２が端子４３０を介してアクセス可能に形成される。頂部プレート４０４は、必要に応じて、端子４３２を介してアクセス可能に形成され、コア・プレート４０６Ａ、複数の冗長コア・プレート４０６Ｂ、及び複数の小さなトリム・プレートから構成される。説明の都合上、１つのこうした冗長コア・プレート４０６Ｂ、及び３つのこうしたトリム・プレート４０８、４１０及び４１２が示される。冗長コア・プレートの数、及びトリム・プレートの数及びサイズは、回路設計基準に基づき決定される。トリム・プレート４０８、４１０及び４１２は、リンク４１４及び４１６により結合される。トリム・プレート４０８はリンク４１８により、冗長コア・プレート４０６Ｂにリンク４２２を介して結合され、またコア・プレート４０６Ａにリンク４２０を介して結合される。こうして形成されるキャパシタのキャパシタンスは、集積回路ダイがパッケージ化された後に測定される。リンクがヒューズの場合、このキャパシタのキャパシタンスは、リンクを選択的に溶断して、キャパシタンスを低減し、パッケージ化ダイ内に精密キャパシタを生成することにより個別化される。
【００２１】
この実施例の利点は、リンク４２０及び４２２がアンチヒューズの場合に実現される。この構成では、アンチヒューズ４２２の融着により、コア・プレート４０６Ａの故障が分離され、修復される。
【００２２】
或いは、アンチヒューズが、図４のリンク４１８、４１６及び４１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート４０８、４１０及び４１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００２３】
図４の精密キャパシタの図式表現が、図５に５００として一般的に示される。共通プレート５０２が、第１の端子５３０に結合される。キャパシタ５０４の共通プレート５０２はまた、トリム・プレート５０８、５１０及び５１２と共に、キャパシタを形成する。トリム・プレート５１２はリンク５１４により、トリム・プレート５１０に結合される。同様に、トリム・プレート５１０はリンク５１６により、トリム・プレート５０８に結合され、トリム・プレート５０８はリンク５１８により、リンク５２２を介して冗長コア・プレート５０６Ｂに結合され、またリンク５２０を介して、コア・プレート５０６Ａに結合される。トリム・プレート５０８、５１０及び５１２は、図４で述べたトリム・プレート４０８、４１０及び４１２を表す。キャパシタ５０６Ａ及び５０６Ｂは、図４で述べたコア・プレート及び冗長プレートをそれぞれ表し、必要に応じて、第２の端子５３２に接続される。リンクがヒューズの場合、リンク５１４、５１６及び５１８の選択的溶断は、第１の端子５３０と第２の端子５３２との間のキャパシタンスの値を低減する。
【００２４】
この実施例の利点は、リンク５２０及び５２２がアンチヒューズの場合に実現される。この構成では、アンチヒューズ５２２の融着により、コア・プレート５０６Ａの故障が分離され、修復される。
【００２５】
或いは、アンチヒューズが、図５のリンク５１８、５１６及び５１４の代わりに使用される。この構成では、アンチヒューズが選択的に融着されて、それぞれトリム・プレート５０８、５１０及び５１２への電気経路を形成し、キャパシタンスを個別化する。キャパシタンスは、各トリム・プレートの追加により増加される。
【００２６】
可融性リンク構造は、キャパシタ構造と同時に形成される。キャパシタ構造は、銅電極、トラフ、付着誘電体、ライナ膜、及び第２の銅電極から成る。上記キャパシタの銅コネクタ及びヒューズを形成する方法としては、図６乃至図８に示されるダマシーン・プロセスが使用され得る。図６に示されるこのプロセスの例では、層間誘電体ＩＬＤ１（６０２）と呼ばれる第１の絶縁体膜が、シリコン基板６０４上に形成される。第２の層間誘電体ＩＬＤ２（６０６）が、ＩＬＤ１（６０２）上に付着される。マイクロ回路の複数の絶縁層を形成するために、複数の層間誘電体が付着され得る。反応性イオン・エッチング（ＲＩＥ）を用いて、ＩＬＤ２（６０６）内にトラフ６０８及び６１０を形成し、これらがこの例では最終的に、銅コネクタ及びヒューズを形成する。第１の耐熱性ライナ６１２が、露出表面上に付着される。銅付着６１４が、トラフ６０８及び６１０を充填するために付着される。
【００２７】
研磨操作により過度な銅を取り除き、それにより図７に示されるように、トラフ６０８及び６１０だけが銅により充填される。銅は導電トラフ６１６及び６２０を形成する。トラフ６２０から銅の一部を除去するために、マスク（図示せず）が使用される。トラフ６２０の開部分は、導体６１８を通じて入力される電流を導通するライナ６１２だけを使用可能にすることにより、ヒューズを形成する。このヒューズは２つの方法により溶断される。すなわち、第１は、トラフ６１８内の過度な電流が、ライナ６２２に渡って過熱を引き起こし、ライナが開回路となる。第２は、露出したライナにレーザが照射され、ヒューズをオープン状態にする。
【００２８】
キャパシタを形成する１方法が、図９乃至図１０に示される。トラフ７０８がＩＬＤ２（７０６）内にエッチングされ、ライナ７１２によりオーバーレイされる。ライナ７１２は絶縁体７１８によりオーバーレイされる。第２のライナ７２２が絶縁体７１８上に付着される。銅付着７２０がトラフ７０８の残りの部分を充填する。研磨操作により過度な銅を取り除き、図１０に示されるキャパシタ、すなわち、第１のプレート７２４が誘電体７２８により第２のプレート７２６から分離されたキャパシタが形成される。
【００２９】
キャパシタを形成する別の方法が、図１１に示される。トラフ８０８がＩＬＤ２（８０６）内にエッチングされ、耐熱性ライナ８１２によりオーバーレイされる。銅付着がトラフを充填し、前述のように研磨されて、第１の銅プレート８２４が形成される。耐火金属８２６の第２のライナが付着され、第１の銅プレート８２４をオーバーレイする。酸化物誘電体８２８が第２のライナ８２６上に付着される。第３のライナ８３０が酸化物誘電体８２８をオーバーレイする。追加のＩＬＤ３（８３２）が第１の銅プレート８２４、第２のライナ８２６、酸化物誘電体８２８、及び第３のライナ８３０をオーバーレイする。同様に、トラフ８３４がＩＬＤ３（８３２）内にエッチングされ、第３のライナ８３０を露出する。第４のライナ８３６がトラフ８３４をオーバーレイする。銅が第４のライナ８３６上に付着され、過度な銅が研磨により除去され、第２の銅プレート８３８が形成される。こうしてキャパシタが第２の銅プレート８３８、誘電体８２８、及び第１の銅プレート８２４により形成される。
【００３０】
キャパシタへのバイアを形成するために、ダブル・ダマシーン・プロセスもまた使用され得る。この方法では、図１２乃至図１３に示されるように、２つのトラフがエッチングされ、一方の層間誘電体（ＩＬＤ）上の導体９２４が、別のＩＬＤ上の第２の導体９３８に、バイア導体９３４により接続される。マイクロ回路層間のバイアは、銅相互接続、抵抗素子または容量素子、或いは異なる層を接続する他の回路素子である。図１２において、最初のエッチングにより、ＩＬＤ１（９０２）内にトラフ９０８が形成される。第１のライナ９１２がトラフ９０８内に付着される。銅が付着されて、トラフ９０８の残りの部分を充填し、過度な銅及び第１のライナ９１２が研磨により除去され、第１の導体９２４が形成される。次にＩＬＤ２（９０６）が付着され、ＩＬＤ１（９０２）上の回路をオーバーレイする。第２のエッチングにより、ダブル・ダマシーン・プロセスが開始し、第１の導体９２４を露出するように、第２のトラフ９３０を十分に深くエッチングする。この例では、第２のライナ９３２が第２のトラフ９３０をオーバーレイし、第２のトラフが銅９３４により充填される。過度な銅及びライナが研磨により除去され、図１３に示されるように、第３のエッチングにより、第３のトラフ９４０が形成される。第３のライナ９３６が第３のトラフ９４０をオーバーレイし、銅付着が第３のトラフを充填する。第３の研磨操作により、第２の導体９３８が形成される。こうして、２つのＩＬＤ間の導電リンクが、２つのトラフ９３０及び９４０を形成するダブル・ダマシーン・プロセスにより形成される。
【００３１】
以上、本発明の好適な実施例について述べてきたが、本発明の趣旨及び範囲から逸れることなく、様々な変更及び代替例が可能である。従って、前述の実施例は、本発明を制限するものではなく、例証として述べられたものである。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３３】
(１)コア回路素子と、
複数のトリム回路素子と、
いずれの前記トリム素子も３つ以上のリンクには接続されないように、前記トリム素子の１つに接続される第１の端子と、前記トリム素子の別の１つに接続される第２の端子とを有する複数のリンクと、
前記コア回路素子に接続されるコア回路素子リンク第１端子と、前記トリム素子の１つに接続されるコア回路素子リンク第２端子とを有するコア回路素子リンクと
を含む精密回路素子。
（２）コア・プレートと、
複数のトリム・プレートと、
いずれの前記トリム・プレートも３つ以上のリンクには接続されないように、前記トリム・プレートの１つに接続される第１の端子と、前記トリム・プレートの別の１つに接続される第２の端子とを有する複数のリンクと、
前記コア・プレートに接続されるコア・プレート・リンク第１端子と、前記トリム・プレートの１つに接続されるコア・プレート・リンク第２端子とを有するコア・プレート・リンクと、
前記コア・プレート及び前記トリム・プレートに容量結合される共通プレートと
を含む精密キャパシタ。
（３）前記リンク及びコア・プレート・リンクが可融性リンクである、前記（２）記載の精密キャパシタ。
（４）前記リンク及びコア・プレート・リンクがアンチヒューズである、前記（２）記載の精密キャパシタ。
（５）複数のトリム・プレートと、
いずれの前記トリム・プレートも３つ以上のリンクには接続されないように、前記トリム・プレートの１つに接続される第１の端子と、前記トリム・プレートの別の１つに接続される第２の端子とを有する複数のリンクと、
１つ以上の冗長プレートと、
各々が前記冗長プレートの１つに接続される冗長プレート・リンク第１端子と、前記トリム・プレートの１つに接続される冗長プレート・リンク第２端子とを有する１つ以上の冗長プレート・リンクと、
前記冗長プレート及び前記トリム・プレートに容量結合される共通プレートと
精密キャパシタ。
（６）前記リンク及び前記冗長プレート・リンクがアンチヒューズまたは可融性リンクである、前記（５）記載の精密キャパシタ。
（７）第１のプレートと、前記第１のプレートに容量結合される第２のプレートとを有するキャパシタと、
第１のトリム・プレートと、前記第１のトリム・プレートに容量結合される第２のトリム・プレートとを有し、前記キャパシタに直列に接続される複数のトリム・キャパシタと、
１つ以上の前記トリム・キャパシタに並列に接続される１つ以上のリンクと
を含む精密キャパシタ。
（８）前記リンクが可融性リンクまたはアンチヒューズである、前記（７）記載の精密キャパシタ。
（９）前記トリム・キャパシタが少なくとも１つのトリム・キャパシタを含み、
前記キャパシタの前記第２のプレートが、前記少なくとも１つのトリム・キャパシタの前記第１のトリム・プレートを構成する、前記（７）記載の精密キャパシタ。
（１０）前記複数のトリム・キャパシタの各々の前記第１のトリム・プレートが、前記複数の直列接続されるトリム・キャパシタの１つの前記第２のプレートを構成する、前記（９）記載の精密キャパシタ。
（１１）精密回路素子を形成する方法であって、
１つ以上の冗長回路素子を形成するステップと、
１つ以上のトリム回路素子を形成するステップと、
前記冗長回路素子を前記トリム回路素子に結合する１つ以上のリンクを形成するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１２）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１１）記載の方法。
（１３）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１１）記載の方法。
（１４）精密キャパシタを形成する方法であって、
１つ以上の冗長プレートを形成するステップと、
１つ以上のトリム・プレートを形成するステップと、
前記冗長プレートを前記トリム・プレートに結合する１つ以上のリンクを形成するステップと、
前記冗長プレート及び前記トリム・プレートに容量結合される共通プレートを形成するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１５）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１４）記載の方法。
（１６）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１４）記載の方法。
（１７）精密キャパシタを形成する方法であって、
第１のプレートと、前記第１のプレートに容量結合される第２のプレートとを有するキャパシタを形成するステップと、
第１のトリム・プレートと、前記第１のトリム・プレートに容量結合される第２のトリム・プレートとを有する複数のトリム・キャパシタを形成するステップと、
前記キャパシタ及び前記トリム・キャパシタを直列に接続するステップと、
リンクを前記トリム・キャパシタの各々に並列に接続するステップと、
１つ以上の前記リンクを選択的に活性化し、所望のキャパシタンスを達成するステップと
を含む方法。
（１８）前記リンクが可融性リンクであり、前記活性化が前記可融性リンクの溶断を含む、前記（１７）記載の方法。
（１９）前記リンクがアンチヒューズであり、前記活性化が前記アンチヒューズの融着を含む、前記（１７）記載の方法。
（２０）キャパシタを形成する方法であって、
第１の絶縁体膜を付着するステップと、
第１のトラフをエッチングするステップと、
前記第１のトラフ内に第１のライナを付着するステップと、
前記トラフ内に第１の導電電極を付着するステップと、
過度な材料を研磨により除去するステップと、
前記第１の導電電極上に第２の絶縁体膜を付着するステップと、
前記第２の絶縁体膜を通じて、前記第１の銅電極に伸びる第２のトラフをエッチングするステップと、
表面をクリーニングするステップと、
露出された前記第１の銅電極上に、薄い誘電体を付加するステップと、
第２のライナを付着するステップと、
第２の銅電極を付着するステップと、
過度な材料を研磨により除去するステップと
を含む方法。
【図面の簡単な説明】
【図１】並列接続されたキャパシタ・プレートのヒューズを選択的に溶断することにより個別化される、キャパシタの図式表現を示す図である。
【図２】並列接続されたキャパシタのヒューズを選択的に溶断することにより、キャパシタンスが個別化される、図１の図式表現の回路図である。
【図３】直接接続されたキャパシタのヒューズを溶断することによりキャパシタンスが個別化される回路図である。
【図４】バックアップ・キャパシタが使用される、並列キャパシタの代替構成の実施例である。
【図５】個別化キャパシタに加えてバックアップ・キャパシタが使用される、図４の図式表現の回路図である。
【図６】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図７】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図８】ダマシーン・プロセスによるキャパシタ及びヒューズの形成を示す横断面図である。
【図９】ダマシーン・プロセスによるキャパシタの形成を示す横断面図である。
【図１０】ダマシーン・プロセスによるキャパシタの形成を示す横断面図である。
【図１１】両プレートが銅であるキャパシタを形成する代替方法を示す横断面図である。
【図１２】キャパシタ及び別のマイクロ回路層へのバイアを形成するデュアル・ダマシーン・プロセスの横断面図である。
【図１３】キャパシタ及び別のマイクロ回路層へのバイアを形成するデュアル・ダマシーン・プロセスの横断面図である。
【符号の説明】
１０２、２０２、４０２、５０２ 共通プレート
１０４、４０４ 頂部プレート
１０６、２０６、４０６Ａ，５０６Ａ コア・プレート
１０８、１１０、１１２、２０８、２１０、２１２、４０８、４１０、４１２、５０８、５１０、５１２ トリム・プレート
１１４、１１６、１１８、２１４、２１６、２１８、３１４、３１３６、３１８、４１４、４１６、４１８、５１４、５１６、５１８、５２０、５２２ リンク
２０４、３２０、３２２、３２４、３２６、５０４ キャパシタ
２３０、２３２、３３０、３３２、４３２、４３０、５３０、５３２ 端子
３０２、３０６、３０８、３１０、３１２ プレート
４０６Ｂ、５０６Ｂ 冗長コア・プレート
６０２、６０６、７０２、７０６、８０２、８０６、８３２ 層間絶縁体
６０４、７０４、８０４ シリコン基板
６１０、６１６、６２０、８０８、８３４ トラフ
６１２、６２２、７１２、７２２、８１２、８２６、８３０、８３６ ライナ
６１４、７２０ 銅
６１８ 導体
７１８ 絶縁体
７２４、７２６、８２４、８３８ プレート
７２８ 誘電体
８２８ 酸化物誘電体
Claims (2)
- 第１端子及び第２端子を有するキャパシタを備える集積回路であって、
前記キャパシタが、
（イ）前記第１端子に接続され、共通プレートして働く底部プレートと、
（ロ）誘電体により分離されて前記底部プレートの上に設けられたコア・プレートと、
（ハ）前記第２端子と前記コア・プレートとの間に接続され、融着されると電気接続を形成する第１アンチヒューズと、
（ニ）前記誘電体により分離されて前記底部プレートの上に設けられた冗長コア・プレートと、
（ホ）前記第２端子と前記冗長コア・プレートとの間に接続され、融着されると電気接続を形成する第２アンチヒューズと、
（ヘ）前記誘電体により分離されて前記底部プレートの上に設けられた第１及び第２トリム・プレートと、
（ト）前記第２端子と前記第１トリム・プレートとの間に接続され、融着されると電気接続を形成するアンチヒューズからなる第１リンクと、
（チ）前記第１トリム・プレートと前記第２トリム・プレートの間に接続され、融着されると電気接続を形成するアンチヒューズからなる第２リンクとを備えることを特徴とする集積回路。 - 第１端子及び第２端子を有するキャパシタを備える集積回路であって、
前記キャパシタが、
（イ）前記第１端子に接続され、共通プレートして働く底部プレートと、
（ロ）誘電体により分離されて前記底部プレートの上に設けられたコア・プレートと、
（ハ）前記第２端子と前記コア・プレートとの間に接続され、融着されると電気接続を形成する第１アンチヒューズと、
（ニ）前記誘電体により分離されて前記底部プレートの上に設けられた冗長コア・プレートと、
（ホ）前記第２端子と前記冗長コア・プレートとの間に接続され、融着されると電気接続を形成する第２アンチヒューズと、
（ヘ）前記誘電体により分離されて前記底部プレートの上に設けられた第１及び第２トリム・プレートと、
（ト）前記第２端子と前記第１トリム・プレートとの間に接続され、溶断されるとオープン状態になるヒューズからなる第１リンクと、
（チ）前記第１トリム・プレートと前記第２トリム・プレートの間に接続され、溶断されるとオープン状態になるヒューズからなる第２リンクとを備えることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/525088 | 2000-03-14 | ||
| US09/525,088 US6680520B2 (en) | 2000-03-14 | 2000-03-14 | Method and structure for forming precision MIM fusible circuit elements using fuses and antifuses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308280A JP2001308280A (ja) | 2001-11-02 |
| JP3701877B2 true JP3701877B2 (ja) | 2005-10-05 |
Family
ID=24091862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001070049A Expired - Fee Related JP3701877B2 (ja) | 2000-03-14 | 2001-03-13 | キャパシタを有する集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6680520B2 (ja) |
| JP (1) | JP3701877B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803306B2 (en) * | 2001-01-04 | 2004-10-12 | Broadcom Corporation | High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process |
| US6830984B2 (en) * | 2002-02-15 | 2004-12-14 | Lsi Logic Corporation | Thick traces from multiple damascene layers |
| TWI226125B (en) | 2002-07-08 | 2005-01-01 | Infineon Technologies Ag | Set of integrated capacitor arrangements, in particular integrated grid capacitors |
| US6770554B1 (en) * | 2003-03-27 | 2004-08-03 | Applied Micro Circuits Corporation | On-chip interconnect circuits with use of large-sized copper fill in CMP process |
| KR100548998B1 (ko) * | 2003-09-25 | 2006-02-02 | 삼성전자주식회사 | 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
| US6876028B1 (en) * | 2003-09-30 | 2005-04-05 | International Business Machines Corporation | Metal-insulator-metal capacitor and method of fabrication |
| US7300807B2 (en) | 2004-04-14 | 2007-11-27 | International Business Machines Corporation | Structure and method for providing precision passive elements |
| KR100612564B1 (ko) * | 2005-02-24 | 2006-08-11 | 매그나칩 반도체 유한회사 | 파티션 노이즈를 감소시킬 수 있는 이미지센서 |
| US7268632B2 (en) * | 2005-09-30 | 2007-09-11 | International Business Machines Corporation | Structure and method for providing gate leakage isolation locally within analog circuits |
| KR100855983B1 (ko) | 2007-02-27 | 2008-09-02 | 삼성전자주식회사 | 수직하게 적층된 캐패시터층들을 구비한 반도체 소자의캐패시턴스 트리밍회로 |
| US7572682B2 (en) * | 2007-05-31 | 2009-08-11 | International Business Machines Corporation | Semiconductor structure for fuse and anti-fuse applications |
| US20090257272A1 (en) * | 2008-04-10 | 2009-10-15 | Stembridge Benjamin J | Reduced size charge pump for dram system |
| US8624352B2 (en) * | 2010-11-24 | 2014-01-07 | Lsi Corporation | Mitigation of detrimental breakdown of a high dielectric constant metal-insulator-metal capacitor in a capacitor bank |
| CN109411444B (zh) | 2017-08-16 | 2020-09-15 | 联华电子股份有限公司 | 逆熔丝元件及其操作方法 |
| US11145591B2 (en) * | 2019-11-18 | 2021-10-12 | International Business Machines Corporation | Integrated circuit (IC) device integral capacitor and anti-fuse |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006405A (en) * | 1975-01-13 | 1977-02-01 | The Singer Company | Method and apparatus for measuring parameters of a conductive material which can be used in independently determining thickness and conductivity |
| US4190854A (en) * | 1978-02-15 | 1980-02-26 | National Semiconductor Corporation | Trim structure for integrated capacitors |
| US4687951A (en) * | 1984-10-29 | 1987-08-18 | Texas Instruments Incorporated | Fuse link for varying chip operating parameters |
| US5353028A (en) | 1992-05-14 | 1994-10-04 | Texas Instruments Incorporated | Differential fuse circuit and method utilized in an analog to digital converter |
| US5808351A (en) | 1994-02-08 | 1998-09-15 | Prolinx Labs Corporation | Programmable/reprogramable structure using fuses and antifuses |
| GB2294561B (en) * | 1994-10-27 | 1999-03-31 | Advanced Risc Mach Ltd | Circuit synchronization with multiple clock signals |
| US5512857A (en) * | 1994-11-22 | 1996-04-30 | Resound Corporation | Class AB amplifier allowing quiescent current and gain to be set independently |
| US5760674A (en) | 1995-11-28 | 1998-06-02 | International Business Machines Corporation | Fusible links with improved interconnect structure |
| US5731624A (en) | 1996-06-28 | 1998-03-24 | International Business Machines Corporation | Integrated pad and fuse structure for planar copper metallurgy |
| US6011433A (en) * | 1998-10-22 | 2000-01-04 | Pmc-Sierra Ltd. | Generalized procedure for the calibration of switched capacitor gain stages |
| US6191025B1 (en) * | 1999-07-08 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a damascene structure for copper medullization |
-
2000
- 2000-03-14 US US09/525,088 patent/US6680520B2/en not_active Expired - Lifetime
-
2001
- 2001-03-13 JP JP2001070049A patent/JP3701877B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-15 US US10/707,449 patent/US20040115875A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6680520B2 (en) | 2004-01-20 |
| US20040115875A1 (en) | 2004-06-17 |
| US20020113297A1 (en) | 2002-08-22 |
| JP2001308280A (ja) | 2001-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3701877B2 (ja) | キャパシタを有する集積回路 | |
| US5196724A (en) | Programmable interconnect structures and programmable integrated circuits | |
| US5272101A (en) | Electrically programmable antifuse and fabrication processes | |
| US5578836A (en) | Electrically programmable antifuse element | |
| US5903041A (en) | Integrated two-terminal fuse-antifuse and fuse and integrated two-terminal fuse-antifuse structures incorporating an air gap | |
| US5693556A (en) | Method of making an antifuse metal post structure | |
| US6633055B2 (en) | Electronic fuse structure and method of manufacturing | |
| US5394294A (en) | Self protective decoupling capacitor structure | |
| US5789764A (en) | Antifuse with improved antifuse material | |
| US7911025B2 (en) | Fuse/anti-fuse structure and methods of making and programming same | |
| KR100476938B1 (ko) | 듀얼 다마신 공정의 퓨즈 형성방법 | |
| US5573971A (en) | Planar antifuse and method of fabrication | |
| US6902981B2 (en) | Structure and process for a capacitor and other devices | |
| EP0757846B1 (en) | Electronic component comprising a thin-film structure with passive elements | |
| US5789796A (en) | Programmable anti-fuse device and method for manufacturing the same | |
| US6627968B2 (en) | Integrated capacitor and fuse | |
| WO1992020095A1 (en) | Programmable interconnect structures and programmable integrated circuits | |
| US6469363B1 (en) | Integrated circuit fuse, with focusing of current | |
| US6576544B1 (en) | Local interconnect | |
| US6764953B2 (en) | Electronic device, and method of patterning a first layer | |
| US7023070B2 (en) | Semiconductor device | |
| JP2004186631A (ja) | 半導体デバイス用ヒューズ構造体とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040825 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041117 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050714 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |