JP3701091B2

JP3701091B2 - Switched capacitor

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Publication number: JP3701091B2
Application number: JP31892596A
Authority: JP
Inventors: 光治谷内; 修治西谷
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 2005-09-28
Anticipated expiration: 2016-11-29
Also published as: JPH10163874A; US5959565A

Description

【０００１】
【発明の属する技術分野】
本発明はオーバーサンプリングＡ／Ｄコンバータ等に用いられるスイッチトキャパシタに関するものである。
【０００２】
【従来の技術】
電位変化を充電量に変換して検出するスイッチトキャパシタがオーバーサンプリング等で多用されている。スイッチトキャパシタは、サンプリング期間には測定対象である入力電位に接続されて充電され、これに続く検出期間には入力電位への接続を断つとともに積分回路等に接続されて充電量を検出される。
【０００３】
従来のスイッチトキャパシタの構成を、これに接続された積分回路とともに図５に示す。スイッチトキャパシタ９０は、唯一つのキャパシタ９５と４つのスイッチ９１〜９４より成る。キャパシタ９５の一方の電極は、スイッチ９１および９２を介して、入力電位ＶINまたは基準電位ＶREFに接続され、他方の電極は、スイッチ９３および９４を介して、積分回路９８または基準電位ＶREFに接続される。スイッチ９２、９４によってキャパシタ９５に接続される２つの基準電位ＶREFは同一である。
【０００４】
４つのスイッチ９１〜９４は同期して動作する。サンプリング期間にはスイッチ９１、９４が閉じてスイッチ９２、９３が開き、検出期間には、逆に、スイッチ９２、９３が閉じてスイッチ９１、９４が開く。したがって、キャパシタ９５は、サンプリング期間には基準電位ＶREFと入力電位ＶINの電位差によって充電され、検出期間には充電によって生じた電位を基準電位ＶREFに加算して積分回路９８に出力する。スイッチトキャパシタ９０から出力される電位ＶOUT'は、ＶOUT−ＶREF−ＶIN となる。
【０００５】
積分回路９８は増幅器９６とキャパシタ９７より成る。増幅器９６は、反転入力端子にスイッチトキャパシタ９０の出力電位ＶOUT'を与えられ、非反転入力端子に基準電位ＶREFを与えられる。増幅器９６の出力端子と反転入力端子間にはキャパシタ９７が並列に接続されており、積分回路９８はスイッチトキャパシタ９０の出力電位ＶOUT'と基準電位ＶREFとの差分を積分する。
【０００６】
積分回路９８はスイッチトキャパシタ９０の出力電位ＶOUT'を検出期間に積分し続け、スイッチトキャパシタ９０の充電量に対応した電位ＶO'を出力する。キャパシタ９５の静電容量をＣ'、キャパシタ９７の静電容量をＣNF'で表すと、積分回路９８の出力電位ＶO'の増分は、ΔＶO'＝Ｃ'／ＣNF'・（ＶIN−ＶREF）となる。
【０００７】
積分回路９８の増幅器９６の非反転入力端子に与えられる基準電位ＶREFはスイッチトキャパシタ９０に与えられる基準電位ＶREFと同じであり、同一の電源回路から供給される。この基準電位ＶREFは図外の諸回路にも与えられる。
【０００８】
【発明が解決しようとする課題】
ところが、サンプリング期間や検出期間にはスイッチトキャパシタ９０の充電や放電による電流が流れるため、基準電位ＶREFは変動する。この変動は、キャパシタ９５の静電容量Ｃ'が大きいほど大きく、また、サンプリングや検出の周期が短いほど顕著になる。基準電位ＶREFの変動は、積分回路９８をはじめ基準電位ＶREFを利用する諸回路の動作の不安定化を招くことになり、スイッチトキャパシタ９０を組み込んだ回路や装置の信頼性を低下させる。
【０００９】
諸回路を安定して動作させるためには、充電や放電による電流が生じても基準電位ＶREFに変動を生じさせないようにする必要がある。このため、従来は、基準電位ＶREFを生成する電源回路として大型で高性能のものを用いる、または、大容量のキャパシタを外付けして充電や放電による電流を吸収する等の、外的な対策を講じていた。その結果、回路規模の増大や外付け部品数の増加が生じ、回路や装置の構成の簡素化、小型化が困難となっていた。
【００１０】
本発明は、基準電位に影響を及ぼすことなく高速で動作する簡素な構成のスイッチトキャパシタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明では、第１の期間に入力端子より電荷を蓄積し、蓄積した電荷を第２の期間に出力端子より出力するスイッチトキャパシタにおいて、第１の基準電位を与えられる第１の基準端子と、第２の基準電位を与えられる第２の基準端子と、第１の期間に第１の電極が入力端子に接続され第２の電極が第１の基準端子に接続され、第２の期間に第１の電極が第１の基準端子に接続され第２の電極が出力端子に接続される第１のキャパシタと、第１の期間に第１の電極が入力端子に接続され第２の電極が第２の基準端子に接続され、第２の期間に第１の電極が第２の基準端子に接続され第２の電極が出力端子に接続される第２のキャパシタとを備える。
【００１２】
第１および第２のキャパシタは入力端子と出力端子間で並列に接続されており、それぞれ第１の期間に充電され第２の期間に放電する。第１のキャパシタは入力端子に加えられる入力電位と第１の基準電位の差によって充電され、第２のキャパシタは入力電位と第２の基準電位の差によって充電される。充電時には第１および第２のキャパシタの第２の電極の電位が異なり、放電時には第１および第２のキャパシタの第１の電極の電位が異なる。
【００１３】
放電時における出力端子の電位は、第１および第２のキャパシタの静電容量ならびに第１および第２の基準電位によって決定される一定値と入力電位との差となり、例えば、入力電位の＋１Ｖの変動は出力端子の電位の−１Ｖの変動として現れる。上記一定値は第１および第２のキャパシタの静電容量ならびに第１および第２の基準電位の設定次第で任意の値に設定することが可能であり、第１および第２の基準電位をこのスイッチトキャパシタを組み込む回路や装置の共通の基準電位と異なる値としつつ、出力端子の電位を共通の基準電位に適する範囲に収めることができる。
【００１４】
上記スイッチトキャパシタに、第１の基準端子と第２の基準端子に接続され第１の電位と第２の電位の略中間の電位を出力する電位変換回路を備えて、第１の期間の直前の第３の期間に、第１のキャパシタは第１の電極が電位変換回路の出力に接続され第２の電極が第１の基準端子に接続され、第２のキャパシタは第１の電極が電位変換回路の出力に接続され第２の電極が第２の基準端子に接続されるようにしてもよい。
【００１５】
第３の期間に、第１のキャパシタは第１の基準電位と第２の基準電位の差の略１／２の電位差で充電され、第２のキャパシタは第２の基準電位と第１の基準電位の差の略１／２の電位差で充電される。したがって、入力端子に加えられる入力電位が第１の基準電位と第２の基準電位の中間のとき、第１および第２のキャパシタはそれぞれ、第１の期間に充電される量に近い量をあらかじめ充電されることになる。
【００１６】
上記各構成において、第１のキャパシタの静電容量と第２のキャパシタの静電容量を等しくしてもよい。第２の期間の出力端子の電位は、第１および第２の基準電位の和と入力電位の差の１／２となり、キャパシタの静電容量の絶対的な大きさに依存しなくなる。
【００１７】
さらに、第１の基準端子を所定電位の電源に接続し、第２の基準端子を接地する構成としてもよい。単電源で動作するスイッチトキャパシタとなる。第２の基準電位はグランド電位になり、電位変換回路を備えるものではその回路の出力電位は電源電位の略１／２となる。
【００１８】
【発明の実施の形態】
本発明の第１の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図１に示す。本実施形態のスイッチトキャパシタ１０は、２つのキャパシタ１１、１２および８つのアナログスイッチ２１〜２８より成り、６つの端子３１〜３６を有している。
【００１９】
端子３１および３２はそれぞれ入力端子および出力端子であり、他の端子３３、３４、３５、３６は基準電位を与えるための基準端子である。入力端子３１には、電位検出の対象である入力電位ＶINが与えられる。基準端子３３および３４には第１の基準電位ＶREF1が与えられ、基準端子３５および３６には第２の基準電位ＶREF2が与えられる。第１および第２の基準電位ＶREF1およびＶREF2は不図示の電源回路によって生成され、互いに異なる値に設定されている。
【００２０】
第１のキャパシタ１１の一方の電極は、スイッチ２１を介して入力端子３１に接続され、スイッチ２２を介して基準端子３３に接続される。キャパシタ１１の他方の電極は、スイッチ２３を介して出力端子３２に接続され、スイッチ２４を介して基準端子３４に接続される。第２のキャパシタ１２の一方の電極は、スイッチ２５を介して入力端子３１に接続され、スイッチ２６を介して基準端子３５に接続される。キャパシタ１２の他方の電極は、スイッチ２７を介して出力端子３２に接続され、スイッチ２８を介して基準端子３６に接続される。
【００２１】
したがって、キャパシタ１１およびキャパシタ１２は、入力端子３１と出力端子３２との間で並列に接続されることになる。ただし、以下に述べるように、キャパシタ１１、１２はいずれも、入力端子３１と出力端子３２に同時に接続されることはない。
【００２２】
８つのスイッチ２１〜２８は同期して周期的に動作する。これらのスイッチを動作させるための信号を図２に示す。信号Ｓ１はスイッチ２１、２４、２５および２８に与えられてそれらの開閉を制御する信号であり、高レベル（Ｈレベル）と低レベル（Ｌレベル）の矩形波である。スイッチ２１、２４、２５、２８は、信号Ｓ１がＨレベルの時に閉じ、Ｌレベルの時に開く。信号Ｓ２はスイッチ２２、２３、２６および２７に与えられてそれらの開閉を制御する信号であり、ＨレベルとＬレベルの矩形波である。スイッチ２２、２３、２６、２７は、信号Ｓ２がＨレベルの時に閉じ、Ｌレベルの時に開く。
【００２３】
信号Ｓ１および信号Ｓ２は、一方がＨレベルの時に他方がＬレベルになるように設定されている。信号Ｓ１がＨレベル（信号Ｓ２がＬレベル）になる期間φ1は、キャパシタ１１、１２が充電されるサンプリング期間であり、信号Ｓ２がＨレベル（信号Ｓ１がＬレベル）になる期間φ2は、キャパシタ１１、１２の充電量が検出される検出期間である。図１の各スイッチに符号φ1、φ2を付して、各スイッチが閉じる期間を示す。
【００２４】
キャパシタ１１はサンプリング期間φ1に入力端子３１と基準端子３４に接続され、第１の基準電位ＶREF1と入力電位ＶINの差電位ＶREF1−ＶINによって充電される。キャパシタ１１の静電容量をＣ1で表すと、その蓄積電荷Ｑ1は式（１）で表される。キャパシタ１２はサンプリング期間φ1に入力端子３１と基準端子３６に接続され、第２の基準電位ＶREF2と入力電位ＶINの差電位ＶREF2−ＶINによって充電される。キャパシタ１２の静電容量をＣ2で表すと、その蓄積電荷Ｑ2は式（２）で表される。
Ｑ1 ＝Ｃ1・（ＶREF1−ＶIN）（１）
Ｑ2 ＝Ｃ2・（ＶREF2−ＶIN）（２）
【００２５】
検出期間φ2においては、キャパシタ１１は基準端子３３と出力端子３２に接続され、キャパシタ１２は基準端子３５と出力端子３２に接続される。基準端子３３が第１の電位ＶREF1、基準端子３５が第２の電位ＶREF2であり、キャパシタ１１、１２の蓄積電荷Ｑ1、Ｑ2が式（１）、（２）の関係にあることから、出力端子３２に現れる電位ＶOUTは式（３）で表される。
ＶOUT ＝（Ｃ1・ＶREF1＋Ｃ2・ＶREF2）／（Ｃ1＋Ｃ2）−ＶIN （３）
【００２６】
式（３）より明らかなように、スイッチトキャパシタ１０の出力電位ＶOUTは、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2と２つの基準電位ＶREF1、ＶREF2によって定まる定数と入力電位ＶINの差となる。すなわち、出力電位ＶOUTは静電容量Ｃ1、Ｃ2、基準電位ＶREF1、ＶREF2のいずれによっても調節可能であり、これら４変数のいずれか１つまたは２つ以上の組み合わせによって出力電位ＶOUTを任意に設定することができる。
【００２７】
特に、キャパシタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2が等しいときには、式（３）は式（４）となる。この場合、スイッチトキャパシタ１０の出力電位ＶOUTは、基準電位ＶREF1、ＶREF2のみに依存することになり、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2には依存しない。したがって、スイッチトキャパシタ１０の静電容量を大きく設定しても小さく設定しても、出力電位ＶOUTは同じになる。
ＶOUT ＝（ＶREF1＋ＶREF2）／２−ＶIN （４）
【００２８】
積分回路４０は、増幅器４１およびキャパシタ４２より成り、キャパシタ４２は増幅器４１の出力端子と反転入力端子間に増幅器４１に対して並列に接続されている。増幅器４１の反転入力端子はスイッチトキャパシタ１０の出力端子３２に接続されており、検出期間φ2にその出力電位ＶOUTを与えられる。増幅器４１の非反転入力端子には、基準電位ＶREF0が与えられる。この基準電位ＶREF0は、図外の他の諸回路にも与えられる共通の基準電位であり、スイッチトキャパシタ１０に与えられる第１の基準電位ＶREF1および第２の基準電位ＶREF2とは異なるが、同一の電源回路によって生成される。
【００２９】
積分回路４０は、スイッチトキャパシタ１０の出力電位ＶOUTを検出期間φ2の間積分し増幅して出力する。積分回路４０の出力端子に現れる電位ＶOにより、サンプリング期間φ1においてスイッチトキャパシタ１０に蓄積された電荷の量、すなわち入力電位ＶINの大きさが判る。
【００３０】
上記構成のスイッチトキャパシタ１０は、基準電位ＶREF0には接続されていないから、サンプリング期間φ1における充電による電流および検出期間φ2における放電による電流は、基準電位ＶREF0に変動をもたらさない。したがって、積分回路４０に与えられる基準電位ＶREF0は常時安定して一定値に保たれ、その出力電位ＶOの変動は真に入力電位ＶINの変動を表す。このため、スイッチトキャパシタ１０と積分回路４０の組み合わせによる入力電位ＶINの検出はきわめて正確である。また、基準電位ＶREF0を与えられる他の諸回路の動作も安定したものとなる。
【００３１】
このように、スイッチトキャパシタ１０は基準電位ＶREF0に変動をもたらすことはないから、基準電位ＶREF0、ＶREF1、ＶREF2を生成する電源回路を特に高性能化する必要がない。また、基準電位ＶREF0の安定化のために、大容量のキャパシタを外付けする必要もない。
【００３２】
サンプリング期間φ1と検出期間φ2は同じ長さに設定してもよく、異なる長さに設定してもよい。サンプリング周期やキャパシタ１１、１２の静電容量等を考慮して、入力電位ＶINによる充電がサンプリング期間φ1内に終了し、積分回路４０による充電量の検出が検出期間φ2内に終了するように設定すればよい。また、必ずしも検出期間φ2の直後にサンプリング期間φ1を続ける必要はなく、検出期間φ2と次のサンプリング期間φ1の間に、サンプリングも検出も行わない期間を設けてもよい。
【００３３】
なお、積分回路４０の出力電位ＶOは、キャパシタ４２の静電容量をＣNFで表すと、式（５）で与えられる。
ＶO ＝（Ｃ1＋Ｃ2）／ＣNF・（ＶIN−ＶREF0）（５）
【００３４】
特に、スイッチトキャパシタ１０のキャパシタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2を等しくし、積分回路４０の非反転入力端子に与える基準電位ＶREF0をスイッチトキャパシタ１０に与える２つの基準電位ＶREF1、ＶREF2の中間値に設定したときは、出力電位ＶOは式（６）となる。式（６）は、図５に示した従来の構成に比べて、基準電位に対する積分回路のゲインが２倍になることを示している。
ＶO ＝２・Ｃ1／ＣNF・｛ＶIN−（ＶREF1＋ＶREF2）／２｝（６）
【００３５】
上記スイッチトキャパシタ１０においては、電源回路から２つの基準電位ＶREF1およびＶREF2を与える構成としているが、一方の基準電位のみを電源回路より供給し、他方をグランド電位としてもよい。例えば、キャパシタ１２に接続される２つの基準端子３５および３６を接地する構成とする。
【００３６】
このとき、ＶREF2＝０であるから、スイッチトキャパシタ１０の出力電位ＶOUTを表す式（３）は式（７）となり、さらに、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2が等しいときには式（８）となる。また、積分回路４０の出力電位を表す式（６）は式（９）となる。
ＶOUT ＝Ｃ1・ＶREF1／（Ｃ1＋Ｃ2）−ＶIN （７）
ＶOUT ＝ＶREF1／２−ＶIN （８）
ＶO ＝２・Ｃ1／ＣNF・（ＶIN−ＶREF1／２）（９）
【００３７】
スイッチトキャパシタ１０に与える第２の基準電位ＶREF2をグランド電位とする構成では、スイッチトキャパシタ１０は単電源で動作することになり、基準電位供給用の配線が単純になる上、電源回路の構成もより簡素になる。
【００３８】
本発明の第２の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図３に示す。本実施形態のスイッチトキャパシタ５０は、２つのキャパシタ５１、５２および１０個のアナログスイッチ６１〜７０より成り、６つの端子７１〜７６を有している。さらに、抵抗値の等しい２つの抵抗７７、７８から成る電位変換回路７９を備えている。
【００３９】
スイッチトキャパシタ５０の構成は、２つのスイッチ６９、７０および電位変換回路７９を除き、第１の実施形態のスイッチトキャパシタ１０と同様の構成である。電位変換回路７９は、第１の基準電位ＶREF1を与えられる基準端子７３と第２の基準電位ＶREF2を与えられる基準端子７５に接続されており、両電位を中間電位（ＶREF1＋ＶREF2）／２に変換して出力する。
【００４０】
第１のキャパシタ５１の一方の電極は、スイッチ６１を介して入力端子７１に、スイッチ６２を介して基準端子７３に、さらにスイッチ６９を介して電位変換回路７９の出力に接続される。第２のキャパシタ５２の一方の電極は、スイッチ６５を介して入力端子７１に、スイッチ６６を介して基準端子７５に、さらにスイッチ７０を介して電位変換回路７９の出力に接続される。キャパシタ５１および５２の他方の電極から出力端子７２および基準端子７４、７６に至る構成ならびに積分回路８０はスイッチトキャパシタ１０と同じであり、重複する説明は省略する。
【００４１】
１０個のスイッチ６１〜７０を動作させるための信号を図４に示す。信号ＳＳ１はスイッチ６１および６５に与えられ、信号ＳＳ２はスイッチ６２、６３、６６および６７に与えられる。信号ＳＳ３はスイッチ６９および７０に与えられ、信号ＳＳ４はスイッチ６４および６８に与えられる。各信号はＨレベルとＬレベルが交互に現れる矩形波であり、各スイッチは与えられた信号がＨレベルの時に閉じ、Ｌレベルの時に開く。
【００４２】
信号ＳＳ３は、信号ＳＳ２がＬレベルになると同時にＨレベルになり、信号ＳＳ１がＨレベルになると同時にＬレベルになる。信号ＳＳ４は、信号ＳＳ３がＨレベルまたは信号ＳＳ１がＨレベルである間にＨレベルになる。信号ＳＳ１および信号ＳＳ４がＨレベルになる期間φ1はサンプリング期間であり、信号ＳＳ２がＨレベルになる期間φ2は検出期間である。
【００４３】
信号ＳＳ３と信号ＳＳ４がＨレベルになる期間φ3には、キャパシタ５１は電位変換回路７９と第１の基準電位ＶREF1の基準電極７４に接続されて充電され、キャパシタ５２は電位変換回路７９と第２の基準電位ＶREF2の基準電極７６に接続されて充電される。図３の各スイッチにφ1、φ2、φ3の符号を付して、各スイッチが閉じる期間を示す。
【００４４】
上記構成のスイッチトキャパシタ５０は、検出期間φ2終了後から次のサンプリング期間φ1が始まる前の期間φ3に、所定の電圧によって強制的に充電される。このときキャパシタ５１および５２に印加される電圧は、それぞれＶREF1−（ＶREF1＋ＶREF2）／２およびＶREF2−（ＶREF1＋ＶREF2）／２である。サンプリング期間φ1におけるキャパシタ５１および５２の印加電圧はそれぞれＶREF1−ＶINおよびＶREF2−ＶINであって、中間電位（ＶREF1＋ＶREF2）／２は入力電位ＶINに近い値であるから、サンプリング期間φ1に蓄積されるはずの電荷に近い量があらかじめ期間φ3に蓄積されることになる。
【００４５】
すなわち期間φ3は予充電期間となり、実際のサンプリング期間φ1には、予充電期間φ3での充電量が少なかった場合に補充し、多かった場合に放出するという微調整を行うことになる。予充電期間φ3における充電は電源から与えられる電力によってなされるから速やかに進行し、サンプリング期間φ1における充電量の微調整も僅かであるから速やかに進行する。このため、スイッチトキャパシタ５０の充電量が入力電位ＶINに対応する充電量となるまでの時間は、予充電期間φ3を設けない場合に比べて短くなる。
【００４６】
したがって、スイッチトキャパシタ５０は、高速動作時にも入力電位を正しく検出することが可能であり、短周期でサンプリングを行う回路や装置に適したものとなる。なお、予充電期間φ3はサンプリング期間φ1や検出期間φ2と同じ長さであってもよく、各期間φ1、φ2、φ3をそれぞれ異なる長さに設定してもよい。
【００４７】
キャパシタ５１、５２の静電容量Ｃ1、Ｃ2、基準電位ＶREF1、ＶREF2、出力端子７２に現れる出力電位ＶOUT、積分回路８０の出力電位ＶO等の関係は、第１の実施形態のスイッチトキャパシタ１０と全く同じである。電位変換回路７９は基準電位ＶREF1およびＶREF2から中間電位を生成するから、予充電期間φ3においても、サンプリング期間φ1や検出期間φ2と同様に、積分回路８０や他の諸回路に与えられる基準電位ＶREF0に変動が生じることはない。
【００４８】
本実施形態のスイッチトキャパシタ５０も、一方の基準電位ＶREF1のみを電源回路から与え、端子７５および７６を接地して他方の基準電位ＶREF2をグランド電位としてよい。配線や電源回路の構成を簡素にすることができる。ただし、入力電位ＶINとグランド電位との差が大きいときには、予充電期間φ3での充電量を入力電位ＶINによる充電量に近くするために、２つの基準電位ＶREF1、ＶREF2をともに電源回路から与えるのが好ましい。
【００４９】
また、ここでは電位変換回路７９を抵抗値の等しい２つの抵抗７７、７８によって構成したが、抵抗７７と７８を異なる抵抗値としてもよい。予充電期間φ3におけるスイッチトキャパシタ５０の充電量が、サンプリング期間φ1の平均的な充電量に近くなるように、入力電位ＶIN、キャパシタ５１の静電容量Ｃ1、キャパシタ５２の静電容量Ｃ2等を考慮して設定すればよい。
【００５０】
【発明の効果】
請求項１のスイッチトキャパシタによるときは、これを組み込む回路や装置の共通の基準電位と異なる電位を第１および第２の基準電位として与えても、出力端子の電位を共通の基準電位に適する範囲に収めることができるから、基準電位を共通の基準電位から得る必要がない。したがって、スイッチトキャパシタの充電と放電によって共通の基準電位が変動することがなく、他の回路を含めた全体の動作が安定化する。また、共通の基準電位を安定化させるために特殊な手段を設ける必要がないため、他の回路の構成を簡素にすることできる。
【００５１】
しかも、出力電位は２つのキャパシタの静電容量および２つの基準電位によって決定されるから、これら４つの変数のいずれか１つまたは組み合わせによって出力電位を任意に設定することが可能である。このため、出力電位の設定の自由度が高く、組み合わせる他の回路への制約が少なくなって、回路設計が容易になる。
【００５２】
請求項２のスイッチトキャパシタでは、入力端子から与えられる入力電位による充電量に近い量をあらかじめ充電しておくことができるから、第１の期間すなわち充電期間が短い場合でも、入力電位に応じた充電を確実に行うことができる。したがって、高速な動作によく追随し、短い周期で充電と放電を切り換える必要のある回路に適したものとなる。
【００５３】
請求項３のスイッチトキャパシタでは、出力電位が２つのキャパシタの静電容量の絶対的な大きさに依存しないから、出力電位に影響を及ぼすことなく静電容量を任意に設定することが可能である。しかも、出力電位は２つの基準電位の和に直線的に対応するから、出力電位をきわめて容易に調節することができる。したがって、他の回路との組み合わせが容易であり、様々な回路に適用することができる。
【００５４】
請求項４のスイッチトキャパシタは、単電源で動作するため構成が簡素であり、駆動電力の供給も容易である。電位変換回路を備える構成とするときも、電位変換回路自体を簡素に構成することができて、スイッチトキャパシタは複雑にならない。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。
【図２】第１の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。
【図３】本発明の第２の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。
【図４】第２の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。
【図５】従来のスイッチトキャパシタを積分回路に接続した構成を示す図。
【符号の説明】
１０スイッチトキャパシタ
１１第１のキャパシタ
１２第２のキャパシタ
２１〜２８アナログスイッチ
３１入力端子
３２出力端子
３３、３４第１の基準端子
３５、３６第２の基準端子
４０積分回路
４１増幅器
４２キャパシタ
５０スイッチトキャパシタ
５１第１のキャパシタ
５２第２のキャパシタ
６１〜７０アナログスイッチ
７１入力端子
７２出力端子
７３、７４第１の基準端子
７５、７６第２の基準端子
７７、７８抵抗
７９電位変換回路
８０積分回路
８１増幅器
８２キャパシタ
ＶREF1 第１の基準電位
ＶREF2 第２の基準電位
φ1 サンプリング期間（第１の期間）
φ2 検出期間（第２の期間）
φ3 予充電期間（第３の期間）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switched capacitor used in an oversampling A / D converter or the like.
[0002]
[Prior art]
A switched capacitor that detects a change in potential by converting it into a charge amount is often used for oversampling or the like. The switched capacitor is connected to the input potential to be measured during the sampling period and charged, and during the subsequent detection period, the switched capacitor is disconnected from the input potential and connected to an integrating circuit or the like to detect the amount of charge.
[0003]
FIG. 5 shows a configuration of a conventional switched capacitor together with an integrating circuit connected thereto. The switched capacitor 90 includes a single capacitor 95 and four switches 91 to 94. One electrode of the capacitor 95 is connected to the input potential VIN or the reference potential VREF via the switches 91 and 92, and the other electrode is connected to the integrating circuit 98 or the reference potential VREF via the switches 93 and 94. The The two reference potentials VREF connected to the capacitor 95 by the switches 92 and 94 are the same.
[0004]
The four switches 91 to 94 operate in synchronization. During the sampling period, the switches 91 and 94 are closed and the switches 92 and 93 are opened. Conversely, during the detection period, the switches 92 and 93 are closed and the switches 91 and 94 are opened. Therefore, the capacitor 95 is charged by the potential difference between the reference potential VREF and the input potential VIN during the sampling period, and the potential generated by the charging is added to the reference potential VREF during the detection period and is output to the integrating circuit 98. The potential VOUT ′ output from the switched capacitor 90 is VOUT−VREF−VIN.
[0005]
The integrating circuit 98 includes an amplifier 96 and a capacitor 97. The amplifier 96 is supplied with the output potential VOUT ′ of the switched capacitor 90 at its inverting input terminal and with the reference potential VREF at its non-inverting input terminal. A capacitor 97 is connected in parallel between the output terminal and the inverting input terminal of the amplifier 96, and the integrating circuit 98 integrates the difference between the output potential VOUT ′ of the switched capacitor 90 and the reference potential VREF.
[0006]
The integrating circuit 98 continues to integrate the output potential VOUT ′ of the switched capacitor 90 during the detection period, and outputs a potential VO ′ corresponding to the charged amount of the switched capacitor 90. When the capacitance of the capacitor 95 is represented by C ′ and the capacitance of the capacitor 97 is represented by CNF ′, the increment of the output potential VO ′ of the integration circuit 98 is ΔVO ′ = C ′ / CNF ′ · (VIN−VREF). Become.
[0007]
The reference potential VREF applied to the non-inverting input terminal of the amplifier 96 of the integrating circuit 98 is the same as the reference potential VREF applied to the switched capacitor 90 and is supplied from the same power supply circuit. This reference potential VREF is also given to various circuits outside the figure.
[0008]
[Problems to be solved by the invention]
However, since a current due to charging and discharging of the switched capacitor 90 flows during the sampling period and the detection period, the reference potential VREF varies. This variation becomes larger as the capacitance C ′ of the capacitor 95 is larger, and becomes more prominent as the sampling and detection cycle is shorter. The fluctuation of the reference potential VREF causes the operation of various circuits using the reference potential VREF including the integration circuit 98 to become unstable, and reduces the reliability of the circuit or device incorporating the switched capacitor 90.
[0009]
In order to stably operate various circuits, it is necessary to prevent the reference potential VREF from fluctuating even when a current due to charging or discharging occurs. For this reason, conventional external measures such as using a large and high-performance power supply circuit for generating the reference potential VREF or absorbing a current caused by charging or discharging by attaching a large-capacity capacitor externally. Was taking. As a result, an increase in circuit scale and an increase in the number of external components have occurred, making it difficult to simplify and miniaturize the configuration of circuits and devices.
[0010]
An object of the present invention is to provide a switched capacitor having a simple configuration that operates at high speed without affecting the reference potential.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a first reference potential is applied to a switched capacitor that accumulates charges from an input terminal in a first period and outputs the accumulated charges from an output terminal in a second period. A first reference terminal, a second reference terminal to which a second reference potential is applied, and a first electrode connected to the input terminal and a second electrode connected to the first reference terminal in the first period A first capacitor having a first electrode connected to the first reference terminal and a second electrode connected to the output terminal in the second period; and a first electrode serving as the input terminal in the first period. A second capacitor connected and connected to the second reference terminal; in the second period, the first electrode is connected to the second reference terminal and the second electrode is connected to the output terminal; Is provided.
[0012]
The first and second capacitors are connected in parallel between the input terminal and the output terminal, and are charged in the first period and discharged in the second period, respectively. The first capacitor is charged by the difference between the input potential applied to the input terminal and the first reference potential, and the second capacitor is charged by the difference between the input potential and the second reference potential. The potentials of the second electrodes of the first and second capacitors are different during charging, and the potentials of the first electrodes of the first and second capacitors are different during discharging.
[0013]
The potential of the output terminal at the time of discharging is the difference between the input potential and the constant value determined by the capacitances of the first and second capacitors and the first and second reference potentials. The fluctuation appears as a fluctuation of -1V in the potential of the output terminal. The constant value can be set to an arbitrary value depending on the capacitances of the first and second capacitors and the settings of the first and second reference potentials. The first and second reference potentials can be set to this value. It is possible to keep the potential of the output terminal within a range suitable for the common reference potential, while making the value different from the common reference potential of a circuit or device incorporating a switched capacitor.
[0014]
The switched capacitor includes a potential conversion circuit that is connected to the first reference terminal and the second reference terminal and outputs a potential approximately in the middle of the first potential and the second potential, and immediately before the first period. In the third period, the first capacitor has the first electrode connected to the output of the potential conversion circuit, the second electrode connected to the first reference terminal, and the second capacitor has the first electrode converted to the potential. The second electrode connected to the output of the circuit may be connected to the second reference terminal.
[0015]
In the third period, the first capacitor is charged with a potential difference approximately half the difference between the first reference potential and the second reference potential, and the second capacitor is charged with the second reference potential and the first reference potential. The battery is charged with a potential difference that is approximately ½ of the potential difference. Accordingly, when the input potential applied to the input terminal is intermediate between the first reference potential and the second reference potential, the first and second capacitors each have an amount close to the amount charged in the first period in advance. It will be charged.
[0016]
In each of the above configurations, the capacitance of the first capacitor may be equal to the capacitance of the second capacitor. The potential of the output terminal in the second period is ½ of the difference between the sum of the first and second reference potentials and the input potential and does not depend on the absolute capacitance of the capacitor.
[0017]
Further, the first reference terminal may be connected to a power source having a predetermined potential, and the second reference terminal may be grounded. It becomes a switched capacitor that operates with a single power supply. The second reference potential is a ground potential, and in the case of including a potential conversion circuit, the output potential of the circuit is approximately 1/2 of the power supply potential.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows the configuration of the switched capacitor and the integrating circuit connected thereto according to the first embodiment of the present invention. The switched capacitor 10 according to the present embodiment includes two capacitors 11 and 12 and eight analog switches 21 to 28 and has six terminals 31 to 36.
[0019]
Terminals 31 and 32 are an input terminal and an output terminal, respectively, and the other terminals 33, 34, 35, and 36 are reference terminals for applying a reference potential. The input terminal 31 is supplied with an input potential VIN which is a potential detection target. A first reference potential VREF1 is applied to the reference terminals 33 and 34, and a second reference potential VREF2 is applied to the reference terminals 35 and 36. The first and second reference potentials VREF1 and VREF2 are generated by a power supply circuit (not shown) and set to different values.
[0020]
One electrode of the first capacitor 11 is connected to the input terminal 31 via the switch 21 and connected to the reference terminal 33 via the switch 22. The other electrode of the capacitor 11 is connected to the output terminal 32 via the switch 23 and connected to the reference terminal 34 via the switch 24. One electrode of the second capacitor 12 is connected to the input terminal 31 via the switch 25 and is connected to the reference terminal 35 via the switch 26. The other electrode of the capacitor 12 is connected to the output terminal 32 via the switch 27 and connected to the reference terminal 36 via the switch 28.
[0021]
Therefore, the capacitor 11 and the capacitor 12 are connected in parallel between the input terminal 31 and the output terminal 32. However, as described below, neither of the capacitors 11 and 12 is connected to the input terminal 31 and the output terminal 32 at the same time.
[0022]
The eight switches 21 to 28 operate periodically in synchronization. Signals for operating these switches are shown in FIG. The signal S1 is a signal that is given to the switches 21, 24, 25, and 28 to control the opening and closing thereof, and is a high-level (H level) and low-level (L level) rectangular wave. The switches 21, 24, 25, and 28 are closed when the signal S1 is at the H level and open when the signal S1 is at the L level. The signal S2 is a signal which is given to the switches 22, 23, 26 and 27 to control their opening and closing, and is a rectangular wave of H level and L level. The switches 22, 23, 26, and 27 are closed when the signal S2 is at the H level, and are opened when the signal S2 is at the L level.
[0023]
The signal S1 and the signal S2 are set so that when one is at the H level, the other is at the L level. The period φ1 in which the signal S1 is H level (the signal S2 is L level) is a sampling period in which the capacitors 11 and 12 are charged, and the period φ2 in which the signal S2 is H level (the signal S1 is L level) This is a detection period in which the charge amounts of 11 and 12 are detected. Reference numerals φ1 and φ2 are attached to the switches in FIG. 1 to indicate the period during which the switches are closed.
[0024]
The capacitor 11 is connected to the input terminal 31 and the reference terminal 34 in the sampling period φ1, and is charged by the difference potential VREF1-VIN between the first reference potential VREF1 and the input potential VIN. When the capacitance of the capacitor 11 is represented by C1, the accumulated charge Q1 is represented by the equation (1). The capacitor 12 is connected to the input terminal 31 and the reference terminal 36 during the sampling period φ1, and is charged by the difference potential VREF2−VIN between the second reference potential VREF2 and the input potential VIN. When the capacitance of the capacitor 12 is represented by C2, the accumulated charge Q2 is represented by the equation (2).
Q1 = C1 ・ (VREF1−VIN) (1)
Q2 = C2 ・ (VREF2−VIN) (2)
[0025]
In the detection period φ 2, the capacitor 11 is connected to the reference terminal 33 and the output terminal 32, and the capacitor 12 is connected to the reference terminal 35 and the output terminal 32. Since the reference terminal 33 is the first potential VREF1, the reference terminal 35 is the second potential VREF2, and the accumulated charges Q1 and Q2 of the capacitors 11 and 12 are in the relationship of the equations (1) and (2), the output terminal The potential VOUT appearing at 32 is expressed by equation (3).
VOUT = (C1 ・ VREF1 + C2 ・ VREF2) / (C1 + C2) −VIN (3)
[0026]
As apparent from the equation (3), the output potential VOUT of the switched capacitor 10 is the difference between the input potential VIN and a constant determined by the capacitances C1 and C2 of the capacitors 11 and 12 and the two reference potentials VREF1 and VREF2. That is, the output potential VOUT can be adjusted by any one of the capacitances C1, C2 and the reference potentials VREF1, VREF2, and the output potential VOUT is arbitrarily set by one or a combination of two or more of these four variables. be able to.
[0027]
In particular, when the capacitance C1 of the capacitor 11 and the capacitance C2 of the capacitor 12 are equal, Equation (3) becomes Equation (4). In this case, the output potential VOUT of the switched capacitor 10 depends only on the reference potentials VREF1 and VREF2, and does not depend on the capacitances C1 and C2 of the capacitors 11 and 12. Therefore, the output potential VOUT is the same whether the capacitance of the switched capacitor 10 is set large or small.
VOUT = (VREF1 + VREF2) / 2-VIN (4)
[0028]
The integrating circuit 40 includes an amplifier 41 and a capacitor 42, and the capacitor 42 is connected in parallel with the amplifier 41 between the output terminal and the inverting input terminal of the amplifier 41. The inverting input terminal of the amplifier 41 is connected to the output terminal 32 of the switched capacitor 10, and the output potential VOUT is given during the detection period φ2. A reference potential VREF0 is applied to the non-inverting input terminal of the amplifier 41. This reference potential VREF0 is a common reference potential that is also applied to other circuits outside the figure, and is different from the first reference potential VREF1 and the second reference potential VREF2 that are applied to the switched capacitor 10, but is the same. Generated by the power supply circuit.
[0029]
The integrating circuit 40 integrates, amplifies and outputs the output potential VOUT of the switched capacitor 10 during the detection period φ2. From the potential VO appearing at the output terminal of the integrating circuit 40, the amount of charge accumulated in the switched capacitor 10 in the sampling period φ1, that is, the magnitude of the input potential VIN can be determined.
[0030]
Since the switched capacitor 10 having the above configuration is not connected to the reference potential VREF0, the current due to charging in the sampling period φ1 and the current due to discharging in the detection period φ2 do not cause fluctuations in the reference potential VREF0. Therefore, the reference potential VREF0 applied to the integration circuit 40 is always stably maintained at a constant value, and the variation of the output potential VO truly represents the variation of the input potential VIN. For this reason, the detection of the input potential VIN by the combination of the switched capacitor 10 and the integrating circuit 40 is extremely accurate. In addition, the operation of other circuits to which the reference potential VREF0 is applied becomes stable.
[0031]
As described above, the switched capacitor 10 does not cause a change in the reference potential VREF0, so that it is not necessary to improve the performance of the power supply circuit for generating the reference potentials VREF0, VREF1, and VREF2. Further, it is not necessary to attach a large-capacitance capacitor in order to stabilize the reference potential VREF0.
[0032]
The sampling period φ1 and the detection period φ2 may be set to the same length or different lengths. In consideration of the sampling period, the capacitances of the capacitors 11 and 12, etc., the charging with the input potential VIN is finished within the sampling period φ1, and the detection of the charging amount by the integrating circuit 40 is finished within the detection period φ2. do it. Further, it is not always necessary to continue the sampling period φ1 immediately after the detection period φ2, and a period during which neither sampling nor detection is performed may be provided between the detection period φ2 and the next sampling period φ1.
[0033]
The output potential VO of the integrating circuit 40 is given by the equation (5) when the capacitance of the capacitor 42 is expressed by CNF.
VO = (C1 + C2) / CNF · (VIN – VREF0) (5)
[0034]
In particular, two reference potentials VREF1 for giving the switched capacitor 10 the reference potential VREF0 given to the non-inverting input terminal of the integrating circuit 40 by making the capacitance C1 of the capacitor 11 of the switched capacitor 10 equal to the capacitance C2 of the capacitor 12; When the intermediate value of VREF2 is set, the output potential VO is expressed by equation (6). Equation (6) shows that the gain of the integration circuit with respect to the reference potential is doubled compared to the conventional configuration shown in FIG.
VO = 2.multidot.C1 / CNF. {VIN- (VREF1 + VREF2) / 2} (6)
[0035]
The switched capacitor 10 is configured to supply two reference potentials VREF1 and VREF2 from the power supply circuit. However, only one reference potential may be supplied from the power supply circuit and the other may be a ground potential. For example, the two reference terminals 35 and 36 connected to the capacitor 12 are grounded.
[0036]
At this time, since VREF2 = 0, Expression (3) representing the output potential VOUT of the switched capacitor 10 becomes Expression (7). Further, when the capacitances C1 and C2 of the capacitors 11 and 12 are equal, Expression (8) It becomes. Further, Expression (6) representing the output potential of the integrating circuit 40 becomes Expression (9).
VOUT = C1 / VREF1 / (C1 + C2) -VIN (7)
VOUT = VREF1 / 2-VIN (8)
VO = 2 ・ C1 / CNF ・ (VIN-VREF1 / 2) (9)
[0037]
In the configuration in which the second reference potential VREF2 applied to the switched capacitor 10 is the ground potential, the switched capacitor 10 operates with a single power source, the wiring for supplying the reference potential is simplified, and the configuration of the power supply circuit is further improved. Be simple.
[0038]
FIG. 3 shows the configuration of the switched capacitor and the integrating circuit connected thereto according to the second embodiment of the present invention. The switched capacitor 50 of the present embodiment includes two capacitors 51 and 52 and ten analog switches 61 to 70, and has six terminals 71 to 76. Furthermore, a potential conversion circuit 79 including two resistors 77 and 78 having the same resistance value is provided.
[0039]
The configuration of the switched capacitor 50 is the same as that of the switched capacitor 10 of the first embodiment except for the two switches 69 and 70 and the potential conversion circuit 79. The potential conversion circuit 79 is connected to a reference terminal 73 to which a first reference potential VREF1 is applied and a reference terminal 75 to which a second reference potential VREF2 is applied, and converts both potentials to an intermediate potential (VREF1 + VREF2) / 2. Output.
[0040]
One electrode of the first capacitor 51 is connected to the input terminal 71 through the switch 61, to the reference terminal 73 through the switch 62, and further to the output of the potential conversion circuit 79 through the switch 69. One electrode of the second capacitor 52 is connected to the input terminal 71 via the switch 65, to the reference terminal 75 via the switch 66, and further to the output of the potential conversion circuit 79 via the switch 70. The configuration extending from the other electrode of the capacitors 51 and 52 to the output terminal 72 and the reference terminals 74 and 76 and the integrating circuit 80 are the same as those of the switched capacitor 10, and redundant description is omitted.
[0041]
Signals for operating the ten switches 61 to 70 are shown in FIG. Signal SS1 is applied to switches 61 and 65, and signal SS2 is applied to switches 62, 63, 66 and 67. Signal SS3 is provided to switches 69 and 70, and signal SS4 is provided to switches 64 and 68. Each signal is a rectangular wave in which an H level and an L level appear alternately, and each switch is closed when the applied signal is at an H level and opened when the signal is at an L level.
[0042]
The signal SS3 becomes H level when the signal SS2 becomes L level, and becomes L level when the signal SS1 becomes H level. The signal SS4 becomes H level while the signal SS3 is H level or the signal SS1 is H level. A period φ1 in which the signals SS1 and SS4 are at the H level is a sampling period, and a period φ2 in which the signal SS2 is at the H level is a detection period.
[0043]
During the period φ3 in which the signal SS3 and the signal SS4 are at the H level, the capacitor 51 is connected to the potential conversion circuit 79 and the reference electrode 74 of the first reference potential VREF1, and charged, and the capacitor 52 is connected to the potential conversion circuit 79 and the second potential conversion circuit 79. Are connected to the reference electrode 76 of the reference potential VREF2 and charged. Each switch shown in FIG. 3 is denoted by φ1, φ2, and φ3 to indicate a period during which each switch is closed.
[0044]
The switched capacitor 50 configured as described above is forcibly charged with a predetermined voltage during a period φ3 after the end of the detection period φ2 and before the start of the next sampling period φ1. At this time, voltages applied to the capacitors 51 and 52 are VREF1− (VREF1 + VREF2) / 2 and VREF2− (VREF1 + VREF2) / 2, respectively. Since the voltages applied to the capacitors 51 and 52 in the sampling period φ1 are VREF1−VIN and VREF2−VIN, respectively, and the intermediate potential (VREF1 + VREF2) / 2 is close to the input potential VIN, it should be stored in the sampling period φ1. Thus, an amount close to the charge is accumulated in the period φ3 in advance.
[0045]
That is, the period φ3 is a precharge period, and the actual sampling period φ1 is finely adjusted such that it is replenished when the amount of charge in the precharge period φ3 is small and discharged when it is large. The charging in the precharging period φ3 proceeds quickly because it is performed by the power supplied from the power source, and the charging amount in the sampling period φ1 is also finely adjusted, so that it proceeds quickly. For this reason, the time until the charged amount of the switched capacitor 50 reaches the charged amount corresponding to the input potential VIN is shorter than that in the case where the precharge period φ3 is not provided.
[0046]
Therefore, the switched capacitor 50 can correctly detect the input potential even during high-speed operation, and is suitable for a circuit or device that performs sampling in a short period. Note that the precharge period φ3 may have the same length as the sampling period φ1 and the detection period φ2, and the periods φ1, φ2, and φ3 may be set to different lengths.
[0047]
The relationship among the capacitances C1 and C2 of the capacitors 51 and 52, the reference potentials VREF1 and VREF2, the output potential VOUT appearing at the output terminal 72, the output potential VO of the integrating circuit 80, etc. is completely the same as that of the switched capacitor 10 of the first embodiment. The same. Since the potential conversion circuit 79 generates an intermediate potential from the reference potentials VREF1 and VREF2, the reference potential VREF0 applied to the integrating circuit 80 and other circuits is also applied during the precharge period φ3, as in the sampling period φ1 and the detection period φ2. There will be no fluctuations.
[0048]
The switched capacitor 50 of this embodiment may also apply only one reference potential VREF1 from the power supply circuit, ground the terminals 75 and 76, and use the other reference potential VREF2 as the ground potential. The configuration of the wiring and power supply circuit can be simplified. However, when the difference between the input potential VIN and the ground potential is large, both reference potentials VREF1 and VREF2 are supplied from the power supply circuit in order to make the charge amount in the precharge period φ3 close to the charge amount by the input potential VIN. Is preferred.
[0049]
Further, here, the potential conversion circuit 79 is configured by the two resistors 77 and 78 having the same resistance value, but the resistors 77 and 78 may have different resistance values. Consider the input potential VIN, the capacitance C1 of the capacitor 51, the capacitance C2 of the capacitor 52, etc. so that the charged amount of the switched capacitor 50 in the precharge period φ3 is close to the average charge amount in the sampling period φ1. To set.
[0050]
【The invention's effect】
When the switched capacitor according to claim 1 is used, the potential of the output terminal is suitable for the common reference potential even if a potential different from the common reference potential of the circuit or device in which the switched capacitor is incorporated is provided as the first and second reference potentials. Therefore, it is not necessary to obtain the reference potential from the common reference potential. Therefore, the common reference potential does not fluctuate due to the charging and discharging of the switched capacitor, and the entire operation including other circuits is stabilized. In addition, since it is not necessary to provide special means for stabilizing the common reference potential, the configuration of other circuits can be simplified.
[0051]
Moreover, since the output potential is determined by the capacitances of the two capacitors and the two reference potentials, the output potential can be arbitrarily set by any one or a combination of these four variables. For this reason, the degree of freedom in setting the output potential is high, restrictions on other circuits to be combined are reduced, and circuit design is facilitated.
[0052]
In the switched capacitor according to the second aspect, since an amount close to the amount of charge by the input potential given from the input terminal can be charged in advance, even when the first period, that is, the charge period is short, the charge according to the input potential Can be performed reliably. Therefore, it is suitable for a circuit that follows high-speed operation well and needs to switch between charging and discharging in a short cycle.
[0053]
In the switched capacitor according to the third aspect, since the output potential does not depend on the absolute magnitude of the capacitance of the two capacitors, the capacitance can be arbitrarily set without affecting the output potential. . Moreover, since the output potential linearly corresponds to the sum of two reference potentials, the output potential can be adjusted very easily. Therefore, it can be easily combined with other circuits and can be applied to various circuits.
[0054]
The switched capacitor according to the fourth aspect operates with a single power source and thus has a simple configuration and can easily supply drive power. Even in the configuration including the potential conversion circuit, the potential conversion circuit itself can be simply configured, and the switched capacitor is not complicated.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration in which a switched capacitor according to a first embodiment of the present invention is connected to an integrating circuit.
FIG. 2 is a diagram illustrating a signal for controlling switching of the switched capacitor according to the first embodiment.
FIG. 3 is a diagram showing a configuration in which a switched capacitor according to a second embodiment of the present invention is connected to an integrating circuit.
FIG. 4 is a diagram illustrating a signal for controlling switching of a switched capacitor according to a second embodiment.
FIG. 5 is a diagram showing a configuration in which a conventional switched capacitor is connected to an integrating circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Switched capacitor 11 1st capacitor 12 2nd capacitor 21-28 Analog switch 31 Input terminal 32 Output terminal 33, 34 1st reference terminal 35, 36 2nd reference terminal 40 Integration circuit 41 Amplifier 42 Capacitor 50 Switched capacitor 51 First capacitor 52 Second capacitor 61-70 Analog switch 71 Input terminal 72 Output terminals 73, 74 First reference terminals 75, 76 Second reference terminals 77, 78 Resistance 79 Potential conversion circuit 80 Integration circuit 81 Amplifier 82 Capacitor VREF1 First reference potential VREF2 Second reference potential φ1 Sampling period (first period)
φ2 detection period (second period)
φ3 Precharge period (third period)

Claims

In a switched capacitor that accumulates charge from the input terminal in the first period and outputs the accumulated charge from the output terminal in the second period,
A first reference terminal to which a first reference potential is applied;
A second reference terminal to which a second reference potential is applied;
In the first period, the first electrode is connected to the input terminal, the second electrode is connected to the first reference terminal, and in the second period, the first electrode is connected to the first reference terminal. A first capacitor connected and having a second electrode connected to the output terminal;
In the first period, the first electrode is connected to the input terminal, the second electrode is connected to the second reference terminal, and in the second period, the first electrode is connected to the second reference terminal. A switched capacitor comprising a second capacitor connected and a second electrode connected to the output terminal.

A potential conversion circuit that is connected to the first reference terminal and the second reference terminal and outputs a potential approximately in the middle of the first potential and the second potential; In period 3
The first capacitor has a first electrode connected to the output of the potential conversion circuit, a second electrode connected to the first reference terminal,
2. The switched capacitor according to claim 1, wherein the second capacitor has a first electrode connected to an output of the potential conversion circuit and a second electrode connected to the second reference terminal.

The switched capacitor according to claim 1, wherein a capacitance of the first capacitor is equal to a capacitance of the second capacitor.

4. The switched capacitor according to claim 1, wherein the first reference terminal is connected to a power source having a predetermined potential, and the second reference terminal is grounded. 5.