JP3701091B2 - Switched capacitor - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明はオーバーサンプリングA/Dコンバータ等に用いられるスイッチトキャパシタに関するものである。 The present invention relates to a switched capacitor used in the oversampling A / D converter or the like.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
電位変化を充電量に変換して検出するスイッチトキャパシタがオーバーサンプリング等で多用されている。 Switched capacitor is often used in over-sampling or the like for detecting and converting the potential change in the charge amount. スイッチトキャパシタは、サンプリング期間には測定対象である入力電位に接続されて充電され、これに続く検出期間には入力電位への接続を断つとともに積分回路等に接続されて充電量を検出される。 Switched capacitor, the sampling period is charged is connected to the input potential to be measured, the detection period subsequent thereto is detected amount of charge is connected to the integrating circuit or the like with breaking the connection to the input potential.
【0003】 [0003]
従来のスイッチトキャパシタの構成を、これに接続された積分回路とともに図5に示す。 The configuration of a conventional switched capacitor, shown in FIG. 5 with connected integrated circuit thereto. スイッチトキャパシタ90は、唯一つのキャパシタ95と4つのスイッチ91〜94より成る。 It switched capacitor 90, only one capacitor 95 and consists of four switches 91 to 94. キャパシタ95の一方の電極は、スイッチ91および92を介して、入力電位VINまたは基準電位VREFに接続され、他方の電極は、スイッチ93および94を介して、積分回路98または基準電位VREFに接続される。 One electrode of the capacitor 95 through the switch 91 and 92 are connected to the input potential VIN or a reference potential VREF, the other electrode, through the switch 93 and 94, are connected to the integrating circuit 98 or the reference potential VREF that. スイッチ92、94によってキャパシタ95に接続される2つの基準電位VREFは同一である。 Two reference potential VREF which is connected to the capacitor 95 by switch 92 and 94 are identical.
【0004】 [0004]
4つのスイッチ91〜94は同期して動作する。 Four switches 91 to 94 to operate in synchronization. サンプリング期間にはスイッチ91、94が閉じてスイッチ92、93が開き、検出期間には、逆に、スイッチ92、93が閉じてスイッチ91、94が開く。 The sampling period switches 92 and 93 opens the switch 91, 94 is closed, the detection period, on the contrary, the switch 91 and 94 is opened the switch 92, 93 is closed. したがって、キャパシタ95は、サンプリング期間には基準電位VREFと入力電位VINの電位差によって充電され、検出期間には充電によって生じた電位を基準電位VREFに加算して積分回路98に出力する。 Thus, the capacitor 95, the sampling period is charged by the potential difference of the reference potential VREF and the input voltage VIN, the detection period to output to the integrating circuit 98 adds the potential caused by charging to the reference potential VREF. スイッチトキャパシタ90から出力される電位VOUT'は、VOUT−VREF−VIN となる。 Potential VOUT 'output from the switched capacitor 90 becomes VOUT-VREF-VIN.
【0005】 [0005]
積分回路98は増幅器96とキャパシタ97より成る。 Integration circuit 98 consists of amplifier 96 and a capacitor 97. 増幅器96は、反転入力端子にスイッチトキャパシタ90の出力電位VOUT'を与えられ、非反転入力端子に基準電位VREFを与えられる。 Amplifier 96 is given the output voltage VOUT 'of the switched capacitor 90 to the inverting input terminal, given a reference potential VREF to the non-inverting input terminal. 増幅器96の出力端子と反転入力端子間にはキャパシタ97が並列に接続されており、積分回路98はスイッチトキャパシタ90の出力電位VOUT'と基準電位VREFとの差分を積分する。 Between the output terminal and the inverting input terminal of amplifier 96 and capacitor 97 are connected in parallel, the integration circuit 98 integrates the difference between the output potential VOUT 'the reference potential VREF of the switched capacitor 90.
【0006】 [0006]
積分回路98はスイッチトキャパシタ90の出力電位VOUT'を検出期間に積分し続け、スイッチトキャパシタ90の充電量に対応した電位VO'を出力する。 Integrator circuit 98 is the output potential VOUT of the switched capacitor 90 outputs "continued integration in the detection period, the potential VO corresponding to the charge amount of the switched capacitor 90 '. キャパシタ95の静電容量をC'、キャパシタ97の静電容量をCNF'で表すと、積分回路98の出力電位VO'の増分は、ΔVO'=C'/CNF'・(VIN−VREF)となる。 The capacitance of the capacitor 95 C expressed ', the capacitance of the capacitor 97 CNF', the output potential VO of the integrating circuit 98 'increments of, ΔVO' = C '/ CNF' · and (VIN-VREF) Become.
【0007】 [0007]
積分回路98の増幅器96の非反転入力端子に与えられる基準電位VREFはスイッチトキャパシタ90に与えられる基準電位VREFと同じであり、同一の電源回路から供給される。 Reference potential VREF applied to the non-inverting input terminal of the amplifier 96 of the integrator circuit 98 is the same as the reference potential VREF applied to the switched capacitor 90 is supplied from the same power supply circuit. この基準電位VREFは図外の諸回路にも与えられる。 The reference potential VREF is applied to various circuit, not shown.
【0008】 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところが、サンプリング期間や検出期間にはスイッチトキャパシタ90の充電や放電による電流が流れるため、基準電位VREFは変動する。 However, since the sampling period and the detection period a current flows by the charging and discharging of the switched capacitor 90, the reference potential VREF is varied. この変動は、キャパシタ95の静電容量C'が大きいほど大きく、また、サンプリングや検出の周期が短いほど顕著になる。 This variation is large enough capacitance C of the capacitor 95 'is large, also, the cycle of the sampling and detection becomes shorter remarkably. 基準電位VREFの変動は、積分回路98をはじめ基準電位VREFを利用する諸回路の動作の不安定化を招くことになり、スイッチトキャパシタ90を組み込んだ回路や装置の信頼性を低下させる。 Fluctuation of the reference potential VREF will become possible to destabilize the operation of the various circuit utilizing a beginning reference potential VREF to the integrating circuit 98, reducing the reliability of incorporating the circuit and the device switched capacitor 90.
【0009】 [0009]
諸回路を安定して動作させるためには、充電や放電による電流が生じても基準電位VREFに変動を生じさせないようにする必要がある。 In order to stably operate the various circuits, it is necessary to not cause variations in the reference potential VREF even current is generated by the charging and discharging. このため、従来は、基準電位VREFを生成する電源回路として大型で高性能のものを用いる、または、大容量のキャパシタを外付けして充電や放電による電流を吸収する等の、外的な対策を講じていた。 Therefore, conventionally, used as high-performance large-sized as a power supply circuit for generating a reference potential VREF, or the like to absorb the current by the charging and discharging connect an external capacitor of large capacity, external measures the had been taken. その結果、回路規模の増大や外付け部品数の増加が生じ、回路や装置の構成の簡素化、小型化が困難となっていた。 As a result, increase or external increase in the number of components of the circuit scale occurs, simplification of the configuration of circuits and devices, miniaturization has been difficult.
【0010】 [0010]
本発明は、基準電位に影響を及ぼすことなく高速で動作する簡素な構成のスイッチトキャパシタを提供することを目的とする。 The present invention aims to provide a switched capacitor having a simple structure that operates at a high speed without affecting the reference potential.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明では、第1の期間に入力端子より電荷を蓄積し、蓄積した電荷を第2の期間に出力端子より出力するスイッチトキャパシタにおいて、第1の基準電位を与えられる第1の基準端子と、第2の基準電位を与えられる第2の基準端子と、第1の期間に第1の電極が入力端子に接続され第2の電極が第1の基準端子に接続され、第2の期間に第1の電極が第1の基準端子に接続され第2の電極が出力端子に接続される第1のキャパシタと、第1の期間に第1の電極が入力端子に接続され第2の電極が第2の基準端子に接続され、第2の期間に第1の電極が第2の基準端子に接続され第2の電極が出力端子に接続される第2のキャパシタとを備える。 To achieve the above object, the present invention, a charge from the input terminal to the first period to accumulate, in the switched capacitor to output from the output terminal of the accumulated charges in the second period, providing a first reference potential the first and the reference terminal to which a second reference terminal given a second reference potential, the first electrode is connected to the input terminal and the second electrode during the first period connected to the first reference terminal is a first capacitor a first electrode in the second period is connected to the first connected to the reference terminal and the second electrode is an output terminal, to the first electrode during a first period input terminal connected second electrode connected to the second reference terminal, a second capacitor first electrode in the second period is a second electrode connected to the second reference terminal is connected to the output terminal equipped with a.
【0012】 [0012]
第1および第2のキャパシタは入力端子と出力端子間で並列に接続されており、それぞれ第1の期間に充電され第2の期間に放電する。 First and second capacitors are connected in parallel between the input terminal and the output terminal to discharge the second period are respectively charged in the first period. 第1のキャパシタは入力端子に加えられる入力電位と第1の基準電位の差によって充電され、第2のキャパシタは入力電位と第2の基準電位の差によって充電される。 The first capacitor is charged by the difference between the input potential and the first reference potential applied to the input terminal, the second capacitor is charged by the difference between the input potential and the second reference potential. 充電時には第1および第2のキャパシタの第2の電極の電位が異なり、放電時には第1および第2のキャパシタの第1の電極の電位が異なる。 The charging different potential of the second electrode of the first and second capacitors, at the time of discharge potential of the first electrode of the first and second capacitors are different.
【0013】 [0013]
放電時における出力端子の電位は、第1および第2のキャパシタの静電容量ならびに第1および第2の基準電位によって決定される一定値と入力電位との差となり、例えば、入力電位の+1Vの変動は出力端子の電位の−1Vの変動として現れる。 The potential of the output terminal at the time of discharge becomes a difference between a constant value and an input potential determined by the capacitance and the first and second reference potentials of the first and second capacitors, for example, the input potential + 1V of variation appears as variation of -1V in the potential of the output terminal. 上記一定値は第1および第2のキャパシタの静電容量ならびに第1および第2の基準電位の設定次第で任意の値に設定することが可能であり、第1および第2の基準電位をこのスイッチトキャパシタを組み込む回路や装置の共通の基準電位と異なる値としつつ、出力端子の電位を共通の基準電位に適する範囲に収めることができる。 The fixed value is can be set to any value depending on the setting of the capacitance and the first and second reference potentials of the first and second capacitors, the first and second reference potential while a common reference potential with different values ​​of the circuit or device incorporating a switched capacitor, it can be kept in a range suitable for the potential of the output terminal to the common reference potential.
【0014】 [0014]
上記スイッチトキャパシタに、第1の基準端子と第2の基準端子に接続され第1の電位と第2の電位の略中間の電位を出力する電位変換回路を備えて、第1の期間の直前の第3の期間に、第1のキャパシタは第1の電極が電位変換回路の出力に接続され第2の電極が第1の基準端子に接続され、第2のキャパシタは第1の電極が電位変換回路の出力に接続され第2の電極が第2の基準端子に接続されるようにしてもよい。 To the switched capacitor, and includes a potential conversion circuit for outputting the first reference terminal and is connected to the second reference terminal and a first potential substantially intermediate potential of the second potential, immediately before the first period the the third period, the first capacitor has a second electrode is connected to the first electrode to the output of the potential conversion circuit is connected to the first reference terminal, the second capacitor has a first electrode potential converter connected to the output of the circuit the second electrode may be connected to the second reference terminal.
【0015】 [0015]
第3の期間に、第1のキャパシタは第1の基準電位と第2の基準電位の差の略1/2の電位差で充電され、第2のキャパシタは第2の基準電位と第1の基準電位の差の略1/2の電位差で充電される。 The third period, the first capacitor is charged by a potential difference of about half the difference between the first reference potential and second reference potential, a second capacitor and the second reference potential and the first reference It is charged with a potential difference of about 1/2 of the difference between the potential. したがって、入力端子に加えられる入力電位が第1の基準電位と第2の基準電位の中間のとき、第1および第2のキャパシタはそれぞれ、第1の期間に充電される量に近い量をあらかじめ充電されることになる。 Therefore, when the input potential applied to the input terminal of the middle of the first reference potential and second reference potential, the first and second capacitors, in advance an amount close to the amount to be charged in the first period It will be charged.
【0016】 [0016]
上記各構成において、第1のキャパシタの静電容量と第2のキャパシタの静電容量を等しくしてもよい。 In each of the above structures may be equal to the capacitance and the electrostatic capacitance of the second capacitor of the first capacitor. 第2の期間の出力端子の電位は、第1および第2の基準電位の和と入力電位の差の1/2となり、キャパシタの静電容量の絶対的な大きさに依存しなくなる。 The potential of the output terminal of the second time period, 1/2 of the difference between the sum and the input potentials of the first and second reference potentials, becomes independent of the absolute magnitude of the capacitance of the capacitor.
【0017】 [0017]
さらに、第1の基準端子を所定電位の電源に接続し、第2の基準端子を接地する構成としてもよい。 Furthermore, the first reference terminal connected to a power source of a predetermined potential, may be a second reference terminal configured so as to ground. 単電源で動作するスイッチトキャパシタとなる。 The switched capacitor to operate from a single power supply. 第2の基準電位はグランド電位になり、電位変換回路を備えるものではその回路の出力電位は電源電位の略1/2となる。 The second reference potentials are a ground potential, the output potential of the circuit as it has the potential conversion circuit becomes substantially half of the power supply potential.
【0018】 [0018]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本発明の第1の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図1に示す。 The configuration of the first switched capacitor and the integration circuit connected to embodiments of the present invention shown in FIG. 本実施形態のスイッチトキャパシタ10は、2つのキャパシタ11、12および8つのアナログスイッチ21〜28より成り、6つの端子31〜36を有している。 Switched capacitor 10 of the present embodiment is made of two capacitors 11 and 12 and eight analog switches 21 to 28 has six terminals 31 to 36.
【0019】 [0019]
端子31および32はそれぞれ入力端子および出力端子であり、他の端子33、34、35、36は基準電位を与えるための基準端子である。 Terminals 31 and 32 are each input terminal and an output terminal, the other terminal 33, 34, 35, 36 is a reference terminal for providing a reference potential. 入力端子31には、電位検出の対象である入力電位VINが与えられる。 The input terminal 31 is supplied with an input potential VIN is the subject of potential detection. 基準端子33および34には第1の基準電位VREF1が与えられ、基準端子35および36には第2の基準電位VREF2が与えられる。 To the reference terminal 33 and 34 is supplied with the first reference potential VREF1, the second reference potential VREF2 is applied to the reference terminal 35 and 36. 第1および第2の基準電位VREF1およびVREF2は不図示の電源回路によって生成され、互いに異なる値に設定されている。 First and second reference potentials VREF1 and VREF2 are generated by the power supply circuit (not shown), are set to mutually different values.
【0020】 [0020]
第1のキャパシタ11の一方の電極は、スイッチ21を介して入力端子31に接続され、スイッチ22を介して基準端子33に接続される。 One electrode of the first capacitor 11 is connected to the input terminal 31 via the switch 21, is connected to the reference terminal 33 via a switch 22. キャパシタ11の他方の電極は、スイッチ23を介して出力端子32に接続され、スイッチ24を介して基準端子34に接続される。 The other electrode of the capacitor 11 is connected to an output terminal 32 via the switch 23, is connected to the reference terminal 34 via a switch 24. 第2のキャパシタ12の一方の電極は、スイッチ25を介して入力端子31に接続され、スイッチ26を介して基準端子35に接続される。 One electrode of the second capacitor 12 is connected to the input terminal 31 via the switch 25, is connected to the reference terminal 35 via a switch 26. キャパシタ12の他方の電極は、スイッチ27を介して出力端子32に接続され、スイッチ28を介して基準端子36に接続される。 The other electrode of the capacitor 12 is connected to an output terminal 32 via the switch 27, is connected to the reference terminal 36 via a switch 28.
【0021】 [0021]
したがって、キャパシタ11およびキャパシタ12は、入力端子31と出力端子32との間で並列に接続されることになる。 Thus, capacitor 11 and capacitor 12 would be connected in parallel between the input terminal 31 and output terminal 32. ただし、以下に述べるように、キャパシタ11、12はいずれも、入力端子31と出力端子32に同時に接続されることはない。 However, as described below, the capacitor 11 and 12 are both not be simultaneously connected to the input terminal 31 output terminal 32.
【0022】 [0022]
8つのスイッチ21〜28は同期して周期的に動作する。 Eight switches 21-28 operate periodically synchronously. これらのスイッチを動作させるための信号を図2に示す。 A signal for operating these switches shown in FIG. 信号S1はスイッチ21、24、25および28に与えられてそれらの開閉を制御する信号であり、高レベル(Hレベル)と低レベル(Lレベル)の矩形波である。 Signal S1 is a signal for controlling the opening and closing of them is given to the switch 21, 24 and 25 and 28, a rectangular wave of a high level (H level) and a low level (L level). スイッチ21、24、25、28は、信号S1がHレベルの時に閉じ、Lレベルの時に開く。 Switch 21,24,25,28, the signal S1 is closed when the H level, open when the L-level. 信号S2はスイッチ22、23、26および27に与えられてそれらの開閉を制御する信号であり、HレベルとLレベルの矩形波である。 Signal S2 is a signal for controlling the opening and closing of them is given to the switch 22, 23, 26 and 27, a rectangular wave of H level and L level. スイッチ22、23、26、27は、信号S2がHレベルの時に閉じ、Lレベルの時に開く。 Switch 22,23,26,27, the signal S2 is closed when the H level, open when the L-level.
【0023】 [0023]
信号S1および信号S2は、一方がHレベルの時に他方がLレベルになるように設定されている。 Signal S1 and signal S2 are one is set to the other is at the L level to at H level. 信号S1がHレベル(信号S2がLレベル)になる期間φ1は、キャパシタ11、12が充電されるサンプリング期間であり、信号S2がHレベル(信号S1がLレベル)になる期間φ2は、キャパシタ11、12の充電量が検出される検出期間である。 Period φ1 signal S1 is H level (signal S2 is L level) becomes is a sampling period in which the capacitor 11 is charged, the period φ2 the signal S2 is H level (signal S1 is L level) becomes a capacitor charge amount of 11 and 12 is a detection period that is detected. 図1の各スイッチに符号φ1、φ2を付して、各スイッチが閉じる期間を示す。 Code φ1 each switch of FIG. 1, denoted by the .phi.2, indicating the respective switch is closed period.
【0024】 [0024]
キャパシタ11はサンプリング期間φ1に入力端子31と基準端子34に接続され、第1の基準電位VREF1と入力電位VINの差電位VREF1−VINによって充電される。 Capacitor 11 is connected to the input terminal 31 and the reference terminal 34 to the sampling period .phi.1, it is charged by a potential difference VREF1-VIN of the input potential VIN with the first reference potential VREF1. キャパシタ11の静電容量をC1で表すと、その蓄積電荷Q1は式(1)で表される。 Denoting the capacitance of the capacitor 11 in C1, the accumulated charges Q1 is expressed by the formula (1). キャパシタ12はサンプリング期間φ1に入力端子31と基準端子36に接続され、第2の基準電位VREF2と入力電位VINの差電位VREF2−VINによって充電される。 Capacitor 12 is connected to the input terminal 31 and the reference terminal 36 to the sampling period .phi.1, it is charged by a potential difference VREF2-VIN input potentials VIN and the second reference potential VREF2. キャパシタ12の静電容量をC2で表すと、その蓄積電荷Q2は式(2)で表される。 Denoting the capacitance of the capacitor 12 at C2, the accumulated charge Q2 is represented by the formula (2).
Q1 = C1・(VREF1−VIN) (1) Q1 = C1 · (VREF1-VIN) (1)
Q2 = C2・(VREF2−VIN) (2) Q2 = C2 · (VREF2-VIN) (2)
【0025】 [0025]
検出期間φ2においては、キャパシタ11は基準端子33と出力端子32に接続され、キャパシタ12は基準端子35と出力端子32に接続される。 In the detection period φ2, the capacitor 11 is connected to the reference terminal 33 and the output terminal 32, the capacitor 12 is connected to the reference terminal 35 and the output terminal 32. 基準端子33が第1の電位VREF1、基準端子35が第2の電位VREF2であり、キャパシタ11、12の蓄積電荷Q1、Q2が式(1)、(2)の関係にあることから、出力端子32に現れる電位VOUTは式(3)で表される。 The reference terminal 33 is first potential VREF1, the reference terminal 35 is a second potential VREF2, accumulated charges Q1, Q2 is formula capacitors 11, 12 (1), since the relationship of (2), an output terminal potential VOUT appearing at 32 is expressed by equation (3).
VOUT = (C1・VREF1+C2・VREF2)/(C1+C2)−VIN (3) VOUT = (C1 · VREF1 + C2 · VREF2) / (C1 + C2) -VIN (3)
【0026】 [0026]
式(3)より明らかなように、スイッチトキャパシタ10の出力電位VOUTは、キャパシタ11、12の静電容量C1、C2と2つの基準電位VREF1、VREF2によって定まる定数と入力電位VINの差となる。 Equation (3) As is evident, the output potential VOUT of the switched capacitor 10 is the electrostatic capacitance C1, C2 of the capacitor 11, 12 and the constant determined by the two reference potentials VREF1, VREF2 and the difference between the input voltage VIN. すなわち、出力電位VOUTは静電容量C1、C2、基準電位VREF1、VREF2のいずれによっても調節可能であり、これら4変数のいずれか1つまたは2つ以上の組み合わせによって出力電位VOUTを任意に設定することができる。 That is, the output voltage VOUT is also adjustable by one of the capacitance C1, C2, the reference potential VREF1, VREF2, to arbitrarily set the output potential VOUT by any one or more combinations of these four variables be able to.
【0027】 [0027]
特に、キャパシタ11の静電容量C1とキャパシタ12の静電容量C2が等しいときには、式(3)は式(4)となる。 In particular, when the electrostatic capacity C2 of the capacitance C1 and the capacitor 12 of the capacitor 11 are equal, equation (3) becomes Equation (4). この場合、スイッチトキャパシタ10の出力電位VOUTは、基準電位VREF1、VREF2のみに依存することになり、キャパシタ11、12の静電容量C1、C2には依存しない。 In this case, the output potential VOUT of the switched capacitor 10 will depend only on the reference potential VREF1, VREF2, it does not depend on the capacitance C1, C2 of the capacitor 11. したがって、スイッチトキャパシタ10の静電容量を大きく設定しても小さく設定しても、出力電位VOUTは同じになる。 Therefore, setting even smaller set increase the capacitance of the switched capacitor 10, the output potential VOUT is the same.
VOUT = (VREF1+VREF2)/2−VIN (4) VOUT = (VREF1 + VREF2) / 2-VIN (4)
【0028】 [0028]
積分回路40は、増幅器41およびキャパシタ42より成り、キャパシタ42は増幅器41の出力端子と反転入力端子間に増幅器41に対して並列に接続されている。 Integrator circuit 40 is made of amplifiers 41 and capacitor 42, the capacitor 42 is connected in parallel to amplifier 41 between the output terminal and the inverting input terminal of the amplifier 41. 増幅器41の反転入力端子はスイッチトキャパシタ10の出力端子32に接続されており、検出期間φ2にその出力電位VOUTを与えられる。 Inverting input terminal of amplifier 41 is connected to the output terminal 32 of the switched capacitor 10, given the output potential VOUT to detection period .phi.2. 増幅器41の非反転入力端子には、基準電位VREF0が与えられる。 The non-inverting input terminal of the amplifier 41, the reference potential VREF0 is given. この基準電位VREF0は、図外の他の諸回路にも与えられる共通の基準電位であり、スイッチトキャパシタ10に与えられる第1の基準電位VREF1および第2の基準電位VREF2とは異なるが、同一の電源回路によって生成される。 The reference potential VREF0 is a common reference potential given to other various circuit outside the figure, it is different from the first reference potential VREF1 and the second reference potential VREF2 applied to the switched capacitor 10, the same generated by the power supply circuit.
【0029】 [0029]
積分回路40は、スイッチトキャパシタ10の出力電位VOUTを検出期間φ2の間積分し増幅して出力する。 Integrator circuit 40, and outputs the integrated amplified during the detection period φ2 output potential VOUT of the switched capacitor 10. 積分回路40の出力端子に現れる電位VOにより、サンプリング期間φ1においてスイッチトキャパシタ10に蓄積された電荷の量、すなわち入力電位VINの大きさが判る。 The potential VO at the output terminal of the integrating circuit 40, the amount of charge stored in the switched capacitor 10 in the sampling period .phi.1, that is, the magnitude of the input voltage VIN can be seen.
【0030】 [0030]
上記構成のスイッチトキャパシタ10は、基準電位VREF0には接続されていないから、サンプリング期間φ1における充電による電流および検出期間φ2における放電による電流は、基準電位VREF0に変動をもたらさない。 Switched capacitor 10 of the above configuration, because not connected to the reference potential VREF0, current due to discharge at a current and the detection period φ2 by the charging of the sampling period φ1 does not result in a change in the reference potential VREF0. したがって、積分回路40に与えられる基準電位VREF0は常時安定して一定値に保たれ、その出力電位VOの変動は真に入力電位VINの変動を表す。 Therefore, the reference potential VREF0 applied to the integrating circuit 40 is kept constantly stably at a constant value, the variation of the output voltage VO is truly representative of the variation of the input voltage VIN. このため、スイッチトキャパシタ10と積分回路40の組み合わせによる入力電位VINの検出はきわめて正確である。 Therefore, detection of the input voltage VIN by the combination of the switched capacitor 10 and the integrating circuit 40 is very accurate. また、基準電位VREF0を与えられる他の諸回路の動作も安定したものとなる。 The operation of the other various circuit given reference potential VREF0 also becomes stable.
【0031】 [0031]
このように、スイッチトキャパシタ10は基準電位VREF0に変動をもたらすことはないから、基準電位VREF0、VREF1、VREF2を生成する電源回路を特に高性能化する必要がない。 Thus, the switched capacitor 10 because it will not result in a change to the reference potential VREF0, reference potential VREF0, VREF1, it is not necessary to performance of the power supply circuit for generating VREF2. また、基準電位VREF0の安定化のために、大容量のキャパシタを外付けする必要もない。 Further, to stabilize the reference potential VREF0, no need for external large-capacity capacitor.
【0032】 [0032]
サンプリング期間φ1と検出期間φ2は同じ長さに設定してもよく、異なる長さに設定してもよい。 Detection period φ2 the sampling period φ1 may be set to the same length may be set to different lengths. サンプリング周期やキャパシタ11、12の静電容量等を考慮して、入力電位VINによる充電がサンプリング期間φ1内に終了し、積分回路40による充電量の検出が検出期間φ2内に終了するように設定すればよい。 Taking into account the capacitance of the sampling period and the capacitor 11 or the like, and completed within the sampling period φ1 charging by the input potential VIN, set so that the charge amount detected by the integral circuit 40 terminates within the detection period φ2 do it. また、必ずしも検出期間φ2の直後にサンプリング期間φ1を続ける必要はなく、検出期間φ2と次のサンプリング期間φ1の間に、サンプリングも検出も行わない期間を設けてもよい。 Moreover, it is not always necessary to continue the sampling period .phi.1 immediately after the detection period .phi.2, during the detection period .phi.2 and the next sampling period .phi.1, may be provided a period in which sampling is also not performed detection.
【0033】 [0033]
なお、積分回路40の出力電位VOは、キャパシタ42の静電容量をCNFで表すと、式(5)で与えられる。 The output potential VO of the integrating circuit 40, to represent the capacitance of the capacitor 42 in CNF, given by equation (5).
VO = (C1+C2)/CNF・(VIN−VREF0) (5) VO = (C1 + C2) / CNF · (VIN-VREF0) (5)
【0034】 [0034]
特に、スイッチトキャパシタ10のキャパシタ11の静電容量C1とキャパシタ12の静電容量C2を等しくし、積分回路40の非反転入力端子に与える基準電位VREF0をスイッチトキャパシタ10に与える2つの基準電位VREF1、VREF2の中間値に設定したときは、出力電位VOは式(6)となる。 In particular, equal capacitance C2 of the capacitance C1 and the capacitor 12 of the capacitor 11 of the switched capacitor 10, the non-inverting input a reference potential VREF0 to give the switched capacitor 10 two reference potentials VREF1 applied to the terminal of the integrating circuit 40, when set to the middle value of VREF2, the output potential VO becomes equation (6). 式(6)は、図5に示した従来の構成に比べて、基準電位に対する積分回路のゲインが2倍になることを示している。 Equation (6), as compared to the conventional configuration shown in FIG. 5, the gain of the integrator circuit to the reference potential is shown that to double.
VO = 2・C1/CNF・{VIN−(VREF1+VREF2)/2} (6) VO = 2 · C1 / CNF · {VIN- (VREF1 + VREF2) / 2} (6)
【0035】 [0035]
上記スイッチトキャパシタ10においては、電源回路から2つの基準電位VREF1およびVREF2を与える構成としているが、一方の基準電位のみを電源回路より供給し、他方をグランド電位としてもよい。 In the switched capacitor 10 has a configuration in which a power supply circuit provides two reference potentials VREF1 and VREF2, only one reference potential supplied from the power supply circuit, the other may be used as a ground potential. 例えば、キャパシタ12に接続される2つの基準端子35および36を接地する構成とする。 For example, a structure for grounding the two reference terminals 35 and 36 connected to the capacitor 12.
【0036】 [0036]
このとき、VREF2=0であるから、スイッチトキャパシタ10の出力電位VOUTを表す式(3)は式(7)となり、さらに、キャパシタ11、12の静電容量C1、C2が等しいときには式(8)となる。 At this time, since it is VREF2 = 0, equation (3) representing the output voltage VOUT of the switched capacitor 10 has the formula (7), and further, when the electrostatic capacitance C1, C2 of the capacitor 11, 12 is equal to Equation (8) to become. また、積分回路40の出力電位を表す式(6)は式(9)となる。 Further, the formula which represents the output potential of the integrating circuit 40 (6) becomes equation (9).
VOUT = C1・VREF1/(C1+C2)−VIN (7) VOUT = C1 · VREF1 / (C1 + C2) -VIN (7)
VOUT = VREF1/2−VIN (8) VOUT = VREF1 / 2-VIN (8)
VO = 2・C1/CNF・(VIN−VREF1/2) (9) VO = 2 · C1 / CNF · (VIN-VREF1 / 2) (9)
【0037】 [0037]
スイッチトキャパシタ10に与える第2の基準電位VREF2をグランド電位とする構成では、スイッチトキャパシタ10は単電源で動作することになり、基準電位供給用の配線が単純になる上、電源回路の構成もより簡素になる。 In the configuration in which the second reference potential VREF2 to be applied to the switched capacitor 10 and the ground potential, the switched capacitor 10 is to operate from a single power supply, on the wiring of the reference potential supply is simplified, more even structure of the power supply circuit It is simplified.
【0038】 [0038]
本発明の第2の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図3に示す。 The configuration of the switched capacitor and thereto connected an integrated circuit of the second embodiment of the present invention shown in FIG. 本実施形態のスイッチトキャパシタ50は、2つのキャパシタ51、52および10個のアナログスイッチ61〜70より成り、6つの端子71〜76を有している。 The switched capacitor 50 of the present embodiment is made of two capacitors 51, 52 and 10 of the analog switches 61 through 70 has six terminals 71-76. さらに、抵抗値の等しい2つの抵抗77、78から成る電位変換回路79を備えている。 Further includes a potential conversion circuit 79 composed of two resistors 77 and 78 equal to the resistance value.
【0039】 [0039]
スイッチトキャパシタ50の構成は、2つのスイッチ69、70および電位変換回路79を除き、第1の実施形態のスイッチトキャパシタ10と同様の構成である。 Configuration of the switched capacitor 50, except two switches 69, 70 and potential converting circuit 79, the same configuration as the switched capacitor 10 of the first embodiment. 電位変換回路79は、第1の基準電位VREF1を与えられる基準端子73と第2の基準電位VREF2を与えられる基準端子75に接続されており、両電位を中間電位(VREF1+VREF2)/2に変換して出力する。 Potential converter circuit 79 includes a reference terminal 73 provided the first reference potential VREF1 is connected to the reference terminal 75 provided the second reference potential VREF2, converts both potential intermediate potential (VREF1 + VREF2) / 2 in to output Te.
【0040】 [0040]
第1のキャパシタ51の一方の電極は、スイッチ61を介して入力端子71に、スイッチ62を介して基準端子73に、さらにスイッチ69を介して電位変換回路79の出力に接続される。 One electrode of the first capacitor 51, the input terminal 71 via the switch 61, the reference terminal 73 via the switch 62, are further connected via a switch 69 to the output of potential conversion circuit 79. 第2のキャパシタ52の一方の電極は、スイッチ65を介して入力端子71に、スイッチ66を介して基準端子75に、さらにスイッチ70を介して電位変換回路79の出力に接続される。 One electrode of the second capacitor 52, the input terminal 71 via the switch 65, the reference terminal 75 via the switch 66, are further connected via a switch 70 to the output of potential conversion circuit 79. キャパシタ51および52の他方の電極から出力端子72および基準端子74、76に至る構成ならびに積分回路80はスイッチトキャパシタ10と同じであり、重複する説明は省略する。 Configuration and integration circuit 80 extending from the other electrode of the capacitor 51 and 52 to the output terminal 72 and the reference terminal 74, 76 is the same as the switched capacitor 10, and redundant description will be omitted.
【0041】 [0041]
10個のスイッチ61〜70を動作させるための信号を図4に示す。 A signal for operating the ten switches 61 through 70 shown in FIG. 信号SS1はスイッチ61および65に与えられ、信号SS2はスイッチ62、63、66および67に与えられる。 Signal SS1 is applied to the switch 61 and 65, the signal SS2 is applied to the switch 62, 63, 66 and 67. 信号SS3はスイッチ69および70に与えられ、信号SS4はスイッチ64および68に与えられる。 Signal SS3 is provided to switch 69 and 70, signal SS4 is provided to switch 64 and 68. 各信号はHレベルとLレベルが交互に現れる矩形波であり、各スイッチは与えられた信号がHレベルの時に閉じ、Lレベルの時に開く。 Each signal is a square wave H level and L level appear alternately, signals each switch a given closed when the H level, open when the L-level.
【0042】 [0042]
信号SS3は、信号SS2がLレベルになると同時にHレベルになり、信号SS1がHレベルになると同時にLレベルになる。 Signal SS3, the signal SS2 goes to H level at the same time becomes L level, the signal SS1 is at the same time L level becomes H level. 信号SS4は、信号SS3がHレベルまたは信号SS1がHレベルである間にHレベルになる。 Signals SS4, the signal SS3 becomes H level during the H level or signal SS1 is H level. 信号SS1および信号SS4がHレベルになる期間φ1はサンプリング期間であり、信号SS2がHレベルになる期間φ2は検出期間である。 Period φ1 signal SS1 and the signal SS4 becomes H level is the sampling period, the period φ2 the signal SS2 is H level is detected period.
【0043】 [0043]
信号SS3と信号SS4がHレベルになる期間φ3には、キャパシタ51は電位変換回路79と第1の基準電位VREF1の基準電極74に接続されて充電され、キャパシタ52は電位変換回路79と第2の基準電位VREF2の基準電極76に接続されて充電される。 The period φ3 signal SS3 and the signal SS4 becomes H level, the capacitor 51 is charged is connected to the potential conversion circuit 79 to the reference electrode 74 of the first reference potential VREF1, the capacitor 52 and the potential conversion circuit 79 second is charged is connected to the reference electrode 76 of the reference potential VREF2 to. 図3の各スイッチにφ1、φ2、φ3の符号を付して、各スイッチが閉じる期間を示す。 φ1 each switch of FIG. 3, .phi.2, a reference numeral of .phi.3, ​​showing each switch is closed period.
【0044】 [0044]
上記構成のスイッチトキャパシタ50は、検出期間φ2終了後から次のサンプリング期間φ1が始まる前の期間φ3に、所定の電圧によって強制的に充電される。 The above configuration of the switched capacitor 50, after completion of the detection period φ2 period φ3 before the next sampling period φ1 starts, is forcibly charged by a predetermined voltage. このときキャパシタ51および52に印加される電圧は、それぞれVREF1−(VREF1+VREF2)/2およびVREF2−(VREF1+VREF2)/2である。 In this case the voltage applied to the capacitor 51 and 52 are each VREF1- (VREF1 + VREF2) / 2 and VREF2- (VREF1 + VREF2) / 2. サンプリング期間φ1におけるキャパシタ51および52の印加電圧はそれぞれVREF1−VINおよびVREF2−VINであって、中間電位(VREF1+VREF2)/2は入力電位VINに近い値であるから、サンプリング期間φ1に蓄積されるはずの電荷に近い量があらかじめ期間φ3に蓄積されることになる。 A voltage applied to the capacitor 51 and 52 is a VREF1-VIN and VREF2-VIN, respectively, in the sampling period .phi.1, since the intermediate potential (VREF1 + VREF2) / 2 is a value close to the input voltage VIN, it should be stored in the sampling period .phi.1 the amount is accumulated in advance period φ3 close to the charge.
【0045】 [0045]
すなわち期間φ3は予充電期間となり、実際のサンプリング期間φ1には、予充電期間φ3での充電量が少なかった場合に補充し、多かった場合に放出するという微調整を行うことになる。 That period φ3 becomes precharging period, the actual sampling period .phi.1, supplemented if charge amount in the pre-charge period φ3 was small, so that fine adjustment of release when were many. 予充電期間φ3における充電は電源から与えられる電力によってなされるから速やかに進行し、サンプリング期間φ1における充電量の微調整も僅かであるから速やかに進行する。 Charging the precharging period φ3 is rapidly proceeded because made by electric power supplied from the power source, it proceeds rapidly because the fine adjustment of the charge amount is small in the sampling period .phi.1. このため、スイッチトキャパシタ50の充電量が入力電位VINに対応する充電量となるまでの時間は、予充電期間φ3を設けない場合に比べて短くなる。 Therefore, the time until the charge amount of charge of the switched capacitor 50 corresponds to the input voltage VIN, is shorter than the case without the precharging period .phi.3.
【0046】 [0046]
したがって、スイッチトキャパシタ50は、高速動作時にも入力電位を正しく検出することが可能であり、短周期でサンプリングを行う回路や装置に適したものとなる。 Thus, the switched capacitor 50, it is possible to correctly detect the input potential even during high-speed operation, and suitable for the circuit and apparatus which performs sampling with a short period. なお、予充電期間φ3はサンプリング期間φ1や検出期間φ2と同じ長さであってもよく、各期間φ1、φ2、φ3をそれぞれ異なる長さに設定してもよい。 Incidentally, precharging period φ3 may be the same length as the sampling period .phi.1 and the detection period .phi.2, each period .phi.1, .phi.2, may be set to different lengths φ3, respectively.
【0047】 [0047]
キャパシタ51、52の静電容量C1、C2、基準電位VREF1、VREF2、出力端子72に現れる出力電位VOUT、積分回路80の出力電位VO等の関係は、第1の実施形態のスイッチトキャパシタ10と全く同じである。 Capacitance C1 of the capacitor 51 and 52, C2, the reference potential VREF1, VREF2, the output potential VOUT appearing at the output terminal 72, the relationship such as the output potential VO of the integrating circuit 80, exactly the switched capacitor 10 of the first embodiment it is the same. 電位変換回路79は基準電位VREF1およびVREF2から中間電位を生成するから、予充電期間φ3においても、サンプリング期間φ1や検出期間φ2と同様に、積分回路80や他の諸回路に与えられる基準電位VREF0に変動が生じることはない。 Since the potential conversion circuit 79 generates an intermediate potential from the reference potential VREF1 and VREF2, even precharge period .phi.3, ​​similarly to the sampling period φ1 and the detection period .phi.2, the reference potential is applied to the integrating circuit 80 and other various circuits VREF0 never change occurs in.
【0048】 [0048]
本実施形態のスイッチトキャパシタ50も、一方の基準電位VREF1のみを電源回路から与え、端子75および76を接地して他方の基準電位VREF2をグランド電位としてよい。 Also switched capacitor 50 of the present embodiment provides only one reference potential VREF1 from the power supply circuit, good the other reference potential VREF2 as a ground potential by grounding the terminal 75 and 76. 配線や電源回路の構成を簡素にすることができる。 The configuration of a wiring and a power supply circuit can be simplified. ただし、入力電位VINとグランド電位との差が大きいときには、予充電期間φ3での充電量を入力電位VINによる充電量に近くするために、2つの基準電位VREF1、VREF2をともに電源回路から与えるのが好ましい。 However, when the difference between the input potential VIN and the ground potential is large, give to close the charge amount by the input potential VIN amount of charge in the pre-charge period .phi.3, ​​two reference potentials VREF1, VREF2 both from the power supply circuit It is preferred.
【0049】 [0049]
また、ここでは電位変換回路79を抵抗値の等しい2つの抵抗77、78によって構成したが、抵抗77と78を異なる抵抗値としてもよい。 Also, here is constituted by two resistors 77 and 78 equal to the resistance value of the potential conversion circuit 79 may be a resistor 77 and 78 as different resistance values. 予充電期間φ3におけるスイッチトキャパシタ50の充電量が、サンプリング期間φ1の平均的な充電量に近くなるように、入力電位VIN、キャパシタ51の静電容量C1、キャパシタ52の静電容量C2等を考慮して設定すればよい。 Charge amount of the switched capacitor 50 in the precharging period φ3 is, to be close to the average amount of charge of the sampling period .phi.1, considering the input potential VIN, the capacitance C1 of the capacitor 51, the capacitance C2 of the capacitor 52, etc. it is sufficient to set.
【0050】 [0050]
【発明の効果】 【Effect of the invention】
請求項1のスイッチトキャパシタによるときは、これを組み込む回路や装置の共通の基準電位と異なる電位を第1および第2の基準電位として与えても、出力端子の電位を共通の基準電位に適する範囲に収めることができるから、基準電位を共通の基準電位から得る必要がない。 When by the switched capacitor according to claim 1, it is given a common reference potential different from potentials of the circuits and devices incorporating the same as the first and second reference potential, suitable for the potential of the output terminal to a common reference potential range since it is possible to fit in, it is not necessary to obtain a reference potential from the common reference potential. したがって、スイッチトキャパシタの充電と放電によって共通の基準電位が変動することがなく、他の回路を含めた全体の動作が安定化する。 Therefore, it is possible to change the common reference potential by the charging and discharging of the switched capacitor, the entire operation, including the other circuits is stabilized. また、共通の基準電位を安定化させるために特殊な手段を設ける必要がないため、他の回路の構成を簡素にすることできる。 Moreover, since there is no need to provide special means for stabilizing the common reference potential it can be to simplify the configuration of other circuits.
【0051】 [0051]
しかも、出力電位は2つのキャパシタの静電容量および2つの基準電位によって決定されるから、これら4つの変数のいずれか1つまたは組み合わせによって出力電位を任意に設定することが可能である。 Moreover, the output potential from being determined by the capacitance and the two reference potentials of the two capacitors, it is possible to arbitrarily set the output potential by any one or a combination of these four variables. このため、出力電位の設定の自由度が高く、組み合わせる他の回路への制約が少なくなって、回路設計が容易になる。 Therefore, a high degree of freedom in setting of the output potential, and fewer restrictions to other circuits to be combined, thereby facilitating the circuit design.
【0052】 [0052]
請求項2のスイッチトキャパシタでは、入力端子から与えられる入力電位による充電量に近い量をあらかじめ充電しておくことができるから、第1の期間すなわち充電期間が短い場合でも、入力電位に応じた充電を確実に行うことができる。 The switched-capacitor of claim 2, since it is possible to advance charge amount near the charge amount by the input potential applied from the input terminal, even if the first time period that is shorter charging period, corresponding to an input potential charge it can be carried out reliably. したがって、高速な動作によく追随し、短い周期で充電と放電を切り換える必要のある回路に適したものとなる。 Therefore, to follow better fast operation, making them suitable for circuits that need to switch the charging and discharging in a short period.
【0053】 [0053]
請求項3のスイッチトキャパシタでは、出力電位が2つのキャパシタの静電容量の絶対的な大きさに依存しないから、出力電位に影響を及ぼすことなく静電容量を任意に設定することが可能である。 The switched-capacitor of claim 3, since the output voltage does not depend on the absolute magnitude of the capacitance of the two capacitors, it is possible to arbitrarily set the electrostatic capacity without affecting the output voltage . しかも、出力電位は2つの基準電位の和に直線的に対応するから、出力電位をきわめて容易に調節することができる。 Moreover, the output potential from linearly corresponds to the sum of the two reference potentials, it is possible to adjust the output voltage very easily. したがって、他の回路との組み合わせが容易であり、様々な回路に適用することができる。 Therefore, it is easy to combination with other circuits, can be applied to various circuits.
【0054】 [0054]
請求項4のスイッチトキャパシタは、単電源で動作するため構成が簡素であり、駆動電力の供給も容易である。 Switched-capacitor of claim 4, configured to operate from a single power supply is simple, it is easy to supply the driving power. 電位変換回路を備える構成とするときも、電位変換回路自体を簡素に構成することができて、スイッチトキャパシタは複雑にならない。 Even when a configuration with a potential conversion circuit, and can be simplified in constituting a potential converter circuit itself, the switched capacitor does not become complicated.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の第1の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。 Diagram showing a configuration of connecting the switched capacitor of the first embodiment to the integration circuit of the present invention; FIG.
【図2】 第1の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。 FIG. 2 shows a signal for controlling the switching of the switched capacitor of the first embodiment.
【図3】 本発明の第2の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。 FIG. 3 is a diagram showing a configuration of connecting the switched capacitor of the second embodiment to the integration circuit of the present invention.
【図4】 第2の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。 FIG. 4 shows a signal for controlling the switching of the switched capacitor of the second embodiment.
【図5】 従来のスイッチトキャパシタを積分回路に接続した構成を示す図。 5 is a diagram showing a configuration of connecting the conventional switched capacitor to the integrating circuit.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 スイッチトキャパシタ11 第1のキャパシタ12 第2のキャパシタ21〜28 アナログスイッチ31 入力端子32 出力端子33、34 第1の基準端子35、36 第2の基準端子40 積分回路41 増幅器42 キャパシタ50 スイッチトキャパシタ51 第1のキャパシタ52 第2のキャパシタ61〜70 アナログスイッチ71 入力端子72 出力端子73、74 第1の基準端子75、76 第2の基準端子77、78 抵抗79 電位変換回路80 積分回路81 増幅器82 キャパシタVREF1 第1の基準電位VREF2 第2の基準電位φ1 サンプリング期間(第1の期間) 10 switched capacitor 11 first capacitor 12 and the second capacitor 21 to 28 analog switch 31 input terminal 32 output terminal 33 and 34 the first reference terminal 35, 36 a second reference terminal 40 the integrating circuit 41 amplifier 42 capacitor 50 switched capacitor 51 first capacitor 52 second capacitor 61 through 70 analog switches 71 input terminal 72 output terminal 73 and 74 a first reference terminal 75, 76 a second reference terminal 77 resistor 79 potential converter circuit 80 integration circuit 81 amplifier 82 capacitor VREF1 first reference potential VREF2 second reference potential φ1 sampling period (first period)
φ2 検出期間(第2の期間) φ2 detection period (second period)
φ3 予充電期間(第3の期間) φ3 precharging period (third period)

Claims (4)

  1. 第1の期間に入力端子より電荷を蓄積し、蓄積した電荷を第2の期間に出力端子より出力するスイッチトキャパシタにおいて、 In switched capacitor charge from the input terminal to the first period to accumulate outputs from the output terminal the accumulated charges in the second period,
    第1の基準電位を与えられる第1の基準端子と、 The first and the reference terminal given the first reference potential,
    第2の基準電位を与えられる第2の基準端子と、 A second reference terminal given a second reference potential,
    前記第1の期間に第1の電極が前記入力端子に接続され第2の電極が前記第1の基準端子に接続され、前記第2の期間に第1の電極が前記第1の基準端子に接続され第2の電極が前記出力端子に接続される第1のキャパシタと、 A first electrode is connected to the input terminal and the second electrode connected to the first reference terminal to the first period, the said second period to the first electrode and the first reference terminal a first capacitor connected second electrode connected to said output terminal,
    前記第1の期間に第1の電極が前記入力端子に接続され第2の電極が前記第2の基準端子に接続され、前記第2の期間に第1の電極が前記第2の基準端子に接続され第2の電極が前記出力端子に接続される第2のキャパシタとを備えることを特徴とするスイッチトキャパシタ。 A first electrode is connected to the input terminal and the second electrode connected to said second reference terminal to the first period, the first electrode is the second reference terminal to the second period switched capacitor connected to the second electrode is characterized in that it comprises a second capacitor connected to the output terminal.
  2. 前記第1の基準端子と前記第2の基準端子に接続され前記第1の電位と前記第2の電位の略中間の電位を出力する電位変換回路を備え、前記第1の期間の直前の第3の期間に、 It includes a potential conversion circuit for outputting the substantially intermediate potential of the first reference terminal and being connected to said second reference terminal said first potential and said second potential, the second immediately before the first period in the third period,
    前記第1のキャパシタは第1の電極が前記電位変換回路の出力に接続され第2の電極が前記第1の基準端子に接続され、 The first capacitor is connected to the connected second electrodes of the first reference terminal to an output of the first electrode the potential conversion circuit,
    前記第2のキャパシタは第1の電極が前記電位変換回路の出力に接続され第2の電極が前記第2の基準端子に接続されることを特徴とする請求項1に記載のスイッチトキャパシタ。 The second capacitor is switched capacitor according to claim 1, characterized in that it is connected to the connected second electrode and the second reference terminal to an output of the first electrode the potential converter circuit.
  3. 前記第1のキャパシタの静電容量と前記第2のキャパシタの静電容量は等しいことを特徴とする請求項1または請求項2に記載のスイッチトキャパシタ。 Switched capacitor according to claim 1 or claim 2 capacitance of the capacitance of the first capacitor and the second capacitor is that wherein equal.
  4. 前記第1の基準端子は所定電位の電源に接続され、前記第2の基準端子は接地されていることを特徴とする請求項1ないし請求項3のいずれかに記載のスイッチトキャパシタ。 The first reference terminal is connected to the power supply of the predetermined potential, the switched capacitor according to any one of claims 1 to 3 wherein the second reference terminal is characterized in that it is grounded.
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