JP3699901B2 - Integrated circuit power evaluation method - Google Patents

Description

ここでＶ_DDは電源電圧、Ｃ_Z はノードＺの駆動する容量、Ｄ（Ｚ）はノードＺにおける単位時間あたりのスウィッチングの回数の平均値（以下、遷移密度と呼ぶ）である。
【０００５】
特に、回路がクロックに同期して動作している場合には式(1) は、
【数２】

と書ける。ここでｆはクロック周波数、Ｎ（Ｚ）はノードＺにおける１クロックあたりの平均充放電回数である。式(1) により、Ｖ_DD，Ｃ_Z が知られている場合にはＤ（Ｚ）を求めることにより、消費電力を見積もることが出来る。従って遷移密度Ｄ（Ｚ）を見積もることが消費電力予測の中心課題となる。この遷移密度を見積もる方法は、第１の方法としてシミュレーションに基づく方法と、第２の方法として確率計算に基づく方法とがある。
【０００６】
第１の方法では、論理回路の入力端子（以下、プライマリー・インプットと呼ぶ）へ入力パターンデータ（以下、テストベクトルと呼ぶ）を入力し、回路内の各ノードにおけるスウィッチングの回数を計測することによって遷移密度を見積もる。この方法では流すテストベクトルの長さが長いほど精度が上がるがそのために費やす時間はそれだけ大きくなる。
【０００７】
第２の方法では、実際にテストベクトルを流さずに、各プライマリー・インプットの遷移密度に関する情報のみを与え、確率計算により遷移密度の内部ノードへの伝播を見積もる。即ち、回路全体の入力（以後これをプライマリー・インプットと呼ぶ）に関する確率量、例えば信号の論理値が１になる信号確率や信号の論理値が変化する確率であるスウィッチング確率を入力としてその内部ノードへの伝播を調べ、各ノードでのスウィッチング確率Ｐswを計算し、
Ｐｏｗ＝Ｐ_SWＰｏｗ（/switch) (3)
という式に従って消費電力Ｐｏｗｅｒを求める方法である。ただし、Ｐ_SWは信号の論理値が変化する確率（スウィッチング確率、または動作確率ともいう）であり、Ｐｏｗ（/switch)は１回の信号の変化に伴う消費電力である。この方法は原理的にはテストベクトルを必要とせず、実行時間は比較的短いが、信号の再収斂、順序回路、及び内部浮遊ノードを取り扱うのに問題がある。
【０００８】
信号の再収斂とは、あるノードがいくつかの論理ゲートの入力ノードとなっており、それらの論理ゲートの出力を次々に辿っていくとある同一の論理ゲートの入力となっていることをいう。このときにはその論理ゲートの入力のうち相異なる二つの入力ノードで同一のプライマリー・インプットに依存するものが存在することになる。一般に、相異なる二つのノードＡ，Ｂの依存するプライマリー・インプットの集合が空でない共通部分をもつならば、Ａ，Ｂ間には信号間相関がある、或いは簡単に、Ａ，Ｂ間には相関がある、という。従って、ある論理ゲートの入力ノードの中に信号間相関のある二つのノードが存在するならば、信号の再収斂が起きていることになる。このようなことが起きている場合にあるゲートの出力ノードの厳密な遷移密度を計算するためには、同一のノードから発した信号が異なる２つ以上の経路を通ってそのゲートにたどり着いたかどうかを調べなくてはならず、もしそうなっている場合には計算複雑度が指数関数的に増大するために現実的な時間内で計算を実行することは一般に不可能となる。
【０００９】
順序回路では、あるゲートの出力がめぐりめぐって同じゲートに入る場合が起こり、そのようなループ上のノードにおける遷移密度は自分自身に依存することになり、入力から出力への遷移密度の伝播という概念ではとらえきれなくなり、遷移密度計算が困難になる。
【００１０】
内部浮遊ノードはハイ・インピーダンス状態などの不確定論理値をもたらし、やはり遷移密度計算を困難にする。
【００１１】
このうち原理的に最も重要であるのが信号の再収斂の問題である。これを厳密に解こうとすると指数関数的な計算時間を必要とすることが知られており、現実には実行不可能である。そのために近似的な方法に頼るしかないが、そのような方法として現在までに次のようなアルゴリズムが提案されている。
【００１２】
（ｉ）ＣＯＰ
（ii）ＤＷＡＡ（Dynamic Weighted Averaging Algorithm）
（iii)ＣＣＭ（Correlation Coefficient Method）
第１の方法であるＣＯＰとは各ゲートの入力を全て独立とみなす方法である。従って信号間相関は全く無視してしまうことになり、上記の方法中、精度的には最悪であるが実行時間は最も小さい。
【００１３】
第２の方法であるＤＷＡＡとは信号間相関を起こしている各ノードの論理値を０，１に固定してＣＯＰを適用する方法であり、信号間相関の第一次の効果を考慮に入れている。この方法はS.Ercolani, M.Favalli, M.Damiani, P.Olivo, B.Ricco，“Estimate of Signal Probability in Combinational Logic Networks”，European Test Conf.,pp.132-138,1989.（以下、この論文をＥＦＤＯＲと呼んで参照する）で紹介され、ＣＯＰよりも精度がよい。
【００１４】
第３の方法であるＣＣＭはＤＷＡＡと同じ論文ＥＦＤＯＲで初めて紹介され、R.Marculescu, D.Marculescu, M.Pedram，“Switching Activity Analysis Considering Spatiotemporal Correlations ”International Conference on CAD-94,pp.294-299,1994．（以下、この論文をＭＭＰと呼んで参照する）で確立された方法であり、上に述べた方法の中で最も精度が高い。この方法は、ノード間の信号間相関の度合いを相関係数という量で表し、３つ以上のノード間の相関係数を２つのノード間の相関係数の積で近似することにより、計算を行っている。ＣＣＭはＣＯＰやＤＷＡＡよりも精度が良いが多少時間がかかるのが難点である。しかし精度が良いといってもまだ不十分であり、論文ＭＭＰでは回路分割をしてＣＣＭとＢＤＤを組み合わせることにより精度を向上させることを提案している。しかし、そのときの計算複雑度はかなり大きなものになり、シミュレーションを実行した方が効率が良い場合があることが予想される。これでは確率計算に基づく方法の長所が全く失われてしまう恐れがある。
【００１５】
また、確率に基づく方法は精度の入力データ依存性が強く、遅延時間についても考慮されていない。しかし時間的に離れた信号は独立とみなせる（F.N.Najm，“Improved Estimation of the Switching Activity for Reliability Prediction in VLSI Circuits ”，Custom Integrated Circuits Conf., pp.429-432,1994.) ので遅延時間差が大きい信号間の相関を無視できる場合がある。しかしこの論文には信号間相関を無視できるような時間的距離が提示されていない。
【００１６】
ところで、実際のＬＳＩの動作を解析するには平均電力だけでなく瞬時電力も知る必要がある。たとえば電源電圧変動に起因するノイズの問題を解析するには瞬時電力または瞬時電流が必要となる。しかし、時間のかかるシミュレーションを用いた手法はあるものの、シミュレーションを用いない瞬時電力の計算法はまだ具体的に開発されていない。Najm等による“Probabilistic simulation for reliability analysis of CMOS VLSI circuits.”IEEE Trans.CAD 9(4),pp.439-450，April,1990、やR.Burch による“Pattern-Independent Current Estimation for Reliability Analysis of CMOS Circuits”，pp.294-299,25th DA Conf.,1988.などがあるが、確率波形という概念を用いて計算している。しかし実際のＬＳＩの設計においては、ＣＰＵならばプログラム、信号処理用のＬＳＩならば入力データと言うように具体的な入力パターンによる電流や瞬時電力の変化を知る必要がある。特に、電源系のノイズなどを考える場合は電源系の短時間の振る舞いが分からなければならない。従来提案されている手法はこれらの目的には不十分なものであった。
【００１７】
【発明が解決しようとする課題】
以上のように、シミュレーションに基づく方法は、テストベクトルを多く入力すれば精度は向上するが大量の時間を要する。その一方、確率計算に基づく方法は比較的短時間で実行可能であるが、精度的に問題があり、この精度の入力データに依存するため、誤差を規定することが難しいという問題点があった。
【００１８】
本発明は、上記問題点を解決するためになされたものであり、その目的とするところは、高精度かつ短時間で効率よく実行できる集積回路の電力評価方法を提供する事にある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の第１の構成は、複数の論理ゲートを接続して構成される論理回路を備える集積回路の電力の評価を行う方法において、各論理ゲートの出力ノードの論理値が１になる確率（以下、信号確率と記す）、及び、各論理ゲートの出力ノードの論理値が変化する確率（以下、スウィッチング確率と記す）に代表される出力ノードに付随する確率量に対して、その確率量の厳密な値Ｐ_e と、論理ゲートの入力を全て独立として計算した値Ｐ_a との差Ｐ_e −Ｐ_a を、回路全体の入力信号に対応する当該確率量に関して級数展開し、そのうちの有限個の項を補正項として求め、前記Ｐ_a の値にその補正項を加えたものを上記確率量の近似値として集積回路の電力評価を行うことを特徴とする。
【００２０】
また、第１の発明の第２の構成は、複数の論理ゲートを接続して構成される論理回路を備える集積回路の電力の評価を行う方法において、前記論理回路を複数の論理ゲートから構成される論理モジュールの集合に分割し、前記各論理モジュールに属する各ノードの論理値をその論理モジュールの入力信号の論理関数として表し、信号確率やスウィッチング確率に代表されるそのノードに付随する確率量に対して、その確率量の厳密な値Ｐ_e と、論理モジュールの入力を全て独立として計算した値Ｐ_a との差Ｐ_e −Ｐ_a を、回路全体の入力信号に対応する当該確率量に関して級数展開し、そのうちの有限個の項を補正項として求め、前記Ｐ_a の値にその補正項を加えたものを上記確率量の近似値として集積回路の電力評価を行うことを特徴とする。
【００２１】
ここで、前記論理回路の任意のノードのスウィッチング確率に、そのノードの駆動容量と電源電圧の２乗とクロック周波数を乗じた値を、そのノードの充放電による消費電力として集積回路の電力評価を行うことが好ましい。
【００２２】
また、前記論理回路の任意のゲートの任意の入力遷移パターンの起こる確率に、その入力遷移パターンが起こった場合の１遷移あたりの消費電力を乗じた値を、そのゲートにおける当該入力遷移による平均消費電力として集積回路の電力評価を行うことが好ましい。
【００２３】
上記目的を達成するため、本願発明に係る集積回路の動作確率をコンピュータを用いて計算することにより、前記集積回路の電力を評価する方法は、前記集積回路内の各ゲートの入力となっている複数の信号間の最小遅延時間差をコンピュータが計算する手順と、この最小遅延時間差に基づいて、コンピュータが前記ゲートの入力をグループ分けする手順と、このグループ分けされた各々のグループに対し、各ゲートの入力となっている複数の信号間の相関に基づいて、前記グループに属する各々の信号に関する各ゲートの出力ノードの論理値が１になる確率である信号確率、及び、各ゲートの出力ノードの論理値が変化する確率であるスイッチング確率を含むゲートの出力ノードに関する確率の計算をコンピュータが行う手順と、このゲートの出力ノードに関する確率を用いて前記集積回路の電力を評価する手順と、を有することを特徴とする。
【００２６】
また、第３の発明の第１の構成は、集積回路の消費電力を予測してその評価を行う方法において、一次入力端子に時系列的に与えられる入力パターンの集合を時間的区間で分割するステップと、各時間区間ごとの一次入力端子に与えられるパターンの統計・確率的特性を計算するステップと、各時間区間の消費電力を当該統計・確率特性より算出するステップと、各時間区間の算出された消費電力を時系列的に配列するステップと、を行うことを特徴とする。
【００２７】
また、第３の発明の第２の構成は、論理回路の入力端子に統計・確率量を与え、当該確率量の伝搬を評価することにより集積回路の電力を評価する方法において、対象回路の入力端子に与えられる入力信号または入力信号特性を用いて電力評価を行う前に、当該集積回路の回路構造または回路動作の記述を入力し、電力予測に必要とする評価式またはデータ構造に変換して記憶装置に格納し、該評価式またはデータ構造を電力予測に複数回利用する事を特徴とする。
【００２８】
また、第３の発明の第３の構成は、集積回路の電力評価方法において、評価の単位となる集積回路の部分回路を着目した回路系統ごとに分類し、所望の部分回路の集合に対して消費電力および電源電流を出力できる事を特徴とする。
【００２９】
【作用】
第１の発明の構成によれば、各ゲートの入力を独立とみなして計算された確率量を補正することにより、高精度、かつ高速に、組み合わせ論理回路の各ノードに対する信号確率、スウィッチング確率の計算が実行できる。さらに回路分割を行い、ＢＤＤを使用することにより、精度を高めることも可能である。
【００３０】
第２の発明の構成によれば、遅延時間差および入力の確率値を考慮して規定された最大許容誤差内で信号間相関を無視することにより論理回路の動作確率の計算を軽減できる。
【００３１】
更に、第３の発明の構成によれば、回路シミュレータや論理シミュレータを用い長時間の計算をする事なく論理回路内部での時々刻々変化する電力を知る事ができる。さらに第３の発明により電力計算に必要な時間がシミュレータ方式と比較して大きく節約可能となる。また時間区間の精細度を調整する事によって所望の精度で電力の変化を調べる事ができる。また、各時間区間ごとに繰り返し計算するべき処理を一度にまとめて処理できるため計算効率向上が図れる。更に、設計者は任意の部分回路の消費電力を評価・比較する事が可能となる。
【００３２】
【実施例】
以下に本発明に係る集積回路の電力評価方法の実施例を図面を参照しながら説明する。
【００３３】
第１実施例
以下、第１の発明に関する実施例について説明する。ここでは、まず本発明を理解するために必要な諸定義について述べてから実施例について述べることにする。第１実施例では本発明を信号確率に適用した場合について述べ、第２実施例では本発明をスウィッチング確率に適用した場合について述べる。また、第３実施例では第１実施例，第２実施例の方法によるノード、およびゲートの消費電力見積方法を示し、第４実施例では第３実施例の見積方法を利用した論理回路最適化の例を示す。
【００３４】
以下でいう論理回路とは、順序回路を含まない組み合わせ論理回路のことをいう。この論理回路のプライマリー・インプットの個数をｎとし、それらをｘ₁ ，…，ｘ_n と記述する。プライマリー・インプットｘ_i （ｉ＝１，…，ｎ）の時刻ｔにおける論理値をｘ_i （ｔ）と書く。時刻に対する依存性を無視してｘ_i と書くこともある。従ってｘ_i という記号はプライマリー・インプットの名前とその論理値の両方に用いられるが、その区別は重要ではない場合が多いので混乱はない。一般に論理回路の任意のノードはプライマリー・インプットｘ₁ ，…，ｘ_n の論理関数となるがそれらについても同様である。すなわち、ノードＺに対してＺという記号はそのノードの名前と時刻を無視した論理値の双方の意味を持つ。以下では断り無しに論理関数といえばプライマリー・インプットｘ₁ ，…，ｘ_n の論理関数のことをいう。
【００３５】
論理回路とプライマリー・インプットに対して次の３つの事柄を仮定する。
【００３６】
（１）確率の時間並進不変性
（２）プライマリー・インプットの相互独立性
（３）遅延時間０
【００３７】
仮定（１）は、
【数３】

が任意の時刻ｔ、ｔ_ij（ｊ＝１，…，ｎ_i ；ｉ＝１，…，ｎ）、およびα_ij＝０，１（ｊ＝１，…，ｎ_i ；ｉ＝１，…，ｎ）に対して成り立つことを意味する。
【外３】

の論理関数Ｘに対してＸが論理値１を持つ確率をＰ（Ｘ）と記述し、これを論理関数Ｘに対する確率と呼ぶことにする。この仮定により特に一つの時刻にのみ依存する任意の論理関数Ｘ（ｔ）に対してＰ（Ｘ（ｔ))は時刻ｔに依存しないことがいえる。よってＰ（Ｘ（ｔ))をＰ（Ｘ）と書くことにする。また、二つ以上の時刻に依存する論理関数に対する確率は時刻の差のみに依存することがいえる。
【００３８】
仮定（２）は、
【数４】

が任意の時刻ｔ_ij（ｊ＝１，…，ｎ_i ；ｉ＝１，…，ｎ）、およびα_ij＝０，１（ｊ＝１，…，ｎ_i ；ｉ＝１，…，ｎ）に対して成り立つことを意味する。ただし、同一のプライマリー・インプットの時間に関する独立性は仮定されていないので、例えば時刻ｔ₁ ，ｔ₂ に対してＰ（ｘ₁ （ｔ₁ ）ｘ₁ （ｔ₂ ))とは一般に異なる。
【００３９】
仮定（３）は、論理回路の内部ノードのある時刻での論理値は、同じ時刻でのプライマリー・インプットの論理値によって定まることを意味する。すなわち、回路中の任意のノードＺの時刻ｔでの論理値はただ一つの時間にのみ依存し、Ｚ（ｔ）と書くことができる。従って任意のノードＺに対する時刻ｔでの確率はＰ（Ｚ）と書ける。これをノードＺの信号確率と呼ぶ。
【００４０】
回路中のノードのようにただ一つの時刻のみ依存する任意の論理関数Ｘ（ｔ）を積和形式で表すと
【数５】

【外４】

理値をとる。式(39)と次に述べる定理は以下の文章でたびたび参照されることになる。
【００４１】
定理０．１
Ｘ（ｔ），Ｙ（ｔ）をただ１つの時刻のみに依存するプライマリー・インプットの任意の論理関数とすると任意のｔ₁ ，ｔ₂ に対して
【数６】
Ｐ（Ｘ（ｔ₁ ）Ｙ（ｔ₂ ))＝Ｐ（Ｘ（ｔ₂ ）Ｙ（ｔ₁ )) (7)
が成り立つ。
【００４２】
（証明）Ｘ，Ｙを積和形式に展開して式(39)の形で表すと、この定理は任意のｉ（ｉ＝１，…，ｎ）に対して
【数７】

が成り立ち、Ｐ（ｘ_i （ｔ))が時刻ｔに依存しないことを用いると、
【数８】

が成り立つ。 （証明終）
ｘ_i を任意のプライマリー・インプット、Ｘを任意の論理関数とすると
【数９】

式(46)をプライマリー・インプットｘ_i に関するＸのShannon 展開という。また
【外５】

ぶ。ここで、Ｘに対する上付きの添え字０，１は論理的な否定や肯定を意味するものではないことに注意されたい。例えばプライマリー・インプットｘ_i に対し
【外６】

うに同じ記号を使うのはまぎらわしいが、今の場合Ｘ_i という量が定義されていないので間違いを犯すことは少ない。以下の文においてもこの記号の意味の判断に迷うことは希であろう。
【００４３】
次にスウィッチング確率の定義とその遷移密度との関係について述べる。
【００４４】
τをその時間内で高々一回しかスウィッチングの起こらないような時間間隔と
【外７】

チング確率Ｐ_SW（Ｚ；τ）を時間が間に論理値の変化する確率として定義する。従って
【数１０】

と書くことが出来る。
【００４５】
スウィッチング確率は時間τの間に起こるスウィッチングの回数の平均値であり遷移密度と次のような関係にある。
【００４６】
【数１１】

なお、以上の記述では論理回路として暗にＣＭＯＳ論理回路を想定しているため、スウィッチング確率に注目しているが、ダイナミック回路やレシオ型の回路においては信号確率によって消費電力を見積もることができる。
【００４７】
次に、本発明（以下、ＢＡＭと呼ぶ）による信号確率の計算方法を示す。
【００４８】
（１）まず最初にＺが２入力ＡＮＤゲートの出力ノードである場合について説明する。このゲートの入力ノードをＡ，Ｂとすると、明らかに
Ｚ＝ＡＢ (19)
の関係がある。式(6) をＡ，Ｂに対して適用すると
【数１２】

となる。式(20)は２入力ＡＮＤゲートの出力の信号確率を表す厳密な式であるが、それを直接計算することは既に述べたようにＮＰ困難である。従って厳密に計算することはあきらめて、何らかの近似をする必要がある。最も簡単な近似法は論理ゲートの入力を全て独立とみなしてしまうＣＯＰであるが、実験してみるとわかるようにＣＯＰによる近似はあまり精度が良くない。従って、もう一段高い精度を得ることのできる近似方法が必要になる。そのために厳密な信号確率Ｐ（ＡＢ）とそのＣＯＰによる近似Ｐ（Ａ）Ｐ（Ｂ）との違いを調べる。Ａ，Ｂを式(6) のように積和形式で表し、Ｐ（Ａ），Ｐ（Ｂ）を計算して積をとると
【数１３】

と定めると
【数１４】
Ｐ（ＡＢ）＝Ｆ（χ），Ｐ（Ａ）Ｐ（Ｂ）＝Ｆ（η） (24)
となる。従ってＰ（ＡＢ）とＰ（Ａ）Ｐ（Ｂ）の差は
【数１５】
Ｐ（ＡＢ）−Ｐ（Ａ）Ｐ（Ｂ）＝Ｆ（χ）−Ｆ（η） (25)
と表すことができる。この式をTaylor展開し、その第一次までの項をとると、
【数１６】

となる。この式の右辺をもっと簡単な式で表すために、Ｆ（η）＝Ｐ（Ａ）Ｐ（Ｂ）の右辺のＡ，Ｂをｘ_i に関してShannon 展開すると
【数１７】

となる。この式によればＰ（Ｚ）の近似値を計算するためにはゲート入力Ａ，Ｂ
【外８】

【数１８】

となり、Ｐ（Ｚ）を計算したのと同様にTaylor展開することで計算できる。しか
【外９】

０次の項までとることになり、
【数１９】

式(31)，(35)が２入力ＡＮＤゲートに対するＢＡＭの基本式である。
【００４９】
以下では式(31)および、式(35)の右辺をそれぞれＰ（Ａ）＊Ｐ（Ｂ），Ｐ（Ａ
【外１０】

【数２０】

このように各ノードに対して、そのノードの信号確率（Ｐ（Ａ))と、そのノードの各プライマリー・インプットに関するShannon 展開の係数（cofactor）に対す
【外１１】

してゆくのがＢＡＭの特徴である。
【００５０】
（２）ＢＡＭとＣＯＰの異なる点は式(35)の計算を行わなければならないことと、式(31)の右辺第２項が存在することである。式(31)の右辺第１項は注目する論理ゲートにＣＯＰを適用して計算されたものに他ならないので、式(31)の右辺第２項はそれに対する補正項とみなされる。ここではこの補正項の意味について述べる。この補正項の意味を一言で述べるとブール代数と実数体の演算規則の違いに対する補正であるといえる。それを説明するために簡単な例を挙げて説明する。
【００５１】
図２のような論理回路では
Ａ＝ｘ₁ ｘ₂ ，Ｂ＝ｘ₂ ｘ₃ (38)
となっているのでＺの厳密な信号確率Ｐ_ext （Ｚ）は
【数２１】

である。一方、ＣＯＰによる近似値Ｐ_cop （Ｚ）は
【数２２】

となっている。Ｐ_ext （Ｚ）とＰ_cop （Ｚ）の違いは式(72)と式(73)の３行目から４行目へ移行するときのブール代数で成り立つ関係
ｘ₂ ｘ₂ ＝ｘ₂ (41)
と実数体で成り立つ関係
Ｐ（ｘ₂ ）Ｐ（ｘ₂ ）＝Ｐ（ｘ₂ ）² (42)
【外１２】

（ｘ₁ ）Ｐ（ｘ₃ ）であるから、ＢＡＭによるＺの信号確率の近似値Ｐ_bam （Ｚ）は
【数２３】

となり、厳密な値Ｐ_ext （Ｚ）に一致する。この補正項を書き直せば
【数２４】

であり、先に述べたｘ₂ に関するブール代数の演算と実数の演算との差が現れる。つまり、この補正項はＰ_cop （Ｚ）の中に現れるＰ（ｘ₂ ）² をＰ_ext （Ｚ）の中のＰ（ｘ₂ ）に引き戻す役割を演じているのである。
【００５２】
ここに挙げた論理回路ではＢＡＭによる補正が厳密な値を与えたが、一般の論理回路では必ずしもそうなってはいない。たとえばＰ（ｘ₁ ）² Ｐ（ｘ₂ ）² という項がＣＯＰで計算された信号確率の中に現れた場合、ＣＯＰを補正して厳密な信号確率を得るためにはＰ（ｘ₁ ）² とＰ（ｘ₂ ）² とを同時にそれぞれＰ（ｘ₁ ），Ｐ（ｘ₂ ）に引き戻さねばならないが、ＢＡＭでは各プライマリー・インプットに対して一度ずつしかこの引き戻しを実行しない。つまり、この場合のＢＡＭによる補正項は
【数２５】

となり、これは一般には
【数２６】
Ｐ（ｘ₁ ）Ｐ（ｘ₂ ）−Ｐ（ｘ₁ ）² Ｐ（ｘ₂ ）² (46)
とは異なる。もし、この引き戻しも行いたいと思うならば式(26)でTaylor展開のより高次の項を考慮しなければならない。しかし、容易に分かるようにｋ次までのテーラー展開をとった場合には信号確率の計算にｎ^k Ｇ（Ｇはゲート数）のオーダーの計算時間を要することになり、プライマリー・インプットの数ｎが大きくなるにつれ、これはたとえばｋ＝２の場合ですら加速度的に増大する。従って現実的な計算時間としては上に述べたｋ＝１の場合が適当なのである。
【００５３】
（３）次にＺがインバーターの出力ノードである場合について説明する。インバーターの入力ノードをＡとすると
【数２７】

となる。
【００５４】
全ての論理回路は２入力ＡＮＤゲートとインバーターで展開できるので式(31)，(35)，(48)，(51)により、ＢＡＭによる計算を任意の論理回路に適用することができる。
【００５５】
（４）ここでＢＡＭによる誤差を評価する。
【００５６】
【外１３】

べたように
【数２８】

となる。ただし、等号はＰ（ｘ_i ）＝０．５のときに成り立つ。従って、式(31)の誤差は０．２５² ＝０．０６２５程度である。同様に、式(35)の誤差は０．２５程度である。しかし、これは入力Ａ，Ｂの信号確率Ｐ（Ａ），Ｐ（Ｂ）および
【外１４】

が厳密な値をもつ場合である。一般にはＡ，Ｂは他の論理ゲートの出力ノードとなっているのでそれらの信号確率、cofactorに対する確率は誤差をもつ。ここで任意のノードにおける誤差が信号確率に対して０．０６２５、cofactorに対して０．２５の程度であることを証明する。
【００５７】
それを証明するには任意の論理ゲートの入力ノードがそのような誤差をもつと仮定してその出力ノードが同様の誤差をもつことを証明すればよい（帰納法）。注目する論理ゲートがインバーターである場合には、入力と出力の誤差の大きさが同じであることは明かであるから、２入力ＡＮＤゲートの場合を証明すればよい。式(31)の右辺第１項の誤差は仮定により０．０６２５の程度である。右辺第
【外１５】

もつＡ，Ｂのcofactorに対する確率に掛けられているので右辺第２項全体としては０．２５×０．２５＝０．０６２５の程度の誤差をもつ。従ってＰ（Ｚ）は０．０６２５の程度の誤差をもつ。一方、式(35)が０．２５の程度の誤差をもつことは明かである。以上から２入力ＡＮＤゲートの出力ノードＺの信号確率は０．０６２５の程度の誤差をもち、cofactorに対する確率は０．２５の程度の誤差をもつことがいえた。従って帰納法により、すべてのノードの信号確率は０．０６２５の程度の誤差をもち、cofactorに対する確率は０．２５の程度の誤差をもつことが証明された。
【００５８】
この証明は誤差の程度に関する評価であり、実際には誤差の蓄積が起こり、論理回路によっては上で予測された誤差を大きく上回る場合があることに注意しなければならない。
【００５９】
（５）以上ではＺが２入力ＡＮＤゲートかインバーターの場合について述べたが、ここでは一般の論理ゲートに対するＢＡＭの適用法を説明する。
【００６０】
Ｚが２入力ＡＮＤゲートやインバーターとは限らない一般の論理ゲートの出力ノードであるとし、そのゲートの入力をＡ₁ ，…，Ａ_m とする。このときＺはＡ₁ ，…，Ａ_m の論理関数であると同時にＡ_a （ａ＝１，…，ｍ）を通じてプライマリー・インプットの論理関数でもある。関数記号で書くとこのことは
【数２９】

を意味する。Ｚをゲート入力に関する積和形式で表すと
【数３０】

が成り立つ。Ａ₁ ，…，Ａ_m の間に信号間相関がある場合があるので一般には
【数３１】

を得る。演算‘＊’は結合律を満たさないので、この式はＡ_a （ａ＝１，…，ｍ）の番号付けに依存することになるが、このことについては後に述べることにして、とりあえずこの番号付けによる違いは無視することにする。以上の計算を実際に行うには次のようにShannon 展開を用いればよい。Ｚの依存するゲート入力の一つをＡ_a とすると、
【数３２】

【外１６】

annon 展開の係数（cofactor）である。これをＺのプライマリー・インプットに関するShannon 展開の係数と混同しないようにしなければならない。そのような混乱を避けるため、ゲート入力に関するShannon 展開の係数に関しては上付きの添え字としてμ，υ，…を用い、下付きの添え字としてａ，ｂ，…を用いることにする。それに対してプライマリー・インプットに関するShannon 展開の係数に関してはこれまで通り、上付きの添え字としてα，β，…を用い、下付きの添え字としてｉ，ｊ，…を用いることにする。さて、式(60)によると
【数３３】

【外１７】

・インプットに対して定義されていた記号を流用しているので混同しないように注意しなければならない。さて、式(61)の右辺をＢＡＭによって近似すると
【数３４】

となる。この式をより詳しく書くと次の補題の式(63)でＸ＝Ｚとしたものになる。
【００６１】
補題０．１
Ｘが論理関数Ａ₁ ，…，Ａ_m の論理関数であるとき、任意のａ＝１，…，ｍに対するＢＡＭによる近似式は
【数３５】

【外１８】

non 展開の係数（cofactor）であるとする。
【００６２】
（証明）式(63)に関しては既に述べたので式(30)を証明する。
【００６３】
【数３６】

により定義されているが、この式を、ＸをＡ_a についてShannon 展開したのちに
【数３７】

というＢＡＭによる近似をすればよい。
【００６４】
この補題を再帰的に使用することによりノードＺの信号確率Ｐ（Ｚ）、cofact
【外１９】

補題０．２
【数３８】

【外２０】

２番目の等式を証明するには
【数３９】

が成り立つことを用いればよい。
【００６５】
この補題により、式(63)は
【数４０】

と書くことが出来る。
【００６６】
（６）ここでは‘＊’演算の結合律の破れを評価する。そのためにはＰ（Ａ）＊（Ｐ（Ｂ）＊Ｐ）Ｃ))−（Ｐ（Ａ）＊Ｐ（Ｂ))＊Ｐ（Ｃ）を調べればよい。
【００６７】
【数４１】

という結果を得る。ただし、δ_i （Ａ），δ_i （Ｃ）はそれぞれＡ，Ｃに対するShannon 展開の誤差であり、例えばＡに関しては
【数４２】

と定義されている。Ｃについても同様である。よってδ_i （Ａ），δ_i （Ｃ）が小さければ結合律が近似的に成り立つことになる。
【００６８】
（７）以上述べた方法（ＢＡＭ）によって回路内の任意のノードの信号確率を計算するアルゴリズムＢＡＭ ＳＩＧＮＡＬ（）を示す。
【００６９】
まず最初に、論理回路中の全ての論理ゲートをスタックＳＴＡＣＫ Ｇに積んでおく。このとき任意の論理ゲートＧに対し、その入力ノードを出力とするような論理ゲートはＳＴＡＣＫ Ｇの中で必ずＧよりも上に積まれているものとする。
【００７０】
procedure ＢＡＭ ＳＩＧＮＡＬ（）：
begin
while ＳＴＡＣＫ Ｇが空でない do
Ｇの出力をＺとし、それをＧの入力の論理関数として表す；
サイズ２ｎ＋１の配列Ｐを用意する；
ＢＡＭs （Ｚ，Ｐ）；
【外２１】

する；
end
ここでＢＡＭs （）というアルゴリズムは次のように与えられている。
【００７１】
procedure ＢＡＭs （Ｘ，Ｐ）：
begin
if Ｘが恒偽関数 then
Ｐの全ての要素の値に０を代入；
return；
if Ｘが恒真関数 then
Ｐの全ての要素の値に１を代入；
return；
Ｘの依存するゲート入力の一つをＡ_a とする；
【外２２】

０，１）の値をＰに代入する；
comment このときＢＡＭs （）を再帰的に呼び出す；
return；
end
上のアルゴリズムによると論理ゲートの出力と入力の間の論理関係が与えられていれば計算を実行できることが分かる。従っていくつかの論理ゲートの集合（以下、これを論理モジュール）を考え、回路を論理モジュールに分割すれば計算精度が上がることが期待される。なぜなら論理モジュールの出力と入力の間の論理関係を与えることにより、論理モジュール内の信号間相関は既に考慮されていることになるからである。このように論理回路を仮想的な論理モジュールに分割して計算する場合、上記アルゴリズムを次のように変更すればよい。
【００７２】
ＢＡＭ ＳＩＧＮＡＬ（）の３行目を“Ｇの出力をＺとし、ＺをＧの属する論理モジュールの入力の論理関数として表す；”に変更し、ＢＡＭs （）の５行目を“Ｘの依存する論理モジュールの入力の一つをＡ_a とする；”に変更する。
【００７３】
図１はＢＡＭs （Ｘ，Ｐ）を表すフローの図である。
【００７４】
（８）ここでは例として図２の回路にＣＯＰ，ＣＣＭ，ＢＡＭを適用した場合について述べる。
【００７５】
図２の回路のプライマリー・インプットｘ₁ ，ｘ₂ ，ｘ₃ にそれぞれ０．１，０．３，０．９という信号確率の値が与えられているものとする。このとき、厳密な計算によると出力ノードＺの信号確率Ｐ（Ｚ）は０．０２７になる。これをＣＯＰで計算するとＰ（Ｚ）＝０．００８１となり、厳密な値との誤差は大きい。一方、ＣＣＭとＢＡＭによる計算は厳密な値を与える。
【００７６】
第２実施例
第２実施例では第１の発明を用いてスウィッチング確率の計算方法を述べる。
（１）まず最初にＺが２入力ＡＮＤゲートの出力ノードである場合について述
【外２３】

よいが、Ｐ（Ｚ）が計算されていれば
【数４３】

であるのでＰ（Ｚ（τ）Ｚ（０))を計算すればよいことになる。このゲートの入力ノードをＡ，Ｂとすると、
Ｚ＝ＡＢ (80)
の関係があるので計算すべき量Ｐ（Ｚ（τ）Ｚ（０))は
【数４４】
Ｐ（Ｚ（τ）Ｚ（０))＝Ｐ（Ａ（τ）Ａ（０）Ｂ（τ）Ｂ（０)) (81)
と表すことができる。式(6) を用いれば、
【数４５】

となる。信号確率の場合と同様に式(82)とＣＯＰによる計算値
【数４６】

の差を調べてＢＡＭによる補正項を計算する。そのために
【数４７】

と定めると
【数４８】
Ｐ（Ａ（τ）Ａ（０）Ｂ（τ）Ｂ（０))＝Ｆ（χ），
Ｐ（Ａ（τ）Ａ（０))Ｐ（Ｂ（τ）Ｂ（０))＝Ｆ（η） (86)
となる。従ってＰ（Ａ（τ）Ａ（０）Ｂ（τ）Ｂ（０))とＰ（Ａ（τ）Ａ（０))Ｐ（Ｂ（τ）Ｂ（０))との差は
【数４９】

と表すことができる。この式をTaylor展開し、その第一次までの項をとると、
【数５０】

を得る。定理０．１を考慮にいれて、さらに変形すると
【数５１】

を得る。Ｚも他のゲートの入力になっている可能性があるため、上で計算したＰ（Ｚ（τ）Ｚ（０))の他にShannon 展開の係数（cofactor）に関するＰ((Ｚ（τ
【外２４】

様の考察により
【数５２】

を近似する。
【００７７】
式(95)，(96)がスウィッチング確率に対するＢＡＭの基本式である。
【００７８】
信号確率の場合と同様、式(95)および、式(96)の右辺を記号‘＊’を用いてそ
【外２５】

（２）次にＺがインバーターの出力ノードである場合を考察する。その入力ノードをＡとすると、
【数５３】

であることもわかる。
【００７９】
（３）以上ではＺが２入力ＡＮＤゲートかインバーターの場合について述べたが、ここでは一般の論理ゲートの場合を考察する。
【００８０】
Ｚが２入力ＡＮＤゲートやインバーターとは限らない一般の論理ゲートの出力ノードであるとし、そのゲートの入力をＡ₁ ，…，Ａ_m とする。このときＺはＡ₁ ，…，Ａ_m の論理関数であると同時にＡ_a （ａ＝１，…，ｍ）を通じてプライマリー・インプットの論理関数でもある。関数記号で書くとこのことは
【数５４】

を意味する。Ｚをゲート入力に関する積和形式で表すと
【数５５】

の再帰的な計算方法を示す。そのためには次の補題を利用する。
【００８１】
補題０．３
Ｘ，ＹがＡ₁ ，…，Ａ_m の論理関数であるとき、任意のａ＝１，…，ｍに対してＢＡＭによる近似式は
【数５６】

と定義する。
【００８２】
（証明）補題０．１と同様なので省略する。 （証明終）
信号確率の場合と同様、この補題を再帰的に利用することによりＰ（Ｚ（τ）
【外２６】

補題０．４
【数５７】

（証明）第１行目の第１式の証明は容易。第１行目の第２式の証明は第２行目の式と補題０．２の帰結である。第２行目の式は補題０．２の第２式の証明と同様にできる。第３行目の式は定理０．１から明かである。 （証明終）
（４）ここでＢＡＭによるスウィッチング確率の計算アルゴリズムを示す。ノ
【外２７】

ことによって与えられる。
【００８３】
procedure ＢＡＭt （Ｘ，Ｙ，Ｐ）：
begin
if ＸまたはＹが恒偽関数 then
Ｐの全ての要素の値に０を加入；
return；
if Ｘが恒真関数 then
ＢＡＭs （Ｙ，Ｐ）；
return；
if Ｙが恒真関数 then
ＢＡＭs （Ｘ，Ｐ）；
return；
Ｘの依存する論理モジュールの入力の一つをＡ_a とする；
式(70)，(71)で計算した値をＰに代入する；
comment このときＢＡＭt （）を再帰的に呼び出す；
return；
end
ここでＰは計算した値を格納する配列である。また、このアルゴリズムの中の論理モジュールとしては、論理ゲート自体のことを指す場合もあるし、実施例１に述べたような仮想的論理モジュールのことを指す場合もある。
【００８４】
（５）以上のアルゴリズムを用いて実験を行った。
【００８５】
回路としてはＩＳＣＡＳ８５のベンチマークデータを採用し、ランダム・シミュレーション（ＳＩＭ）からのスウィッチング確率の絶対誤差の２乗平均の平方根（表の中のエラーの項目）とＣＰＵタイム（表の中のＣＰＵタイムの項目）を測定した。実験の結果は次の通りである。
【００８６】
【表１】

この実験においてランダム・シミュレーションで流したテスト・ベクトルの数は１０００００であり、全てのプライマリー・インプットの信号確率とスウィッチング確率を０．５とした。ただし、Ｃ１７の回路に対してはＣＯＰとＢＡＭの誤差は厳密な計算値からのものである。この実験では、比較のためにＳＩＭ，ＣＯＰ，ＣＣＭについても記載されているが、ＳＩＭとＣＯＰについては独自にプログラムを作成して実験し、ＣＣＭについての結果はＭＭＰから引用した。ただし、ＣＰＵタイムはマシンの性能差を考慮した換算値を用いた。この表から次のように結論される。
【００８７】
まず、誤差に関していえば、ＢＡＭはＣＯＰよりも一般に精度が良く、信頼性が高い。一方、ＣＣＭは必ずしもそうではなく、回路によっては非常に精度の良い場合もあるが精度の悪くなる場合もあり、一定していない。つまり、信頼性が低い。ＣＰＵタイムについては、ＣＯＰとＢＡＭはＣＣＭよりも圧倒的に優れている。従って、総合的にみるとＢＡＭの方がＣＯＰやＣＣＭよりも勝っていると結論できる。
【００８８】
次に回路全体の消費電力の見積誤差に関して述べる。
【００８９】
配線容量を無視し、ゲート入力容量が一定であるとすると、回路全体の消費電力は、各ノードのファンアウト数（そのノードが入力するゲート数）にそのノードのスウィッチング確率を乗じてノードについての和をとったものにほぼ比例する。これをnormalized power dissipation measure（ＮＰＤＭ）と呼ぶ。ＮＰＤＭに関するＣＯＰとＢＡＭのランダム・シミュレーションからの誤差は次の表のようになる。
【００９０】
【表２】

この表から、ＢＡＭによる回路全体の消費電力の見積誤差は数％以内であると結論できる。
【００９１】
第３実施例
次に、第１実施例，第２実施例の方法により、スウィッチング確率を求めることが出来るので式(1) ，(8) により、各ノードにおける充放電による消費電力を求めることが出来る。しかし、回路全体はノードとゲートで構成され、ゲート内部でもゲート入力が遷移する事で電力が消費されるので、それによる消費電力も考慮にいれなければならない。
【００９２】
注目するゲートをＧとし、その入力ノードをＡ₁ ，…，Ａ_m とする。このときＧによって消費される平均消費電力Ｐｏｗ（Ｇ）は次のように表すことが出来る。
【００９３】
【数５８】

【外２８】

知の場合には、第２実施例の方法によりＰｏｗ（Ｇ）を計算することが出来る。
【００９４】
第４実施例
次に、第４実施例では第３実施例によって見積もった消費電力の見積値を利用した回路最適化方法を示す。
【００９５】
論理回路図上の図３のような３入力ＡＮＤゲートをレイアウトの段階で図１のように２つの２入力ＡＮＤゲートに展開する必要が生じたと仮定する。図３の各ノードＡ，Ｂ，Ｃを図４のノードａ，ｂ，ｃに割り当てるのであるが、Ａ，Ｂ，Ｃのどのノードを図４のノードｃに割り当てるかにより、３通りの方法が存在する（ａ，ｂのノードは同等であると仮定している）。このとき、消費電力が最小となるような割当を行うことが要求されていると仮定する。
【００９６】
手順としては、全ての割当方法を試して最も消費電力の小さくなるものを採用することにする。
【００９７】
図４の各ノードの駆動容量が全て等しいとすると、ノード全体により消費される電力は
【数５９】
Ｐ_SW（ａ；τ）＋Ｐ_SW（ｂ；τ）＋Ｐ_SW（ｃ；τ）＋Ｐ_SW（Ｎ；τ） (111) に比例する。この式の３項の和は割当に依存しないので最後の項に注目する。ａ，ｂに割り当てられるノードが独立であると仮定すると
【数６０】

という関係がある。図３におけるノードＡ，Ｂ，Ｃに対して、
Ｐ_SW＝（Ａ；τ）＝０．５，
Ｐ_SW＝（Ｂ；τ）＝０．３，
Ｐ_SW＝（Ｃ；τ）＝０．２， (113)
Ｐ（Ａ）＝Ｐ（Ｂ）＝Ｐ（Ｃ）＝０．５ (114)
であり、Ａ，Ｂ，Ｃが独立であると仮定すると、ｃにＡを割り当てたとき、
Ｐ_SW（Ｎ；τ）＝０．２２， (115)
ｃにＢを割り当てたとき、
Ｐ_SW（Ｎ；τ）＝０．３， (116)
ｃにＣを割り当てたとき、
Ｐ_SW（Ｎ；τ）＝０．３２５， (117)
となり、ｃにＡを割り当てたときの消費電力が最も小さいことがわかる。Ａ，Ｂ，Ｃが独立でないときには、ＢＡＭによる、より精密な値を用いる必要がある。
【００９８】
このようにして消費電力が最小となるような論理合成に本発明を適用できる。
通常は最適化するものは消費電力だけではなく、例えばタイミングなどの制約を受ける場合がある。このようなときには消費電力を最小にするよりもタイミング制約条件を満たすことが優先する。そのような場合には、タイミング制約条件を満たすような論理合成が行われた後に、消費電力の最適化を行う。
【００９９】
第５実施例
第２の発明に関する第１の実施例について説明する。簡単のため、順序回路が含まれないような回路（組み合わせ回路）における信号確率の計算について考える。
【０１００】
図６のような回路において独立なプライマリー・インプットＸ_i の信号確率Ｐ（Ｘ_i ＝１）（ｉ＝１，２，３）が与えられたとき出力Ｚでの信号確率を計算する。ただし、Ｐ（Ａ）は条件Ａが成り立つ確率であると定義する。遅延時間を無視すると明らかに
【数６１】
Ｐ（Ｚ＝１）＝Ｐ（Ｘ₁ ＝１）Ｐ（Ｘ₂ ＝１）Ｐ（Ｘ₃ ＝１） (118)
となる。しかし、各ゲートが大きさ１の遅延時間を持つとすればＺが時刻ｔ＝０で信号値１を持つ確率は
【数６２】

となる。ここでＰ（Ａ₁ ；Ａ₂ ；…；Ａ_n ）は条件Ａ₁ ，Ａ₂ ，…．Ａ_n が共に成り立つ確率であると定義する。また、全ての時間は最小時間単位τの整数倍であるとして時間を整数値で表す。従って時間ｉとは真の時間ｉ×τのことをいう。もしも信号Ｘ₂ の時間的相関が非常に小さく時刻ｔ＝−２とｔ＝−４における信号が独立とみなせるならば
【数６３】

が成り立つ。さらにプライマリー・インプットの信号確率が時刻に依存しないと仮定すれば結局、
【数６４】
Ｐ（Ｚ＝１）＝Ｐ（Ｘ₁ ＝１）Ｐ（Ｘ₂ ＝１）² Ｐ（Ｘ₃ ＝１） (121)
となり、図２においてＹ₁ ，Ｙ₂ を独立とみなして
【数６５】

と計算した場合と同様になる。このようにディレイを考慮すると回路図においては相関のある信号も実際には相関がないものとして計算できる場合がある。このことは信号間相関のある回路において計算の手間を著しく減少させる。
【０１０１】
上述の例ではＺに対するＸ₂ の遅延時間差が２のときに相関を無視したが、実際にどの程度の遅延時間差があればこの様な無視が可能なのかを調べる。
【０１０２】
そのために以下の事柄を仮定する。
（１）全てのプライマリー・インプットは互いに独立である。
（２）信号確率は時刻に依存しない。
（３）任意のプライマリー・インプットのある時刻における信号確率は直前の時刻の信号値にのみ依存し、それ以前の信号値に依存しない。
（４）スウィッチング確率は時刻に依存しない。
【０１０３】
３番目の仮定はMarkov性の仮定と呼ばれ、式で表すと次のようになる。
【０１０４】
【数６６】

ただし、Ｘは任意のプライマリー・インプットとする。ここでＰ（Ａ｜Ｂ）は条件Ｂのもとで条件Ａが起こる条件付き確率である。条件付き確率は
Ｐ（Ａ｜Ｂ）Ｐ（Ｂ）＝Ｐ（Ａ；Ｂ） (124)
という式を満たす。信号に対する条件付き確率Ｐ（Ｘ＝ｘ，ｔ−１｜Ｘ＝ｙ，ｔ＝０）を遷移Ｘ＝ｙ→Ｘ＝ｘに対する遷移確率という。４番目の仮定は任意の時刻ｉに対して
【数６７】

であることを示す。以下ではこれらの仮定を原則として断り無しに用いる。
【０１０５】
さて、一般にゲートの出力の確率をその出力からプライマリー・インプットに至る全ての経路を考慮することによりプライマリー・インプットに関する確率で表した場合に各プライマリー・インプットＸから
【数６８】
Ｐ（Ｘ＝ｘ₁ ，ｔ＝ｉ₁ ；Ｘ＝ｘ₂ ，ｔ＝ｉ₂ ；…；Ｘ＝_{ｘ n} ，ｔ＝ｉ_n ） (126)
という形の寄与がある。これを信号Ｘのｎ点の自己相関関数と呼ぶ。ここでｘ₁ ，…，ｘ_n は０または１の論理値を示し、ｉ₁ ≧…≧ｉ_n はある最小時間単位τの整数倍で表した時刻を示す。Markov性の仮定によりこれを厳密に計算することが可能である。
【０１０６】
例えばＰ（Ｘ＝ｘ_n ，ｔ＝ｎ；Ｘ＝ｘ₀ ，ｔ＝０）の計算方法は以下のようになる。
【０１０７】
明らかに
【数６９】

と書ける。これを簡単に記述するために２×２行列Ｑを
【数７０】
Ｑ_ij＝Ｐ（Ｘ＝ｉ，ｔ＝１｜Ｘ＝ｊ，ｔ＝０）（ｉ，ｊ＝０，１） (129)
によって定める。すると式(14)は

となる。ここで［Ｑⁿ ］_xn,x0 は行列Ｑⁿ の第（ｘ_n ，ｘ₀ ）成分を示す。Ｑは遷移行列と呼ばれている。Ｑⁿ が計算できれば信号Ｘの自己相関関数が計算できるがＱは
【数７１】

ただし
【数７２】
α₀ ＝Ｐ（Ｘ＝１，ｔ＝１｜Ｘ＝０，ｔ＝０），
α₁ ＝Ｐ（Ｘ＝０，ｔ＝１｜Ｘ＝１，ｔ＝０） (132)
と書けるので
【数７３】

という関係を用いた。従って、
【数７４】

となる。式(135) の右辺が０であるときｔ＝ｎでのＸとｔ＝０でのＸが独立となるので、式(135) の右辺はそうみなしたときの誤差と考えることができる。例えば１０％の要求誤差の場合には
【数７５】

を満たすような遅延時間差があればｔ＝ｎでのＸとｔ＝０でのＸとを独立とみなしてもよいことになる。特に｜１−α₀ −α₁ ｜＝０の場合には式(134) から任意の正のｎに対してｔ＝ｎでのＸとｔ＝０でのＸとは厳密な意味で独立となる。また、｜１−α₀ −α₁ ｜＝１の場合には式(135) からＰ（Ｘ＝０）Ｐ（Ｘ＝１）が要求される誤差より小さい場合のみｔ＝ｎでのＸとｔ＝０でのＸとを独立と見なせることが分かる。逆に、Ｐ（Ｘ＝０）Ｐ（Ｘ＝１）が要求される誤差ｅｒｒｏｒより小さい場合には｜１−α₀ −α₁ ｜≦１なのですべてのｎに対してｔ＝ｎでのＸとｔ＝０でのＸとを独立と見なせることができる。特にｎ＝０の場合にも独立と見なせるが、このことはＸに与えた信号確率がＰ（Ｘ＝０）Ｐ（Ｘ＝１）≦ｅｒｒｏｒを満たす場合には遅延時間差を考慮しなくても信号Ｘに関してはもともと相関がないものとして計算してもよいということになる。例えば、図７のようにＸ₁ ，…，Ｘ_n というプライマリー・インプットをもつ回路においてＸ_i はＹ₁ ，Ｙ₂ を通じて出力Ｚを持つゲートにおいて相関を引き起こしているがＰ（Ｘ_i ＝０）Ｐ（Ｘ_i ＝１）≦ｅｒｒｏｒが満たされている場合には
【数７６】
Ｐ（Ｚ＝１）＝Ｐ（Ｙ₁ ＝１）Ｐ（Ｙ₂ ＝１） (137)
として計算しても誤差はｅｒｒｏｒ以内である。この理由をもっと詳しく述べる。
【０１０８】
図７においてＹ₁ ，Ｙ₂ をプライマリー・インプットの論理関数として表し、Ｘ_i についてShannon 展開すると
【数７７】

となる。一方Ｙ₁ ，Ｙ₂ を独立とみなしたときのＺでの信号確率は
【数７８】

となり一般には厳密な値
【数７９】

とは一致しない。これは式(139) の２行目から３行目でＸ_i に対してはＸ_i Ｘ_i
【外２９】

率Ｐ（Ｘ_i ＝ｘ）に対してはそのような関係式が一般には成り立たないことにある。ところが条件Ｐ（Ｘ_i ＝０）Ｐ（Ｘ_i ＝１）≦ｅｒｒｏｒはこれらのブール代数の関係が許容誤差（ｅｒｒｏｒ）内で確率に対しても成り立つことを保証するのである。
【０１０９】
相関を引き起こしている信号がただ一つの場合には上述の誤差ｅｒｒｏｒはゲートの出力の誤差と一致する。しかし、ゲートの上流で複数の相関が起こっている場合には、ゲートＧの出力に関して規定された最大許容誤差をＥ_G とすると、Ｅ_G があまり大きくないときは
Ｃ₁ Ｅ₁ ＋Ｃ₂ Ｅ₂ ＋…＋Ｃ_n Ｅ_n ≦Ｅ_G (142)
を満たすように各プライマリー・インプットＸ_i に関する最大許容誤差Ｅ_i （ｉ＝１，…，ｎ）を規定してやるとよい。ここでＣ_i は論理回路を基本的なゲート（例えばＡＮＤとインバーター）で展開したときにＧの上流でプライマリー・インプットＸ_i （ｉ＝１，…，ｎ）が引き起こしている相関の個数である。この関係式は、相関が１つある度にBoole 代数の関係を用いなければならないということからの大ざっぱな見積である。
【０１１０】
以上のことから入力の確率のＰ（Ｘ＝０）Ｐ（Ｘ＝１）が小さいときに出力の確率の誤差が小さいことが予想されるが、このことを１ビットの加算器に対して遅延がない場合に確かめてみた。その結果を下の表にまとめてある。
【０１１１】
【表３】

ここで出力の確率Ａとは全てのゲートの入力を独立とみなし、信号間相関を無視して計算したサム（ＳＵＭ）およびキャリー（ＣＡＲＲＹ）という名前の出力ノードでの確率であり、出力の確率Ｂはそれらの厳密な確率の値である。この表によれば入力Ａ，Ｂ，Ｃの確率に対してＰ（Ｘ＝０）Ｐ（Ｘ＝１）（Ｘ＝Ａ，Ｂ，Ｃ）が小さい場合の方が大きい場合よりも出力の確率の誤差が確かに小さくなっている。
【０１１２】
以上の議論は２点の自己相関関数をもとにした議論であった。一般のｎ点の自己相関関数に対しては
【数８０】

が成り立ち、２点の自己相関関数の場合と同様の議論が適用できる。
【０１１３】
以上の結果に基づいて信号間相関および遅延時間差を考慮に入れて確率伝播を計算するアルゴリズムを作成すると次のようになる。
１°ゲート全体をプライマリー・アウトプットからの深さ優先探索順に並べる。この順序に従って各ゲートＧに対し、以下の操作を行う。
２°ゲートＧに定められた最大許容誤差に対して各プライマリー・インプットに要求される最大許容誤差を設定し、相関を無視できる最小遅延時間差を計算する。
３°Ｇの入力を論理回路図上で相関のあるものどうしグループ分けする。
４°同じグループに属する各ノードＹ_i （ｉ＝１，…，ｋ）に対し、各プライマリー・インプットＸ₁ ，Ｘ₂ ，…，Ｘ_n からＹ_i へ到達するまでの時間を遅延時間を考慮して経路毎に求める。
【０１１４】
例えばグループ｛Ｙ₁ ，Ｙ₂ ，Ｙ₃ ｝に対して次のようになったとする。
【０１１５】
【表４】

ただし、この表の項目の数字は各経路に対するそれぞれのプライマリー・インプットからの遅延時間である。
【０１１６】
５°全てのプライマリー・インプットに対し、それがＹ_i ，Ｙ_j に達するまでの遅延時間の差が２°で計算された最小遅延時間差以上であればＹ_i ，Ｙ_j の相関を無視することにし、３°で定められた入力のグループ分けに対し、互いの相関の無視できないものを同じグループとする、より細いグループ分けをする。例えば上の表において、相関を無視できるような最小の遅延時間差がプライマリー・インプットＸ₁ ，Ｘ₂ ，Ｘ₃ ，Ｘ₄ に対してそれぞれ３，２，４，２であったとすると細分されたグループ分けは｛Ｙ₁ ，Ｙ₂ ｝，｛Ｙ₃ ｝となる。
【０１１７】
６°細分された各グループ毎に相関を考慮した計算を行い、グループ間は独立であるとみなしてＧの出力に対する確率計算を行う。
【０１１８】
このようにグループをできるだけ細分することには、以前に計算した結果を用いて計算の手間を軽減できるという効果がある。例えば図３のような回路においてＸ_i に関する相関を無視しても良い場合には既に計算された値Ｐ（Ｙ₁ ＝１），Ｐ（Ｙ₂ ＝１）を用いて
【数８１】
Ｐ（Ｚ＝１）＝Ｐ（Ｙ₁ ＝１）Ｐ（Ｙ₂ ＝１） (145)
と計算できるが、相関を無視できない場合にはもっと複雑な方法で計算しなければならない。
【０１１９】
図５は上記のアルゴリズムをまとめたものである。このアルゴリズムの計算時間は回路および各ゲートに対する遅延時間、そして要求される最大許容誤差に依存し、最悪の場合Ο（｜Ｇ｜×Ｘ）であり、最良の場合はΟ（｜Ｇ｜）である。ただし、｜Ｇ｜は回路全体に含まれるゲートの数を表し、Ｘは６°の手続きに要する最悪の場合の時間である。
【０１２０】
第６実施例
第５実施例では信号確率について述べたが本実施例では遷移確率について述べる。再び、簡単のため、順序回路が含まれないような回路（組み合わせ回路）を考える。図６のような回路において独立なプライマリー・インプットＸ_i の遷移確率Ｐ（Ｘ_i ＝ｘ｜Ｘ_i ＝ｙ）（ｉ＝１，２，３；ｘ，ｙ＝０，１）が与えられたとき出力Ｚでの遷移確率を計算する。ただし、
【数８２】
Ｐ（Ｘ＝ｘ｜Ｘ＝ｙ）＝Ｐ（Ｘ＝ｘ，ｔ＝１｜Ｘ＝ｙ，ｔ＝０） (140)
と定義する。遅延時間を無視すると明らかに
【数８３】

となる。しかし、各ゲートが大きさ２の遅延時間を持つとすればＺが時刻ｔ＝０で信号値１を持ち、時刻ｔ＝１で信号値１を持つ確率は
【数８４】

となる。もしも信号Ｘ₂ の時間的自己相関が非常に小さく、３以上の時間だけ離れた信号が独立とみなせるならば
【数８５】

となり、図６においてＹ₁ ，Ｙ₂ を独立とみなして
【数８６】

と計算した場合と同様になる。このように遷移確率の場合も信号確率の場合と同様、自己相関関数を計算することにより相関の有無を判定でき、第５実施例と同様のアルゴリズムを適用することができる。
【０１２１】
以上、第２の発明の実施例について説明したが、もしも最小時間単位τをクロック・サイクルにとると遅延時間差が１以上の組み合わせ回路は一般的な観点からいってうまく動作していない回路である。しかし相関の手前でフリップ・フロップなどの記憶素子が入ると遅延時間差が１以上の場合も正常な場合になる。このように順序回路を合わせて考えると第２の発明の適用範囲が広がる。
【０１２２】
第７実施例
第３の発明による消費電力評価法の一実施例を図８のフローチャートを参照して説明する。論理回路の入力端子に与えられる入力信号は、各入力信号端子ごとに時系列的に記述され、まとめて記憶装置８０１に格納されている。処理ステップＳ８０２は入力パターンを各端子ごとに時間区間に分割し、各時間区間の入力信号系列を確率量に変換する処理を行う。評価対象の量によって、求める確率量は異なるが、信号が論理的な“１”になる確率を表す信号確率、または信号が変化可能な場合の数に対して変化する確率を示すスウィッチング確率（遷移確率）などが対象となる。各端子ごと、各時間区間ごとに計算された確率量は記憶装置８０３に格納される。処理ステップＳ８０４は各時間区間ごとの入力端子に対して与えられた確率量から当該時間区間の電力を計算する。その結果は記憶装置８０６に時間区間と、本発明に従って部分回路の分類に従って格納される。電力計算のステップＳ８０４は、指定された全時間区間の電力計算が終了したかを、判定ステップＳ８０５によって判断し、終了すればすべての処理を完了する。８０８は時系列的に表現した出力グラフの例である。
【０１２３】
本発明による消費電力評価の実施例の一つを、図９の２つのＡＮＤゲートＡＮＤ１，ＡＮＤ２とオアゲートＯＲ１から構成される論理回路を例に取って説明する。図１０は図８のステップＳ８０２の入力パターンの区間への分割と、入力端子に対する区間の信号確率計算などの確率量を計算する方法を具体的な回路と入力パターンを用いて例示している。図１０の１００１は入力パターンとスウィッチング事象を示しており。Ａ２のカラムは記憶装置８０１に記憶される入力パターンであり、Ａ１のカラムは時刻を示している。Ａ３のカラムは図９の回路において各ゲートの出力でどの様にスウィッチングが起こるかを参考のために記したものである。Ａ２のカラムの入力パターンは、１００４のＢ１のカラムに示された時間区間に対して、１００２の入力の信号確率計算手順に従ってカラムＢ２に示されたように各入力端子の信号確率に変換される。一方１００３の入力のスウィッチング確率計算手段によってＣ２のカラムに示されたように各入力端子のスウィッチング確率に変換される。この１００２，１００３の手順は図８の実施例におけるステップＳ８０２の処理に対応している。１００２，１００３の手順によって得られた確率量すなわち１００４のＢ２および１００５のＣ２は図８の実施例の記憶装置８０３に格納されている。図１１（ａ）のスウィッチング確率は図８の実施例においてステップＳ８０４を用いて区間瞬時電力を計算した結果であり、その結果は記憶装置８０６に格納される。図１１（ａ）の例では各ゲートの出力ノードのスウィッチング確率とそれらの総和が計算されている。図１１（ｂ）は時間区画の刻みをより細かくして計算した例であり、瞬時電力を知る上で分解能が上がる。この回路と入力パターンに対して本発明の一実施例である電力評価法を適用した結果をグラフとして示したものが図１２である。ここで図１２の（ａ）は時間区画の刻みを１とした場合であり、（ｂ）は刻みを４、（ｃ）は刻みを２とした場合である。この表示は図８の実施例における表示８０８に対応している。この実施例の図１２，図１３の電力計算例では各ゲートの出力ノードの静電容量を簡単のためすべて１とし、論理振幅も０ボルトから１ボルトの間と仮定して計算がされている。これはただ理解を容易にするためだけであって、実際の電力評価には別途準備した各ノードの静電容量と論理振幅を用いなければならない。
【０１２４】
図８は通常の計算機を用いて実現する実施例のフローチャートであるが、第３の発明をハードウェアまたは２個以上の処理装置を用いて実現する実施例においては図８のステップＳ８０２、ステップＳ８０４、ステップＳ８０７をパイプラインに構成し、各々の記憶装置、つまり記憶装置８０１、記憶装置８０３、記憶装置８０６をファーストイン・ファーストアウトのバッファとして構成する事ができる。
【０１２５】
本実施例においては時間区間は必ずしも均一である必要はなく、その要求精度に従って詳細を知りたい部分に対しては細かい時間区画を設定する事ができる。
【０１２６】
第８実施例
第３の発明に関する第２の実施例を図１４のシステム構成図を用いる事によって説明する。本システム構成図において、１４０５は回路の構造または動作の記述を格納する記憶装置であり、論理回路の入力端子に確率量を与えて電力計算をする処理手順を実現したステップＳ１４０４に適した表現形式に当該回路の構造および／または動作記述を変換する処理手順を実現したステップＳ１４０６の入力となるデータを格納する。ステップＳ１４０６は確率計算による電力計算が行い易いように動作記述をもとに論理式の生成・変形や、回路の分割、ＢＤＤによる論理式の表現の生成、具体的な電力計算のための各論理ゲートの出力ノードの静電容量の計算および計算手順との結合などを行う。これらの情報は記憶装置１４０７に格納され、瞬時電力計算手順を実現するステップＳ１４０４で利用する。この瞬時電力計算手順を実現したモジュールにおいては同一の回路に対する電力計算をすべての時間区間に対して行わねばならず計算時間を要する。そこで本実施例ではあらかじめ最適な計算が可能なようにステップＳ１４０６で準備する事によって全体の処理時間を短くする事ができる。１４０１，Ｓ１４０２，１４０３，１４０８，Ｓ１４０９，１４１０は図８の８０１，Ｓ８０２，８０６，Ｓ８０７，８０８にそれぞれ対応する。
【０１２７】
第９実施例
次に、第３の発明の一実施例を図１１と図１３を用いて説明する。瞬時電力計算のステップＳ８０４によって計算した結果は記憶装置８０６に格納されるが、この格納時のデータの構成を図１１に示したように各部分回路ごとのスウィッチング確率として格納する。このようなデータの構成として格納する事によって図１３に示したように各部分ごとの電力の時間的な推移を表示できるようになる。
【０１２８】
回路を部分回路に分割する基準としては設計者が用いた設計階層が最も良く用いられる例であるが、数種類のクロック系を持つ回路においてはクロック系ごとに回路を分類するなどの方法も実現する事ができる。本発明を実現するのには回路の各ノードを設計階層や、電源系、クロック系などの回路に従って検索・分類できるデータ構造を選択する事によって効率よく実現する事ができる。
【０１２９】
上記実施例においては、図８のステップＳ８０４に対応する部分は論理回路の入力端子に確率量を与え、その確率量が各ゲートの出力にどの様に伝搬して行くかを調べるアルゴリズムを利用しているが、この部分のアルゴリズムは必ずしもこの方式に限定されるものではない。これ以外のアルゴリズムを用いても本発明の優位性を損なわれるものではない。別のアルゴリズムの例としては入力信号の各時間区間ごとの入力の統計・確率的性質を満足する短いランダムな入力パターンを発生して回路をシミュレーションする方法もある。この方法によれば短い入力パターンで入力信号の統計・確率的性格を十分に表現できれば精度良くかつ効率も良い電力評価が可能となる。
【０１３０】
本発明では、ＣＭＯＳ以外の回路方式の集積回路にも適用できるのは明かである。たとえばＥ／Ｄ ＭＯＳに対しては論理ゲートの入力端子に論理ゲートの出力を“０”とする論理値が与えられている間は電流が流れている。このような回路固有の特性のために電力予測においてスウィッチング確率だけでなく信号確率も考慮する必要がでてくる。さらにダイナミック論理を用いた回路においてはプリチャージの効果を十分に考えた評価方式を導入する事によってこれらの発明を適用できる。
【０１３１】
【発明の効果】
第１の発明によれば、代表的な従来手法ＣＣＭと同程度の精度、および数十分の１以下の計算時間で論理回路のノードのスウィッチング確率を計算することができる。
【０１３２】
ノードの駆動する容量が与えられている場合、そのノードのスウィッチング確率が分かれば、そのノードでの平均消費電力が計算でき、また、セルの入力遷移パターンに対するそのセルの消費電力が与えられている場合、本発明を使用して、各入力遷移パターンの起こる確率を計算することが可能であり、各セルの平均消費電力を見積もることが出来る。
【０１３３】
さらに論理合成ツールと組み合わせることにより、ＲＴＬレベルなどのより設計の初期段階での見積も可能である。
【０１３４】
また、本発明を使用して見積もった消費電力の大きなノードの付近の論理回路を変更することにより、消費電力を低減するなどの回路最適化に役に立つ。
【０１３５】
本発明は論理回路レベルの消費電力見積であるため、設計の変更や選ぶべきパッケージの種類を設計の比較的初期の段階で決定することができる。
【０１３６】
第２の発明によれば、遅延時間差および入力の確率値を考慮して規定された最大許容誤差内で信号間相関を無視することにより論理回路の動作確率の計算を軽減できる。
【０１３７】
第３の発明により、瞬時電力の時間的な推移を短い計算時間で求める事ができる。また、容易に時間区間を設定でき必要な時間精度で電力の変化を知る事ができる。
【０１３８】
また、各時間区間に対して多数回必要となる計算のうち共通の部分を取り出し最適化する事によって電力評価に必要な計算時間を大幅に短縮でき、効率向上が図れる。
【０１３９】
更に、集積回路の各部分の消費電力を個別に知ることが容易にできるようになる。これにより集積回路設計者は容易に回路を最適化することができる。
【図面の簡単な説明】
【図１】第１の発明の実施例を表すフローを示す図である。
【図２】信号間相関のある簡単な論理回路の例である。
【図３】３入力ＡＮＤゲートの論理回路図である。
【図４】図６の論理ゲートを２入力ＡＮＤゲートで分解した論理回路図である。
【図５】第２の発明の実施例を表すフローを示す図である。
【図６】信号間相関のある簡単な回路の例である。
【図７】信号間相関のある回路の例である。
【図８】第３の発明による実施例の処理手順を示すフローチャートである。
【図９】第３の発明の実施例の処理内容を説明するための論理回路の例である。
【図１０】第３の発明の実施例の図８におけるステップＳ８０２の処理内容を示した図である。
【図１１】各ゲート出力のスウィッチング確率を示した図表であり、（ａ）は時間区間が４の場合であり、（ｂ）は時間区間が２の場合である。
【図１２】第３の発明による電力評価の結果の例を、３種類の時間区間に対して示す図表である。
【図１３】第３の発明により部分回路の電力を表現した図表である。
【図１４】第３の発明に関する実施例のシステム構成を示すシステム構成図である。
【符号の説明】
１００１ 入力信号の例を示すテーブル
１００４ 入力信号確率の計算結果を示すテーブル
１００５ 入力スウィッチング確率計算結果を示すテーブル
Ｘ 論理式
Ｐ 実数の配列
Ｚ 論理回路の出力
Ａ，Ｂ，Ｃ ノード
ａ，ｂ，ｃ ノード
Ｎ ノード
ｘ_i （ｉ＝１，…，３） 論理回路のプライマリー・インプット
Ｙ₁ ，Ｙ₂ ノード
Ｇ₁ ，Ｇ₂ 論理回路[0001]
[Industrial application fields]
The present invention relates to a method for evaluating the power of an integrated circuit, and more particularly to a method for evaluating the power of an integrated circuit using signal probabilities, switching probabilities, and the like of logic circuits in the integrated circuit.
[0002]
[Prior art]
The causes of power consumption in an integrated circuit, particularly a CMOS integrated circuit, are broadly classified into power consumption due to leakage current, power consumption due to through current, and power consumption due to charging / discharging.
[0003]
Among these, the power consumption due to two causes of power consumption due to leakage current and power consumption due to through current is so small that it can be ignored as compared with power consumption due to charge / discharge. Therefore, when estimating the power consumption, it is effective to first examine the effect of charging and discharging. Here, the power consumption due to charging / discharging refers to the capacitance driven by a node due to a change in potential (hereinafter referred to as switching) of a continuous wiring (hereinafter referred to as net or node) in the circuit. It is the power consumed by the current that flows when charging / discharging occurs. The average power consumption Pow (Z) due to charging / discharging at the node Z can be estimated by the following equation.
[0004]
[Expression 1]

Where V_DDIs the power supply voltage, C_ZIs a capacity driven by the node Z, and D (Z) is an average value of the number of times of switching per unit time in the node Z (hereinafter referred to as transition density).
[0005]
Especially when the circuit is operating in synchronization with the clock, Equation (1) becomes
[Expression 2]

Can be written. Here, f is the clock frequency, and N (Z) is the average number of charge / discharge cycles per clock at the node Z. From equation (1), V_DD, C_ZIs known, the power consumption can be estimated by obtaining D (Z). Therefore, estimating the transition density D (Z) is a central issue in power consumption prediction. As a method of estimating the transition density, there are a method based on simulation as a first method and a method based on probability calculation as a second method.
[0006]
In the first method, input pattern data (hereinafter referred to as a test vector) is input to an input terminal (hereinafter referred to as a primary input) of a logic circuit, and the number of times of switching at each node in the circuit is measured. To estimate the transition density. In this method, the longer the length of the test vector to be passed, the higher the accuracy. However, the time spent for it increases accordingly.
[0007]
In the second method, only the information regarding the transition density of each primary input is given without actually passing the test vector, and the propagation of the transition density to the internal node is estimated by probability calculation. That is, the probability amount related to the input of the entire circuit (hereinafter referred to as the primary input), for example, the switching probability, which is the probability that the logical value of the signal becomes 1 or the logical value of the signal changes, is input. Check the propagation to the node, calculate the switching probability Psw at each node,
Pow = P_SWPow (/ switch) (3)
This is a method for obtaining the power consumption Power according to the following equation. However, P_SWIs the probability that the logical value of the signal will change (also referred to as switching probability or operation probability), and Pow (/ switch) is the power consumption associated with a single signal change. This method does not require test vectors in principle and has a relatively short execution time, but has problems handling signal reconvergence, sequential circuits, and internal floating nodes.
[0008]
Signal reconvergence means that a certain node is an input node of several logic gates, and is an input of a same logic gate as the outputs of those logic gates are traced one after another. . At this time, two different input nodes among the inputs of the logic gate depend on the same primary input. In general, if the set of primary inputs on which two different nodes A and B depend have a non-empty common part, there is an inter-signal correlation between A and B, or simply between A and B There is a correlation. Therefore, if there are two nodes having signal correlation among the input nodes of a certain logic gate, signal reconvergence has occurred. In order to calculate the exact transition density of the output node of a gate when this happens, whether the signal originating from the same node has reached the gate through two or more different paths If this is the case, it is generally impossible to perform the calculation in a realistic time because the computational complexity increases exponentially.
[0009]
In a sequential circuit, the output of a certain gate sometimes enters the same gate, and the transition density at a node on such a loop depends on itself, and the propagation of the transition density from the input to the output The concept cannot be understood and the transition density calculation becomes difficult.
[0010]
Internal floating nodes introduce uncertain logic values such as high-impedance states, again making transition density calculations difficult.
[0011]
Of these, the most important in principle is the problem of signal reconvergence. It is known that it takes exponential calculation time to try to solve this exactly, and it is impossible to implement in reality. For this purpose, an approximate method must be relied on, but the following algorithm has been proposed as such a method.
[0012]
(I) COP
(Ii) DWAA (Dynamic Weighted Averaging Algorithm)
(Iii) CCM (Correlation Coefficient Method)
The first method, COP, is a method in which all the inputs of each gate are regarded as independent. Therefore, the correlation between signals is completely ignored, and in the above method, the execution time is the shortest in terms of accuracy but the worst.
[0013]
The second method, DWAA, is a method in which the COP is applied by fixing the logical value of each node causing the correlation between signals to 0 and 1, taking into consideration the first effect of the correlation between signals. ing. This method is described in S. Ercolani, M. Favalli, M. Damani, P. Olivo, B. Ricco, “Estimate of Signal Probability in Combinational Logic Networks”, European Test Conf., Pp. 132-138, 1989. This paper is referred to as EFDOR) and is more accurate than COP.
[0014]
The third method, CCM, was first introduced in the same paper EFDOR as DWAA, R.Marculescu, D.Marculescu, M.Pedram, “Switching Activity Analysis Considering Spatiotemporal Correlations” International Conference on CAD-94, pp.294-299. 1994. (Hereinafter, this paper is referred to as MMP and referred to) and has the highest accuracy among the methods described above. In this method, the degree of correlation between signals between nodes is expressed by an amount called a correlation coefficient, and the correlation coefficient between three or more nodes is approximated by a product of correlation coefficients between two nodes. Is going. CCM is more accurate than COP and DWAA, but it takes a little time. However, the accuracy is still insufficient, and the paper MMP proposes to improve the accuracy by dividing the circuit and combining CCM and BDD. However, the computational complexity at that time is considerably large, and it is expected that the simulation may be more efficient in some cases. This may completely lose the advantages of the method based on probability calculation.
[0015]
In addition, the probability-based method is highly dependent on input data, and the delay time is not taken into consideration. However, signals that are separated in time can be regarded as independent (FNNajm, “Improved Estimation of the Switching Activity for Reliability Prediction in VLSI Circuits”, Custom Integrated Circuits Conf., Pp.429-432, 1994.) In some cases, the correlation between signals can be ignored. However, this paper does not provide a time distance that can ignore the correlation between signals.
[0016]
By the way, in order to analyze an actual LSI operation, it is necessary to know not only the average power but also the instantaneous power. For example, instantaneous power or instantaneous current is required to analyze a problem of noise caused by power supply voltage fluctuation. However, although there is a method using a time-consuming simulation, a method for calculating an instantaneous power without using a simulation has not been specifically developed yet. Najm et al. “Probabilistic simulation for reliability analysis of CMOS VLSI circuits.” IEEE Trans.CAD 9 (4), pp.439-450, April, 1990, and R. Burch “Pattern-Independent Current Estimation for Reliability Analysis of CMOS. Circuits ”, pp.294-299, 25th DA Conf., 1988, etc., but the calculation is performed using the concept of a probability waveform. However, in actual LSI design, it is necessary to know changes in current and instantaneous power depending on a specific input pattern, such as a program for a CPU and input data for an LSI for signal processing. In particular, when considering power system noise, it is necessary to know the short-term behavior of the power system. Previously proposed methods have been insufficient for these purposes.
[0017]
[Problems to be solved by the invention]
As described above, the method based on simulation improves accuracy if a large number of test vectors are input, but requires a lot of time. On the other hand, although the method based on probability calculation can be executed in a relatively short time, there is a problem in accuracy, and there is a problem that it is difficult to specify an error because it depends on input data with this accuracy. .
[0018]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an integrated circuit power evaluation method that can be executed with high accuracy and in a short time and efficiently.
[0019]
[Means for Solving the Problems]
To achieve the above object, according to a first aspect of the present invention, there is provided a method for evaluating power of an integrated circuit including a logic circuit configured by connecting a plurality of logic gates. Associated with an output node typified by the probability that the logical value of 1 will be 1 (hereinafter referred to as signal probability) and the probability that the logical value of the output node of each logic gate will change (hereinafter referred to as switching probability). For a probability quantity, the exact value P of the probability quantity_eAnd the value P calculated as all independent inputs of the logic gate_aDifference P with_e-P_aIs expanded in series with respect to the probability amount corresponding to the input signal of the entire circuit, and a finite number of terms are obtained as correction terms, and the P_aThe power evaluation of the integrated circuit is performed by using the value obtained by adding the correction term as an approximate value of the probability amount.
[0020]
According to a second configuration of the first invention, in the method for evaluating power of an integrated circuit including a logic circuit configured by connecting a plurality of logic gates, the logic circuit is configured by a plurality of logic gates. The logical value of each node belonging to each logical module is expressed as a logical function of the input signal of the logical module, and the probability amount associated with the node represented by the signal probability and switching probability The exact value P of the probability quantity_eAnd the value P calculated as all independent inputs of the logic module_aDifference P with_e-P_aIs expanded in series with respect to the probability amount corresponding to the input signal of the entire circuit, and a finite number of terms are obtained as correction terms, and the P_aThe power evaluation of the integrated circuit is performed by using the value obtained by adding the correction term as an approximate value of the probability amount.
[0021]
Here, the value obtained by multiplying the switching probability of an arbitrary node of the logic circuit by the square of the driving capacity of the node, the square of the power supply voltage, and the clock frequency is used as the power consumption due to charging / discharging of the node, thereby evaluating the power of the integrated circuit It is preferable to carry out.
[0022]
Further, a value obtained by multiplying the probability of occurrence of an arbitrary input transition pattern of an arbitrary gate of the logic circuit by the power consumption per transition when the input transition pattern occurs is an average consumption due to the input transition at the gate. It is preferable to evaluate the power of the integrated circuit as power.
[0023]
  In order to achieve the above object, the method for evaluating the power of the integrated circuit by calculating the operation probability of the integrated circuit according to the present invention using a computer is an input to each gate in the integrated circuit. A computer calculating a minimum delay time difference between a plurality of signals, a computer grouping the gate inputs based on the minimum delay time difference, and each gated group for each group. Between multiple signals that are inputsOn the basis of theA signal probability that is a probability that a logical value of an output node of each gate is 1 for each signal belonging to the group, and a switching probability that is a probability that a logical value of the output node of each gate changesGateThe procedure for the computer to calculate the probability for the output node and thisRegarding the output node of the gateAnd a procedure for evaluating the power of the integrated circuit using probability.
[0026]
According to a first configuration of the third invention, in a method for predicting and evaluating the power consumption of an integrated circuit, a set of input patterns given to a primary input terminal in time series is divided by a time interval. A step, a step of calculating statistical / probabilistic characteristics of a pattern given to the primary input terminal for each time interval, a step of calculating power consumption of each time interval from the statistical / probability characteristics, and a calculation of each time interval And performing a step of arranging the consumed power in time series.
[0027]
According to a second configuration of the third invention, there is provided a method for evaluating the power of an integrated circuit by giving statistics / probability quantities to input terminals of a logic circuit and evaluating propagation of the probability quantities. Before performing power evaluation using the input signal or input signal characteristics given to the terminal, input a description of the circuit structure or circuit operation of the integrated circuit and convert it to an evaluation formula or data structure required for power prediction. It is stored in a storage device, and the evaluation formula or data structure is used a plurality of times for power prediction.
[0028]
According to a third configuration of the third aspect of the present invention, in the integrated circuit power evaluation method, the partial circuits of the integrated circuit, which are units of evaluation, are classified for each circuit system focused on, and a set of desired partial circuits is determined. It can output power consumption and power supply current.
[0029]
[Action]
According to the configuration of the first aspect of the invention, by correcting the probability amount calculated by regarding the input of each gate as independent, the signal probability and switching probability for each node of the combinational logic circuit with high accuracy and high speed. Can be calculated. Furthermore, it is possible to increase the accuracy by dividing the circuit and using BDD.
[0030]
According to the configuration of the second aspect of the invention, the calculation of the operation probability of the logic circuit can be reduced by ignoring the correlation between signals within the maximum permissible error defined in consideration of the delay time difference and the input probability value.
[0031]
Furthermore, according to the configuration of the third aspect of the invention, it is possible to know the electric power that changes from time to time in the logic circuit without using a circuit simulator or a logic simulator for a long time. Furthermore, according to the third invention, the time required for power calculation can be greatly saved as compared with the simulator system. Further, it is possible to check the change in power with a desired accuracy by adjusting the definition of the time interval. In addition, since the processes to be repeatedly calculated for each time interval can be processed at once, the calculation efficiency can be improved. Furthermore, the designer can evaluate and compare the power consumption of any partial circuit.
[0032]
【Example】
Embodiments of an integrated circuit power evaluation method according to the present invention will be described below with reference to the drawings.
[0033]
First embodiment
Examples relating to the first invention will be described below. Here, various definitions necessary for understanding the present invention will be described first, and then examples will be described. The first embodiment describes the case where the present invention is applied to the signal probability, and the second embodiment describes the case where the present invention is applied to the switching probability. The third embodiment shows a method for estimating the power consumption of nodes and gates according to the methods of the first and second embodiments, and the fourth embodiment optimizes a logic circuit using the estimation method of the third embodiment. An example of
[0034]
The logic circuit described below refers to a combinational logic circuit that does not include a sequential circuit. Let n be the number of primary inputs in this logic circuit, and let x be₁, ..., x_nIs described. Primary input x_iThe logical value at time t of (i = 1,..., N) is expressed as x_iWrite (t). Ignoring time dependency x_iSometimes written. Therefore x_iThe symbol is used for both the primary input name and its logical value, but the distinction is often not important and is not confusing. In general, any node in the logic circuit is the primary input x₁, ..., x_nThe same applies to these logical functions. That is, for a node Z, the symbol Z has the meaning of both the name of the node and the logical value ignoring the time. Speaking of logical functions below, primary input x₁, ..., x_nThis is a logical function of
[0035]
Assume the following three things for the logic circuit and the primary input.
[0036]
(1) Time translation invariance of probability
(2) Mutual independence of primary inputs
(3) Delay time 0
[0037]
Assumption (1)
[Equation 3]

Is an arbitrary time t, t_ij(J = 1, ..., n_iI = 1,..., N), and α_ij= 0, 1 (j = 1,..., N_iI = 1,..., N).
[Outside 3]

The probability that X has a logical value 1 with respect to the logical function X is described as P (X), and this is referred to as the probability for the logical function X. With this assumption, it can be said that P (X (t)) does not depend on time t, particularly for an arbitrary logical function X (t) that depends only on one time. Therefore, P (X (t)) is written as P (X). In addition, it can be said that the probability for a logical function that depends on two or more times depends only on the time difference.
[0038]
Assumption (2) is
[Expression 4]

Is any time t_ij(J = 1, ..., n_iI = 1,..., N), and α_ij= 0, 1 (j = 1,..., N_iI = 1,..., N). However, since independence with respect to the time of the same primary input is not assumed, for example, time t₁, T₂P (x₁(T₁) X₁(T₂)) Is generally different.
[0039]
Assumption (3) means that the logic value at a certain time of the internal node of the logic circuit is determined by the logic value of the primary input at the same time. That is, the logical value at time t of any node Z in the circuit depends on only one time and can be written as Z (t). Therefore, the probability at time t for an arbitrary node Z can be written as P (Z). This is called the signal probability of node Z.
[0040]
An arbitrary logical function X (t) that depends on only one time, such as a node in the circuit, is expressed in a product-sum format.
[Equation 5]

[Outside 4]

Take a rational value. Equation (39) and the following theorem are often referred to in the following sentences.
[0041]
Theorem 0.1
If X (t) and Y (t) are arbitrary logical functions of primary inputs that depend on only one time, then arbitrary t₁, T₂Against
[Formula 6]
P (X (t₁) Y (t₂)) = P (X (t₂) Y (t₁)) (7)
Holds.
[0042]
(Proof) When X and Y are expanded into a product-sum form and expressed in the form of equation (39), this theorem is for any i (i = 1,..., N).
[Expression 7]

And P (x_iUsing that (t)) does not depend on time t,
[Equation 8]

Holds. (End of proof)
x_iIs any primary input and X is any logic function
[Equation 9]

Equation (46) is the primary input x_iX Shannon expansion about. Also
[Outside 5]

Huh. Note that the superscripts 0 and 1 for X do not mean logical negation or affirmation. For example, primary input x_iAgainst
[Outside 6]

It's awkward to use the same symbol, but in this case X_iSince the quantity is not defined, there are few mistakes. In the following sentence, it will be rare to be confused about the meaning of this symbol.
[0043]
Next, the relationship between the definition of switching probability and its transition density will be described.
[0044]
Let τ be the time interval during which switching occurs at most once in that time
[Outside 7]

Ching probability P_SW(Z; τ) is defined as the probability that the logical value changes in the time. Therefore
[Expression 10]

Can be written.
[0045]
The switching probability is an average value of the number of times switching occurs during the time τ and has the following relationship with the transition density.
[0046]
## EQU11 ##

Note that the above description implicitly assumes a CMOS logic circuit as the logic circuit, so attention is paid to the switching probability. However, in a dynamic circuit or a ratio type circuit, power consumption can be estimated based on the signal probability. .
[0047]
Next, a signal probability calculation method according to the present invention (hereinafter referred to as BAM) will be described.
[0048]
(1) First, the case where Z is an output node of a 2-input AND gate will be described. When the input nodes of this gate are A and B, it is clear
Z = AB (19)
There is a relationship. Applying equation (6) to A and B
[Expression 12]

It becomes. Expression (20) is a strict expression that represents the signal probability of the output of the 2-input AND gate, but it is difficult to calculate it directly as described above. Therefore, it is necessary to give up the exact calculation and make some approximation. The simplest approximation method is COP that considers all inputs of logic gates to be independent. However, as can be seen from experiments, approximation by COP is not very accurate. Therefore, an approximation method capable of obtaining a higher accuracy is required. Therefore, the difference between the exact signal probability P (AB) and the approximate P (A) P (B) by the COP is examined. A and B are expressed in the product-sum form as shown in equation (6), and P (A) and P (B) are calculated to take the product.
[Formula 13]

And
[Expression 14]
P (AB) = F (χ), P (A) P (B) = F (η) (24)
It becomes. Therefore, the difference between P (AB) and P (A) P (B) is
[Expression 15]
P (AB) −P (A) P (B) = F (χ) −F (η) (25)
It can be expressed as. Taylor expansion of this formula and taking the terms up to the first order,
[Expression 16]

It becomes. In order to express the right side of this formula by a simpler formula, the right side A and B of F (η) = P (A) P (B) is expressed as x_iWhen Shannon expands
[Expression 17]

It becomes. According to this equation, the gate inputs A and B are used to calculate an approximate value of P (Z).
[Outside 8]

[Expression 18]

Thus, it can be calculated by Taylor expansion in the same manner as calculating P (Z). Only
[Outside 9]

To zero order terms,
[Equation 19]

Expressions (31) and (35) are basic expressions of BAM for the 2-input AND gate.
[0049]
In the following, the right sides of Expression (31) and Expression (35) are respectively expressed as P (A) * P (B) and P (A
[Outside 10]

[Expression 20]

Thus, for each node, the signal probability (P (A)) of that node and the Shannon expansion coefficient (cofactor) for each primary input of that node.
[Outside 11]

This is the characteristic of BAM.
[0050]
(2) The difference between BAM and COP is that the calculation of Equation (35) must be performed and the second term on the right side of Equation (31) exists. Since the first term on the right side of equation (31) is nothing but the one calculated by applying COP to the logic gate of interest, the second term on the right side of equation (31) is regarded as a correction term for it. Here, the meaning of this correction term will be described. In short, the meaning of this correction term can be said to be a correction for the difference in arithmetic rules between Boolean algebra and real number fields. In order to explain this, a simple example will be described.
[0051]
In the logic circuit as shown in FIG.
A = x₁x₂, B = x₂x_Three    (38)
The exact signal probability P of Z_ext(Z) is
[Expression 21]

It is. On the other hand, approximate value P by COP_cop(Z) is
[Expression 22]

It has become. P_ext(Z) and P_copThe difference of (Z) is the relationship that is established by the Boolean algebra when moving from the third line to the fourth line of Equation (72) and Equation (73).
x₂x₂= X₂        (41)
And real number field
P (x₂) P (x₂) = P (x₂)²    (42)
[Outside 12]

(X₁) P (x_Three), The approximate value P of the Z signal probability by BAM_bam(Z) is
[Expression 23]

And the exact value P_extIt matches (Z). If you rewrite this correction term
[Expression 24]

And x mentioned above₂The difference between the Boolean algebra operation and the real operation is shown. In other words, this correction term is P_copP (x) appearing in (Z)₂)²P_extP (x) in (Z)₂It plays the role of pulling back to).
[0052]
In the logic circuit shown here, the correction by BAM gave a strict value, but this is not necessarily the case in a general logic circuit. For example, P (x₁)²P (x₂)²If the term appears in the signal probability calculated by COP, in order to obtain an exact signal probability by correcting COP, P (x₁)²And P (x₂)²And P (x₁), P (x₂), But BAM performs this pullback only once for each primary input. In other words, the correction term by BAM in this case is
[Expression 25]

This is generally
[Equation 26]
P (x₁) P (x₂) -P (x₁)²P (x₂)²    (46)
Is different. If we want to do this pullback, we need to consider higher order terms of Taylor expansion in Equation (26). However, as can be easily understood, when the Taylor expansion up to the k-th order is taken, the signal probability is calculated by n.^kCalculation time of the order of G (G is the number of gates) is required, and as the number n of primary inputs increases, this increases at an accelerated rate even when k = 2, for example. Therefore, the case of k = 1 described above is appropriate as a practical calculation time.
[0053]
(3) Next, the case where Z is an output node of the inverter will be described. If the input node of the inverter is A
[Expression 27]

It becomes.
[0054]
Since all the logic circuits can be developed with a two-input AND gate and an inverter, the calculation by BAM can be applied to an arbitrary logic circuit by the equations (31), (35), (48), and (51).
[0055]
(4) The error due to BAM is evaluated here.
[0056]
[Outside 13]

Like a solid
[Expression 28]

It becomes. However, the equal sign is P (x_i) = 0.5. Therefore, the error in equation (31) is 0.25.²= About 0.0625. Similarly, the error in equation (35) is about 0.25. However, this means that the signal probabilities P (A), P (B) of inputs A and B and
[Outside 14]

Is the case where has an exact value. In general, since A and B are output nodes of other logic gates, their signal probabilities, probabilities for cofactors, have errors. Here, it is proved that the error at an arbitrary node is about 0.0625 for the signal probability and about 0.25 for the cofactor.
[0057]
To prove it, it is only necessary to prove that the input node of any logic gate has such an error and prove that its output node has a similar error (inductive method). If the logic gate of interest is an inverter, it is clear that the magnitude of the input and output errors is the same, so that the case of a two-input AND gate may be proved. The error of the first term on the right side of Equation (31) is about 0.0625 by assumption. Right side first
[Outside 15]

Since it is multiplied by the probabilities for the cofactors of A and B, the second term on the right side as a whole has an error of about 0.25 × 0.25 = 0.0625. Therefore, P (Z) has an error of about 0.0625. On the other hand, it is clear that Equation (35) has an error of about 0.25. From the above, it can be said that the signal probability of the output node Z of the 2-input AND gate has an error of about 0.0625, and the probability of the cofactor has an error of about 0.25. Therefore, by induction, it has been proved that the signal probabilities of all nodes have an error of the order of 0.0625, and the probability for the cofactor has an error of the order of 0.25.
[0058]
This proof is an evaluation of the degree of error, and it must be noted that error accumulation actually occurs and may be significantly above the error predicted above for some logic circuits.
[0059]
(5) The case where Z is a two-input AND gate or an inverter has been described above. Here, a method of applying BAM to a general logic gate will be described.
[0060]
Assume that Z is an output node of a general logic gate that is not necessarily a two-input AND gate or an inverter, and the input of the gate is A₁, ..., A_mAnd Z is A₁, ..., A_mAnd at the same time A_aIt is also a primary input logical function through (a = 1,..., M). When written in function symbols, this
[Expression 29]

Means. Expressing Z in product-sum format for gate input
[30]

Holds. A₁, ..., A_mIn general, there may be a correlation between signals.
[31]

Get. Since the operation '*' does not satisfy the join rule,_aAlthough it depends on the numbering of (a = 1,..., M), this will be described later, and the difference due to this numbering will be ignored for the time being. To actually perform the above calculation, the Shannon expansion should be used as follows. One of the gate inputs that Z depends on is A_aThen,
[Expression 32]

[Outside 16]

annon Coefficient of expansion. This should not be confused with the Shannon expansion factor for the primary input of Z. In order to avoid such confusion, for the Shannon expansion coefficient relating to the gate input, μ, υ,... Are used as superscripts and a, b,. On the other hand, with respect to the coefficient of Shannon expansion relating to the primary input, α, β,... Are used as superscripts and i, j,. Now, according to equation (60)
[Expression 33]

[Outside 17]

・ Be careful not to confuse symbols used for input. Now, if the right side of equation (61) is approximated by BAM
[Expression 34]

It becomes. When this equation is written in more detail, it becomes X = Z in the following lemma (63).
[0061]
Lemma 0.1
X is logical function A₁, ..., A_mThe approximate expression by BAM for any a = 1,..., M is
[Expression 35]

[Outside 18]

It is assumed that it is a non-coefficient of expansion.
[0062]
(Proof) Since equation (63) has already been described, equation (30) is proved.
[0063]
[Expression 36]

Is defined as_aAbout Shannon after expanding
[Expression 37]

The approximation by BAM may be performed.
[0064]
By using this lemma recursively, the signal probability P (Z) of node Z, cofact
[Outside 19]

Lemma 0.2
[Formula 38]

[Outside 20]

To prove the second equation
[39]

It is sufficient to use that
[0065]
With this lemma, equation (63) becomes
[Formula 40]

Can be written.
[0066]
(6) Here, the breaking of the associativity of the “*” operation is evaluated. For that purpose, P (A) * (P (B) * P) C))-(P (A) * P (B)) * P (C) may be examined.
[0067]
[Expression 41]

The result is obtained. Where δ_i(A), δ_i(C) is the error of Shannon expansion for A and C, respectively.
[Expression 42]

It is defined as The same applies to C. Therefore δ_i(A), δ_iIf (C) is small, the coupling rule is approximately established.
[0068]
(7) Algorithm BAM for calculating the signal probability of an arbitrary node in the circuit by the method (BAM) described above SIGNAL () is shown.
[0069]
First, stack STACK all logic gates in the logic circuit. G is piled up. At this time, for any logic gate G, the logic gate whose output is the input node is STACK. It is assumed that it is always stacked above G in G.
[0070]
procedure BAM SIGNAL ():
begin
while STACK G is not empty do
Let the output of G be Z and represent it as a logical function of the input of G;
Preparing an array P of size 2n + 1;
BAMs (Z, P);
[Outside 21]

Do;
end
Here, an algorithm called BAMs () is given as follows.
[0071]
procedure BAMs (X, P):
begin
if X is a fake function then
Substitute 0 for the values of all elements of P;
return;
if X is a true function then
Substitute 1 for the values of all elements of P;
return;
One of the gate inputs X depends on is A_aAnd
[Outside 22]

Assign the value of 0,1) to P;
comment At this time, BAMs () is called recursively;
return;
end
According to the above algorithm, it can be seen that the calculation can be performed if the logical relationship between the output and input of the logic gate is given. Therefore, it is expected that the calculation accuracy will be improved if a set of logic gates (hereinafter referred to as logic modules) is considered and the circuit is divided into logic modules. This is because by giving a logical relationship between the output and input of the logic module, the correlation between signals in the logic module has already been taken into account. When the logic circuit is divided into virtual logic modules for calculation in this way, the above algorithm may be changed as follows.
[0072]
BAM Change the third line of SIGNAL () to “represent the output of G as Z and Z as the logical function of the input of the logic module to which G belongs;” and change the fifth line of BAMs ( One of the module inputs is A_aChange to "".
[0073]
FIG. 1 is a flowchart showing BAMs (X, P).
[0074]
(8) Here, a case where COP, CCM, BAM is applied to the circuit of FIG. 2 will be described as an example.
[0075]
Primary input x of the circuit of FIG.₁, X₂, X_ThreeAre given signal probability values of 0.1, 0.3, and 0.9, respectively. At this time, according to a strict calculation, the signal probability P (Z) of the output node Z is 0.027. When this is calculated by COP, P (Z) = 0.0081, and the error from the exact value is large. On the other hand, calculation by CCM and BAM gives exact values.
[0076]
Second embodiment
In the second embodiment, a method for calculating the switching probability will be described using the first invention.
(1) First, let us describe the case where Z is the output node of a 2-input AND gate.
[Outside 23]

Good, but if P (Z) is calculated
[Equation 43]

Therefore, P (Z (τ) Z (0)) may be calculated. If the input nodes of this gate are A and B,
Z = AB (80)
Therefore, the quantity P (Z (τ) Z (0)) to be calculated is
(44)
P (Z (τ) Z (0)) = P (A (τ) A (0) B (τ) B (0)) (81)
It can be expressed as. Using equation (6),
[Equation 45]

It becomes. Similar to the case of signal probability, calculated by equation (82) and COP
[Equation 46]

And the correction term by BAM is calculated. for that reason
[Equation 47]

And
[Formula 48]
P (A (τ) A (0) B (τ) B (0)) = F (χ),
P (A (τ) A (0)) P (B (τ) B (0)) = F (η) (86)
It becomes. Therefore, the difference between P (A (τ) A (0) B (τ) B (0)) and P (A (τ) A (0)) P (B (τ) B (0)) is
[Formula 49]

It can be expressed as. Taylor expansion of this formula and taking the terms up to the first order,
[Equation 50]

Get. Taking theorem 0.1 into consideration and further deformation
[Formula 51]

Get. Since Z may also be an input of another gate, in addition to P (Z (τ) Z (0)) calculated above, P ((Z (τ
[Outside 24]

Due to the consideration of
[Formula 52]

Approximate.
[0077]
Expressions (95) and (96) are basic expressions of BAM with respect to the switching probability.
[0078]
As in the case of the signal probability, the right side of Equation (95) and Equation (96) is expressed using the symbol “*”.
[Outside 25]

(2) Next, consider the case where Z is the output node of the inverter. If the input node is A,
[53]

You can also see that.
[0079]
(3) Although the case where Z is a 2-input AND gate or an inverter has been described above, the case of a general logic gate will be considered here.
[0080]
Assume that Z is an output node of a general logic gate that is not necessarily a two-input AND gate or an inverter, and the input of the gate is A₁, ..., A_mAnd Z is A₁, ..., A_mAnd at the same time A_aIt is also a primary input logical function through (a = 1,..., M). When written in function symbols, this
[Formula 54]

Means. Expressing Z in product-sum format for gate input
[Expression 55]

The recursive calculation method of is shown. To do so, we use the following lemma.
[0081]
Lemma 0.3
X and Y are A₁, ..., A_mFor any a = 1,..., M, the approximate expression by BAM is
[Expression 56]

It is defined as
[0082]
(Proof) Since it is the same as Lemma 0.1, it is omitted. (End of proof)
Similar to the case of signal probability, P (Z (τ) is obtained by recursively using this lemma.
[Outside 26]

Lemma 0.4
[Equation 57]

(Proof) Proof of the first equation on the first line is easy. The proof of the second equation in the first row is a consequence of the equation in the second row and Lemma 0.2. The expression in the second row can be done in the same way as the proof of the second expression in Lemma 0.2. The expression on the third line is clear from Theorem 0.1. (End of proof)
(4) Here, an algorithm for calculating the switching probability by BAM is shown. No
[Outside 27]

Given by.
[0083]
procedure BAMt (X, Y, P):
begin
if X or Y is a fake function then
Add 0 to the value of all elements of P;
return;
if X is a true function then
BAMs (Y, P);
return;
if Y is a true function then
BAMs (X, P);
return;
One of the inputs of the logic module X depends on is A_aAnd
Substituting the value calculated by equations (70) and (71) into P;
comment At this time, BAMt () is called recursively;
return;
end
Here, P is an array for storing calculated values. Further, the logic module in this algorithm may refer to the logic gate itself, or may refer to the virtual logic module as described in the first embodiment.
[0084]
(5) Experiments were performed using the above algorithm.
[0085]
As the circuit, ISCAS85 benchmark data is adopted, and the square root of the mean square of the switching error absolute error from the random simulation (SIM) (item of error in the table) and CPU time (CPU time in the table) Item) was measured. The results of the experiment are as follows.
[0086]
[Table 1]

In this experiment, the number of test vectors carried by random simulation was 100,000, and the signal probabilities and switching probabilities of all primary inputs were set to 0.5. However, for the C17 circuit, the error between COP and BAM is from strictly calculated values. In this experiment, SIM, COP, and CCM are also described for comparison. However, SIM and COP were independently created and experimented, and the results for CCM were quoted from MMP. However, the CPU time used was a conversion value considering the performance difference of the machine. From this table we can conclude as follows.
[0087]
First, regarding errors, BAM is generally more accurate and more reliable than COP. On the other hand, CCM is not necessarily so, and depending on the circuit, the accuracy may be very good, but the accuracy may be deteriorated and is not constant. That is, the reliability is low. In terms of CPU time, COP and BAM are far superior to CCM. Therefore, it can be concluded that BAM is better than COP and CCM when viewed comprehensively.
[0088]
Next, the estimation error of the power consumption of the entire circuit will be described.
[0089]
If the wiring capacity is ignored and the gate input capacity is constant, the power consumption of the entire circuit is calculated by multiplying the number of fan-outs of each node (the number of gates input by that node) by the switching probability of that node. Is almost proportional to the sum of This is called normalized power dissipation measure (NPDM). The error from the COP and BAM random simulation for NPDM is shown in the following table.
[0090]
[Table 2]

From this table, it can be concluded that the estimated error of the power consumption of the entire circuit by BAM is within several percent.
[0091]
Third embodiment
Next, since the switching probability can be obtained by the method of the first embodiment and the second embodiment, the power consumption due to charging / discharging at each node can be obtained by the equations (1) and (8). However, since the entire circuit is composed of nodes and gates, and power is consumed by the transition of the gate input even inside the gate, the power consumption due to this must also be taken into account.
[0092]
The gate of interest is G, and its input node is A₁, ..., A_mAnd At this time, the average power consumption Pow (G) consumed by G can be expressed as follows.
[0093]
[Formula 58]

[Outside 28]

In the case of knowledge, Pow (G) can be calculated by the method of the second embodiment.
[0094]
Fourth embodiment
Next, the fourth embodiment shows a circuit optimization method using the estimated value of power consumption estimated by the third embodiment.
[0095]
Assume that a 3-input AND gate as shown in FIG. 3 on the logic circuit diagram needs to be expanded into two 2-input AND gates as shown in FIG. 1 at the layout stage. The nodes A, B, and C in FIG. 3 are assigned to the nodes a, b, and c in FIG. 4. Depending on which node of A, B, and C is assigned to the node c in FIG. Exist (assuming the nodes a and b are equivalent). At this time, it is assumed that an allocation that minimizes power consumption is required.
[0096]
As a procedure, all allocation methods are tried and the one with the smallest power consumption is adopted.
[0097]
If the drive capacities of all the nodes in FIG. 4 are all equal, the power consumed by the entire node is
[Formula 59]
P_SW(A; τ) + P_SW(B; τ) + P_SW(C; τ) + P_SWIt is proportional to (N; τ) (111). Since the sum of the three terms in this equation does not depend on the assignment, the last term is noted. Assuming that the nodes assigned to a and b are independent
[Expression 60]

There is a relationship. For nodes A, B, and C in FIG.
P_SW= (A; τ) = 0.5,
P_SW= (B; τ) = 0.3,
P_SW= (C; τ) = 0.2, (113)
P (A) = P (B) = P (C) = 0.5 (114)
Assuming that A, B, and C are independent, when assigning A to c,
P_SW(N; τ) = 0.22 (115)
When B is assigned to c
P_SW(N; τ) = 0.3, (116)
When C is assigned to c,
P_SW(N; τ) = 0.325, (117)
It can be seen that the power consumption when assigning A to c is the smallest. When A, B, and C are not independent, it is necessary to use a more precise value by BAM.
[0098]
Thus, the present invention can be applied to logic synthesis that minimizes power consumption.
Usually, what is optimized is not limited to power consumption, but may be subject to constraints such as timing. In such a case, priority is given to satisfying the timing constraint condition rather than minimizing power consumption. In such a case, the power consumption is optimized after logic synthesis that satisfies the timing constraint condition is performed.
[0099]
Example 5
A first embodiment relating to the second invention will be described. For simplicity, consider the calculation of signal probabilities in a circuit (combination circuit) that does not include a sequential circuit.
[0100]
Independent primary input X in the circuit as shown in FIG._iSignal probability P (X_i= 1) Calculate the signal probability at output Z given (i = 1, 2, 3). However, P (A) is defined as the probability that the condition A is satisfied. Obviously ignoring the delay time
[Equation 61]
P (Z = 1) = P (X₁= 1) P (X₂= 1) P (X_Three= 1) (118)
It becomes. However, if each gate has a delay time of size 1, the probability that Z has signal value 1 at time t = 0 is
[62]

It becomes. Where P (A₁A₂;; A_n) Is condition A₁, A₂, ... A_nAre the probabilities that both hold. Further, the time is expressed as an integer value, assuming that all the times are integer multiples of the minimum time unit τ. Therefore, the time i means the true time i × τ. If signal X₂Is very small, and the signals at time t = -2 and t = -4 can be regarded as independent.
[Equation 63]

Holds. Furthermore, assuming that the signal probability of the primary input does not depend on time,
[Expression 64]
P (Z = 1) = P (X₁= 1) P (X₂= 1)²P (X_Three= 1) (121)
And Y in FIG.₁, Y₂As independent
[Equation 65]

It becomes the same as the case where it calculates. In this way, in consideration of the delay, there may be a case where a correlated signal in the circuit diagram can be calculated as actually having no correlation. This significantly reduces the computational effort in a circuit with signal correlation.
[0101]
In the above example, X for Z₂The correlation is ignored when the delay time difference is 2. However, it is examined how much the delay time difference can be ignored in practice.
[0102]
For this purpose, the following matters are assumed.
(1) All primary inputs are independent of each other.
(2) The signal probability does not depend on time.
(3) The signal probability at a certain time of any primary input depends only on the signal value at the previous time, and does not depend on the signal value before that.
(4) The switching probability does not depend on time.
[0103]
The third assumption is called a Markovian assumption and is expressed as follows.
[0104]
[66]

However, X is an arbitrary primary input. Here, P (A | B) is a conditional probability that the condition A occurs under the condition B. The conditional probability is
P (A | B) P (B) = P (A; B) (124)
The following expression is satisfied. The conditional probability P (X = x, t−1 | X = y, t = 0) for the signal is referred to as a transition probability for the transition X = y → X = x. The fourth assumption is for any time i
[Expression 67]

Indicates that In the following, these assumptions are used in principle without notice.
[0105]
In general, when the probability of the output of a gate is expressed in terms of probabilities related to the primary input by considering all the paths from the output to the primary input, each primary input X
[Equation 68]
P (X = x₁, T = i₁X = x₂, T = i₂; ...; X =_{x n}, T = i_n(126)
There is a contribution of the form. This is called the autocorrelation function at the n point of the signal X. Where x₁, ..., x_nIndicates a logical value of 0 or 1, i₁≧… ≧ i_nIndicates a time represented by an integral multiple of a certain minimum time unit τ. It is possible to calculate this exactly by assuming Markov property.
[0106]
For example, P (X = x_n, T = n; X = x₀, T = 0) is as follows.
[0107]
clearly
[Equation 69]

Can be written. In order to describe this simply, the 2 × 2 matrix Q is
[Equation 70]
Q_ij= P (X = i, t = 1 | X = j, t = 0) (i, j = 0, 1) (129)
Determined by. Then equation (14) becomes

It becomes. Where [Qⁿ]_{xn, x0}Is the matrix QⁿNo. (x_n, X₀) Component. Q is called a transition matrix. QⁿCan calculate the autocorrelation function of signal X, but Q is
[Equation 71]

However,
[Equation 72]
α₀= P (X = 1, t = 1 | X = 0, t = 0),
α₁= P (X = 0, t = 1 | X = 1, t = 0) (132)
Because you can write
[Equation 73]

This relationship was used. Therefore,
[Equation 74]

It becomes. Since X at t = n and X at t = 0 are independent when the right side of equation (135) is 0, the right side of equation (135) can be considered as an error when considered so. For example, if the required error is 10%
[Expression 75]

If there is a delay time difference that satisfies the above, X at t = n and X at t = 0 may be regarded as independent. Especially | 1-α₀-Α₁When | = 0, the X at t = n and the X at t = 0 are independent in a strict sense for any positive n from equation (134). Also, | 1-α₀-Α₁When | = 1, X at t = n and X at t = 0 are independent only when P (X = 0) P (X = 1) is smaller than the required error from equation (135). I can see that. Conversely, if P (X = 0) P (X = 1) is smaller than the required error error, | 1-α₀-Α₁Since | ≦ 1, X at t = n and X at t = 0 can be regarded as independent for all n. In particular, even when n = 0, it can be regarded as independent. This means that if the signal probability given to X satisfies P (X = 0) P (X = 1) ≦ error, the delay time difference is not considered. It can be calculated that the signal X is originally uncorrelated. For example, as shown in FIG.₁, ..., X_nX in a circuit with a primary input_iIs Y₁, Y₂Causes a correlation in the gate with output Z through P (X_i= 0) P (X_i= 1) When ≤ error is satisfied
[76]
P (Z = 1) = P (Y₁= 1) P (Y₂= 1) (137)
As a result, the error is within error. I will explain the reason in more detail.
[0108]
Y in FIG.₁, Y₂Is expressed as a logical function of the primary input, X_iAbout Shannon Expand
[77]

It becomes. Y₁, Y₂Is the signal probability at Z
[Formula 78]

In general, exact value
[79]

Does not match. This is X in the second to third lines of equation (139)._iX for_iX_i
[Outside 29]

Rate P (X_i= X) such a relational expression generally does not hold. However, the condition P (X_i= 0) P (X_i= 1) ≦ error guarantees that these Boolean algebraic relationships also hold for probabilities within an error.
[0109]
If there is only one signal causing the correlation, the above error error coincides with the gate output error. However, if multiple correlations occur upstream of the gate, the maximum allowable error specified for the output of gate G is E_GThen, E_GWhen is not very large
C₁E₁+ C₂E₂+ ... + C_nE_n≦ E_G    (142)
Each primary input X to satisfy_iAllowable error E_i(I = 1,..., N) may be specified. Where C_iIs the primary input X upstream of G when the logic circuit is deployed with basic gates (eg AND and inverter)_i(I = 1,..., N) is the number of correlations. This relational expression is a rough estimate from the fact that a Boolean algebraic relation must be used for each correlation.
[0110]
From the above, it is expected that the error of the output probability is small when the input probability P (X = 0) P (X = 1) is small. This is delayed with respect to the 1-bit adder. I tried to check if there is no. The results are summarized in the table below.
[0111]
[Table 3]

Here, the output probability A is the probability at the output nodes named sum (SUM) and carry (CARRY) calculated by ignoring the inter-signal correlation, assuming that all gate inputs are independent, and the output probability. B is their exact probability value. According to this table, the probability of output is greater when P (X = 0) P (X = 1) (X = A, B, C) is larger than the probability of inputs A, B, C. The error is certainly small.
[0112]
The above discussion was based on two autocorrelation functions. For general n-point autocorrelation function
[80]

The same argument can be applied as in the case of a two-point autocorrelation function.
[0113]
Based on the above results, an algorithm for calculating probability propagation taking into account signal correlation and delay time difference is created as follows.
The entire 1 ° gate is arranged in the depth-first search order from the primary output. The following operations are performed on each gate G according to this order.
The maximum allowable error required for each primary input is set with respect to the maximum allowable error determined for the 2 ° gate G, and the minimum delay time difference that can ignore the correlation is calculated.
The 3 ° G inputs are grouped together on the logic circuit diagram.
Each node Y belonging to 4 ° same group_i(I = 1,..., K) for each primary input X₁, X₂, ..., X_nTo Y_iThe time to reach is determined for each route in consideration of the delay time.
[0114]
For example, group {Y₁, Y₂, Y_Three} Is as follows.
[0115]
[Table 4]

However, the numbers in this table are the delay times from each primary input for each route.
[0116]
5 ° for all primary inputs_i, Y_jIf the difference in delay time until reaching the value is greater than or equal to the minimum delay time difference calculated at 2 °, Y_i, Y_jIn other words, with respect to the input grouping determined at 3 °, the grouping is narrower, in which the correlations that cannot be ignored are the same group. For example, in the table above, the minimum delay difference that can ignore the correlation is the primary input X₁, X₂, X_Three, X_FourSubdivided groupings are {Y₁, Y₂}, {Y_Three}.
[0117]
The calculation considering the correlation is performed for each group subdivided by 6 °, and the probability calculation for the output of G is performed assuming that the groups are independent.
[0118]
In this way, subdividing the group as much as possible has the effect of reducing the calculation effort using the previously calculated result. For example, in the circuit as shown in FIG._iIf the correlation with respect to can be ignored, the already calculated value P (Y₁= 1), P (Y₂= 1)
[Formula 81]
P (Z = 1) = P (Y₁= 1) P (Y₂= 1) (145)
If the correlation cannot be ignored, it must be calculated in a more complicated way.
[0119]
FIG. 5 summarizes the above algorithm. The computation time of this algorithm depends on the delay time for the circuit and each gate, and the maximum allowable error required, which is Ο (| G | × X) in the worst case and Ο (| G |) in the best case. is there. However, | G | represents the number of gates included in the entire circuit, and X is the worst case time required for the 6 ° procedure.
[0120]
Sixth embodiment
Although the signal probability is described in the fifth embodiment, the transition probability is described in this embodiment. Again, for simplicity, consider a circuit (combination circuit) that does not include a sequential circuit. Independent primary input X in the circuit as shown in FIG._iTransition probability P (X_i= X | X_i= Y) When (i = 1, 2, 3; x, y = 0, 1) is given, the transition probability at the output Z is calculated. However,
[Formula 82]
P (X = x | X = y) = P (X = x, t = 1 | X = y, t = 0) (140)
It is defined as Obviously ignoring the delay time
[Formula 83]

It becomes. However, if each gate has a delay time of size 2, the probability that Z has signal value 1 at time t = 0 and signal value 1 at time t = 1 is
[Expression 84]

It becomes. If signal X₂If the time autocorrelation of is very small, signals separated by more than 3 hours can be considered independent
[Expression 85]

And Y in FIG.₁, Y₂As independent
[86]

It becomes the same as the case where it calculates. As described above, in the case of transition probabilities, as in the case of signal probabilities, the presence or absence of correlation can be determined by calculating the autocorrelation function, and the same algorithm as in the fifth embodiment can be applied.
[0121]
The embodiment of the second invention has been described above. If the minimum time unit τ is a clock cycle, a combinational circuit having a delay time difference of 1 or more is a circuit that does not operate well from a general viewpoint. . However, if a memory element such as a flip-flop is inserted before the correlation, the case where the delay time difference is 1 or more is normal. Thus, considering the sequential circuit together, the application range of the second invention is expanded.
[0122]
Example 7
An embodiment of the power consumption evaluation method according to the third invention will be described with reference to the flowchart of FIG. The input signals given to the input terminals of the logic circuit are described in time series for each input signal terminal and are stored together in the storage device 801. In step S802, the input pattern is divided into time intervals for each terminal, and an input signal sequence in each time interval is converted into a probability amount. Although the amount of probability to be obtained differs depending on the amount to be evaluated, a signal probability that represents the probability that the signal will be logical “1”, or a switching probability that represents the probability that the signal changes with respect to the number of changeable signals ( Transition probability) and so on. The probability amount calculated for each terminal and for each time interval is stored in the storage device 803. Processing step S804 calculates the electric power of the said time interval from the probability amount given with respect to the input terminal for every time interval. The result is stored in the storage device 806 according to the time interval and the classification of the partial circuit according to the present invention. In step S804 of the power calculation, it is determined in the determination step S805 whether the power calculation for all designated time intervals has been completed, and if completed, all the processes are completed. Reference numeral 808 is an example of an output graph expressed in time series.
[0123]
One embodiment of the power consumption evaluation according to the present invention will be described by taking as an example a logic circuit comprising two AND gates AND1, AND2 and an OR gate OR1 in FIG. FIG. 10 exemplifies a method for calculating a probability amount, such as division of the input pattern into sections in step S802 of FIG. 8 and calculation of the signal probability of the section for the input terminal, using a specific circuit and input pattern. Reference numeral 1001 in FIG. 10 indicates an input pattern and a switching event. The column A2 is an input pattern stored in the storage device 801, and the column A1 indicates time. The column A3 shows, for reference, how switching occurs at the output of each gate in the circuit of FIG. The input pattern of the A2 column is converted into the signal probability of each input terminal as shown in the column B2 according to the signal probability calculation procedure of the input of 1002 with respect to the time interval shown in the B1 column of 1004. . On the other hand, the switching probability of the input 1003 is converted into the switching probability of each input terminal as shown in the column C2. The procedures 1002 and 1003 correspond to the processing in step S802 in the embodiment of FIG. The probability amounts obtained by the procedures 1002 and 1003, that is, B2 of 1004 and C2 of 1005 are stored in the storage device 803 of the embodiment of FIG. The switching probability of FIG. 11A is the result of calculating the section instantaneous power using step S804 in the embodiment of FIG. 8, and the result is stored in the storage device 806. In the example of FIG. 11A, the switching probability of the output node of each gate and the sum of them are calculated. FIG. 11B shows an example in which the time interval is further finely calculated, and the resolution increases when the instantaneous power is known. FIG. 12 is a graph showing the result of applying the power evaluation method according to an embodiment of the present invention to this circuit and the input pattern. Here, (a) in FIG. 12 is a case where the time interval is set to 1, (b) is a case where the step is 4, and (c) is a case where the step is 2. This display corresponds to the display 808 in the embodiment of FIG. In the power calculation examples of FIGS. 12 and 13 of this embodiment, the calculation is performed on the assumption that the capacitance of the output node of each gate is all 1 for the sake of simplicity and the logic amplitude is between 0 and 1 volt. . This is only for ease of understanding, and the actual power evaluation must use the capacitance and logic amplitude of each node separately prepared.
[0124]
FIG. 8 is a flowchart of an embodiment realized by using a normal computer. However, in the embodiment in which the third invention is realized by using hardware or two or more processing devices, steps S802 and S804 in FIG. Step S807 is configured in a pipeline, and each storage device, that is, the storage device 801, the storage device 803, and the storage device 806 can be configured as a first-in / first-out buffer.
[0125]
In the present embodiment, the time intervals do not necessarily have to be uniform, and a fine time interval can be set for a portion for which details are desired according to the required accuracy.
[0126]
Example 8
A second embodiment relating to the third invention will be described with reference to the system configuration diagram of FIG. In this system configuration diagram, reference numeral 1405 denotes a storage device that stores a description of the structure or operation of a circuit. An expression format suitable for step S1404 that realizes a processing procedure for calculating power by giving a probability amount to an input terminal of a logic circuit The data to be input in step S1406 that realizes the processing procedure for converting the structure and / or behavioral description of the circuit is stored. In step S1406, logical expressions are generated and modified based on the behavioral description, circuit division, logical expression expression by BDD, and specific logic for power calculation so that power calculation by probability calculation can be easily performed. The capacitance of the output node of the gate is calculated and combined with the calculation procedure. These pieces of information are stored in the storage device 1407 and used in step S1404 for realizing the instantaneous power calculation procedure. In a module that realizes this instantaneous power calculation procedure, power calculation for the same circuit must be performed for all time intervals, and calculation time is required. Therefore, in this embodiment, the entire processing time can be shortened by preparing in step S1406 so that the optimum calculation can be performed in advance. 1401, S1402, 1403, 1408, S1409, and 1410 correspond to 801, S802, 806, S807, and 808 in FIG. 8, respectively.
[0127]
Ninth embodiment
Next, an embodiment of the third invention will be described with reference to FIGS. The result calculated in step S804 of the instantaneous power calculation is stored in the storage device 806, and the data configuration at the time of storage is stored as the switching probability for each partial circuit as shown in FIG. By storing as such a data configuration, it is possible to display the temporal transition of the power for each part as shown in FIG.
[0128]
The design hierarchy used by the designer is the most commonly used standard for dividing a circuit into partial circuits, but in a circuit with several types of clock systems, a method such as classifying the circuits for each clock system is also realized. I can do things. In order to realize the present invention, each node of a circuit can be efficiently realized by selecting a data structure that can be searched and classified according to circuits such as a design hierarchy, a power supply system, and a clock system.
[0129]
In the above embodiment, the part corresponding to step S804 in FIG. 8 gives a probability amount to the input terminal of the logic circuit, and uses an algorithm to check how the probability amount propagates to the output of each gate. However, the algorithm of this part is not necessarily limited to this method. The use of other algorithms does not impair the superiority of the present invention. As another example of the algorithm, there is a method of simulating a circuit by generating a short random input pattern that satisfies the statistical and stochastic properties of the input for each time interval of the input signal. According to this method, if the statistical / probabilistic character of the input signal can be sufficiently expressed with a short input pattern, the power evaluation can be performed with high accuracy and efficiency.
[0130]
It is apparent that the present invention can be applied to an integrated circuit of a circuit system other than CMOS. For example, for the E / D MOS, a current flows while a logic value with the output of the logic gate being “0” is given to the input terminal of the logic gate. Because of such circuit-specific characteristics, it is necessary to consider not only the switching probability but also the signal probability in the power prediction. Furthermore, in a circuit using dynamic logic, these inventions can be applied by introducing an evaluation method that fully considers the effect of precharging.
[0131]
【The invention's effect】
According to the first invention, the switching probability of the node of the logic circuit can be calculated with the same degree of accuracy as the typical conventional method CCM and the calculation time of several tenths or less.
[0132]
Given a node's driving capacity, if the switching probability of that node is known, the average power consumption at that node can be calculated, and the cell's power consumption relative to the cell's input transition pattern can be calculated. If so, the present invention can be used to calculate the probability of each input transition pattern occurring and to estimate the average power consumption of each cell.
[0133]
Further, by combining with a logic synthesis tool, it is possible to estimate at an early stage of design such as RTL level.
[0134]
In addition, it is useful for circuit optimization such as reducing power consumption by changing a logic circuit near a node with large power consumption estimated using the present invention.
[0135]
Since the present invention is a power consumption estimate at the logic circuit level, the design change and the type of package to be selected can be determined at a relatively early stage of the design.
[0136]
According to the second invention, the calculation of the operation probability of the logic circuit can be reduced by ignoring the correlation between signals within the maximum allowable error defined in consideration of the delay time difference and the input probability value.
[0137]
According to the third invention, the temporal transition of instantaneous power can be obtained in a short calculation time. In addition, the time interval can be easily set, and the change in power can be known with the required time accuracy.
[0138]
In addition, by extracting and optimizing a common part among calculations required many times for each time interval, the calculation time required for power evaluation can be greatly shortened, and efficiency can be improved.
[0139]
Furthermore, it becomes possible to easily know the power consumption of each part of the integrated circuit individually. This allows the integrated circuit designer to easily optimize the circuit.
[Brief description of the drawings]
FIG. 1 is a flowchart showing an embodiment of the first invention.
FIG. 2 is an example of a simple logic circuit having correlation between signals.
FIG. 3 is a logic circuit diagram of a 3-input AND gate.
4 is a logic circuit diagram obtained by disassembling the logic gate of FIG. 6 with a two-input AND gate. FIG.
FIG. 5 is a flowchart showing an embodiment of the second invention.
FIG. 6 is an example of a simple circuit having a correlation between signals.
FIG. 7 is an example of a circuit having a correlation between signals.
FIG. 8 is a flowchart showing a processing procedure of an embodiment according to the third invention.
FIG. 9 is an example of a logic circuit for explaining the processing contents of an embodiment of the third invention.
FIG. 10 is a diagram showing the processing content of step S802 in FIG. 8 according to an embodiment of the third invention.
FIG. 11 is a chart showing switching probability of each gate output, where (a) shows a case where the time interval is 4, and (b) shows a case where the time interval is 2.
FIG. 12 is a chart showing an example of the result of power evaluation according to the third invention for three types of time intervals;
FIG. 13 is a chart representing the power of a partial circuit according to the third invention.
FIG. 14 is a system configuration diagram showing a system configuration of an embodiment relating to the third invention.
[Explanation of symbols]
1001 Table showing examples of input signals
1004 Table showing calculation result of input signal probability
1005 Table showing input switching probability calculation result
X logical expression
P real array
Output of Z logic circuit
A, B, C nodes
a, b, c nodes
N node
x_i(I = 1, ..., 3) Primary input of logic circuit
Y₁, Y₂  node
G₁, G₂  Logic circuit

Claims (3)

In a method for evaluating the power of the integrated circuit by calculating the operation probability of the integrated circuit using a computer,
A procedure for a computer to calculate a minimum delay time difference between a plurality of signals that are input to each gate in the integrated circuit;
Based on this minimum delay time difference, the computer groups the gate inputs;
Probability that the logical value of the output node of each gate related to each signal belonging to the group becomes 1 based on the correlation between the plurality of signals that are input to each gate for each group divided into groups. A procedure for the computer to calculate a probability for the output node of the gate, including a signal probability, and a switching probability that is a probability that the logic value of the output node of each gate changes;
A procedure for evaluating the power of the integrated circuit using the probability for the output node of the gate ;
A method for evaluating the power of an integrated circuit, comprising: When calculating the probability for the output node of the gate ,
When two or more nodes in the integrated circuit depend on the same signal, a Markov property regarding the probability of this signal is assumed, and an error in probability calculation due to correlation caused by the signal is set in advance. 2. The integrated circuit power evaluation method according to claim 1, wherein if the error is smaller than the error, the computer calculates the probability regarding the output node while ignoring the correlation regarding the signal between the nodes. When calculating the probability for the output node of the gate ,
When two or more nodes depend on the same signal X, the probability related to the logical value of the signal X is the specified maximum allowable error Error, and the probability that the signal X takes the logical value 0 is P (X) , The probability that signal X takes logical 1

2. The integrated circuit according to claim 1, wherein the computer calculates a probability related to the output node while ignoring a correlation related to the signal X between the nodes within a specified maximum allowable error when the condition of the output node is satisfied. Power evaluation method.

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