JP3687474B2 - Plasma processing equipment - Google Patents
Plasma processing equipment Download PDFInfo
- Publication number
- JP3687474B2 JP3687474B2 JP2000076321A JP2000076321A JP3687474B2 JP 3687474 B2 JP3687474 B2 JP 3687474B2 JP 2000076321 A JP2000076321 A JP 2000076321A JP 2000076321 A JP2000076321 A JP 2000076321A JP 3687474 B2 JP3687474 B2 JP 3687474B2
- Authority
- JP
- Japan
- Prior art keywords
- matching unit
- plasma
- frequency
- processing chamber
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【0001】
【発明の属する技術分野】
本発明はプラズマ処理装置に係わり、特にプラズマを用いて半導体素子などの表面処理を行うのに好適なプラズマ処理装置に関するものである。
【0002】
【従来の技術】
エッチング処理をプラズマ処理装置を用いて行う場合、処理ガスを電離し活性化することで処理の高速化をはかり、また被処理材に高周波バイアス電力を供給しイオンを垂直に入射させることで、異方性形状などの高精度エッチング処理を実現している。従来のプラズマ処理装置は特開平9−321031号公報に記載のように、被処理材に高周波電力を供給する整合回路がチャージングダメージに与える影響について配慮することなく、被処理材の表面処理を行っていた。一般にプラズマ中では、「半導体プロセスにおけるチャージングダメージ」中村守孝編、リアライズ社1996に記載のように、プラズマ中の不均一などの影響により、被処理材に電位分布が形成され、チャージングダメージを発生させる可能性がある。
【0003】
【発明が解決しようとする課題】
半導体集積回路の集積度が高まるにつれ、例えば半導体素子の代表的な一例であるMOS(Metal Oxide Semiconductor) トランジスタのゲート酸化膜が薄膜化し、ゲート酸化膜が絶縁破壊する(チャージングダメージ)問題が深刻になりつつある。また被処理基板を大面積化しスループットを向上するため、直径300mmの基板が用いられる見込みであり、大面積の被処理材基板用で、チャージングダメージの発生しない半導体製造装置を提供する必要がある。
【0004】
本発明の目的は、チャージングダメージを抑制し、高精度な表面処理が可能なプラズマ処理装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明のプラズマ処理装置では、被処理材に印加する高周波電力を伝送する整合回路を最適化することにより、プラズマ特性の面内分布に起因する被処理材面内の電位分布を低く押さえ、チャージングダメージの発生を抑制する。このことにより、高精度なエッチング処理が可能である。
【0006】
【発明の実施の形態】
[実施例1]
以下、本発明の第1の実施例を図1から図5を用いて説明する。図1は、本発明を適用するプラズマ処理装置の一実施例であるエッチング装置の縦断面図である。
【0007】
図1において、上部が開放された真空容器101の上部に処理容器104,誘電体窓102(例えば石英製),上部電極103(例えばSi製)を設置,密封することにより処理室120を形成する。上部電極103はエッチングガスを流すための多孔構造となっておりガス供給装置107に接続されている。また真空容器101には真空排気口106を介して真空排気装置(図示省略)が接続されている。上部電極103上部には同軸線路111,整合器110a,整合器110b,フィルター109,113を介して高周波電源108(例えば周波数450MHz)、アンテナバイアス電源112(例えば周波数13.56MHz )が接続されている。また、被処理材116を載置可能な基板電極115は真空容器101下部に設置され、整合器118を介して基板バイアス電源117(例えば周波数800kHz)に接続されている。また被処理材116を静電的に吸着させるために静電チャック電源121が基板電極115に接続されている。
【0008】
上記のように構成された装置において処理室120内部を真空排気装置(図示省略)により減圧した後、ガス供給装置107によりエッチングガスを処理室120内に導入し所望の圧力に調整する。高周波電源108より発振された例えば周波数450MHzの高周波電力は同軸線路111を伝播し、上部電極103および誘電体窓102を介して処理室120内に導入され、磁場発生用コイル114(例えばソレノイドコイル)により形成された磁場との相互作用により、処理室120内に高密度プラズマを生成する。特に電子サイクロトロン共鳴を起こす磁場強度(例えば160G)を処理室内に形成した場合、効率良く高密度プラズマを生成することができる。また、アンテナバイアス電源112より例えば周波数13.56MHz の高周波電力が同軸線路111を介して上部電極103に供給される。また基板電極115に載置された被処理材116は、基板バイアス電源117より高周波電力(例えば周波数800kHz)が供給され、表面処理(例えばエッチング処理)される。
【0009】
一般にプラズマ中では、プラズマ特性の面内不均一などの影響により、被処理材に電位分布が形成され、チャージングダメージを発生させる可能性がある。しかし本実施例の場合、整合器118の回路を最適化することにより、被処理材の電位分布を低減しチャージングダメージの発生を低減することができる。図2にチャージングダメージを低減することが可能な整合器回路の周波数特性図を示す。図2(1)に、電源の内部インピーダンスを50Ωとし、プラズマ側から見た整合器のインピーダンスの周波数特性を示す。縦軸,横軸ともに対数目盛である。図中実線が低ダメージ化に効果のある整合器を用いた場合のプラズマ側から見たインピーダンスの周波数特性202であり、破線が従来の整合器を用いた場合のプラズマ側から見たインピーダンスの周波数特性203である。低ダメージ化に効果のある整合器は、印加するバイアス周波数よりも高周波数領域において高インピーダンスであるためチャージングダメージを低減することが可能である。また、図2(2)は縦軸にインピーダンスの位相、横軸に対数目盛で周波数を示す。図中、実線が低ダメージ化に効果がある整合器を用いた場合205で、破線が従来の整合器を用いた場合204である。位相が高周波数領域で+90度となる場合、つまりインダクタンス成分が大きい場合にチャージングダメージを低減することが可能である。
【0010】
図3に低ダメージ化に効果のある整合器を用いた場合302,304(図中実線)と従来の整合器を用いた場合(301,303)の基板電極115の電圧・電流波形を示す。図3(1)は縦軸が基板電極115の電圧で横軸が時間である。低ダメージ化に効果のある整合器を用いた場合302、正の電圧側で電圧波形が歪んでいるのに対し、従来の整合器を用いた場合の電圧波形301は正弦波的である。次に図3(2)は縦軸が基板電極115の電流で横軸が時間である。低ダメージ化に効果のある整合器を用いた場合の電流波形304が正弦波的であるのに対し、従来の整合器を用いた場合の電流波形303は、歪みが大きい。これはプラズマシースの非線型性により生じる、基板バイアス電源117より被処理材116に供給される高周波電力の周波数の高調波成分が、整合器118を介して遮断されているか否かによる相違である。従って、低ダメージ化に効果のある高周波領域でのインピーダンスが高いような整合器を用いることにより、基板電極電流の高調波成分を遮断し正弦波的にすることにより、プラズマシースの電圧・電流特性の非線型性より、基板電極電圧の正の電圧側での電圧が歪み、平坦化される。そのためプラズマ特性の面内分布に起因するプラズマシース特性の面内分布の影響が低減されるため、チャージングダメージ発生と正の相関のあるゲート酸化膜間電圧が低減される。その結果、低ダメージで高精度なエッチング処理が可能であるという効果がある。
【0011】
また、図2に示すような周波数特性を持つ整合回路の一例を図4に示す。いずれもインダクタとコンデンサを組み合わせた回路構成となっている。整合器401,402はダメージ低減に効果があり、整合器403,404はダメージ低減に効果がない従来の整合器である。ダメージ低減に効果がある整合器401,402のように高周波数側で高インピーダンスの特性を示すのは、整合器内のアクティブラインに設置されているインダクターよりも負荷側に、該インダクターよりもインピーダンスが小さい素子(例えばコンデンサ)をアクティブラインとグランドライン間に設置しない場合である。
【0012】
また、図5(1)にチャージングダメージに関係するゲート酸化膜間電圧と基板に印加するバイアスのピーク・トゥ・ピーク(peak-to-peak)電圧Vppとの関係を示す。図中破線が高周波領域でのインピーダンスが低い整合回路を用いた場合501であり、実線が高周波領域でのインピーダンスが高い整合回路を用いた場合502である。Vppが250V程度までは両者の間に大きな差は見られないが、Vppを増加させるとともに、高周波領域でのインピーダンスが高い整合回路を用いた場合の方がゲート酸化膜間電圧が低減されている。これはVppが増加するとともに、プラズマシース特性の面内分布の影響が大きくなるために、高周波領域でのインピーダンスが高い整合回路を用いることにより、効果的にゲート酸化膜間電圧を低減することが可能であるためである。図5(2)に電極電流歪率とVppの相関図を示す。図中、黒丸が従来の整合器を用いた場合503であり、白丸がダメージ低減効果のある整合器を用いた場合504である。従来の整合器を用いた場合503は、Vppを増加させるとともに電極電流歪率が増加するのに対し、ダメージ低減効果のある整合器を用いた場合504は、Vppを増加させても電極電流歪率は0.1以下で、電極電流波形は正弦波的である。従ってプラズマシースの電圧・電流特性の非線型性より、正の電圧側が歪み平坦化され、ダメージ低減に効果がある。従って、低ダメージで高精度なエッチング処理が可能であるという効果がある。
【0013】
[実施例2]
本発明の第2の実施例を図6を用いて説明する。本図において図1と同符号は同一部材として説明を省略する。本図が図1と異なる点を以下説明する。上部が開放された処理容器104の上部に誘電体窓603を設置し密封し処理室120を形成する。誘電体窓603上部には導波管602を介し、マグネトロン601が接続されている。マグネトロン601より発振された例えば2.45GHzのマイクロ波は導波管602を伝播し、誘電体窓603を介して、処理室120内に導入され、磁場発生用コイル114により生成された例えば875Gの磁場との相互作用により、効率良くガスを電離しプラズマを発生させる。第1の実施例と同様に、印加するバイアス周波数よりも高周波領域でのインピーダンスが高い整合回路を有する整合器118を用いることにより、ゲート酸化膜間電圧を低減することができる。このため低ダメージで高精度なエッチング処理が可能であるという効果がある。
【0014】
[実施例3]
本発明の第3の実施例を図7を用いて説明する。本図において図1と同符号は同一部材として説明を省略する。本図が図1と異なる点を以下説明する。上部が開放された処理容器104の上部に誘電体窓603を設置し密封し処理室120を形成する。誘電体窓603上部にはループアンテナ701が設置されている。またこのループアンテナ701は例えば13.56MHzのアンテナ電源702に接続されている。ループアンテナ701より誘電体窓603を介して高周波電力が処理室120内に供給されプラズマを生成する。第1の実施例と同様に、印加するバイアス周波数よりも高周波領域でのインピーダンスが高い整合回路を有する整合器118を用いることにより、ゲート酸化膜間電圧を低減することができる。このため低ダメージで高精度なエッチング処理が可能であるという効果がある。
【0015】
[実施例4]
本発明の第4の提供例を図8を用いて説明する。本図において図1と同符号は同一部材として説明を省略する。本図が図1と異なる点を以下説明する。上部が開放された処理容器104の上部に誘電体窓102(例えば石英製)および上部電極103を設置し密封する。上部電極103は例えば27MHz,60MHzの高周波電源801に接続されている。上部電極103より処理室120内に供給される高周波電力によりプラズマが生成される。第1の実施例と同様に、印加するバイアス周波数よりも高周波領域でのインピーダンスが高い整合回路を有する整合器118を用いることにより、ゲート酸化膜間電圧を低減することができる。このため低ダメージで高精度なエッチング処理が可能であるという効果がある。
【0016】
また上記実施例ではエッチング装置について述べたが、アッシング装置,プラズマCVD装置など、基板電極へ高周波電力を供給する他のプラズマ処理装置においても同様の効果がある。
【0017】
【発明の効果】
本発明の高周波領域でのインピーダンスが高い整合回路を有する整合器を用いることにより、プラズマ特性の面内分布に起因する被処理材面内の電位分布を低減し、チャージングダメージの発生を抑制するという効果がある。
【図面の簡単な説明】
【図1】本発明を用いた第1の実施例であるエッチング装置を示す縦断面図である。
【図2】本発明および従来の整合器回路の周波数特性の説明図である。
【図3】本発明および従来の整合器回路を用いた場合の被処理材の電圧・電流波形の説明図である。
【図4】本発明および従来の整合器回路の回路構成の説明図である。
【図5】本発明および従来の整合器回路を用いた場合のゲート酸化膜間電圧と基板に印加するバイアスのピークトゥピーク(peak-to-peak)電圧の相関図および、電極電流歪み率とバイアスのピークトゥピーク(peak-to-peak)電圧の相関図である。
【図6】本発明を用いた第2の実施例であるエッチング装置を示す縦断面図である。
【図7】本発明を用いた第3の実施例であるエッチング装置を示す縦断面図である。
【図8】本発明を用いた第4の実施例であるエッチング装置を示す縦断面図である。
【符号の説明】
101…真空容器、102…誘電体窓、103…上部電極、104…処理容器、106…真空排気口、107…ガス供給装置、108…高周波電源、109…フィルター、110,118a,118b…整合器、111…同軸線路、112…アンテナバイアス電源、113…フィルター、114…磁場発生用コイル、115…基板電極、116…被処理材、117…基板バイアス電源、120…処理室、121…静電チャック電源、202…低ダメージ整合器のインピーダンスの周波数特性、203…従来の整合器のインピーダンスの周波数特性、204…従来の整合器のインピーダンスの位相の周波数特性、205…低ダメージ整合器のインピーダンスの位相の周波数特性、301…従来の整合器を用いた場合の被処理材に印加される電圧波形、302…低ダメージ整合器を用いた場合の被処理材に印加される電圧波形、303…従来の整合器を用いた場合の被処理材に流入する電流波形、304…低ダメージを用いた場合の被処理材に流入する電流波形、401,402…低ダメージ整合器の回路構成例、403,404…従来の整合器の回路構成例、501…従来の整合器を用いた場合のゲート酸化膜間電圧のVpp依存性、502…低ダメージ整合器を用いた場合のゲート酸化膜間電圧のVpp依存性、503…従来の整合器を用いた場合の電極電流歪率のVpp依存性、504…低ダメージ整合器を用いた場合の電極電流歪率のVpp依存性、601…マグネトロン、602…導波管、603…誘電体窓、701…ループアンテナ、702…アンテナ電源、801…高周波電源。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a plasma processing apparatus, and more particularly to a plasma processing apparatus suitable for performing surface treatment of a semiconductor element or the like using plasma.
[0002]
[Prior art]
When performing an etching process using a plasma processing apparatus, the process gas is ionized and activated to speed up the process, and a high frequency bias power is supplied to the material to be processed so that ions are incident vertically. High-precision etching process such as isotropic shape is realized. As described in Japanese Patent Application Laid-Open No. 9-321031, a conventional plasma processing apparatus performs surface treatment of a material to be treated without considering the effect of a matching circuit that supplies high frequency power to the material to be treated on charging damage. I was going. Generally in plasma, as described in “Charging Damage in Semiconductor Processes” edited by Moritaka Nakamura and Realize 1996, potential distribution is formed in the material to be processed due to non-uniformity in the plasma, causing charging damage. There is a possibility of generating.
[0003]
[Problems to be solved by the invention]
As the degree of integration of semiconductor integrated circuits increases, for example, the gate oxide film of a MOS (Metal Oxide Semiconductor) transistor, which is a typical example of a semiconductor element, becomes thinner, and the gate oxide film is severely damaged (charging damage). It is becoming. Further, in order to increase the area of the substrate to be processed and improve the throughput, a substrate having a diameter of 300 mm is expected to be used, and it is necessary to provide a semiconductor manufacturing apparatus for a substrate having a large area that does not cause charging damage. .
[0004]
An object of the present invention is to provide a plasma processing apparatus capable of suppressing charging damage and performing a highly accurate surface treatment.
[0005]
[Means for Solving the Problems]
In the plasma processing apparatus of the present invention, by optimizing the matching circuit that transmits the high frequency power applied to the material to be processed, the potential distribution in the surface of the material to be processed due to the in-plane distribution of the plasma characteristics is suppressed, and charging is performed. Suppress the occurrence of damage. As a result, a highly accurate etching process is possible.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
[Example 1]
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a longitudinal sectional view of an etching apparatus which is an embodiment of a plasma processing apparatus to which the present invention is applied.
[0007]
In FIG. 1, a
[0008]
In the apparatus configured as described above, the inside of the
[0009]
In general, in plasma, a potential distribution is formed in a material to be processed due to in-plane nonuniformity in plasma characteristics, and charging damage may occur. However, in the case of this embodiment, by optimizing the circuit of the matching
[0010]
FIG. 3 shows the voltage / current waveforms of the
[0011]
An example of a matching circuit having frequency characteristics as shown in FIG. 2 is shown in FIG. Both have a circuit configuration combining an inductor and a capacitor. Matching
[0012]
FIG. 5A shows the relationship between the voltage between the gate oxide films related to charging damage and the peak-to-peak voltage Vpp of the bias applied to the substrate. The broken line in the figure is 501 when a matching circuit having a low impedance in the high frequency region is used, and the solid line is 502 when a matching circuit having a high impedance in the high frequency region is used. Although there is no significant difference between the two up to Vpp of about 250V, the voltage between the gate oxide films is reduced when Vpp is increased and a matching circuit having a high impedance in the high frequency region is used. . This is because the Vpp increases and the influence of the in-plane distribution of the plasma sheath characteristics increases, so that it is possible to effectively reduce the gate oxide voltage by using a matching circuit having a high impedance in the high frequency region. This is because it is possible. FIG. 5 (2) shows a correlation diagram between the electrode current distortion rate and Vpp. In the figure, a black circle is 503 when a conventional matching device is used, and a white circle is 504 when a matching device having a damage reduction effect is used. In the case of using a
[0013]
[Example 2]
A second embodiment of the present invention will be described with reference to FIG. In this figure, the same reference numerals as those in FIG. The difference between FIG. 1 and FIG. 1 will be described below. A
[0014]
[Example 3]
A third embodiment of the present invention will be described with reference to FIG. In this figure, the same reference numerals as those in FIG. The difference between FIG. 1 and FIG. 1 will be described below. A
[0015]
[Example 4]
A fourth provision example of the present invention will be described with reference to FIG. In this figure, the same reference numerals as those in FIG. The difference between FIG. 1 and FIG. 1 will be described below. A dielectric window 102 (for example, made of quartz) and an
[0016]
Although the etching apparatus has been described in the above embodiment, the same effect can be obtained in other plasma processing apparatuses that supply high-frequency power to the substrate electrode, such as an ashing apparatus and a plasma CVD apparatus.
[0017]
【The invention's effect】
By using a matching device having a matching circuit with high impedance in the high frequency region of the present invention, the potential distribution in the surface of the material to be processed due to the in-plane distribution of plasma characteristics is reduced, and charging damage is prevented from occurring. There is an effect.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing an etching apparatus according to a first embodiment using the present invention.
FIG. 2 is an explanatory diagram of frequency characteristics of the present invention and a conventional matching circuit.
FIG. 3 is an explanatory diagram of voltage / current waveforms of a material to be processed when the present invention and a conventional matching circuit are used.
FIG. 4 is an explanatory diagram of circuit configurations of the present invention and a conventional matching circuit.
FIG. 5 is a correlation diagram of the voltage between the gate oxide film and the peak-to-peak voltage of the bias applied to the substrate and the electrode current distortion rate when the present invention and the conventional matching circuit are used. FIG. 6 is a correlation diagram of a peak-to-peak voltage of a bias.
FIG. 6 is a longitudinal sectional view showing an etching apparatus according to a second embodiment using the present invention.
FIG. 7 is a longitudinal sectional view showing an etching apparatus according to a third embodiment using the present invention.
FIG. 8 is a longitudinal sectional view showing an etching apparatus according to a fourth embodiment using the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000076321A JP3687474B2 (en) | 2000-03-14 | 2000-03-14 | Plasma processing equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000076321A JP3687474B2 (en) | 2000-03-14 | 2000-03-14 | Plasma processing equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267296A JP2001267296A (en) | 2001-09-28 |
JP3687474B2 true JP3687474B2 (en) | 2005-08-24 |
Family
ID=18594081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000076321A Expired - Lifetime JP3687474B2 (en) | 2000-03-14 | 2000-03-14 | Plasma processing equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3687474B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6670697B2 (en) * | 2016-04-28 | 2020-03-25 | 東京エレクトロン株式会社 | Plasma processing equipment |
KR20220000909A (en) * | 2016-04-28 | 2022-01-04 | 도쿄엘렉트론가부시키가이샤 | Plasma processing apparatus |
JP7249315B2 (en) * | 2020-06-26 | 2023-03-30 | 株式会社日立ハイテク | Plasma processing equipment |
-
2000
- 2000-03-14 JP JP2000076321A patent/JP3687474B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001267296A (en) | 2001-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3653524B2 (en) | Plasma generation method and plasma generation apparatus including inductively coupled plasma generation source | |
JP4852189B2 (en) | Plasma processing apparatus and plasma processing method | |
JP3482904B2 (en) | Plasma processing method and apparatus | |
JP5205378B2 (en) | Method and system for controlling the uniformity of a ballistic electron beam by RF modulation | |
JPH09293600A (en) | Devices for high-frequency electric power applying, plasma generating, and plasma treating; and methods for high-frequency electric power applying, plasma generating, and plasma treating | |
JPH06283470A (en) | Plasma processing device | |
US20020031617A1 (en) | Plasma processing apparatus and method with controlled biasing functions | |
JP3319285B2 (en) | Plasma processing apparatus and plasma processing method | |
US20050051273A1 (en) | Plasma processing apparatus | |
JP4013674B2 (en) | Plasma doping method and apparatus | |
JP3621900B2 (en) | Plasma processing apparatus and method | |
WO2000031787A1 (en) | Dry etching device and dry etching method | |
JP3687474B2 (en) | Plasma processing equipment | |
JP3599670B2 (en) | Plasma processing method and apparatus | |
JP4653395B2 (en) | Plasma processing equipment | |
JP3563054B2 (en) | Plasma processing apparatus and method | |
JP4527833B2 (en) | Plasma processing apparatus and method | |
JP2003077904A (en) | Apparatus and method for plasma processing | |
JP2005079416A (en) | Plasma processing device | |
JP4640939B2 (en) | Plasma processing apparatus and plasma processing method | |
JPH1167725A (en) | Plasma etching device | |
JP3485013B2 (en) | Plasma processing method and apparatus | |
JP3736016B2 (en) | Plasma processing method and apparatus | |
JPH0945672A (en) | Method and apparatus for etching | |
JP3976480B2 (en) | Plasma processing equipment |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050328 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050530 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3687474 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
EXPY | Cancellation because of completion of term |