JP3683252B2 - Encoding apparatus and method for transmitting frame information bits by dividing mode - Google Patents

Encoding apparatus and method for transmitting frame information bits by dividing mode Download PDF

Info

Publication number
JP3683252B2
JP3683252B2 JP2002535294A JP2002535294A JP3683252B2 JP 3683252 B2 JP3683252 B2 JP 3683252B2 JP 2002535294 A JP2002535294 A JP 2002535294A JP 2002535294 A JP2002535294 A JP 2002535294A JP 3683252 B2 JP3683252 B2 JP 3683252B2
Authority
JP
Japan
Prior art keywords
multiplier
bit
tfci
channel
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002535294A
Other languages
Japanese (ja)
Other versions
JP2004511952A (en
Inventor
キョン−チョル・ヤン
ジェ−ヨル・キム
スン−ホ・チョイ
ヒュン−ウー・イ
Original Assignee
サムスン エレクトロニクス カンパニー リミテッドSamsung Electronics Company,Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR20000059359 priority Critical
Priority to KR20000059863 priority
Application filed by サムスン エレクトロニクス カンパニー リミテッドSamsung Electronics Company,Limited filed Critical サムスン エレクトロニクス カンパニー リミテッドSamsung Electronics Company,Limited
Priority to PCT/KR2001/001693 priority patent/WO2002032016A1/en
Publication of JP2004511952A publication Critical patent/JP2004511952A/en
Application granted granted Critical
Publication of JP3683252B2 publication Critical patent/JP3683252B2/en
Application status is Expired - Fee Related legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/004Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056Systems characterized by the type of code used
    • H04L1/0067Rate matching
    • H04L1/0068Rate matching by puncturing
    • H04L1/0069Puncturing patterns
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/0001Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/0001Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0023Systems modifying transmission characteristics according to link quality, e.g. power backoff characterised by the signalling
    • H04L1/0025Transmission of mode-switching indication
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/0001Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0036Systems modifying transmission characteristics according to link quality, e.g. power backoff arrangements specific to the receiver
    • H04L1/0039Systems modifying transmission characteristics according to link quality, e.g. power backoff arrangements specific to the receiver other detection of signalling, e.g. detection of TFCI explicit signalling
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/004Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0072Error control for data other than payload data, e.g. control data
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/0078Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0091Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location arrangements specific to receivers, e.g. format detection
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69Spread spectrum techniques
    • H04B1/707Spread spectrum techniques using direct sequence modulation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W48/00Access restriction; Network selection; Access point selection
    • H04W48/08Access restriction or access information delivery, e.g. discovery data delivery

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は非同期移動通信システムに関するもので、特にハードスプリットモードで下向共有チャネル(Downlink Shared Channel)データの伝送時、送信フレーム情報(Transport Format Combination Indicator、以下“TFCI”)ビットの符号化/復号化装置及び方法に関する。 The present invention relates to an asynchronous mobile communication system, especially when the transmission of the hard split mode in downstream shared channel (Downlink Shared Channel) data, transmission frame information (Transport Format Combination Indicator, hereinafter "TFCI") bit encoding / decoding apparatus and methods.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
下向共有チャネル(Downlink Shared Channel、以下“DSCH”)は、複数の使用者が時間を分割して使用する共有チャネルである。 Downstream shared channel (Downlink Shared Channel, hereinafter "DSCH") is a shared channel in which a plurality of users to use by dividing the time. 前記DSCHは使用者ごとに専用チャネル(Dedicated Channel、以下“DCH”)と共に設定することができる。 The DSCH can be set with a dedicated channel for each user (Dedicated Channel, hereinafter "DCH"). 前記DCHは専用物理制御チャネル(Dedicated Physical Control Channel、以下、“DPCCH”)と専用物理データチャネル(Dedicated Physical Data Channel、以下、“DPDCH”)を含む。 The DCH includes a dedicated physical control channel (Dedicated Physical Control Channel, hereinafter, "DPCCH") and dedicated physical data channel (Dedicated Physical Data Channel, hereinafter, "DPDCH"). 特に、前記DSCHのため前記DPCCHが使用される。 In particular, the DPCCH for the DSCH is used. 従って、前記DPCCHは該当DCHとDSCHのための物理制御チャネルとして使用される。 Therefore, the DPCCH is used as a physical control channel for the corresponding DCH and DSCH. 前記DPCCHは制御信号中の一つである送信フレーム情報(Transport Format Combination Indicator、以下、“TFCI”)に対する情報を含む。 The DPCCH includes information for the transmission frame information, which is one in the control signal (Transport Format Combination Indicator, hereinafter, "TFCI"). 前記TFCIは物理チャネルを通じて伝送されるデータの伝送形式を示す情報である。 The TFCI is information indicating the transmission format of the data transmitted over a physical channel. 従って、前記TFCI情報にはDCHとDSCHすべてに対する情報が含まれる。 Therefore, the TFCI information includes information for all DCH and DSCH.
【0003】 [0003]
前記TFCI情報は10ビットに構成され、前記10ビットのTFCI情報は30ビットに符号化される。 The TFCI information is configured in 10 bits, TFCI information of the 10 bits are encoded into 30 bits. 前記符号化された30ビットは前記DPCCHを通じて伝送される。 The encoded 30 bit in is transmitted through the DPCCH.
DPCCHを通じてDCHのためのTFCIとDSCHのためのTFCIを同時に伝送する方法は、二つの方法に大別される。 Method for transmitting TFCI simultaneously for TFCI and DSCH for DCH through DPCCH is roughly divided into two methods. 一番目がハードスプリット(Hard Split)方法であり、二番目が論理スプリット(Logical Split)方法である。 One second is hard split (Hard Split) method, the second is a logical split (Logical Split) method.
【0004】 [0004]
前記DCHのためのTFCIは、TFCIフィールド1、または第1TFCIとし、DSCHのためのTFCIは、TFCIフィールド2、または第2TFCIとする。 TFCI for the DCH is a TFCI field 1 or the TFCI,, TFCI for the DSCH, the TFCI field 2 or the TFCI,.
前記ハードスプリット方法の場合、前記TFCIフィールド1とTFCIフィールド2はそれぞれ5ビットずつに示され、それぞれの情報は(15、5)穿孔された二重直交符号(Bi-Orthogonal code)に符号化される。 For the hard split method, the TFCI field 1 and TFCI field 2 is shown in five bits each, each of the information is encoded into (15, 5) perforated double orthogonal code (Bi-Orthogonal code) that. その後、前記15ビットTFCIフィールド1とTFCIフィールド2は、30ビットTFCIフィールド1とTFCIフィールド2に多重化された後、物理チャネルを通じて伝送される。 Thereafter, the 15-bit TFCI field 1 and TFCI field 2, after being multiplexed to the 30-bit TFCI field 1 and TFCI field 2, is transmitted through a physical channel.
【0005】 [0005]
前記論理スプリット方法の場合、前記TFCIフィールド1とTFCIフィールド2を一つのTFCIに(3 、10)穿孔されたリードミュラー符号(または、sub-code second order Reed Muller Code)に符号化(coding)して伝送する。 Wherein the logic when the split method, the TFCI field 1 and the TFCI field 2 in a TFCI (3 2, 10) perforated Reed-Muller code (or, sub-code second order Reed Muller Code) in the encoding (coding) to be transmitted. 前記論理スプリット方法は、前記TFCIフィールド1とTFCIフィールド2の情報ビットを一定比率に分ける。 The logical split method, divide the information bits of the TFCI field 1 and TFCI field 2 in a constant ratio. 即ち、前記TFCIフィールド1とTFCIフィールド2の情報10ビットは、1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1に分けられる。 That is, the information 10 bit TFCI field 1 and TFCI field 2, 1: 9, 2: 8,3: 7,4: 6,5: 5,6: 4,7: 3,8: 2 or 9, : it is divided into 1. 前記TFCIフィールド1とTFCIフィールド2は、一定比率に分けられた10ビットを一つのブロックコーディング(block coding)、即ち、(3 、10)穿孔されたリードミュラー符号(sub-code second order Reed Muller Code)に符号化して伝送する。 The TFCI field 1 and TFCI field 2, 10 bits one block coded divided into fixed ratio (block coding), i.e., (3 2, 10) perforated Reed-Muller code (sub-code second order Reed Muller and encodes and transmits the code).
【0006】 [0006]
図1は前記ハードスプリット方法による送信器の構造を示す図である。 Figure 1 is a diagram showing a structure of a transmitter according to the hard split method. 図1を参照すると、先ず5ビットのDCHのためのTFCIフィールド1が(15、5)二重直交符号器100に入力されると、前記符号器100は前記5ビットのDCHのためのTFCIフィールド1を符号化して15シンボルの符号化シンボルをマルチプレクサ110に出力する。 Referring to FIG. 1, the TFCI field 1 for first 5-bit DCH is (15, 5) are inputted to the double orthogonal encoder 100, the encoder 100 TFCI field for the 5-bit DCH 1 outputs coded symbols of 15 symbols by encoding to the multiplexer 110. 同時に5ビットのDSCHのためのTFCIフィールド2が(15、5)二重直交符号器105に入力されると、前記符号器105は前記5ビットのDSCHのためのTFCIフィールド2を符号化して15シンボルの符号化シンボルをマルチプレクサ110に出力する。 When the TFCI field 2 for simultaneous five-bit DSCH is input to the (15, 5) double orthogonal encoder 105, the encoder 105 encodes the TFCI field 2 for the 5-bit DSCH 15 outputs coded symbols of the symbol to the multiplexer 110. 前記マルチプレクサ110は前記符号器100から出力された15シンボルの符号化シンボルと前記符号器105から出力された15シンボルの符号化シンボルを、時間的にマルチプレクシングして30シンボルを配列して出力する。 The multiplexer 110 is encoded symbols 15 symbols output from the encoder 105 and the encoding symbols 15 symbols output from the encoder 100, and outputs the arranged temporally multiplexed to 30 symbols . マルチプレクサ120は前記マルチプレクサ110の出力と同時に入力された他の信号を時間的にマルチプレクシングした後、拡散器130に出力する。 Multiplexer 120 after multiplexing another signal inputted simultaneously with the output of the multiplexer 110 temporally, and outputs the spreader 130. 前記拡散器130は拡散符号生成器135から入力された拡散符号に前記マルチプレクサ120の出力信号を拡散して出力する。 The spreader 130 outputs the spread output signal of the multiplexer 120 to the spreading code input from spreading code generator 135. スクランブラー140はスクランブリング符号生成器145から入力されたスクランブリング符号に前記拡散信号をスクランブルして出力する。 Scrambler 140 outputs the scrambled the spread signal to the scrambling code received from the scrambling code generator 145.
【0007】 [0007]
図2は既存の3GPP(3 rd Generation Partnership Project)で定義した前記ハードスプリット方法のための基地局と基地局制御器間(ノードBとRNC間)の信号メッセージ及びデータ伝送を示す図である。 Figure 2 is a diagram showing the signaling messages and data transmission between a base station and a base station controller (between Node B and RNC) for the hard split method defined in the existing 3GPP (3 rd Generation Partnership Project) . 前記図2を参照すると、前記伝送するDSCHのデータが発生すると、SRNC(Serving RNC)10のRLC(Radio Link Control)11は、101段階でSRNC10のMAC-D(Medium Access Control-Dedicated Control)13に前記DSCHデータを伝送する。 Referring to FIG. 2, the data of the DSCH to the transmission occurs, SRNC (Serving RNC) 10 RLC of (Radio Link Control) 11 is, MAC-D (Medium Access Control-Dedicated Control) of SRNC10 in step 101 13 the transmitting DSCH data. この時、伝送されるプリミティブ(primitive)はMAC-D-Data-REQである。 In this case, the primitive to be transmitted (primitive) is MAC-D-Data-REQ. 102段階でSRNC10のMAC-D13は、CRNC20のMAC-C(MAC-Common Channel)21にRLC11から受信したDSCHデータを伝送する。 MAC-D13 of SRNC10 in step 102 transmits the DSCH data received from RLC11 the MAC-C (MAC-Common Channel) 21 of CRNC 20. この時、伝送されるプリミティブはMAC-C/SH-Data-REQである。 In this case, the primitive to be transmitted is a MAC-C / SH-Data-REQ. 103段階でCRNC(Control RNC)20のMAC-C21は、102段階でSRNC10のMAC-D13から受信されたDSCHデータのための伝送時間を決定した後(scheduling)、前記DSCHデータと該当TFI(Transport Format Indicator)をノードB(以下、“ノードB”との用語は基地局を意味する)のL1(Layer 1)30に伝送する。 MAC-C21 in step 103 CRNC (Control RNC) 20, after determining the transmission time for the DSCH data received from the MAC-D13 of SRNC10 at step 102 (scheduling), the DSCH data and relevant TFI (Transport Format Indicator) node B (hereinafter, the term "node B" transmits the L1 (Layer 1) 30 of the means base station). この時、伝送されるプリミティブはMPHY-Data-REQである。 In this case, the primitive to be transmitted is MPHY-Data-REQ. 104段階でSRNC10のMAC-D13はノードBのL1 30にDCHの伝送データと該当TFIを伝送する。 MAC-D13 of SRNC10 in step 104 transmits transmission data and the relevant TFI for L1 30 to DCH Node B. この時、伝送されるプリミティブはMPHY-Data-REQである。 In this case, the primitive to be transmitted is MPHY-Data-REQ. 前記103段階と104段階で伝送されるデータは互いに独立的に伝送され、ノードBのL1 30はDCHのためのTFCIとDSCHのためのTFCIに区分されたTFCIを生成する。 Data transmitted in the step 103 and step 104 are independently transmitted to each other, L1 30 of the Node B generates a segmented TFCI in TFCI for TFCI and DSCH for DCH. 前記103段階及び104段階で、データとTFIはデータフレームプロトコル(data frame protocol)を利用して伝送される。 In the step 103 and step 104, data and TFI is transmitted using a data frame protocol (data frame protocol).
【0008】 [0008]
前記103段階及び104段階でデータとTFIを受信したノードBのL1 30は、105段階でUE(User Equipment:以下、“UE”との用語は移動端末を意味する)40のL1 41に物理DSCH(以下、PDSCH)を通じてDSCHデータを伝送する。 The step 103 and the node L1 30 of B which has received the data and TFI in 104 stages, UE in step 105 (User Equipment: hereinafter the term "UE" refers to mobile terminal) 40 L1 41 in physical DSCH (hereinafter, PDSCH) through transmitting DSCH data. そして106段階でノードBのL1 30はUE40のL1 41にDPCHを利用してTFCIを伝送する。 The L1 30 of the Node B in step 106 transmits the TFCI using the DPCH to L1 41 of the UE 40. 前記ノードBのL1 30は103段階と104段階で受信したTFIを利用して生成したTFCIをそれぞれDCH用、DSCH用フィールドを利用して伝送する。 The node L1 30 of the B is for the TFCI which is generated by utilizing the TFI received in step 103 and step 104 respectively DCH, and transmits using the DSCH for field.
【0009】 [0009]
図3は前記論理スプリット方法のための基地局間の信号メッセージ及びデータ伝送を示す図である。 Figure 3 is a diagram showing the signaling messages and data transmission between the base station for the logical split method. 前記図3を参照すると、伝送するDSCHデータが発生すると、RNC300のRLC301は、201段階でRNC300のMAC-D303にDSCHデータを伝送する。 Referring to FIG 3, the DSCH data is generated for transmission, RLC301 of RNC300 transmits DSCH data to MAC-D 303 of the RNC300 at step 201. この時、伝送されるプリミティブはMAC-D-Data-REQである。 In this case, the primitive to be transmitted is MAC-D-Data-REQ. 前記RLC301からDSCHデータを受信したMAC-D303は、202段階で前記DSCHデータをMAC-C/SH(MAC-Common/Shared channel)305に伝送する。 The MAC-D 303 which has received the DSCH data from RLC301 transmits the DSCH data to MAC-C / SH (MAC-Common / Shared channel) 305 in step 202. この時、伝送されるプリミティブはMAC-C/SH-Data-REQである。 In this case, the primitive to be transmitted is a MAC-C / SH-Data-REQ. 前記DSCHデータを受信したMAC-C/SH305は、前記DSCHデータの伝送時間を決定した後、203段階で前記DSCHデータに該当するTFCIをMAC-D303に伝送する。 The MAC-C / SH305 that receives the DSCH data, after determining the transmission time of the DSCH data, transmits the TFCI corresponding to the DSCH data in step 203 to the MAC-D 303. 前記MAC-C/SH305は前記203段階で該当TFCIをMAC-D303に伝送した後、204段階でノードBのL1 307にDSCHデータを伝送する。 After the MAC-C / SH305 is transmitting the corresponding TFCI to MAC-D 303 in the step 203, it transmits the DSCH data to L1 307 of the Node B in step 204. 前記DSCHデータは前記203段階で予め決定された(scheduled)時間に伝送される。 The DSCH data is transmitted on a predetermined (scheduled The) time by the 203 stage. 前記203段階でMAC-C/SH305から伝送されるDSCHデータに対するTFCIを受信したMAC-D303は、205段階でDSCHのためのTFI(TFI1)を決定してノードBのL1 307に伝送する。 The MAC-D 303 which has received the TFCI at step 203 for the DSCH data transmitted from the MAC-C / SH305 transmits determines the TFI (TFI1) for DSCH in L1 307 of the Node B in step 205. 前記MAC-D303は前記TFIの代わりTFCIを伝送することもできる。 The MAC-D 303 may also transmit instead TFCI of the TFI. この時、伝送されるプリミティブはMPHY-Data-REQである。 In this case, the primitive to be transmitted is MPHY-Data-REQ.
【0010】 [0010]
前記DSCHのためのTFI(TFI1)を伝送した後、前記MAC-D303は206段階でDCHのためのTFI(TFI2)を決定し、前記TFI2と共にDCHデータをノードBのL1 307に伝送する。 After transmitting the TFI (TFI1) for the DSCH, the MAC-D 303 determines the TFI (TFI2) for DCH at step 206, and transmits the DCH data along with the TFI2 the L1 307 of the Node B. 前記MAC-D303は前記TFIの代わりTFCIを伝送することもできる。 The MAC-D 303 may also transmit instead TFCI of the TFI. この時、伝送されるプリミティブはMPHY-Data-REQである。 In this case, the primitive to be transmitted is MPHY-Data-REQ. 前記204段階で伝送されるDSCHデータと205段階で伝送されるTFIは、前記203段階で決定された時間と関係を有する。 TFI transmitted in DSCH data and step 205 which is transmitted in the step 204 has a relationship with the time determined in the step 203. 即ち、205段階で伝送されるTFIは、204段階で前記DSCHデータがPDSCHを通じて伝送される直前フレームにDPCCHを通じてUE310に伝送される。 That, TFI, which is transmitted in step 205, the DSCH data in the step 204 is transmitted to the UE310 through DPCCH immediately before the frame to be transmitted through the PDSCH. 前記204、205及び206段階で前記データ及びTFIはフレームプロトコル(Frame protocol)を利用して伝送される。 The data and TFI in the 204, 205 and 206 steps are transmitted using a frame protocol (Frame protocol). 特に、206段階で前記TFCIは制御フレーム(Control frame)を通じて伝送される。 In particular, the TFCI is transmitted through a control frame (Control frame) in step 206. 207段階でノードBのL1 307は、UE310のL1 311にPDSCHを通じてDSCHデータを伝送する。 L1 307 of the Node B in step 207 transmits the DSCH data over the PDSCH to L1 311 of the UE 310. 前記208段階でノードBのL1 307は前記205段階と206段階で受信されたTFIを利用してTFCIを生成し、前記生成されたTFCIをUE310のL1 311にDPCHを通じて伝送する。 The L1 307 of the step 208 in the Node B generates a TFCI using the TFI received in the step 205 and step 206, and transmits the created TFCI to the L1 311 of the UE310 through DPCH. 具体的に前記ノードBのL1 307は前記205段階と206段階で受信したそれぞれのTFCI、またはTFIを利用してTFCIを生成してDPCCHを利用して伝送する。 The L1 307 of specifically the Node B transmits using the DPCCH to generate TFCI using the respective TFCI or TFI, received in the step 205 and step 206.
【0011】 [0011]
前記論理スプリット方法を要約すると、前記MAC-C/SH305は203段階でMAC-D303にDSCHスケジューリング情報及び該当DSCHのTFCI情報を伝送する。 The summary of the logical split method, the MAC-C / SH305 transmits the TFCI information DSCH scheduling information and the corresponding DSCH to MAC-D 303 in step 203. これはDSCHのためのTFCIとDCHのためのTFCIを同一の符号化方法に符号化するために、MAC-D303は前記DSCHスケジューリング情報とTFCI情報をノードBのL1 307に同時に伝送すべきであるためである。 This is to encode the same coding method TFCI for TFCI and DCH for DSCH, MAC-D 303 should be transmitted at the same time the DSCH scheduling information and TFCI information to the L1 307 of the Node B This is because. 従ってMAC-D303が伝送するデータを有する場合、MAC-C305にデータを伝送した後、MAC-C305からのスケジューリング(Scheduling)情報及びTFCI情報を受信するまで、遅延が発生する。 Therefore, when having data MAC-D 303 transmits, after transmitting the data to the MAC-C305, until it receives the scheduling (Scheduling) information and TFCI information from the MAC-C305, delays. またMAC-C305とMAC-D303がlur上に分離されている場合、即ち、MAC-C305はDRNC(Drift RNC)に、MAC-D303はSRNCにある場合、lur上でスケジューリング情報及びTFCI情報を交換するので、大きな遅延が発生する。 Also if the MAC-C305 and MAC-D 303 are separated on the lur, i.e., replacement MAC-C305 The DRNC (Drift RNC), when MAC-D 303 is in the SRNC, the scheduling information and the TFCI information on the lur because, a large delay occurs.
【0012】 [0012]
前記説明によると、論理スプリット方法に比べてハードスプリット方法が、MAC-Cでのスケジューリング以後に、MAC-Dへの情報伝送が不要であるので、遅延(delay)を低減することができる。 According to the description, the hard split method in comparison with the logical split method, the scheduling after in MAC-C, since the information transmission to MAC-D is not necessary, it is possible to reduce delay (delay). これはハードスプリット方法の場合、ノードBでDCH用TFCIとDSCH用TFCIをそれぞれ独立的に符号化できるので可能である。 This is possible when the hard split method, it is possible independently encoded DCH for TFCI and DSCH TFCI for at node B. またMAC-CとMAC-Dがlur上に分離されている場合、即ちMAC-CはDRNCに、MAC-DはSRNCにある場合、lur上でスケジューリング情報を交換しないので、遅延増加を防止することができる利点がある。 Also if the MAC-C and MAC-D are separated on lur, i.e. the MAC-C is DRNC, when MAC-D is in the SRNC, does not replace the scheduling information on the lur, preventing an increase in delay there is the advantage that it is possible. 前記説明によると、DCHとDSCHのための前記TFCIの情報量(ビット)は、それぞれ5ビットずつ固定的に分けられ、それぞれ最大前記DCHのための32個の情報と前記DSCHのための32個の情報を示すことができる。 According to the description, the information amount of the TFCI for the DCH and DSCH (bits), are respectively divided in a fixed manner by 5 bits, 32 for 32 information for each maximum the DCH and the DSCH it is possible to show the information. 従って、DSCH、またはDCHのための32個以上の情報が要求される場合は、ハードスプリットモードが使用できない短所がある。 Therefore, if the DSCH or more than 32 information for DCH, is required, there is a disadvantage that a hard split mode is not available.
【0013】 [0013]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従って本発明の目的は、移動通信システムで一つのエンコーダ構造を利用して多数のコーディングを遂行することができる装置及び方法を提供することにある。 Accordingly, an object of the present invention is to provide an apparatus and method may utilize one of the encoder structure in a mobile communication system to perform a large number of coding.
本発明の他の目的は、相異なるコーディング方法を利用してコーディングされたシンボルをマルチプレックシングして伝送する装置及び方法を提供することにある。 Another object of the present invention is to provide an apparatus and method for transmitting different coding method utilizing the coded symbol Multiplexing to.
【0014】 [0014]
本発明のさらに他の目的は、ハードスプリットモードの場合、それぞれ5ビットに構成される情報量をロジックスプリットモードのように、10ビットを1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1などに分けて情報を示した後、それぞれに対してコーディングを適用することができるようにする装置及び方法を提供することにある。 Still another object of the present invention, when the hard split mode, the amount of information constituted by five bits, respectively, as the logic split mode, 10 bit 1: 9,2: 8,3: 7,4: 6 , 5: 5,6: 4,7: 3,8: 2 or 9: after showing the information is divided into like 1, provides an apparatus and method to be able to apply the coding to each It is to.
【0015】 [0015]
【課題を解決するための手段】 In order to solve the problems]
このような目的を達成するための本発明は、符号分割多重接続移動通信システムで第1チャネルと第2チャネルの情報量の比によってそれぞれ対応されるTFCIビットを符号化して伝送する装置において、第1符号化されたシンボルを発生させるための前記第1チャネルの伝送形式組合を示す第1TFCIビットを符号化し、予め決定された第1穿孔位置により前記符号化された第1シンボルを穿孔する第1符号化器と、第2符号化されたシンボルを発生させるための前記第2チャネルの伝送形式組合を示す第2TFCIビットを符号化し、予め決定された第2穿孔位置により前記符号化された第2シンボルを穿孔する第2符号化器と、前記第1符号化器と前記第2符号化器の出力シンボルを多重化して前記シンボルを前記第2チャネルを The present invention for achieving the above object, there is provided an apparatus for transmitting by coding TFCI bits corresponding by the ratio of the CDMA mobile first channel in the communication system and information of the second channel, the the first 1TFCI bit indicating TFCI of the first channel for generating a coded symbol by encoding, first drilling a first symbol that is the encoded by a first puncturing positions which are predetermined and encoder, first the second 2TFCI bit indicating TFCI of the second channel for generating a second coded symbols by encoding is the encoding by the second puncturing positions which are predetermined 2 a second encoder for drilling a symbol, said second channel said symbols are multiplexed output symbols of the second encoder to the first encoder じて伝送する多重化器と、からなることを特徴とする。 A multiplexer for transmitting Flip, characterized in that it consists.
【0016】 [0016]
また、このような目的を達成するための本発明は、移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、前記第1チャネルのための制御データを伝送するために設定される第チャネルを通じて符号化された第1及び第2TFCIビットを伝送する基地局と、を含む符号分割多重接続移動通信システムで TFCI伝送方法において、符号化された第1シンボルの生成のための前記第1チャネルの伝送形式組合を示す第1TFCIビットと、符号化された第2シンボルの生成のための前記第2チャネルの伝送形式組合を示す第2TFCIビットを符号化する過程と、前記符号化された第1TFCIビットと前記符号化された第2TFCIビットの第1及び第2穿孔位置によって前記符号化された第1シン Further, the present invention for achieving the above object, a mobile terminal, the information bits through the first and second channels transmitted to the mobile terminal, for transmitting control data for the first channel in TFCI transmission method in a CDMA mobile communication system including a base station for transmitting a first and a 2TFCI bits, the coded through a third channel that is set to generate the first encoded symbols a process of encoding a first 1TFCI bits indicating the TFCI of the first channel, the second 2TFCI bit indicating TFCI of the second channel for the generation of the second symbols encoded for, first Shin which is the encoded by the first and second punching position of the 2TFCI bits the encoded first 1TFCI bit and the coding ルと前記符号化された第2シンボルを穿孔する過程と、前記符号化された第1TFCIビットと前記符号化された第2TFCIビットを多重化する過程と、前記第チャネルを通じて前記多重化された符号化TFCIビットを伝送する過程と、からなることを特徴とする。 A step of perforating the Le and the encoded second symbol, the method comprising: multiplexing the first 2TFCI bits and the encoded first 1TFCI bits are the coded was the multiplexed through the third channel and transmitting the coded TFCI bits, that consist of the features.
望ましくは、前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用チャネルであることを特徴とする。 Preferably, the first channel is a downstream shared channel, the second channel is characterized by a dedicated channel.
【0017】 [0017]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の望ましい実施形態について添付図を参照しつつ詳細に説明する。 It will be described in detail with reference to the accompanying drawings explaining exemplary embodiments of the present invention. 下記の発明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。 In the following the invention, in order to obscure the subject matter of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted.
本発明はハードスプリット方法の場合、DSCHとDCHのための情報ビットの数が総10ビットであり、前記10情報ビットが1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1に分けられた後、それぞれに対して符号化(coding)を適用する。 The present invention in the case of hard split method, the number total 10 bits of information bits for the DSCH and DCH, the 10 information bits is 1: 9, 2: 8,3: 7,4: 6,5: 5 , 6: 4, 7: 3,8: 2, or 9: after divided into 1 applies encoding (coding) for each.
【0018】 [0018]
先ず、物理階層で一つのフレームには30個のTFCI符号シンボルが符号率1/3で伝送される。 First, the one frame in the physical layer 30 of the TFCI code symbols are transmitted in the code rate of 1/3. 前記TFCI情報ビットが前記のように一定比に分けられる時、前記一定比と同一の比率に符号シンボルの数を分けてそれぞれの符号率を維持するのが望ましい。 When said TFCI information bits are divided into a predetermined ratio as described above, it is desirable to maintain the respective code rate by dividing the number of code symbols in the same ratio as the predetermined ratio. 例えば、10個の入力ビットが1:9の比に分けられる場合、30個の出力シンボルは符号率1/3に3:27の比に分けられ、10個の入力ビットが2:8に分けられる場合、30個の出力シンボルは6:24の比に分けられ、10個の入力ビットが3:7に分けられる場合、30個の出力シンボルは9:21の比に分けられ、10個の入力ビットが4:6に分けられる場合、30個の出力シンボルは12:18の比に分けられる。 For example, 10 pieces of input bits is 1: is divided into 9 ratio, the 30 output symbols are divided into a ratio of 3:27 to the code rate 1/3, 10 input bits is 2: divided into 8 when it is, the 30 output symbols are divided into a ratio of 6:24, 10 input bits is 3: If divided into 7, the 30 output symbols are divided into a ratio of 9:21, 10 input bits is 4: it is divided into 6, 30 output symbols are divided in a ratio of 12:18.
【0019】 [0019]
従って、情報量の比率が1:9である場合、1ビットを受信して3個の符号シンボルを出力する(3、1)符号器と、9ビットを受信して27個の符号シンボルを出力する(27、9)符号器が必要であり、情報量の比率が2:8である場合、2ビットを受信して6個の符号シンボルを出力する(6、2)符号器と、8ビットを受信して24個の符号シンボルを出力する(24、8)符号器が必要であり、情報量の比率が3:7である場合、3ビットを受信して9個の符号シンボルを出力する(9、3)符号器と、7ビットを受信して21個の符号シンボルを出力する(21、7)符号器が必要であり、情報量の比率が4:6である場合、4ビットを受信して12個の符号シンボルを出力する(12、4)符号器と、6ビットを受信して18個の符号シンボルを Thus, the ratio of the amount of information is 1: 9, and receives one bit and outputs three code symbols (3,1) output and the encoder, the 27 coded symbols by receiving 9 bits to (27,9) encoder is required, the ratio of the amount of information is 2: is 8, and receives a 2 bit outputs six code symbols (6,2) encoder, 8 bits receiving and a requires 24 outputs a code symbol (24,8) encoder, the ratio of the amount of information 3: If it is 7, and outputs the nine code symbols by receiving 3-bit (9,3) and the encoder receives 7 bits to output the 21 coded symbols (21,7) encoder is required, the ratio of the amount of information is 4: a 6, a 4-bit It receives and outputs the 12 coded symbols and (12,4) encoder, a 18 code symbols by receiving 6-bit 力する(18、6)符号器が必要である。 Forces (18,6) is required encoder. 従って、前記10種類の符号器が優秀な性能及び低いハードウェアの複雑度を有するために、前記10種類の符号器が同一の構造に動作することが要求される。 Therefore, in order to the 10 kinds of the encoder has the complexity of the superior performance and low hardware, the 10 kinds of the encoder is required to operate the same structure.
【0020】 [0020]
通常的に、線形誤り訂正符号(Linear Error Correcting Code)の性能を示す尺度(measure)には、誤り訂正符号の符号語(codeword)のハミング距離(Hamming distance)分布があるが、これはそれぞれの符号語で0ではないシンボルの数を意味する。 The usual manner, the measure of the performance of a linear error correcting code (Linear Error Correcting Code) (measure), there is a Hamming distance (Hamming distance) distribution of the codeword of an error correcting code (codeword), which respectively It refers to the number of symbols that are not 0 in the code word. 例えば、“0111”が所定符号語であれば、この符号語に含まれた1の数、即ち、ハミング距離は3である。 For example, if "0111" is a predetermined code word, the number of 1 included in this codeword, i.e., the Hamming distance is 3. この時、各種符号語のハミング距離値中の一番小さい値を最小距離(d min :minimum distance)とする。 In this case, the minimum distance the smallest value in the Hamming distance values of the various code words (d min: minimum distance) to. 前記最小距離が大きいほど、前記線形誤り訂正符号は優秀な誤り訂正性能を有する。 The higher the minimum distance is greater, the linear error correcting code has superior error correcting performance. これは参照文献“The Theory of Error-Correcting Codes”- F. This reference document "The Theory of Error-Correcting Codes" - F. J. J. Macwilliams, N. Macwilliams, N. J. J. A. A. Sloane, North-Hollandで詳細に開示されている。 Sloane, have been disclosed in detail in the North-Holland.
【0021】 [0021]
また、低いハードウェアの複雑度のため、前記相異なる長さの符号器を同一構造で動作させるためには、一番大きな長さの符号、即ち、(32、10)符号をショートニング(Shortening)するのが望ましい。 Moreover, low due to hardware complexity, in order to operate the encoder of the phase different length in the same structure, the sign of the largest length, i.e., (32, 10) code shortening (Shortening) to is desirable. 前記ショートニング方法を使用するためには符号シンボルの穿孔が必要であるが、前記(32、10)符号の穿孔において、前記符号の最小距離は前記穿孔位置によって変わる。 Wherein at To use shortening method is required perforation of code symbols, the (32, 10) in the perforations of the code, the minimum distance of the code varies by the puncturing positions. 従って、前記穿孔された符号が最適の最小距離を有するようにする穿孔位置を求めることが望ましい。 Therefore, it is desirable to determine the puncturing positions where the perforated code to have a minimum distance optimum.
【0022】 [0022]
例えば、前記複数個の符号中、(6、2)符号として、最適の符号は(3、2)シンプレックス符号を2回反復して使用するのが最小距離観点で一番望ましい。 For example, in the plurality of code, (6,2) as a code, the optimum code is likely to be used repeatedly twice (3,2) simplex code most desirable in a minimum distance aspect. この時、前記(3、2)シンプレックスの入力情報ビットと出力される(3、2)シンプレックス符号語間の関係は、下記表1のようである。 In this case, the (3,2) is output as the input information bits simplex (3,2) relationship between simplex codeword is as following Table 1.
【表1】 [Table 1]
【0023】 [0023]
もし、前記(3、2)シンプレックス符号語を2回反復すると、入力情報ビットと出力される(3、2)シンプレックス符号語間の関係は、下記表2のようである。 If the repeated twice said (3,2) simplex codewords, is outputted to the input information bits (3,2) relationship between simplex codeword is as following Table 2.
【表2】 [Table 2]
【0024】 [0024]
しかし、前記2回反復した(3、2)シンプレックス符号語は、既存の(16、4)リードミュラー符号をショートニングすることにより具現することができる。 However, said repeated twice (3,2) simplex codewords, the existing (16,4) Reed-Muller code can be embodied by shortening. ショートニング方法に対して例を挙げて説明すると、先ず、(16、4)リードミュラー符号は長さ16である4個の基底符号語の線形結合である(ここで、4は入力情報ビットの数である)。 By way of example with respect to shortening method, first, (16,4) Reed-Muller code is a linear combination of the four basis codeword is the length 16 (here, the number of input information bits 4 in is). 前記4個の入力情報ビット中、2ビットのみを受信するとは、長さ16である4個の基底符号語中、2個の基底符号語のみの線形結合を使用し、残りは使用しないということである。 The 4 pieces of input information bits, and receives only 2 bits, in 4 basis codewords of length 16, using the linear combination of only two basis codewords, that the rest is not used it is. また、前記のように基底符号語の使用を制限した後、前記16個のシンボル中、10個のシンボルを穿孔すると、前記(16、4)符号器を(6、2)符号器として動作させることができる。 Further, after limiting the use of the base codewords as described above, the in 16 symbols, the drilling 10 symbols, operating said (16,4) encoder as a (6,2) encoder be able to. 下記表3は前記ショートニング方法を説明する。 Table 3 illustrates the shortening method.
【0025】 [0025]
【表3】 [Table 3]
【0026】 [0026]
前記表3を参照すると、先ず、全ての(16、4)符号語は長さ16の4個の基底符号語(表3のA、B、C、D)の線形結合である。 Referring to Table 3, first, all the (16,4) codeword is a linear combination of the four basis codeword of length 16 (Table 3 A, B, C, D). この時、前記(6、2)符号を得るために、前記4個の基底符号語中、上位2個の符号語のみを使用する。 At this time, in order to obtain the (6,2) code, the 4 pieces of the basis codewords and uses only the upper 2 codewords. すると、前記上位4個の符号語のみ使用され、残り下位12個の符号語は自動的に使用されないようになる。 Then, only used the upper 4 codewords, 12 codewords remaining lower will not be used automatically. また前記上位4個の符号語を長さ6の符号語に形成するためには、16個のシンボル中、10個のシンボルを穿孔すべきである。 In order to form the code word of the upper 4 codewords of length 6, in 16 symbols, it should be drilled to 10 symbols. 前記表3で(*)に表示された部分を穿孔し、残り6個の符号シンボルを集めると、前記表2で示した2回反復された(3、2)シンプレックス符号語を得ることができる。 Puncturing the displayed portion with (*) Table 3 can be obtained by collecting the remaining 6 coded symbols were repeated twice as shown in Table 2 (3,2) simplex codeword . 従って、下記では(32、10)リードミュラー符号(Sub-code of the Second order Reed Muller code)をショートニングして、情報量の比が1:9である場合に使用される(3、1)最適符号と(27、9)最適符号を形成する符号器の構造と、情報量の比が2:8である場合に使用される(6、2)最適符号と(24、8)最適符号を形成する符号器の構造と、情報量の比が3:7である場合に使用される(9、3)最適符号と(21、7)最適符号を形成する符号器の構造と、情報量の比が4:6である場合に使用される(12、4)最適符号と(18、6)最適符号を形成する符号器の構造と、情報量の比が5:5である場合に使用される(15、5)最適符号と(15、5)最適符号を形成する符号器の構造に対して説明する。 Thus, in the following by shortening the (32,10) Reed-Muller code (Sub-code of the Second order Reed Muller code), the information bit ratio of 1: is used in the case of 9 (3,1) optimal formed is used when it is 8 (6,2) optimal code and a (24,8) optimal code: a structure of an encoder for forming a code and (27,9) optimal code, information amount ratio of 2 and structure of the encoder, the information bit ratio of 3 to be used if it is 7 (9,3) optimal code and (21,7) and the structure of an encoder for forming the optimum code, information amount ratio There 4: 6 and structure of the encoder for the (12,4) form an optimal code and (18,6) optimal code used in the case of the information bit ratio of 5: is used in the case of 5 (15,5) will be described with respect to the structure of the optimal code and (15,5) encoder for forming an optimal code.
【0027】 [0027]
下記の実施形態はハードスプリット方法で、それぞれ5ビットに構成される情報量を論理(Logical)スプリットモードのように、10ビットを1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1に分けて情報を示した後、それぞれに対して符号化を適用できるようにする装置及び方法を示す。 The following embodiments hard split method, the amount of information constituted by five bits, respectively, as the logical (Logical) split mode, 10 bit 1: 9,2: 8,3: 7,4: 6,5 : 5,6: 4,7: 3,8: 2 or 9: after showing the information is divided into 1 shows an apparatus and method to be applied to coding for each.
【0028】 [0028]
第1実施形態 First Embodiment
図4は本発明の実施形態による送信器の構造を示す。 Figure 4 shows the structure of a transmitter according to an exemplary embodiment of the present invention. 図4を参照すると、前記情報量の比に応じて分けられたDSCH用TFCIビットとDCH用TFCIビットが第1符号器400と第2符号器405にそれぞれ入力される。 Referring to FIG. 4, the amount of information of DSCH TFCI for bit and the TFCI bits for the DCH which is divided according to the ratio are input to the first encoder 400 to the second encoder 405. ここで、前記DSCH用TFCIビットはTFCIフィールド1、または第1TFCIとし、DCH用TFCIビットはTFCIフィールド2、または第2TFCIビットとする。 Here, the TFCI bits for the DSCH and TFCI field 1 or the TFCI,, TFCI bits for the DCH and TFCI field 2 or the 2TFCI bits. 前記DSCH用TFCIビットは第1TFCIビット発生器450で発生され、DCH用TFCIビットは第2TFCIビット発生器455で発生される。 The DSCH TFCI for bits are generated at the 1TFCI bit generator 450, the TFCI bits for the DCH are generated at the 2TFCI bit generator 455. 前記第1及び第2TFCIビットは情報量の比に応じて、上述したように相異なる比率を有する。 The first and 2TFCI bits according to the ratio of the amount of information, having different ratios as described above. また前記情報量の比に応じた符号語の長さ設定値である符号長さ情報を示す長さ制御信号が第1符号器400と第2符号器405に入力される。 The length control signal indicating code length information is the length set value of the code word corresponding to the ratio of the amount of information is input to the first encoder 400 to the second encoder 405. 前記符号長さ情報は符号長さ情報発生器460で発生され、この時、前記符号長さ情報は前記第1TFCIビット及び第2TFCIビットの長さによって可変される値を有する。 The code length information is generated by the code length information generator 460, this time, the code length information has a value that is variable by the length of the first 1TFCI bit and a 2TFCI bit.
【0029】 [0029]
前記情報量の比が6:4である場合、前記符号器400は前記6ビットのDSCH用TFCIビットを受信すると同時に、6ビットを受信して18シンボルの符号語を出力する(18、6)符号器として動作するようにする長さ制御信号に応答して、18シンボルの符号化シンボルを出力し、符号器405は前記4ビットのDCH用TFCIビットを受信すると同時に、4ビットを受信して12シンボルの符号語を出力する(12、4)符号器として動作するようにする長さ制御信号に応答して、12シンボルの符号化シンボルを出力するようになる。 The ratio of the amount of information 6: is 4, the encoder 400 simultaneously receives the DSCH TFCI for bits of the 6 bits, and outputs a codeword of 18 symbols by receiving 6-bit (18, 6) in response to a length control signal to operate as an encoder, 18 outputs coded symbols of the symbol, and at the same time encoder 405 receives the DCH for TFCI bits of the 4 bits receives the 4-bit 12 outputs the codeword symbols (12,4) in response to a length control signal to operate as an encoder, so outputs coded symbols of 12 symbols. また、情報量の比が7:3である場合、前記符号器400は前記7ビットのDSCH用TFCIビットを受信すると同時に、7ビットを受信して21シンボルの符号語を出力する(21、7)符号器として動作するようにする長さ制御信号に応答して、21シンボルの符号化シンボルを出力し、前記符号器405は前記3ビットのDCH用TFCIビットを受信すると同時に、3ビットを受信して9シンボルの符号語を出力する(9、3)符号器として動作するようにする長さ制御信号に応答して、9シンボルの符号化シンボルを出力するようになる。 When the information bit ratio is 7: is 3, the encoder 400 simultaneously receives the DSCH TFCI for bits of the 7 bit receives the 7-bit 21 outputs a codeword symbol (21,7 ) in response to a length control signal to operate as an encoder, and outputs coded symbols of 21 symbols, while at the same time the coder 405 receives the DCH for TFCI bits of said 3 bits, receives the 3-bit in response to to 9 outputs a codeword symbol (9,3) length control signal to operate as an encoder, so outputs coded symbols 9 symbol. また、情報量の比が8:2である場合、前記符号器400は前記8ビットのDSCH用TFCIビットを受信すると同時に、8ビットを受信して24シンボルの符号語を出力する(24、8)符号器として動作するようにする長さ制御信号に応答して、24シンボルの符号化シンボルを出力し、前記符号器405は前記2ビットのDCH用TFCIビットを受信すると同時に、2ビットを受信して6シンボルの符号語を出力する(6、2)符号器として動作するようにする長さ制御信号に応答して、6シンボルの符号化シンボルを出力するようになる。 When the information bit ratio is 8: If a 2, the encoder 400 simultaneously receives the DSCH TFCI for bits of the 8 bits, and outputs a codeword of 24 symbols by receiving 8 bits (24, 8 ) in response to a length control signal to operate as an encoder, at the same time outputs a 24-symbol coded symbols, the encoder 405 receives the DCH for TFCI bit of the 2 bits, receiving the 2-bit in response to a length control signal so as to operate as 6 outputs a codeword symbol (6,2) encoder and, so to output the six symbols coded symbols.
【0030】 [0030]
また、情報量の比が9:1である場合、前記符号器400は前記9ビットのDSCH用TFCIビットを受信すると同時に、9ビットを受信して27シンボルの符号語を出力する(27、9)符号器として動作するようにする長さ制御信号に応答して、27シンボルの符号化シンボルを出力し、前記符号器405は前記1ビットのDCH用TFCIビットを受信すると同時に、1ビットを受信して3シンボルの符号語を出力する(3、1)符号器として動作するようにする長さ制御信号に応答して、3シンボルの符号化シンボルを出力するようになる。 When the information bit ratio is 9: If it is 1, the encoder 400 simultaneously receives the DSCH TFCI for bits of the 9 bit, and outputs a codeword of 27 symbols by receiving 9 bits (27,9 ) in response to a length control signal to operate as an encoder, and outputs coded symbols of 27 symbols, while at the same time the coder 405 receives the DCH for TFCI bits of the 1-bit, receives the 1 bit 3 and outputs a codeword symbol (3,1) in response to a length control signal to operate as an encoder with, so outputs three symbols of the encoded symbols.
図5は前記符号器400及び符号器405の構造を示す。 Figure 5 shows the structure of the encoder 400 and the encoder 405. 前記符号器の動作をそれぞれの情報量の比に応じて説明する。 It will be described in accordance with operation of the encoder to the ratio of the respective information volume.
【0031】 [0031]
1 1. 情報量の比が1:9である場合 If a 9: the ratio of the amount of information 1
情報量の比が1:9である場合、符号器400は(3、1)符号器として動作し、符号器405は(27、9)符号器として動作する。 The ratio of the amount of information is 1: 9, the encoder 400 operates as a (3,1) encoder, while the encoder 405 operates as a (27,9) encoder. 従って、符号器400と符号器405の動作をそれぞれ説明すると、次のようである。 Therefore, when each illustrating an operation of the encoder 400 and the encoder 405, is as follows.
先ず、前記符号器400の動作を説明する。 First, the operation of the encoder 400.
【0032】 [0032]
1ビットの入力ビットが符号器400に入力されると、前記入力ビットはa0にし、残りa1、a2、a3、a4、a5、a6、a7、a8、a9はすべて0にする。 When the input bits one bit are input to the encoder 400, the input bit is the a0, the remaining a1, a2, a3, a4, a5, a6, a7, a8, a9 are all zero. すると、前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 Then, the input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力すると、前記乗算器510はシンボル単位に前記符号語W1と入力ビットa0を乗算して排他的加算器540に出力する。 At the same time, the Walsh code generator 500 outputs to the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, the multiplier 510 is exclusive OR operator multiplies the input bit a0 and the codeword W1 in a symbol unit and outputs it to the vessel 540. また、前記ウォルシュ符号生成器500はその以外の基底符号語W2、W4、W8、W16を生成してそれぞれ乗算器512、514、516、518に出力し、all 1符号生成器502は全部1である基底符号語を生成して乗算器520に出力し、マスク生成器504は基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 Further, in the Walsh code generator 500 outputs the multipliers 512,514,516,518 with the basis codeword W2, W4, W8, W16 other than the, all 1's code generator 502 total 1 and the multiplier 520 to generate a certain basis codewords, mask generator 504 outputs the multipliers 522, 524, 526, 528 with the basis codeword M1, M2, M4, M8. しかし、前記乗算器512、514、516、518、520、522、524、526、528それぞれに入力された前記入力ビットa1、a2、a3、a4、a5、a6、a7、a8、a9がすべて0であるので、前記乗算器512、514、516、518、520、522、524、526、528は0(信号なし)を出力して、排他的加算器540の出力に影響を与えない。 However, the multiplier 512,514,516,518,520,522,524,526,528 the input bit a1 input to each, a2, a3, a4, a5, a6, a7, a8, a9 are all 0 since it is, the multiplier 512,514,516,518,520,522,524,526,528 are outputs 0 (no signal), it does not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528の出力値を排他的加算した値が、前記乗算器510の出力値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adds the output value of the multiplier 510,512,514,516,518,520,522,524,526,528 is equal to the output value of the multiplier 510 it is. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力し、前記穿孔器560は前記制御器550で出力された長さ制御信号によって前記入力された0番目から31番目までの総32個の符号シンボル中、1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31番目符号シンボルを穿孔する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length provides the puncturer 560, the length the puncturer 560 is output by the controller 550 in a total of 32 coded symbols to 31-th 0-th, which is the input by the control signal is, 1,3,5,6,7,8,9,10,11,12,13,14,15,16 , drilling 17,18,19,20,21,22,23,24,25,26,27,28,29,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、29シンボルを穿孔した後、3個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 29 symbols, and outputs the three perforated non coded symbols.
【0033】 [0033]
次に、符号器405の動作を説明する。 Next, the operation of the encoder 405.
9ビットの入力ビットが符号器405に入力されると、前記入力ビットはそれぞれa0、a1、a2、a3、a4、a5、a6、a7、a8にし、残りa9は0にする。 When the input bits 9 bits are input to the encoder 405, the input bit each to a0, a1, a2, a3, a4, a5, a6, a7, a8, rest a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記基底符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記基底符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記基底符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記基底符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記基底符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 with the basis codeword W1 in a symbol unit, the multiplier 512 with the basis codeword W2 in a symbol unit input bit a1 multiplied by its output to the exclusive OR operator 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the basis codeword W4 in a symbol unit, the multiplier 516 in symbol units the outputs basis codeword W8 and the input bit a3 to the exclusive OR operator 540 multiplies, the multiplier 518 output to the exclusive OR operator 540 multiplies the basis codeword W16 and the input bit a4 in the symbol unit to. また、all 1符号生成器502は全部1である長さ32の基底符号語を生成して乗算器520に出力すると、前記乗算器520はシンボル単位に前記全部1である基底符号語と入力ビットa5を乗算して排他的加算器540に出力する。 Further, when the all 1's code generator 502 outputs to the multiplier 520 with the basis codeword of length 32 in whole 1, the multiplier 520 basis codeword to the input bits is the total 1 to symbol unit a5 multiplied by the output to the exclusive OR operator 540. また、マスク生成器504は基底符号語M1=0101 0000 1100 0111 1100 0001 1101 1101を生成して乗算器522に出力し、基底符号語M2=0000 0011 1001 1011 1011 0111 0001 1100を生成して乗算器524に出力し、基底符号語M4=0001 0101 1111 0010 0110 1100 1010 1100を生成して乗算器526に出力する。 The mask generator 504 outputs to the multiplier 522 with the basis codeword M1 = 0101 0000 1100 0111 1100 0001 1101 1101, basis codeword M2 = 0000 0011 1001 1011 1011 0111 0001 1100 generates and multiplier output to 524, and outputs to the multiplier 526 with the basis codeword M4 = 0001 0101 1111 0010 0110 1100 1010 1100. すると、前記乗算器522はシンボル単位に前記基底符号語M1と入力ビットa6を乗算して排他的加算器540に出力し、前記乗算器524はシンボル単位に前記基底符号語M2と入力ビットa7を乗算して排他的加算器540に出力し、前記乗算器526はシンボル単位に前記基底符号語M4と入力ビットa8を乗算して排他的加算器540に出力する。 Then, the multiplier 522 provides its output to the exclusive OR operator 540 multiplies the input bit a6 to the basis codeword M1 in a symbol unit, the multiplier 524 the basis codeword M2 and the input bit a7 in the symbol unit multiplied by its output to the exclusive OR operator 540, the multiplier 526 is output to the exclusive OR operator 540 multiplies the input bit a8 to the basis codeword M4 in the symbol unit. また、前記マスク生成器504は基底符号語M8を生成して乗算器528に出力する。 Further, the mask generator 504 outputs to the multiplier 528 with the basis codeword M8. しかし、前記乗算器528に入力された前記入力ビットa9が0であるので、前記乗算器528は0(信号なし)を出力して、排他的加算器540の出力に影響を与えない。 However, since the input bit a9 input to the multiplier 528 is 0, the multiplier 528 outputs 0 (no signal), does not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値は、前記乗算器510、512、514、516、518、520、522、524、526からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528, the multiplier 510 and 512, it is identical to the value obtained by exclusive OR operator output values ​​from 514,516,518,520,522,524,526. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力し、前記穿孔器560は前記制御器550で出力された制御信号によって前記入力された0番目から31番目までの総32個の符号シンボル中、0、2、8、19、20番目符号シンボルを穿孔する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560, the puncturer 560 controls output by the controller 550 in a total of 32 coded symbols of 0 th, which is the input by the signal to 31-th, drilling 0,2,8,19,20 th coded symbols. 言い換えれば、前記穿孔器560は32個の符号シンボル中、5シンボルを穿孔した後、27個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after puncturing the 5 symbols, and outputs the 27 puncturing non coded symbols.
【0034】 [0034]
2. 2. 情報量の比が2:8である場合 If it is 8: the ratio of the amount of information 2
情報量の比が2:8である場合、符号器400は(6、2)符号器として動作し、符号器405は(24、8)符号器として動作する。 The ratio of the amount of information is 2: is 8, the encoder 400 operates as a (6,2) encoder, while the encoder 405 operates as a (24,8) encoder. 従って、符号器400と符号器405の動作をそれぞれ説明すると、次のようである。 Therefore, when each illustrating an operation of the encoder 400 and the encoder 405, is as follows.
先ず、符号器400の動作を説明する。 First, the operation of the encoder 400.
【0035】 [0035]
2ビットの入力ビットが符号器400に入力されると、前記入力ビットはa0、a1にし、残りa2、a3、a4、a5、a6、a7、a8、a9は0にする。 When the input bits 2 bits are input to the encoder 400, the input bit is to a0, a1, rest a2, a3, a4, a5, a6, a7, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力すると、前記乗算器510はシンボル単位に前記符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力すると、前記乗算器512はシンボル単位に前記符号語W2と入力ビットa1を乗算して排他的加算器540に出力する。 At the same time, the Walsh code generator 500 outputs to the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, the multiplier 510 is exclusive OR operator multiplies the input bit a0 and the codeword W1 in a symbol unit output to vessel 540, and outputs to the multiplier 512 with the basis codeword W2 = 01100110011001101100110011001100, the multiplier 512 output to the exclusive OR operator 540 multiplies the input bit a1 to the codeword W2 in a symbol unit to. また、前記ウォルシュ符号生成器500は、その以外の基底符号語W4、W8、W16を生成してそれぞれ乗算器514、516、518に出力し、all 1符号生成器502は全部1である基底符号語を生成して乗算器520に出力し、マスク生成器504は前記基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 Further, the Walsh code generator 500, basis codewords W4 other than the, W8, W16 generated by the output to the multipliers 514, 516 and 518, the base code all 1's code generator 502 is all 1 and generates the word to the multiplier 520, the mask generator 504 outputs the multipliers 522, 524, 526, 528 generates a basis codeword M1, M2, M4, M8. しかし、前記乗算器514、516、518、520、522、524、526、528に入力された前記入力ビットa2、a3、a4、a5、a6、a7、a8、a9が0であるので、前記乗算器514、516、518、520、522、524、526、528は0を出力して、排他的加算器540の出力に影響を与えない。 However, since the multiplier 514,516,518,520,522,524,526,528 inputted to the input bit a2, a3, a4, a5, a6, a7, a8, a9 is 0, the multiplier vessel 514,516,518,520,522,524,526,528 the outputs 0, does not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528の出力値を排他的加算した値は、前記乗算器510と乗算器512の出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adds the output value of the multiplier 510,512,514,516,518,520,522,524,526,528 is of the multiplier 510 and the multiplier 512 it is identical to the exclusive OR operator values ​​the output values. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は前記制御器550で出力された制御信号によって前記入力された0番目から31番目までの総32個の符号シンボル中、3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31番目符号シンボルを穿孔する。 In a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input by a control signal outputted by the controller 550, 3,7,8,9,10,11,12,13 , drilling 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、26シンボルを穿孔した後、6個の穿孔しない符号化シンボル、0、1、2、4、5、6番目符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 26 symbols, six perforated non coded symbols, and outputs a 0,1,2,4,5,6-th coded symbols.
【0036】 [0036]
次に、符号器405の動作を説明する。 Next, the operation of the encoder 405.
8ビットの入力ビットが符号器405に入力されると、前記入力ビットはそれぞれa0、a1、a2、a3、a4、a5、a6、a7にし、残りa8、a9は0にする。 When the input bits of the 8 bits are input to the encoder 405, the input bit each to a0, a1, a2, a3, a4, a5, a6, a7, the remaining a8, a9 is zero. すると、前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 Then, the input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記基底符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記基底符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記基底符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記基底符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記基底符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 with the basis codeword W1 in a symbol unit, the multiplier 512 with the basis codeword W2 in a symbol unit input bit a1 multiplied by its output to the exclusive OR operator 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the basis codeword W4 in a symbol unit, the multiplier 516 in symbol units the outputs basis codeword W8 and the input bit a3 to the exclusive OR operator 540 multiplies, the multiplier 518 output to the exclusive OR operator 540 multiplies the basis codeword W16 and the input bit a4 in the symbol unit to. また、all 1符号生成器502は全部1である長さ32の基底符号語を生成して乗算器520に出力する。 Also, all 1's code generator 502 outputs to the multiplier 520 with the basis codeword of length 32 in whole 1. すると、前記乗算器520はシンボル単位に全部1である前記基底符号語と入力ビットa5を乗算して排他的加算器540に出力する。 Then, the multiplier 520 is output to the exclusive OR operator 540 multiplies the basis codeword to the input bit a5 in whole 1 in symbol units. また、マスク生成器504は基底符号語M1=0101 0000 1100 0111 1100 0001 1101 1101を生成して乗算器522に出力し、基底符号語M2=0000 0011 1001 1011 1011 0111 0001 1100を生成して乗算器524に出力する。 The mask generator 504 outputs to the multiplier 522 with the basis codeword M1 = 0101 0000 1100 0111 1100 0001 1101 1101, basis codeword M2 = 0000 0011 1001 1011 1011 0111 0001 1100 generates and multiplier output to 524. 前記乗算器522はシンボル単位に前記基底符号語M1と入力ビットa6を乗算して排他的加算器540に出力し、前記乗算器524はシンボル単位に前記基底符号語M2と入力ビットa7を乗算して排他的加算器540に出力する。 The multiplier 522 provides its output to the exclusive OR operator 540 multiplies the input bit a6 to the basis codeword M1 in a symbol unit, the multiplier 524 multiplies the basis codeword M2 and the input bit a7 in the symbol unit and outputs the exclusive OR operator 540 Te. また、前記マスク生成器504は前記基底符号語M4、M8を生成してそれぞれ乗算器526及び528に出力する。 Further, the mask generator 504 outputs the respective multipliers 526 and 528 to generate a basis codeword M4, M8. しかし、前記乗算器526、528にそれぞれ入力された前記入力ビットa8、a9が0であるので、前記乗算器526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, since the multiplier 526, 528 the input bits are input to a8, a9 is 0, the multiplier 526 and 528 outputs a 0 (no signal), the output of the exclusive OR operator 540 It does not affect the. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算して値と、前記乗算器510、512、514、516、518、520、522、524からの出力値を排他的加算した値が同一である。 That is, the value the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528, the multiplier 510 and 512 , a value obtained by exclusively adding the output value from 514,516,518,520,522,524 are identical. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は前記制御器550で出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、1、7、13、15、20、25、30、31番目符号シンボルを穿孔する。 In a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output by the controller 550, 1,7,13,15,20,25,30 , drilling 31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、8シンボルを穿孔した後、24個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after puncturing the 8 symbols, and outputs the 24 puncturing non coded symbols.
【0037】 [0037]
3. 3. 情報量の比が3:7である場合 If a 7: the ratio of the amount of information 3
情報量の比が3:7である場合、符号器400は(9、3)符号器として動作し、符号器405は(21、7)符号器として動作する。 The ratio of the amount of information 3: If a 7, the encoder 400 operates as a (9,3) encoder, while the encoder 405 operates as a (21,7) encoder. 従って、符号器400及び符号器405の動作をそれぞれ説明すると、次のようである。 Therefore, when each illustrating an operation of the encoder 400 and the encoder 405, is as follows.
先ず、符号器400の動作を説明する。 First, the operation of the encoder 400.
【0038】 [0038]
3ビットの入力ビットが符号器400に入力されると、前記入力ビットはa0、a1、a2にし、残りa3、a4、a5、a6、a7、a8、a9は0にする。 When the input bits 3 bits are input to the encoder 400, the input bit is to a0, a1, a2, remaining a3, a4, a5, a6, a7, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力すると、前記乗算器510はシンボル単位に前記符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記符号語W4と入力ビットa2を乗算して排他的加算器 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and outputs generated by the multiplier 514, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 and the codeword W1 in a symbol unit, the multiplier 512 is the code in a symbol unit by multiplying the input bit a1 and the word W2 is output to the exclusive OR operator 540, the multiplier 514 exclusive OR operator multiplies the input bit a2 to the codeword W4 in a symbol unit 40に出力する。 And outputs it to the 40. また、前記ウォルシュ符号生成器500はその以外の基底符号語W8、W16を生成してそれぞれ乗算器516、518に出力し、all 1符号生成器502は全部1である基底符号語を生成して乗算器520に出力し、マスク生成器504は前記基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 Further, the Walsh code generator 500 outputs the multipliers 516 and 518 with the basis codeword W8, W16 other than the, all 1's code generator 502 generates a basis codeword is all 1 and the multiplier 520, the mask generator 504 outputs the multipliers 522, 524, 526, 528 generates a basis codeword M1, M2, M4, M8. しかし、前記乗算器516、518、520、522、524、526、528に入力された前記入力ビットa3、a4、a5、a6、a7、a8、a9が0であるので、前記乗算器516、518、520、522、524、526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, the multiplier 516,518,520,522,524,526,528 inputted to the input bit a3, a4, a5, a6, a7, a8, since a9 is 0, the multiplier 516 and 518 , 520,522,524,526,528 are outputs 0 (no signal), it does not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値は、前記乗算器510、512、及び514からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528, the multiplier 510 and 512, and it is identical to the value obtained by exclusive oR operator output values ​​from 514. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. すると、前記穿孔器560は前記制御器550から出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31番目符号シンボルを穿孔する。 Then, in a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output from the controller 550, 7,8,11,12,13,14 , drilling 15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、23シンボルを穿孔した後、9個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 23 symbols, and outputs the 9 puncturing non coded symbols.
【0039】 [0039]
次に、符号器405の動作を説明する。 Next, the operation of the encoder 405.
7ビットの入力ビットが符号器405に入力されると、前記入力ビットはそれぞれa0、a1、a2、a3、a4、a5、a6にし、残りa7、a8、a9は0にする。 When the input bits 7 bits are input to the encoder 405, the input bit is respectively a0, a1, a2, a3, a4, a5, a6, remaining a7, a8, a9 is zero. すると、前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 Then, the input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記基底符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記基底符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記基底符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記基底符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記基底符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 with the basis codeword W1 in a symbol unit, the multiplier 512 with the basis codeword W2 in a symbol unit input bit a1 multiplied by its output to the exclusive OR operator 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the basis codeword W4 in a symbol unit, the multiplier 516 in symbol units the outputs basis codeword W8 and the input bit a3 to the exclusive OR operator 540 multiplies, the multiplier 518 output to the exclusive OR operator 540 multiplies the basis codeword W16 and the input bit a4 in the symbol unit to. また、all 1符号生成器502は全部1である長さ32の基底符号語を生成して乗算器520に出力する。 Also, all 1's code generator 502 outputs to the multiplier 520 with the basis codeword of length 32 in whole 1. すると、前記乗算器520はシンボル単位に全部1である前記基底符号語と入力ビットa5を乗算して排他的加算器540に出力する。 Then, the multiplier 520 is output to the exclusive OR operator 540 multiplies the basis codeword to the input bit a5 in whole 1 in symbol units. また、マスク生成器540は基底符号語M1=0101 0000 1100 0111 1100 0001 1101 1101を生成して乗算器522に出力する。 The mask generator 540 outputs to the multiplier 522 with the basis codeword M1 = 0101 0000 1100 0111 1100 0001 1101 1101. 前記乗算器522はシンボル単位に前記基底符号語M1と入力ビットa6を乗算して排他的加算器540に出力する。 The multiplier 522 is output to the exclusive OR operator 540 multiplies the input bit a6 to the basis codeword M1 in a symbol unit. さらに前記マスク生成器504は前記基底符号語M2、M4、M8を生成してそれぞれ乗算器524、526、528に出力する。 Further, the mask generator 504 outputs the respective multipliers 524, 526, 528 generates a basis codeword M2, M4, M8. しかし、前記乗算器524、526、528にそれぞれ入力された前記入力ビットa7、a8、a9が0であるので、前記乗算器524、526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, since the multiplier 524, 526, 528 the inputted respectively to the input bits a7, a8, a9 is 0, the multiplier 524, 526, 528 are outputs 0 (no signal), the exclusion It does not affect the output of the summing device 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値が、前記乗算器510、512、514、516、518、520、522からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528 is, the multiplier 510 and 512, it is identical to the value obtained by exclusive OR operator output values ​​from 514,516,518,520,522. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は前記制御器550で出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、0、1、2、3、4、5、7、12、18、21、24番目符号シンボルを穿孔する。 In a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output by the controller 550, 0,1,2,3,4,5,7 , drilling 12,18,21,24 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、11個のシンボルを穿孔した後、21個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after drilling the 11 symbols, and outputs the 21 puncturing non coded symbols.
【0040】 [0040]
4. 4. 情報量の比が4:6である場合 If it is 6: the ratio of the amount of information 4
情報量の比が4:6である場合、符号器400は(12、4)符号器として動作し、符号器405は(18、6)符号器として動作する。 The ratio of the amount of information is 4: is 6, the encoder 400 operates as a (12,4) encoder, while the encoder 405 operates as a (18,6) encoder. 従って、符号器400及び符号器405の動作をそれぞれ説明すると、次のようである。 Therefore, when each illustrating an operation of the encoder 400 and the encoder 405, is as follows.
先ず、符号器400の動作を説明する。 First, the operation of the encoder 400.
【0041】 [0041]
4ビットの入力ビットが符号器400に入力されると、前記入力ビットはa0、a1、a2、a3にし、残りa4、a5、a6、a7、a8、a9は0にする。 4 When the input bits bits are input to the encoder 400, the input bit is to a0, a1, a2, a3, remaining a4, a5, a6, a7, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500が基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力すると、前記乗算器510はシンボル単位に前記符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記符号語W2と入力ビットa1を乗算して At the same time, the Walsh code generator 500 outputs to the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate and output to the multiplier 516 with the basis codeword W8 = 00000001111111100000001111111100, the multiplier 510 exclusively by multiplying the input bit a0 and the codeword W1 in a symbol unit output to the adder 540, the multiplier 512 multiplies the input bit a1 to the codeword W2 in a symbol unit 他的加算器540に出力し、前記乗算器514はシンボル単位に前記符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記符号語W8と入力ビットa3を乗算して排他的加算器540に出力する。 Output to another manner adder 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the codeword W4 in a symbol unit, the multiplier 516 the codeword to the symbol unit W8 by multiplying the input bit a3 and outputs the exclusive OR operator 540 and. そして、前記ウォルシュ符号生成器500はその以外の基底符号語W16を生成して乗算器518に出力し、前記all 1符号生成器502は全部1である基底符号語を生成して乗算器520に出力し、マスク生成器504は前記基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 Then, the Walsh code generator 500 outputs to the multiplier 518 with the basis codeword W16 other than the, the all 1's code generator 502 multiplier 520 with the basis codeword is all 1 outputs, mask generator 504 outputs the basis codeword M1, M2, M4, M8 multipliers to generate 522, 524. しかし、前記乗算器518、520、522、524、526、528に入力された前記入力ビットa4、a5、a6、a7、a8、a9が0であるので、前記乗算器518、520、522、524、526、528が0を出力して、前記排他的加算器540の出力に影響を与えない。 However, the multiplier 518,520,522,524,526,528 inputted to the input bit a4, a5, a6, a7, a8, since a9 is 0, the multiplier 518,520,522,524 , 526, 528 are outputs 0, it does not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値が、前記乗算器510、512、514、516からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528 is, the multiplier 510 and 512, it is identical to the value obtained by exclusive OR operator output values ​​from 514 and 516. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. すると、前記穿孔器560は前記制御器550から出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31番目符号シンボルを穿孔する。 Then, in a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output from the controller 550, 0,1,2,15,16,17 , drilling 18,19,20,21,22,23,24,25,26,27,28,29,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、20個のシンボルを穿孔した後、12個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 20 symbols, and outputs the 12 puncturing non coded symbols.
【0042】 [0042]
次に、符号器405の動作を説明する。 Next, the operation of the encoder 405.
6ビットの入力ビットが符号器405に入力されると、前記入力ビットはそれぞれa0、a1、a2、a3、a4、a5にし、残りa6、a7、a8、a9は0にする。 When the input bits 6 bits are input to the encoder 405, the input bit each to a0, a1, a2, a3, a4, a5, remaining a6, a7, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記基底符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記基底符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記基底符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記基底符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記基底符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 with the basis codeword W1 in a symbol unit, the multiplier 512 with the basis codeword W2 in a symbol unit input bit a1 multiplied by its output to the exclusive OR operator 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the basis codeword W4 in a symbol unit, the multiplier 516 in symbol units the outputs basis codeword W8 and the input bit a3 to the exclusive OR operator 540 multiplies, the multiplier 518 output to the exclusive OR operator 540 multiplies the basis codeword W16 and the input bit a4 in the symbol unit to. また、前記all 1符号生成器502は全部1である長さ32の基底符号語を生成して乗算器520に出力する。 Further, to the multiplier 520 with the basis codeword of the all 1's code generator 502 length 32 is all 1. すると、前記乗算器520はシンボル単位に前記全部1である基底符号語と入力ビットa5を乗算して排他的加算器540に出力する。 Then, the multiplier 520 is output to the exclusive OR operator 540 multiplies the basis codeword to the input bit a5 is the total 1 to symbol unit. また、前記マスク生成器504は基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 Further, the mask generator 504 outputs the multipliers 522, 524, 526, 528 with the basis codeword M1, M2, M4, M8. しかし、前記乗算器522、524、526、528にそれぞれ入力された前記入力ビットa6、a7、a8、a9が0であるので、前記乗算器522、524、526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, since the multiplier 522, 524, 526, 528 the inputted respectively to the input bits a6, a7, a8, a9 is 0, the multiplier 522, 524, 526, 528 are 0 (no signal) output to not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値が、前記乗算器510、512、514、516、518、520からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528 is, the multiplier 510 and 512, it is identical to the value obtained by exclusive OR operator output values ​​from 514,516,518,520. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は前記制御器550から出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、0、7、9、11、16、19、24、25、26、27、28、29、30、31番目符号シンボルを穿孔する。 In a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output from the controller 550, 0,7,9,11,16,19,24 , drilling 25,26,27,28,29,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、14シンボルを穿孔した後、18個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 14 symbols, and outputs the 18 puncturing non coded symbols.
【0043】 [0043]
5. 5. 情報量の比が5:5である場合 If it is 5: the ratio of the amount of information 5
情報量の比が5:5である場合、符号器400と405はすべて(15、3)符号器として動作する。 The ratio of the amount of information 5: If it is 5, operates as all the encoder 400 and 405 (15,3) encoder. 従って、前記符号器400及び405の動作を説明すると、次のようである。 Therefore, when explaining the operation of the encoder 400 and 405, it is as follows.
5ビットの入力ビットが符号器400に入力されると、前記入力ビットはa0、a1、a2、a3、a4にし、残りa5、a6、a7、a8、a9は0にする。 When the input bits 5 bits are input to the encoder 400, the input bit is to a0, a1, a2, a3, a4, rest a5, a6, a7, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 to to the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500が基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 outputs to the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 and the codeword W1 in a symbol unit, the multiplier 512 multiplies the input bit a1 to the codeword W2 in a symbol unit its output to the exclusive OR operator 540 Te, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the codeword W4 in a symbol unit, the codeword to the multiplier 516 symbol unit W8 and multiplies the input bit a3 its output to the exclusive OR operator 540, the multiplier 518 is output to the exclusive OR operator 540 multiplies the input bit a4 to the codeword W16 in a symbol unit. そして前記all 1符号生成器502は全部1である基底符号語を生成して乗算器520に出力し、マスク生成器504は前記基底符号語M1、M2、M4、M8を生成してそれぞれ乗算器522、524、526、528に出力する。 And the all 1's code generator 502 generates a basis codeword is all 1 outputs to the multiplier 520, multipliers mask generator 504 generates the basis codewords M1, M2, M4, M8 to output to 522, 524, 526, 528. しかし、前記乗算器520、522、524、526、528に入力された前記入力ビットa5、a6、a7、a8、a9が0であるので、前記乗算器520、522、524、526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, since the said input to the multiplier 520,522,524,526,528 input bit a5, a6, a7, a8, a9 is 0, the multiplier 520,522,524,526,528 0 (no signal) and outputs the not affect the output of the exclusive OR operator 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値が、前記乗算器510、512、514、516、及び518からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528 is, the multiplier 510 and 512, 514, 516, and is identical to the value obtained by exclusive oR operator output values ​​from 518. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は前記制御器550から出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、30、31番目符号シンボルを穿孔する。 In a total of 32 coded symbols of the puncturer 560 to 31 th 0th which is the input in response to a control signal output from the controller 550, 0,1,2,3,4,5,6 , drilling 7,8,9,10,11,12,13,14,30,31 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、17個のシンボルを穿孔した後、15個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after drilling the 17 symbols, and outputs the 15 puncturing non coded symbols.
【0044】 [0044]
前記第1実施形態による(21、7)符号器は、7ビットの入力ビットa0、a1、a2、a3、a4、a5、a6を順次的に受信するのが自然であるが、前記方法によると、前記線形ブロック符号の最小距離が7になり、最適符号の最小距離である8にならない。 The (21,7) encoder according to the first embodiment, although 7 bits of input bits a0, a1, a2, a3, a4, a5, a6 is to sequentially receive a natural, according to the method , the minimum distance of the linear block code is 7, not to 8 the minimum distance optimum code. 従って、前記(21、7)符号器において、入力ビットに対して若干の調整をすると、最小距離が8である最適符号に形成することができる。 Thus, in the (21,7) encoder, when a slight adjustment to the input bits may be a minimum distance to form the optimum code is 8. 従って、下記では第2実施形態による最適の(21、7)符号を生成する方法を説明する。 Accordingly, the following describes a method for generating an optimal (21,7) code according to the second embodiment. 下記第2実施形態では(21、7)符号器と復号器の動作のみが変わるだけで、その以外のハードウェアの動作は前記第1実施形態と同一であるので、(21、7)符号器と復号器の動作のみを説明する。 Below in the second embodiment only changes only the operation of the decoder and (21,7) encoder, since the hardware operation other than the are the same as the first embodiment, (21,7) encoder and it will be described only the operation of the decoder.
【0045】 [0045]
第2実施形態 Second Embodiment
前記第2実施形態による図4の符号器405が(21、7)符号で動作する時の動作を、図5を参照して説明する。 The operation when the encoder 405 in FIG. 4 by the second embodiment operates in (21,7) code will be described with reference to FIG.
7ビットの入力ビットが符号器405に入力されると、前記入力ビットはそれぞれa0、a1、a2、a3、a4、a6、a7にし、残りa5、a8、a9は0にする。 When the input bits 7 bits are input to the encoder 405, the input bit each to a0, a1, a2, a3, a4, a6, a7, the remaining a5, a8, a9 is zero. 前記入力ビットa0は乗算器510に、入力ビットa1は乗算器512に、入力ビットa2は乗算器514に、前記入力ビットa3は乗算器516に、入力ビットa4は乗算器518に、入力ビットa5は乗算器520に、入力ビットa6は乗算器522に、入力ビットa7は乗算器524に、入力ビットa8は乗算器526に、入力ビットa9は乗算器528に入力される。 The input bit a0 is applied to the multiplier 510, the input bit a1 to the multiplier 512, the input bit a2 to the multiplier 514, the input bit a3 to the multiplier 516, the input bit a4 to the multiplier 518, the input bit a5 the multiplier 520, the input bit a6 to the multiplier 522, the input bit a7 to the multiplier 524, the input bit a8 to the multiplier 526, the input bit a9 to the multiplier 528. これと同時に、ウォルシュ符号生成器500は基底符号語W1=10101010101010110101010101010100を生成して乗算器510に出力し、基底符号語W2=01100110011001101100110011001100を生成して乗算器512に出力し、基底符号語W4=00011110000111100011110000111100を生成して乗算器514に出力し、基底符号語W8=00000001111111100000001111111100を生成して乗算器516に出力し、基底符号語W16=00000000000000011111111111111101を生成して乗算器518に出力する。 At the same time, the Walsh code generator 500 by the multiplier 510 with the basis codeword W1 = 10101010101010110101010101010100, with the basis codeword W2 = 01100110011001101100110011001100 output to the multiplier 512, the basis codeword W4 = 00011110000111100011110000111100 and the multiplier 514 to generate, with the basis codeword W8 = 00000001111111100000001111111100 to the multiplier 516, and outputs to the multiplier 518 with the basis codeword W16 = 00000000000000011111111111111101. すると、前記乗算器510はシンボル単位に前記基底符号語W1と入力ビットa0を乗算して排他的加算器540に出力し、前記乗算器512はシンボル単位に前記基底符号語W2と入力ビットa1を乗算して排他的加算器540に出力し、前記乗算器514はシンボル単位に前記基底符号語W4と入力ビットa2を乗算して排他的加算器540に出力し、前記乗算器516はシンボル単位に前記基底符号語W8と入力ビットa3を乗算して排他的加算器540に出力し、前記乗算器518はシンボル単位に前記基底符号語W16と入力ビットa4を乗算して排他的加算器540に出力する。 Then, the multiplier 510 provides its output to the exclusive OR operator 540 multiplies the input bit a0 with the basis codeword W1 in a symbol unit, the multiplier 512 with the basis codeword W2 in a symbol unit input bit a1 multiplied by its output to the exclusive OR operator 540, the multiplier 514 provides its output to the exclusive OR operator 540 multiplies the input bit a2 to the basis codeword W4 in a symbol unit, the multiplier 516 in symbol units the outputs basis codeword W8 and the input bit a3 to the exclusive OR operator 540 multiplies, the multiplier 518 output to the exclusive OR operator 540 multiplies the basis codeword W16 and the input bit a4 in the symbol unit to.
【0046】 [0046]
また、マスク生成器540が基底符号語M1=0101 0000 11000111 1100 0001 1101 1101を生成して乗算器522に出力し、基底符号語M2=0000 0011 1001 1011 1011 0111 0001 1100を生成して乗算器524に出力すると、前記乗算器522はシンボル単位に前記基底符号語M1と入力ビットa6を乗算して排他的加算器540に出力し、前記乗算器524はシンボル単位に前記基底符号語M2と入力ビットa7を乗算して排他的加算器540に出力する。 The mask generator 540 outputs to the multiplier 522 with the basis codeword M1 = 0101 0000 11000111 1100 0001 1101 1101, the multiplier with the basis codeword M2 = 0000 0011 1001 1011 1011 0111 0001 1100 524 and outputs to the multiplier 522 provides its output to the exclusive OR operator 540 multiplies the input bit a6 to the basis codeword M1 in a symbol unit, the multiplier 524 the basis codeword M2 and the input bits to the symbol unit a7 multiplied by the output to the exclusive OR operator 540. さらに、all 1符号生成器502は全部1である長さ32の基底符号語を生成して乗算器520に出力し、マスク生成器504は前記基底符号語M4、M8を生成してそれぞれ乗算器526、528に出力する。 Furthermore, all 1's code generator 502 generates a basis codeword of length 32 in whole 1 to the multiplier 520, multipliers mask generator 504 generates the basis codewords M4, M8 to output to 526, 528. しかし、前記乗算器520、526、528にそれぞれ入力された前記入力ビットa5、a8、a9が0であるので、前記乗算器520、526、528は0(信号なし)を出力して、前記排他的加算器540の出力に影響を与えない。 However, since the multiplier 520,526,528 said inputted respectively to the input bit a5, a8, a9 is 0, the multiplier 520,526,528 are outputs 0 (no signal), the exclusion It does not affect the output of the summing device 540. 即ち、前記排他的加算器540が乗算器510、512、514、516、518、520、522、524、526、528からの出力値をすべて排他的加算した値が、前記乗算器510、512、514、516、518、522、524からの出力値を排他的加算した値と同一である。 That is, the value of the exclusive OR operator 540 exclusively adding all the output values ​​from the multiplier 510,512,514,516,518,520,522,524,526,528 is, the multiplier 510 and 512, it is identical to the value obtained by exclusive OR operator output values ​​from 514,516,518,522,524. 前記排他的加算器540から出力された32個のシンボルは穿孔器560に入力される。 32 symbols output from the exclusive OR operator 540 are provided to the puncturer 560.. これと同時に、前記制御器550は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器560に出力する。 At the same time, the controller 550 receives code length information and outputs a control signal indicating puncturing positions based on the code length puncturer 560. 前記穿孔器560は、前記制御器550から出力された制御信号に応じて前記入力された0番目から31番目までの総32個の符号シンボル中、0、2、6、7、9、10、12、14、15、29、30番目符号シンボルを穿孔する。 The puncturer 560 in a total of 32 coded symbols of 0 th, which is the input in response to the control signal output from the controller 550 to 31 th, 0,2,6,7,9,10, drilling 12,14,15,29,30 th coded symbols. 言い換えれば、前記穿孔器560は32符号シンボル中、11シンボルを穿孔した後、21個の穿孔しない符号化シンボルを出力する。 In other words, the puncturer 560 in 32 code symbols, after perforating the 11 symbols, and outputs the 21 puncturing non coded symbols.
【0047】 [0047]
前記第2実施形態による前記図6の復号器605が(21、7)符号に動作される時の動作を、図7を参照して説明する。 The operation when the decoder 605 of FIG. 6 according to the second embodiment is operated (21,7) code will be described with reference to FIG.
図7を参照すると、受信シンボルr(t)は0挿入器700に入力され、これと同時に、符号長さ情報が制御器770に入力される。 Referring to FIG. 7, the received symbols r (t) is input to the zero inserter 700, and at the same time, code length information is input to the controller 770. 前記制御器770は前記受信シンボルの符号長さによる穿孔位置(0、2、6、7、9、10、12、14、15、29、30)を貯蔵し、前記貯蔵された穿孔位置情報を0挿入器700に出力する。 The controller 770 stores the punching position (0,2,6,7,9,10,12,14,15,29,30) by code length of the received symbols, the stored puncturing positions Information 0 and outputs it to the inserter 700. 例えば、符号率が(21、7)であると、前記制御器770は11個の穿孔位置に対する情報を前記0挿入器700に出力する。 For example, if the coding rate is (21,7), the controller 770 outputs information on 11 puncturing positions to the zero inserter 700. すると、前記0挿入器700は前記穿孔位置制御情報に従って穿孔位置に0を挿入して長さ32であるシンボル列を出力する。 Then, the zero inserter 700 outputs the symbol sequence is the length 32 by inserting 0 in the puncturing positions according to the puncturing positions control information. 前記シンボル列は逆アダマール変換器720と乗算器701乃至715にそれぞれ入力される。 The symbol sequence is input to multipliers 701 to 715 and IFHT 720. 前記乗算器701乃至715に入力された信号は、マスク生成器710で前記基底符号語M1、M2、M4、M8から生成されたマスク符号語M1乃至M15と乗算された後に出力される。 The signal inputted to the multipliers 701 through 715 are output after being multiplied by mask generator 710 with the basis codeword M1, M2, M4, M8 Mask codeword M1 to M15 generated from. 前記乗算器701乃至715から出力されたシンボルはスイッチ752乃至765にそれぞれ出力される。 Output symbols from the multipliers 701 to 715 are respectively output to the switch 752 to 765. (21、7)符号器の場合は、2個の基底符号語(M1、M2)のみを使用するので、3個のスイッチ752、753、754のみを連結する。 (21,7) in the case of the encoder, because it uses only two basis codewords (M1, M2), connecting only three switches 752,753,754. すると、前記4個の逆アダマール変換器720、721、722、723は入力された32個のシンボルを逆アダマール変換(Inverse Fast Hadamard Transform、以下“IFHT”)する。 Then, the four IFHT 720,721,722,723 is the inverse Hadamard transform 32 symbols inputted (Inverse Fast Hadamard Transform, hereinafter "IFHT") to. 前記IFHTは長さ32のウォルシュ符号と前記受信された32個のシンボル間の相関値を獲得する機能である。 The IFHT is a function to obtain a correlation value between 32 symbols the received Walsh codes of length 32. 各逆アダマール変換器720、721、722、723は前記一番大きな相関値に対応する前記ウォルシュインデックスと前記受信されたシンボルと共に前記一番大きな相関値を出力する。 Each IFHT 720,721,722,723 outputs the the largest correlation value with the Walsh index and the received symbols corresponding to a large correlation value the most. 前記相関度比較器740は前記逆アダマール変換器720、721、722、723から出力された相関値を比較し、前記一番大きな相関値に対応したウォルシュインデックスを出力する。 Wherein the correlation comparator 740 compares the correlation values ​​output from the IFHT 720,721,722,723, and outputs a Walsh index corresponding the to the largest correlation value. これは前記一番大きな相関値に対応した前記マスク符号語インデックス(2ビット)と前記ウォルシュインデックス(5ビット)から検出されたTFCIビットにより獲得される。 This is obtained by the detected TFCI bits from the mask code word index corresponding to a large correlation value the most (2 bits) and the Walsh index (5 bits). 前記実施形態において、前記符号器は、初めの5ビットは順次的に受信し、一つの0ビットを挿入した後、残り2ビットを受信するので、前記検出されたTFCIビットは前記マスク符号語インデックスと前記ウォルシュインデックスの結合である。 In the embodiment, the encoder receives the beginning of the 5-bit sequentially, after inserting one 0 bit, so to receive the remaining two bits, the detected TFCI bits the mask code word index wherein a is a bond Walsh index.
【0048】 [0048]
今まで、情報量の比がそれぞれ9:1、8:2、7:3、または6:4である場合の符号器400と405の動作を説明した。 Until now, the ratio of the amount of information each 9: 1, 8: 2, 7: 3, or 6: has been described the operation of the encoder 400 and 405 when it is 4.
上述した送信器で符号化動作後、符号器400と405から出力される符号化シンボルは、マルチプレクサ410により時間的にマルチプレクシングされ、30シンボルのマルチプレクシングされた信号が出力される。 After encoding operation at the transmitter as described above, coded symbols output from the encoder 400 and 405, temporally are multiplexed by the multiplexer 410, is output multiplexed signal of 30 symbols.
【0049】 [0049]
次に、マルチプレクサ410が符号化されたDSCHとDCHをマルチプレクシングする方法に対して説明する。 Will be described for how the multiplexer 410 multiplexes the encoded DSCH and DCH. 前記マルチプレクサ410は前記符号器400と405で出力される符号化シンボルを可能な限り均一に分布されるようにマルチプレクシングして30ビットを配列する。 The multiplexer 410 arranges 30 bits by multiplexing as uniformly distributed as possible encoding symbols output by the encoder 400 and 405.
下記の説明で、DCHのためのTFCIビットとDSCHのためのTFCIビットがそれぞれmビットとnビットに構成されると仮定する。 In the following description, it is assumed that the configured TFCI bits each m bits and n bits for the TFCI bits and DSCH for DCH. この時、mとnが有することができる値は(m、n)=1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1である。 In this case, the value that can be included in the m and n are (m, n) = 1: 9,2: 8,3: 7,4: 6,5: 5,6: 4,7: 3,8: 2 , or 9: 1.
【0050】 [0050]
先ず、m値がn値より大きな場合を説明する。 First, m value will be described a case where greater than n value. n値がm値より大きな場合にもn値とm値を置き換えて下記方法を利用すると、DCHとDSCHのためのTFCIビットを配列することができる。 When the n value is to use the following method to replace the n value and m value in each case greater than the value m, it is possible to arrange the TFCI bits for the DCH and DSCH.
上述した符号化方法によると、DCHとDSCHのためのTFCIビットがそれぞれmビットとnビットに構成された場合、符号化後に生成されたビット数は、それぞれm*3とn*3である。 According to the above-described coding method, if the TFCI bits for the DCH and DSCH is configured to the m-bit and n bits each, the number of bits generated after coding are each m * 3 and n * 3. 従って、生成された符号化シンボルを伝送するための位置を選定するために、先ずDPCCHを通じて伝送する30ビットを10ビットずつ分けた後、それぞれの10ビットにDCHのためのm*3ビットを3等分したmビットと、DSCHのためのn*3ビットを3等分したnビットを配列する。 Therefore, the generated encoded symbol to select a position for transmitting, after first divided by 10 bits to 30 bits to be transmitted through the DPCCH, each of 10 bits m * 3 bits for the DCH 3 and m bits equally divided, the n bits n * 3 bits 3 was aliquoted for DSCH sequence.
【0051】 [0051]
次に、与えられた10ビットを利用してDCHのためのmビットとDSCHのためのnビットを配列する方法を説明する。 Next, a method of using the 10 bits provided to arrange the n bits for m bits and DSCH for DCH will be described.
Lは10ビット中のL番目ビットを示す。 L represents a L-th bit in the 10 bits.
【数1】 [Number 1]
【数2】 [Number 2]
【0052】 [0052]
前記式1及び式2で、 In Formula 1 and Formula 2,
【数3】 [Number 3]
はxより小さいか、同じである整数中、一番大きな値を示し、 Whether x is less than an integer in the same, shows the largest value,
【数4】 [Number 4]
はxより大きいか、同じである整数の中、一番小さな値を示す。 It is greater than x, in integers of the same, showing the smallest value.
前記式2でF(−1)は0に定義する。 The F (-1) in equation 2 is defined as 0. 即ち、F(-1)=0である。 That is, F (-1) = 0. 前記数式を利用してDCHのためのmビットとDSCHのためのnビットを配列する方法を説明すると、次の式3のようである。 To explain how to arrange the n bits for m bits and DSCH for DCH by using the formula is as the following equation 3. 10個のL値中、n個のL値にはDSCHのためのビットが順に配列される。 During the 10 L values, the n-number of L-bits for the DSCH are sequentially arranged.
【0053】 [0053]
【数5】 [Number 5]
前記式3でl(1≦l≦n)はDSCHのためのn個のビット中、l番目ビットを示す。 l (1 ≦ l ≦ n) by the formula 3 in the n bits for the DSCH, shows the l-th bit. 従って前記式3は、DSCHのための10個のビット中、l番目位置に該当する値を求める式である。 Thus the formula 3, 10 bits for a DSCH, an equation for obtaining a value corresponding to the l th position.
10個のL値中、前記式3に与えられた値以外のL値には、DCHのためのm個のビットを配列する。 During the 10 L values, wherein the L values ​​other than the values ​​given in Equation 3, arranging the m bits for the DCH. 即ち、下記式4のように表示することができる。 That is, it is possible to display as shown in Equation 4.
【0054】 [0054]
【数6】 [6]
前記式4でl値は1≦l≦nの範囲を有する。 l value by the formula 4 has a range of 1 ≦ l ≦ n.
表4はm:nが9:1、8:2、7:3、6:4、5:5のそれぞれの場合に対するF(k)及びG(k)を示す。 Table 4 m: n is 9: 1, 8: 2, 7: 3, 6: 4, 5: shows the F (k) and G (k) for the case of each of the five.
【0055】 [0055]
【表4】 [Table 4]
【0056】 [0056]
図9はm:n=6:4である場合に、DCHのためのTFCIビットとDSCHのためのTFCIビットをDPCCH30ビットに対応させる関係を説明する図である。 Figure 9 is m: n = 6: in the case of 4, a diagram illustrating the relationship which correspond to TFCI bits in DPCCH30 bits for TFCI bits and DSCH for DCH. 前記表4のように、m:n=6:4である場合、DSCHの位置はL値が2、4、7、9である場合に対応する。 As in Table 4, m: n = 6: If a 4, the position of the DSCH corresponds to the case L value is 2, 4, 7, 9.
すると、前記マルチプレクシングされた信号は、さらにマルチプレクサ420に印加され、図8のように電力制御ビット(TPC)、パイロットビットのような信号と時間的にマルチプレクシングされ出力される。 Then, the multiplexed signal is further applied to a multiplexer 420, a power control bit (TPC) as shown in Figure 8, it is the output signal temporally multiplexing, such as pilot bits. 拡散器430は前記マルチプレクシングされたシンボルを拡散符号生成器435から入力された拡散符号とチャネル区分のためシンボル単位にチャネル拡散してチップ単位に出力する。 Spreader 430 outputs the channel spread into chips in a symbol unit for the input spread code and channel dividing the multiplexed symbols from the spread code generator 435. スクランブラー440は前記チャネル拡散された信号をスクランブリング符号発生器445から入力されたスクランブリング符号にスクランブリングして出力する。 Scrambler 440 outputs the scrambling scrambling code input a signal the channel diffusion from a scrambling code generator 445.
【0057】 [0057]
図6は本発明の実施形態による受信器の構造を示す。 Figure 6 shows the structure of a receiver according to an embodiment of the present invention. 図6を参照すると、先ず、受信信号がデスクランブラー640に入力される。 Referring to FIG 6, first, the received signal is input to the descrambler 640. これと同時にスクランブリング符号発生器645からスクランブリング符号が入力され、前記入力された受信信号を前記入力されたスクランブリング符号にデスクランブリングして出力する。 At the be simultaneously scrambled code is input from the scrambling code generator 645, and descrambling to output the received signal the input to the input scrambling codes. 前記デスクランブリングされたシンボルが逆拡散器630に入力されると、これと同時に、拡散符号生成器635から拡散符号が入力され、逆拡散されシンボル単位に出力される。 When the descrambled symbols are input to a despreader 630, and at the same time, the spread code from the spread code generator 635 are input and output to despread symbol unit. すると、前記逆拡散された受信信号はデマルチプレクサ620により電力制御ビット(TPC)、パイロットビット、フィードバック信号のようなその他の信号とTFCIビットにデマルチプレクシングされる。 Then, the despread received signal power control bits by the demultiplexer 620 (TPC), Pilot bits, are demultiplexing other signals and TFCI bits as the feedback signal. 前記デマルチプレクシングされたTFCIシンボルは、さらにデマルチプレクサ610に入力される。 The demultiplexing been TFCI symbols are further inputted to the demultiplexer 610. これと同時に、前記DSCH用TFCIビットとDCH用TFCIビットの情報量比率に応じた符号長さ制御情報にデマルチプレクサ610に入力され、前記比率によってDSCH用TFCI符号シンボルとDCH用TFCI符号シンボルに分離され、それぞれの復号器600と復号器605に入力される。 At the same time, it is inputted to the demultiplexer 610 to the code-length control information corresponding to the information amount ratio of the TFCI bits and DCH for TFCI bits for the DSCH, separating the DSCH TFCI for code symbols and the DCH for TFCI code symbols by the ratio are respectively inputted into the decoder 600 and the decoder 605. 前記復号器600と復号器605は、前記DSCH用TFCIビットとDCH用TFCIビットの情報量比率に応じた符号長さ制御情報に基づいて、それぞれに該当する符号による復号過程を遂行した後、それぞれDSCH用TFCIビットとDCH用TFCIビットを出力する。 The decoder 600 and the decoder 605, based on the code length control information corresponding to the information amount ratio of the TFCI bits and DCH for TFCI bits for the DSCH, after performing decoding process by the code corresponding to each of the respective and it outputs a TFCI bit and the TFCI bits for the DCH for DSCH.
【0058】 [0058]
図7は前記復号器600及び復号器605の構造を示す。 Figure 7 shows the structure of the decoder 600 and decoder 605. 図7を参照すると、前記受信シンボルr(t)は0挿入器700に入力され、これと同時に、符号長さ情報が制御器770に入力される。 Referring to FIG. 7, the received symbol r (t) is input to the zero inserter 700, and at the same time, code length information is input to the controller 770. 前記制御器770は前記受信シンボルの符号長さによる穿孔位置情報を貯蔵し、前記貯蔵された穿孔位置情報を0挿入器700に出力する。 The controller 770 stores the drilling location by code length of the received symbols, and outputs the stored puncturing positions information zero inserter 700. 例えば、前記制御器770は符号率が(3、1)であると、29個の穿孔位置に対する情報を、符号率が(6、2)であると、26個の穿孔位置に対する情報を、符号率が(9、3)であると、23個の穿孔位置に対する情報を、符号率が(12、4)であると、20個の穿孔位置に対する情報を、符号率が(18、6)であると、14個の穿孔位置に対する情報を、符号率が(21、7)であると、11個の穿孔位置に対する情報を、符号率が(24、8)であると、8個の穿孔位置に対する情報を、符号率が(27、9)であると、5個の穿孔位置に対する情報を前記0挿入器700に出力する。 For example, if the controller 770 is a coding rate (3,1), information on 29 puncturing positions for the coding rate is (6,2), information on 26 puncturing positions for code When the rate is at (9,3), information on 23 puncturing positions for the coding rate is (12,4), information on 20 puncturing positions, at a coding rate (18,6) When present, the information for the 14 puncturing positions for the coding rate is (21,7), information on 11 puncturing positions for the coding rate is (24,8), 8 puncturing positions information, the coding rate is (27,9), and outputs the information for 5 puncturing positions to the zero inserter 700 with respect. それぞれの場合に対して、前記穿孔位置は前記符号器の説明と同一である。 For the case of each said puncturing positions are the same as the description of the encoders. 前記0挿入器700は前記穿孔位置制御情報に従って穿孔位置に0を挿入して長さ32シンボル列を出力する。 The zero inserter 700 outputs a length 32 symbol sequence by inserting 0 in the puncturing positions according to the puncturing positions control information. 前記シンボル列は逆アダマール変換器720と乗算器701乃至715にそれぞれ入力される。 The symbol sequence is input to multipliers 701 to 715 and IFHT 720. 前記乗算器701乃至715に入力された信号はマスク生成器710で前記基底符号語M1、M2、M4、M8から生成されたマスク関数M1乃至M15と乗算された後、出力される。 The input signal to the multiplier 701 through 715 after being multiplied by the basis codeword M1, M2, M4, the mask function M1 to M15 generated from M8 by mask generator 710, is output. 前記乗算器701乃至715から出力されたシンボルはスイッチ751乃至765にそれぞれ出力される。 Output symbols from the multipliers 701 to 715 are respectively output to the switch 751 to 765. これと同時に、前記制御器770は前記受信された符号長さ情報に基づいたマスク関数の使用/不使用を示す制御情報をスイッチ751乃至765にそれぞれ出力する。 At the same time, the controller 770 outputs the control information indicating use / nonuse of the mask functions based on the received code length information to the switch 751 to 765. (3、1)、(6、2)、(9、3)、(12、4)、(18、6)符号器はマスク関数を使用しないので、前記スイッチ752、754、765は前記制御情報に応じて全部連結を切る。 (3,1), (6,2), (9,3), (12,4), (18,6), so the encoder does not use the mask functions, the switches 752,754,765 in the control information turn off the fully consolidated in accordance with the. (21、7)符号器の場合は、一つの基底符号語のみを使用するので、スイッチ752のみが連結され、前記符号率に基づいて使用されるマスク関数の数に応じて制御される。 For (21,7) encoder, because it uses one basis codeword only, only the switch 752 is connected, it is controlled according to the number of mask functions used based on the coding rate. すると、前記逆アダマール変換器720、724及び726のそれぞれは、受信された32個のシンボルを逆アダマール変換して、前記最高相関値を有するウォルシュ符号のインデックスと前記最高相関値それぞれを出力する。 Then, each of the IFHT 720, 724 and 726, and inverse Hadamard transform 32 symbols received, and outputs an index and the highest correlation value each Walsh code having the highest correlation value. 前記逆アダマール変換は長さ32のウォルシュ符号と前記受信された32シンボル間の相関値を獲得する機能である。 The inverse Hadamard transform is a function to obtain a correlation value between 32 symbols the received Walsh codes of length 32. すると、前記相関度比較器740は前記逆アダマール変換器から提供される相関値を比較する。 Then, said correlation comparator 740 compares the correlation values ​​provided from the inverse Hadamard transform device. これは前記一番大きな相関値に対応した前記符号語インデックス(2ビット)と前記ウォルシュインデックス(5ビット)から検出されたTFCIビットにより獲得される。 This is obtained by TFCI bits detected from the codeword indexes corresponding to a large correlation value the most (2 bits) and the Walsh index (5 bits). 前記復号されたTFCIビットは前記符号語インデックスと前記ウォルシュインデックスの結合である。 The decoded TFCI bits is a bond of the Walsh index and the codeword index.
【0059】 [0059]
今まで、前記ハードスプリット配列の構成及び動作を説明した。 Until now, it has been described the configuration and operation of the hard split sequence. 以下では本発明の目的を達成するための方法を図10、11、12、13を参照して説明する。 Hereinafter will be described a method for achieving the object of the present invention with reference to FIG. 10, 11, 12 and 13.
図10は前記論理スプリット方法のための基地局間(ノードBとRNC間)の信号メッセージ及びデータ伝送を示す図であり、図11は本発明の実施形態によるSRNCの動作を示す図であり、図12は本発明の実施形態によるDRNCの動作を示す図であり、図13は図8に示したDRNCからSRNCに伝送される情報を含む制御フレーム(Control Frame)の構造を示す図である。 Figure 10 is a diagram showing the signaling messages and data transmission between a base station (between Node B and RNC) for the logical split method, FIG. 11 is a diagram showing an SRNC operation according to an embodiment of the present invention, Figure 12 is a diagram showing the operation of the DRNC according to an embodiment of the present invention, FIG 13 is a diagram showing a structure of a control frame (control frame) containing the information to be transmitted to the SRNC from DRNC illustrated in FIG.
【0060】 [0060]
先ず、図10を参照すると、前記SRNC10のRLC11は伝送するDSCHデータがある場合、図3の401段階でSRNC10のMAC-D13に前記DSCHデータを伝送する。 First, referring to FIG. 10, RLC11 the SRNC10 If there is DSCH data to be transmitted, transmits the DSCH data to MAC-D13 of SRNC10 at step 401 of FIG. 前記DSCHデータを受信したSRNC10のMAC-D13は、402段階でDRNC20のMAC-C/SH21に前記受信されたDSCHデータを伝送する。 The MAC-D13 of SRNC10 that receives the DSCH data, transmits the received DSCH data to MAC-C / SH21 in DRNC20 at step 402. この時、前記DSCHデータはLur上のフレームプロトコル(Frame protocol)を利用して伝送される。 In this case, the DSCH data is transmitted using a frame protocol (Frame protocol) on Lur. 前記DSCHのデータを受信したDRNC20のMAC-C/SH21は、403段階で前記DSCHデータの伝送時間を決定し、前記決定された伝送時間情報とDSCHデータに対するTFCIをSRNC10のMAC-D13に伝送する。 MAC-C / SH21 of DRNC20 receiving data of the DSCH determines a transmission time of the DSCH data in step 403, and transmits the TFCI to the MAC-D13 of SRNC10 against transmission time information and the DSCH data the determined . 前記403段階でSRNC10のMAC-D13に伝送時間情報とDSCHデータに対するTFCIを伝送した後、前記DRNC20のMAC-C/SH21は、404段階でノードBのL1 30にDSCHデータを伝送する。 After transmitting the TFCI for the transmission time information and the DSCH data to MAC-D13 of SRNC10 at the step 403, MAC-C / SH21 said DRNC20 transmits DSCH data to L1 30 of the Node B in step 404. この時、前記DSCHデータは403段階で予め決定された(scheduled)伝送時間に伝送される。 In this case, the DSCH data is transmitted to a pre-determined (scheduled The) transmission time in step 403. DRNC20のMAC-C/SH21から前記伝送時間情報及びDSCHデータに対するTFCIを受信したSRNC10のMAC-D13は、405段階で前記伝送時間以前にノードBのL1 30に前記TFCIと伝送時間情報を共に伝送する。 MAC-D13 of SRNC10 received the TFCI from MAC-C / SH21 for the transmission time information and the DSCH data DRNC20 are both transmit the TFCI and transmission time information before the transmission time to L1 30 of the Node B in step 405 to. この時、前記データは制御フレーム(control frame)を利用して伝送される。 At this time, the data is transmitted using a control frame (control frame). さらに、前記SRNC10のMAC-D13は、406段階でDCHデータとDCHのためのTFCIを決定して前記ノードBのL1 30に伝送する。 Further, MAC-D13 of the SRNC10 determines a TFCI for the DCH data and DCH in step 406 transmits the L1 30 of the Node B. 前記404段階で伝送されるDSCHデータと405段階で伝送されるTFCIは、前記403段階で決定された伝送時間と関係を有する。 TFCI transmitted in DSCH data and step 405 which is transmitted in the step 404 has a transmission time relationship determined in the step 403. 即ち、405段階で伝送されるTFCIは、404段階で前記DSCHデータがPDSCHを通じて伝送される直前フレームにDPCCHを通じてUEに伝送される。 That, TFCI transmitted in step 405, the DSCH data in step 404 is transmitted to the UE through the DPCCH to the previous frame to be transmitted through the PDSCH. 前記404、405及び406段階で、前記データ及びTFCIはフレームプロトコル(Frame protocol)を利用して伝送される。 Wherein at 404, 405 and 406 steps, the data and TFCI are transmitted using a frame protocol (Frame protocol). 特に、406段階で、前記TFCIは制御フレーム(control frame)を通じて伝送される。 In particular, in step 406, the TFCI is transmitted through a control frame (control frame). 前記404、405及び406段階で伝送されたデータ及びTFCIを受信したノードBのL1 30は、407段階で前記DSCHデータをPDSCHを通じてUEのL1 41に伝送する。 The 404, 405 and node L1 30 of B which has received the transmitted data and TFCI in step 406 transmits the DSCH data to L1 41 of the UE through PDSCH in step 407. また、前記ノードBのL1 30は、UEのL1 40にDPCHを利用してTFCIを伝送する。 Also, L1 30 of the Node B transmits the TFCI using the DPCH to L1 40 of the UE. この時、前記ノードBのL1 30は、前記405段階及び406段階で受信したそれぞれのTFCI、またはTFIを利用して一つのTFCIを生成してDPCCHを利用して伝送する。 At this time, L1 30 of the Node B, each TFCI received by the 405 steps and 406 steps or generate one TFCI using the TFI, is transmitted using DPCCH.
【0061】 [0061]
図11は本発明の実施形態によるSRNCの動作を示す図である。 Figure 11 is a diagram showing an SRNC operation according to an embodiment of the present invention. 図11を参照すると、先ず、SRNCは411段階で伝送するDSCHデータを準備する。 Referring to FIG. 11, first, SRNC prepares the DSCH data to be transmitted in step 411. 前記伝送するDSCHデータが準備されると、SRNCは412段階に進行してRLCとMAC-Dを通じてDRNCにDSCHデータを伝送する。 When DSCH data to the transmission is prepared, SRNC transmits the DSCH data to the DRNC through RLC and MAC-D proceeds to step 412. 前記SRNCは前記412段階でDSCHデータをDRNCに伝送した後、前記DSCHデータに対するスケジューリング情報、即ち、伝送時間情報及びTFCIを413段階で受信する。 Wherein the SRNC after transmitting the DSCH data to the DRNC in the step 412, the scheduling information for the DSCH data, i.e., receives the transmission time information and the TFCI 413 stages. この時、前記スケジューリング情報は制御フレーム(Control Frame)を利用して受信されることができる。 In this case, the scheduling information may be received using a control frame (Control Frame).
前記図13でCFN(Connection Frame Number)は伝送されるフレームの番号を示し、これはDSCHデータが伝送される時間に対する情報である。 The CFN (Connection Frame Number) in Figure 13 indicates the number of frames transmitted, which is the information for time DSCH data is transmitted. また、前記図13のTFCIフィールド2は伝送されるDSCHデータに対するTFCI情報を示す。 Further, TFCI field 2 of FIG. 13 indicates TFCI information for the DSCH data to be transmitted.
【0062】 [0062]
さらに図11を参照すると、前記SRNCは414段階でノードBに該当DSCHに対する伝送時間情報とTFCI情報を入れた制御フレーム(Control Frame)を伝送する。 Still referring to FIG. 11, the SRNC transmits a control frame containing the transmission time information and the TFCI information for the corresponding DSCH Node B in step 414 (Control Frame). 前記制御フレームは該当伝送時間前にノードBに到着すべきである。 The control frame should arrive at the Node B before the corresponding transmission time. 415段階で前記SRNCはDCHデータをDCHに対するTFCIと共にノードに伝送する。 Wherein in step 415 the SRNC transmits to the Node with TFCI for DCH data for the DCH.
【0063】 [0063]
図12は本発明の実施形態によるDRNCの動作を示す図である。 Figure 12 is a diagram showing an operation of the DRNC according to an embodiment of the present invention. 図12を参照すると、DRNCは501段階で、前記図11の413段階で前記SRNCが伝送したDSCHデータを受信する。 Referring to FIG. 12, DRNC in step 501, receives the DSCH data to which the SRNC is transmitted in 413 stages of FIG. 11. 前記DSCHデータが受信されると、DRNCは502段階で複数のRNCから受信されたDSCHデータのスケジューリングを遂行する。 When the DSCH data is received, DRNC performs a scheduling of DSCH data received from a plurality of RNC at step 502. 即ち、DRNCは複数のRNCから受信したDSCHとDRNC自体で生成されたDSCHを伝送する時間を決定し、また伝送中に使用するチャネルを考慮して、TFI、またはTFCIを決定する。 That, DRNC determines the time to transmit the DSCH created by the DSCH and DRNC itself received from a plurality of RNC, also taking into account the channel to be used during transmission, determines the TFI or TFCI,. 前記502段階で伝送時間及びTFI、またはTFCIが決定されると、DRNCは503段階で前記決定された伝送時間情報とTFCI情報を制御フレームを利用してSRNCに伝送する。 When the transmission time and the TFI or TFCI, is determined in the step 502, DRNC transmits to the SRNC using the control frame transmission time information and TFCI information the determined at step 503. この時、伝送される制御フレームの構造は前記図8に示されている。 In this case, the structure of the control frame transmitted is shown in FIG. 8. 前記決定された時間情報とTFCI情報を伝送した後、DRNCは504段階に進行してDSCHデータに対して決定された時間にDSCHデータをノードBに伝送する。 After transmitting the determined time information and TFCI information, DRNC transmits the DSCH data to a time determined for DSCH data proceeds to step 504 to node B.
【0064】 [0064]
【発明の効果】 【Effect of the invention】
上述したように本発明の実施形態では、一つの符号器/復号器構造を利用して多様な種類のTFCIビットを符号化/復号化することができる。 In an embodiment of the present invention as described above, it is possible to encode / decode various types of the TFCI bits using a single encoder / decoder structure. また相異なる符号化方法を使用して符号化された複数のTFCIシンボルを伝送する時、前記TFCIシンボルが均一に分布され伝送されるように多重化することができる。 Also when transmitting a plurality of TFCI symbols encoded using different encoding methods, the TFCI symbols are uniformly distributed can be multiplexed to be transmitted. ここで、TFCI符号化は、10ビットである場合、DSCH及びDCHのデータ伝送量によって、1:9、2:8、3:7、4:6、5:5、6:4、7:3、8:2、または9:1中のいずれか一つを選択して遂行されることができる。 Here, TFCI encoding, if a 10-bit, the data transmission amount of DSCH and DCH, 1: 9,2: 8,3: 7,4: 6,5: 5,6: 4,7: 3 , 8: 2 or 9: any one of 1 can be performed by selecting. また本発明の実施形態によると、論理スプリット方法の場合、SRNCとDRNCが分離されていると、スケジューリング情報をDRNCのMAC-C/SHからSNRCのMAC-Dに伝送することができる。 Further, according to an embodiment of the present invention, if the logical split method, the SRNC and DRNC are separated, it is possible to transmit the scheduling information from the MAC-C / SH of the DRNC to the MAC-D of the SRNC. またDSCHに対するTFCIを送信する相異なる方法であるハードスプリット方法と論理スプリット方法を区別して使用できるように信号メッセージを伝送することもできる。 It is also possible to transmit a signaling message so that it can be used to distinguish the hard split method and a logical split method is a different method for transmitting TFCI for DSCH.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 一般的な非同期移動通信システムでハードスプリット方法による(15、5)符号器を備える送信器の構造を示す図である。 1 is a diagram showing a structure of a transmitter in a general asynchronous mobile communication system comprising by hard split method (15,5) encoder.
【図2】 一般的な非同期移動通信システムでハードスプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。 2 is a diagram showing a signal message and data transmission between a base station and a base station controller for a hard split method in a general asynchronous mobile communication system.
【図3】 一般的な非同期移動通信システムで論理スプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。 3 is a diagram showing a signal message and data transmission between a base station and a base station controller for the logical split method in a general asynchronous mobile communication system.
【図4】 本発明の一実施形態によるDSCH用TFCIビットとDCH用TFCIビットを相異なる符号化方法に符号化する送信器の構造を示す図である。 Is a diagram showing a structure of a transmitter for encoding the TFCI bits and DCH for TFCI bit different coding methods for DSCH according to an embodiment of the present invention; FIG.
【図5】 図4の符号器を示す図である。 5 is a diagram illustrating the encoder of FIG.
【図6】 本発明の一実施形態による符号化されたシンボルを復号化する受信器の構造を示す図である。 6 is a diagram showing a structure of a receiver for decoding coded symbols according to an embodiment of the present invention.
【図7】 図6の復号器を示す図である。 7 is a diagram showing a decoder of Figure 6.
【図8】 下向DCHの信号伝送フォマットを示す図である。 8 is a diagram showing a signal transmission Fomatto the downward DCH.
【図9】 相異なる符号化方法に符号化された符号化シンボルをマルチプレクシングする方法を示す図である。 [9] The different coding methods encoded encoding symbol is a diagram showing a method of multiplexing.
【図10】 SRNCとDRNCが同一ではない場合、前記論理スプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。 [10] When SRNC and DRNC are not identical, a diagram showing the signaling messages and data transmission between a base station and a base station controller for the logical split method.
【図11】 本発明の一実施形態によるSRNCの動作を示す図である。 11 is a diagram showing an SRNC operation according to an embodiment of the present invention.
【図12】 本発明の一実施形態によるDRNCの動作を示す図である。 12 is a diagram showing the operation of the DRNC according to an embodiment of the present invention.
【図13】 前記図8のDRNCからSRNCに伝送される情報を含めている制御フレームの構造を示す図である。 13 is a diagram showing a structure of a control frame which includes the information transmitted to the SRNC from DRNC of FIG 8.
【符号の説明】 DESCRIPTION OF SYMBOLS
405…第1符号器405…第2符号器430…拡散器435…拡散符号生成器440,640…スクランブラー445,645…スクランブリング符号発生器450…第1TFCIビット発生器455…第2TFCIビット発生器460…情報発生器500…ウォルシュ符号生成器510,512,514,516,518,520,522,524,526,528…乗算器540…排他的加算器550,770…制御器560…穿孔器600,605…復号器610,620…デマルチプレクサ630…逆拡散器635…拡散符号生成器700…0挿入器701〜715…乗算器720〜735…逆アダマール変換器740…相関度比較器751〜765…スイッチ 405 ... first encoder 405 ... second encoder 430 ... diffusers 435 ... spreading code generator 440,640 ... scrambler 445,645 ... scrambling code generator 450 ... first 1TFCI bit generator 455 ... first 2TFCI bit generator vessel 460 ... information generator 500 ... Walsh code generator 510,512,514,516,518,520,522,524,526,528 ... multipliers 540 ... exclusive OR operator 550,770 ... controller 560 ... puncturer 600, 605 ... decoder 610, 620 ... demultiplexer 630 ... despreader 635 ... spreading code generator 700 ... 0 inserter 701 to 715 ... multipliers 720-735 ... IFHT 740 ... correlation comparator 751~ 765 ... switch

Claims (37)

  1. 移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、前記第1チャネル及び第2チャネルのための制御データを伝送するために設定される第チャネルに前記第1チャネルと前記第2チャネルの情報ビットによってそれぞれ対応されるTFCIビットを符号化して伝送する基地局とを含む符号分割多重接続移動通信システム内のTFCIビット伝送装置において、 A mobile terminal, wherein via the first channel and a second channel to the mobile terminal transmits information bits, the first to third channel set for transmitting control data for the first channel and the second channel in TFCI bit transmission device of a code division multiple access mobile communication system comprising a base station for transmitting a TFCI bits corresponding channel and the information bits of the second channel is encoded,
    前記第1チャネルの情報量による第1TFCIビットを生成する第1TFCIビット発生器と、 A first 1TFCI bit generator for generating a first 1TFCI bit by the amount of information of the first channel,
    前記第2チャネルの情報量による第2TFCIビットを生成する第2TFCIビット発生器と、 A first 2TFCI bit generator for generating a first 2TFCI bit by the amount of information of the second channel,
    前記第1TFCIビットと第2TFCIビットをリードミュラー符号を用いて符号化し、前記符号化された第1TFCIビットの数と前記符号化された第2TFCIビットの数とが前記第1TFCIビットの数と前記第2TFCIビットの数との比率により変さる符号器と からなることを特徴とする装置。 Said first 1TFCI bit and the 2TFCI bit encoded using a Reed-Muller code, the a number of the 2TFCI bits number and the encoding of the 1TFCI bits the encoded with the number of the first 1TFCI bit first apparatus characterized by comprising a variable is Ru sign-device according to the ratio between the number of 2TFCI bits.
  2. 前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用物理データチャネルであり、前記第3チャネルは専用物理制御チャネルであることを特徴とする請求項1に記載の装置。 Wherein the first channel is a downstream shared channel, the second channel Ri dedicated physical data channel der Apparatus according the third channel to claim 1, wherein the dedicated physical control channel der Rukoto.
  3. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする請 The 1,3,5,6,7,8,9,10,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th wherein the entire 32 coded 0,2,8,19 and 20 th coded symbols during the second symbol, or a base sequence of the entire 32-bit in bit 0 through 31 th 項1に記載の装置。 Apparatus according to claim 1.
  4. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項1に記載の装置。 The apparatus of claim 1, wherein the.
  5. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項1に記載の装置。 Apparatus according to claim 1.
  6. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bits are 6, during the second symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th 0,7,9 , Dearuko base sequence of the entire 32-bit in bit 11,16,19,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th を特徴とする請求項1に記載の装置。 The apparatus of claim 1, wherein the.
  7. 移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、前記第1チャネル及び第2チャネルのための制御データを伝送するために設定される第チャネルに前記第1チャネルと前記第2チャネルの情報ビットによってそれぞれ対応されるTFCIビットを符号化して伝送する基地局とを含む符号分割多重接続移動通信システム内のTFCIビットを符号化する装置において、 A mobile terminal, wherein via the first channel and a second channel to the mobile terminal transmits information bits, the first to third channel set for transmitting control data for the first channel and the second channel an apparatus for encoding TFCI bits for a CDMA mobile communication system including a base station for transmitting a TFCI bits corresponding channel and the information bits of the second channel is encoded,
    前記情報量の比によって可変される前記TFCIビットを生成するTFCIビット発生器と、 A TFCI bit generator for generating the TFCI bits variable by the ratio of the amount of information,
    前記情報量の比によって符号語の長さを設定する符号長さ情報を発生する符号長さ情報発生器と、 A code length information generator for generating a code length information for setting the length of the code word by the ratio of the amount of information,
    第1乃至第5基底ウォルシュ符号語をそれぞれ発生するウォルシュ符号発生器と、 A Walsh code generator for generating first to fifth basis Walsh codewords, respectively,
    all 1シーケンスを発生するシーケンス発生器と、 A sequence generator for generating all 1 sequence,
    第1乃至第4基底マスクをそれぞれ発生するマスク発生器と、 A mask generator for generating first through fourth basis mask respectively,
    前記TFCIビットと前記第1乃至第5基底ウォルシュ符号語、all 1シーケンス及び第1乃至第4基底マスクをそれぞれ掛ける第1乃至第10乗算器と、 The TFCI bit and the first to fifth basis Walsh codewords, and the first to tenth multipliers multiplying all 1 sequence and the first through fourth basis mask respectively,
    前記第1乃至第10乗算器の出力を加算する加算器と、 An adder for adding outputs of the first to tenth multipliers,
    前記符号長さ情報によって前記加算器で出力される符号語を穿孔する穿孔器と からなることを特徴とする装置。 Apparatus characterized by comprising a perforator for perforating a codeword to be output by the adder by the code length information.
  8. 前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用物理データチャネルであり、前記第3チャネルは専用物理制御チャネルであることを特徴とする請求項7に記載の装置。 Wherein the first channel is a downstream shared channel, the second channel Ri dedicated physical data channel der Apparatus according to claim 7 wherein the third channel, wherein the dedicated physical control channel der Rukoto.
  9. 符号分割多重接続移動通信システムで第1チャネルと第2チャネルの情報量の比によって、それぞれ対応するTFCIビットを符号化して伝送する装置において、 The ratio of the CDMA mobile information amount of the first and second channels in a communication system, the apparatus for transmitting by encoding TFCI bits corresponding respectively,
    リードミュラー符号を用いて前記第1チャネルの伝送形式組合を示す第1TFCIビットを符号化する第1符号化器と、 A first encoder that turn into codes first 1TFCI bit indicating TFCI of the first channel using the Reed-Muller code,
    リードミュラー符号を用いて前記第2チャネルの伝送形式組合を示す第2TFCIビットを符号化する第2符号化器と、 A second encoder that turn into codes first 2TFCI bit indicating TFCI of the second channel using a Reed-Muller code,
    前記第1符号化器と前記第2符号化器の出力を多重化して前記符号化されたTFCIビット前記第1チャネル及び第2チャネルのための制御データを伝送するために設定されるチャネルを通じて伝送する多重化器と からなることを特徴とする装置。 The set of TFCI bits the encoded multiplexed output of the second encoder to the first encoder for transmitting control data for the first channel and the second channel apparatus characterized by comprising a multiplexer for transmitting through three channels.
  10. 前記第1TFCIビットはDSCHのためのTFCIビットであり、前記第2TFCIビットはD PD CHのためのTFCIビットであることを特徴とする請求項9に記載の前記装置。 Wherein the 1TFCI bit is TFCI bits for the DSCH, the apparatus of claim 9 wherein the 2TFCI bit which is a TFCI bits for D PD CH.
  11. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする The 1,3,5,6,7,8,9,10,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in bit 0,2,8,19 and 20 th coded symbols overall in 32 encoded second symbol, or 0, to 31 th make 求項9に記載の装置。 The apparatus according to Motomeko 9.
  12. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項9に記載の装置。 The apparatus of claim 9, wherein.
  13. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項9に記載の装置。 The apparatus of claim 9.
  14. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bits are 6, during the second symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th 0,7,9 , Dearuko base sequence of the entire 32-bit in bit 11,16,19,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th を特徴とする請求項9に記載の装置。 The apparatus of claim 9, wherein.
  15. 移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、第1チャネルのためのTFCIビットと第 2チャネルのためのTFCIビットをそれぞれ対応する第1及び第2TFCIシンボルに符号化し、前記第1及び前記第2TFCIシンボルを前記第1チャネル及び第2チャネルのための制御データを伝送するために設定されるチャネルを通じて伝送する基地局とを含む符号分割多重接続移動通信システム内のTFCI受信装置において、 A mobile terminal, the information bits through the first and second channels transmitted to the mobile terminal, the first and second 2TFCI symbols correspond to TFCI bits for the TFCI bits and the second channel for the first channel encoded, a CDMA mobile communication including a base station transmitting through a third channel set for transmitting control data for said first and 2TFCI the first channel and second channel symbols in TFCI receiving devices in the system,
    第1TFCIシンボルと第2TFCIシンボル内の受信されたTFCIシンボルを逆多重化する逆多重化器と、 A demultiplexer for demultiplexing the received TFCI symbol of the 1TFCI symbol and the second 2TFCI symbol,
    予め設定された第1及び第2 穿孔位置それぞれに該当する前記第1TFCIシンボルと前記第2TFCIシンボル内に0を挿入し、逆高速アダマール変換を利用して前記0が挿入された第1及び第2TFCIシンボルを復号化する復号器と からなり、第1TFCIビットの数および第2TFCIビットの数は、第1チャネルの第2チャネルに対する情報ビットの比率により可変されることを特徴とする装置。 Insert the 0 to the first 1TFCI symbol and the second 2TFCI the symbols corresponding to each of the first and second puncturing positions set in advance, the first and second 2TFCI said 0 is inserted by using an inverse fast Hadamard transform Ri Tona a decoder for decoding the symbols, the number and the number of the 2TFCI bit of the 1TFCI bits and wherein the Rukoto is varied by the ratio of information bits to the second channel of the first channel.
  16. 前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用物理データチャネルであり、前記第3チャネルは専用物理制御チャネルであることを特徴とする請求項15に記載の装置。 Wherein the first channel is a downstream shared channel, the second channel Ri dedicated physical data channel der apparatus of claim 15 wherein the third channel, wherein the dedicated physical control channel der Rukoto.
  17. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする請 The 1,3,5,6,7,8,9,10,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th wherein the entire 32 coded 0,2,8,19 and 20 th coded symbols during the second symbol, or a base sequence of the entire 32-bit in bit 0 through 31 th 項15に記載の装置。 Apparatus according to claim 15.
  18. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項15に記載の装置。 The apparatus of claim 15, wherein.
  19. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項15に記載の装置。 Apparatus according to claim 15.
  20. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bits are 6, during the second symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th 0,7,9 , Dearuko base sequence of the entire 32-bit in bit 11,16,19,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th を特徴とする請求項15に記載の装置。 The apparatus of claim 15, wherein.
  21. 移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、前記第1チャネル及び第2チャネルのための制御データを伝送するために設定される第チャネルを通じて符号化された第1及び第2TFCIビットを伝送する基地局と、を含む符号分割多重接続移動通信システム内のTFCI伝送方法において、 A mobile terminal, the information bits through the first and second channels transmitted to the mobile terminal, is encoded through a third channel set for transmitting control data for the first channel and the second channel and a base station for transmitting a first and a 2TFCI bits, the TFCI transmission method for a CDMA mobile communication system including,
    符号化された第1シンボルの生成のための前記第1チャネルの伝送形式組合を示す第1TFCIビットと、符号化された第2シンボルの生成のための前記第2チャネルの伝送形式組合を示す第2TFCIビットをリードミュラー符号を用いて符号化する過程と The shown and the 1TFCI bits indicating the TFCI of the first channel for generating the first encoded symbols, the TFCI of the second channel for the generation of the second symbols encoded a process of encoding using Reed-Muller codes 2TFCI bits,
    前記符号化された第1TFCIビットと前記符号化された第2TFCIビットを多重化する過程と、 A step of multiplexing the encoded first 2TFCI bit and the 1TFCI bits are the coded,
    前記第チャネルを通じて前記多重化された符号化TFCIビットを伝送する過程と からなり、第1TFCIビットの数および第2TFCIビットの数は、第1チャネルの第2チャネルに対する情報ビットの比率により可変されることを特徴とする方法。 The third Ri Tona and transmitting the multiplexed coded TFCI bits through the channel, the number and the number of the 2TFCI bit of the 1TFCI bit varied by the ratio of information bits to the second channel of the first channel It is wherein the Rukoto.
  22. 前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用物理データチャネルであり、前記第3チャネルは専用物理制御チャネルであることを特徴とする請求項21に記載の方法。 Wherein the first channel is a downstream shared channel, the second channel Ri dedicated physical data channel der, the third channel The method of claim 21, wherein the dedicated physical control channel der Rukoto.
  23. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、1、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする請 The 1,3,5,6,7,8,9,1,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in bit 0,2,8,19 and 20 th coded symbols overall in 32 encoded second symbol, or 0, to 31 th to 請 項21に記載の方法 The method according to claim 21.
  24. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項21に記載の方法 The method of claim 21, wherein the.
  25. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項21に記載の方法 The method of claim 21.
  26. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目符号化されたシンボルであることを特徴とする請求項21に記載の方法 The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bit is 6, the second in symbols across 32 encoding of the second punching position of the Reed-Muller code from 0 to 31 th 0,7,9,11 the method of claim 21, which is a 16,19,24,25,26,27,28,29,30 and 31 th coded symbols.
  27. 移動端末と、前記移動端末に第1チャネル及び第2チャネルを通じて情報ビットを伝送し、前記第1チャネル及び第2チャネルのための制御データを伝送するために設定される第チャネルを通じて符号化された第1及び第2TFCIビットを伝送する基地局と、を含む符号分割多重接続移動通信システム内のTFCI受信方法において、 A mobile terminal, the information bits through the first and second channels transmitted to the mobile terminal, is encoded through a third channel set for transmitting control data for the first channel and the second channel and a base station for transmitting a first and a 2TFCI bits, the TFCI reception method of a CDMA mobile communication system including,
    前記符号化された第1TFCIビットと前記符号化された第2TFCIビット内の符号化されたTFCIビットを受信して逆多重化する過程と、 A step of demultiplexing received encoded TFCI bits of the encoded first 2TFCI the bit and the 1TFCI bits are the coded,
    予め決定された第1及び第2 穿孔位置それぞれに前記符号化された第1TFCIビットと前記符号化された第2 TFCIビットに0を挿入する過程と、 A process of inserting a zero first and second TFCI bits and the 1TFCI bits are the encoded said encoded in the second puncturing positions respectively, which are predetermined,
    前記0が挿入された第1及び第2TFCIビットを復号する過程と、からなり、 A step of decoding the first and second 2TFCI bit the 0 is inserted, Ri Tona,
    第1TFCIビットの数および第2TFCIビットの数は、第1チャネルの第2チャネルに対する情報ビットの比率により可変されることを特徴とする方法。 The number and the number of the 2TFCI bit of the 1TFCI bits wherein the Rukoto is varied by the ratio of information bits to the second channel of the first channel.
  28. 前記第1チャネルは下向共有チャネルであり、前記第2チャネルは専用物理データチャネルであり、前記第3チャネルは専用物理制御チャネルであることを特徴とする請求項27に記載の方法。 Wherein the first channel is a downstream shared channel, the second channel Ri dedicated physical data channel der, the third channel The method of claim 27, wherein the dedicated physical control channel der Rukoto.
  29. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする The 1,3,5,6,7,8,9,10,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in bit 0,2,8,19 and 20 th coded symbols overall in 32 encoded second symbol, or 0, to 31 th make 求項27に記載の方法 The method according to Motomeko 27.
  30. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項27に記載の方法 The method of claim 27, wherein.
  31. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項27に記載の方法 The method of claim 27.
  32. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bits are 6, during the second symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th 0,7,9 , Dearuko base sequence of the entire 32-bit in bit 11,16,19,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th を特徴とする請求項27に記載の方法 The method of claim 27, wherein.
  33. 符号分割多重接続移動通信システムの第1チャネルの第2チャネルに対する情報ビットの比によってそれぞれ対応するTFCIビットを符号化して伝送する方法において、 A method of encoding and transmitting the TFCI bits corresponding respectively by the ratio of information bits to the second channel of the first channel of the CDMA mobile communication system,
    前記第1チャネルのデータ量によるmビットの第1TFCIビットと前記第2チャネルのデータ量によるnビットの第2TFCIビットを生成する過程と、 And generating a second 2TFCI bit of n bit by the data amount of the 1TFCI bit and the second channel of the m-bit by the data amount of the first channel,
    符号化された第1TFCIシンボルの生成のために第1チャネル及び第2チャンネルのための制御データを伝送するために設定される第3チャネルに前記第1TFCIビットを符号化する過程と、 A step of encoding the first 1TFCI bit to the third channel set for transmitting control data for the first channel and a second channel for generation of the 1TFCI symbols encoded,
    符号化された第2TFCIシンボルの生成のために第1チャネル及び第2チャンネルのための制御データを伝送するために設定される第3チャネルに前記第2TFCIビットを符号化する過程と、 A step of encoding the first 2TFCI bit to the third channel set for transmitting control data for the first channel and a second channel for generation of the 2TFCI symbols encoded,
    前記第1符号及び第2符号過程で生成されたTFCIシンボルが均一に分布されるように多重化する過程と からなることを特徴とする方法。 Method characterized by comprising a step of multiplexing such that the first code and TFCI symbols generated by the second code process is uniformly distributed.
  34. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 1、3、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が1であり、前記第2TFCIビットの数が9である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、2、8、19及び20番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とする The 1,3,5,6,7,8,9,10,11,12,13 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , 14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or bits 0 through 31 th, of a base sequence of the entire 32-bit in a number 1 of the first 1TFCI bit, when the number of the first 2TFCI bit is 9, second punching position of the Reed-Muller code from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in bit 0,2,8,19 and 20 th coded symbols overall in 32 encoded second symbol, or 0, to 31 th make 求項33に記載の方法 The method according to Motomeko 33.
  35. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 3、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が2であり、前記第2TFCIビットの数が8である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 1、7、13、15、20、25、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 3,7,8,9,10,11,12,13,14,15,16 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th , in total 32 bits of bit 17,18,19,20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th a base sequence, wherein the number of the 1TFCI bit is 2, when the number of the first 2TFCI bit is 8, the entire 32 coded second puncturing positions of the Reed-Muller code from 0 to 31 th Dearuko 1,7,13,15,20,25,30 and 31-th basis sequence of the entire 32-bit in bit coded symbols or the 0, to 31 th second of symbols を特徴とする請求項33に記載の方法 The method of claim 33, wherein.
  36. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 7、8、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が3であり、前記第2TFCIビットの数が7である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、1、2、3、4、5、7、12、18、21及び24番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであることを特徴とす The 7,8,11,12,13,14,15,16,17,18,19 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 20,21,22,23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the the 1TFCI number of bits is 3, the second 2TFCI if the number of bits is 7, the second in the symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th and characterized in that it is a base sequence of the entire 32-bit in 0,1,2,3,4,5,7,12,18,21 and 24 th coded symbols or the 0, up to 31-th bits of to 請求項33に記載の方法 The method of claim 33.
  37. 前記リードミュラー符号の第1穿孔位置は0から31番目までの全体32個の符号化された第1シンボル中 0、1、2、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30及び31番目の符号化シンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであり、前記第1TFCIビットの数が4であり、前記第2TFCIビットの数が6である場合、前記リードミュラー符号の第2穿孔位置は0から31番目までの全体32個の符号化された第2シンボル中 0、7、9、11、16、19、24、25、26、27、28、29、30及び31番目の符号化されたシンボル、または0から31番目までのビットの全体32ビット中の基底シーケンスであるこ The 0,1,2,15,16,17,18,19,20,21,22 first in symbol first puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th a base sequence of the entire 32-bit in bit 23,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th, the number of the first 1TFCI bit 4, and when the number of the first 2TFCI bits are 6, during the second symbol second puncturing positions of the Reed-Muller code, which is the entire 32 coded from 0 to 31 th 0,7,9 , Dearuko base sequence of the entire 32-bit in bit 11,16,19,24,25,26,27,28,29,30 and 31 th coded symbols or the 0, to 31 th を特徴とする請求項33に記載の方法 The method of claim 33, wherein.
JP2002535294A 2000-10-09 2001-10-09 Encoding apparatus and method for transmitting frame information bits by dividing mode Expired - Fee Related JP3683252B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20000059359 2000-10-09
KR20000059863 2000-10-11
PCT/KR2001/001693 WO2002032016A1 (en) 2000-10-09 2001-10-09 Apparatus and method for coding/decoding tfci bits in an asynchronous cdma communicaiton system

Publications (2)

Publication Number Publication Date
JP2004511952A JP2004511952A (en) 2004-04-15
JP3683252B2 true JP3683252B2 (en) 2005-08-17

Family

ID=26638454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002535294A Expired - Fee Related JP3683252B2 (en) 2000-10-09 2001-10-09 Encoding apparatus and method for transmitting frame information bits by dividing mode

Country Status (8)

Country Link
US (1) US7088700B2 (en)
EP (1) EP1195934A3 (en)
JP (1) JP3683252B2 (en)
KR (1) KR100434470B1 (en)
CN (1) CN100420167C (en)
AU (1) AU767790B2 (en)
CA (1) CA2393689C (en)
WO (1) WO2002032016A1 (en)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421164B1 (en) 2000-06-12 2004-03-04 삼성전자주식회사 Apparatus and method for encoding and decoding tfci in a mobile communication system
US6636167B1 (en) * 2000-10-31 2003-10-21 Intel Corporation Method of generating Huffman code length information
BR0204144A (en) * 2001-02-15 2003-02-11 Samsung Electronics Co Ltd Apparatus and method for encoding / decoding channels in a mobile communication system
GB2387751B (en) * 2001-02-27 2004-09-01 Samsung Electronics Co Ltd Apparatus and method for coding/decoding TFCI bits in an asynchronous CDMA communication system
CN1199365C (en) 2001-02-27 2005-04-27 三星电子株式会社 Apparatus and method for coding/decoding TFCI bits in asynchrronous CDM communication system
KR100724847B1 (en) 2001-05-09 2007-06-04 삼성전자주식회사 Apparatus and method for codding decodding in cdma wireless communication system
GB2379368B (en) * 2001-06-28 2004-06-02 Samsung Electronics Co Ltd Apparatus and method for transmitting tfci bits for hard split mode in a cdma mobile communication system
GB2386809B (en) * 2001-06-28 2004-06-02 Samsung Electronics Co Ltd Apparatus and method for decoding TFCI bits for a hard split mode in a CDMA mobile communication system
CA2391841C (en) 2001-06-28 2006-05-16 Samsung Electronics Co., Ltd. Apparatus and method for transmitting tfci bits for a hard split mode in a cdma mobile communication system
FI118944B (en) * 2001-07-09 2008-05-15 Samsung Electronics Co Ltd Device and method for symbol description of the TFCI bits of the hard-sharing mode, the CDMA mobile communication system
GB2379839B (en) * 2001-09-12 2004-07-21 Ubinetics Ltd Apparatus and methods for block encoding data
EP2066144A1 (en) * 2002-04-05 2009-06-03 Interdigital Technology Corporation Node B and RNC actions during a Serving HSDPA Cell Change
CN1494332A (en) * 2002-11-01 2004-05-05 北京三星通信技术研究有限公司 Channel compiling code method used for digital communication system and its device
CN100446450C (en) 2002-11-07 2008-12-24 诺基亚公司 Transport format data transmission
KR100605813B1 (en) * 2003-02-28 2006-08-01 삼성전자주식회사 Apparatus and method for transmitting header information in a ultra wide band communication system
KR100548346B1 (en) 2003-05-13 2006-02-02 엘지전자 주식회사 Tfci transmission method in mobile communication system
US7283492B2 (en) * 2003-10-02 2007-10-16 Qualcomm Incorporated Systems and methods for multiplexing control information onto a physical data channel
US7613144B2 (en) * 2003-10-02 2009-11-03 Qualcomm Incorporated Systems and methods for multiplexing control data for multiple data channels onto a single control channel
US7474643B2 (en) 2003-10-02 2009-01-06 Qualcomm Incorporated Systems and methods for communicating control data using multiple slot formats
AU2003268971A1 (en) 2003-10-06 2005-04-21 Nokia Corporation A method and a device for reconfiguration in a wireless system
CN100525160C (en) 2004-01-16 2009-08-05 华为技术有限公司 Down flexible position mode rate matching method for broadband CDMA
JP4339382B2 (en) * 2004-09-15 2009-10-07 サムスン エレクトロニクス カンパニー リミテッド Method and apparatus for encoding / decoding transmission information in a mobile communication system
US7957492B2 (en) 2004-11-25 2011-06-07 St-Ericsson Sa TFCI decoding apparatus and method
US8233452B2 (en) * 2007-09-18 2012-07-31 Qualcomm Incorporated Signaling transmission on shared and dedicated channels in a wireless communication system
KR100970645B1 (en) 2007-12-24 2010-07-15 엘지전자 주식회사 Channel Coding Method of Variable Length Information Using Block Code
WO2009082146A2 (en) * 2007-12-24 2009-07-02 Lg Electronics Inc. Channel coding method of variable length information using block code
KR100983282B1 (en) 2007-12-24 2010-09-24 엘지전자 주식회사 Channel Coding Method of Variable Length Information Using Block Code
US8375278B2 (en) 2009-07-21 2013-02-12 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US8516352B2 (en) 2009-07-21 2013-08-20 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US9397699B2 (en) 2009-07-21 2016-07-19 Ramot At Tel Aviv University Ltd. Compact decoding of punctured codes
US8516351B2 (en) 2009-07-21 2013-08-20 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US9749164B2 (en) * 2014-07-23 2017-08-29 Massachusetts Institute Of Technology Asynchronous digital communication
CN105376009A (en) * 2014-08-27 2016-03-02 华为技术有限公司 Uplink data transmission method and device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6370669B1 (en) * 1998-01-23 2002-04-09 Hughes Electronics Corporation Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes
JP2000004215A (en) * 1998-06-16 2000-01-07 Matsushita Electric Ind Co Ltd Transmission/reception system
US6247158B1 (en) * 1998-11-30 2001-06-12 Itt Manufacturing Enterprises, Inc. Digital broadcasting system and method
KR100595147B1 (en) 1998-12-09 2006-08-30 엘지전자 주식회사 Method and device for transmitting and frceiving transport channel multiplexing information
KR100678263B1 (en) * 1999-02-10 2007-02-01 삼성전자주식회사 Apparatus and method for controlling transmission diversity in mobile communication system
CA2268853C (en) * 1999-04-13 2011-08-02 Wen Tong Rate matching and channel interleaving for a communications system
PL352897A1 (en) * 1999-07-06 2003-09-22 Samsung Electronics Co, Ltd. Apparatus and method for encoding/decoding transport format combination indicator in cdma mobile communication system
DE19946721A1 (en) * 1999-09-29 2001-05-03 Siemens Ag Method and apparatus for channel coding in a message transmission system
KR100407942B1 (en) * 1999-11-19 2003-12-01 엘지전자 주식회사 method for improving transmission performance of Transport Format Combination Indicato in a mobile communication system

Also Published As

Publication number Publication date
EP1195934A3 (en) 2006-05-24
JP2004511952A (en) 2004-04-15
US7088700B2 (en) 2006-08-08
KR20020028860A (en) 2002-04-17
CA2393689C (en) 2006-03-21
KR100434470B1 (en) 2004-06-05
AU767790B2 (en) 2003-11-27
AU9604901A (en) 2002-04-22
WO2002032016A1 (en) 2002-04-18
US20020075811A1 (en) 2002-06-20
CN1393071A (en) 2003-01-22
CN100420167C (en) 2008-09-17
CA2393689A1 (en) 2002-04-18
EP1195934A2 (en) 2002-04-10

Similar Documents

Publication Publication Date Title
EP2293481B1 (en) Variable rate coding for forward link
KR100877447B1 (en) Shared channel structure, arq systems and methods
US6233231B1 (en) Data transmission within a spread-spectrum communication system
US5204876A (en) Method and apparatus for providing high data rate traffic channels in a spread spectrum communication system
KR100943665B1 (en) Method and apparatus for high rate data transmission in wireless communication
CA2294895C (en) A subscriber unit and method for use in a wireless communication system
CA2302391C (en) A method of and apparatus for transmitting data in a multiple carrier system
US6731618B1 (en) Coding for multi-user communication
US6172994B1 (en) Method and apparatus for creating a composite waveform
RU2201033C2 (en) Device and method for exchanging messages of different-length frames in code-division multiple access communication system
CA2257211C (en) Subscriber unit for a cdma wireless communication system
KR100624567B1 (en) Method and apparatus for controlling transmission of packets in a wireless communication system
EP0901722B1 (en) Subscriber unit for cdma wireless communication system
JP3091229B2 (en) Method and apparatus for providing a variable rate data in a communication system using a non-orthogonal overflow channel
KR100899961B1 (en) Method and apparatus for multiplexing high-speed packet data transmission with voice/data transmission
US6621875B2 (en) High data rate CDMA wireless communication system using variable sized channel codes
CN100399725C (en) Channel quality information cording method and user device of wireless communication system
EP1465363A2 (en) System and orthogonal coding in a telecommunications environment using orthogonal and near-orthogonal codes
DE60131911T2 (en) Apparatus and method for encoding TFCI in a mobile communication system
EP2947918A1 (en) Method and apparatus for compressed mode communications over a radio interface
EP2017971B1 (en) Method and apparatus for power control with variable data rate
EP1349292B1 (en) Apparatus and method for coding and decoding Channel Quality Indicator information in communication system using high speed downlink packet access
ES2275154T3 (en) Apparatus and method for encoding / decoding an indicator of transport format combination in a system CDMA mobile communication.
US6999439B2 (en) Information transmission method, mobile communications system, base station and mobile station in which data size of identification data is reduced
US20020141433A1 (en) Apparatus and method for efficiently distributing packet data channel in a mobile communication system for high rate packet transmission

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040825

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040901

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090603

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100603

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130603

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees