JP3681855B2

JP3681855B2 - IC package structure

Info

Publication number: JP3681855B2
Application number: JP8373897A
Authority: JP
Inventors: 芳弘石田; 也寸志塚本
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1997-04-02
Filing date: 1997-04-02
Publication date: 2005-08-10
Anticipated expiration: 2017-04-02
Also published as: JPH10284538A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣチップをインターポーザー基板に実装したＩＣパッケージの構造に関する。
【０００２】
【従来の技術】
以下図面にもとづいて従来技術を説明する。
図９（ａ）は従来のチップスケールパッケージにおけるインターポーザー基板の上面を示す図、図９（ｂ）は従来のチップスケールパッケージにおけるインターポーザー基板の下面を示す図である。図９（ａ）及び図９（ｂ）では説明を簡単にするため表面のレジストを省略している。また、図８は、図９（ａ）、図９（ｂ）に示したインターポーザー基板にＩＣチップを実装して従来のチップスケールパッケージを構成した状態のＡ−Ａ’部分の断面図である。
【０００３】
図８において８０１はＩＣチップであり、８０２はＩＣチップの上面に形成されたパッドである。以降、ＩＣチップについてはパッドが形成される面を上面として説明する。パッド８０２にはＩＣチップ８０１をインターポーザー基板に接続するための半田バンプ８０７が外周位置すなわちペリフェラル位置に形成されている。
【０００４】
８２１はインターポーザー基板であり、次のように構成されている。８２２は基材であり、その上面にはＩＣチップ８０１のパッド８０２に形成された半田バンプ８０７に対応してペリフェラル状に配置されたＩＣ接続パッド電極８２７が形成され、このＩＣ接続パッド電極８２７にはＩＣチップ８０１のパッド８０２に形成された半田バンプ８０７が実装される。さらに基材８２２の上面は、ＩＣ接続パッド電極８２７の半田バンプ８０７を実装する部分を除き、表面がレジスト８３２で覆われている。
【０００５】
基材８２２の下面には外部接続パッド電極８２８が形成されている。この外部接続パッド電極８２８は、チップスケールパッケージ８１を実装する基板に適する位置に１ｍｍ以下のピッチで且つグリッド状に配置されている。また、ＩＣ接続パッド電極８２７とそれに対応する外部接続パッド電極８２８とは、スルーホール８３０及び図９（ａ）に示したインターポーザー基板８２１の上面に形成された配線パターン８３７とインターポーザー基板８２１の下面に形成された配線パターン８３８により接続されている。さらに基材８２２の下面は、外部接続パッド電極８２８の外部接続端子８３４を形成する部分を除き、表面がレジスト８３３で覆われている。チップスケールパッケージ８１は、外部接続パッド電極８２８に半田バンプにより形成された外部接続端子８３４によって図示しない他の基板に実装される。
【０００６】
ＩＣチップ８０１とインターポーザー基板８２１の間は封止樹脂８５０により封止されている。
【０００７】
【発明が解決しようとする課題】
図９（ａ）、図９（ｂ）に示すように従来のチップスケールパッケージ８１に使用しているインターポーザー基板８２１では、上面のＩＣ接続パッド電極８２７とそれに対応する下面の外部接続パッド電極８３４は、上面の配線パターン８３７と下面の配線パターン８３８及びスルーホール８３０により接続されている。外部接続パッド電極８３４のグリッドピッチは１ｍｍ以下の小さなピッチであるが、例えば図９（ｂ）に示すように外部接続パッド電極８３４ａと８３４ｂ間に配線パターン８３８ａを配線しているため、下面の回路パターンが緻密になっている。図８、図９は外部接続パッド電極８３４が１ｍｍ以下のピッチで、且つ５行５列のグリッド状に配置された例であるが、さらに外部接続パッド電極数が増えると、それにともなって上面及び下面の配線数も増え、特に下面の配線数が増えると外部接続パッド電極間に複数の配線パターンを配線する必要が生じ、その結果、各グリッド間の間隔が広がってインターポーザー基板の面積が大きくなり、小型パッケージの効果がなくなる。
【０００８】
本発明の目的は上記課題を解決し、インターポーザー基板の回路パターンを簡素化して、より小型のＩＣパッケージを提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明の特徴は、請求項１に記載の発明では、ＩＣチップをインターポーザー基板に実装したＩＣパッケージにおいて、前記ＩＣチップはオリジナルパッドを再配置してグリッド状に形成した接続用パッドを有し、前記インターポーザー基板は該インターポーザー基板が実装される他の基板に対応して前記インターポーザー基板の下面にグリッド状に配置される複数の外部接続端子と該外部接続端子と前記ＩＣチップの接続用パッドとを接続する電極を有しており、前記ＩＣチップの再配置されたグリッド状接続用パッドのうち最外周にある接続用パッドの配列位置は、前記インターポーザー基板のグリッド状外部接続端子のうち最外周にある外部接続端子の配列位置よりも、中心部側の接続用パッド側にずれて構成されていて、前記ＩＣチップの接続用パッドと前記インターポーザー基板の電極とを半田バンプで接続したことを特徴とする。
また、請求項２に記載の発明では、請求項１に記載の発明において、前記インターポーザー基板は、片面にのみパッド電極を有する片面基板で構成されていることを特徴とする。
また、請求項３に記載の発明では、請求項２に記載の発明において、前記インターポーザー基板は、一方の面にＩＣチップ接続用のパッド電極が形成され、他方の面には前記パッド電極を露出するよう外部接続端子用の導電部材を埋設するためのデバイスホールが形成された片面基板であることを特徴とする。
また、請求項４に記載の発明では、請求項２に記載の発明において、前記インターポーザー基板は、一方の面に外部接続端子を形成するための外部接続用のパッド電極を有し、他方の面には前記パッド電極を露出するよう前記ＩＣチップを接続するためのデバイスホールが形成された片面基板であることを特徴とする。
また、請求項５に記載の発明では、請求項１に記載の発明において、前記インターポーザー基板は、一方の面にＩＣチップ接続用のパッド電極が形成され、他方の面には外部接続端子接続用のパッド電極を有し、前記ＩＣチップ接続用パッド電極と前記外部接続端子接続用パッド電極は穴埋めされたスルーホール上にあることを特徴とする。
また、請求項６に記載の発明では、請求項１乃至５のいずれか１に記載の発明において、前記インターポーザー基板はフレキシブル基板であることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳述する。
図１（ａ）は本発明の第１の実施の形態におけるＩＣパッケージの断面図、図１（ｂ）は本発明の第１の実施の形態におけるインターポーザー基板の要部断面図、図１（ｃ）は本発明の第１の実施の形態における外部接続端子の形成状態を示した断面図、図２は本発明の第１の実施の形態におけるＩＣチップの平面図である。
従来技術の図８、図９と同じ構成要素には同じ番号を付けてその説明を省略する。図１（ａ）において、１１は本発明のＩＣパッケージであるチップスケールパッケージを示している。１０１はＩＣチップであり、その上面にはパッド１０２が形成されている。また、パッド１０２には半田バンプ１０７が形成されている。図２に示すように、半田バンプ１０７は１ｍｍ以下のピッチで且つグリッド状に５行５列に配置されている。図１（ａ）において、１２２はインターポーザー基板１２１の基材であり、その上面にはＩＣチップ１０１のパッド１０２に形成された半田バンプ１０７とほぼ同じピッチで配置されたＩＣ接続パッド電極１２７が形成されている。このＩＣ接続パッド電極１２７にはＩＣチップ１０１のパッド１０２に形成された半田バンプ１０７が接続される。
【００１１】
図１（ｂ）において、基材１２２にはＩＣ接続パッド電極１２７にほぼ対応した位置にデバイスホール１２９が形成されている。デバイスホール１２９はレーザー加工またはプレス加工により穴開けされている。インターポーザー基板１２１の下面側のデバイスホール１２９の部分では、基材１２２の上面に形成されたＩＣ接続パッド電極１２７が露出している。
【００１２】
デバイスホール１２９には図１（ａ）に示すように、外部接続用の導電部材である外部接続端子１３４を形成し、ＩＣ接続パッド電極１２７とは電気的に接続されている。ここで、外部接続端子１３４の形成方法について説明する。図１（ｃ）に示すように、インターポーザー基板１２１のデバイスホールに半田ペーストを印刷・溶融することにより半田１３５を埋設した後、半田１３５に半田ボール１３６を溶融して接着することで外部接続端子１３４を形成する。このように半田１３５を埋設することで、デバイスホール内に不要な空間を作らずに外部接続端子１３４を形成することができる。
【００１３】
本発明によるＩＣパッケージは、インターポーザー基板１２１の外部接続端子１３４によって、図示しない他の接続基板に実装される。
【００１４】
図１に示したＩＣパッケージの構造では、インターポーザー基板１２１は片面基板で構成され、しかも基材１２２の上面にはＩＣ接続パッド電極１２７を形成しているだけであり、他の回路パターンは設けられていない。従って図８、図９に示す従来のチップスケールパッケージ８１のインターポーザー基板８２１のスルーホール８３０、及び上面の配線パターン８３７と下面の配線パターン８３８が不要となり、インターポーザー基板の回路パターンが簡素化され、より小型のＩＣパッケージを構成することができる効果がある。
【００１５】
また、チップスケールパッケージを定義する場合、その構成要素の一つである外部接続端子のピッチは、１ｍｍ以下に設定される場合がある。図１に示すようにＩＣパッケージを構成することにより、外部接続端子間に配線パターンを設ける必要がないため、外部接続端子の端子数が増えてもそのピッチ１ｍｍ以下とし、且つグリッド状に配置することができる。従って、外部接続端子の端子数にかかわらず外部接続端子のピッチが１ｍｍ以下で且つグリッド状に配置されたチップスケールパッケージを構成することができる。
【００１６】
図３は、本発明の第１の実施の形態において、インターポーザー基板を他の片面基板で構成したチップスケールパッケージの要部断面図である。
図３において、３２１はインターポーザー基板であり、下面には外部接続パッド電極３２８が形成されている。この外部接続パッド電極３２８には半田バンプにより外部接続端子３３４が形成されている。
【００１７】
基材３２２にはＩＣチップ１０１のパッド１０２に形成された半田バンプ１０７にほぼ対応した位置に、レーザー加工によりデバイスホールが形成され、このデバイスホール内には半田３３５が埋設されている。半田３３５が埋設されていない状態では、インターポーザー基板３２１のデバイスホールの上面では、基材３２２の下面に形成された外部接続パッド電極３２８が露出している。さらに半田３３５の上面には、半田バンプ１０７が接続される。このように、第１の実施の形態において、図３に示した片面基板のインターポーザー基板によりチップスケールパッケージを構成することができる。つまり、インターポーザー基板の電極を下面に形成した、図１と逆の電極の構成にしてもよい。この構成では、インターポーザー基板の上面には露出した回路パターンは存在せず、下面の電極は全て半田で覆われているのでインターポーザー基板にレジストを形成する必要がないという効果がある。ここで本願の言う片面基板とは、一方の面にはパッド電極等の回路パターンが形成されているが、他方の面には配線パターンはもちろんパッド電極等何ら回路パターンを有さない構成を言う。
【００１８】
図４は、本発明の第１の実施の形態において、インターポーザー基板を両面基板で構成したチップスケールパッケージの要部断面図である。
図４において、４２１はインターポーザー基板である。インターポーザー基板４２１の基材４２２の半田バンプ１０７にほぼ対応した位置にドリルなどにより穴を開けた後、基材４２２の穴の周辺部に銅箔４２３を形成し、その上から第１のメッキ層４２４を形成し、スルーホールを形成している。
【００１９】
また、スルーホール内は図に示すように穴埋め材４３１で穴埋めしている。穴埋め材４３１のスルーホールの上面に露出している部分および第１のメッキ層４２４の上面に、ＩＣ接続パッド電極となる第２のメッキ層４２５を形成している。また、穴埋め材４３１のスルーホールの下面に露出している部分および第１のメッキ層４２４の下面には、外部接続パッド電極となる第２のメッキ層４２６を形成している。第２のメッキ層４２５の半田バンプ１０７を実装する部分を除いて、表面はレジスト４３２で覆われている。同様に、第２のメッキ層４２６の外部接続端子４３４を形成する部分を除いて表面はレジスト４３３で覆われている。このように、第１の実施の形態において、図４に示した両面基板のインターポーザー基板によりチップスケールパッケージを構成することができる。
【００２０】
図３、図４に示したインターポーザー基板を本発明の第１の実施の形態に適用した場合も、図８、図９に示す従来のチップスケールパッケージ８１のインターポーザー基板８２１のスルーホール８３０、及び上面の配線パターン８３７と下面の配線パターン８３８が不要となり、インターポーザー基板の回路パターンが簡素化され、より小型のＩＣパッケージを構成することができる効果がある。
【００２１】
第１の実施の形態では、インターポーザー基板の基材は図１、図３、図４のいずれの例もリジッド基板で構成した例であるが、フレキシブル基板により構成することもできる。
【００２２】
また、本発明では図１から図４に示した第１の実施の形態に限らず、上記効果を逸脱しない範囲で、ＩＣチップのパッドに形成された半田バンプと外部接続パッド電極の全てがほぼ同じピッチでなくてもかまわない。同様に、上記効果を逸脱しない範囲で、インターポーザー基板の上面及び下面に電極や回路パターンを設けてもかまわない。
【００２３】
次に図５を用いて本発明の第２の実施の形態を説明する。
図５（ａ）は本発明の第２の実施の形態における、再配線構造を示す平面図であり、図５（ｂ）はその要部断面図である。
図５（ａ）において、５０１はＩＣチップであり、通常パッドの再配線を行っていない状態での既製のＩＣパッドであるオリジナルパッド８０２はペリフェラル位置に配置して形成されている。これをＩＣチップ５０１上で１ｍｍ以下のピッチで且つグリッド状にある新パッド５０３に再配線している。
【００２４】
図５（ｂ）においてＩＣチップ５０１の上面にはオリジナルパッド８０２の部分を除いて絶縁層５０５が形成されている。絶縁層５０５の上面にはオリジナルパッド８０２から新パッド５０３の位置に再配線している回路パターン５０４が形成されている。さらにその上から回路パターン５０４の新パッド５０３となる部分を除いて絶縁層５０６が形成されている。新パッド５０３には半田バンプ８０７が形成され、この半田バンプ８０７により図示していないインターポーザー基板に実装される。
【００２５】
通常、ＩＣチップ上で再配線せずに回路基板に実装する場合は、オリジナルパッドは、ワイヤーボンディングにより回路基板に接続している。このワイヤーボンディングによる実装では、オリジナルパッドに衝撃が加わるため、既製のパッドは外周位置に配置し、その下には半導体素子は配置しないようにしている。このように、既製の外周位置にパッドが配置されていたＩＣチップを、ＩＣチップ上でパッドを再配線してグリッド上に再配置することにより、第１の実施の形態に示すＩＣパッケージを構成することができる。
【００２６】
図７は本発明の第２の実施の形態において、ＩＣチップの半田バンプ用パッドの他の再配置を用いて構成したチップスケールパッケージの断面図である。図５に一般的な再配置の構成の説明をしているので、説明を簡単にするため、ＩＣチップの既製のパッドや再配線パターン、絶縁層は省略している。また、図６（ａ）は図７のチップスケールパッケージに用いられるＩＣチップの平面図、図６（ｂ）は図７のチップスケールパッケージに用いられるインターポーザー基板の上面を示す図である。
【００２７】
図７において、６０１はＩＣチップであり、ＩＣチップ６０１の上面にはパッド６０２ａ及び６０２ｂが形成されている。このパッド６０２ａ及び６０２ｂは、前述の図５において説明したように、第２の実施の形態によって既製の外周位置（ペリフェラル位置）にあるオリジナルパッドをＩＣチップ上で再配置されて、図６（ａ）に示すごとく、１ｍｍ以下のピッチで且つグリッド状に５行５列に再配置されている。ここで、図５と、図６又は図７との部番の対応を記載しておくと、図５のＩＣチップ５０１は図６・図７のＩＣチップ６０１に対応し、図５のパッド５０３は図６・図７のパッド６０２（ａ，ｂ）に対応し、また図５の半田バンプ８０７は図７の半田バンプ６０７（ａ、ｂ）に対応するものである。６０２ｂは５行５列のパッドのうち、中心部に３行３列に形成された９個のパッドであり、６０２ａは５行５列のパッドのうち、最外周に形成された１６個のパッドである。
【００２８】
図６（ａ）において、Ｘ１からＸ５は、中心部の３行３列のパッド６０２ｂの列側のグリッドピッチと同ピッチで５列分再配置した場合のピッチを示した線であり、Ｙ１からＹ５は、中心部の３行３列のパッドの行側のグリッドピッチと同ピッチで５行分再配置した場合のピッチを示した線である。５行５列のパッド６０２のうち、最外周に位置する１６個のパッド６０２ａは列側のピッチを示す線Ｘ１及びＸ５よりもＸ２及びＸ４側にずれて再配置され、行側のピッチを示す線Ｙ１及びＹ５よりもＹ２及びＹ４側にずれて再配置されている。すなわち、最外周のＩＣチップの半田バンプ用パッドは、その中心が所定のグリッド中心位置よりも内側の隣り合うグリッド側にずれて配置されている。
【００２９】
パッド６０２ａ、６０２ｂには、図７に示すごとく半田バンプ６０７ａ、６０７ｂが形成され、インターポーザー基板６２１のＩＣ接続パッド電極６２７Ａ及び６２７Ｂに電気的に接続される。図６（ｂ）において、６２１はインターポーザー基板であり、その上面には５行５列にＩＣ接続パッド電極６２７が形成されている。６２７Ｂは５行５列のＩＣ接続パッド電極のうち、中心部に３行３列に形成されたＩＣ接続パッド電極であり、６２７Ａは５行５列のＩＣ接続パッド電極のうち最外周に形成された１６個のＩＣ接続パッド電極である。実線で示した円内６２７ｂ及び６２７ａはＩＣ接続パッド電極６２７Ｂ及び６２７Ａの、半田バンプ６０７ｂ及び半田バンプ６０７ａを実装する部分であり、また、点線で示した円内で且つ実線で示した円外はレジスト８３２で覆われている部分である。
【００３０】
図６（ｂ）及び図７に示すように、ｘ１からｘ５は、５行５列のＩＣチップの半田バンプ６０７と接続するパッド電極６２７の列側のグリッドピッチを示した線であり、ｙ１からｙ５は、５行５列のＩＣチップの半田バンプ６０７と接続するパッド電極６２７の行側のグリッドピッチを示した線である。半田バンプ６０７ｂを実装する部分６２７ｂは、全て６２７と同一のグリッド状に配置されているが、半田バンプ６０７ａを実装する部分６２７ａは、列側のピッチを示す線ｘ１及びｘ５よりもｘ２及びｘ４側にずれて配置され、同様に行側のピッチを示す線ｙ１及びｙ５よりもｙ２及びｙ４側にずれて配置されている。また図７において、第１の実施の形態で説明したように、外部接続端子６３４ａ、６３４ｂが、インターポーザー基板のデバイスホール部に１ｍｍ以下のピッチで且つグリッド状に５行５列に形成されている。
【００３１】
このように、インターポーザー基板のＩＣ接続パッド電極は全て１ｍｍ以下の同ピッチで且つグリッド上に形成し、最外周のＩＣ接続パッド電極の半田バンプ実装部だけを、その中心が所定のグリッド中心位置よりも隣り合うグリッド側にずれて配置することで、外部接続端子を１ｍｍ以下の同ピッチで且つグリッド上に配置することができる。
【００３２】
図５に示すごとく、ＩＣチップ５０１の既製の外周位置、すなわちペリフェラル位置のオリジナルパッド８０２を、ＩＣチップ５０１上で再配線してグリッド上の新パッド５０３に再配置する場合、パッド数が増えると既製のオリジナルパッド８０２と再配置された新パッド５０３との間に回路パターン５０４ａや５０４ｂを形成する必要が生じる。また、さらにパッド数が増えると、オリジナルパッドと再配置されたグリッド上のパッドの間に配線する回路パターンも増える。一方、パッドの数が増えると、ＩＣチップの面積、再配線が可能な回路パターンの太さやピッチ、外部接続端子のピッチなどの条件から、ＩＣチップのパッドの再配置するグリッド位置が決定され、オリジナルパッドと再配置されたグリッド上のパッドとの距離が短いために、この間の再配線の回路パターンが緻密になったり、また、再配線の回路パターンを形成することが不可能な場合も生じる。
【００３３】
図６、図７に示したように、最外周のＩＣチップの半田バンプ用パッドをその中心が所定のグリッド中心位置よりも内側の隣り合うグリッド側にずれて配置することにより、図５（ａ）に示した既製のパッドと再配置された最外周のパッドとの距離ＬＸ及びＬＹが長くなり、その間に再配線の回路パターンを形成することが容易になったり、より多くの再配線のための回路パターンを形成することができるようになる。
【００３４】
【発明の効果】
以上説明したように、請求項１に記載した発明によれば、ＩＣチップはオリジナルパッドを再配置してグリッド状に接続用パッドを形成し、インターポーザー基板は他の基板に対応して前記インターポーザー基板の下面にグリッド状に配置される複数の外部接続端子と該外部接続端子と前記ＩＣチップの接続用パッドとを接続する電極を有していて、ＩＣチップの再配置されたグリッド状接続用パッドのうち最外周にある接続用パッドの配列位置をインターポーザー基板のグリッド状外部接続端子の最外周にある外部接続端子の配列位置よりも、中心部側の接続用パッド側にずれて構成することで、ＩＣチップのオリジナルパッドと再配置されたグリッド状接続パッドのうち再外周にある接続パッドとの距離を長くすることが出来るため、従来技術の距離では再配置用の回路パターンの線を非常に緻密にしなければならず、回路パターンの線の形成が不可能な場合の生じたが、本願では混み合う回路パターン線を形成する場所の面積を大きくすることができ、回路パターンの形成を容易に行うことができるようになると共に、インターポーザー基板を大きくすることなく且つより安価になるとともに、信頼性及び歩留まりが向上する効果がある。
【００３９】
また、請求項２に記載した発明によれば、インターポーザー基板が片面基板で構成されているため、構造が簡単で更に安価にできるという効果がある。
【００４０】
また、請求項３に記載した発明によれば、片面基板で構成されたインターポーザー基板のデバイスホールをレーザー加工ではなく、より安価なプレス加工で加工することができ、インターポーザー基板がより安価に製造できるという効果がある。
【００４１】
また、請求項４に記載した発明によれば、上面には露出したパターンは存在せず、下面は電極が全て半田で覆われているので、片面基板で構成されたインターポーザー基板にレジストを形成する必要がなく、インターポーザー基板がより安価に構成できるという効果がある。
【００４２】
また、請求項５に記載した発明によれば、片面基板で構成されたインターポーザー基板のデバイスホールを、レーザー加工やプレス加工ではなくドリルを使用した一般的な方法で加工することができ、インターポーザー基板がより安価に製造できるという効果がある。
【００４３】
また、請求項６に記載した発明によれば、フレキシブル基板でチップスケールパッケージを構成することで、リジッド基板で構成したＩＣパッケージに比較して薄くできるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＩＣパッケージの断面図及びインターポーザー基板の要部断面図と外部接続端子の形成状態を示した断面図である。
【図２】本発明の第１の実施の形態におけるＩＣチップの平面図である。
【図３】本発明の第１の実施の形態において、インターポーザー基板を他の片面基板で構成したチップスケールパッケージの要部断面図である。
【図４】本発明の第１の実施の形態において、インターポーザー基板を両面基板で構成したチップスケールパッケージの要部断面図である。
【図５】本発明の第２の実施の形態における、再配線構造を示す平面図とその断面図である。
【図６】図７のチップスケールパッケージに用いられるＩＣチップの平面図、及び図７のチップスケールパッケージに用いられるインターポーザー基板の上面を示す図である。
【図７】本発明の第２の実施の形態において、ＩＣチップの半田バンプ用パッドの他の再配置を用いて構成したチップスケールパッケージの断面図である。
【図８】従来のチップスケールパッケージの断面図である。
【図９】従来のチップスケールパッケージにおけるインターポーザー基板の上面を示す図と下面を示す図である。
【符号の説明】
１１、７１、８１チップスケールパッケージ
１０１、５０１、６０１、８０１ＩＣチップ
１０２、６０２ａ、６０２ｂパッド
８０２既製パッド
５０３新パッド
５０４配線パターン
５０５レジスト
５０６レジスト
１０７、６０７、６０７ａ、６０７ｂ、６０７ａ１、８０７半田バンプ
６０８Ｘ、６０８ＹＩＣチップの側面
１２１、３２１、４２１、６２１、８２１インターポーザー基板
１２２、３２２、４２２、６２２、８２２基材
４２３銅箔
４２４第１のメッキ層
４２５第２のメッキ層
４２６第２のメッキ層
１２７、４２７、６２７、６２７Ａ、６２７Ｂ、６２７ａ、６２７ｂ８２７ＩＣ接続パッド電極
３２８、４２８、８２８外部接続パッド電極
１２９デバイスホール
８３０スルーホール
４３１穴埋め材
８３２、８３３、４３２、４３３レジスト
１３４、３３４、４３４、６３４ａ、６３４ｂ、８３４、８３４ａ、８３４ｂ外部接続端子
１３５、３３５半田
１３６半田ボール
８３７上面配線パターン
８３８、８３８ａ下面配線パターン
８５０封止樹脂[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an IC package structure in which an IC chip is mounted on an interposer substrate.
[0002]
[Prior art]
The prior art will be described below with reference to the drawings.
FIG. 9A is a view showing the upper surface of the interposer substrate in the conventional chip scale package, and FIG. 9B is a view showing the lower surface of the interposer substrate in the conventional chip scale package. In FIG. 9A and FIG. 9B, the resist on the surface is omitted for simplicity of explanation. FIG. 8 is a cross-sectional view of the AA ′ portion in a state where an IC chip is mounted on the interposer substrate shown in FIGS. 9A and 9B to form a conventional chip scale package. .
[0003]
In FIG. 8, 801 is an IC chip, and 802 is a pad formed on the upper surface of the IC chip. Hereinafter, the IC chip will be described using the surface on which the pad is formed as the upper surface. Solder bumps 807 for connecting the IC chip 801 to the interposer substrate are formed on the pad 802 at the outer peripheral position, that is, the peripheral position.
[0004]
821 is an interposer substrate, which is configured as follows. Reference numeral 822 denotes a base material, and an IC connection pad electrode 827 arranged in a peripheral shape corresponding to the solder bump 807 formed on the pad 802 of the IC chip 801 is formed on the upper surface thereof. Solder bumps 807 formed on the pads 802 of the IC chip 801 are mounted. Further, the upper surface of the base material 822 is covered with a resist 832 except for a portion where the solder bump 807 of the IC connection pad electrode 827 is mounted.
[0005]
External connection pad electrodes 828 are formed on the lower surface of the substrate 822. The external connection pad electrodes 828 are arranged in a grid at a pitch of 1 mm or less at a position suitable for the substrate on which the chip scale package 81 is mounted. Further, the IC connection pad electrode 827 and the external connection pad electrode 828 corresponding to the IC connection pad electrode 827 correspond to the through hole 830 and the wiring pattern 837 formed on the upper surface of the interposer substrate 821 shown in FIG. 9A and the interposer substrate 821. They are connected by a wiring pattern 838 formed on the lower surface. Further, the lower surface of the base material 822 is covered with a resist 833 except for a portion where the external connection terminal 834 of the external connection pad electrode 828 is formed. The chip scale package 81 is mounted on another substrate (not shown) by external connection terminals 834 formed on the external connection pad electrodes 828 by solder bumps.
[0006]
A space between the IC chip 801 and the interposer substrate 821 is sealed with a sealing resin 850.
[0007]
[Problems to be solved by the invention]
As shown in FIGS. 9A and 9B, in the interposer substrate 821 used in the conventional chip scale package 81, the IC connection pad electrode 827 on the upper surface and the external connection pad electrode 834 on the lower surface corresponding thereto. Are connected by a wiring pattern 837 on the upper surface, a wiring pattern 838 on the lower surface, and a through hole 830. Although the grid pitch of the external connection pad electrodes 834 is a small pitch of 1 mm or less, for example, as shown in FIG. 9B, the wiring pattern 838a is wired between the external connection pad electrodes 834a and 834b. The pattern is fine. FIGS. 8 and 9 are examples in which the external connection pad electrodes 834 are arranged in a grid of 5 rows and 5 columns at a pitch of 1 mm or less. However, as the number of external connection pad electrodes further increases, The number of wiring on the lower surface also increases, especially when the number of wiring on the lower surface increases, it becomes necessary to wire multiple wiring patterns between the external connection pad electrodes. As a result, the space between the grids increases and the area of the interposer substrate increases. Thus, the effect of the small package is lost.
[0008]
An object of the present invention is to solve the above problems, simplify the circuit pattern of an interposer substrate, and provide a smaller IC package.
[0009]
[Means for Solving the Problems]
  The present invention for achieving the above object is characterized in that, in the invention according to claim 1, in the IC package in which the IC chip is mounted on the interposer substrate, the IC chip isRearrange the original padIn a gridFormingFor connectionpadAnd the interposer substrate isCorresponding to the other substrate on which the interposer substrate is mounted, on the lower surface of the interposer substrateMultiple external connection terminals arranged in a gridConnecting the external connection terminal and the connection pad of the IC chipHaveThe array position of the connection pads on the outermost periphery among the grid-shaped connection pads rearranged on the IC chip is based on the array position of the external connection terminals on the outermost periphery among the grid-shaped external connection terminals of the interposer substrate. Also, it is configured to be shifted to the connection pad side on the center side, and the connection pad of the IC chip and the electrode of the interposer substrate are connected by a solder bump.It is characterized by that.
  In the invention according to claim 2, in the invention according to claim 1,SaidInterposer boardConsists of a single-sided substrate with pad electrodes only on one sideIt is characterized by that.
  In the invention according to claim 3,2In the invention described inThe interposer substrate has a pad electrode for connecting an IC chip formed on one surface, and a device hole for embedding a conductive member for an external connection terminal so as to expose the pad electrode on the other surface. Single-sided boardIt is characterized by that.
  In the invention according to claim 4, the claim2In the invention described inThe interposer substrate has a pad electrode for external connection for forming an external connection terminal on one surface, and a device hole for connecting the IC chip so as to expose the pad electrode on the other surface. Is a single-sided substrate formedIt is characterized by that.
  Further, in the invention according to claim 5, the claim1In the invention described inSaidInterposer boardThe pad electrode for connecting the IC chip is formed on one surface, the pad electrode for connecting the external connection terminal is provided on the other surface, and the pad electrode for connecting the IC chip and the pad electrode for connecting the external connection terminal are It is on a hole that has been filledIt is characterized by that.
  In the invention according to claim 6,Any one of 1 to 5In the invention described inSaidInterposer boardflexibleIt is characterized by being a substrateTo do.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
1A is a cross-sectional view of an IC package according to the first embodiment of the present invention, FIG. 1B is a cross-sectional view of a main part of the interposer substrate according to the first embodiment of the present invention, and FIG. c) is a cross-sectional view showing the external connection terminals formed in the first embodiment of the present invention, and FIG. 2 is a plan view of the IC chip in the first embodiment of the present invention.
The same components as those in the prior art FIGS. In FIG. 1A, reference numeral 11 denotes a chip scale package which is an IC package of the present invention. Reference numeral 101 denotes an IC chip, on which a pad 102 is formed. Also, solder bumps 107 are formed on the pads 102. As shown in FIG. 2, the solder bumps 107 are arranged in 5 rows and 5 columns in a grid with a pitch of 1 mm or less. In FIG. 1A, reference numeral 122 denotes a base material of the interposer substrate 121, and IC connection pad electrodes 127 arranged at substantially the same pitch as the solder bumps 107 formed on the pads 102 of the IC chip 101 on the upper surface thereof. Is formed. Solder bumps 107 formed on the pads 102 of the IC chip 101 are connected to the IC connection pad electrodes 127.
[0011]
In FIG. 1B, a device hole 129 is formed in the base material 122 at a position substantially corresponding to the IC connection pad electrode 127. The device hole 129 is formed by laser processing or press processing. In the portion of the device hole 129 on the lower surface side of the interposer substrate 121, the IC connection pad electrode 127 formed on the upper surface of the base material 122 is exposed.
[0012]
As shown in FIG. 1A, the device hole 129 is formed with an external connection terminal 134 that is a conductive member for external connection, and is electrically connected to the IC connection pad electrode 127. Here, a method of forming the external connection terminal 134 will be described. As shown in FIG. 1 (c), solder paste is printed and melted in the device hole of the interposer substrate 121 to embed the solder 135, and then the solder ball 136 is melted and bonded to the solder 135 for external connection. A terminal 134 is formed. By embedding the solder 135 in this way, the external connection terminal 134 can be formed without creating an unnecessary space in the device hole.
[0013]
  The IC package according to the present invention is an interposer substrate.121The external connection terminal 134 is mounted on another connection board (not shown).
[0014]
  As shown in FIG.IC packageIn this structure, the interposer substrate 121 is constituted by a single-sided substrate, and the IC connection pad electrode 127 is only formed on the upper surface of the base material 122, and no other circuit pattern is provided. Accordingly, the through hole 830 of the interposer substrate 821 of the conventional chip scale package 81 shown in FIGS. 8 and 9 and the wiring pattern 837 on the upper surface and the wiring pattern 838 on the lower surface are not required, and the circuit pattern of the interposer substrate is simplified. There is an effect that a smaller IC package can be configured.
[0015]
  Moreover, when defining a chip scale package, the pitch of the external connection terminal which is one of the components may be set to 1 mm or less. As shown in FIG.IC packageSince it is not necessary to provide a wiring pattern between the external connection terminals, the pitch can be 1 mm or less and can be arranged in a grid even when the number of external connection terminals is increased. Accordingly, it is possible to configure a chip scale package in which the pitch of the external connection terminals is 1 mm or less and is arranged in a grid regardless of the number of external connection terminals.
[0016]
FIG. 3 is a cross-sectional view of a main part of a chip scale package in which the interposer substrate is constituted by another single-sided substrate in the first embodiment of the present invention.
In FIG. 3, reference numeral 321 denotes an interposer substrate, and an external connection pad electrode 328 is formed on the lower surface. External connection terminals 334 are formed on the external connection pad electrodes 328 by solder bumps.
[0017]
  In the base material 322, a device hole is formed by laser processing at a position substantially corresponding to the solder bump 107 formed on the pad 102 of the IC chip 101, and solder 335 is embedded in the device hole. In the state where the solder 335 is not embedded, the base material is formed on the upper surface of the device hole of the interposer substrate 321.322The external connection pad electrode 328 formed on the lower surface of the electrode is exposed. Further, solder bumps 107 are connected to the upper surface of the solder 335. Thus, in the first embodiment, the chip scale package can be configured by the single-sided interposer substrate shown in FIG. In other words, an electrode configuration opposite to that shown in FIG. 1 may be used in which the electrodes of the interposer substrate are formed on the lower surface. In this configuration, there is no exposed circuit pattern on the upper surface of the interposer substrate, and all the electrodes on the lower surface are covered with solder, so that it is not necessary to form a resist on the interposer substrate.Here, the single-sided substrate referred to in the present application refers to a configuration in which a circuit pattern such as a pad electrode is formed on one surface, but there is no circuit pattern such as a pad electrode on the other surface as well as a wiring pattern. .
[0018]
FIG. 4 is a cross-sectional view of a main part of a chip scale package in which the interposer substrate is constituted by a double-sided substrate in the first embodiment of the present invention.
In FIG. 4, reference numeral 421 denotes an interposer substrate. After making a hole with a drill or the like at a position substantially corresponding to the solder bump 107 of the base material 422 of the interposer substrate 421, a copper foil 423 is formed around the hole of the base material 422, and the first plating is performed thereon. A layer 424 is formed to form a through hole.
[0019]
Further, the through hole is filled with a hole filling material 431 as shown in the figure. A second plating layer 425 serving as an IC connection pad electrode is formed on the exposed portion of the hole filling material 431 on the upper surface of the through hole and on the upper surface of the first plating layer 424. In addition, a second plating layer 426 serving as an external connection pad electrode is formed on the exposed portion of the hole filling material 431 on the lower surface of the through hole and on the lower surface of the first plating layer 424. The surface of the second plating layer 425 is covered with a resist 432 except for a portion where the solder bump 107 is mounted. Similarly, the surface of the second plating layer 426 is covered with a resist 433 except for a portion where the external connection terminal 434 is formed. Thus, in the first embodiment, the chip scale package can be configured by the interposer substrate of the double-sided substrate shown in FIG.
[0020]
When the interposer substrate shown in FIGS. 3 and 4 is applied to the first embodiment of the present invention, the through hole 830 of the interposer substrate 821 of the conventional chip scale package 81 shown in FIGS. In addition, the wiring pattern 837 on the upper surface and the wiring pattern 838 on the lower surface are not required, the circuit pattern of the interposer substrate is simplified, and there is an effect that a smaller IC package can be configured.
[0021]
In the first embodiment, the base material of the interposer substrate is an example in which any of the examples in FIGS. 1, 3, and 4 is configured by a rigid substrate, but may be configured by a flexible substrate.
[0022]
In addition, the present invention is not limited to the first embodiment shown in FIGS. 1 to 4, and all of the solder bumps and the external connection pad electrodes formed on the pads of the IC chip are almost within the range not departing from the above effect. It does not have to be the same pitch. Similarly, electrodes and circuit patterns may be provided on the upper and lower surfaces of the interposer substrate without departing from the above effects.
[0023]
Next, a second embodiment of the present invention will be described with reference to FIG.
FIG. 5A is a plan view showing a rewiring structure in the second embodiment of the present invention, and FIG.
In FIG. 5A, reference numeral 501 denotes an IC chip, and an original pad 802 which is an off-the-shelf IC pad in a state where rewiring of a normal pad is not performed is arranged at a peripheral position. This is rewired to a new pad 503 in a grid shape with a pitch of 1 mm or less on the IC chip 501.
[0024]
In FIG. 5B, an insulating layer 505 is formed on the upper surface of the IC chip 501 except for the original pad 802. On the upper surface of the insulating layer 505, a circuit pattern 504 is formed that is re-wired from the original pad 802 to the position of the new pad 503. Further, an insulating layer 506 is formed on the circuit pattern 504 except for a portion that becomes the new pad 503. Solder bumps 807 are formed on the new pad 503 and are mounted on an interposer substrate (not shown) by the solder bumps 807.
[0025]
Usually, when mounting on a circuit board without rewiring on an IC chip, the original pad is connected to the circuit board by wire bonding. In mounting by this wire bonding, since an impact is applied to the original pad, the ready-made pad is disposed at the outer peripheral position, and the semiconductor element is not disposed below it. In this way, the IC package shown in the first embodiment is configured by rearranging the IC chip in which the pads are arranged at the ready-made outer peripheral position on the grid by rewiring the pads on the IC chip. can do.
[0026]
  FIG. 7 is a cross-sectional view of a chip scale package configured by using another rearrangement of solder bump pads of an IC chip in the second embodiment of the present invention.Since a general rearrangement configuration is described in FIG.For the sake of simplicity, off-the-shelf pads, rewiring patterns, and insulating layers of the IC chip are omitted. 6A is a plan view of an IC chip used in the chip scale package of FIG. 7, and FIG. 6B is a diagram showing an upper surface of the interposer substrate used in the chip scale package of FIG.Is.
[0027]
  In FIG. 7, reference numeral 601 denotes an IC chip, and pads 602 a and 602 b are formed on the upper surface of the IC chip 601. The pads 602a and 602b are the same as those described above.As explained in FIG.Ready-made outer peripheral position according to the second embodimentOriginal pad in (peripheral position)As shown in FIG. 6A, they are rearranged on the IC chip and rearranged at a pitch of 1 mm or less and in a grid shape in 5 rows and 5 columns.Here, the correspondence between the part numbers in FIG. 5 and FIG. 6 or FIG. 7 is described. The IC chip 501 in FIG. 5 corresponds to the IC chip 601 in FIG. 6 and FIG. 7, and the pad 503 in FIG. Corresponds to the pad 602 (a, b) in FIGS. 6 and 7, and the solder bump 807 in FIG. 5 corresponds to the solder bump 607 (a, b) in FIG.602b is 9 pads formed in 3 rows and 3 columns in the center among 5 rows and 5 columns, and 602a is 16 pads formed in the outermost periphery among 5 rows and 5 columns. It is.
[0028]
In FIG. 6 (a), X1 to X5 are lines showing the pitch when rearranged by 5 columns at the same pitch as the grid pitch on the column side of the pad 602b of 3 rows and 3 columns in the center, and from Y1 Y5 is a line showing the pitch when five rows are rearranged at the same pitch as the grid pitch on the row side of the 3 × 3 pad in the center. Of the 5 rows and 5 columns pads 602, 16 pads 602a located on the outermost periphery are rearranged to be shifted to the X2 and X4 sides from the lines X1 and X5 indicating the column side pitches, and indicate the row side pitches. The lines Y1 and Y5 are rearranged to be shifted to the Y2 and Y4 sides. That is, the solder bump pads of the outermost IC chip are arranged so that the center thereof is shifted to the adjacent grid side inside the predetermined grid center position.
[0029]
Solder bumps 607a and 607b are formed on the pads 602a and 602b as shown in FIG. 7, and are electrically connected to the IC connection pad electrodes 627A and 627B of the interposer substrate 621. In FIG. 6B, reference numeral 621 denotes an interposer substrate on which IC connection pad electrodes 627 are formed in 5 rows and 5 columns. 627B is an IC connection pad electrode formed in 3 rows and 3 columns at the center of the IC connection pad electrodes in 5 rows and 5 columns, and 627A is formed on the outermost periphery of the IC connection pad electrodes in 5 rows and 5 columns. 16 IC connection pad electrodes. Circles 627b and 627a indicated by solid lines are portions of the IC connection pad electrodes 627B and 627A where the solder bumps 607b and solder bumps 607a are mounted. This is a portion covered with the resist 832.
[0030]
  As shown in FIG. 6B and FIG.x1 to x5 are 5 rows and 5 columns ICConnect with solder bump 607 of chipThis is a line showing the grid pitch on the column side of the pad electrode 627, and y1 to y5 are 5 rows and 5 columns IC.Connect with solder bump 607 of chipIt is a line showing the grid pitch on the row side of the pad electrode 627. The part 627b for mounting the solder bump 607b is all the same as 627.GridHowever, the portion 627a on which the solder bump 607a is mounted is arranged to be shifted to the x2 and x4 side from the lines x1 and x5 indicating the column side pitch, and similarly the line y1 indicating the row side pitch and They are arranged to be shifted to the y2 and y4 sides from y5. AlsoIn FIG.As described in the first embodiment, the external connection terminals 634a and 634b are arranged at a pitch of 1 mm or less in the device hole portion of the interposer substrate, andGridAre formed in 5 rows and 5 columns.
[0031]
In this way, all the IC connection pad electrodes of the interposer substrate are formed on the grid with the same pitch of 1 mm or less, and only the solder bump mounting portion of the outermost IC connection pad electrode is centered at a predetermined grid center position. Further, the external connection terminals can be arranged on the grid at the same pitch of 1 mm or less by disposing them closer to the adjacent grid side.
[0032]
As shown in FIG. 5, when the original pad 802 at the ready-made outer peripheral position of the IC chip 501, that is, the peripheral position is rewired on the IC chip 501 and rearranged on the new pad 503 on the grid, the number of pads increases. It is necessary to form circuit patterns 504a and 504b between the ready-made original pad 802 and the rearranged new pad 503. As the number of pads further increases, the number of circuit patterns wired between the original pads and the pads on the rearranged grid also increases. On the other hand, when the number of pads increases, the grid position where the IC chip pads are rearranged is determined from conditions such as the area of the IC chip, the thickness and pitch of the circuit pattern capable of rewiring, and the pitch of the external connection terminals, Since the distance between the original pad and the pad on the rearranged grid is short, the rewiring circuit pattern between them may be dense, or it may be impossible to form the rewiring circuit pattern. .
[0033]
As shown in FIGS. 6 and 7, the solder bump pads of the outermost IC chip are arranged so that the center thereof is shifted to the adjacent grid side inside the predetermined grid center position. The distances LX and LY between the ready-made pads shown in FIG. 1) and the rearranged outermost peripheral pads become longer, and it becomes easier to form a circuit pattern for rewiring between them, or for more rewiring. The circuit pattern can be formed.
[0034]
【The invention's effect】
  As explained above, according to the invention described in claim 1,The IC chip rearranges the original pads to form connection pads in a grid, and the interposer substrate corresponds to the other substrates and has a plurality of external connection terminals arranged in a grid on the lower surface of the interposer substrate. The interposer has an electrode for connecting the external connection terminal and the connection pad of the IC chip, and the arrangement position of the connection pads on the outermost periphery among the grid-shaped connection pads rearranged on the IC chip. The grid-like connection rearranged with the original pad of the IC chip is configured by shifting from the arrangement position of the external connection terminals on the outermost periphery of the grid-like external connection terminals on the board to the connection pad side on the center side. Because it is possible to increase the distance between the pads and the connection pads on the outer periphery, the circuit pattern lines for relocation are very fine at the conventional distance. However, in this application, the area of the place where the crowded circuit pattern lines are formed can be increased, and the circuit pattern can be easily formed. As we become able toInterposer boardWithout increasing theIn addition to being cheaper, there is an effect of improving reliability and yield.
[0039]
  Also,Claim 2Since the interposer substrate is composed of a single-sided substrate, the structure is simple.MoreThere is an effect that it can be made inexpensive.
[0040]
  Also,Claim 3In the laser processing, the device hole of the interposer substrate composed of the single-sided substrateNotThere is an effect that it can be processed by a cheaper press process, and the interposer substrate can be manufactured at a lower cost.
[0041]
  Also,Claim 4According to the invention described inInThere is no exposed pattern, and all electrodes on the bottom surface are covered with solder, so there is no need to form a resist on the interposer substrate composed of a single-sided substrate, and the interposer substrate can be constructed at a lower cost. There is.
[0042]
  Also,Claim 5According to the invention described in the above, the device hole of the interposer substrate composed of the single-sided substrate can be processed by a general method using a drill instead of laser processing or press processing, and the interposer substrate is more inexpensive. There is an effect that it can be manufactured.
[0043]
  Also,Claim 6According to the invention described in (4), the chip scale package is configured with the flexible substrate, so that there is an effect that the chip scale package can be made thinner than the IC package configured with the rigid substrate.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an IC package according to a first embodiment of the present invention, a cross-sectional view of a main part of an interposer substrate, and a cross-sectional view showing a formation state of external connection terminals.
FIG. 2 is a plan view of the IC chip according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view of a principal part of a chip scale package in which the interposer substrate is composed of another single-sided substrate in the first embodiment of the present invention.
FIG. 4 is a cross-sectional view of a principal part of a chip scale package in which an interposer substrate is configured by a double-sided substrate in the first embodiment of the present invention.
FIGS. 5A and 5B are a plan view and a cross-sectional view showing a rewiring structure in a second embodiment of the present invention. FIGS.
6 is a plan view of an IC chip used in the chip scale package of FIG. 7 and a top view of an interposer substrate used in the chip scale package of FIG. 7;
FIG. 7 is a cross-sectional view of a chip scale package configured by using another rearrangement of solder bump pads of an IC chip in the second embodiment of the present invention.
FIG. 8 is a cross-sectional view of a conventional chip scale package.
FIG. 9 is a diagram showing an upper surface and a lower surface of an interposer substrate in a conventional chip scale package.
[Explanation of symbols]
11, 71, 81 Chip scale package
101, 501, 601, 801 IC chip
102, 602a, 602b pad
802 Ready-made pad
503 New pad
504 Wiring pattern
505 resist
506 resist
107, 607, 607a, 607b, 607a1, 807 Solder bump
608X, 608Y IC chip side
121, 321, 421, 621, 821 Interposer substrate
122, 322, 422, 622, 822 base material
423 copper foil
424 First plating layer
425 Second plating layer
426 Second plating layer
127, 427, 627, 627A, 627B, 627a, 627b 827 IC connection pad electrode
328, 428, 828 External connection pad electrode
129 Device Hall
830 Through hole
431 Filler
832, 833, 432, 433 resist
134, 334, 434, 634a, 634b, 834, 834a, 834b external connection terminals
135, 335 Solder
136 Solder balls
837 Top wiring pattern
838, 838a Bottom wiring pattern
850 sealing resin

Claims

In an IC package in which an IC chip is mounted on an interposer substrate, the IC chip has connection pads formed in a grid by rearranging original pads , and the interposer substrate is mounted with the interposer substrate. A plurality of external connection terminals arranged in a grid on the lower surface of the interposer substrate corresponding to other substrates, and electrodes for connecting the external connection terminals and the connection pads of the IC chip,
The array position of the connection pads on the outermost periphery among the grid-shaped connection pads rearranged on the IC chip is based on the array position of the external connection terminals on the outermost periphery among the grid-shaped external connection terminals of the interposer substrate. Is configured to be shifted to the connection pad side on the center side,
The connection pads of the IC chip and the electrodes of the interposer substrate were connected by solder bumps.
IC package structure characterized by the above.

2. The IC package structure according to claim 1 , wherein the interposer substrate is a single-sided substrate having pad electrodes only on one side .

The interposer substrate has a pad electrode for connecting an IC chip formed on one surface, and a device hole for embedding a conductive member for an external connection terminal so as to expose the pad electrode on the other surface. 3. The structure of an IC package according to claim 2 , wherein the structure is a single-sided substrate .

The interposer substrate has a pad electrode for external connection for forming an external connection terminal on one surface, and a device hole for connecting the IC chip so as to expose the pad electrode on the other surface. 3. The structure of an IC package according to claim 2, wherein the substrate is a single-sided substrate .

The interposer substrate has a pad electrode for IC chip connection formed on one surface and a pad electrode for external connection terminal connection on the other surface, and the IC chip connection pad electrode and the external connection terminal structure of the IC package of claim 1, wherein the connection pad electrode, characterized in that on the through hole which is filling.

Structure of the IC package according to any one of claims 1 to 5, characterized in that said interposer substrate is a flexible substrate.