JP3672025B2

JP3672025B2 - Test support system

Info

Publication number: JP3672025B2
Application number: JP2001355267A
Authority: JP
Inventors: 定樹安斉; 直樹佐野; 典夫久保
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-11-20
Filing date: 2001-11-20
Publication date: 2005-07-13
Anticipated expiration: 2021-11-20
Also published as: JP2003156533A

Description

【０００１】
【発明の属する技術分野】
本発明は、被試験対象の試験を支援するテスト支援システムに関し、不良箇所の解析を容易に行うことができるテスト支援システムに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象、例えば、ＩＣ，ＬＳＩ等に試験パターンを与え、被試験対象の出力と期待値パターンとを比較し、良否の判定を行っている。これに用いられる試験パターン、期待値パターン等は、被試験対象のシミュレーションによるデータを変換して得られている。このような装置を、図８を用いて説明する。
【０００３】
図８において、被試験対象（以下ＤＵＴと略す）１は、ＩＣ、ＬＳＩ等である。記憶部２はＤＵＴ１の回路データを記憶する。記憶部３は記憶部２の回路データの信号入力パターンを記憶する。シミュレータ４は、記憶部２の回路データと記憶部３の信号入力パターンにより、シミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）を出力する。記憶部５は、シミュレータ４のシミュレーション結果パターンを記憶する。パターンコンバータ６は、記憶部５のシミュレーション結果パターンをテストパターンに変換する。記憶部７は、パターンコンバータ６のテストパターンを記憶する。ＩＣテスタ８は、記憶部７のテストパターンにより、ＤＵＴ１を試験し、良否の判定を行い、フェイル情報を出力する。ここで、フェイル情報とは、フェイルのピン、テストパターンアドレス、ループカウンタ等である。記憶部９は、ＩＣテスタ８のフェイル情報を記憶する。
【０００４】
このような装置の動作を以下に説明する。ＤＵＴ１の回路データ設計時、回路データの設計ツール上で信号入力パターンを作成する。そして、記憶部２，３にそれぞれ回路データ、信号入力パターンが格納される。シミュレータ４が、記憶部２の回路データと記憶部３の信号入力パターンとにより、シミュレーションを行い、ＤＵＴ１の動作論理を検証する。そして、シミュレータ４がシミュレーション結果パターンを記憶部５に格納する。このシミュレーション結果パターンは、シミュレーション上の時刻で示されている。このため、このままのシミュレーション結果パターンでは、ＩＣテスタ８は動作しない。そこで、パターンコンバータ６が、シミュレーション結果パターンをＩＣテスタ８のテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部７に格納する。この記憶部のテストパターンにより、ＩＣテスタ８はＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部９に格納する。
【０００５】
【発明が解決しようとする課題】
このような装置ではフェイル情報を得ることができる。しかし、ＤＵＴ１が不良（フェイル）となった原因が、ＤＵＴ１のマージン等の設計上による問題なのか、プロセスを含む製造上の問題なのかを切り分ける必要がある。そこで、記憶部９に格納されたフェイル情報により、手作業で信号入力パターンあるいはシミュレーション結果パターン上のフェイル検出点を割り出さなければならない。しかし、シミュレーション結果パターンからテストパターンを得るため、パターンコンバータ６では、何度も変換を行っているので、容易に求めることができなかった。
【０００６】
また、１つのＤＵＴ１を試験するためには、１００種類を越えるような多数のパターンを扱うため、換算時に誤ってしまうという問題点があった。
【０００７】
そこで、本発明の目的は、不良箇所の解析を容易に行うことができるテスト支援システムを実現することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の本発明は、
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データとこの回路データの信号入力パターンとに基づいて、シミュレーションを行い、シミュレーション結果パターンを作成するＣＡＤ部と、
このシミュレータ部のシミュレーション結果パターンをテストパターンに変換し、シミュレーション結果パターンとテストパターンとの対応表を作成するデータ変換部と、
このデータ変換部の対応表を格納する対応記憶部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有し、前記ＣＡＤ部は、前記フェイル解析部のフェイル箇所を表示することを特徴とするものである。
【０００９】
請求項２記載の本発明は、請求項１記載の本発明において、
対応表は、シミュレーション結果パターンの時刻とテストパターンのアドレスとの関係を示す複数のシミュレーション時刻対応表と、これらのシミュレーション時刻対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とするものである。
【００１０】
請求項３記載の本発明は、
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データに基づいて、スキャンパターンを作成し、スキャンパターンと被試験対象のフリップフロップとの対応表を作成するＣＡＤ部と、
このＣＡＤ部の対応表を格納する対応記憶部と、
前記ＣＡＤ部のスキャンパターンをテストパターンに変換するデータ変換部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有することを特徴とするものである。
【００１１】
請求項４記載の本発明は、請求項３記載の本発明において、
データ変換部は、対応記憶部の対応表のアドレスをテストパターンのアドレスに修正し、対応表とテストパターンとの関係を対応記憶部の対応表に格納することを特徴とするものである。
【００１２】
請求項５記載の本発明は、請求項４記載の本発明において、
対応表は、テストパターンと被試験対象のフリップフロップの関係を示す複数のスキャンチェーン順番対応表と、これらのスキャンチェーン順番対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とするものである。
【００１３】
請求項６記載の本発明は、請求項３〜５のいずれかに記載の本発明において、
ＣＡＤ部は、フェイル解析部のフェイル箇所を表示することを特徴とするものである。
【００１４】
請求項７記載の本発明は、請求項１，２記載の本発明において、
ＣＡＤ部は、シミュレーション結果パターンの波形表示上に、フェイル解析部が解析した時刻位置にマークを付して表示することを特徴とするものである。
【００１５】
請求項８記載の本発明は、請求項６記載の本発明において、
ＣＡＤ部は、フェイル解析部が解析したフリップフロップを被試験対象の回路図上に表示することを特徴とするものである。
【００１６】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の第１の実施例を示した概念構成図である。
【００１７】
図１において、ＣＡＤ（computer-aided design）部１０は、ＤＵＴ１の設計を行い、シミュレーション結果パターンを作成すると共に、フェイル解析結果が入力され、フェイル箇所を表示する。データ変換部２０は、ＣＡＤ部１０のシミュレーション結果パターンをテストパターンに変換し、シミュレーションパターンとテストパターンとの対応表を作成する。対応記憶部３０は、データ変換部２０の対応表を格納する。テスタ４０は、データ変換部２０のテストパターンに基づいて、ＤＵＴ１を試験し、フェイル情報を得る。フェイル解析部５０は、テスタ４０のフェイル情報と対応記憶部３０の対応表により、フェイル箇所を解析し、解析結果をＣＡＤ部１０に出力する。
【００１８】
次に、具体的構成を図２に示し説明する。図２において、ＣＡＤ部１０は、記憶部１１，１２、シミュレータ１３、記憶部１４を有する。記憶部１１はＤＵＴ１の回路データを記憶する。記憶部１２は記憶部１１の回路データの信号入力パターンを記憶する。シミュレータ１３は、記憶部１１の回路データと記憶部１２の信号入力パターンにより、シミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）を出力する。また、シミュレータ１３は、フェイル解析部５０の解析結果が入力され、フェイル箇所を表示する。記憶部１４は、シミュレータ１３のシミュレーション結果パターンを記憶する。
【００１９】
データ変換部２０は、パターンコンバータ２１、記憶部２２を有する。パターンコンバータ２１は、記憶部１４のシミュレーション結果パターンをテストパターンに変換し、対応表であるシミュレーション時刻対応表、パターン管理テーブルを作成する。ここで、シミュレーション時刻対応表とは、シミュレーション時刻とテストパターンのアドレスの関係を示す表で、パターン管理テーブルとは、シミュレーション時刻管理表とテストパターンとの関係を示す表である。記憶部２２は、パターンコンバータ２１のテストパターンを記憶する。
【００２０】
対応記憶部３０は記憶部３１，３２からなる。記憶部３１は、パターンコンバータ２１のシミュレーション時刻対応表を記憶する。記憶部３２は、パターンコンバータ２１のパターン管理テーブルを記憶する。
【００２１】
テスタ４０は、ＩＣテスタ４１、記憶部４２からなる。ＩＣテスタ４１は、記憶部２２のテストパターンにより、ＤＵＴ１を試験し、良否の判定を行い、フェイル情報を出力する。ここで、フェイル情報とは、フェイルのピン、テストパターンアドレス、ループカウンタ、テストレート値、ストローブエッジタイミング値等である。記憶部４２は、ＩＣテスタ４１のフェイル情報を記憶し、フェイル解析部５０に渡す。
【００２２】
このような装置の動作を以下で説明する。図３はテストパターンの記述例を示した図で、図４はシュミレーション時刻対応表を示した図である。図３において、アドレス値は、テストパターンが１行ごとに格納されるＩＣテスタ４１上のメモリのアドレスを示し、命令部は、パターンの繰返し等の命令コードを示す。ここで、”ＬｏｏｐＳｔａｒｔ４”は、ループスタート、４回繰返しを示し、”ＮＯＰ”はノーオペレーション、”ＬｏｏｐＥｎｄ”はループエンドを示す。タイミング部は、タイミング設定の組み合わせ番号である。タイミング設定の組み合わせは、テストレート設定値、期待値の比較タイミングを示すストローブ設定値からなり、ここでは、”Ｔ１＝５０［ｎｓ］，２５［ｎｓ］”，”Ｔ２＝１００［ｎｓ］，５０［ｎｓ］”，”Ｔ３＝５０［ｎｓ］，３５［ｎｓ］”とする。そして、パターン部は、試験パターン、期待値パターンのそれぞれを示す。
【００２３】
ＣＡＤ部１０は、ＤＵＴ１の回路設計を行い、回路データを記憶部１１に格納し、信号入力パターンを作成し、記憶部１２に格納する。シミュレータ１３が、記憶部１１の回路データと記憶部１２の信号入力パターンとにより、シミュレーションを行い、ＤＵＴ１の動作論理を検証する。そして、シミュレータ１３がシミュレーション結果パターンを記憶部１４に格納する。
【００２４】
次に、パターンコンバータ２１が、記憶部１４のシミュレーション結果パターンをＩＣテスタ４１のテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部２２に格納する。このテストパターンは例えば図３に示される。このとき、パターンコンバータ２１は、シミュレーション結果パターン（テストパターン）ごとに、シミュレーション時刻対応表を作成し、記憶部３１に格納する。また、パターンコンバータ２１は、テストパターンとシミュレーション時刻対応表との関係を、記憶部３２のパターン管理テーブルに格納する。
【００２５】
そして、ＩＣテスタ４１は、記憶部２２のテストパターンにより、ＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部４２に格納する。フェイル解析部５０は、記憶部４２のフェイル情報、記憶部３１のシミュレーション時刻対応表、記憶部３２のパターン管理テーブルに基づいて、フェイル箇所を解析する。
【００２６】
例えば、図３に示すテストパターンにおいて、フェイル情報が、アドレス値”０００１”、パターンの繰返し回数を示すループカウント値”２”のとき、フェイル解析部５０は、図４に示すシミュレーション時刻対応表により、アドレス値”０００１”から、ループスタートからループエンドの繰返しの周期１５０［ｎｓ］にループカウント値”２”を掛け合わせ、３００［ｎｓ］を得て、シミュレーション上の対応時刻５０［ｎｓ］とそのストローブ設定値２５［ｎｓ］を足す。この結果、シミュレーション結果パターンでの時刻３７５［ｎｓ］を得ることができる。また、フェイル情報が、アドレス値”０００６”のとき、フェイル解析部５０は、アドレス値”０００６”から対応時刻１０００［ｎｓ］とストローブタイミング設定値２５［ｎｓ］とから、１０２５［ｎｓ］を得て、シミュレーション結果パターンでの時刻がわかる。
【００２７】
そして、フェイル解析部５０は、解析した結果（時刻）をシミュレータ１３に送る。シミュレータ１３は、シミュレーション結果パターンの波形表示上の該当ピンの解析した時刻位置に表示マークを付して表示する。
【００２８】
このように、データ変換部３０で対応表を作成し、この対応表とテスタ４０のフェイル情報に基づいて、フェイル解析部５０が解析を行うので、不良箇所の解析が容易に行うことができる。
【００２９】
また、ＣＡＤ部１０で、フェイル解析部５０の解析結果に基づいて表示を行うので、容易にＤＵＴ１の不良解析が行える。
【００３０】
次に、スキャンパステストの場合について説明する。スキャンパステストとは、ＤＵＴ１内部にスキャンパステスト用フリップフロップを挿入し、フリップフロップにより構成されるスキャンチェーンに対して、シリアルパターンを与えて、スキャンチェーンからのシリアル出力が期待される値と一致するかどうかで、パス／フェイルを求めている。このような第２の実施例を図５に示し説明する。図５は本発明の第２の実施例を示した概略構成図である。ここで、図１，２と同一のものは同一符号を付し説明を省略する。
【００３１】
図５において、ＣＡＤ部６０は、ＣＡＤ部１０の代わりに設けられ、回路データに基づいて、スキャンパターンを作成し、スキャンパターンとＤＵＴ１のフリップフロップとの対応表を作成すると共に、解析結果が入力され、フェイル箇所を表示する。対応記憶部７０は、ＣＡＤ部６０の対応表を格納する。データ変換部８０は、ＣＡＤ部６０のスキャンパターンをテストパターンに変換し、対応記憶部７０の対応表をテストパターンに合わせて修正し、テストパターンをテスタ４０に出力する。フェイル解析部９０は、テスタ４０のフェイル情報と対応記憶部７０の対応表により、フェイル箇所を解析し、ＣＡＤ部６０に出力する。
【００３２】
次に、具体的構成を図６に示し説明する。図６において、ＣＡＤ部６０は、記憶部６１、オートマチックテストパターンジェネレータ（以下ＡＴＰＧと略す）６２、記憶部６３、表示処理部６４を有する。記憶部６１は、ＤＵＴ１の回路データを記憶する。ＡＴＰＧ６２は、記憶部６１の回路データにより、スキャンパターンを作成し、スキャンチェーン順番対応表を作成する。記憶部６３は、ＡＴＰＧ６２のスキャンパターンを記憶する。表示処理部６４は、記憶部６１の回路データとフェイル解析部９０の解析結果により、フェイル箇所を表示する。
【００３３】
対応記憶部７０は記憶部７１，７２からなる。記憶部７１は、ＡＴＰＧ６２のスキャンチェーン順番対応表を記憶する。記憶部７２は、パターン管理テーブル７２を記憶する。
【００３４】
データ変換部８０はパターンコンバータ８１、記憶部８２を有する。パターンコンバータ８１は、記憶部６３のスキャンパターンをテストパターンに変換し、記憶部７１のスキャンチェーン順番対応表をテストパターンに合わせて修正する。また、パターンコンバータ８１は、パターン管理テーブルを作成し、記憶部７２に格納する。記憶部８２は、パターンコンバータ８１のテストパターンを記憶し、ＩＣテスタ４１に与える。
【００３５】
このような装置の動作を以下に説明する。図７はスキャンチェーン順番対応表を示した図である。
【００３６】
ＣＡＤ部６０は、ＤＵＴ１の回路設計を行い、回路データを記憶部６１に格納する。ＡＴＰＧ６２が、記憶部６１の回路データにより、スキャンパターンを作成し、記憶部６３に格納する。また、ＡＴＰＧ６２は、スキャンパターンとＤＵＴ１のフリップフロップの関係を示すスキャンチェーン順番対応表を、図７に示すように、スキャンパターンアドレス値とフリップフロップの番号で作成し、記憶部７１に格納する。
【００３７】
次に、パターンコンバータ８１が、記憶部６３のスキャンパターンをテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部８２に格納する。また、パターンコンバータ８１は、記憶部７１のスキャンチェーン順番対応表をスキャンパターンとの関係をテストパターンとの関係に修正すると共に、テストパターンとスキャンチェーン対応表との関係を示すパターン管理テーブルを作成し、記憶部７２に格納する。
【００３８】
そして、ＩＣテスタ４１は、記憶部８２のテストパターンにより、ＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部４２に格納する。フェイル解析部９０は、記憶部４２のフェイル情報、記憶部７１のスキャンチェーン順番対応表、記憶部７２のパターン管理テーブルに基づいて、フリップフロップのフェイル箇所を解析する。
【００３９】
例えば、フェイル情報が、アドレス値”１”のとき、データ解析部９０は、図７に示すスキャンチェーン順番対応表により、フリップフロップの番号”ＦＦ２”を得る。
【００４０】
そして、フェイル解析部９０は、解析した結果（フリップフロップの番号）をＣＡＤ部６０の表示処理部６４に送る。この解析した結果により、表示処理部６４は、記憶部６１の回路データを読み出し、回路図上に該当フリップフロップに表示マークを付して表示する。
【００４１】
このように、ＣＡＤ部６０で対応表を作成し、この対応表とテスタ４０のフェイル情報に基づいて、データ解析部９０が解析を行うので、不良箇所の解析を容易に行うことができる。
【００４２】
また、ＣＡＤ部６０が、フェイル解析部９０の解析結果に基づいて、表示を行うので、容易にＤＵＴ１の不良解析が行える。
【００４３】
なお、本発明はこれに限定されるものではなく、パターンコンバータ８１がスキャンチェーン対応表７１を修正する構成を示したが、修正しない構成でもよい。スキャンパターンはテストパターンに近く、スキャンチェーン対応表のアドレスが、テストパターンのアドレスに変更される程度である。従って、テストパターンの開始アドレスがわかれば、容易にスキャンチェーン順番対応表で、ＤＵＴ１のフリップフロップの関係を調べることができるので、スキャンチェーン順番対応表を変更しなくともよい。
【００４４】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１，２によれば、データ変換部で対応表を作成し、この対応表とテスタのフェイル情報に基づいて、フェイル解析部が解析を行うので、不良箇所の解析が容易に行うことができる。
【００４５】
請求項３〜５によれば、ＣＡＤ部で対応表を作成し、この対応表とテスタのフェイル情報に基づいて、データ解析部が解析を行うので、不良箇所の解析を容易に行うことができる。
【００４６】
請求項１，２，６〜８によれば、ＣＡＤ部が、フェイル解析部の解析結果に基づいて、表示を行うので、容易に被試験対象の不良解析が行える。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示した概念構成図である。
【図２】本発明の第１の実施例を示した具体的構成図である。
【図３】テストパターンの記述例を示した図である。
【図４】シュミレーション時刻対応表を示した図である。
【図５】本発明の第２の実施例を示した概念構成図である。
【図６】本発明の第２の実施例を示した具体的構成図である。
【図７】スキャンチャーン順番対応表を示した図である。
【図８】従来の構成を示した図である。
【符号の説明】
１ＤＵＴ
１０，６０ＣＡＤ部
２０，８０データ変換部
３０，７０対応記憶部
４０テスタ
５０，９０フェイル解析部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test support system that supports a test of an object to be tested, and relates to a test support system that can easily analyze a defective portion.
[0002]
[Prior art]
The IC tester gives a test pattern to an object to be tested, for example, an IC, an LSI, etc., compares the output of the object to be tested with an expected value pattern, and determines pass / fail. The test pattern, expected value pattern, and the like used for this are obtained by converting data obtained by simulation of the test object. Such an apparatus will be described with reference to FIG.
[0003]
In FIG. 8, an object to be tested (hereinafter abbreviated as DUT) 1 is an IC, an LSI, or the like. The storage unit 2 stores circuit data of the DUT 1. The storage unit 3 stores a signal input pattern of circuit data stored in the storage unit 2. The simulator 4 performs a simulation based on the circuit data in the storage unit 2 and the signal input pattern in the storage unit 3, and outputs a simulation result pattern (signal input pattern, signal output pattern). The storage unit 5 stores the simulation result pattern of the simulator 4. The pattern converter 6 converts the simulation result pattern in the storage unit 5 into a test pattern. The storage unit 7 stores the test pattern of the pattern converter 6. The IC tester 8 tests the DUT 1 according to the test pattern stored in the storage unit 7, determines pass / fail, and outputs fail information. Here, the fail information includes a fail pin, a test pattern address, a loop counter, and the like. The storage unit 9 stores fail information of the IC tester 8.
[0004]
The operation of such an apparatus will be described below. When designing circuit data of the DUT 1, a signal input pattern is created on a circuit data design tool. Then, circuit data and signal input patterns are stored in the storage units 2 and 3, respectively. The simulator 4 performs a simulation based on the circuit data in the storage unit 2 and the signal input pattern in the storage unit 3 to verify the operation logic of the DUT 1. Then, the simulator 4 stores the simulation result pattern in the storage unit 5. This simulation result pattern is indicated by the time on the simulation. For this reason, the IC tester 8 does not operate in the simulation result pattern as it is. Therefore, the pattern converter 6 cuts out the simulation result pattern at the test rate of the IC tester 8 and defines the test pattern (test pattern, expected value pattern) with the edge timing and logical value (0/1) in each test rate. Etc.) and stored in the storage unit 7. Based on the test pattern of the storage unit, the IC tester 8 performs a test of the DUT 1, determines pass / fail, and stores fail information in the storage unit 9.
[0005]
[Problems to be solved by the invention]
With such an apparatus, fail information can be obtained. However, it is necessary to determine whether the cause of the failure (fail) of the DUT 1 is a design problem such as a margin of the DUT 1 or a manufacturing problem including a process. Therefore, the fail detection point on the signal input pattern or the simulation result pattern must be determined manually by the fail information stored in the storage unit 9. However, in order to obtain a test pattern from the simulation result pattern, the pattern converter 6 performs conversion many times, and thus cannot be easily obtained.
[0006]
In addition, in order to test one DUT 1, a large number of patterns exceeding 100 types are handled.
[0007]
Accordingly, an object of the present invention is to realize a test support system that can easily analyze a defective portion.
[0008]
[Means for Solving the Problems]
The present invention described in claim 1
A test support system for supporting a test of an object under test,
Based on the circuit data to be tested and a signal input pattern of the circuit data, a CAD unit that performs a simulation and creates a simulation result pattern;
A data conversion unit that converts the simulation result pattern of the simulator unit into a test pattern and creates a correspondence table between the simulation result pattern and the test pattern;
A correspondence storage unit for storing a correspondence table of the data conversion unit;
Based on the test pattern of the data conversion unit, a tester that tests the test object and obtains fail information;
The correspondence table of the correspondence storage unit and the fail information of this tester, possess a failure analysis unit for analyzing the failure location, the CAD section is for and displaying a fail point of the fail analysis unit is there.
[0009]
The present invention described in claim 2 is the present invention described in claim 1,
The correspondence table consists of a plurality of simulation time correspondence tables showing the relationship between the simulation result pattern time and the test pattern address, and a pattern management table showing the relationship between the simulation time correspondence table and the plurality of test patterns. It is characterized by.
[0010]
The present invention described in claim 3
A test support system for supporting a test of an object under test,
A CAD unit that creates a scan pattern based on the circuit data to be tested, and creates a correspondence table between the scan pattern and the flip-flop to be tested;
A correspondence storage unit for storing a correspondence table of the CAD unit;
A data conversion unit for converting the scan pattern of the CAD unit into a test pattern;
Based on the test pattern of the data conversion unit, a tester that tests the test object and obtains fail information;
According to the tester's fail information and the correspondence table of the correspondence storage unit, there is provided a fail analysis unit for analyzing a fail location.
[0011]
The present invention according to claim 4 is the present invention according to claim 3,
The data conversion unit is characterized in that the address of the correspondence table of the correspondence storage unit is corrected to the address of the test pattern, and the relationship between the correspondence table and the test pattern is stored in the correspondence table of the correspondence storage unit.
[0012]
The present invention described in claim 5 is the present invention described in claim 4,
The correspondence table consists of a plurality of scan chain order correspondence tables indicating the relationship between the test pattern and the flip-flop to be tested, and a pattern management table indicating the relationship between the scan chain order correspondence table and the plurality of test patterns. It is characterized by.
[0013]
The present invention according to claim 6 is the present invention according to any one of claims 3 to 5,
The CAD part is characterized by displaying a fail location of the fail analysis part.
[0014]
The present invention described in claim 7 is the present invention described in claims 1 and 2 ,
The CAD unit is characterized in that the time position analyzed by the fail analysis unit is marked and displayed on the waveform display of the simulation result pattern.
[0015]
The present invention described in claim 8 is the present invention described in claim 6,
The CAD unit displays the flip-flop analyzed by the fail analysis unit on a circuit diagram to be tested.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a conceptual block diagram showing a first embodiment of the present invention.
[0017]
In FIG. 1, a CAD (computer-aided design) unit 10 designs a DUT 1, creates a simulation result pattern, inputs a fail analysis result, and displays a fail location. The data conversion unit 20 converts the simulation result pattern of the CAD unit 10 into a test pattern, and creates a correspondence table between the simulation pattern and the test pattern. The correspondence storage unit 30 stores a correspondence table of the data conversion unit 20. The tester 40 tests the DUT 1 based on the test pattern of the data converter 20 and obtains fail information. The fail analysis unit 50 analyzes the fail location based on the fail information of the tester 40 and the correspondence table of the correspondence storage unit 30 and outputs the analysis result to the CAD unit 10.
[0018]
Next, a specific configuration will be described with reference to FIG. In FIG. 2, the CAD unit 10 includes storage units 11 and 12, a simulator 13, and a storage unit 14. The storage unit 11 stores circuit data of the DUT 1. The storage unit 12 stores a signal input pattern of circuit data in the storage unit 11. The simulator 13 performs a simulation based on the circuit data in the storage unit 11 and the signal input pattern in the storage unit 12 and outputs a simulation result pattern (signal input pattern, signal output pattern). In addition, the simulator 13 receives the analysis result of the fail analysis unit 50 and displays the fail location. The storage unit 14 stores the simulation result pattern of the simulator 13.
[0019]
The data conversion unit 20 includes a pattern converter 21 and a storage unit 22. The pattern converter 21 converts the simulation result pattern in the storage unit 14 into a test pattern, and creates a simulation time correspondence table and a pattern management table, which are correspondence tables. Here, the simulation time correspondence table is a table showing the relationship between the simulation time and the address of the test pattern, and the pattern management table is a table showing the relationship between the simulation time management table and the test pattern. The storage unit 22 stores the test pattern of the pattern converter 21.
[0020]
The correspondence storage unit 30 includes storage units 31 and 32. The storage unit 31 stores a simulation time correspondence table of the pattern converter 21. The storage unit 32 stores a pattern management table of the pattern converter 21.
[0021]
The tester 40 includes an IC tester 41 and a storage unit 42. The IC tester 41 tests the DUT 1 based on the test pattern stored in the storage unit 22, determines pass / fail, and outputs fail information. Here, the fail information includes a fail pin, a test pattern address, a loop counter, a test rate value, a strobe edge timing value, and the like. The storage unit 42 stores the fail information of the IC tester 41 and passes it to the fail analysis unit 50.
[0022]
The operation of such a device will be described below. FIG. 3 is a diagram showing a description example of a test pattern, and FIG. 4 is a diagram showing a simulation time correspondence table. In FIG. 3, the address value indicates the address of the memory on the IC tester 41 where the test pattern is stored for each row, and the instruction portion indicates an instruction code such as pattern repetition. Here, “LoopStart 4” indicates a loop start and 4 repetitions, “NOP” indicates no operation, and “LoopEnd” indicates a loop end. The timing part is a combination number for timing setting. A combination of timing settings includes a test rate setting value and a strobe setting value indicating a comparison timing of expected values . Here, “T1 = 50 [ns], 25 [ns]”, “T2 = 100 [ns], 50 [Ns] "," T3 = 50 [ns], 35 [ns] ". And a pattern part shows each of a test pattern and an expected value pattern.
[0023]
The CAD unit 10 performs circuit design of the DUT 1, stores circuit data in the storage unit 11, creates a signal input pattern, and stores it in the storage unit 12. The simulator 13 performs a simulation based on the circuit data in the storage unit 11 and the signal input pattern in the storage unit 12 to verify the operation logic of the DUT 1. Then, the simulator 13 stores the simulation result pattern in the storage unit 14.
[0024]
Next, the pattern converter 21 cuts out the simulation result pattern in the storage unit 14 at the test rate of the IC tester 41, and defines a test pattern (test) in which the waveform is defined by the edge timing and logical value (0/1) in each test rate Pattern, expected value pattern, etc.) and stored in the storage unit 22. This test pattern is shown in FIG. 3, for example. At this time, the pattern converter 21 creates a simulation time correspondence table for each simulation result pattern (test pattern) and stores it in the storage unit 31. In addition, the pattern converter 21 stores the relationship between the test pattern and the simulation time correspondence table in the pattern management table of the storage unit 32.
[0025]
Then, the IC tester 41 performs a test of the DUT 1 based on the test pattern in the storage unit 22, determines pass / fail, and stores the fail information in the storage unit 42. The fail analysis unit 50 analyzes a fail location based on the fail information in the storage unit 42, the simulation time correspondence table in the storage unit 31, and the pattern management table in the storage unit 32.
[0026]
For example, in the test pattern shown in FIG. 3, when the fail information is the address value “0001” and the loop count value “2” indicating the number of pattern repetitions , the fail analysis unit 50 uses the simulation time correspondence table shown in FIG. From the address value “0001”, the loop count “2” is multiplied by the loop start to loop end repetition period 150 [ns] to obtain 300 [ns], and the corresponding time 50 [ns] on the simulation is obtained. The strobe set value 25 [ns] is added. As a result, the time 375 [ns] in the simulation result pattern can be obtained. When the fail information is the address value “0006”, the fail analyzing unit 50 obtains 1025 [ns] from the corresponding time 1000 [ns] and the strobe timing setting value 25 [ns] from the address value “0006”. Thus, the time in the simulation result pattern is known.
[0027]
Then, the fail analysis unit 50 sends the analyzed result (time) to the simulator 13. The simulator 13 adds a display mark to the analyzed time position of the corresponding pin on the waveform display of the simulation result pattern and displays it.
[0028]
In this way, the data conversion unit 30 creates a correspondence table, and the failure analysis unit 50 performs analysis based on the correspondence table and the fail information of the tester 40. Therefore, the failure portion can be easily analyzed.
[0029]
Further, since the CAD unit 10 performs display based on the analysis result of the fail analysis unit 50, the failure analysis of the DUT 1 can be easily performed.
[0030]
Next, the case of a scan path test will be described. In the scan path test, a scan path test flip-flop is inserted in the DUT 1 and a serial pattern is given to the scan chain configured by the flip-flop, and the serial output from the scan chain matches the expected value. Whether to pass or fail. Such a second embodiment will be described with reference to FIG. FIG. 5 is a schematic block diagram showing a second embodiment of the present invention. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
[0031]
In FIG. 5, a CAD unit 60 is provided in place of the CAD unit 10, creates a scan pattern based on circuit data, creates a correspondence table between the scan pattern and the flip-flop of the DUT 1, and inputs an analysis result The failure location is displayed. The correspondence storage unit 70 stores a correspondence table of the CAD unit 60. The data conversion unit 80 converts the scan pattern of the CAD unit 60 into a test pattern, corrects the correspondence table of the correspondence storage unit 70 according to the test pattern, and outputs the test pattern to the tester 40. The fail analysis unit 90 analyzes the fail location based on the fail information of the tester 40 and the correspondence table of the correspondence storage unit 70, and outputs it to the CAD unit 60.
[0032]
Next, a specific configuration will be described with reference to FIG. In FIG. 6, the CAD unit 60 includes a storage unit 61, an automatic test pattern generator (hereinafter abbreviated as ATPG) 62, a storage unit 63, and a display processing unit 64. The storage unit 61 stores circuit data of the DUT 1. The ATPG 62 creates a scan pattern based on the circuit data in the storage unit 61 and creates a scan chain order correspondence table. The storage unit 63 stores a scan pattern of the ATPG 62. The display processing unit 64 displays a fail location based on the circuit data in the storage unit 61 and the analysis result of the fail analysis unit 90.
[0033]
The correspondence storage unit 70 includes storage units 71 and 72. The storage unit 71 stores a scan chain order correspondence table of the ATPG 62. The storage unit 72 stores a pattern management table 72.
[0034]
The data conversion unit 80 includes a pattern converter 81 and a storage unit 82. The pattern converter 81 converts the scan pattern in the storage unit 63 into a test pattern, and corrects the scan chain order correspondence table in the storage unit 71 according to the test pattern. The pattern converter 81 creates a pattern management table and stores it in the storage unit 72. The storage unit 82 stores the test pattern of the pattern converter 81 and gives it to the IC tester 41.
[0035]
The operation of such an apparatus will be described below. Figure 7 is a diagram showing a Sukyanchi E over emissions order correspondence table.
[0036]
The CAD unit 60 performs circuit design of the DUT 1 and stores circuit data in the storage unit 61. The ATPG 62 creates a scan pattern based on the circuit data in the storage unit 61 and stores it in the storage unit 63. Further, the ATPG 62 creates a scan chain order correspondence table showing the relationship between the scan pattern and the flip-flop of the DUT 1 with the scan pattern address value and the flip-flop number as shown in FIG. 7, and stores it in the storage unit 71.
[0037]
Next, the pattern converter 81 cuts out the scan pattern in the storage unit 63 at the test rate, and defines a test pattern (test pattern, expected value pattern) with the edge timing and logical value (0/1) in each test rate. Etc.) and stored in the storage unit 82. The pattern converter 81 corrects the relationship between the scan chain order correspondence table in the storage unit 71 to the relationship with the scan pattern and creates a pattern management table indicating the relationship between the test pattern and the scan chain correspondence table. And stored in the storage unit 72.
[0038]
Then, the IC tester 41 performs a test of the DUT 1 based on the test pattern in the storage unit 82, determines pass / fail, and stores the fail information in the storage unit 42. The fail analysis unit 90 analyzes the fail location of the flip-flop based on the fail information in the storage unit 42, the scan chain order correspondence table in the storage unit 71, and the pattern management table in the storage unit 72.
[0039]
For example, when the fail information is the address value “1”, the data analysis unit 90 obtains the flip-flop number “FF2” from the scan chain order correspondence table shown in FIG.
[0040]
Then, the fail analysis unit 90 sends the analysis result (flip-flop number) to the display processing unit 64 of the CAD unit 60. Based on the result of the analysis, the display processing unit 64 reads out the circuit data in the storage unit 61 and displays the corresponding flip-flop on the circuit diagram with a display mark.
[0041]
Thus, since the CAD unit 60 creates a correspondence table and the data analysis unit 90 performs analysis based on the correspondence table and the fail information of the tester 40, the failure portion can be easily analyzed.
[0042]
Further, since the CAD unit 60 performs display based on the analysis result of the fail analysis unit 90, the failure analysis of the DUT 1 can be easily performed.
[0043]
Note that the present invention is not limited to this, and the configuration in which the pattern converter 81 corrects the scan chain correspondence table 71 is shown, but a configuration in which the pattern converter 81 does not correct the scan chain may be used. Scan pattern is close to the test pattern, the address of the scan chain correspondence table is the degree which is changed to the address of the test pattern. Therefore, if the start address of the test pattern is known, the relationship between the flip-flops of the DUT 1 can be easily checked with the scan chain order correspondence table, and therefore the scan chain order correspondence table need not be changed.
[0044]
【The invention's effect】
The present invention has the following effects.
According to the first and second aspects, the correspondence table is created by the data conversion unit, and the failure analysis unit analyzes based on the correspondence table and the fail information of the tester. Therefore, the failure portion can be easily analyzed. it can.
[0045]
According to the third to fifth aspects, since the correspondence table is created by the CAD unit, and the data analysis unit analyzes based on the correspondence table and the fail information of the tester, it is possible to easily analyze the defective portion. .
[0046]
According to the first, second, and sixth to eighth aspects, since the CAD unit displays based on the analysis result of the fail analyzing unit, it is possible to easily analyze the failure of the test object.
[Brief description of the drawings]
FIG. 1 is a conceptual configuration diagram showing a first embodiment of the present invention.
FIG. 2 is a specific block diagram showing a first embodiment of the present invention.
FIG. 3 is a diagram illustrating a description example of a test pattern.
FIG. 4 is a diagram showing a simulation time correspondence table;
FIG. 5 is a conceptual block diagram showing a second embodiment of the present invention.
FIG. 6 is a specific block diagram showing a second embodiment of the present invention.
FIG. 7 is a view showing a scan churn order correspondence table;
FIG. 8 is a diagram showing a conventional configuration.
[Explanation of symbols]
1 DUT
10, 60 CAD unit 20, 80 Data conversion unit 30, 70 Corresponding storage unit 40 Tester 50, 90 Fail analysis unit

Claims

A test support system for supporting a test of an object under test,
Based on the circuit data to be tested and a signal input pattern of the circuit data, a CAD unit that performs a simulation and creates a simulation result pattern;
A data conversion unit that converts the simulation result pattern of the simulator unit into a test pattern and creates a correspondence table between the simulation result pattern and the test pattern;
A correspondence storage unit for storing a correspondence table of the data conversion unit;
Based on the test pattern of the data conversion unit, a tester that tests the test object and obtains fail information;
The correspondence table of the correspondence storage unit and the fail information of this tester, possess a failure analysis unit for analyzing the failure location, the CAD section, test support and displaying a fail point of the fail analysis unit system.

The correspondence table consists of a plurality of simulation time correspondence tables showing the relationship between the simulation result pattern time and the test pattern address, and a pattern management table showing the relationship between the simulation time correspondence table and the plurality of test patterns. The test support system according to claim 1.

A test support system for supporting a test of an object under test,
A CAD unit that creates a scan pattern based on the circuit data to be tested, and creates a correspondence table between the scan pattern and the flip-flop to be tested;
A correspondence storage unit for storing a correspondence table of the CAD unit;
A data conversion unit for converting the scan pattern of the CAD unit into a test pattern;
Based on the test pattern of the data conversion unit, a tester that tests the test object and obtains fail information;
A test support system comprising: a fail analysis unit that analyzes a fail location based on the failure information of the tester and the correspondence table of the correspondence storage unit.

The data conversion unit corrects the address of the correspondence table of the correspondence storage unit to the address of the test pattern , and stores the relationship between the correspondence table and the test pattern in the correspondence table of the correspondence storage unit. Test support system.

The correspondence table consists of a plurality of scan chain order correspondence tables indicating the relationship between the test pattern and the flip-flop to be tested, and a pattern management table indicating the relationship between the scan chain order correspondence table and the plurality of test patterns. The test support system according to claim 4.

The test support system according to claim 3 , wherein the CAD unit displays a fail location of the fail analysis unit.

CAD section simulation results pattern waveform display on, test support system according to claim 1, wherein the displaying a mark at the time position where failure analysis unit were analyzed.

7. The test support system according to claim 6, wherein the CAD unit displays the flip-flop analyzed by the fail analysis unit on a circuit diagram to be tested.