JP2007107988A - Tester - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a tester capable of clocking a timer appropriately even if rate length varies. <P>SOLUTION: The timer 100 comprises a rate length acquisition means 101 for acquiring the rate length of a pattern generated by a pattern generation means 200; a count value calculation means 102 for calculating a current count value based on the rate length acquired by the rate length acquisition means 101; and an expiration detection means 103 for detecting expiration by comparing a count value calculated by the count value calculation means 102 with a fixed setting value. The tester can calculate the current count value based on the rate length, and can detect expiration by comparing the calculated count value with the fixed setting value, thus appropriately reflecting the rate length on the clocking time of the timer. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、被検査デバイス、例えばＩＣ、ＬＳＩ等に与える試験パターンの生成をタイマーにより制御するテスタに関する。   The present invention relates to a tester that controls generation of a test pattern to be applied to a device to be inspected, such as an IC or LSI, by a timer.

メモリＩＣ等のデバイスを試験するためのテスタに用いられるパターン発生回路として、ＡＬＰＧ回路（アルゴリズミック・パターン・ジェネレータ回路）が用いられる。ＡＬＰＧ回路は、ある種の演算アルゴリズムに従ったテストパターン発生プログラムを用いて、各種のテストパターンを発生させる。   An ALPG circuit (algorithmic pattern generator circuit) is used as a pattern generation circuit used in a tester for testing a device such as a memory IC. The ALPG circuit generates various test patterns using a test pattern generation program according to a certain kind of arithmetic algorithm.

特開平９−２８８１５４号公報JP-A-9-288154

例えば、メモリＩＣに対し一定時間ごとにリフレッシュ動作をさせる場合、そのタイミングを管理するためのタイマーが使用される。パターン発生回路をタイマーにより制御することで、所定のタイミングでの割り込み処理等を実行することが可能となる。   For example, when the memory IC is refreshed at regular intervals, a timer for managing the timing is used. By controlling the pattern generation circuit with a timer, it is possible to execute interrupt processing at a predetermined timing.

一方、テスタに要求される１つの機能として、被試験デバイスに与えるテストパターンのレート長を可変する機能がある。レート長を可変とすることで、被試験デバイスの動作可能条件等を詳細に試験することが可能となる。   On the other hand, as one function required for the tester, there is a function of changing the rate length of the test pattern given to the device under test. By making the rate length variable, it becomes possible to test in detail the operable conditions of the device under test.

しかし、レート長を可変とする場合、タイマーでの正しい計時をテストパターン発生プログラムの記述によって実現することは困難であるという問題がある。つまり、レート長が常に一定の場合には、パターン発生回路でのパターン生成処理の処理単位の進行と、実際の経過時間とが比例関係にあるため、パターン生成処理の段階とタイマーの計時とを容易に対応付けることができる。しかし、レート長が可変とされる場合には、タイマーの計時時間とレート長とを新たに対応付けなければならず、このようなプログラムの作成には煩雑な作業が要求され現実的ではない。   However, when the rate length is variable, there is a problem that it is difficult to realize correct time measurement by a timer by describing a test pattern generation program. In other words, when the rate length is always constant, the progress of the pattern generation processing unit in the pattern generation circuit and the actual elapsed time are proportional to each other. It can be easily associated. However, when the rate length is variable, the timer time must be newly associated with the rate length, and the creation of such a program requires complicated work and is not practical.

本発明の目的は、レート長が変動する場合であっても、タイマーの計時を正しく行うことができるテスタを提供することにある。   An object of the present invention is to provide a tester capable of correctly measuring a timer even when the rate length varies.

本発明のテスタは、被検査デバイスに与える試験パターンを生成するパターン生成手段と、前記パターン生成手段の動作を制御するタイマーと、を備えるテスタにおいて、前記タイマーは、前記パターン生成手段により生成されるパターンのレート長を取得するレート長取得手段と、前記レート長取得手段により取得された前記レート長に基づいて現在のカウント値を算出するカウント値算出手段と、前記カウント値算出手段により算出された前記カウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段と、を備えることを特徴とする。   The tester according to the present invention includes a pattern generation unit that generates a test pattern to be applied to a device to be inspected, and a timer that controls the operation of the pattern generation unit. The timer is generated by the pattern generation unit. Calculated by the rate length acquisition means for acquiring the rate length of the pattern, the count value calculation means for calculating the current count value based on the rate length acquired by the rate length acquisition means, and the count value calculation means Time-up detecting means for detecting time-up by comparing the count value with a predetermined set value is provided.

前記カウント値算出手段は、前記レート長取得手段により取得された前記レート長を積算することで前記カウント値を算出してもよい。   The count value calculation unit may calculate the count value by integrating the rate lengths acquired by the rate length acquisition unit.

前記レート長取得手段、前記カウント値算出手段および前記タイムアップ検出手段は、前記パターン生成手段と同期して動作してもよい。   The rate length acquisition unit, the count value calculation unit, and the time-up detection unit may operate in synchronization with the pattern generation unit.

前記レート長取得手段、前記カウント値算出手段、前記タイムアップ検出手段および前記パターン生成手段における処理は、前記パターン生成手段により生成されるパターンのレート長に同期していてもよい。   The processing in the rate length acquisition unit, the count value calculation unit, the time-up detection unit, and the pattern generation unit may be synchronized with the rate length of the pattern generated by the pattern generation unit.

前記パターン生成手段は、レート長が変動する試験パターンを生成してもよい。   The pattern generation means may generate a test pattern whose rate length varies.

本発明のテスタによれば、レート長に基づいて現在のカウント値を算出し、算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するので、タイマーの計時時間にレート長を正しく反映させることができる。   According to the tester of the present invention, the current count value is calculated based on the rate length, and a time-up is detected by comparing the calculated count value with a predetermined set value. The length can be correctly reflected.

図１は本発明によるテスタを機能的に示すブロック図である。   FIG. 1 is a functional block diagram of a tester according to the present invention.

図１において、タイマー１００は、パターン生成手段２００により生成されるパターンのレート長を取得するレート長取得手段１０１と、レート長取得手段１０１により取得されたレート長に基づいて現在のカウント値を算出するカウント値算出手段１０２と、カウント値算出手段１０２により算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段１０３と、を備える。   In FIG. 1, the timer 100 calculates a current count value based on the rate length acquisition unit 101 that acquires the rate length of the pattern generated by the pattern generation unit 200 and the rate length acquired by the rate length acquisition unit 101. Count value calculating means 102, and a time-up detecting means 103 for detecting time-up by comparing the count value calculated by the count value calculating means 102 with a preset set value.

以下、図２〜図４を参照して、本発明によるテスタの一実施形態について説明する。   Hereinafter, an embodiment of a tester according to the present invention will be described with reference to FIGS.

図２は本実施形態のテスタの構成を示すブロック図、図３はタイマーの構成を示すブロック図である。   FIG. 2 is a block diagram showing the configuration of the tester of this embodiment, and FIG. 3 is a block diagram showing the configuration of the timer.

図２に示すように、本実施形態のテスタは、テストパターンの発生シーケンスを制御するシーケンス制御部１と、テストパターン発生プログラムを格納するコントロールメモリ４と、テストパターン発生プログラムに従う演算を実行し、被試験デバイスに向けてテストパターンを出力する演算部５と、を備える。本実施形態のテスタは、テストパターン発生プログラムに従ってテストパターンを生成する。   As shown in FIG. 2, the tester of the present embodiment executes a sequence control unit 1 that controls a test pattern generation sequence, a control memory 4 that stores a test pattern generation program, and an operation according to the test pattern generation program. And an arithmetic unit 5 that outputs a test pattern toward the device under test. The tester of this embodiment generates a test pattern according to a test pattern generation program.

図２に示すように、シーケンス制御部１はシーケンス制御回路２と、シーケンス制御回路２を制御するタイマー３とを備える。   As shown in FIG. 2, the sequence control unit 1 includes a sequence control circuit 2 and a timer 3 that controls the sequence control circuit 2.

図３に示すように、タイマー３は、コントロールメモリ４に格納されたテストパターン発生プログラムから取得したレート長設定値を積算する積算部３１と、積算部３１における積算値と、タイマー設定値とを比較する比較部３２と、を備える。レート長設定値については後述する。   As shown in FIG. 3, the timer 3 includes an integration unit 31 that integrates the rate length setting value acquired from the test pattern generation program stored in the control memory 4, an integration value in the integration unit 31, and a timer setting value. A comparison unit 32 for comparison. The rate length setting value will be described later.

図４は本実施形態のテスタの動作の概念を示すタイミングチャートである。   FIG. 4 is a timing chart showing the concept of operation of the tester of this embodiment.

図４に示すように、本実施形態のテスタでは、シーケンス番号で規定される処理単位を順次実行する。図２に示すように、本実施形態のテスタでは、基本的にはシーケンス制御部１から、コントロールメモリ４、演算部５に、順次、信号を受け渡すことで、最終的に被試験デバイスにテストパターンを与える回路構成を採る。このため、シーケンス制御部１における動作開始からテストパターンの出力までの間、一定の処理単位数に相当する時間差が存在する。   As shown in FIG. 4, in the tester of the present embodiment, processing units defined by sequence numbers are sequentially executed. As shown in FIG. 2, in the tester according to the present embodiment, basically, a signal is sequentially transferred from the sequence control unit 1 to the control memory 4 and the calculation unit 5 to finally test the device under test. A circuit configuration that gives a pattern is adopted. For this reason, there is a time difference corresponding to a certain number of processing units from the start of operation in the sequence controller 1 to the output of the test pattern.

図４では、処理単位数として５０段数分の回路が存在する場合を例示しており、シーケンス番号の発行が、被試験デバイスへのテストパターンの出力よりも、常に５０段分先行している。このような段数を先行段数と呼んでいる。図４に示すように、被試験デバイスに対し、シーケンス番号「０」の処理に対応するテストパターンが与えられる時、シーケンス制御部１において先行して実行されている処理は、シーケンス番号「−５０」の処理である。   FIG. 4 exemplifies a case where there are 50 stages of circuits as the number of processing units, and the issue of the sequence number always precedes the output of the test pattern to the device under test by 50 stages. Such a stage number is called a preceding stage number. As shown in FIG. 4, when a test pattern corresponding to the process of the sequence number “0” is given to the device under test, the process executed in advance in the sequence control unit 1 is the sequence number “−50”. Is the process.

次に、本実施形態のテスタでは、被試験デバイスに与えられるテストパターンのレート長を可変できる。レート長はコントロールメモリ４に格納されたテストパターン発生プログラムのレート長設定値として規定される。レート長設定値はシーケンス番号ごとに定めることができる。   Next, in the tester of the present embodiment, the rate length of the test pattern given to the device under test can be varied. The rate length is defined as the rate length setting value of the test pattern generation program stored in the control memory 4. The rate length setting value can be determined for each sequence number.

シーケンス制御部１、コントロールメモリ４および演算部５の動作は互いに同期しており、その処理レートは、被試験デバイスに与えられるテストパターンの実レート長に一致している。すなわち、テスタ全体の動作は、被試験デバイスに与えられるテストパターンの出力タイミングに同期しており、テスタ全体の動作は実レート長に応じて、その処理レートが変動する。   The operations of the sequence control unit 1, the control memory 4 and the calculation unit 5 are synchronized with each other, and the processing rate thereof matches the actual rate length of the test pattern given to the device under test. That is, the operation of the entire tester is synchronized with the output timing of the test pattern given to the device under test, and the processing rate of the operation of the entire tester varies depending on the actual rate length.

次に、本実施形態のテスタ各部の動作を説明する。   Next, the operation of each part of the tester of this embodiment will be described.

シーケンス制御回路２は、順次シーケンス番号を発行する。シーケンス番号を受け取ったコントロールメモリ４は、格納されたテストパターン発生プログラムに基づき、そのシーケンス番号に対応する演算指令を演算部５に出力する。演算部５は演算指令に従った演算処理を実行し、所定のテストパターンを、順次、被試験デバイスに向けて出力する。演算指令には、レート長設定値が含まれており、図４に示すように、レート長設定値は被試験デバイス基準での実レート長に反映される。   The sequence control circuit 2 issues sequence numbers sequentially. Upon receiving the sequence number, the control memory 4 outputs a calculation command corresponding to the sequence number to the calculation unit 5 based on the stored test pattern generation program. The calculation unit 5 executes calculation processing according to the calculation command, and sequentially outputs a predetermined test pattern toward the device under test. The calculation command includes a rate length setting value. As shown in FIG. 4, the rate length setting value is reflected in the actual rate length based on the device under test.

一方、図３に示すように、シーケンス番号を受けたコントロールメモリ４は、テストパターン発生プログラムに基づき、所定のタイミングでタイマースタートの指令をタイマー３に向けて出力する。タイマースタートの指令を受けたタイマー３は、計時動作をスタートする。   On the other hand, as shown in FIG. 3, the control memory 4 that has received the sequence number outputs a timer start command to the timer 3 at a predetermined timing based on the test pattern generation program. Upon receiving the timer start command, the timer 3 starts a time measuring operation.

また、シーケンス番号を受けたコントロールメモリ４は、テストパターン発生プログラムに基づき、そのシーケンス番号に対応するレート長設定値をタイマー３に向けて出力する。タイマー３の積算部３１ではコントロールメモリ４から送信されたレート長設定値を順次、積算する。計時動作をスタートしている場合、タイマー３の比較部３２では、積算部３１における積算値と、タイマー設定値とを比較し、積算値がタイマー設定値に到達すると、シーケンス制御回路２に向けてタイムアップ信号を出力し、計時動作をストップする。   The control memory 4 that has received the sequence number outputs a rate length setting value corresponding to the sequence number to the timer 3 based on the test pattern generation program. The integration unit 31 of the timer 3 sequentially integrates the rate length setting values transmitted from the control memory 4. When the timekeeping operation is started, the comparison unit 32 of the timer 3 compares the integration value in the integration unit 31 with the timer set value. When the integration value reaches the timer set value, the comparison unit 32 moves toward the sequence control circuit 2. Outputs a time-up signal and stops timing operation.

タイムアップ信号を受けると、シーケンス制御回路２は所定の処理を実行する。シーケンス制御回路２は、例えば、コントロールメモリ４に対し、割り込み処理への切り替えを指令し、コントロールメモリ４はテストパターン発生プログラムに基づき、演算部５に向けて所定の割り込み処理の実行を指令する。   When the time-up signal is received, the sequence control circuit 2 executes a predetermined process. For example, the sequence control circuit 2 instructs the control memory 4 to switch to interrupt processing, and the control memory 4 instructs the arithmetic unit 5 to execute predetermined interrupt processing based on the test pattern generation program.

図４では、タイマー設定値が１００ｎｓの場合を例示している。タイマー３はシーケンス番号「０」において計時動作を開始している。シーケンス番号「０」〜「５」の処理において、レート長設定値を積算し、積算値が１００ｎｓに到達したため、タイムアップ信号が出力されている。また、図４の例では、タイマー３はシーケンス番号「５０」において計時動作を開始している。シーケンス番号「５０」〜「５３」の処理において、レート長設定値を積算し、積算値が１００ｎｓに到達したため、タイムアップ信号が出力されている。このように、先行するタイマー３の動作には、被試験デバイス基準での実レート長が反映される。   FIG. 4 illustrates a case where the timer set value is 100 ns. The timer 3 starts timing operation at the sequence number “0”. In the processing of sequence numbers “0” to “5”, the rate length set value is integrated, and the integrated value has reached 100 ns, so a time-up signal is output. In the example of FIG. 4, the timer 3 starts a time measuring operation at the sequence number “50”. In the processing of sequence numbers “50” to “53”, the rate length set value is integrated, and the integrated value has reached 100 ns, so a time-up signal is output. Thus, the actual rate length based on the device under test is reflected in the operation of the preceding timer 3.

図４に示すように、本実施形態のテスタによれば、レート長設定値を積算することでタイムアップ判定を実行しているので、被試験デバイス基準の実レート長の下で、テストパターン発生プログラムに従った正しい計時時間に即したタイマー動作が実現できる。ただし、タイマー３における処理自体である程度の段数を消費するため、タイムアップの判定はシーケンス番号の発行からの遅れを伴っている。したがって、実際の計時時間にはタイマー３の段数分に相当する誤差が含まれる。しかし、タイマー３の段数はテスタにおけるテストパターン発生に要する段数よりも大幅に少なくて済むため、その誤差を小さな値に抑えることができる。   As shown in FIG. 4, according to the tester of the present embodiment, the time-up determination is executed by integrating the rate length set value, so that a test pattern is generated under the actual rate length of the device under test. Timer operation in accordance with the correct timekeeping time according to the program can be realized. However, since a certain number of stages are consumed in the processing in the timer 3, the determination of time-up is accompanied by a delay from the issue of the sequence number. Therefore, the actual time measurement time includes an error corresponding to the number of stages of the timer 3. However, since the number of stages of the timer 3 is significantly smaller than the number of stages required for test pattern generation in the tester, the error can be suppressed to a small value.

以上のように、本実施形態のテスタによれば、被試験デバイス基準の実レート長となるレート長設定値を積算し、積算値とタイマー設定値とを比較することで、タイムアップの判断をしている。このためレート長が変動しても、被試験デバイスに与えられるテストパターンに対し、正確な計時時間を反映させることができる。   As described above, according to the tester of the present embodiment, the rate length setting value that is the actual rate length of the device under test is integrated, and the integrated value and the timer setting value are compared to determine whether the time is up. is doing. For this reason, even if the rate length fluctuates, the accurate time measurement can be reflected in the test pattern given to the device under test.

本実施形態において、「パターン生成手段」はシーケンス制御部１、コントロールメモリ４および演算部５に、「レート長取得手段」はコントロールメモリ４に、「カウント値算出手段」はレート長積算部３１に、「タイムアップ検出手段」は比較部３２に、それぞれ相当する。   In the present embodiment, the “pattern generation means” is in the sequence control section 1, the control memory 4 and the calculation section 5, the “rate length acquisition means” is in the control memory 4, and the “count value calculation means” is in the rate length integration section 31. “Time-up detection means” corresponds to the comparison unit 32.

本発明の適用範囲は上記実施形態に限定されることはない。タイマー設定値は固定ではなく、コントロールメモリ４から任意に値を設定し、変更する構成でもよい。例えば、１回目は、タイマー設定値を１００ｕｓとし、タイムアップ後、１ｍｓで２回目を実施するというように変更を行う。また、本発明は、被検査デバイスに与える試験パターンの生成をタイマーにより制御するテスタに対し、広く適用することができる。被試験デバイスの種類は限定されない。   The scope of application of the present invention is not limited to the above embodiment. The timer set value is not fixed, and a value may be arbitrarily set from the control memory 4 and changed. For example, in the first time, the timer setting value is set to 100 us, and after the time is up, the second time is changed in 1 ms. Further, the present invention can be widely applied to a tester that controls generation of a test pattern to be given to a device to be inspected by a timer. The type of device under test is not limited.

本発明によるテスタを機能的に示すブロック図。The block diagram which shows the tester by this invention functionally. 本実施形態のテスタの構成を示すブロック図。The block diagram which shows the structure of the tester of this embodiment. タイマーの構成を示すブロック図。The block diagram which shows the structure of a timer. 本実施形態のテスタの動作の概念を示すタイミングチャート。The timing chart which shows the concept of operation | movement of the tester of this embodiment.

符号の説明Explanation of symbols

１ シーケンス制御部（パターン生成手段）
４ コントロールメモリ（パターン生成手段、レート長取得手段）
５ 演算部（パターン生成手段）
３１ レート長積算部（カウント値算出手段）
３２ 比較部（タイムアップ検出手段）
１００ タイマー
１０１ レート長取得手段
１０２ カウント値算出手段
１０３ タイムアップ検出手段
1 Sequence control unit (pattern generation means)
4 Control memory (pattern generation means, rate length acquisition means)
5. Calculation unit (pattern generation means)
31 Rate length integration unit (count value calculation means)
32 comparison unit (time-up detection means)
DESCRIPTION OF SYMBOLS 100 Timer 101 Rate length acquisition means 102 Count value calculation means 103 Time-up detection means

Claims (5)

被検査デバイスに与える試験パターンを生成するパターン生成手段と、前記パターン生成手段の動作を制御するタイマーと、を備えるテスタにおいて、
前記タイマーは、
前記パターン生成手段により生成されるパターンのレート長を取得するレート長取得手段と、
前記レート長取得手段により取得された前記レート長に基づいて現在のカウント値を算出するカウント値算出手段と、
前記カウント値算出手段により算出された前記カウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段と、
を備えることを特徴とするテスタ。 In a tester comprising pattern generation means for generating a test pattern to be applied to a device to be inspected, and a timer for controlling the operation of the pattern generation means,
The timer is
Rate length acquisition means for acquiring a rate length of a pattern generated by the pattern generation means;
Count value calculation means for calculating a current count value based on the rate length acquired by the rate length acquisition means;
Time-up detection means for detecting time-up by comparing the count value calculated by the count value calculation means with a predetermined set value;
A tester comprising: 前記カウント値算出手段は、前記レート長取得手段により取得された前記レート長を積算することで前記カウント値を算出することを特徴とする請求項１に記載のテスタ。 The tester according to claim 1, wherein the count value calculation unit calculates the count value by integrating the rate lengths acquired by the rate length acquisition unit. 前記レート長取得手段、前記カウント値算出手段および前記タイムアップ検出手段は、前記パターン生成手段と同期して動作することを特徴とする請求項１または２に記載のテスタ。 The tester according to claim 1, wherein the rate length acquisition unit, the count value calculation unit, and the time-up detection unit operate in synchronization with the pattern generation unit. 前記レート長取得手段、前記カウント値算出手段、前記タイムアップ検出手段および前記パターン生成手段における処理は、前記パターン生成手段により生成されるパターンのレート長に同期していることを特徴とする請求項３に記載のテスタ。 The processing in the rate length acquisition unit, the count value calculation unit, the time-up detection unit, and the pattern generation unit is synchronized with the rate length of the pattern generated by the pattern generation unit. 3. The tester according to 3. 前記パターン生成手段は、レート長が変動する試験パターンを生成することを特徴とする請求項１〜４のいずれか１項に記載のテスタ。
The tester according to any one of claims 1 to 4, wherein the pattern generation unit generates a test pattern whose rate length varies.
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