JP3669625B2 - Data processing system and method of operating data processing system - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置とされるシングルチップ・マイクロコンピュータに内蔵されたプログラムメモリのオンボード書込み技術に関し、例えば、一括消去型の電気的に消去可能な及びプログラム可能な不揮発性記憶装置（以下単に、フラッシュ型ＥＥＰＲＯＭ、又は、フラッシュメモリとも称する。）をプログラムメモリとして備えたシングルチップ・マイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
データ処理装置としてのシングルチップ・マイクロコンピュータ（単にマイクロコンピュータとも称する）は、動作プログラムを記憶するプログラムメモリを内蔵する。シングルチップ・マイクロコンピュータは、上記内蔵プログラムメモリに記憶される動作プログラムに規定される所定のデータ処理を実行する。
【０００３】
上記プログラムメモリは、マスク型不揮発性記憶装置（以下、マスク型リード・オンリ・メモリ又はマスクＲＯＭと称する）や電気的にプログラム可能な不揮発性記憶装置（以下単にＥＰＲＯＭと称する）で形成されてきた。しかし、近年では、一括消去型の電気的に消去可能な及びプログラム可能な不揮発性記憶装置（以下単にフラッシュ型ＥＥＰＲＯＭ、又は、フラッシュメモリとも称する）がプログラムメモリに適用される様になってきた。
【０００４】
フラッシュメモリは、一旦書き込んだデータを電気的に消去したり或いは電気的に書き換えたりすることが可能である。そのため、プログラムメモリとしてフラッシュメモリを内蔵するマイクロコンピュータは、例えば、以下の利点を有する。
【０００５】
ユーザーの開発するソフトウェアプログラム（アプリケーションソフト）の確定は、一般的に遅れやすい傾向にある。従って、ソフトウェアプログラムの確定前に、マイクロコンピュータ応用システムのハードウェアを組立て、その後、マイクロコンピュータ内のフラッシュメモリへ開発されたソフトウェアプログラムを書込む事ができる。それによって、マイクロコンピュータ応用システムの出荷が迅速化できる。
【０００６】
さらに、一度出荷した応用システムのソフトウェアに関し、仕様の変更されたソフトウェアの開発や機能の追加されたソフトウェア（アップグレード版或いはバージョンアップされたソフトウェアなど）の開発が行われたとき、一度出荷した応用システムのソフトウェアをユーザ側で上記新規に開発したソフトウェアへ書換えることができる。
【０００７】
すなわち、プログラムメモリとしてフラッシュメモリを内蔵するマイクロコンピュータにおいて、マイクロコンピュータをプリント基板、実装基板又はシステム基板上へ実装した後、上記フラッシュメモリ内へ動作プログラムを書きこむための処理が可能とされる。本明細書において、フラッシュメモリを内蔵するマイクロコンピュータをプリント基板、実装基板又はシステム基板上へ実装した状態で、内蔵フラッシュメモリへデータを書き込むような処理を「オンボード書込み処理」と称し、この書き込みモードを「オンボード書込みモード」と称する。
【０００８】
オンボード書込みモードには、幾つかの方式が考えられる。それらを大きく分類すると、以下の２通りに分類される。
【０００９】
第１方式は、ユーザープログラムモード又はブートモードとされる。これらのモードは、マイクロコンピュータに内蔵される中央処理装置（ＣＰＵ）のプログラム実行の流れを、オンボード書込み処理へ分岐し、フラッシュメモリのデータを中央処理装置で変更する方式とされる。
【００１０】
第２方式は、ＲＯＭライタを利用した書き込みモードとされる。このモードは、マイクロコンピュータを停止して、外部的な手段（ＲＯＭライタ）でフラッシュメモリのデータの変更を実現する方式とされる。
【００１１】
特開平６−１８０６６４号公報は、フラッシュメモリの書き換え時、異常処理プログラムを別の領域へ移し、書き換え時の異常に対応するようにしたシステムを開示している。
【００１２】
【発明が解決しようとする課題】
上記第１方式において、内蔵フラッシュメモリの記憶内容自体が書換えの対象とされるため、内蔵ＲＡＭ（ランダム・アクセス・メモリ）などのフラッシュメモリ以外のメモリに存在する書き込み制御プログラムを中央処理装置（ＣＰＵ）で実行し、フラッシュメモリの消去又は書込みを行うようにしている。
【００１３】
上記第１方式における上記フラッシュメモリの消去又は書込み状態において、マイクロコンピュータの本来の機能は失われない。そのため、マイクロコンピュータの外部から供給された信号入力に起因して、中央処理装置（ＣＰＵ）に対する割込みが誤って発生したり、或いは、書き込み制御プログラムの実行中にアドレスエラーが生じたりする場合がある。また、ＮＭＩ（ノンマスカブル割り込み）は、割り込み自体を禁止できないので、意図しないＮＭＩが上記第１方式におけるフラッシュメモリの書き込み又は消去中に発生する可能性がある。ＮＭＩでなくとも、誤って割り込みを許可状態にし、同様の状態となる可能性がある。
【００１４】
一般的には、割込みの発生やアドレスエラーの発生が生じた場合、割込み処理ルーチン或いは例外処理ルーチンへ中央処理装置の処理が分岐される。中央処理装置の処理を割込み処理ルーチン或いは例外処理ルーチンへ分岐させる為に利用されるのが、割込み処理ルーチン或いは例外処理ルーチンの先頭アドレスを示すベクタアドレスである。割込みの発生や例外処理の発生が起きた場合、対応する割込み処理ルーチン或いは例外処理ルーチンのベクタアドレスが中央処理装置によって取得される。そして、その取得されたベクタアドレスは中央処理装置のプログラムカウンタに書き込まれ、中央処理装置のプログラムフローがベクタアドレスの示すアドレスへジャンプすることで、対応する割込み処理或いは例外処理が実行される。
【００１５】
ここで注意すべき事項は以下の事項である事が発明者の検討によって明らかとされた。
【００１６】
すなわち、一般的に、複数のベクタアドレスは、プログラムメモリ内のベクタアドレス格納領域内に記憶される。フラッシュメモリがプログラムメモリとされる場合においてもそれに関しては同様であり、複数のベクタアドレスはフラッシュメモリ内のベクタアドレス格納領域内に格納される。
【００１７】
ところが、フラッシュメモリがプログラムメモリとされ、かつ、上記フラッシュメモリに対してユーザープログラムモード又はブートモードでの消去又は書込みが実行されている時、割込みの発生や例外処理の発生が生じた場合、中央処理装置はフラッシュメモリ内のベクタアドレス格納領域内に格納される所望のベクタアドレスを取得できない。
【００１８】
すなわち、フラッシュメモリのユーザープログラムモード又はブートモードでの消去又は書込みのための書き換え制御プログラムがフラッシュメモリ以外のメモリ（例えば、ＲＡＭ）に存在するにもかかわらず、ベクタアドレスがプログラムメモリ内に存在する。そのため、プログラムメモリであるフラッシュメモリに対する消去処理又は書込み処理中においては、正しいベクタアドレスが得られない。その結果、プログラムメモリのユーザープログラムモード又はブートモード時において、割込みの発生や例外処理の発生が生じた場合、マイクロコンピュータの暴走、さらには応用システムの破損の危険がある事が解った。また、マイクロコンピュータが暴走し、フラッシュメモリの過消去・過書き込み等が発生すると、そのマイクロコンピュータ応用システムの再生が不可能になる場合もある。一方、電源電位の低下等の異常事態は、ＮＭＩ等の割り込みで検出するのが一般的な手段である。
【００１９】
なお、フラッシュメモリに対する消去処理又は書込み処理は、消去ベリファイ動作及び書き込みベリファイ動作を含むものとみなされる。
【００２０】
フラッシュメモリをプログラムメモリとして内蔵するマイクロコンピュータにおいては、応用システムのハードウェアの組立後、ユーザ側が内蔵フラッシュメモリへソフトウェアを書込んだり、一度出荷した応用システムの内蔵フラッシュメモリのソフトウェアを書換え可能である。そのため、フラッシュメモリをマイクロコンピュータに内蔵することの利点は多い。しかし、内蔵フラッシュメモリのユーザープログラムモード又はブートモードでのオンボード書込みモード中における割込みの発生や例外処理の発生は、マイクロコンピュータの暴走や応用システムの破損の危険の原因となる事が明らかになった。
【００２１】
本発明の目的は、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることにある。
【００２２】
本発明の他の目的は、電気的に消去可能な及びプログラム可能な不揮発性記憶装置をプログラムメモリとして含むデータ処理装置において、上記プログラムメモリのオンボード書込み時に割込み処理或いは例外処理の要求がされた場合であっても、暴走や破損の危険を防止可能にすることにある。
【００２３】
本発明のさらに他の目的は、フラッシュメモリをプログラムメモリとして含むマイクロコンピュータであって、上記プログラムメモリのオンボード書込み又は消去時に割込み処理或いは例外処理の要求がされた場合、その要求に応答可能なマイクロコンピュータのようなデータ処理装置を提供することにある。
【００２４】
本発明のさらに別の目的は、フラッシュメモリをプログラムメモリとして含むシングルチップマイクロコンピュータであって、上記プログラムメモリの書込み又は消去時に割込み処理或いは例外処理の要求がされた場合、中央処理装置が対応する割込み処理或いは例外処理に関係するベクタアドレスを取得可能に構成されたシングルチップマイクロコンピュータのようなデータ処理装置を提供することにある。
【００２５】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００２６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２７】
データ処理装置は、電気的に消去又は書込みが可能なプログラムメモリ（１８）と、上記プログラムメモリ（１８）をアクセス可能な中央処理装置（１２）と、上記プログラムメモリの消去又は書込み中の割込み発生或いは例外処理の発生に起因する誤動作を排除するための誤動作排除手段とを含む。
【００２８】
上記誤動作排除手段は、以下の構成を含む事ができる。
【００２９】
〔１〕図６に示されるように、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間、上記中央処理装置（１２）に対する割込み要求或いは例外処理要求を排除もしくは無効化するための第１制御論理回路（Ｇ５）が上記データ処理装置に設けられる。
【００３０】
したがって、ユーザープログラムモード又はブートモードで上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間において、上記第１制御論理回路（Ｇ５）は上記中央処理装置（１２）に対する割込み要求或いは例外処理要求を排除もしくは無効化するので、上記中央処理装置（１２）は、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間、割込み要求或いは例外処理要求に対応するベクタアドレスの取得動作を実行しない。このことが、プログラムメモリ（１８）のオンボード書込みの際のシステムの安全性の向上を達成する。これによって、意図しない割り込み要求の発生を禁止できる。
【００３１】
〔２〕図７に示されるように、ユーザープログラムモード又はブートモードで上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間、上記中央処理装置（１２）に対する割込み要求或いは例外処理要求に応答して、上記プログラムメモリ（１８）に対する消去処理又は書込み処理を中止させる為の第２制御論理回路（Ｇ６）が上記データ処理装置に設けられる。
【００３２】
すなわち、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間において、上記第２制御論理回路（Ｇ６）は、上記中央処理装置（１２）に対する割込み要求或いは例外処理要求に応答し、上記プログラムメモリ（１８）に対する消去処理又は書込み処理を中止させる。具体的には、上記第２制御論理回路（Ｇ６）は、上記プログラムメモリ（１８）に設けられた動作制御レジスタの消去制御ビット（３２）、書き込み制御ビット（３３）、ベリファイ制御ビット（３４）等の制御ビットのデータを活性化状態から非活性化状態へ変更する。
【００３３】
したがって、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間に上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した時、上記第２制御論理回路（Ｇ６）は上記プログラムメモリ（１８）に対する消去処理又は書込み処理を中止させる。このような割り込みの発生は書き込み及び消去制御プログラムのプログラミングミスや停電などの非常事態の原因であることもある。そこで、上記プログラムメモリ（１８）に対する消去処理又は書込み処理を中止させる事で、フラッシュメモリの過消去・過書き込みの発生が防止される。また、その後上記中央処理装置（１２）は、上記プログラムメモリ（１８）から上記割込み要求或いは例外処理要求に対応するベクタアドレスを取得する事ができる。以上により、プログラムメモリ（１８）のオンボード書込みの際のシステムの安全性の向上が達成する。
【００３４】
〔３〕図３及び図５に示されるように、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間に上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した時、上記プログラムメモリ（１８）のベクタアドレス格納領域のアクセスを禁止し、上記プログラムメモリ（１８）以外のメモリ、例えば、ランダムアクセスメモリ（１３）の所定領域をアクセスできるように、メモリ選択動作を上記プログラムメモリ（１８）から上記プログラムメモリ（１８）以外のメモリへ変更させる選択メモリ変更手段（Ｇ１、Ｇ２、Ｇ４）がデータ処理装置に設けられる。なお、上記選択メモリ変更手段（Ｇ１、Ｇ２、Ｇ４）はバスコントローラ（２７）に設けることができる。
【００３５】
この場合、上記プログラムメモリ（１８）以外のメモリの所定領域には、予め、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間において上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した時に処理すべき割り込み処理又は例外処理のためのベクタアドレスデータが格納されている。そして、上記所定記憶領域に格納されたベクタアドレスデータは、上記プログラムメモリ（１８）以外のメモリの他の記憶領域に格納された所定割込み処理ルーチン或いは例外処理ルーチンの先頭アドレスを示すように設定される。
【００３６】
〔３・１〕上記〔３〕において、上記選択メモリ変更手段（Ｇ１，Ｇ２）は、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間に上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した時、上記プログラムメモリ（１８）のベクタアドレス格納領域のアクセスの検出に応答し、上記プログラムメモリ（１８）の選択信号を不活性化する。その代わり、上記選択メモリ変更手段（Ｇ１，Ｇ２）は、上記プログラムメモリ（１８）以外のメモリ（１３）の選択信号を活性化する。
【００３７】
〔３・２〕上記〔３〕において、上記選択メモリ変更手段（Ｇ４）は、上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間に上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した時、上記プログラムメモリ（１８）のベクタアドレス格納領域のアクセスの検出に応答し、上記プログラムメモリ（１８）のベクタアドレス格納領域をアクセスするためのアドレス信号を上記プログラムメモリ（１８）以外のメモリ、例えば、ランダムアクセスメモリ（１３）の所定記憶領域をアクセスするアドレス信号へ変換する。
【００３８】
上記〔３・１〕及び上記〔３・２〕の様に構成することにより、ユーザープログラムモード又はブートモードで上記プログラムメモリ（１８）の消去処理又は書込み処理が行われている期間において上記中央処理装置（１２）に対する割込み要求或いは例外処理要求が発生した場合であっても、上記中央処理装置（１２）は対応する割込み処理ルーチン或いは例外処理ルーチンに関するベクタアドレスを上記プログラムメモリ（１８）以外のメモリの他の記憶領域をアクセスすることによって取得できる。従って、ＮＭＩ割り込みを使用して、停電による電源電圧Ｖｃｃの低下等の非常事態をマイクロコンピュータに通知し、上記プログラムメモリ（１８）に対する消去処理又は書込み処理を中止させる事で、フラッシュメモリの過消去・過書き込みの発生が防止される。この場合、ＮＭＩに対する割り込み処理ルーチンの中で、消去処理又は書込み処理の中止状態を記録する処理を実行し、フラッシュメモリを過消去・過書き込みや中間状態等の異常状態から保護できる。このことが、プログラムメモリ（１８）のオンボード書込みの際のシステムの安全性の向上を達成する。
【００３９】
【発明の実施の形態】
図１は、本発明にしたがうデータ処理装置としてのシングルチップ・マイクロコンピュータ３０を示している。特に制限されないが、シングルチップ・マイクロコンピュータ３０は、単結晶シリコン基板などの一つの半導体基板（半導体チップ）上に形成される。
【００４０】
図１に示されるように、シングルチップ・マイクロコンピュータ３０は、特に制限されないが、割込み制御回路１０、クロック発振器１１、中央処理装置（ＣＰＵ）１２、内蔵ランダム・アクセス・メモリ（ＲＡＭ）１３、ホストインタフェース回路１４、シリアル通信回路とされるシリアルコミュニケーションインタフェース回路１５、１０ビットのアナログ・デジィタル変換回路（Ａ／Ｄ変換器）１６、８ビットのデジィタル・アナログ変換回路（Ｄ／Ａ変換器）１７、プログラムメモリとれる内蔵リード・オンリ・メモリ（ＲＯＭ）１８、ウォッチドッグタイマ回路１９、１６ビットのフリーランニングタイマ回路２０、８ビットのタイマ回路２１、パルス幅変調のために利用されるＰＷＭタイマ回路２２、及び複数の信号入力、信号出力又は信号入出力に利用されるポートＰ１〜Ｐ９を含む。
【００４１】
これらの回路モジュール（１０、１２〜２２、Ｐ１〜Ｐ９）がアドレスバス２４及びデータバス２６によって結合され、中央処理装置１２がアドレスバス２４及びデータバス２５、２６を用いて回路モジュール（１２〜２２、Ｐ１〜Ｐ９）をアクセスできるようにされる。
【００４２】
中央処理装置１２が回路モジュール（１２〜２２、Ｐ１〜Ｐ９）の何れかをアクセスする場合、中央処理装置１２はアクセスの対象とされる回路モジュールに割り当てられたアドレスを選択するためのアドレス信号を上記アドレスバス２４へ発生する。この時、データリードモードであるなら、アクセスの対象とされる回路モジュールはデータバス２５、２６にデータを出力し、上記中央処理装置１２はデータバス２６を介してそのデータを取り込む。一方、データライトモードであるなら、上記中央処理装置１２はデータバス２５、２６へ所望のデータを出力し、上記アクセスの対象とされる回路モジュールはデータバス２５、２６を介してそのデータを取り込む。
【００４３】
次に、上記各回路ブロック（１０〜２２）の機能が説明される。
【００４４】
クロック発振器１１は、特に制限されないが、水晶振動子を利用して発振する発振器と、この発振器の出力パルスのデューティを補正するデューティ補正回路と、上記デューティ補正回路からのシステムクロック信号を分周することによって内蔵周辺モジュール（１２〜２２）の為の内蔵周辺モジュールクロック信号を形成するクロック分周器と、上記クロック分周器からの上記内蔵周辺モジュール用クロック信号を分周して内部クロック信号を生成するためのプリスケーラとを含む。クロック発振器１１で発生された所定周波数のシステムクロックに同期して、各回路モジュール（１０、１２〜２２）が動作される。
【００４５】
ＣＰＵ１２は、特に制限されないが、処理すべきプログラム内に定義された命令が格納される命令レジスタ（ＩＲ）、上記命令レジスタに格納された命令をデコードする命令デコーダ（ＩＤＥＣ）、上記命令デコーダから出力される制御信号に従ってその動作が制御される命令実行部（ＩＥＸＥ）とを含む。上記命令実行部（ＩＥＸＥ）は、算術演算や論理演算を実行する算術論理演算器（ＡＬＵ）、８ビット×１６本の汎用レジスタ（Ｒ０−Ｒ１５）、プログラム内の次に実行されるべき命令の命令アドレスに関するデータを格納するプログラムカウンタ（ＰＣ）等を有する。プログラムカウンタ（ＰＣ）内のデータは、命令が上記命令実行部（ＩＥＸＥ）によって実行される毎に、インクリメントされる。上記命令実行部（ＩＥＸＥ）は、クロック発振器１１から出力されるシステムクロックをタイムベースとして、所定の演算処理、及び各内蔵周辺モジュール（１２〜２２）の動作制御を行う。なお、上記命令レジスタ（ＩＲ）、命令デコーダ（ＩＤＥＣ）、命令実行部（ＩＥＸＥ）、算術論理演算器（ＡＬＵ）、汎用レジスタ（Ｒ０−Ｒ１５）乃至プログラムカウンタ（ＰＣ）は、図面の簡素化のため、上記図１には描かれていない。
【００４６】
上記汎用レジスタの１つは、割り込み発生時或いは例外発生時のスタックポインタとして利用される。すなわち、割り込み発生時或いは例外発生時、その時点における上記汎用レジスタに格納されていたデータを、例えば、所定の外部記憶装置へ待避させることが行われる。この場合、スタックポインタは、待避されたデータのアドレスを示すアドレスデータを格納する。割り込み処理或いは例外処理からの復帰時、上記スタックポインタに格納されるアドレスデータを利用して、その割り込み処理或いは例外処理が受け付けられた時に上記外部記憶装置へ待避されたところの汎用レジスタの内容が汎用レジスタ内に回復される。なお、上記システムクロックのある立上がりエッジから次の立上がりエッジまでの１単位が１ステートとされるとき、ＣＰＵ１２のメモリサイクル又はバスサイクルは、例えば、２ステート又は３ステートで構成される。言い換えると、ＣＰＵ１２は、システムクロックの２周期又は３周期で、上記内蔵周辺モジュール（１２〜２２）をアクセスすることができるように設計される。
【００４７】
内蔵ＲＡＭ１３は、特に制限されないが、１ｋバイトの記憶容量を有するスタティック型ＲＡＭとされる。内蔵ＲＡＭ１３は、アドレスバス２４及びそれぞれ８ビット幅のデータバス２５，２６によってＣＰＵ１２へ結合される。その結果、内蔵ＲＡＭ１３は、バイトデータ（８ビットのデータ）、ワードデータ（１６ビットのデータ）にかかわらず、２ステートのメモリアクセスサイクル一回で、バイトデータ及びワードデータの入力及び出力が可能にされている。
【００４８】
ホストインタフェース回路１４は、ＣＰＵ１２とホストシステムとの２チャンネルのパラレルインタフェース機能を有し、特に制限されないが、４バイトのデータレジスタ、高速ゲートロジックや、割込み要求回路などを含む。ホストシステムからの５つのコントロール信号、ホストシステムへの４つの出力信号、及びコマンド又はデータ入出力バスとしての８ビット幅のデータバス２５を介してホストシステムとの通信が可能とされる。
【００４９】
シリアルコミュニケーションインタフェース回路１５は、他のＬＳＩとの間でシリアルデータの通信を行うためのモジュールで、調歩同期式モードによる通信と、クロック同期式モードによる通信との選択が可能とされる。動作モードの指定や、データフォーマットの指定、ビットレートの設定及び送受信制御のための複数のコントロールレジスタと、送受信のコントロール回路、及びバスインタフェースなどを含む。
【００５０】
Ａ／Ｄ変換器１６は、特に制限されないが、逐次変換方式により、入力アナログ信号をディジタル信号に変換するためのもので、特に制限されないが、最大８チャンネルのアナログ入力を選択することができる。
【００５１】
Ｄ／Ａ変換器１７は、データバス２５を介して入力されたディジタル信号をアナログ信号に変換する機能を有し、各種レジスタや、８ビットＤ／Ａ変換部、及びコントロール回路を含む。
【００５２】
ウォッチドッグタイマ１９は、システムの監視を行うものである。システムの暴走などにより、ウォッチドッグタイマ１９内のタイマカウンタの値が書換えられずにオーバーフローすると、ウォッチドッグタイマ１９はＣＰＵ１２に対してリセット信号又はＮＭＩ（ノンマスカブル割込み）要求を発生する。また、この機能を利用しない場合には、ウォッチドッグタイマ１９内のタイマカウンタはインターバルタイマとしても使用可能である。
【００５３】
１６ビットフリーランニングタイマ２０は、特に制限されないが、１６ビットフリーランニングカウンタをベースにして２種類の独立した波形出力が可能とされ、また、入力パルスの幅や、外部クロックの周期を測定することができる。
【００５４】
８ビットタイマ２１は２チャンネル設けられ、それぞれタイマカウンタの他に、８ビットのタイムコンスタントレジスタが設けられる。それにより、任意のデューティ比のパルス信号の出力が可能とされる。
【００５５】
ＰＷＭタイマ２２は、２チャンネル設けられ、各チャンネル毎に、８ビットタイマカウンタと８ビットデューティレジスタがあり、この８ビットデューティレジスタに設定する値によって０〜１００％のデューティパルスを得ることができるようになっている。
【００５６】
割込み制御回路１０は、外部割込み要求信号とされるＮＭＩ（ノンマスカブル割込み）やＩＲＱ０−ＩＲＱ２、上記周辺モジュール１５〜２２から供給される図示されていない内部割込み要求を受け、所定の優先順位に従って処理するための機能を有し、この割込み要求処理結果に基づいて、割込み例外処理要求信号ＩＲＱＳがＣＰＵ１２に伝達されるようになっている。割込み制御回路１０は、図１に図示されないが、アドレスバス２４及びデータバス２５に結合され、ＣＰＵ１２によって内部レジスタがアクセス可能にされる。なお、上記ＮＭＩ（ノンマスカブル割込み）は、マスク不可能な割り込みとされる。従って、割込み制御回路１０が上記ＮＭＩ（ノンマスカブル割込み）い受けると、上記ＮＭＩに従う割り込み処理を実行する事になる。
【００５７】
内蔵ＲＯＭ１８は、ＣＰＵ１２で実行されるプログラムを格納するためのプログラムメモリとされる。内蔵ＲＯＭ１８は、特に制限されないが、アドレスバス２４及びそれぞれ８ビット幅のデータバス２５，２６によってＣＰＵ１２に結合される。その結果、内蔵ＲＯＭ１８は、バイトデータ（８ビットのデータ）、ワードデータ（１６ビットのデータ）にかかわらず、２ステートのメモリアクセスサイクル一回で、バイトデータ及びワードデータの出力が可能にされている。前述のように、内蔵ＲＯＭ１８は、一括消去型の電気的に消去可能な及びプログラム可能な不揮発性記憶装置（以下単に、フラッシュ型ＥＥＰＲＯＭ、又は、フラッシュメモリとも称する）によって構成される。その内部に格納されるデータとしてのプログラムは、シングルチップマイクロコンピュータをオンボード書き込みモードに設定することによって、プログラミング可能にされる。
【００５８】
本実施例のマイクロコンピュータ３０の動作モードがオンボードプログラミングモードに設定されると、上記内蔵ＲＯＭ１８へのプログラム（データ）書込みや、消去、ベリファイを行うことができる。このオンボードプログラミングモードは、２種類の動作モード（ブートモード、ユーザプログラムモード）を含む。なお、ブートモードは第１オンボードプログラミングモードとされ、ユーザプログラムモードは第２オンボードプログラミングモードとされる。
【００５９】
マイクロコンピュータ３０の動作モードはモード設定回路ＭＣによって判別され、モード設定回路ＭＣはモード設定信号ＭＳ０−ＭＳ４のうちの１つのモード設定信号をハイレベルとする。指定された動作モードを示すハイレベルのモード設定信号は、例えば、中央処理装置ＣＰＵ１２やバスコントローラ２７等の回路へ供給される。モード設定回路ＭＣは、モード設定端子ＭＤ０−ＭＤ２に供給されるモード信号ＭＤＳ０−ＭＤＳ２の信号電圧及び高電圧供給端子Ｖｐｐに供給される高電圧Ｖｐが所定の組み合わせとされているか否かを判別し、マイクロコンピュータ３０の動作モードを所望の動作モードへ設定する。それによって、マイクロコンピュータ３０の動作モードは、上記ブートモードや上記ユーザプログラムモードのほか、後述されるＰＲＯＭモード、シングルチップモード及び外部メモリ拡張モードを含む。シングルチップモードは、内蔵ＲＡＭや内蔵ＲＯＭのアドレス空間を利用してマイクロコンピュータシステムを構成するモードとされる。一方、外部メモリ拡張モードは、内蔵ＲＡＭや内蔵ＲＯＭ以外の外部メモリをも利用してアドレス空間が拡張され、その拡張されたアドレス空間を利用してマイクロコンピュータシステムを構成するモードとされる。
【００６０】
例えば、１２Ｖの電圧がモード設定端子ＭＤ２及び高電圧供給端子Ｖｐｐに供給されると、マイクロコンピュータ３０の動作モードがブートモードに設定される。すなわち、モード設定信号ＭＳ０がハイレベルとされる。この場合、マイクロコンピュータ３０のアドレス空間の設定モードに従って、０Ｖ又は５Ｖの電圧がモード設定端子ＭＤ１、ＭＤ０へそれぞれ供給される。一方、１２Ｖの電圧が高電圧供給端子Ｖｐｐに供給されると、マイクロコンピュータ３０の動作モードがユーザプログラムモードに設定される。すなわち、モード設定信号ＭＳ１がハイレベルとされる。この場合、マイクロコンピュータ３０のアドレス空間の設定モードに従って、０Ｖ又は５Ｖの電圧がモード設定端子ＭＤ０−ＭＤ２へそれぞれ供給される。特に制限されないが、モード設定信号ＭＳ２のハイレベルは上記ＰＲＯＭモードを示し、モード設定信号ＭＳ３のハイレベルは上記シングルチップモードモードを示し、モード設定信号ＭＳ４のハイレベルは上記外部メモリ拡張モードを示す。
【００６１】
ブートモードを使用する場合、フラッシュメモリ１８の書き込み及び消去用のユーザプログラム（書き換え制御プログラム）及び書き込みデータが図示されないホストシステムなどに予め用意される。ブートモードに設定されると、リセット解除後に、予めブートＲＯＭにプログラムされているブートプログラムが起動される。そして、上記ホストシステムから送信されるデータのローレベルの期間がシリアルコミュニケーションインタフェース回路１５によって測定され、それによって、上記ホストシステムの送信データのビットレートが計算され、シリアルコミュニケーションインタフェース回路１５のビットレートレジスタの値が決定される。次に、上記ホストシステムは上記書き換え制御プログラムを構成するデータの転送を行う。シリアルコミュニケーションインタフェース回路１５によって受信された書き換え制御プログラムのデータが内蔵ＲＡＭ１３へ格納される。書き換え制御プログラムの書込みが終了した後、ブートプログラムの処理が内蔵ＲＡＭ１３に書き込まれた書き換え制御プログラムの先頭アドレスへ分岐される。それによって、内蔵ＲＡＭ１３に書込まれた書き換え制御プログラムがＣＰＵ１２によって実行され、フラッシュメモリに対するデータの書込み動作或いはデータの消去動作が実行されることになる。なお、上記ブートＲＯＭは、マスクＲＯＭ等の不揮発性記憶回路から構成され、電源電位の低下があってもその記憶内容は消去されない。
【００６２】
ユーザプログラムモードにおいて、フラッシュメモリ１８に対するデータの書込み動作或いはデータの消去動作がフラッシュメモリ１８の書き込み及び消去用のユーザプログラム（書換え制御プログラム）により可能とされる。この場合、高電圧を供給するための高電圧供給手段及び書換えデータを供給するためのデータ供給手段が実装基板上に設けられる。そして、上記書換え制御プログラムが、例えば、フラッシュメモリ１８乃至他のメモリ（外部メモリ）のプログラムエリアの一部に格納させる。ユーザプログラムモードの設定に応答して、ＣＰＵ１２は上記書換え制御プログラムを内蔵ＲＡＭ１３に格納し、上記書換え制御プログラムを実行するＣＰＵ１２によってフラッシュメモリ１８のオンボード書換えが行われる。
【００６３】
尚、内蔵ＲＯＭとしてのフラッシュメモリ１８の消去又は書込みモードとして、オンボード書込みモード以外に、ＰＲＯＭモードが用意されても良い。上記ＰＲＯＭモードは、フラッシュメモリ１８へのプログラムデータの書込みを汎用ＰＲＯＭライタを用いて可能とするモードとされる。上記ＰＲＯＭモードは、例えば、モード設定端子ＭＤ０−ＭＤ２の全てに、ローレベル”０”のモード設定信号ＭＤＳ０−ＭＤＳ２を供給することによって設定される。
【００６４】
ベクタアドレスが内蔵ＲＯＭとしてのフラッシュメモリ１８内に存在する場合、ユーザープログラムモード又はブートモードにおけるフラッシュメモリ１８の消去又は書込み中に、割り込み要求乃至例外処理要求が発生した時、ＣＰＵ１２は正しいベクタアドレスを取得できない。なぜなら、内蔵ＲＯＭ１８の消去又は書込み中なので、ＣＰＵ１２はフラッシュメモリ１８のベクタアドレス格納領域をアクセスできないからである。そのため、上述のようなマイクロコンピュータの暴走の虞がある。
【００６５】
そこで、本実施例では、ユーザープログラムモード又はブートモードにおけるフラッシュメモリ１８の消去又は書込み中、内蔵ＲＡＭ１３の一部の記憶領域（アドレス領域）が、フラッシュメモリ１８のベクタアドレス格納エリアへ移動されるようにする。すなわち、フラッシュメモリ１８の消去又は書込み中において、フラッシュメモリ１８のベクタアドレス格納エリアのアドレスが、内蔵ＲＡＭ１３の一部の記憶領域のアドレスへ移動される。それによって、フラッシュメモリ１８の消去又は書込み中に発生したベクタアドレスをフェッチする為のアドレス信号は、内蔵ＲＡＭ１３の一部の記憶領域をアクセスすることになる。従って、内蔵ＲＡＭ１３の一部の上記記憶領域へ必要なベクタアドレスを予め格納することによって、正しいベクタアドレスを取得可能にすれば、マイクロコンピュータの暴走などを防止する事ができる。換言すれば、本実施例において、内蔵ＲＡＭ１３は、ユーザープログラムモードにおける内蔵ＲＯＭ１８の消去又は書込み時、フラッシュメモリ１８に格納されたベクタアドレス格納領域を代替するために利用される。このとき、予め利用可能なベクタアドレスが内蔵ＲＡＭ１３の一部の記憶領域に書込まれた後、内蔵ＲＯＭ１８の消去又は書込みのプログラムの実行が開始される事になる。
【００６６】
図２は、内蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込み時に利用される内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖを含む本発明に従うアドレスマップの第１の実施例を示す。
【００６７】
ＣＰＵ１２によって管理されるアドレス空間、言い換えるならば、ＣＰＵ１２がアクセス可能なアドレス空間は、特に制限されないが、６４ｋバイト（Ｈ’００００〜Ｈ’ＦＦＦＦ）とされる。すなわち、アドレスバス２４のビット数は、１６ビットとされる。
【００６８】
内蔵ＲＯＭ１８に割り当てられたアドレス空間のアドレスエリアＡは３２ｋバイト（Ｈ’００００〜Ｈ’７ＦＦＦ）とされる。このアドレスエリアＡのうち、ベクタアドレスに関するアドレスデータが格納されるベクタアドレス格納エリアＡ−Ｖは２５６バイト（Ｈ’００００〜Ｈ’００ＦＦ）とされる。
【００６９】
一方、内蔵ＲＡＭ１３に割り当てられたアドレス空間のアドレスエリアＢは、１ｋバイト（Ｈ’ＦＣ００〜Ｈ’ＦＦＦＦ）とされる。このアドレスエリアＢは、図示されるように、アドレスエリアＢ−Ｖを含む。このアドレスエリアＢ−Ｖは、内蔵ＲＯＭ１８のオンボード書込みを安全に行うために、ベクタアドレス格納エリアＡ−Ｖを代替する為のエリアとされ、例えば、２５６バイト（Ｈ’ＦＣ００〜Ｈ’ＦＣＦＦ）が設定される。従って、ベクタアドレス格納エリアＢ−Ｖは、内蔵ＲＯＭ１８のオンボード書き込みモード（ユーザープログラムモード）中に割り込み要求或いは例外処理要求が発生した場合に利用される１乃至複数のベクタアドレスを格納する。
【００７０】
ユーザープログラムモード又はブートモードにおけるフラッシュメモリ１８の消去又は書込み状態において、ＣＰＵ１２が割込み要求の処理時にベクタアドレス格納エリアＡ−Ｖをリードしようとする場合であっても、上記のように、ベクタアドレス格納エリアＢ−Ｖに割り当てられたアドレスＨ’ＦＣ００〜Ｈ’ＦＣＦＦが見かけ上ベクタアドレス格納エリアＡ−Ｖへ移動されているので、ベクタアドレス格納エリアＢ−Ｖがアクセスされる。それにより、内蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込み中において、正しいベクタアドレスがベクタアドレス格納エリアＢ−Ｖから得られるので、フラッシュメモリ１８の消去又は書込み中でも、ＣＰＵ１２は割り込み要求及び例外処理要求に応じて所望の割り込み処理及び例外処理を正しく行うことができる。
【００７１】
上記のようなベクタアドレスエリアの代替を実現するには、ＣＰＵ１２からベクタアドレス信号が出力されたとき、バスコントローラ２７によって、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖがアクセスされて、その内容（所定のベクタアドレスデータ）がリードされるようにすればよい。
【００７２】
つまり、ユーザープログラムモード又はブートモードにおいて、内蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込み状態で、ＣＰＵ１２が割込み処理時にフラッシュメモリ１８のベクタアドレス格納エリアＡ−Ｖをリードする為のアドレス信号を発生したとき、バスコントローラ２７が次のようにモジュール選択信号を制御すればよい。
【００７３】
すなわち、バスコントローラ２７が、本来活性化されるべき内蔵ＲＯＭ１８のモジュール選択信号を非活性化し、代わりに、内蔵ＲＡＭ１３のモジュール選択信号を活性化し、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖがリードされるように制御する。具体的には、図３に示されるような制御回路（Ｇ１，Ｇ２，Ｇ３）を図１に示されるバスコントローラ回路２７に設ければよい。
【００７４】
図３は、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖをフラッシュメモリ１８のベクタアドレス格納エリアＡ−Ｖへアドレス変換する場合のバスコントローラ２７の主要部構成例を、内蔵ＲＯＭ１８及び内蔵ＲＡＭ１３との関係で示している。
【００７５】
バスコントローラ２７は、内蔵ＲＯＭ１８を選択するための内蔵ＲＯＭ選択回路２９、内蔵ＲＡＭ選択回路２８、及び制御論理回路（誤動作排除手段）とされるゲートＧ１〜Ｇ３を含む。上記内蔵ＲＯＭ選択回路２９は、内蔵ＲＯＭ１８のアドレスを示すアドレス信号が上記アドレスバス２４にあるとき、ハイレベル”１”の出力信号Ａを出力する。内蔵ＲＡＭ選択回路２８は、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖを示すアドレス信号が上記アドレスバス２４にあるとき、ハイレベル”１”の出力信号Ｂを出力し、内蔵ＲＡＭ１３のアドレスを示すアドレス信号が上記アドレスバス２４にあるとき、ハイレベル”１”の出力信号Ｃを出力する。ゲートＧ１は、内蔵ＲＯＭ１８がユーザープログラムモード又はブートモードにおける消去又は書込み状態で、且つ、ベクタフェッチのときハイレベルにされるコントロール信号ＣＯＮＴの反転信号と出力信号Ａとのアンド論理をとり、内蔵ＲＯＭ１８が選択されるべき時、内蔵ＲＯＭ１８のモジュール選択信号とされるセレクト信号ＳＥＬ１をローレベル”０”からハイレベル”１”にアサートする。ゲートＧ２は、コントロール信号ＣＯＮＴと上記出力信号Ｂとのアンド論理をとり、それらの信号が共にハイレベル”１”とされるとき、ハイレベル”１”の出力信号Ｄを出力する。ゲートＧ３は、出力信号Ｃおよび出力信号Ｄとを受け、出力信号Ｃ又は出力信号Ｄがハイレベル”１”とされるとき、内蔵ＲＡＭ１８のモジュール選択信号とされるセレクト信号ＳＥＬ２をローレベル”０”からハイレベル”１”にアサートする。
【００７６】
内蔵ＲＯＭ（３２ｋバイト）１８のアクセスを可能とするため、内蔵ＲＯＭ１８には、アドレスＡ１４〜Ａ０（１５ビット）が入力され、また、内蔵ＲＡＭ（１ｋバイト）のアクセスを可能とするため、内蔵ＲＡＭ１３にはＣＰＵからのアドレスＡ９〜Ａ０（１０ビット）が入力されるようになっている。
【００７７】
内蔵ＲＯＭ選択回路２９は、アドレスバス２４を介してＣＰＵ１２から発生されたのアドレスＡ１５（１ビットのみ）を入力される。このアドレスＡ１５が、ローレベルの場合、つまり、ＣＰＵ１２からのアドレスＡ１５〜Ａ０が、
”０ｘｘｘ ｘｘｘｘ ｘｘｘｘ ｘｘｘｘ”（０はローレベルとされ、ｘは論理不定、すなわち、”０”又は”１”のいずれでも可能）
の場合に、出力信号Ａがハイレベルになる。すなわち、内蔵ＲＯＭ１８をアクセスするためのアドレス信号がアドレスバス２４上に出力された場合、出力信号Ａがハイレベルになる。
【００７８】
内蔵ＲＡＭ選択回路２８は、アドレスバス２４を介してＣＰＵ１２からのアドレスＡ１５〜Ａ８を入力される。ＣＰＵ１２からのアドレスＡ１５〜Ａ０が、
”００００ ００００ ｘｘｘｘ ｘｘｘｘ”
の場合に、出力信号Ｂがハイレベルとなる。すなわち、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖをアクセスするためのアドレス信号がアドレスバス２４上に出力された場合、出力信号Ｂがハイレベルにされる。
【００７９】
一方、アドレス信号がアドレスバス２４上に出力された場合、ＣＰＵ１２からのアドレスＡ１５〜Ａ１０が、
”１１１１ １１００ ｘｘｘｘ ｘｘｘｘ”
の場合に、出力信号Ｃがハイレベルとなる。すなわち、内蔵ＲＡＭ１３をアクセスするためのアドレス信号がアドレスバス２４上に出力された場合、出力信号Ｃがハイレベルにされる。
【００８０】
内蔵ＲＯＭ１８の消去又は書込みのために、所定の外部端子Ｖｐｐを介して高電圧が供給されるようになっており、この高電圧供給が検出され、且つ、ＣＰＵ１２によってベクタフェッチ状態であることを示す信号がアサートされた場合に、コントロール信号ＣＯＮＴがハイレベルになる。つまり、内蔵ＲＯＭ１８が消去又は書込み状態で、且つ、ベクタフェッチのときに、コントロール信号ＣＯＮＴがハイレベルになる。コントロール信号ＣＯＮＴは、所定の外部端子Ｖｐｐを介して高電圧が供給されたか否か、及びＣＰＵ１２がベクタフェッチ状態であるか否かを判別可能に構成された論理回路によって生成することができる。
【００８１】
内蔵ＲＯＭ選択回路２９の後段には、内蔵ＲＯＭ選択回路２９の出力信号Ａと、コントロール信号ＣＯＮＴとのアンド論理を得るためのゲートＧ１が配置され、ゲートＧ１から出力される選択信号ＳＥＬ１がハイレベルとされた場合に、内蔵ＲＯＭ１８が選択されるようになっている。また、内蔵ＲＡＭ選択回路２８の出力信号Ｂとコントロール信号ＣＯＮＴとのアンド論理を得るためのゲートＧ２が設けられ、ゲートＧ２の出力信号Ｄと、内蔵ＲＡＭ選択回路２８の出力信号Ｃとのオア論理を得るためのゲートＧ３が設けられ、ゲートＧ３から出力される選択信号ＳＥＬ２がハイレベルとされた場合、内蔵ＲＡＭ１３が選択されるようになっている。したがって、アドレスＨ’ＦＣ００〜Ｈ’ＦＣＦＦがアクセスされる場合、選択信号ＳＥＬ１がローレベルとされることで内蔵ＲＯＭ１８の選択が禁止され、それに代えて、選択信号ＳＥＬ２がハイレベルとされることによって、内蔵ＲＡＭ１３が選択される。つまり、内蔵ＲＡＭ１３によって、内蔵ＲＯＭ１８の消去又は書込み時に、内蔵ＲＯＭ１８上にあるベクタアドレスがリードされる。
【００８２】
なお、この場合、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖを指定するアドレスのＡ９−Ａ０と内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−ＶのアドレスのＡ９−Ａ０とが一致していることが前提とされる。したがって、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖを指定するアドレスのＡ９−Ａ０と内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−ＶのアドレスのＡ９−Ａ０とが一致していない場合、アドレスバス２４と内蔵ＲＡＭ１３との間に、アドレス変換回路を設け、出力信号Ｄがハイレベルとされるときに、上記アドレス変換回路のアドレス変換機能が動作するように、アドレス変換回路を設計する必要がある。このようなアドレス変換回路は、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖのアドレス空間上での配置を自由にする。
【００８３】
次に、本発明の別の実施例について説明する。
【００８４】
図４は、別の実施例におけるアドレスマップを示している。図４に示されるように、この実施例では、ユーザープログラムモード又はブートモードにおける内蔵ＲＯＭ１８の消去又は書込み時にベクタアドレスエリアを、内蔵ＲＡＭエリアに移動するようにしている。
【００８５】
つまり、ユーザープログラムモード又はブートモードにおけるフラッシュメモリ１８の消去又は書込み時において、本来の内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖ（Ｈ’００００〜Ｈ’００ＦＦ）ではなく、内蔵ＲＡＭのベクタアドレス格納エリアＢ−Ｖ（Ｈ’ＦＣ００〜Ｈ’ＦＣＦＦ）にベクタアドレスエリアが移動される。この場合、フラッシュメモリの消去又は書込みに応答して、内蔵ＲＡＭ１３へ、予め利用可能な１乃至複数のベクタアドレスのデータを書込んでから、フラッシュメモリ１８の消去又は書込みが開始される。
【００８６】
すなわち、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖをアクセスするためのアドレス信号が、内蔵ＲＡＭのベクタアドレス格納エリアＢ−Ｖをアクセスするためのアドレス信号に変換される。したがって、ＣＰＵ１２から内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖをアクセスするためのアドレス信号が出力されたときに、ベクタアドレス格納エリアＡ−Ｖをアクセスするためのアドレス信号を内蔵ＲＡＭのベクタアドレス格納エリアＢ−Ｖをアクセスするためのアドレス信号にアドレス変換するアドレス変換回路を設ければよい。
【００８７】
図５は、図１のバスコントロール回路２７に設けられる誤動作排除手段としてのアドレス変換回路ＡＣＣを示している。
【００８８】
アドレス変換回路ＡＣＣは、ＣＰＵ１２から出力されるアドレス信号Ａ１５〜Ａ１０と上記コントロール信号ＣＯＮＴとのオア論理を得るための複数の制御論理回路（ゲート回路）Ｇ４、及びこのゲート回路Ｇ４の出力アドレス信号と、ＣＰＵ１２からのアドレスＡ９〜Ａ０とに基づいて、内蔵ＲＯＭ１８、及び内蔵ＲＡＭ１３の選択を行うための内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１によって実現することができる。上記ゲートＧ４、及び内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１は、図１に示されるバスコントローラ２７に内蔵される。尚、図５では、ゲートＧ４が１個のように示されるが、実際には、アドレスＡ１５〜Ａ１０に対応して、６個設けられる。また、内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１は、図４の内蔵ＲＯＭ選択回路２９と内蔵ＲＡＭ選択回路２８とを含み、図４の出力信号Ａがモジュール選択信号ＳＥＬ１とされ、図４の出力信号Ｃがモジュール選択信号ＳＥＬ２とされる。
【００８９】
上記の構成において、ＣＰＵ１２からベクタアドレス格納エリアＡ−Ｖをアクセスするためのアドレス信号
”００００ ００００ ｘｘｘｘ ｘｘｘｘ”
がアドレスバス２４へ出力された場合、それが、ベクタアドレス格納エリアＢ−Ｖをアクセスするためのアドレス信号
”１１１１ １１００ ｘｘｘｘ ｘｘｘｘ”
へ変換されて、内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１に入力される。それによって、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖが選択されるので、内蔵ＲＯＭ１８の消去又は書込み状態で、ＣＰＵ１２のベクタフェッチが、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖに対して行われる。なお、図５において、ベクタアドレス格納エリアＡ−Ｖは、アドレス”００００ ００００ ００００ ００００”から始まる２５６バイトの記憶領域とされ、且つ、ベクタアドレス格納エリアＢ−Ｖは、アドレス”１１１１ １１００ ００００ ００００”から始まるようにしたので、各アドレス信号のＡ１０及びＡ９は”０”となっている。ベクタアドレス格納エリアＢ−Ｖの開始アドレスが、上記と異なる場合は、適切に変更すべきであることは、容易に理解されるであろう。
【００９０】
このように、ユーザープログラムモード又はブートモードにおける内蔵ＲＯＭ１８の消去／書込み状態で行われるベクタフェッチが、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖではなく、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖに対して行われるため、前記実施例（図２乃至図３）の場合と同様に、内蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込み中において割込み要求或いは例外処理要求が発生した場合でも、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖから正しいベクタアドレスが得られる。したがって、マイクロコンピュータの暴走を防止することができ、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。尚、この実施例では、ベクタアドレスのフェッチか否かによって、内蔵ＲＡＭ１３のアクセスと内蔵ＲＯＭ１８のアクセスとを切換える必要はない。
【００９１】
また、ＮＭＩ（ノンマスカブル割込み）を含む全割り込要求を無視するようにしても、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【００９２】
図６は、内蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込み中において、ＮＭＩ（ノンマスカブル割込み）を含む全割り込を無視するためのゲートＧ５を含むバスコントローラ２７を示している。
【００９３】
図６に示されるように、バスコントローラ２７は、割込み制御回路１０とＣＰＵ１２との間に、誤動作排除手段としての制御論理回路（ゲート回路）Ｇ５含む。上記ゲート回路Ｇ５は、フラッシュメモリ１８が消去又は書込み状態の時ハイレベルとされる制御信号ＣＯＮＴ’を受け、ハイレベルの制御信号ＣＯＮＴ’に応答して、活性状態に制御される。一方、制御信号ＣＯＮＴ’がローレベルの時、上記ゲート回路Ｇ５は非活性状態に制御される。
【００９４】
割込み制御回路１０からの割込み例外処理要求信号ＩＲＱＳがハイレベルにアサートされた場合でも、フラッシュメモリ１８の消去又は書込み状態を示す制御信号ＣＯＮＴ’がハイレベルにアサートされている場合、上記割込み例外処理要求信号ＩＲＱＳのアサート状態はＣＰＵ１２に伝達されない事になる。したがって、ＣＰＵ１２は、フラッシュメモリ１８が消去又は書込み状態の時、ＣＰＵ１２はベクタフェッチ動作を実行しないので、ベクタフェッチ動作に関係する誤動作は発生しない。
【００９５】
但し、この場合、ＮＭＩは停電などの非常事態をマイクロコンピュータ３０へ知らせるために有効な手段であるため、これを無視すると、停電などのハードウェア的な原因でフラッシュメモリ１８の消去又は書き込みが失敗するケースを救うことができなくなる点に注意すべきである。
【００９６】
図７は、ユーザープログラムモード又はブートモードにおける内蔵ＲＯＭ１８の消去、書込み、又はベリファイ中に割り込み要求が発生した場合に、内蔵ＲＯＭ１８の消去制御ビットレジスタ、書込み制御ビットレジスタ、ベリファイ制御ビットレジスタをリセットする誤動作排除手段としての制御論理回路Ｇ６を示す。
【００９７】
図７に示されるように、内蔵ＲＯＭ１８の消去、書込み、及びベリファイは、それぞれ消去制御ビットレジスタ３２、書込み制御ビットレジスタ３３、ベリファイ制御ビットレジスタ３４に対して制御ビットをセットすることで可能とされる。したがって、割込み制御回路１０からの割込み例外処理要求信号ＩＲＱＳがアサートされた場合、上記消去制御ビットレジスタ３２、書込み制御ビットレジスタ３３、ベリファイ制御ビットレジスタ３４がリセットされるように構成してもよい。上記消去制御ビットレジスタ３２、書込み制御ビットレジスタ３３、ベリファイ制御ビットレジスタ３４は、外部からのリセット要求ＲＥＳＥＴ１や、ウォッチドッグタイマ１９からのリセット要求ＲＥＳＥＴ２に応じる必要がある。そのため、リセット要求ＲＥＳＥＴ１及びＲＥＳＥＴ２と、上記割込み例外処理要求信号ＩＲＱＳとのオア論理を得るゲートＧ６が設けられる。ゲートＧ６の出力信号は、上記消去制御ビットレジスタ３２、書込み制御ビットレジスタ３３、ベリファイ制御ビットレジスタ３４のリセット端子へ供給される。この構成によれば、内蔵ＲＯＭ１８の消去、書込み、又はベリファイ中に書込み要求が発生した場合に、上記消去制御ビットレジスタ３２、書込み制御ビットレジスタ３３、ベリファイ制御ビットレジスタ３４がリセットされるので、内蔵ＲＯＭ１８の消去、書込み、又はベリファイが中止される。それによって、マイクロコンピュータ３０の暴走を防止することができ、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【００９８】
図８は、図３において説明されたコントロール信号ＣＯＮＴ及び図５において説明されたコントロール信号ＣＯＮＴ’の生成回路の一例を示している。
【００９９】
図示されるように、高電圧検出回路８１は、フラッシュメモリ１８の書き込み又は消去時に１２Ｖのような高電圧の印加される外部端子Ｖｐｐに結合され、１２Ｖのような高電圧の供給に応答して、ハイレベルの出力信号Ｖを発生する。このハイレベルの出力信号Ｖは、例えば、図５のコントロール信号ＣＯＮＴ’として利用する事ができる。一方、ベクタアドレス格納エリアの移動を許可するか否かを制御する許可ビットＶＡＴＥ８３が、マイクロコンピュータ３０に設けられる。ＣＰＵ１２は、フラッシュメモリ１８の書き込みモード（ユーザープログラムモード又はブートモード）の設定に応答して、所定の命令（上記許可ビットＶＡＴＥ８３をセット状態とする為の命令）を実行する。それによって、上記許可ビットＶＡＴＥ８３がセット状態にされる。ＡＮＤゲートＧ８０は、上記出力信号Ｖと上記許可ビットＶＡＴＥ８３の出力状態とのアンド論理をとるゲート回路とされ、その出力信号は図３のコントロール信号ＣＯＮＴとされる。以上のような構成によって、図３のコントロール信号ＣＯＮＴ及び図５のコントロール信号ＣＯＮＴ’を生成する事ができる。
【０１００】
図９は、図１のマイクロコンピュータ３０のフラッシュメモリ１８のプログラミング方法が、上記で説明されたＰＲＯＭモード及びオンボード書き込みモードとの関係で示されている。
【０１０１】
図９に示されるように、プログラミング方法は、ＰＲＯＭモードによるフラッシュメモリ１８のプログラミングとオンボード書き込みモードによるフラッシュメモリ１８のプログラミング方法がある。開始（１）は、ＰＲＯＭモードによるフラッシュメモリ１８のプログラミングの開始を示しており、マイクロコンピュータ３０の動作モードが前述の方法によってＰＲＯＭモードに設定され、汎用ＰＲＯＭライタによってフラッシュメモリ１８に所望のプログラムデータが書き込まれる（ステップＳ１）。その後、所望のプログラムデータが書き込まれたマイクロコンピュータ３０は、プリントボードなどの基板に実装され、そしてその実装基板を用いて、マイクロコンピュータ応用システムが組み立てられる（ステップＳ２）。
【０１０２】
一方、開始（２）は、オンボード書き込みモードによるフラッシュメモリ１８のプログラミングの開始を示しており、フラッシュメモリ１８に所望のプログラムデータが書き込まれていない状態でマイクロコンピュータ３０が、プリントボードなどの基板に実装され、そして、その実装基板を用いて、マイクロコンピュータ応用システムが組み立てられる（ステップＳ３）。その後、マイクロコンピュータ３０の動作モードが前述の方法によってブートモードに設定され、ブートプログラムに従ってフラッシュメモリ１８に所望のプログラムデータが書き込まれる（ステップＳ４）。このようにすれば、ユーザーの開発するソフトウェアプログラム（アプリケーションソフト）の確定が遅れても、ソフトウェアプログラムの確定前に、マイクロコンピュータ応用システムのハードウェアを組立て、その後、マイクロコンピュータ内のフラッシュメモリへ開発されたソフトウェアプログラムを書込む事ができる。それによって、マイクロコンピュータ応用システムの出荷が迅速化できる。
【０１０３】
ステップＳ２及びステップＳ４の後、マイクロコンピュータ応用システムはフラッシュメモリ１８に書き込まれた所望のプログラムデータにしたがって、システム動作を実行することになる（ステップＳ５）。この時期に、一度出荷したマイクロコンピュータ応用システムのソフトウェアに関し、仕様の変更されたソフトウェアの開発や機能の追加されたソフトウェア（アップグレード版或いはバージョンアップされたソフトウェアなど）の開発が行われたとき、一度出荷した応用システムのソフトウェアをユーザ側で上記新規に開発したソフトウェアへ書換えが必要になる場合がある（ケース１）。あるいは、マイクロコンピュータ応用システムの利用者が、例えば、キーボードの機能を英語モードから仏語モードへ機能変更するなどの変更が必要となる場合もある（ケース２）。このようなケース１乃至ケース２のような場合が生じたとき、フラッシュメモリ１８に所望のプログラムデータの書き換えが必要になる。
【０１０４】
そこで、ステップＳ６に示されるように、マイクロコンピュータ３０の動作モードがブートモード或いはユーザプログラムモードに設定される。例えば、上記ケース１の場合、プログラムの全面書き換えが必要な場合もあるので、マイクロコンピュータ３０の動作モードがブートモードに設定され、フラッシュメモリ１８のプログラムデータが所望のプログラムデータへ書き換えられる。一方、上記ケース２の場合、プログラムデータの一部分のみの書き換えによって対応可能なので、マイクロコンピュータ３０の動作モードがユーザプログラムモードに設定され、フラッシュメモリ１８のプログラムデータの一部のデータが所望のデータへ書き換えられる。
【０１０５】
ステップＳ６の後、点線Ｘで示される様に、ステップ５に戻り、マイクロコンピュータ応用システムは書き換えられたプログラムに従ってシステム動作を実行することになる。なお、ステップＳ５、ステップＳ６は、必要に応じて、繰り返される。
【０１０６】
図１０は、本発明のさらに詳細なアドレスマップを示し、通常モード（シングルチップモード乃至外部メモリ拡張モード）及びフラッシュメモリのオンボード書き換えモードのユーザプログラムモード又はブートモード時におけるＮＭＩ（ノンマスカブル割り込み）のベクタアドレスとそれに対するＮＭＩ処理ルーチンの格納エリアを示している。なお、図１０は、図２及び図４に示されるアドレスマップの具体的な一例とされても良い。
【０１０７】
図１０に示されるように、シングルチップモード乃至外部メモリ拡張モードの様な通常モードにおいて、ＮＭＩ（ノンマスカブル割り込み）のベクタアドレスＮＭＩＡは、フラッシュメモリ１８のベクタアドレス格納エリアＡ−Ｖに格納され、そのベクタアドレスＮＭＩＡに対するＮＭＩ処理ルーチンＲＡは、フラッシュメモリ１８のアドレス空間Ａの一部に格納される。つまり、ベクタアドレスＮＭＩＡは、ＮＭＩ処理ルーチンＲＡの先頭アドレスを示している。従って、通常モードにおいて、ＮＭＩ（ノンマスカブル割り込み）が発生すると、ＣＰＵ１２はＮＭＩ（ノンマスカブル割り込み）のベクタアドレスＮＭＩＡをベクタフェッチ動作によって取得し、ベクタアドレスＮＭＩＡによって示されるアドレス、すなわちＮＭＩ処理ルーチンＲＡの先頭アドレスへベクタジャンプして、その処理を実行する。
【０１０８】
一方、ユーザプログラムモード又はブートモードにおけるフラッシュメモリ１８のオンボード書き換え時、ＮＭＩ（ノンマスカブル割り込み）のベクタアドレスＮＭＩＢは、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖに格納され、そのベクタアドレスＮＭＩＢに対するＮＭＩ処理ルーチンＲＢは、内蔵ＲＡＭ１３のアドレス空間Ｂの一部に格納される。つまり、ベクタアドレスＮＭＩＢは、ＮＭＩ処理ルーチンＲＢの先頭アドレスを示している。ユーザプログラムモード又はブートモードにおけるフラッシュメモリ１８の書き換え時、ＮＭＩ（ノンマスカブル割り込み）が発生すると、ＣＰＵ１２はＮＭＩ（ノンマスカブル割り込み）のベクタアドレスＮＭＩＢをベクタフェッチ動作によって取得し、ベクタアドレスＮＭＩＢによって示されるアドレス、すなわちＮＭＩ処理ルーチンＲＢの先頭アドレスへベクタジャンプして、その処理を実行する。
【０１０９】
したがって、ユーザプログラムモード又はブートモードにおけるフラッシュメモリ１８のオンボード書き換え時のＮＭＩ（ノンマスカブル割り込み）は、フラッシュメモリ１８に格納されるベクタアドレスＮＭＩＡ及びＮＭＩ処理ルーチンＲＡを使用せずに、内蔵ＲＡＭ１３に格納されたベクタアドレスＮＭＩＢ及びＮＭＩ処理ルーチンＲＢを利用して実行される。そのため、ユーザプログラムモード又はブートモードにおけるフラッシュメモリ１８のオンボード書き換え時におけるＮＭＩ（ノンマスカブル割り込み）が、確実に処理される。この場合、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖ及びＮＭＩ処理ルーチンＲＢ等の格納エリアは書き換え時のワーク領域としての使用を制限されることに注意する必要がある。
【０１１０】
なお、ベクタアドレス格納エリアＡ−Ｖとベクタアドレス格納エリアＢ−Ｖとのアドレスの移動に関しては、図３乃至図５に示された方法が利用でき、コントロール信号ＣＯＮＴ乃至ＣＯＮＴ’によって、ベクタアドレス格納エリアＡ−Ｖとベクタアドレス格納エリアＢ−Ｖとのアドレスが移動される。
【０１１１】
図１１は、ユーザプログラムモード又はブートモードでのオンボード書き換え時におけるＮＭＩ（ノンマスカブル割り込み）の利用方法とその形成回路を説明するための図を示している。
【０１１２】
本発明に従うマイクロコンピュータ３０は、電圧維持手段１１０及びＮＭＩ信号生成手段１１２とともにプリント基板１２０に実装される。
【０１１３】
上記電圧維持手段１１０は、Ｖｃｃ電源（通常は、５Ｖ）が規定値以下、例えば４.５Ｖ以下に低下した場合、一定の時間（例えば、１ｍｓ程度）Ｖｃｃ端子を４.５Ｖ以上に維持する機能を含む。さらに、マイクロコンピュータ３０は、暴走して内部の状態を破壊することがないよう準備されたモード、例えば、システムクロックの発振を停止するソフトウェアスタンバイモードを設定する。この目的のため、上記電圧維持手段１１０は、例えば、大容量のコンデンサなどを利用して形成される。電圧維持手段１１０は、Ｖｃｃ電源がさらに低下しても、例えば、０Ｖに低下しても、マイクロコンピュータ３０の電源端子Ｖｃｃの電位を、マイクロコンピュータ３０がソフトウェアスタンバイモードを維持できる電圧（例えば、２.０Ｖ）に維持する。この目的のため、上記電圧維持手段１１０は、例えば、２次電池なども含ませて構成される。
【０１１４】
ＮＭＩ信号生成手段１１２は、Ｖｃｃ電源（通常は、５Ｖ）が規定値以下、例えば４.５Ｖ以下に低下した場合、それを検出してＮＭＩを生成する。ＮＭＩ信号生成手段１１２は、マイクロコンピュータ３０のＮＭＩ信号入力端子へ、５Ｖから０Ｖへ変化する立下がりエッジを生成し、ＮＭＩをアサートする。
【０１１５】
フラッシュメモリ１８のオンボード書き換えモード時（ユーザプログラムモード又はブートモード時）において、Ｖｃｃ電源（通常は、５Ｖ）が規定値以下に低下した場合、フラッシュメモリ１８のオンボード書き換えが実行できなくなる。そのため、上記に示されるように、Ｖｃｃ電源（通常は、５Ｖ）が規定値以下に低下した事が検出され、ＮＭＩが発生されて、フラッシュメモリ１８の書き換え作業が中断され、ＣＰＵ１２によってＮＭＩ処理ルーチンＲＢが実行されることになる。この場合、ＮＭＩがＣＰＵ１２によって受け付けられるとき、ＣＰＵ１２の汎用レジスタ（Ｒ０−Ｒ１５）やプログラムカウンタ（ＰＣ）等の内容は、特に制限されないが、外部メモリへスタックされる。
【０１１６】
したがって、ＮＭＩ処理ルーチンＲＢからの復帰時、前述のスタックポインタ（ＳＰ）の値に基づいて、ＮＭＩ受付時の状態へ、汎用レジスタ（Ｒ０−Ｒ１５）やプログラムカウンタ（ＰＣ）等の内容を復帰することができる利点がある。あるいは、スタックポインタ（ＳＰ）の値に基づいて、汎用レジスタ（Ｒ０−Ｒ１５）やプログラムカウンタ（ＰＣ）等の内容を格納する外部メモリをアクセスし、その内容からフラッシュメモリ１８の書き換え状況が解析できる等の利点がある。
【０１１７】
図１２は、フラッシュメモリ１８のオンボード書き換えモード（ユーザープログラムモードの例）時、その開始から終了時点までに実行される書き換え処理フローを示している。
【０１１８】
図１２に示されるように、まず最初に、開始ステップＳ１２として、フラッシュメモリ１８の書き換え開始の指令がＣＰＵ１２に対して発行される。ＣＰＵ１２は、必要があれば、書き換え作業エリアとされるべきアドレス領域の内容を待避するなどの前処理を実行する（ステップＳ１３）。
上記書き換え作業エリアは、例えば、内蔵ＲＡＭ１８のアドレス領域の一部、又は、外部メモリ拡張モードにおける外部ＲＡＭのアドレス領域の一部とされても良い。
【０１１９】
次のステップＳ１４として、書き換えルーチンが、例えば、ＣＰＵ１２によって、上記書き換え作業エリアに書き込まれる。上記書き換えルーチンは、書き込み制御プログラムやＮＭＩ処理ルーチンＲＢなどを含む。また、上記書き換えルーチンは、フラッシュメモリ１８内に格納されている場合、或いは、外部からマイクロコンピュータ３０へ供給する場合などがある。
【０１２０】
次に、ＮＭＩ処理ルーチンＲＢに対応するベクタアドレスＮＭＩＢが、例えば、ＣＰＵ１２によって、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖへ書き込まれる（ステップＳ１５）。そして、図８に示されたように、ＣＰＵ１２が、ベクタアドレス移動許可ビットＶＡＴＥ８２をセット状態に設定する（ステップＳ１６）。以上のような前処理が実行される。
【０１２１】
その後、ステップＳ１７において、ＣＰＵ１２は、書き換え作業エリアに書き込まれた上記書き換えルーチンを実行し、フラッシュメモリ１８のプログラムデータの書き換えを実行する。フラッシュメモリ１８に書き込まれるべきプログラムデータは、マイクロコンピュータ３０の外部から供給される。書き換え処理（ステップＳ１７）の完了後、以下の後処理がＣＰＵ１２によって実行される。
【０１２２】
すなわち、ステップＳ１６で設定されたベクタアドレス移動許可ビットＶＡＴＥ８２をリセット状態へ変更する（ステップＳ１８）。すなわち、許可ビットＶＡＴＥ８２がクリアされる。その後、ＣＰＵ１２は、必要があれば、書き換え作業エリアの内容を回復するなどの後処理を実行する（ステップＳ１９）。すなわち、ステップＳ１３で待避処理が行われた場合には、ステップＳ１９でその回復処理が行われる。
【０１２３】
そして、ステップ２０において、フラッシュメモリ１８の書き換え完了の通知又はリセットスタートが実行され、フラッシュメモリ１８の書き換え処理が完了する。
【０１２４】
次に内蔵フラッシュメモリ１８の具体的構成が説明される。
【０１２５】
図１３及び図１４にはフラッシュメモリ１８のメモリセルの原理が示される。図１３に例示的に示されたメモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。図１３において、１はＰ型シリコン基板、１４は上記シリコン基板１に形成されたＰ型半導体領域、１３はＮ型半導体領域、１５は低濃度のＮ型半導体領域である。８はフローティングゲートであり、トンネル絶縁膜としての薄い酸化膜７（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコン基板１上に形成されている。１１は酸化膜９を介して上記フローティングゲート８の上に形成されたコントロールゲートである。ソースは１３、１５によって構成され、ドレインは１３、１４によって構成される。このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ（以下、記憶トランジスタと称する）がＮチャンネル型の場合について述べる。
【０１２６】
メモリセルへの情報の書込み動作は、例えばコントロールゲート１１及びドレインに高圧を印加して、アバランシェ注入によりドレイン側からフローティングゲート８に電子を注入することで実現される。この書込み動作により記憶トランジスタは、図１４に示されるように、そのコントロールゲート７からみたしきい値電圧が、書込み動作を行わなかった消去状態の記憶トランジスタに比べて高くなる。
【０１２７】
一方、消去動作は、例えばソースに高圧を印加して、トンネル現象によりフローティングゲート８からソース側に電子を引き抜くことによって実現される。図１４に示されるように、消去動作により記憶トランジスタはそのコントロールゲート１１からみたしきい値電圧が低くされる。図１４では、書込み並びに消去状態の何れにおいても記憶トランジスタのしきい値は正の電圧レベルにされる。すなわちワード線からコントロールゲート１１に与えられるワード線選択レベルに対して、書込み状態のしきい値電圧は高くされ、消去状態のしきい値電圧は低くされる。双方のしきい値電圧とワード線選択レベルとがそのような関係を持つことによって、選択トランジスタを採用することなく１個のトランジスタでメモリセルを構成することができる。記憶情報を電気的に消去する場合においては、フローティングゲート８に蓄積された電子をソース電極に引く抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書込み動作の際にフローティングゲート８に注入した電子の量よりも多くの電子が引く抜かれることになる。そのため、電気的消去を比較的長い時間続けるような過消去を行うと、記憶トランジスタのしきい値電圧は例えば負のレベルになって、ワード線の非選択レベルにおいても選択されるような不都合を生ずる。尚、書込みも消去と同様にトンネル電流を利用して行うこともできる。
【０１２８】
読み出し動作においては、上記メモリセルに対して弱い書込み、すなわち、フローティングゲート８に対して不所望なキャリアの注入が行われないように、ドレイン及びコントロールゲート１１に印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレイン１０に印加されるとともに、コントロールゲート１１に５Ｖ程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“０”、“１”を判定することができる。
【０１２９】
図１５は前記記憶トランジスタを用いたメモリセルアレイの構成原理を示す。同図には代表的に４個の記憶トランジスタ（メモリセル）Ｑ１乃至Ｑ４が示される。Ｘ，Ｙ方向にマトリクス配置されたメモリセルにおいて、同じ行に配置された記憶トランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセルの選択ゲート）は、それぞれ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線ＤＬ１，ＤＬ２に接続されている。上記記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合される。
【０１３０】
図１６にはメモリセルに対する消去動作並びに書込み動作のための電圧条件の一例が示される。同図においてメモリ素子はメモリセルを意味し、ゲートはメモリセルの選択ゲートとしてのコントロールゲートを意味する。同図において負電圧方式の消去はコントロールゲートに例えば−１０Ｖのような負電圧を印加することによって消去に必要な高電界を形成する。同図に例示される電圧条件から明らかなように、正電圧方式の消去にあっては少なくともソースが共通接続されたメモリセルに対して一括消去を行うことができる。したがって図１５の構成において、ソース線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能にされる。この場合、同一ソース線につながるメモリビットの数を変えることによりメモリブロックのサイズを任意に設定することができる。ソース線分割方式には図１５に代表的に示されるようなデータ線を単位とする場合（共通ソース線をデータ線方向に延在させる）の他にワード線を単位とする場合（共通ソース線をワード線方向に延在させる）がある。一方、負電圧方式の消去にあっては、コントロールゲートが共通接続されたメモリセルに対して一括消去を行うことができる。
【０１３１】
図１７には一括消去可能なメモリブロックの記憶容量を相違させたフラッシュメモリ１８の一例回路ブロック図が示される。
【０１３２】
同図に示されるフラッシュメモリ１８（以下ＦＭＲＹとも記す）は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリマットＡＲＹ０〜ＡＲＹ７を備える。メモリマットＡＲＹ０〜ＡＲＹ７は、特に制限されないが、相対的に記憶容量の大きなメモリブロックＬＭＢと相対的に記憶容量の小さなメモリブロックＳＭＢとに２分割されている。図には代表的にメモリマットＡＲＹ０の詳細が示されているが、その他のメモリマットＡＲＹ１〜ＡＲＹ７も同様に構成されている。各メモリブロックは、同一の記憶容量とされてもよい。
【０１３３】
夫々のメモリマットＡＲＹ０〜ＡＲＹ７には前記図１３で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣがマトリクス配置されている。同図においてＷＬ０〜ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続されている。メモリブロックＳＭＢを構成するメモリセルＭＣのソース領域はソース線ＳＬ１に共通接続され、メモリブロックＬＭＢを構成するメモリセルＭＣのソース領域はソース線ＳＬ２に共通接続されている。
【０１３４】
前記ソース線ＳＬ１，ＳＬ２には電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２の出力動作は、消去ブロック指定レジスタのビットＢ１，Ｂ２の値によって選択される。例えば消去ブロック指定レジスタのビットＢ１に”１”が設定されることによって各メモリマットＡＲＹ０〜ＡＲＹ７のメモリブロックＳＭＢだけが一括消去可能にされる。消去ブロック指定レジスタのビットＢ２に”１”が設定された場合は、各メモリマットＡＲＹ０〜ＡＲＹ７のメモリブロックＬＭＢだけが一括消去可能にされる。双方のビットＢ１，Ｂ２に”１”が設定されたときはフラッシュメモリ１８の全体が一括消去可能にされる。
【０１３５】
前記ワード線ＷＬ０〜ＷＬｎの選択は、ロウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッチＸＡＬＡＴを介して取り込まれるロウアドレス信号ＡＸをロウアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはロウアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読出し動作においてワードドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書込み動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。
【０１３６】
夫々のメモリマットＡＲＹ０〜ＡＲＹ７において前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッチＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続される。カラム選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、カラムアドレスバッファＹＡＢＵＦＦ及びカラムアドレスラッチＹＡＬＡＴを介して取り込まれるカラムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥＣが解読することによって行われる。カラムアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリマットＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、カラムアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリマットＡＲＹ０〜ＡＲＹ７において共通データ線ＣＤには１本のデータ線が接続される。
【０１３７】
メモリセルＭＣから共通データ線ＣＤに読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡＭＰに与えられ、ここで増幅されて、データ出力ラッチＤＯＬＡＴを介してデータ出力バッファＤＯＢＵＦＦから外部に出力される。前記選択スイッチＲＳは読出し動作に同期して選択レベルにされる制御信号φｒによってオン状態にされる。外部から供給される書込みデータはデータ入力バッファＤＩＢＵＦＦを介してデータ入力ラッチ回路ＤＩＬＡＴに保持される。データ入力ラッチ回路ＤＩＬＡＴに保持されたデータが”０”のとき、書込み回路ＷＲＩＴは選択スイッチＷＳを介して共通データ線ＣＤに書込み用の高電圧を供給する。この書込み用高電圧はカラムアドレス信号ＡＹによって選択されたデータ線を通して、ロウアドレス信号ＡＸでコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書込みされる。前記選択スイッチＷＳは書込み動作に同期して選択レベルにされる制御信号φｗによってオン状態にされる。書込み消去の各種タイミングや電圧の選択制御は書込み消去制御回路ＷＥＣＯＮＴが生成する。
【０１３８】
図１８には図１のマイクロコンピュータ３０に内蔵されるフラッシュメモリ１８（ＦＭＲＹ）の全体的なブロック図が示される。同図においてＡＲＹは前記図１３で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルをマトリクス配置したメモリアレイである。このメモリアレイＡＲＹは図１７で説明した構成と同様に、メモリセルのコントロールゲートはそれぞれ対応するワード線に接続され、メモリセルのドレイン領域はそれぞれ対応するデータ線に接続され、メモリセルのソース領域はメモリブロック毎に共通のソース線に接続されているが、メモリブロックの分割態様は図１７とは相違される。例えば、相対的にそれぞれの記憶容量が大きな７個の大メモリブロック（大ブロック）ＬＭＢ０乃至ＬＭＢ６と、相対的にそれぞれの記憶容量が小さな８個の小メモリブロック（小ブロック）ＳＭＢ０乃至ＳＭＢ７とに分割されている。大メモリブロックはプログラム格納領域又は大容量データ格納領域などに利用される。小メモリブロックは小容量データ格納領域などに利用される。
【０１３９】
図１８において、ＡＬＡＴはアドレス信号ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。第１動作モード（ＰＲＯＭモード以外の動作モード）においてそのアドレス信号ＰＡＢ０乃至ＰＡＢ１５は中央処理装置ＣＰＵ１２の出力アドレス信号に対応され、アドレスバス２４から供給される。第２動作モード（ＰＲＯＭモード）では、アドレス信号ＰＡＢ０乃至ＰＡＢ１５はＰＲＯＭライタの出力アドレス信号に対応される。ＸＡＤＥＣはアドレスラッチＡＬＡＴを介して取り込まれるロウアドレス信号を解読するロウアドレスデコーダである。ＷＤＲＶはロウアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動するワードドライバである。データ読出し動作においてワードドライバＷＤＲＶは５Ｖのような電圧でワード線を駆動し、データの書込み動作では１２Ｖのような高電圧でワード線を駆動する。データの消去動作においてワードドライバＷＤＲＶの全ての出力は０Ｖのような低い電圧レベルにされる。ＹＡＤＥＣはアドレスラッチＹＡＬＡＴを介して取り込まれるカラムアドレス信号を解読するカラムアドレスデコーダである。ＹＳＥＬはカラムアドレスデコーダＹＡＤＥＣの出力選択信号に従ってデータ線を選択するカラム選択回路である。ＳＡＭＰはデータ読出し動作においてカラム選択回路ＹＳＥＬで選択されたデータ線からの読出し信号を増幅するセンスアンプである。ＤＯＬＡＴはセンスアンプＳＡＭＰの出力を保持するデータ出力ラッチである。ＤＯＢＵＦＦはデータ出力ラッチＤＯＬＡＴが保持するデータを外部に出力するためのデータ出力バッファである。図においてＰＤＢ０乃至ＰＤＢ７は下位８ビット（１バイト）データであり、図１のデータバス２６に供給される。ＰＤＢ８乃至ＰＤＢ１５は上位８ビット（１バイト）データであり、図１のデータバス２５に供給される。この例に従えば出力データは最大２バイトとされる。ＤＩＢＵＦＦは外部から供給される書込みデータを取り込むためのデータ入力バッファである。データ入力バッファＤＩＢＵＦＦから取り込まれたデータはデータ入力ラッチ回路ＤＩＬＡＴに保持される。データ入力ラッチ回路ＤＩＬＡＴに保持されたデータが”０”のとき、書込み回路ＷＲＩＴはカラム選択回路ＹＳＥＬで選択されたデータ線に書込み用高電圧を供給する。この書込み用高電圧はロウアドレス信号に従ってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書込みされる。ＥＲＡＳＥＣは指定されたメモリブロックのソース線に消去用高電圧を供給してメモリブロックの一括消去を行うための消去回路である。
【０１４０】
ＦＣＯＮＴは、フラッシュメモリＦＭＲＹにおけるデータ読出し動作のタイミング制御、及び書込み消去のための各種タイミングや電圧の選択制御などを行う制御回路である。この制御回路ＦＣＯＮＴは、コントロールレジスタＣＲＥＧを備える。
【０１４１】
図１９にはコントロールレジスタＣＲＥＧの一例が示される。コントロールレジスタＣＲＥＧは、それぞれ８ビットのプログラム／イレーズ制御レジスタＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１及びＭＢＲＥＧ２によって構成される。プログラム／イレーズ制御レジスタＰＥＲＥＧにおいて、Ｖｐｐは書換え用高電圧印加に応じて”１”にされる高電圧印加フラグである。Ｅビットは消去動作を指示するビットとされ、ＥＶビットは消去におけるベリファイ動作の指示ビットとされる。Ｐビットは書込み動作（プログラム動作）の指示ビットとされ、ＰＶビットは書込みにおけるベリファイ動作の指示ビットとされる。消去ブロック指定レジスタＭＢＲＥＧ１及びＭＢＲＥＧ２は、それぞれ７分割された大ブロックと８分割された小ブロックに含まれる何れのメモリブロックを消去するかを指定するレジスタであり、それらに含まれるビットは、特に制限されないが、１対１で対応されるメモリブロックの指定用ビットとされ、例えばビット”１”は対応メモリブロックの選択を意味し、ビット”０”は対応メモリブロックの非選択を意味する。例えば、消去ブロック指定レジスタＭＢＲＥＧ２の第７ビットが”１”のときは、小メモリブロックＳＭＢ７の消去が指定される。
【０１４２】
上記コントロールレジスタＣＲＥＧは外部からリード・ライト可能にされている。制御回路ＦＣＯＮＴは、そのコントロールレジスタＣＲＥＧの設定内容を参照し、それにしたがって消去・書込みなどの制御を行う。外部においては、そのコントロールレジスタＣＲＥＧの内容を書換えることによって、消去・書込み動作の状態を制御することができる。
【０１４３】
図１８において、制御回路ＦＣＯＮＴには、制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，ＭＳ−ＭＩＳＮ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，ＭＷＲＮ，ＩＯＷＯＲＤＮ，及びＲＳＴが供給され、更に、上位１バイトのデータＰＤＢ８乃至ＰＤＢ１５と、アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所定ビットが与えらる。
【０１４４】
制御信号ＦＬＭは、フラッシュメモリＦＭＲＹの動作モードを指定する信号であり、その”０”が第１動作モードを指定し、”１”が第２動作モードを指定する。この信号ＦＬＭは、例えば前記モード信号ＭＤ０乃至ＭＤ２に基づいて形成される。
【０１４５】
制御信号ＭＳ−ＦＬＮは、フラッシュメモリＦＭＲＹの選択信号であり、その”０”が選択を指示し、”１”が非選択を指示する。第１動作モードでは中央処理装置（ＣＰＵ）１２がその制御信号ＭＳ−ＦＬＮを出力し、第２動作モードにおいてその制御信号ＭＳ−ＦＬＮは、ＰＲＯＭライタから供給されるチップ・イネーブル信号ＣＥ＊に対応される。
【０１４６】
制御信号ＭＳ−ＭＩＳＮはコントロールレジスタＣＲＥＧの選択信号である。このとき、プログラム／イレーズ制御レジスタＰＥＲＥＧと消去ブロック指定レジスタＭＢＲＥＧ１及びＭＢＲＥＧ２の何れを選択するかは、アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所定ビットを参照して決定される。第１動作モードでは中央処理装置（ＣＰＵ）１２がその制御信号ＭＳ−ＭＩＳＮを出力する。第２動作モードでは、特に制限されないが、ＰＲＯＭライタが出力する最上位アドレスビットＥＡ１６がその制御信号ＭＳ−ＭＩＳＮとみなされる。
【０１４７】
Ｍ２ＲＤＮはメモリリードストローブ信号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤＮはコントロールレジスタＣＲＥＧのリード信号、ＭＷＲＮはコントロールレジスタＣＲＥＧのライト信号である。第１動作モードでは中央処理装置（ＣＰＵ）１２がそれら制御信号を出力する。第２動作モードでは、特に制限されないが、ＰＲＯＭライタから供給されるライトイネーブル信号ＷＥ＊が前記信号Ｍ２ＷＲＮ，ＭＷＲＮとみなされ、ＰＲＯＭライタから供給されるアウトプットイネーブル信号ＯＥ＊が前記信号Ｍ２ＲＤＮ，ＭＲＤＮとみなされる。尚、メモリライトストローブ信号Ｍ２ＷＲＮは、メモリセルに書込むべきデータをデータ入力ラッチ回路ＤＩＬＡＴに書込むためのストローブ信号とみなされる。メモリセルへの実際の書込みは前記コントロールレジスタＣＲＥＧのＰビットをセットすることによって開始される。
【０１４８】
ＩＯＷＯＲＤＮはフラッシュメモリＦＭＲＹに対する８ビットリードアクセスと１６ビットリードアクセスとの切換え信号とされる。第２動作モードにおいては当該制御信号ＩＯＷＯＲＤＮは８ビットリードアクセスを指示する論理値に固定される。
【０１４９】
ＲＳＴはフラッシュメモリＦＭＲＹのリセット信号である。この信号ＲＳＴによってフラッシュメモリＦＭＲＹがリセットされることにより、或は前記プログラム／イレーズ制御レジスタＰＥＲＥＧのＶｐｐフラグが”０”にされることにより、前記プログラム／イレーズ制御レジスタＰＥＲＥＧにおけるＥＶ，ＰＶ，Ｅ，Ｐの各モード設定ビットがクリアされる。したがって、図７に示されるゲートＧ６の出力がリセット信号ＲＳＴとされることによって、制御レジスタＰＥＲＥＧの各ビットがクリアできる。
【０１５０】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５１】
例えば、上記実施例ではフラッシュメモリの書込みはホットエレクトロンで行なわれることにしたが、トンネル効果により行うものであってもよい。また、上記実施例では内蔵ＲＯＭ１８としてフラッシュメモリを適用したが、ＥＥＰＲＯＭと称されるようなオンボード書込み可能とされる他の半導体メモリを適用することができる。
【０１５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシングルチップ・マイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。本発明は、少なくとも電気的に消去又は書込みが可能なプログラムメモリを含むことを条件に適用することができる。
【０１５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１５４】
すなわち、誤動作排除手段により、プログラムメモリに正しいデータが存在しない場合における上記プログラムメモリの消去又は書込み中の割込み発生に起因する誤動作が排除され、それによって、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【０１５５】
プログラムメモリの消去又は書込み中の割込み要求に応じて、ランダムアクセス可能な記憶手段の一部が、プログラムメモリのベクタアドレスエリアに移動されることにより、プログラムメモリの消去又は書込み中における割込み発生に対して正しいベクタアドレスの取得が可能とされ、それにより、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【０１５６】
プログラムメモリの消去又は書込み中の割込み要求に応じて、プログラムメモリのベクタアドレスエリアが前記記憶手段に移動されることにより、プログラムメモリの消去又は書込み中における割込み発生に対して正しいベクタアドレスの取得が可能とされ、それにより、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【０１５７】
プログラムメモリの消去又は書込み要求に応じてプログラムメモリの消去又は書込みが行われる期間、中央処理装置に対する割込み要求が排除されることにより、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【０１５８】
プログラムメモリの消去又は書込み要求に応じてプログラムメモリの消去又は書込みが行われる期間に、中央処理装置に対して発生された割込み要求に呼応して、プログラムメモリの消去又は書込みのための処理が中止されることにより、プログラムメモリのオンボード書込みの際のシステムの安全性の向上を図ることができる。
【０１５９】
したがって、フラッシュメモリのようなプログラムメモリの消去・書き込みプログラム（書き換え制御プログラム）の作成ミスや誤動作、及び外部回路の操作ミス等で誤って生じた割り込み要求に対しても、フラッシュメモリのようなプログラムメモリの消去・書き換えが自動的に中止され、割り込み処理の中でフラッシュメモリのようなプログラムメモリの消去・書き換えの中止状態を記録する処理を実行する事によって、フラッシュメモリなどの電気的に書き換え可能なプログラムメモリを過消去・過書き込み若しくはその中間状態等の異常状態から保護できる。従って、マイクロコンピュータ応用システムを破壊から保護できる。
【図面の簡単な説明】
【図１】本発明の一実施例であるシングルチップ・マイクロコンピュータの全体的な構成例ブロック図である。
【図２】上記マイクロコンピュータに含まれる内蔵ＲＡＭの一部をベクタアドレスエリアに移動する場合のアドレスマップの説明図である。
【図３】内蔵ＲＡＭのベクタアドレス格納エリア（Ｂ−Ｖ）をフラッシュメモリのベクタアドレス格納エリア（Ａ−Ｖ）へアドレス変換する場合のバスコントローラの主要部構成例を内蔵ＲＯＭ及び内蔵ＲＡＭとの関係で示す説明図である。
【図４】本発明の別の実施例におけるアドレスマップの説明図である。
【図５】図１のバスコントローラに設けられる誤動作排除手段としてのアドレス変換回路（ＡＣＣ）の一例説明図である。
【図６】内蔵ＲＯＭとしてのフラッシュメモリの消去又は書込み中において、ＮＭＩを含む全割り込を無視するためのゲート（Ｇ５）を含むバスコントローラの説明図である。
【図７】内蔵ＲＯＭの消去、書込み、又はベリファイ中に書込み要求が発生した場合に、内蔵ＲＯＭの消去制御ビットレジスタ、書込み制御ビットレジスタ、ベリファイ制御ビットレジスタをリセットする誤動作排除手段としての制御論理回路（Ｇ６）を示す説明図である。
【図８】図３において説明されたコントロール信号（ＣＯＮＴ）及び図５において説明されたコントロール信号（ＣＯＮＴ’）の生成回路の一例を示す論理回路図である。
【図９】図１のマイクロコンピュータのフラッシュメモリのプログラミング方法をＰＲＯＭモード及びオンボード書き込みモードとの関係で示す説明図である。
【図１０】通常モード（シングルチップモード乃至外部メモリ拡張モード）及びフラッシュメモリのオンボード書き換えモード時のにおけるＮＭＩのベクタアドレスとそれに対するＮＭＩ処理ルーチンの格納エリアを更に詳細に示す説明図である。
【図１１】オンボード書き換えモード時におけるＮＭＩの形成回路を説明するためのブロック図である。
【図１２】フラッシュメモリのオンボード書き換えモード（ユーザープログラムモードの例）時にその開始から終了時点までに実行される書き換え処理フローを示すフローチャートである。
【図１３】フラッシュメモリのメモリセルの一例断面図である。
【図１４】フラッシュメモリのメモリセルの消去状態と書き込み状態の閾値を示す説明図である。
【図１５】フラッシュメモリのメモリアレイの構成を示す回路図である。
【図１６】フラッシュメモリのメモリセルに対する消去動作及び書き込み動作のための電圧条件の一例を示す説明図である。
【図１７】フラッシュメモリの部分的なブロック図である。
【図１８】フラッシュメモリの全体的なブロック図である。
【図１９】フラッシュメモリのコントロールレジスタの一例を示す説明図である。
【符号の説明】
１０ 割込み制御回路
１１ クロック発振器
１２ ＣＰＵ
１３ 内蔵ＲＡＭ
１４ ホストインタフェース
１５ シリアルコミュニケーションインタフェース
１６ Ａ／Ｄ変換器
１７ Ｄ／Ａ変換器
１８ 内蔵ＲＯＭ
１９ ウォッチドッグタイマ
２０ １６ビットフリーランニングタイマ
２１ ８ビットタイマ
２２ ＰＷＭタイマ
２４ アドレスバス
２５，２６ データバス
２７ バスコントローラ
２８ 内蔵ＲＡＭ選択回路
２９ 内蔵ＲＯＭ選択回路
３０ シングルチップ・マイクロコンピュータ
３１ 内蔵ＲＯＭ／内蔵ＲＡＭ選択回路
３２ 消去制御ビットレジスタ
３２ 書込み制御ビットレジスタ
３３ ベリファイ制御ビットレジスタ
Ｇ４，Ｇ５，Ｇ６ ゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an on-board programming technique for a program memory built in a single-chip microcomputer serving as a data processing apparatus. The present invention relates to a technology that is effective when applied to a single-chip microcomputer having a flash memory (also simply referred to as a flash EEPROM or flash memory) as a program memory.
[0002]
[Prior art]
A single-chip microcomputer (also simply referred to as a microcomputer) as a data processing device incorporates a program memory that stores an operation program. The single-chip microcomputer executes predetermined data processing defined in the operation program stored in the built-in program memory.
[0003]
The program memory has been formed by a mask type nonvolatile memory device (hereinafter referred to as a mask type read only memory or a mask ROM) or an electrically programmable nonvolatile memory device (hereinafter simply referred to as an EPROM). . However, in recent years, a batch erasing type electrically erasable and programmable nonvolatile memory device (hereinafter also simply referred to as flash EEPROM or flash memory) has been applied to the program memory.
[0004]
Flash memory can electrically erase or rewrite data once written. Therefore, a microcomputer incorporating a flash memory as a program memory has the following advantages, for example.
[0005]
Determination of software programs (application software) developed by users generally tends to be delayed. Therefore, the hardware of the microcomputer application system can be assembled before the software program is determined, and then the developed software program can be written to the flash memory in the microcomputer. As a result, shipment of microcomputer application systems can be speeded up.
[0006]
Furthermore, with regard to the application system software that has been shipped once, when the development of software whose specifications have been changed or the development of software with added functions (such as upgraded version or upgraded software), the application system that has been shipped once Can be rewritten to the newly developed software on the user side.
[0007]
That is, in a microcomputer incorporating a flash memory as a program memory, after the microcomputer is mounted on a printed board, a mounting board, or a system board, a process for writing an operation program into the flash memory can be performed. In this specification, a process of writing data to the built-in flash memory in a state where the microcomputer incorporating the flash memory is mounted on a printed board, a mounting board, or a system board is referred to as an “on-board writing process”. The mode is referred to as “onboard write mode”.
[0008]
There are several methods for the on-board write mode. When they are roughly classified, they are classified into the following two types.
[0009]
The first method is a user program mode or a boot mode. In these modes, the program execution flow of the central processing unit (CPU) built in the microcomputer is branched to on-board writing processing, and the data in the flash memory is changed by the central processing unit.
[0010]
The second method is a writing mode using a ROM writer. In this mode, the microcomputer is stopped and the flash memory data is changed by an external means (ROM writer).
[0011]
Japanese Laid-Open Patent Publication No. 6-180664 discloses a system in which an abnormality processing program is moved to another area at the time of rewriting a flash memory to cope with the abnormality at the time of rewriting.
[0012]
[Problems to be solved by the invention]
In the first method, since the stored contents of the built-in flash memory are subject to rewriting, a write control program existing in a memory other than the flash memory such as a built-in RAM (random access memory) is stored in the central processing unit (CPU). ), And the flash memory is erased or written.
[0013]
In the erase or write state of the flash memory in the first method, the original function of the microcomputer is not lost. Therefore, an interrupt to the central processing unit (CPU) may be erroneously generated due to a signal input supplied from the outside of the microcomputer, or an address error may occur during execution of the write control program. . In addition, since NMI (non-maskable interrupt) cannot be prohibited, an unintended NMI may occur during writing or erasing of the flash memory in the first method. Even if it is not an NMI, there is a possibility that an interrupt is erroneously enabled and a similar state is obtained.
[0014]
Generally, when an interrupt or an address error occurs, the processing of the central processing unit branches to an interrupt processing routine or an exception processing routine. A vector address indicating the start address of the interrupt processing routine or exception processing routine is used to branch the processing of the central processing unit to the interrupt processing routine or exception processing routine. When an interrupt occurs or exception handling occurs, the vector address of the corresponding interrupt handling routine or exception handling routine is acquired by the central processing unit. The acquired vector address is written to the program counter of the central processing unit, and the program flow of the central processing unit jumps to the address indicated by the vector address, whereby the corresponding interrupt processing or exception processing is executed.
[0015]
It has been made clear by the inventors that the matters to be noted here are as follows.
[0016]
That is, generally, a plurality of vector addresses are stored in a vector address storage area in the program memory. The same applies to the case where the flash memory is a program memory, and a plurality of vector addresses are stored in a vector address storage area in the flash memory.
[0017]
However, if the flash memory is a program memory and the flash memory is being erased or written in the user program mode or boot mode, if an interrupt occurs or exception handling occurs, The processing device cannot obtain a desired vector address stored in the vector address storage area in the flash memory.
[0018]
That is, the vector address exists in the program memory even though the rewrite control program for erasing or writing in the user program mode or boot mode of the flash memory exists in a memory (for example, RAM) other than the flash memory. . Therefore, a correct vector address cannot be obtained during an erase process or a write process for the flash memory as the program memory. As a result, it has been found that if an interrupt or exception occurs in the user program mode or boot mode of the program memory, there is a risk of microcomputer runaway and further damage to the application system. Further, if the microcomputer runs out of control and the flash memory is overerased or overwritten, it may be impossible to reproduce the microcomputer application system. On the other hand, it is a general means to detect an abnormal situation such as a drop in power supply potential by an interrupt such as NMI.
[0019]
Note that the erase process or the write process for the flash memory is considered to include an erase verify operation and a write verify operation.
[0020]
In microcomputers with built-in flash memory as program memory, after the hardware of the application system is assembled, the user can write software into the built-in flash memory or rewrite the software in the built-in flash memory of the application system once shipped. . Therefore, there are many advantages of incorporating the flash memory in the microcomputer. However, it has become clear that the occurrence of interrupts and exception handling during the on-board write mode in the internal flash memory user program mode or boot mode can cause the microcomputer to run out of control or damage the application system. It was.
[0021]
An object of the present invention is to improve the safety of a system when on-board writing of a program memory.
[0022]
Another object of the present invention is a data processing device including an electrically erasable and programmable non-volatile storage device as a program memory, wherein an interrupt process or an exception process is requested during on-board writing of the program memory. Even in that case, it is possible to prevent the risk of runaway and damage.
[0023]
Still another object of the present invention is a microcomputer including a flash memory as a program memory, which is capable of responding to a request for interrupt processing or exception processing during on-board writing or erasing of the program memory. The object is to provide a data processing device such as a microcomputer.
[0024]
Still another object of the present invention is a single-chip microcomputer including a flash memory as a program memory. When an interrupt process or an exception process is requested at the time of writing or erasing the program memory, the central processing unit responds. An object of the present invention is to provide a data processing device such as a single-chip microcomputer configured to be able to acquire a vector address related to interrupt processing or exception processing.
[0025]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0026]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0027]
The data processing device includes a program memory (18) that can be electrically erased or written, a central processing unit (12) that can access the program memory (18), and an interrupt that occurs during erasing or writing of the program memory. Alternatively, a malfunction elimination means for eliminating malfunction caused by occurrence of exception processing is included.
[0028]
The malfunction elimination means can include the following configuration.
[0029]
[1] As shown in FIG. 6, during the period when the program memory (18) is being erased or written, the interrupt request or exception handling request to the central processing unit (12) is eliminated or invalidated. A first control logic circuit (G5) is provided in the data processing device.
[0030]
Therefore, during the period in which the program memory (18) is erased or written in the user program mode or the boot mode, the first control logic circuit (G5) makes an interrupt request to the central processing unit (12) or Since the exception processing request is excluded or invalidated, the central processing unit (12) is in the period during which the program memory (18) is being erased or written, and the vector address corresponding to the interrupt request or exception processing request. Do not execute the acquisition operation. This achieves an improvement in system safety during on-board writing of the program memory (18). As a result, the generation of an unintended interrupt request can be prohibited.
[0031]
[2] As shown in FIG. 7, during the period when the program memory (18) is being erased or written in the user program mode or the boot mode, an interrupt request or exception process for the central processing unit (12) is performed. In response to the request, a second control logic circuit (G6) is provided in the data processing device for stopping the erase process or the write process for the program memory (18).
[0032]
That is, during the period when the program memory (18) is being erased or written, the second control logic circuit (G6) responds to an interrupt request or exception handling request to the central processing unit (12). Then, the erase process or the write process for the program memory (18) is stopped. Specifically, the second control logic circuit (G6) includes an erase control bit (32), a write control bit (33), and a verify control bit (34) of an operation control register provided in the program memory (18). The data of the control bits such as is changed from the activated state to the deactivated state.
[0033]
Therefore, when an interrupt request or exception processing request is generated for the central processing unit (12) during the period when the program memory (18) is being erased or written, the second control logic circuit (G6) The erase process or the write process for the program memory (18) is stopped. The occurrence of such an interrupt may be a cause of an emergency such as a programming error or power failure in the write / erase control program. Therefore, by canceling the erase process or the write process for the program memory (18), it is possible to prevent the flash memory from being overerased or overwritten. Thereafter, the central processing unit (12) can obtain a vector address corresponding to the interrupt request or exception processing request from the program memory (18). As described above, the improvement of the safety of the system at the time of on-board writing of the program memory (18) is achieved.
[0034]
[3] As shown in FIGS. 3 and 5, an interrupt request or an exception processing request is generated for the central processing unit (12) during the period during which the program memory (18) is erased or written. The memory selection operation is performed so that access to the vector address storage area of the program memory (18) is prohibited, and a memory other than the program memory (18), for example, a predetermined area of the random access memory (13) can be accessed. Selection data changing means (G1, G2, G4) for changing from the program memory (18) to a memory other than the program memory (18) is provided in the data processing device. The selected memory changing means (G1, G2, G4) can be provided in the bus controller (27).
[0035]
In this case, in a predetermined area of the memory other than the program memory (18), an interrupt request to the central processing unit (12) or a period during which an erase process or a write process of the program memory (18) is performed in advance. Stores vector address data for interrupt processing or exception processing to be processed when an exception processing request is generated. The vector address data stored in the predetermined storage area is set to indicate the start address of a predetermined interrupt processing routine or exception processing routine stored in another storage area other than the program memory (18). The
[0036]
[3.1] In the above [3], the selected memory changing means (G1, G2) is connected to the central processing unit (12) during a period in which the program memory (18) is being erased or written. When an interrupt request or exception handling request occurs, the selection signal of the program memory (18) is inactivated in response to detection of access to the vector address storage area of the program memory (18). Instead, the selection memory changing means (G1, G2) activates the selection signal of the memory (13) other than the program memory (18).
[0037]
[3.2] In the above [3], the selected memory changing means (G4) sends an interrupt request to the central processing unit (12) during a period in which the program memory (18) is being erased or written. Alternatively, when an exception handling request is generated, an address signal for accessing the vector address storage area of the program memory (18) is sent to the program memory in response to detection of access to the vector address storage area of the program memory (18). It converts into an address signal for accessing a predetermined storage area of a memory other than (18), for example, a random access memory (13).
[0038]
By configuring as in the above [3.1] and [3.2], the central processing is performed during the period in which the program memory (18) is erased or written in the user program mode or the boot mode. Even when an interrupt request or an exception handling request is issued to the device (12), the central processing unit (12) assigns a vector address relating to the corresponding interrupt handling routine or exception handling routine to a memory other than the program memory (18). It can be obtained by accessing another storage area. Therefore, the NMI interrupt is used to notify the microcomputer of an emergency such as a drop in the power supply voltage Vcc due to a power failure, and the erasure process or write process for the program memory (18) is stopped, thereby overerasing the flash memory・ Overwriting can be prevented. In this case, in the interrupt processing routine for the NMI, a process of recording the erasure process or the write process stop state is executed, and the flash memory can be protected from an abnormal state such as over-erasure / over-write or an intermediate state. This achieves an improvement in system safety during on-board writing of the program memory (18).
[0039]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a
[0040]
As shown in FIG. 1, the single-
[0041]
These circuit modules (10, 12 to 22, P1 to P9) are connected by an
[0042]
When the
[0043]
Next, functions of the circuit blocks (10 to 22) will be described.
[0044]
The
[0045]
The
[0046]
One of the general-purpose registers is used as a stack pointer when an interrupt occurs or an exception occurs. That is, when an interrupt occurs or an exception occurs, the data stored in the general-purpose register at that time is saved in, for example, a predetermined external storage device. In this case, the stack pointer stores address data indicating the address of the saved data. When returning from interrupt processing or exception processing, using the address data stored in the stack pointer, the contents of the general-purpose register saved to the external storage device when the interrupt processing or exception processing is accepted Recovered in general purpose registers. When one unit from a certain rising edge of the system clock to the next rising edge is set to one state, the memory cycle or bus cycle of the
[0047]
The built-in
[0048]
The
[0049]
The serial
[0050]
The A /
[0051]
The D /
[0052]
The
[0053]
The 16-bit free-running
[0054]
The 8-
[0055]
The
[0056]
The interrupt
[0057]
The built-in
[0058]
When the operation mode of the
[0059]
The operation mode of the
[0060]
For example, when a voltage of 12 V is supplied to the mode setting terminal MD2 and the high voltage supply terminal Vpp, the operation mode of the
[0061]
When the boot mode is used, a user program (rewrite control program) for writing and erasing the
[0062]
In the user program mode, data writing operation or data erasing operation with respect to the
[0063]
Incidentally, as an erasing or writing mode of the
[0064]
When the vector address exists in the
[0065]
Therefore, in the present embodiment, a part of the storage area (address area) of the
[0066]
FIG. 2 shows a first embodiment of an address map according to the present invention including the vector address storage area B-V of the
[0067]
The address space managed by the
[0068]
The address area A of the address space allocated to the built-in
[0069]
On the other hand, the address area B of the address space allocated to the built-in
[0070]
Even when the
[0071]
In order to realize the replacement of the vector address area as described above, when the vector address signal is output from the
[0072]
That is, in the user program mode or boot mode, when the
[0073]
That is, the
[0074]
FIG. 3 shows an example of the configuration of the main part of the
[0075]
The
[0076]
To enable access to the built-in ROM (32 kbytes) 18, the addresses A14 to A0 (15 bits) are input to the built-in
[0077]
The built-in
“0xxxx xxxx xxxx xxxx xxxx” (0 is low level, x is logic indefinite, ie, can be either “0” or “1”)
In this case, the output signal A becomes high level. That is, when an address signal for accessing the built-in
[0078]
The built-in
“0000 0000 xxxx xxxx”
In this case, the output signal B becomes high level. That is, when an address signal for accessing the vector address storage area AV of the built-in
[0079]
On the other hand, when the address signal is output onto the
"1111 1100 xxxx xxx"
In this case, the output signal C becomes high level. That is, when an address signal for accessing the built-in
[0080]
In order to erase or write in the
[0081]
A gate G1 for obtaining an AND logic between the output signal A of the built-in
[0082]
In this case, it is assumed that the address A9-A0 that designates the vector address storage area AV of the
[0083]
Next, another embodiment of the present invention will be described.
[0084]
FIG. 4 shows an address map in another embodiment. As shown in FIG. 4, in this embodiment, the vector address area is moved to the internal RAM area when the
[0085]
That is, when the
[0086]
That is, an address signal for accessing the vector address storage area AV of the
[0087]
FIG. 5 shows an address conversion circuit ACC as a malfunction elimination means provided in the
[0088]
The address conversion circuit ACC includes a plurality of control logic circuits (gate circuits) G4 for obtaining an OR logic between the address signals A15 to A10 output from the
[0089]
In the above configuration, an address signal for accessing the vector address storage area AV from the
“0000 0000 xxxx xxxx”
Is output to the
"1111 1100 xxxx xxx"
And is input to the internal ROM / internal
[0090]
Thus, the vector fetch performed in the erase / write state of the
[0091]
Further, even if all interrupt requests including NMI (non-maskable interrupt) are ignored, it is possible to improve the safety of the system at the on-board writing of the program memory.
[0092]
FIG. 6 shows a
[0093]
As shown in FIG. 6, the
[0094]
Even when the interrupt exception processing request signal IRQS from the interrupt
[0095]
In this case, however, the NMI is an effective means for notifying the
[0096]
7 resets the erase control bit register, the write control bit register, and the verify control bit register of the built-in
[0097]
As shown in FIG. 7, the
[0098]
FIG. 8 shows an example of a circuit for generating the control signal CONT explained in FIG. 3 and the control signal CONT ′ explained in FIG.
[0099]
As shown, the high
[0100]
FIG. 9 shows the programming method of the
[0101]
As shown in FIG. 9, there are two programming methods: programming of the
[0102]
On the other hand, the start (2) indicates the start of programming of the
[0103]
After step S2 and step S4, the microcomputer application system executes system operation according to desired program data written in the flash memory 18 (step S5). At this time, once the microcomputer application system software shipped once, the development of software whose specifications have been changed or the development of software with added functions (such as upgraded version or upgraded software) In some cases, it is necessary to rewrite the software of the shipped application system to the newly developed software on the user side (Case 1). Alternatively, the user of the microcomputer application system may need to change the function of the keyboard from English mode to French mode, for example (Case 2). When
[0104]
Therefore, as shown in step S6, the operation mode of the
[0105]
After step S6, as indicated by the dotted line X, the process returns to step 5, and the microcomputer application system executes the system operation according to the rewritten program. Steps S5 and S6 are repeated as necessary.
[0106]
FIG. 10 shows a more detailed address map according to the present invention. The NMI (non-maskable interrupt) in the normal mode (single chip mode to external memory expansion mode) and the user program mode or the boot mode in the on-board rewrite mode of the flash memory. The vector address and the NMI processing routine storage area corresponding to the vector address are shown. Note that FIG. 10 may be a specific example of the address map shown in FIGS.
[0107]
As shown in FIG. 10, in a normal mode such as a single chip mode or an external memory expansion mode, an NMI (non-maskable interrupt) vector address NMIA is stored in a vector address storage area AV of the
[0108]
On the other hand, at the time of on-board rewriting of the
[0109]
Therefore, NMI (non-maskable interrupt) at the time of on-board rewriting of the
[0110]
As for the movement of addresses between the vector address storage area AV and the vector address storage area BV, the method shown in FIGS. 3 to 5 can be used, and the vector address storage is performed by the control signals CONT to CONT ′. The addresses of area A-V and vector address storage area B-V are moved.
[0111]
FIG. 11 is a diagram for explaining a method of using an NMI (non-maskable interrupt) at the time of on-board rewriting in the user program mode or the boot mode, and a circuit for forming the same.
[0112]
The
[0113]
The voltage maintaining means 110 has a function of maintaining the Vcc terminal at 4.5 V or more for a certain period of time (for example, about 1 ms) when the Vcc power supply (usually 5 V) drops below a specified value, for example, 4.5 V or less. including. Further, the
[0114]
When the Vcc power supply (usually 5 V) drops below a specified value, for example, 4.5 V or less, the NMI signal generation means 112 detects that and generates an NMI. The NMI signal generation means 112 generates a falling edge that changes from 5V to 0V to the NMI signal input terminal of the
[0115]
In the on-board rewrite mode of the flash memory 18 (in the user program mode or boot mode), if the Vcc power supply (usually 5 V) drops below a specified value, the on-board rewrite of the
[0116]
Therefore, when returning from the NMI processing routine RB, the contents of the general-purpose registers (R0-R15) and the program counter (PC) are returned to the state at the time of NMI reception based on the value of the above-mentioned stack pointer (SP). There are advantages that can be made. Alternatively, based on the value of the stack pointer (SP), the external memory storing the contents such as the general purpose registers (R0 to R15) and the program counter (PC) is accessed, and the rewrite status of the
[0117]
FIG. 12 shows a rewrite processing flow executed from the start to the end of the
[0118]
As shown in FIG. 12, first, as a start step S12, a command to start rewriting of the
The rewriting work area may be, for example, a part of the address area of the
[0119]
As the next step S14, a rewriting routine is written in the rewriting work area by the
[0120]
Next, the vector address NMIB corresponding to the NMI processing routine RB is written into the vector address storage area B-V of the
[0121]
Thereafter, in step S17, the
[0122]
That is, the vector address movement permission bit VATE 82 set in step S16 is changed to the reset state (step S18). That is, the permission bit VATE 82 is cleared. Thereafter, if necessary, the
[0123]
Then, in
[0124]
Next, a specific configuration of the built-in
[0125]
FIG. 13 and FIG. 14 show the principle of the memory cell of the
[0126]
The operation of writing information to the memory cell is realized, for example, by applying a high voltage to the
[0127]
On the other hand, the erase operation is realized, for example, by applying a high voltage to the source and extracting electrons from the floating
[0128]
In the read operation, the voltage applied to the drain and the
[0129]
FIG. 15 shows the configuration principle of a memory cell array using the memory transistor. In the figure, typically four memory transistors (memory cells) Q1 to Q4 are shown. In memory cells arranged in a matrix in the X and Y directions, the control gates (selection gates of memory cells) of the storage transistors Q1, Q2 (Q3, Q4) arranged in the same row respectively correspond to the corresponding word lines WL1 (WL2). The drain regions (input / output nodes of the memory cells) of the storage transistors Q1, Q3 (Q2, Q4) arranged in the same column are connected to the corresponding data lines DL1, DL2, respectively. Source regions of the storage transistors Q1, Q3 (Q2, Q4) are coupled to a source line SL1 (SL2).
[0130]
FIG. 16 shows an example of voltage conditions for an erase operation and a write operation for a memory cell. In the figure, a memory element means a memory cell, and a gate means a control gate as a selection gate of the memory cell. In the figure, erasing in the negative voltage method forms a high electric field necessary for erasing by applying a negative voltage such as -10 V to the control gate. As is clear from the voltage conditions illustrated in the figure, at the time of erasing in the positive voltage system, at least batch erasing can be performed on memory cells whose sources are commonly connected. Accordingly, in the configuration of FIG. 15, if the source lines SL1 and SL2 are connected, the four memory cells Q1 to Q4 can be erased collectively. In this case, the size of the memory block can be arbitrarily set by changing the number of memory bits connected to the same source line. In the source line division method, in addition to the case where data lines are representative as shown in FIG. 15 (the common source line is extended in the direction of the data lines), the word line is the unit (common source line). Extending in the word line direction). On the other hand, in the case of erasing using the negative voltage method, it is possible to perform batch erasing on memory cells to which the control gates are commonly connected.
[0131]
FIG. 17 shows an example circuit block diagram of the
[0132]
The flash memory 18 (hereinafter also referred to as FMRY) shown in the figure has 8-bit data input / output terminals D0 to D7, and each data input / output terminal includes a memory mat ARY0 to ARY7. The memory mats ARY0 to ARY7 are not particularly limited, but are divided into two, a memory block LMB having a relatively large storage capacity and a memory block SMB having a relatively small storage capacity. In the figure, the details of the memory mat ARY0 are representatively shown, but the other memory mats ARY1 to ARY7 are similarly configured. Each memory block may have the same storage capacity.
[0133]
In each of the memory mats ARY0 to ARY7, memory cells MC constituted by the insulated gate field effect transistors having the two-layer gate structure described with reference to FIG. 13 are arranged in a matrix. In the figure, WL0 to WLn are word lines common to all the memory mats ARY0 to ARY7. The control gates of the memory cells arranged in the same row are connected to the corresponding word lines. In each of the memory mats ARY0 to ARY7, the drain regions of the memory cells MC arranged in the same column are connected to the corresponding data lines DL0 to DL7, respectively. The source regions of the memory cells MC constituting the memory block SMB are commonly connected to the source line SL1, and the source regions of the memory cells MC constituting the memory block LMB are commonly connected to the source line SL2.
[0134]
The source lines SL1 and SL2 are supplied with a high voltage Vpp used for erasing from the voltage output circuits VOUT1 and VOUT2. The output operation of the voltage output circuits VOUT1 and VOUT2 is selected by the values of the bits B1 and B2 of the erase block designation register. For example, by setting “1” to the bit B1 of the erase block designation register, only the memory blocks SMB of the memory mats ARY0 to ARY7 can be erased collectively. When “1” is set to bit B2 of the erase block designation register, only the memory blocks LMB of the memory mats ARY0 to ARY7 can be erased at once. When both bits B1 and B2 are set to "1", the
[0135]
The selection of the word lines WL0 to WLn is performed by the row address decoder XADEC decoding the row address signal AX taken in via the row address buffer XABUFF and the row address latch XALAT. The word driver WDRV drives the word line based on the selection signal output from the row address decoder XADEC. In the data read operation, the word driver WDRV is operated using a voltage Vcc such as 5 V and a ground potential such as 0 V supplied from the voltage selection circuit VSEL as power sources, and drives a word line to be selected to a selected level by the voltage Vcc. Then, the word line to be unselected is maintained at a non-selected level such as the ground potential. In the data write operation, the word driver WDRV is operated with a voltage Vpp such as 12V supplied from the voltage selection circuit VSEL and a ground potential such as 0V as power supplies, and the word line to be selected is written as 12V. Drive to high voltage level. In the data erasing operation, the output of the word driver WDRV is set to a low voltage level such as 0V.
[0136]
In each of the memory mats ARY0 to ARY7, the data lines DL0 to DL7 are commonly connected to a common data line CD via column selection switches YS0 to YS7. The column selection switches YS0 to YS7 are controlled by the column address decoder YADEC decoding the column address signal AY fetched through the column address buffer YABUFF and the column address latch YALAT. The output selection signal of the column address decoder YADEC is supplied in common to all the memory mats ARY0 to ARY7. Accordingly, when any one of the output selection signals of the column address decoder YADEC is set to the selection level, one data line is connected to the common data line CD in each of the memory mats ARY0 to ARY7.
[0137]
Data read from the memory cell MC to the common data line CD is applied to the sense amplifier SAMP via the selection switch RS, amplified there, and output to the outside from the data output buffer DOBUFF via the data output latch DOLAT. . The selection switch RS is turned on by a control signal φr that is set to a selection level in synchronization with the read operation. Write data supplied from the outside is held in the data input latch circuit DILAT via the data input buffer DIBUFF. When the data held in the data input latch circuit DILAT is “0”, the write circuit WRIT supplies a high voltage for writing to the common data line CD via the selection switch WS. The high voltage for writing is supplied to the drain of the memory cell to which the high voltage is applied to the control gate by the row address signal AX through the data line selected by the column address signal AY, and thereby the memory cell is written. The selection switch WS is turned on by a control signal φw that is set to a selection level in synchronization with the write operation. The write / erase control circuit WECONT generates various write / erase timings and voltage selection control.
[0138]
FIG. 18 is an overall block diagram of the flash memory 18 (FMRY) built in the
[0139]
In FIG. 18, ALAT is a latch circuit for address signals PAB0 to PAB15. In the first operation mode (operation mode other than the PROM mode), the address signals PAB0 to PAB15 correspond to the output address signal of the central processing unit CPU12 and are supplied from the
[0140]
The FCONT is a control circuit that performs timing control of data read operation in the flash memory FMRY, various timings for writing and erasing, and voltage selection control. The control circuit FCONT includes a control register CREG.
[0141]
FIG. 19 shows an example of the control register CREG. The control register CREG is composed of an 8-bit program / erase control register PEREG and erase block designation registers MBREG1 and MBREG2. In the program / erase control register PEREG, Vpp is a high voltage application flag that is set to “1” in response to the application of a rewrite high voltage. The E bit is a bit for instructing an erasing operation, and the EV bit is an instructing bit for a verify operation in erasing. The P bit is an instruction bit for a write operation (program operation), and the PV bit is an instruction bit for a verify operation in writing. Erase block designation registers MBREG1 and MBREG2 are registers for designating which memory blocks included in the large block divided into 7 and the small block divided into 8 are erased, and the bits included in them are particularly limited. Although not designated, it is used as a bit for designating a memory block corresponding one-to-one. For example, bit “1” means selection of the corresponding memory block, and bit “0” means non-selection of the corresponding memory block. For example, when the seventh bit of the erase block designation register MBREG2 is “1”, erase of the small memory block SMB7 is designated.
[0142]
The control register CREG can be read / written from the outside. The control circuit FCONT refers to the setting contents of the control register CREG, and performs control such as erasing / writing according to the setting contents. Externally, the state of the erase / write operation can be controlled by rewriting the contents of the control register CREG.
[0143]
In FIG. 18, the control circuit FCONT is supplied with FLM, MS-FLN, MS-MISN, M2RDN, M2WRN, MRDN, MWRN, IOWORDN, and RST as control signals, and further, upper 1 byte data PDB8 to PDB15 The predetermined bits of the address signals PAB0 to PAB15 are given.
[0144]
The control signal FLM is a signal that designates the operation mode of the flash memory FMRY, and “0” designates the first operation mode and “1” designates the second operation mode. The signal FLM is formed based on the mode signals MD0 to MD2, for example.
[0145]
The control signal MS-FLN is a selection signal for the flash memory FMRY, and “0” indicates selection and “1” indicates non-selection. In the first operation mode, the central processing unit (CPU) 12 outputs the control signal MS-FLN. In the second operation mode, the control signal MS-FLN corresponds to the chip enable signal CE * supplied from the PROM writer. Is done.
[0146]
The control signal MS-MISN is a selection signal for the control register CREG. At this time, which of the program / erase control register PEREG and the erase block designation registers MBREG1 and MBREG2 is selected is determined with reference to predetermined bits of the address signals PAB0 to PAB15. In the first operation mode, the central processing unit (CPU) 12 outputs the control signal MS-MISN. In the second operation mode, although not particularly limited, the most significant address bit EA16 output from the PROM writer is regarded as the control signal MS-MISN.
[0147]
M2RDN is a memory read strobe signal, M2WRN is a memory write strobe signal, MRDN is a read signal for the control register CREG, and MWRN is a write signal for the control register CREG. In the first operation mode, the central processing unit (CPU) 12 outputs these control signals. In the second operation mode, although not particularly limited, the write enable signal WE * supplied from the PROM writer is regarded as the signals M2WRN and MWRN, and the output enable signal OE * supplied from the PROM writer is the signals M2RDN and MRDN. Is considered. The memory write strobe signal M2WRN is regarded as a strobe signal for writing data to be written to the memory cell to the data input latch circuit DILAT. The actual writing to the memory cell is initiated by setting the P bit of the control register CREG.
[0148]
IOWORDN is a signal for switching between 8-bit read access and 16-bit read access to the flash memory FMRY. In the second operation mode, the control signal IOWORDN is fixed to a logical value instructing 8-bit read access.
[0149]
RST is a reset signal for the flash memory FMRY. When the flash memory FMRY is reset by this signal RST or the Vpp flag of the program / erase control register PEREG is set to “0”, the EV, PV, E, and E in the program / erase control register PEREG are set. Each mode setting bit of P is cleared. Therefore, each bit of the control register PEREG can be cleared by setting the output of the gate G6 shown in FIG. 7 to the reset signal RST.
[0150]
Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
[0151]
For example, in the above embodiment, writing to the flash memory is performed by hot electrons, but it may be performed by a tunnel effect. In the above embodiment, the flash memory is applied as the built-in
[0152]
In the above description, the case where the invention made mainly by the inventor is applied to the single-chip microcomputer which is the field of use behind the invention has been described. However, the present invention is not limited thereto, and various data processing is performed. Can be widely applied to the device. The present invention can be applied on condition that at least a program memory that can be electrically erased or written is included.
[0153]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0154]
In other words, the malfunction elimination means eliminates malfunction caused by the occurrence of an interrupt during erasure or writing of the program memory when correct data does not exist in the program memory, so that the system memory for on-board programming of the program memory can be eliminated. Safety can be improved.
[0155]
In response to an interrupt request while erasing or writing program memory, a part of the randomly accessible storage means is moved to the vector address area of program memory, so that an interrupt during program memory erasing or writing occurs. Thus, a correct vector address can be obtained, thereby improving the safety of the system at the on-board writing of the program memory.
[0156]
In response to an interrupt request during erasure or writing of the program memory, the vector address area of the program memory is moved to the storage means, so that a correct vector address can be acquired for the occurrence of an interrupt during erasure or writing of the program memory. This makes it possible to improve the safety of the system during on-board writing of the program memory.
[0157]
During the period when the program memory is erased or written in response to the program memory erase or write request, the interrupt request to the central processing unit is eliminated, thereby improving the system safety during the on-board program memory write. Can be planned.
[0158]
In response to the interrupt request generated for the central processing unit, the processing for erasing or writing the program memory is suspended during the period when the program memory is erased or written in response to the program memory erasing or writing request. As a result, it is possible to improve the safety of the system when the program memory is written on board.
[0159]
Therefore, a program such as a flash memory can be used for an interrupt request that is erroneously generated due to a mistake or malfunction of a program memory erase / write program (rewrite control program) such as a flash memory or an operation error of an external circuit. Erasing and rewriting of memory is automatically canceled, and flash memory can be electrically rewritten by executing processing to record the erasing / rewriting cancellation status of program memory such as flash memory during interrupt processing Can protect a program memory from abnormal states such as overerasing, overwriting, or intermediate states. Therefore, the microcomputer application system can be protected from destruction.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of the overall configuration of a single chip microcomputer according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram of an address map when a part of a built-in RAM included in the microcomputer is moved to a vector address area.
FIG. 3 shows a configuration example of a main part of a bus controller when address conversion is performed from a vector address storage area (B-V) of a built-in RAM to a vector address storage area (A-V) of a flash memory. It is explanatory drawing shown by relationship.
FIG. 4 is an explanatory diagram of an address map in another embodiment of the present invention.
FIG. 5 is an explanatory diagram of an example of an address conversion circuit (ACC) as a malfunction elimination unit provided in the bus controller of FIG. 1;
FIG. 6 is an explanatory diagram of a bus controller including a gate (G5) for ignoring all interrupts including NMI during erasing or writing of a flash memory as a built-in ROM.
FIG. 7 shows a control logic as a malfunction elimination means for resetting the erase control bit register, the write control bit register, and the verify control bit register of the built-in ROM when a write request occurs during the erase, write or verify of the built-in ROM. It is explanatory drawing which shows a circuit (G6).
8 is a logic circuit diagram showing an example of a generation circuit of the control signal (CONT) described in FIG. 3 and the control signal (CONT ′) described in FIG. 5;
9 is an explanatory diagram showing a programming method of the flash memory of the microcomputer of FIG. 1 in relation to a PROM mode and an on-board write mode.
FIG. 10 is an explanatory diagram showing in more detail the NMI vector address and the storage area of the NMI processing routine for it in the normal mode (single chip mode to external memory expansion mode) and the on-board rewrite mode of the flash memory.
FIG. 11 is a block diagram for explaining an NMI formation circuit in an on-board rewrite mode.
FIG. 12 is a flowchart showing a rewrite processing flow executed from the start to the end in the on-board rewrite mode (example of user program mode) of the flash memory.
FIG. 13 is a cross-sectional view of an example of a memory cell of a flash memory.
FIG. 14 is an explanatory diagram showing threshold values of the erase state and the write state of the memory cell of the flash memory.
FIG. 15 is a circuit diagram showing a configuration of a memory array of a flash memory.
FIG. 16 is an explanatory diagram showing an example of voltage conditions for an erase operation and a write operation on a memory cell of a flash memory.
FIG. 17 is a partial block diagram of a flash memory.
FIG. 18 is an overall block diagram of a flash memory.
FIG. 19 is an explanatory diagram showing an example of a control register of a flash memory.
[Explanation of symbols]
10 Interrupt control circuit
11 Clock oscillator
12 CPU
13 Built-in RAM
14 Host interface
15 Serial communication interface
16 A / D converter
17 D / A converter
18 Internal ROM
19 Watchdog timer
20 16-bit free-running timer
21 8-bit timer
22 PWM timer
24 address bus
25, 26 Data bus
27 Bus controller
28 Built-in RAM selection circuit
29 Built-in ROM selection circuit
30 Single-chip microcomputer
31 Built-in ROM / built-in RAM selection circuit
32 Erase control bit register
32 Write control bit register
33 Verify control bit register
G4, G5, G6 Gate
Claims (8)
前記第１半導体処理装置は、電気的に消去及び書込みが可能な不揮発性メモリと、前記不揮発性メモリとは別の記憶手段と、前記不揮発性メモリと前記記憶手段とにアクセス可能な中央処理装置と、割り込み端子とを有し、
前記第２半導体処理装置は前記第１半導体処理装置の割り込み端子に接続され、前記第１半導体処理装置へ割り込み信号を出力可能に構成され、
前記第１半導体処理装置は、前記中央処理装置により前記不揮発性メモリの消去及び書込みを行うオンボード書込みモードを有し、
前記第１半導体処理装置は、前記不揮発性メモリへのデータ書き込み動作開始前に、前記割り込み信号の入力に応じた処理のベクタアドレスを前記記憶手段の所定の記憶領域へ格納し、
前記オンボード書込みモードにおける前記不揮発性メモリへのデータ書込み動作途中に前記第２半導体処理装置からの割り込み信号の入力を受けた場合、前記割り込み信号の入力に応じた処理のベクタアドレス格納領域へのアクセスを前記不揮発性メモリの記憶領域から前記記憶手段の所定の記憶領域へ変更する制御部を前記第１半導体処理装置に有するデータ処理システム。A first semiconductor processing apparatus and a second semiconductor processing apparatus;
The first semiconductor processing apparatus includes an electrically erasable and erasable nonvolatile memory, a storage unit different from the nonvolatile memory, and a central processing unit accessible to the nonvolatile memory and the storage unit And an interrupt terminal,
The second semiconductor processing apparatus is connected to an interrupt terminal of the first semiconductor processing apparatus and configured to output an interrupt signal to the first semiconductor processing apparatus.
The first semiconductor processing apparatus has an on-board writing mode in which the nonvolatile memory is erased and written by the central processing unit,
The first semiconductor processing device stores a vector address of processing according to the input of the interrupt signal in a predetermined storage area of the storage means before starting a data write operation to the nonvolatile memory,
When receiving an interrupt signal from the second semiconductor processing device during the data write operation to the non-volatile memory in the on-board write mode, the processing corresponding to the input of the interrupt signal is transferred to the vector address storage area. The data processing system which has a control part which changes access from the storage area of the said non-volatile memory to the predetermined storage area of the said memory | storage means in the said 1st semiconductor processing apparatus.
前記オンボード書込みモードは、前記不揮発性メモリの全面を消去した後にデータの書込みを行うブートモードと、前記不揮発性メモリの一部を消去した後にデータの書込みを可能にするユーザブートモードとを含み、前記ブートモードと前記ユーザブートモードとを選択的に設定可能なモード設定手段を有するデータ処理システム。The data processing system of claim 1, wherein
The on-board write mode includes a boot mode for writing data after erasing the entire surface of the nonvolatile memory, and a user boot mode for enabling data writing after erasing a part of the nonvolatile memory. A data processing system comprising mode setting means capable of selectively setting the boot mode and the user boot mode.
前記ブートモードの設定に応答して実行開始されるブートプログラムの格納領域と、前記ブートプログラムの実行開始により外部から前記不揮発性メモリの消去及び書込み制御プログラムを入力するインタフェース回路と、前記インタフェース回路から入力した消去及び書込み制御プログラムを格納するＲＡＭとを有し、前記中央処理装置は前記ＲＡＭに格納された消去及び書込み制御プログラムを実行して前記不揮発性メモリの消去及びデータの書込みを行うデータ処理システム。The data processing system according to claim 2, wherein
A storage area for a boot program to be started in response to the setting of the boot mode, an interface circuit for inputting an erase and write control program for the nonvolatile memory from the outside by the start of execution of the boot program, and the interface circuit A RAM for storing an input erase and write control program, and the central processing unit executes an erase and write control program stored in the RAM to erase the nonvolatile memory and write data system.
前記記憶手段は、前記ＲＡＭの所定の領域に割り当てられているデータ処理システム。The data processing system according to claim 3, wherein
The storage means is a data processing system assigned to a predetermined area of the RAM.
前記オンボード書込みモードにおける不揮発性メモリへのデータ書き込み動作途中に前記第２半導体処理装置から割り込み信号の入力を受けた場合、前記中央処理装置は、前記不揮発性メモリへのデータ書き込み動作を中止する制御を行うデータ処理システム。The data processing system of claim 1, wherein
When receiving an interrupt signal from the second semiconductor processing device during the data writing operation to the nonvolatile memory in the on-board writing mode, the central processing unit stops the data writing operation to the nonvolatile memory. A data processing system that performs control.
前記半導体処理装置は、電気的に消去及び書込みが可能な不揮発性メモリと、ＲＡＭと、前記不揮発性メモリにアクセス可能な中央処理装置と、制御手段と、割り込み端子とを有し、
前記第１半導体処理装置は、前記中央処理装置の制御において、前記不揮発性メモリの消去及び書込みを可能とする不揮発性メモリ書込みモードを有して成り、前記不揮発性メモリ書込みモードにおける不揮発性メモリへのデータ書き込み動作途中に前記割り込み端子を介して前記第１半導体処理装置が前記第２半導体処理装置から所定の割り込み信号の入力を受けた場合、前記中央処理装置は、前記所定の割り込み信号に応じた割り込み処理のベクタアドレスを前記ＲＡＭから取得するとともに、前記制御手段は、前記不揮発性メモリへのデータの書込みを中断する制御が可能に構成されたデータ処理システムの動作方法であって、
前記第１半導体処理装置と他の第２半導体処理装置とが前記基板に実装された後において、前記割り込み信号を前記割り込み端子に受ける前に、前記ＲＡＭに前記ベクタアドレスと、前記不揮発性メモリへの書込み制御用プログラムとを格納し、前記不揮発性メモリ書込みモードにおいて前記不揮発性メモリへ格納するプログラムデータの書込みを前記書込み制御用プログラムを用いて行い、
前記割り込み信号を前記割り込み端子に受けた場合、前記中央処理装置は前記ＲＡＭから前記割り込み信号に応じた前記ベクタアドレスを取得し、前記制御手段は前記割り込み信号に応じて前記不揮発性メモリへのデータ書き込みを中断する制御を行うデータ処理システムの動作方法。A first semiconductor processing apparatus and another second semiconductor processing apparatus are mounted on a substrate;
The semiconductor processing apparatus includes a nonvolatile memory that can be electrically erased and written, a RAM, a central processing unit that can access the nonvolatile memory, a control unit, and an interrupt terminal.
The first semiconductor processing device has a nonvolatile memory write mode that enables erasing and writing of the nonvolatile memory in the control of the central processing unit, and to the nonvolatile memory in the nonvolatile memory write mode. When the first semiconductor processing apparatus receives a predetermined interrupt signal from the second semiconductor processing apparatus via the interrupt terminal during the data write operation, the central processing unit responds to the predetermined interrupt signal. And obtaining the vector address of the interrupt processing from the RAM, and the control means is an operation method of a data processing system configured to be capable of interrupting the writing of data to the nonvolatile memory,
After the first semiconductor processing device and another second semiconductor processing device are mounted on the substrate, the RAM receives the vector address and the nonvolatile memory before receiving the interrupt signal at the interrupt terminal. And writing program data to be stored in the non-volatile memory in the non-volatile memory write mode using the write control program,
When the interrupt signal is received at the interrupt terminal, the central processing unit acquires the vector address corresponding to the interrupt signal from the RAM, and the control means sends data to the nonvolatile memory according to the interrupt signal. A method of operating a data processing system that performs control to interrupt writing.
前記不揮発性メモリ書込みモードにおいて、前記書込み制御プログラムを外部から前記ＲＡＭへ格納した後、前記中央処理装置は前記ＲＡＭから前記書込み制御プログラムをフェッチして前記不揮発性メモリの消去及びデータの書込み制御を行うデータ処理システムの動作方法。The operation method of the data processing system according to claim 6,
In the non-volatile memory write mode, after the write control program is stored in the RAM from the outside, the central processing unit fetches the write control program from the RAM to control the erasure of the non-volatile memory and data write control. How the data processing system operates.
前記半導体処理装置は更にアドレス変換手段を有し、
前記不揮発性メモリ書込みモードにおいて、前記割り込み端子に所定の信号の入力を受けた場合に、当該割り込み端子に受けた所定の信号に応じた処理へ分岐するためのアドレスを、前記アドレス変換手段を用いて前記不揮発性メモリのアドレス領域から前記ＲＡＭのアドレス領域へ変更するデータ処理システムの動作方法。The operation method of the data processing system according to claim 7,
The semiconductor processing apparatus further includes address conversion means,
In the nonvolatile memory write mode, when a predetermined signal is input to the interrupt terminal, an address for branching to a process corresponding to the predetermined signal received at the interrupt terminal is used by the address conversion unit. And a data processing system operating method for changing from the address area of the nonvolatile memory to the address area of the RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116270A JP3669625B2 (en) | 1995-02-07 | 2001-04-16 | Data processing system and method of operating data processing system |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-42301 | 1995-02-07 | ||
| JP4230195 | 1995-02-07 | ||
| JP2001116270A JP3669625B2 (en) | 1995-02-07 | 2001-04-16 | Data processing system and method of operating data processing system |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35325695A Division JP3292864B2 (en) | 1995-02-07 | 1995-12-27 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001350642A JP2001350642A (en) | 2001-12-21 |
| JP3669625B2 true JP3669625B2 (en) | 2005-07-13 |
Family
ID=26381959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116270A Expired - Fee Related JP3669625B2 (en) | 1995-02-07 | 2001-04-16 | Data processing system and method of operating data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3669625B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108763760B (en) * | 2018-05-29 | 2022-03-22 | 西安微电子技术研究所 | System-level chip based on two-stage BOOT structure |
-
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|---|---|
| JP2001350642A (en) | 2001-12-21 |
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| Date | Code | Title | Description |
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|
| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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