JP3667912B2 - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置、複合ゲート構造のメモリトランジスタを含む不揮発性半導体記憶装置およびその製造方法に関し、特に複合ゲート構造のメモリトランジスタを含むEEPROMやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
通常の半導体装置は3〜5V程度の電源電圧で回路動作を行うが、EEPROMやフラッシュメモリ等の不揮発性半導体記憶装置では、内部の動作に10V以上の高電圧を使用する場合がある。
【0003】
例えば、浮遊ゲート型EEPROMメモリセルでは、メモリセルトランジスタの浮遊ゲート電極に規定量の電荷が蓄積されているか否かでそのメモリセルトランジスタのしきい値電圧を変化させ、そのしきい値電圧の異なった状態を夫々“0”または“1”のデータに反応させることにより記憶動作を行わせている。
メモリセルのデータの書き換えは、浮遊ゲート電極下のトンネル酸化膜を通じてドレインから浮遊ゲート電極へ電荷を注入、或いは、浮遊ゲート電極からドレイン電荷を引き抜くことにより行う。例えば、メモリセルトランジスタの制御ゲート電極に15V、ドレイン拡散層と基板部に夫々0Vの電位を与え、ソース拡散層を浮遊状態とすることで、トンネル酸化膜を通じてのFNトンネル現象により、ドレイン拡散層から浮遊ゲート電極に電子を注入する。また、制御ゲート電極と基板部の各々に0V、ドレイン拡散層に15Vの電位を与え、ソース拡散層を浮遊状態とすることで、やはりトンネル酸化膜を通じてのFNトンネル現象により、浮遊ゲート電極からドレイン拡散層へ電子を引き抜く。
【0004】
上述したFNトンネル現象は、一般に、ドレイン拡散層の不純物濃度が高いほど高効率である。
【0005】
一方、メモリセルの書き換えは、トンネル酸化膜に加わる電界が大きいほど効率が良い。即ち、制御ゲート電極或いはドレイン拡散層に印加する電圧が高いほどメモリセルの書き換え速度は向上する。しかし、ドレイン拡散層に高電圧を印加すると、ドレイン拡散層と基板部との間のPN接合領域でアバランシェ現象が発生するため、ドレイン拡散層に印加できる電圧はアバランシェ耐圧により律される。例えば、特開昭60−110167号公報に示されるように、アバランシェ耐圧は、ドレインと基板との間のPN接合に大きく依存し、ドレインの不純物濃度が高くなるほどアバランシェ耐圧は低くなる。
【0006】
また、上記の特開昭60−110167号公報に示されているように、ドレインの不純物濃度が高くなると、データの読み出し動作時にドレインと基板との間のPN接合部が高電界になるため、ホットキャリア劣化が大きくなって、信頼性を低下させる。
【0007】
【発明が解決しようとする課題】
上述のように、従来、EEPROM等の書き換え速度を向上させるために、メモリセルトランジスタのドレイン拡散層を高不純物濃度に形成すると、ドレインと基板との間のPN接合耐圧が低下し、また、ホットキャリア劣化に対する信頼性が低下するという問題があった。逆に、ドレインと基板との間のPN接合耐圧及びホットキャリア劣化に対する信頼性を向上させるために、メモリセルトランジスタのドレイン拡散層を低不純物濃度に形成すると、メモリセルの書き換え速度が低下してしまう。
【0008】
要するに、従来は、EEPROM等の書き換え速度を向上させることと、ドレインと基板との間のPN接合耐圧及びホットキャリア劣化に対する信頼性を向上させることとは互いにトレードオフの関係にあり、両者を同時に満足させる技術は存在しなかった。
【0009】
また、特開昭63−301566号公報には、パンド間トンネル濃度電流を抑制することによりEEPROMの信頼性の低下を防止する技術として、PLD構造のセルを開示している。しかし、PLD構造のセルは、ホットエレクトロン注入により書込みを行うメモリセルであり、また不純物拡散層の形成のためのイオン注入層のマスクとして利用するため、ゲート電極に側壁を設ける必要がある。このため、EEPROMの製造における工程数が増加する、という問題がある。
【0010】
本発明の目的は、書換え速度を高くすることができるとともに、ドレインと基板の間のPN接合の耐圧の低下やホットメルトキャリアの劣化を少なくして、信頼性の高いEEPROMやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法を提供することである。
【0011】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板の第1の領域の表面上に第1の絶縁膜を介して形成された、浮遊ゲート電極、第2の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第1の領域に近接した第2の領域の表面上に第3の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第1の領域と前記第2の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、前記不純物拡散層は、第1の層と、前記第1の層の外側で前記第1の層の少なくとも一部を囲む前記第1の層よりも低不純物濃度の第2の層と、前記第2の層の外側で前記第2の層の少なくとも一部を囲む前記第2の層よりも低不純物濃度の第3の層とが積層されてなり、前記第2及び第3の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第1、第2及び第3の層が形成されるとともに、前記ゲート電極の下方部分には前記第1の層のみが形成されている。
本発明の不揮発性半導体記憶装置の一態様においては、前記第3の層の不純物は、前記第2の層の不純物の拡散係数より大きな拡散係数をもつ。
本発明の不揮発性半導体記憶装置の一態様においては、前記第3の層の不純物は主としてリンを含み、前記第2の層の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第3の層の不純物は主としてリンを含み、前記第2の層の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第3の層の不純物は主としてリンを含み、前記第2の層の不純物は主としてビスマスを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記半導体基板は第1の導電型であり、前記第1、第2、第3の不純物は何れも前記第1の導電型と反対の第2の導電型である。
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の第1の領域の表面上に第1の絶縁膜を介して形成された、浮遊ゲート電極、第2の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第1の領域に近接した第2の領域の表面上に第3の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第1の領域と前記第2の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、前記半導体基板の前記第1の領域の表面上に、間に前記第1の絶縁膜を介して前記浮遊ゲート電極、前記第2の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第1の領域に接近した第2の領域の表面上に、間に前記第3の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第3の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第2及び第3の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第2及び第3の不純物を熱拡散して、前記第2の不純物を第2の濃度で含む第2の層と、前記第3の不純物を前記第2の濃度よりも低い第3の濃度で含み、前記第2の層の外側で前記第2の層の少なくとも一部を囲む第3の層とを形成する工程と、前記第3の領域、前記メモリセルトランジスタのソースを形成すべき第4の領域、及び前記選択トランジスタのドレインを形成すべき第5の領域の各々に、前記第3の不純物 の導電型と同じ導電型の第1の不純物を導入して、前記第1の不純物を、前記第2及び第3の濃度より高い第1の濃度で含み、前記第2の層が外側で少なくとも一部を囲む第1の層を形成する工程とを有する。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第3の不純物は主としてリンを含み、前記第2の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第3の不純物は主としてリンを含み、前記第2の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第3の不純物は主としてリンを含み、前記第2の不純物は主としてビスマスを含む。
【0044】
【発明の実施の形態】
本発明の第1の実施の形態による1ビットづつ電気的に書き換えが可能なEEPROMの構造を図1及び図2を参照して説明する。EEPROMは半導体基板1の上に行(rows)、列(columns)のマトリックスに配列された複数のメモリセル50−各メモリセルはトンネル酸化膜を通してFNトンネル現象によりドレイン拡散層から浮遊ゲートに電子を注入、または浮遊ゲートからドレイン拡散層に電子を引き抜くことにより、データの書換えを行うようになったメモリセルトランジスタ30と選択トランジスタ40を含む−を含み、Fig.1にはその1つが示される。各メモリセルの構造を図1を参照して説明する。
【0045】
図1に示すように、1×1015atoms/cm3 程度の不純物密度でp型不純物を含むシリコン基板1(比抵抗10Ω/cm2 程度)の表面に80〜100Åの膜厚のトンネル酸化膜2が形成され、その上に1500〜2000Åの膜厚の多結晶シリコン膜からなる浮遊ゲート電極3が形成されている。浮遊ゲート電極3の上には、下から順に、100〜150Åの膜厚のシリコン酸化膜、100〜150Åの膜厚のシリコン窒化膜及び100〜150Åの膜厚のシリコン酸化膜での三層構造(図示せず)で構成されたONO膜からなる層間絶縁膜4が形成され、更にその上に1500〜2000Åの膜厚の多結晶シリコン膜からなる制御ゲート電極5が形成されている。
【0046】
浮遊ゲート電極3、層間絶縁膜4及び制御ゲート電極5の積層からなる複合ゲート構造32の一方の側部34に近接するシリコン基板1の表面部分には、2.0×1010atoms/cm3 程度の濃度の主としてヒ素からなるn型不純物拡散層6が形成され、複合ゲート構造32を有するメモリセルトランジスタ30のソース領域を構成している。
【0047】
一方、複合ゲート構造32の他方の側部32に近接するシリコン基板1の表面部分には、1.0×1021/cm3 程度の濃度の主としてヒ素からなるn型不純物拡散層7が形成されている。そして、このn型不純物拡散層7の外側に、このn型不純物拡散層7を包囲するように、5.0×10 20 /cm 3 の濃度のやはり主としてヒ素からなるn型不純物拡散層8が形成され、その一部が、トンネル酸化膜2を介し浮遊ゲート電極3にオーバーラップして対向している。更に、n型不純物拡散層8の外側には、そのn型不純物拡散層8を包囲するように、1.0×1018/cm3 〜1×1019atoms/cm3 の濃度の主としてリンからなるn型不純物拡散層9が形成され、やはり、その一部が、トンネル酸化膜2を介して浮遊ゲート電極3に対向している。そして、これら3層のn型不純物拡散層7、8及び9によりメモリセルトランジスタ30のドレイン領域が構成されている。図示の如く、不純拡散層7はその一部が半導体基板1の表面の複合ゲート構造の32の下方部分、およびゲート電極71の下方部分にまで広がっている。
【0048】
図1に示すように、上述したメモリセルトランジスタ30の横には隣接して選択トランジスタ40が形成されている。即ち、シリコン基板1の表面にトンネル酸化膜2よりも大きい300〜350Åの膜厚ゲート酸化膜10が形成され、そのゲート酸化膜10の上に3000〜3500Åの膜厚の多結晶シリコン膜からなるゲート電極11が形成されている。ゲート電極11を形成する多結晶シリコン膜は2つの膜3′、5′を積層した2層構造でも良い。この選択トランジタのソース領域は、上述した3層のn型不純物拡散層7、8及び9からなるメモリセルトランジスタのドレイン領域と共通であり、この3層構造の不純物拡散層により選択トランジスタ40とメモリセルトランジスタ30とが互いに電気的に結線されている。そして、選択トランジスタのゲート電極11の前記3層の不純物拡散層7、8、9からなるドレイン領域に近接する側とは反対の他方の側に接近するシリコン基板1の表面部分に選択トランジスタの領域を構成する2.0×1021/cm3 程度の濃度の主としてヒ素からなるn型不純物拡散層12が形成されている。
【0049】
この選択トランジスタは、個々のメモリセルトランジスタを選択するためのもので、この選択トランジスタのスイッチング動作により選択されたメモリセルトランジスタの書き換え及び読み出しが行われている。
【0050】
即ち、本実施形態のEEPROMは1ビット毎の書き換え(書き込み及び消去)が可能となっている。
【0051】
なお、図1において、14は素子分離用のフィールド酸化膜、15はBPSG等の層間絶縁膜、16は選択トランジスタのドレインに到来するコンタクトホール17はアルミ配線である。
【0052】
図2に、本実施形態のEEPROMメモリセルの平面図を示す。この図2において、符号は図1のものと対応している。また、図1は、図2のI−I線断面図に相当する。
【0053】
図2において、図1と同じ構成要素は同じ符号で示される。前述の如く、複数のメモリセル50−各メモリセルはメモリセルトランジスタ30と選択トランジスタ40を含む−は半導体基板1の上にX方向の行(rows)、Y方向の列(columns)のマトリックスに配列されており、図2にはその中のX方向に隣接した2つのメモリセルが示されている。X方向に並ぶ複数のメモリセルのメモリセルトランジスタ30の複合ケート構造32はほぼ直線状に整列し、それぞれの複合ゲートの構造の制御ゲート電極5を形成する多結晶シリコン膜は連続した1枚の膜を形成している。また、X方向に並ぶ複数のメモリセルの選択トランジスタ40のゲート電極11もほぼ直線状に整列し、かつゲート電極11を形成する多結晶シリコン膜は連続した1枚の膜を形成している。ゲート電極11が2つの多結晶シリコン膜3′、4′を含む2層構造の場合は、上層の多結晶シリコン膜4′のみを連続した1枚の膜に形成しても良い。
【0054】
以上に説明した構造のEEPROMメモリセルでは、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のn型不純物拡散層7及び8によりFNトンネリングを高効率的に行うことができて、書き換え速度を高速化することができる。しかも、上述した比較的高濃度のn型不純物拡散層7及び8の外側に比較的低濃度のn型不純物拡散層9を設けているので、ドレインと基板との間のPN接合が緩和されて耐圧が向上するとともに、ホットキリャア劣化に対する信頼性も向上する。
【0055】
なお、上述した実施の形態では、3段階に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成したが、4段階以上に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成しても良い。
【0056】
なお、上記実施の形態の説明では、不純物拡散層7、8に導入されている不純物は主としてヒ素を含み、不純物拡散層9に導入されている不純物は主としてリンを含むようにしたが、不純物拡散層7、8、9に導入される不純物はヒ素とリンに限定されることなく、不純物拡散層7、8に導入される不純物が、不純物拡散層9に導入される不純物の拡散係数よりも小さな拡散係数をもつようにすればよい。例えば、不純物拡散層9に導入する不純物をリンとする場合、不純物拡散層7、8に導入する不純物として、リンの拡散係数よりも小さな拡散係数をもったアンチモン、ビスマスのような不純物を用いても良い。また、不純物拡散層7に導入する不純物は必ずしも不純物拡散層8に導入される不純物と同じである必要はなく、異なる不純物を拡散してもよい。
【0057】
次に、図3(A)〜3(D)を参照して、図1で示した構造の不揮発性半導体記憶装置の製造方法を説明する。
【0058】
まず、図3(A)に示すように、p型シリコン基板1の上にメモリセルトランジスタと選択トランジスタのゲート構造を夫々形成する。
【0059】
即ち、まず、図示しないフィールド酸化膜14(図1及び図2参照)でp型シリコン基板1の素子分離を行った後、p型シリコン基板1の表面のメモリセルトランジスタを形成すべき第1記載にトンネル酸化膜2及び、選択トランスタ膜を形成すべき第2領域に、トンネル酸化膜の厚みより大きな厚みのゲート酸化膜10を形成する。これらの膜厚が異なる2種の酸化膜は、耐酸化マスクを用いた2段階の熱酸化による方法、トンネル酸化膜2を熱酸化法で形成した後、ゲート酸化膜10をCVD法で形成する方法、熱酸化法又はCVD法で形成した膜厚の大きい酸化膜のトンネル酸化膜2の部分のみをエッチングで薄くする方法等により形成することができる。
【0060】
次に、トンネル酸化膜2及びゲート酸化膜10の上に基板の全面に、メモリセルトランジスタ30(複)の浮遊ゲート電極3(複)、及び選択トランジスタのゲート電極11の下層3′となる第1の第結晶シリコン膜を形成する。そしてメモリセルトランジスタの形成される第1の領域において、X方向に隣接する2つの浮遊ゲート電極3の間隙38に相当する部分を通ってY方向に延びるストライプ状の部分を除去する。これにより第1の多結晶シリコン膜は、メモリセルトランジスタの形成される第1の領域においてはX方向に隣接する浮遊ゲート電極の間隙に相当する部分で分離されたパターンに形成される。次に第2領域をマスクして、第1の領域の全面にONO膜からなる層間絶縁膜4を形成する。
【0061】
次に、第2の領域のマスクを除去して、基板の全面に、後に複合ゲート構造の制御ゲート電極5、及び選択トランジスタのゲート電極11の上層4′となるべき第2の多結晶シリコン膜を形成する。
【0062】
その後、第1の領域においては、第1の第結晶シリコン膜、層間絶縁膜、第2の第結晶シリコン膜の積層を図2の符号5で示されるパターン、即ちX方向の各行に整列する制御ゲート電極5を連続的に接続する1枚の導電膜のパターンに形成し、第2の領域においては、第1の多結晶シリコン膜3′第2の多結晶シリコン膜4′の積層を図2の符号11で示されるパターン、即ちX方向の各行に整列するゲート電極11を連続的に接続する1枚の導電膜のパターンに形成する。これにより、第1の領域においては、メモリセルトランジスタ(複)の複合ゲート構造一各、浮遊ゲート、層間絶縁膜、制御ゲートをもつ−が、各行に整列する複合ゲート構造の制御ゲートが互いに電気的に接続された形でつくられ、第2領域においては、選択トランジスタ(複)のゲート電極(各第1の多結晶シリコン膜と第2の多結晶シリコン膜をもつ)が各行に整列するゲート電極が互いに電気的に接続された形でつくられる。
【0063】
このように、選択トランジスタのゲート電極を2層の多結晶シリコン膜で形成することにより、メモリトランジスタの複合ゲート構造高さと、選択トランジスタのゲート電極の高さの差が殆ど無くなり、後で形成するBPSGの層間絶縁膜の段差が軽減される。
【0064】
次に、図3(B)に示すように、複合ゲート構造32とゲート電極11との間のメモリセルトランジスタのドレイン領域(選択トランジスタソース領域)となる部分が開口したパターンにフォトレジスト13を形成し、このフォトレジスト13をマスクとして、1.0×1013〜3.0×1013atoms/cm2 のドーズ量でリンイオン(P+ )を60〜70keVのエネルギーでp型シリコン基板1にイオン中に注入する。そして、更に、5.0×1015〜2.0×1016/cm2 のドース量でヒ素イオン(As+ )を60〜100keVのエネルギーでp型シリコン基板1にイオン注入する。なお、リンイオンとヒ素イオンのイオン注入の順序は逆であっても良い。
【0065】
しかる後、図3(C)に示すように、900℃程度の温度で10分間程度熱処理を施し、p型シリコン基板1にイオン注入した不純物を拡散させる。この時、ヒ素に比べてリンの方が拡散速度が大きいために、図示の如く、主としてヒ素を不純物として含有するn型不純物拡散層8とその外側に主としてリンを不純物として含有するn型不純物拡散層9とが夫々形成される。主としてリンを不純物として含有するn型不純物拡散層9の不純物濃度は1×1018〜1×1019/cm3 であり、主としてヒ素を不純物として含有するn型不純物拡散層8の不純物濃度は5×1020〜2×1021/cm3 である。また、この時、不純物の横方向拡散により、n型不純物拡散層8とn型不純物拡散層9は夫々メモリセルトランジスタの浮遊ゲート電極3の下及び選択トランジスタのゲート電極11の下にも広がる。
【0066】
次に、図3(D)に示すように、フォトレジスト13を除去した後、メモリセルトランジスタの複合ゲート構造32及び選択トランジスタのゲート電極11、更にには、フィールド酸化膜(図示されない)をマスクとして、全面に、1.0×1015〜5.0×1015atoms/cm2 のドーズ量でヒ素イオン(As+ )を60〜80keVのエネルギーでイオン注入する。この際、900℃程度の温度で10分間程度熱処理を施し、注入した不純物を活性化させる。これにより、図示の如く、メモリセルトランジスタのソース領域となるn型不純物拡散層6、n型不純物拡散層8及びn型不純物拡散層9とともにメモリセルトランジスタのドレイン領域(選択トランジスタソース領域)を構成するn型不純物拡散層7、並びに、選択トランジスタのドレイン領域となるn型不純物拡散層12が夫々形成される。なお、熱処理により不純物拡散層7はその一部が半導体基板1の表面複合ゲート構造32の下方部分、及びゲート電極11の下方部分にまで広がる。
【0067】
この後、詳細な説明は省略するが、BPSG等による層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、更には、アルミ配線形成等の工程を経て、EEPROMメモリセルが完成される。
【0068】
以上に説明した製造方法では、ヒ素とリンの拡散速度の差を利用して、主としてヒ素を不純物として含有するn型不純物拡散層8の外側に、それよりも低濃度の主としてリンを不純物として含有するn型不純物拡散層9を形成する。従って、比較的高濃度のn型不純物拡散層の外側を包囲する形で比較的低濃度のn型不純物拡散層が存在する構造を簡便な工程で且つ制御性良く形成することができる。
【0069】
次に、図4(A)、図4(B)を参照して、本発明の第2の実施の形態について説明する。なお、図4(A)、図4(B)において、図3(A)〜図3(D)と同じ構成要素には同じ符号で表される。
【0070】
図4(A)に示すように、この第2の実施の形態においては、上述した第1の実施の形態の製造方法の図3(B)の工程で、フォトレジストによるマスク13を用いてリンイオン(P+ )及びヒ素イオン(As+ )を、夫々、斜めイオン注入法により、メモリセルトランジスタの複合ゲート構造の方へ偏倚させた形でイオン注入する。従って、後の熱処理工程で形成される主としてヒ素を不純物と含有するn型不純物拡散層8及び主としてリンを不純物として含有するn型不純物拡散層9は夫々メモリセルトランジスタの複合ゲート構造の方へ偏倚した形で形成され、選択トランジスタのゲート電極11の下には形成されない。
【0071】
そこで、この状態で、図4(B)に示すように、第1の実施の形態の図3(D)の工程におけると同様に、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極11、およびフィールド酸化膜(図示せず)をマスクとして、p型シリコン基板1の表面にほぼ垂直な方向からヒ素イオン(As+ )をイオン注入する。
【0072】
すると、図示の如く、メモリセルトランジスタのドレイン領域(選択トランジスタのソース領域)は、メモリセルトランジスタの浮遊ゲート電極3に近い側では、最も濃度の高い主としてヒ素を不純物として含有するn型不純物拡散層7、次に濃度の高い主としてヒ素を不純物として含有するn型不純物拡散層8及び最も濃度の低い主としてリンを不純物として含有するn型不純物拡散層9の3層構造となるのに対し、選択トランジスタのゲート電極11に近い側では、n型不純物拡散層8及び9が実質的に存在しない構造となる。
【0073】
なお、第2の実施の形態においても、n型不純物の拡散層7の一部は半導体基板1の表面の接合ゲート構造32の下方部分及びゲート電極11の下方部分及びゲート電極11の下方部分まで広がる。
【0074】
従って、この第2の実施の形態によれば、メモリセルトランジスタの浮遊ゲート電極3に近い側においては、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のn型不純物拡散層7及び8によりFNトンネリングを高効率に行うことができて、書き換え速度を高速化することができるとともに、それらの比較的高濃度のn型不純物拡散層7及び8の外側に存在する比較的低濃度のn型不純物拡散層9により、ドレインと基板との間のPN接合における電界が緩和されて耐圧が向上し且つホットキャリア劣化に対する信頼性も向上するという上述した第1の実施の形態と同様の効果を奏する。そして、この第2の実施の形態においては、更に、選択トランジスタのゲート電極11の下にはn型不純物拡散層8及び9が存在しないので、選択トランジスタのチャネル長を確保することができて、その誤動作を防止することができるという効果も奏する。
【0075】
次に、図5(A)〜図5(D)を参照して、本発明の第3の実施の形態を説明する。なお、図5(A)〜図5(D)において、図3(A)〜図3(D)、図4(A)、図4(B)と同じ要素については同じ符号で示す。
【0076】
まず、図5(A)に示すように、上述した第1の実施の形態と同様にして、p型シリコン基板1の上にメモリセルトランジスタの複合ゲート構造32と選択トランジスタのゲート電極11を夫々形成する。
【0077】
次に、図5(B)に示すように、第1の実施の形態で用いたフォトレジスト13のマスクを用いず、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極11、およびフィルード酸化膜(図示せず)マスクとして、p型シリコン基板1の全面にリンイオン(P+ )及びヒ素イオン(As+ )を夫々イオン注入する。
【0078】
しかる後、図5(C)に示すように、上述した第1の実施の形態と同様に、900℃程度の温度で10分間程度熱処理を施し、p型シリコン基板1にイオン注入した不純物を拡散させる。これにより、メモリセルトランジスタのドレイン領域(選択トランジスタソース領域)には、第1の実施の形態と同様、主としてヒ素を不純物として含有するn型不純物拡散層8とその外側に主としてリンを不純物として含有するn型不純物拡散層9とが夫々形成される。また、本実施の形態では、メモリセルトランジスタのソース領域にも、主としてヒ素を不純物として含有するn型不純物拡散層18及びその外側に主としてリンを不純物として含有するn型不純物拡散層20が夫々形成され、更に、選択トランジスタのソース領域にも、主としてヒ素を不純物として含有するn型不純物拡散層19及びその外側に主としてリンを不純物として含有するn型不純物拡散層21が夫々形成される。
【0079】
しかる後、図5(D)に示すように、メモリセルトランジスタの複合ゲート構造32、選択トランジスタのゲート電極11、及びフィールド酸化膜(図示せず)をマスクとして、p型シリコン基板1の全面にヒ素イオン(As+ )をイオン注入し、更に900℃程度の温度で10分間程度熱処理を施して、注入した不純物を活性化させる。これにより、図示の如く、n型不純物拡散層18及びn型不純物拡散層20とともにメモリセルトランジスタのソース領域となるn型不純物拡散層6、n型不純物拡散層8及びn型不純物拡散層9とともにメモリセルトランジスタのドレイン領域(選択トランジスタソース領域)を構成するn型不純物拡散層7、並びに、n型不純物拡散層19及びn型不純物拡散層21とともに選択トランジスタのドレイン領域となるn型不純物拡散層12が夫々形成される。
【0080】
なお、第3の実施の形態においては、n型不純物拡散層7の一部は、半導体基板の複合ゲート構造32の下方部分、およびゲート電極11の下方部分にまで広がる。また、n型不純物拡散層6の一部は、半導体基板の表面の複合ゲート構造32の下方部分にまで広がり、n型不純物拡散層12の一部は半導体基板の表面のゲート電極の下方部分にまで広がる。
【0081】
また、第2、第3の実施の形態においても、第1の実施の形態におけると同様に、不純物拡散層7、8に導入される不純物が、不純物拡散層9に導入される不純物の拡散係数よりも小さな拡散係数をもつように、各不純物拡散層に導入する不純物を選択すれば良い。
【0082】
【発明の効果】
本発明によれば、書き換え速度が向上し、且つ、ドレインと基板との間のPN接合耐圧及びホットキャリア劣化に対する信頼性が向上したEEPROM等の不揮発性半導体記憶装置を提供することができる。また、メモリセルトランジスタの複合ゲート構造や選択トランジスタのゲート電極にイオン注入マスクとしてのサイドウォールを形成する必要が無いので、製造工程が簡単になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるEEPROMのメモリセルの概略断面図である。
【図2】本発明の第1の実施の形態によるEEPROMのメモリセルの配置を示す概略平面図である。
【図3】本発明の第1の実施の形態によるEEPROMの製造方法を工程順に示す概略断面図である。
【図4】本発明の第2の実施の形態によるEEPROMの製造方法を工程順に示す概略断面図である。
【図5】本発明の第3の実施の形態によるEEPROMの製造方法を工程順に示す概略断面図である。
【符号の説明】
1 シリコン基板
2 トンネル酸化膜
3 浮遊ゲート電極
4 層間絶縁膜
5 制御ゲート電極
6,7,8,9,12,18,19,21 n型不純物拡散層
13 マスク
10 ゲート酸化膜
11 ゲート電極
30 メモリセルトランジスタ
32 複合ゲート構造
40 選択トランジスタ
50 メモリセル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, a nonvolatile semiconductor memory device including a memory transistor having a composite gate structure, and a manufacturing method thereof, and more particularly, to a nonvolatile semiconductor memory device such as an EEPROM or a flash memory including a memory transistor having a composite gate structure and its manufacture. Regarding the method.
[0002]
[Prior art]
A normal semiconductor device performs a circuit operation with a power supply voltage of about 3 to 5 V, but a nonvolatile semiconductor memory device such as an EEPROM or a flash memory may use a high voltage of 10 V or more for internal operation.
[0003]
For example, in a floating gate type EEPROM memory cell, the threshold voltage of the memory cell transistor is changed depending on whether or not a predetermined amount of charge is accumulated in the floating gate electrode of the memory cell transistor, and the threshold voltage differs. The memory operation is performed by reacting each state to data “0” or “1”.
Data in the memory cell is rewritten by injecting charge from the drain to the floating gate electrode through the tunnel oxide film under the floating gate electrode, or by extracting the drain charge from the floating gate electrode. For example, by applying a potential of 15 V to the control gate electrode of the memory cell transistor and a potential of 0 V to the drain diffusion layer and the substrate portion, respectively, the source diffusion layer is brought into a floating state, whereby the drain diffusion layer is caused by the FN tunnel phenomenon through the tunnel oxide film. Electrons are injected into the floating gate electrode. Further, by applying a potential of 0 V to the control gate electrode and the substrate portion and 15 V to the drain diffusion layer, and making the source diffusion layer in a floating state, the drain from the floating gate electrode to the drain is also caused by the FN tunnel phenomenon through the tunnel oxide film. Extract electrons into the diffusion layer.
[0004]
The above-described FN tunnel phenomenon is generally more efficient as the impurity concentration of the drain diffusion layer is higher.
[0005]
On the other hand, the rewriting of the memory cell is more efficient as the electric field applied to the tunnel oxide film is larger. That is, the higher the voltage applied to the control gate electrode or drain diffusion layer, the higher the rewrite speed of the memory cell. However, when a high voltage is applied to the drain diffusion layer, an avalanche phenomenon occurs in the PN junction region between the drain diffusion layer and the substrate portion. Therefore, the voltage that can be applied to the drain diffusion layer is limited by the avalanche breakdown voltage. For example, as disclosed in JP-A-60-110167, the avalanche breakdown voltage greatly depends on the PN junction between the drain and the substrate, and the avalanche breakdown voltage decreases as the impurity concentration of the drain increases.
[0006]
Further, as shown in the above Japanese Patent Application Laid-Open No. 60-110167, when the impurity concentration of the drain is increased, the PN junction between the drain and the substrate becomes a high electric field during the data read operation. Hot carrier deterioration increases and reliability decreases.
[0007]
[Problems to be solved by the invention]
As described above, conventionally, when the drain diffusion layer of the memory cell transistor is formed at a high impurity concentration in order to improve the rewriting speed of an EEPROM or the like, the PN junction breakdown voltage between the drain and the substrate is reduced, and hot There was a problem that reliability against carrier deterioration was lowered. Conversely, if the drain diffusion layer of the memory cell transistor is formed at a low impurity concentration in order to improve the PN junction breakdown voltage between the drain and the substrate and the reliability against hot carrier degradation, the rewrite speed of the memory cell decreases. End up.
[0008]
In short, conventionally, improving the rewriting speed of an EEPROM or the like and improving the PN junction breakdown voltage between the drain and the substrate and the reliability against hot carrier degradation are in a trade-off relationship with each other. There was no technology to satisfy.
[0009]
Japanese Patent Laid-Open No. 63-301666 discloses a cell having a PLD structure as a technique for preventing a decrease in reliability of an EEPROM by suppressing a tunnel-to-pound tunnel concentration current. However, a cell having a PLD structure is a memory cell in which writing is performed by hot electron implantation, and a gate electrode needs to be provided with a side wall in order to be used as a mask for an ion implantation layer for forming an impurity diffusion layer. For this reason, there exists a problem that the number of processes in manufacture of EEPROM increases.
[0010]
The object of the present invention is to increase the rewriting speed, reduce the decrease in the breakdown voltage of the PN junction between the drain and the substrate, and reduce the deterioration of the hot melt carrier, so that it can be used in a highly reliable EEPROM or flash memory. A non-volatile semiconductor memory device and a manufacturing method thereof are provided.
[0011]
[Means for Solving the Problems]
The nonvolatile semiconductor memory device of the present invention includes a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film. A composite gate structure of the memory cell transistor; a gate electrode of a selection transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film; and the semiconductor An impurity diffusion layer formed in a region between the first region and the second region of the substrate and functioning as a common memory cell transistor region and a source region of the selection transistor;Then, by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, the electrons are extracted from the floating gate electrode to the impurity diffusion layer using a tunnel effect, and the data is rewritten. A semiconductor memory device,The impurity diffusion layer isA first layer, a second layer having a lower impurity concentration than the first layer surrounding at least a part of the first layer outside the first layer, and outside the second layer A third layer having a lower impurity concentration than the second layer surrounding at least a part of the second layer is stacked, and the second and third layers are directed toward the composite gate structure. The first, second and third layers are formed in the lower part of the composite gate structure, and only the first layer is formed in the lower part of the gate electrode. Has been.
In one aspect of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer has a diffusion coefficient larger than the diffusion coefficient of the impurity of the second layer.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains arsenic.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains antimony.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains bismuth.
In one aspect of the nonvolatile semiconductor memory device of the present invention, the semiconductor substrate has a first conductivity type, and the first, second, and third impurities are all opposite to the first conductivity type. 2 conductivity type.
According to the method of manufacturing the nonvolatile semiconductor memory device of the present invention, the floating gate electrode, the second insulating film, and the control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film. A composite gate structure of the memory cell transistor including a stack; and a gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film; And an impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a common source region of the selection transistor and a region of the memory cell transistor. By applying a high potential to the impurity diffusion layer compared to the control gate electrode, the electrons are extracted from the floating gate electrode to the impurity diffusion layer using a tunnel effect. A method of manufacturing a nonvolatile semiconductor memory device that rewrites data, wherein the floating gate electrode and the second electrode are formed on the surface of the first region of the semiconductor substrate with the first insulating film interposed therebetween. Forming the composite gate structure of the memory cell transistor including a stack of the insulating film and the control gate electrode, and on the surface of the second region close to the first region of the semiconductor substrate, Forming the gate electrode of the selection transistor through three insulating films, and forming the composite gate structure and the third region in which the drain of the memory cell transistor in common with the source of the selection transistor is to be formed Using the gate electrode as a mask, second and third impurities having different conductivity types and different diffusion coefficients from the conductivity type of the semiconductor substrate are added to the composite gate structure. A second layer containing the second impurity at a second concentration, heat-diffused to thermally diffuse the second and third impurities, and the third layer Forming a third layer containing impurities at a third concentration lower than the second concentration and surrounding at least a portion of the second layer outside the second layer; The third impurity in each of the first region, the fourth region where the source of the memory cell transistor is to be formed, and the fifth region where the drain of the selection transistor is to be formed A first impurity of the same conductivity type as the first conductivity type is introduced, the first impurity is contained at a first concentration higher than the second and third concentrations, and the second layer is at least outside. Forming a first layer surrounding a portion.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains arsenic.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains antimony.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains bismuth.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
A structure of an EEPROM capable of being electrically rewritten bit by bit according to the first embodiment of the present invention will be described with reference to FIGS. The EEPROM is a plurality of
[0045]
As shown in FIG. 1, 1 × 1015atoms / cmThree
[0046]
On the surface portion of the
[0047]
On the other hand, the surface portion of the
[0048]
As shown in FIG. 1, a
[0049]
The selection transistor is for selecting individual memory cell transistors, and the memory cell transistor selected by the switching operation of the selection transistor is rewritten and read.
[0050]
In other words, the EEPROM of this embodiment can be rewritten (written and erased) bit by bit.
[0051]
In FIG. 1, 14 is a field oxide film for element isolation, 15 is an interlayer insulating film such as BPSG, 16 is a
[0052]
FIG. 2 shows a plan view of the EEPROM memory cell of the present embodiment. In FIG. 2, the reference numerals correspond to those in FIG. 1 corresponds to a cross-sectional view taken along the line II of FIG.
[0053]
2, the same components as those in FIG. 1 are denoted by the same reference numerals. As described above, a plurality of memory cells 50-each memory cell includes a
[0054]
In the EEPROM memory cell having the above-described structure, FN tunneling can be performed with high efficiency by the relatively high concentration n-type impurity diffusion layers 7 and 8 constituting the drain region of the memory cell transistor, and the rewrite speed can be increased. The speed can be increased. In addition, since the relatively low concentration n-type
[0055]
In the above-described embodiment, the drain region of the memory cell transistor is configured by the impurity diffusion layer whose concentration decreases in three stages. However, the drain of the memory cell transistor is formed by the impurity diffusion layer whose concentration decreases in four or more stages. An area may be configured.
[0056]
In the description of the above embodiment, the impurity introduced into the impurity diffusion layers 7 and 8 mainly contains arsenic, and the impurity introduced into the
[0057]
Next, with reference to FIGS. 3A to 3D, a method for manufacturing the nonvolatile semiconductor memory device having the structure shown in FIG. 1 will be described.
[0058]
First, as shown in FIG. 3A, gate structures of a memory cell transistor and a selection transistor are formed on a p-
[0059]
That is, first, after performing element isolation of the p-
[0060]
Next, over the entire surface of the substrate on the
[0061]
Next, the mask of the second region is removed, and the second polycrystalline silicon film to be the upper layer 4 'of the
[0062]
Thereafter, in the first region, a control for aligning the stack of the first crystal silicon film, the interlayer insulating film, and the second crystal silicon film in the pattern indicated by
[0063]
Thus, by forming the gate electrode of the selection transistor with a two-layered polycrystalline silicon film, there is almost no difference between the height of the composite gate structure of the memory transistor and the height of the gate electrode of the selection transistor, which will be formed later. The step of the BPSG interlayer insulating film is reduced.
[0064]
Next, as shown in FIG. 3B, a
[0065]
Thereafter, as shown in FIG. 3C, heat treatment is performed at a temperature of about 900 ° C. for about 10 minutes to diffuse the ions implanted into the p-
[0066]
Next, as shown in FIG. 3D, after the
[0067]
Thereafter, although detailed description is omitted, an EEPROM memory cell is completed through steps such as formation of an interlayer insulating film by BPSG or the like, formation of contact holes in the interlayer insulating film, and formation of aluminum wiring. .
[0068]
In the manufacturing method described above, by utilizing the difference in the diffusion rate between arsenic and phosphorus, outside the n-type
[0069]
Next, a second embodiment of the present invention will be described with reference to FIGS. 4 (A) and 4 (B). 4A and 4B, the same components as those in FIGS. 3A to 3D are denoted by the same reference numerals.
[0070]
As shown in FIG. 4A, in the second embodiment, phosphorus ions are formed using a
[0071]
Therefore, in this state, as shown in FIG. 4B, as in the step of FIG. 3D of the first embodiment, the composite gate structure of the memory cell transistor and the
[0072]
Then, as shown, the drain region of the memory cell transistor (source region of the selection transistor) is an n-type impurity diffusion layer containing mainly arsenic having the highest concentration as an impurity on the side close to the floating
[0073]
Also in the second embodiment, part of the n-type
[0074]
Therefore, according to the second embodiment, on the side close to the floating
[0075]
Next, a third embodiment of the present invention will be described with reference to FIGS. 5 (A) to 5 (D). 5A to 5D, the same elements as those in FIGS. 3A to 3D, 4A, and 4B are denoted by the same reference numerals.
[0076]
First, as shown in FIG. 5A, the
[0077]
Next, as shown in FIG. 5B, without using the mask of the
[0078]
Thereafter, as shown in FIG. 5C, as in the first embodiment described above, a heat treatment is performed at a temperature of about 900 ° C. for about 10 minutes to diffuse the ions implanted into the p-
[0079]
Thereafter, as shown in FIG. 5D, the entire surface of the p-
[0080]
In the third embodiment, a part of the n-type
[0081]
Also in the second and third embodiments, as in the first embodiment, the impurity introduced into the impurity diffusion layers 7 and 8 has a diffusion coefficient of impurities introduced into the
[0082]
【The invention's effect】
According to the present invention, it is possible to provide a nonvolatile semiconductor memory device such as an EEPROM having an improved rewrite speed and improved PN junction breakdown voltage between the drain and the substrate and reliability against hot carrier deterioration. Further, since it is not necessary to form a sidewall as an ion implantation mask on the composite gate structure of the memory cell transistor or the gate electrode of the selection transistor, the manufacturing process is simplified.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of an EEPROM memory cell according to a first embodiment of the present invention.
FIG. 2 is a schematic plan view showing an arrangement of memory cells of the EEPROM according to the first embodiment of the invention.
FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the EEPROM according to the first embodiment of the present invention in the order of steps.
FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the EEPROM according to the second embodiment of the present invention in the order of steps.
FIG. 5 is a schematic sectional view showing an EEPROM manufacturing method according to the third embodiment of the present invention in the order of steps.
[Explanation of symbols]
1 Silicon substrate
2 Tunnel oxide film
3 Floating gate electrode
4 Interlayer insulation film
5 Control gate electrode
6, 7, 8, 9, 12, 18, 19, 21 n-type impurity diffusion layer
13 Mask
10 Gate oxide film
11 Gate electrode
30 Memory cell transistor
32 Compound gate structure
40 selection transistor
50 memory cells
Claims (10)
前記半導体基板の前記第1の領域に近接した第2の領域の表面上に第3の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第1の領域と前記第2の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、
前記不純物拡散層は、第1の層と、前記第1の層の外側で前記第1の層の少なくとも一部を囲む前記第1の層よりも低不純物濃度の第2の層と、前記第2の層の外側で前記第2の層の少なくとも一部を囲む前記第2の層よりも低不純物濃度の第3の層とが積層されてなり、
前記第2及び第3の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第1、第2及び第3の層が形成されるとともに、前記ゲート電極の下方部分には前記第1の層のみが形成されていることを特徴とする不揮発性半導体記憶装置。A composite gate structure of the memory cell transistor including a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film;
A gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film;
An impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a region of the memory cell transistor in common with a source region of the selection transistor;
A nonvolatile semiconductor that rewrites data by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, and using the tunnel effect to draw electrons from the floating gate electrode to the impurity diffusion layer. A storage device,
The impurity diffusion layer includes a first layer, a second layer having a lower impurity concentration than the first layer surrounding at least a part of the first layer outside the first layer, and the first layer A third layer having a lower impurity concentration than the second layer surrounding at least a part of the second layer outside the second layer;
The second and third layers are biased toward the composite gate structure, and the first, second, and third layers are formed in a lower portion of the composite gate structure. A non-volatile semiconductor memory device , wherein only the first layer is formed in a lower part of the gate electrode .
前記半導体基板の前記第1の領域に近接した第2の領域の表面上に第3の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第1の領域と前記第2の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の前記第1の領域の表面上に、間に前記第1の絶縁膜を介して前記浮遊ゲート電極、前記第2の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第1の領域に接近した第2の領域の表面上に、間に前記第3の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、
前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第3の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第2及び第3の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第2及び第3の不純物を熱拡散して、前記第2の不純物を第2の濃度で含む第2の層と、前記第3の不純物を前記第2の濃度よりも低い第3の濃度で含み、前記第2の層の外側で前記第2の層の少なくとも一部を囲む第3の層とを形成する工程と、
前記第3の領域、前記メモリセルトランジスタのソースを形成すべき第4の領域、及び前記選択トランジスタのドレインを形成すべき第5の領域の各々に、前記第3の不純物の導電型と同じ導電型の第1の不純物を導入して、前記第1の不純物を、前記第2及び第3の濃度より高い第1の濃度で含み、前記第2の層が外側で少なくとも一部を囲む第1の層を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 A composite gate structure of the memory cell transistor including a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film;
A gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film;
An impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a region of the memory cell transistor in common with a source region of the selection transistor;
A nonvolatile semiconductor that rewrites data by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, and using the tunnel effect to draw electrons from the floating gate electrode to the impurity diffusion layer. A method for manufacturing a storage device, comprising:
On a surface of said first region of said semiconductor substrate, said floating gate electrode through the first insulating film between said second insulating film, of the memory cell transistor including a lamination of said control gate electrode the composite gate structure is formed on the surface of the second region in proximity to said first region of said semiconductor substrate through said third insulating film to form the gate electrode of the selection transistor during Process,
The third region for forming the drain of the source and the common of the memory cell transistor of the selection transistor, the composite gate structure and the gate electrode by using a mask, different in conductivity type of said semiconductor substrate The second and third impurities having different diffusion coefficients are introduced so as to be biased toward the composite gate structure , heat-treated to thermally diffuse the second and third impurities, and A second layer containing a second impurity at a second concentration; and a third layer containing the third impurity at a third concentration lower than the second concentration, and the second impurity outside the second layer. Forming a third layer surrounding at least a portion of the layer ;
Each of the third region, the fourth region where the source of the memory cell transistor is to be formed, and the fifth region where the drain of the selection transistor is to be formed has the same conductivity type as the third impurity. A first impurity of a type is introduced, the first impurity is contained at a first concentration higher than the second and third concentrations, and the second layer surrounds at least a part on the outside. method of manufacturing a nonvolatile semiconductor memory device characterized by a step of forming a layer.
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