JP3660345B2 - Method and circuit for generating control signal for impedance matching - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、インピーダンス整合用の制御信号生成方法及び回路に関し、具体的にはインピーダンス整合対象回路の終端インピーダンスの整合に用いるインピーダンス整合用の制御信号としてアップダウンカウンターのカウント値を用い、このカウント値に基づいて生成される被比較電圧と基準電圧とを比較し、比較結果により該カウンターを制御してカウント値を変更することで、インピーダンス整合用の制御信号を生成するインピーダンス整合用の制御信号生成方法及び回路に関する。
【０００２】
【従来の技術】
従来から電気信号伝送路では、信号の送端及び受端においてインピーダンス整合を取る手段が講じられている。このインピーダンス整合を取るのは、電気信号を正常に信号送端から信号受端に伝送させるためである。
特に、半導体素子を用いて構成される高速入出力インタフェースには、高熱を発生するものがあり、そのため、マイナス数十度に冷却される。この高速入出力インタフェースは、通信状態が長く続くと、プラス数十度ほどまで温度上昇する。
このような大きな温度変化や電源電圧の変動が生じて来ると、高速入出力インタフェースにおいてインピーダンス整合を取っている半導体素子が呈するインピーダンスに変化が生ずる。そのため、上述のインピーダンス整合が崩れることになるから、インピーダンス不整合が生じないようにインピーダンス整合を保つ必要がある。
このようなインピーダンス整合を取る手段の１つとして、特開２０００−５９２０２号公報（以下、第１の公報という）に記載された出力インピーダンス校正回路がある。この出力インピーダンス校正回路を図３０に示す。
【０００３】
この出力インピーダンス校正回路の概略を説明すると、次のようになる。
図３０に示すインピーダンス可変回路１１１は、アップ／ダウンカウンター１１４から出力された２進コードに応じた値のインピーダンスを呈する。接続点１１１ａは、インピーダンス可変回路１１１と抵抗１１２との間に接続された接続点である。接続点１１１ａに生ずる被比較電圧は、コンパレータ１１３の一方の入力に供給される。この被比較電圧は、高速入出力インタフェースのインピーダンス整合回路が呈するインピーダンスを模擬的に表す電圧である。
そのコンパレータ１１３の他方の入力には、温度が変化しても電圧が変化しない基準電圧Ｖｒｅｆが供給される。
これら被比較電圧と基準電圧とがコンパレータ１１３で比較され、その比較結果に応じたカウント動作がアップ／ダウンカウンター１１４で生ぜしめられる。
【０００４】
このアップ／ダウンカウンター１１４の２進コードによって、インピーダンス可変回路１１１のインピーダンスが調整され、被比較電圧が基準電圧の方へ収束されるようにフィードバック制御されるが、その被比較電圧は、図３１の（１）に示すように、基準電圧の上下で変動する。つまり、アップ／ダウンカウンター１１４の２進コードも変動する。
したがって、そのままでは、２進コードをインピーダンス整合化データとして用いることはできないので、従来、変動する２進コードを安定した一定値に安定化させる手段として、平均化回路が用いられている。この平均化回路を用いた場合の2進値の変化状態を示したのが、図３１の（２）である。
【０００５】
この平均化回路の参考例の１つとして、特開平１０−１９０６４２号公報（以下、第２の公報という）に記載されたものがある。
この第２の公報に記載される技術は、デジタル伝送におけるデジタル信号を受信側で再生する際に取らなければならないビット同期技術であり、その中で平均化回路が用いられている。
上記第２の公報に記載されるビット同期回路は、位相比較手段と、リタイミング手段と、平均化回路と、選択手段とを上記ビット同期技術を特徴付ける要素として有する。
【０００６】
このビット同期回路の動作概要を先ず述べると、その位相比較手段において、受信データを分周して得られた分周データと多相クロックの各クロックとが比較され、分周データに予め決められた位相関係を有する上記多相クロックのうちの１つのクロックを特定する特定信号が生成される。
リタイミング手段において、分周データが選択手段により選択された抽出クロックによってリタイミングされる。
位相比較手段から平均化回路に供給された上記特定信号は、平均化回路において、リタイミング手段から出力された信号に同期して平均化されて出力される。平均化回路から出力された信号が供給される選択手段は、平均化回路から出力された信号に応じて上記多相クロックのうちの１のクロックを択一的に抽出して抽出クロックを出力する。
選択手段から出力された抽出クロックは、リタイミング手段で用いられるほか、受信データをリタイミングするのに用いられる。
【０００７】
上記第２の公報に記載される平均化回路は、具体的には、減算器と、ｍ分の１の重み付け部と、加算器と、記憶部と、数値演算部と、フリップフロップとから構成されている。
この平均化回路は、位相比較手段から供給された特定信号の値を記憶部からの値から減算器で減算した後、減算された値をｍ分の１の重み付け部でｍ分の１の余算演算を行い、余算演算された値と記憶部からの値とを加算器で加算して補正した平均値を記憶部に記憶する。そして、記憶部からの平均値を数値演算部で整数に四捨五入して位相比較信号の平均値をフリップフロップでリタイミング手段からの信号によりリタイミングして出力する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したように、上記出力インピーダンス校正回路の出力に上記平均化回路を接続して変動する２進コードの安定化は達成することができる。このような２進コードの安定化は、出力インピーダンス校正回路において、被比較電圧が基準電圧からコンパレータ１１３のオフセット電圧から十分離れた値で変動する限りにおいて達成し得る。それは、被比較電圧がそのような条件の下で、図３１の（２）に示すように、２値で変動するものである故である。
なお、コンパレータのオフセット電圧とは、コンパレータ１１３において、被比較電圧が基準電圧に対する大小判定を誤る基準電圧近傍の電圧をいう。
【０００９】
しかしながら、上述のコンパレータ１１３において、被比較電圧が基準電圧に対しコンパレータ１１３のオフセット電圧だけプラス又はマイナスした値より基準電圧側に入ったとき、その比較結果は、アップ／ダウンカウンター１１４を１ステップ上へアップカウントさせるか、又は１ステップ下へダウンカウントさせるかは不定である。
このような動作をするコンパレータにおいて、さらに、被比較電圧にノイズが乗った場合に、被比較電圧がたとえ基準電圧からコンパレータ１１３のオフセット電圧を超えて上回っていたり、また、該オフセット電圧を超えて下回っていたとしても、上述と同様に不規則的な動作が現れてしまう。
【００１０】
したがって、上述のような状況が現れると、アップ／ダウンカウンター１１４のカウント動作も不規則となる。
この状況になったときのアップ／ダウンカウンター１１４の２進コードに応答してインピーダンス可変回路１１１のインピーダンスが可変され、接続点１１１ａに現れる被比較電圧は、図３２の（１）のようになる。
このような状況になるときに、上述の公報に記載される平均化回路をアップ／ダウンカウンター１１４の出力に接続して用いるようにしても、平均化回路の出力は、図３３に示すように、不規則的に変動する、すなわち、最下位ビットに不規則な揺れが生じてしまう。つまり、平均化回路を入れても、その意味が失われる。なお、図３４は、図３３のデータをクラフ化したものである。図３４の平均化回路の出力だけを示したものが、図３２の（２）である。
なお、図３３は、第２の公報に記載される平均化回路を構成するｍ分の１の重み付け部のｍ＝４として算出した値である。
【００１１】
このように、上述の出力インピーダンス校正回路の出力に平均化回路を接続して２進コードの安定化を図っても、上述の不規則な動作が現れる場合には、最下位ビットの揺れ、すなわち、インピーダンス整合において１ステップ分の誤差が入って来る。
この誤差を少なくしようとして、２進コードを構成するビット数を増せば、回路が複雑化して回路規模が増大してしまうという問題がある。
また、上述のように、アップ／ダウンカウンター１１４から出力される２進コード（Ｎ個のビットから成る）は、インピーダンス整合対象である被出力インピーダンス整合回路又は被入力インピーダンス整合回路（図３５）へのインピーダンス整合データとして用いられるが、その２進コードに基づいて生成されるＰチャネル用の第ｉ番目（ｉ＝１，２，…，Ｎのうちの１つ）の制御ビット及びＮチャネル用の第ｉ番目の制御ビットは、それぞれ、ナンド回路１２１ｉ、アンド回路１２３ｉ（これらの回路の他方の入力には対応するデータビットが供給される）を各別に経て、Ｐチャネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴで構成される被出力インピーダンス整合回路又は被入力インピーダンス整合回路の対応するインピーダンス整合化制御入力（Ｐチャネル型ＭＯＳＦＥＴ１２４ｉ及びＮチャンネル型ＭＯＳＦＥＴ１２５ｉのゲート）へ各別の配線を介して供給される。
その各配線に付く浮遊容量にバラツキがあるから、配線数が多くなればなるほど、各配線から出力される信号毎の出力タイミングもバラツクので、被出力インピーダンス整合回路又は被入力インピーダンス整合回路から出力される信号にジッタが発生してしまうという問題もある。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、アップダウンカウンターのカウント値に応答して被比較電圧の１カウント毎の変更に少なくともコンパレータのオフセット電圧を加味し被比較電圧を規則的に変更させ、該カウント値を所定時間について平均して安定したインピーダンス整合用の制御信号を生成し得るインピーダンス整合用の制御信号生成方法及び回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、被比較電圧と基準電圧とを比較して、上記被比較電圧の方が小さい場合に上記被比較電圧を所定の電圧だけ増加させ、上記被比較電圧の方が大きい場合に上記被比較電圧を同じ所定の電圧だけ減少させ、上記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる上記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、上記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴としている。
【００１４】
請求項２記載の発明は、請求項１記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧は、一定値とすることを特徴としている。
【００１５】
請求項３記載の発明は、請求項１又は２記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は一定時間毎に行い、該一定時間毎の上記比較した結果に基づく上記制御信号を所定時間について平均化することを特徴としている。
【００１６】
請求項４記載の発明は、請求項１、２又は３記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は、上記被比較電圧を増加させる場合の値と上記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴としている。
【００１７】
請求項５記載の発明は、被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に上記被比較電圧が上記基準電圧よりも小さいときカウント値を１だけインクリメントし上記被比較電圧が上記基準電圧よりも大きいときカウント値を１だけデクリメントするアップ／ダウンカウンターと、上記カウント値に基づいて上記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、上記被比較電圧の値を変更する際、上記被比較電圧の値を増大方向に変更させるときの値と上記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、上記増大方向と上記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ上記増大方向と上記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、上記生成回路は、所定時間内に計測された上記カウント値の平均値に基づいて上記インピーダンス整合用の制御信号を生成する回路であることを特徴としている。
【００１８】
請求項６記載の発明は、請求項５記載のインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、電源と接地との間に直列に接続された２つのインピーダンス要素を含み、両インピーダンス要素の接続点から上記被比較電圧を出力し、上記電源に接続された上記インピーダンス要素は、上記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに上記カウント値に基づく信号が入力されることを特徴としている。
【００１９】
請求項７記載の発明は、請求項６記載のインピーダンス整合用の制御信号生成回路に係り、上記電源に接続されたインピーダンス要素は、上記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、上記カウント値に基づく信号により上記スイッチ素子が開閉するものであることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に説明する。
◇第１実施例
図１は、この実施例の第１実施例であるインピーダンス整合用の制御信号生成回路(以下、インピーダンス整合化データ出力回路という)を示す図、図２は、同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図、図３は、同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図、図４は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図５は、同インピーダンス整合化データ出力回路を構成する平均化回路を示す図、図６は、同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図、図７は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンス の変化を示す図、図８は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図９は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図１０は、同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャート、図１１は、同インピーダンス整合化データ出力回路に生ずる誤差の１つの例を説明する図、また、図１２は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
【００２１】
この実施例のインピーダンス整合化データ出力回路１０は、被比較電圧を基準電圧の上下で規則的に変えさせ、被比較電圧を１カウント毎に変更させる電圧を設定して所定時間内のカウント値の平均を取ることにより、常時動作において平均値が変動しない回路に係り、図１に示すように、インピーダンス可変回路１１と、直流インピーダンス素子、例えば、抵抗１２と、コンパレータ１３と、アップ／ダウンカウンター１４と、コード変換回路１５と、平均化回路１６と、コード変換回路１７とから成る。
【００２２】
このインピーダンス整合化データ出力回路１０の要点を図８参照の下に述べる。
図８の状態４は、被比較電圧が電圧Ｖ５近傍に固定位置する基準電圧へ近づいてコンパレータのオフセット電圧範囲内に入ってしまった場合を例示する。
この場合、従来のシフト無しの被比較電圧であると、その変化状態は、点線に示すように基準電圧を超えるか否かは僅かなノイズに左右されてその時次第であり、平均化後であっても図３２の（２）のような状態変化を示す。
【００２３】
これに対して、図８に実線で示すこの発明のシフト有りの被比較電圧は、オフセット電圧範囲内に入っている状態から、もし１ステップ分だけ電圧上昇して状態５で基準電圧を超えると、従来と同様に次の状態６へ電圧を下げるように動作する。
しかし、ここでこの発明は１ステップ分だけ電圧を下げるのではなく、オフセット電圧範囲内に入らないように１ステップ分よりも小さな電圧だけ下げる。
【００２４】
そうすると、状態６における被比較電圧は、下げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態７において電圧を下げるように動作する。この時は、１ステップ分だけ下げられる。
【００２５】
状態７において被比較電圧は、必ず基準電圧を超えるので、状態８へ電圧を上げるように動作する。
しかし、ここでも、この発明は、１ステップ分だけ電圧を上げるのではなく、１ステップ分よりも小さな電圧だけ上げる。
そうすると、状態８における被比較電圧は、上げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態９において電圧を上げるように動作する。
【００２６】
このような動作が繰り返されることで、この発明は、実線で示すように基準電圧をほぼ中心とする規則的な繰り返し波形となる。この波形を平均化すれば、当然基準電圧近傍の一定値となる。
【００２７】
上述したように、この規則的な波形を得るために、この発明は、電圧の上昇から下降へ変化する場合と、下降から上昇へ変化する場合の電圧を変化する方向が変わるときに、上昇だけ又は下降だけを続ける場合よりも１ステップ分の電位差を小さく抑えるようにしたことに特徴がある。このことをこの発明ではシフト有りと呼んでいる。
この発明は、インピーダンス整合用の制御信号の揺れを抑えることを目的としている。
【００２８】
この目的を達成するために、普通なら被比較電圧の揺れを抑えるようとする試みが行われる。
しかし、使用する素子の温度変化による特性変化や製造条件のバラツキ等により、被比較電圧の揺れを抑えることは極めて困難である。
そこで、この発明は、被比較電圧の揺れを抑えるのではなく、上述したように敢えて規則的に変化させることで平均化後に一定値へ抑えるという技法を採用したものである。
以下、順を追って具体的に説明します。
【００２９】
インピーダンス可変回路１１は、図４に示すように、インピーダンス素子１１１乃至１１９と、ナンド回路１１１１乃至１１１８と、インバータ１１１９，１１２０とから成る。インピーダンス素子１１３乃至１１９は、チャネル幅がＷであるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１１１は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの１／２（１／２Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１１２は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの３／４（３／４Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。
Ｐチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９は、電圧源ＶＤＤと接続点１１ａとの間に並列に接続されている。接続点１１ａは、インピーダンス可変回路１１と直流インピーダンス素子１２との接続点である。
【００３０】
インバータ１１１９は、その入力をＥＮ端子２９に接続されている。
インバータ１１２０は、その入力をＵＰ端子２１に接続されている。
ナンド回路１１１１は、その３つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をインバータ１１２０の出力に接続し、第3の入力をＴ０端子２２に接続している。
ナンド回路１１１２は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ０端子２２に接続している。
ナンド回路１１１３は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ１端子２３に接続している。
ナンド回路１１１４は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ２端子２４に接続している。
【００３１】
ナンド回路１１１５は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ３端子２５に接続している。
ナンド回路１１１６は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ４端子２６に接続している。
ナンド回路１１１７は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ５端子２７に接続している。
ナンド回路１１１８は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ６端子２８に接続している。
【００３２】
インバータ１１１９の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１９のゲートに接続され、ナンド回路１１１１の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１１のゲートに接続され、ナンド回路１１１２の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１２のゲートに接続され、ナンド回路１１１３の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１３のゲートに接続され、ナンド回路１１１４の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１４のゲートに接続され、ナンド回路１１１５の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１５のゲートに接続され、ナンド回路１１１６の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１６のゲートに接続され、ナンド回路１１１７の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１７のゲートに接続され、ナンド回路１１１８の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１８のゲートに接続されている。
【００３３】
コンパレーター１３は、その−入力が接続点１１ａに接続され、＋入力が基準電圧入力端子（ＲＥＦＶ）１８に接続されている。
アップ／ダウンカウンター１４は、そのＵｐＤｎ入力がコンパレーター１３の出力に接続され、クロック入力（ＣＬＫ）がクロック入力端子（ＣＬＫ）１９に接続されている。
コード変換回路１５のＢ０入力、Ｂ１入力及びＢ２入力が、それぞれ、アップ／ダウンカウンター１４のＢ０出力、Ｂ１出力及びＢ２出力に接続されている。インピーダンス可変回路１１のＴ０端子２２、Ｔ１端子２３、…、Ｔ６端子２８は、それぞれ、コード変換回路１５のＴ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に接続されている。
【００３４】
平均化回路１６のＢ０入力、Ｂ１入力及びＢ２入力が、それぞれ、アップ／ダウンカウンター１４のＢ０出力、Ｂ１出力及びＢ２出力に接続されている。また、平均化回路１６のクロック入力（ＣＬＫ）は、クロック入力端子（ＣＬＫ）１９に接続されている。
平均化回路１６は、後述するような３値で変動するアップ／ダウンカウンター１４の2進コードをフィルタリングして2進コードを基準電圧に最も近い安定させるための回路である。
平均化回路１６は、同期化回路１６１、同期化回路１６２、同期化回路１６３及び同期化回路１６４、加算回路１６２１、加算回路１６２２及び加算回路１６３１、並びに同期化回路１６５１から成る。
【００３５】
同期化回路１６１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２は、それぞれアップ／ダウンカウンター１４の出力Ｂ０、出力Ｂ１及び出力Ｂ２に接続され、同期化回路１６１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６２の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６２の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６３の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【００３６】
同期化回路１６３の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６４の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６６の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６４の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ加算回路１６２２の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
加算回路１６２１及び加算回路１６２２の被加算入力Ａ３及び加算入力Ｂ３には、それぞれ低レベルの電圧レベルが供給される。
【００３７】
加算回路１６２１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２及び加算出力Ｓ３は、それぞれ、加算回路１６３１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２及び被加算入力Ａ３に接続され、加算回路１６２２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２及び加算出力Ｓ３は、それぞれ、加算回路１６３１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２及び加算入力Ｂ３に接続されている。
加算回路１６３１の加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、同期化回路１６５１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２に接続されている。
同期化回路１６５１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ平均化回路１６の出力ＦＯＵＴ０、出力ＦＯＵＴ１及び出力ＦＯＵＴ２に接続されている。
同期化回路１６１、同期化回路１６２、同期化回路１６３、同期化回路１６４及び同期化回路１６５１のクロック入力（ＣＬＫ入力）には、クロック端子１９が接続されている。
【００３８】
コード変換回路１７は、その入力Ｂ０が平均化回路１６の出力ＦＯＵＴ０に接続され、入力Ｂ１が平均化回路１６の出力ＦＯＵＴ１に接続され、入力Ｂ２が平均化回路１６の出力ＦＯＵＴ２に接続されている。コード変換回路１７の出力Ｔ０、出力Ｔ１、出力Ｔ２、出力Ｔ３、出力Ｔ４、出力Ｔ５、出力Ｔ６は、それぞれ、インピーダンス整合化データ出力回路１０の出力ＣＰ０、出力ＣＰ１、出力ＣＰ２、出力ＣＰ３、出力ＣＰ４、出力ＣＰ５及び出力ＣＰ６に接続されている。
コード変換回路１７は、その出力であるインピーダンス整合化データを構成するビット間に生ずるスキューに起因して惹起して来る技術的課題、すなわち、被整合対象の回路のインピーダンスの整合調整において過渡的に極端に異なったインピーダンスを被整合対象の回路に与えてしまうという課題を回避するのに用いられる。
【００３９】
インピーダンス整合化データ出力回路１０の出力は、図３に示すように、高速インターフェイスの送端側の出力バッファ３０のＰチャネル型ＭＯＳＦＥＴのチャネル幅の制御に用いられる。
また、バッファ３０は、その構成素子としてＮチャネル型ＭＯＳＦＥＴも有するから、Ｐチャネル型ＭＯＳＦＥＴ用のインピーダンス整合化データ出力回路１０と同等の回路をＮチャネル型用に必要とするが、図３には図示してない。なお、インピーダンス整合化データ出力回路１０は、出力バッファに代えて、入力バッファのＰチャネル型ＭＯＳＦＥＴ又はＮチャネル型ＭＯＳＦＥＴのチャネル幅の制御に用いることができる。
また、図３には、インピーダンス整合化データ出力回路１０に、参照番号として１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄも併記してあるが、これらの参照番号は、図３を後述する実施例でも参照するからである。
【００４０】
また、図２のバッファ３０内のインピーダンス整合すべきインピーダンス素子３２がある。バッファ３０は、電気信号として非反転の信号と反転の信号とを同一タイミングで並行して出力する。これら２つの信号は、伝送路３４，３６を経て高速インターフェイスの受端側のコンパレータ３８へ伝送される。伝送路３４，３６は、コンパレータ３８の入力端で終端インピーダンス素子４０で終端されている。
【００４１】
次に、図１乃至図１１を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１０は、インピーダンス可変回路１１のインピーダンスに応じて接続点１１ａに発生する被比較電圧Ｖａと基準電圧Ｖｒｅｆとがコンパレーター１３で比較される。基準電圧Ｖｒｅｆの方が被比較電圧Ｖａよりも高い場合には、アップ信号がコンパレーター１３から出力され、被比較電圧Ｖａの方が基準電圧Ｖｒｅｆよりも高い場合には、ダウン信号がコンパレーター１３から出力される。
【００４２】
コンパレーター１３からアップ信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントアップ（インクリンメト）され、コンパレーター１３からダウン信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントダウン（デクリメント）される。
アップ／ダウンカウンター１４からクロック毎に出力されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成るカウント値（以下、２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６へ供給される。
【００４３】
コード変換回路１５は、アップ／ダウンカウンター１４から供給されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成る２進コードを図６に示すようなＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットから成るサーモメータコードに変換して出力する。
コード変換回路１５から出力されたサーモメータコードのＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットは、それぞれ、インピーダンス可変回路１１の対応するＴ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子に供給される。
【００４４】
インピーダンス可変回路１１のＥＮ端子２９には、インピーダンス整合化データ出力回路１０の通常の動作においては、高レベルのＥＮ信号が供給されている。ＥＮ信号は、低消費電力化等のためにインピーダンス整合化データ出力回路の動作を停止させる信号であり、インピーダンス整合化データ出力回路を実装するチップの内部回路（図示せず）から供給される。
したがって、インバータ１１１９から低レベルの電圧信号が出力されるから、Ｐチャネル型ＭＯＳＦＥＴ１１９はオンしている。
【００４５】
また、ＥＮ端子から高レベルのＥＮ信号が供給されているナンド回路１１１１乃至１１１８は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられている。
これに加えて、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号が供給された状態においては、インバータ１１２０から低レベルの電圧信号が出力される。
【００４６】
したがって、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号（図７のＵＰ＝１）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効とならず、ナンド回路１１１１からは高レベルの電圧信号が出力され続けている。
他のナンド回路１１１２乃至１１１８は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じたレベルの電圧信号がナンド回路１１１２乃至１１１８から出力される。
【００４７】
それ故、インピーダンス可変回路１１は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１１２乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオフ又はオンし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図７のＵＰ＝１）。
また、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入る分だけインピーダンスの値が小さくなる。
したがって、接続点１１ａに現れる被比較電圧の電圧レベルは、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った場合には並列に入らなかった場合の被比較電圧の電圧レベルよりも低くなる。つまり、被比較電圧の電圧レベルにオフセット電圧（シフト電圧という）が与えられる。
【００４８】
また、Ｕｐ端子２１へアップ／ダウンカウンター１４から低レベルのＵｐ信号（図７のＵＰ＝０）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効に作用し、ナンド回路１１１１からは低レベルの電圧信号が出力され続けている。Ｐチャネル型ＭＯＳＦＥＴ１１１は、オンし続ける。
他のナンド回路１１１２乃至１１１８は、ＵＰ＝１の場合と同様に、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じた電圧信号がナンド回路１１１２乃至１１１８から出力される。
【００４９】
それ故、インピーダンス可変回路１１は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオン又はオフし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図７のＵＰ＝０（ダウン時））。
【００５０】
ダウン時のインピーダンス値の階段状に小さくなる割合は、アップ時に比して、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った分だけ小さくなる割合が大きい。
Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った分だけシフト電圧が大きくなる。
したがって、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入らなかった場合の被比較電圧よりも高目に接続点１１ａの被比較電圧が現れる。
【００５１】
上述のように、アップ／ダウンカウンター１４のＢ０ビット、Ｂ１ビット及びＢ２ビットがコード変換回路１５へ供給されると同時に、平均化回路１６へも供給される。
平均化回路１６は、アップ／ダウンカウンター１４から順次入力される２進コード（いずれのコードもＢ０ビット、Ｂ１ビット及びＢ２ビットから成る）毎に、当該２進コード前の４つのコードを加算して１／４の除算をし、３ビットの平均化２進コード、すなわち、ＦＯＵＴ０ビット、ＦＯＵＴ１ビット及びＦＯＵＴ２ビットを出力する。
【００５２】
そして、ＦＯＵＴ０ビット、ＦＯＵＴ１ビット及びＦＯＵＴ２ビットは、コード変換回路１７へ供給されてコード変換回路１５と同等の７ビットのサーモメータコード、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、ＣＰ４ビット、ＣＰ５ビット及びＣＰ６ビットを出力する。
この７ビットのサーモメータコード（インピーダンス整合化データ）は、図２に示す高速インターフェースのインピーダンス整合化対象のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【００５３】
以下に、インピーダンス整合化データ出力回路１０についての具体的の動作例を説明する。
その説明の都合上、基準電圧は2進値で表して“１０１”であり、接続点１１ａに現れる被比較電圧Ｖ１（図８）は2進値で表して“０００”であり、アップ／ダウンカウンター１４がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“０００”であり、アップ／ダウンカウンター１４のＵｐＤｎ出力にＵｐ＝１、すなわち、2進で“１”のアップ信号が出力され、Ｂ０出力、Ｂ１出力及びＢ２出力にそれぞれ“０”を出力しているとする。この状態は、図８及び図１０では状態０として表してある。また、同期化回路１６１乃至同期化回路１６４及び同期化回路１６５１には、“０００”がセットされる。
図８では、その縦軸に付してある参照文字Ｖ１乃至Ｖ７の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図９に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【００５４】
Ｂ０＝０、Ｂ１＝０及びＢ２＝０（図６のコード番号０）を受け取るコード変換回路１５は、Ｔ０＝０、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードをその７つの出力、すなわち、Ｔ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に出力する。
したがって、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし、Ｐチャネル型ＭＯＳＦＥＴ１１９のみがオンする。インピーダンス可変回路１１のインピーダンスは、１／Ｗに比例した値になる（図７のコード番号０）。
このときに、接続点１１ａに現れる被比較電圧は、基準電圧よりも４ステップ低い電圧Ｖ１（最低の被比較電圧という）であるとする。ここで、１ステップの電圧は、図８においては同じであるように示されているが、実際は、図１０に示すように、ステップ毎に異なる値である。
【００５５】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター１３から出力されてアップ／ダウンカウンター１４のＵｐＤｎ入力へ供給された状態において、最初のクロック信号がアップ／ダウンカウンター１４に供給されると、アップ／ダウンカウンター１４のカウント値は１だけカウントアップされ、カウント値はＢ２＝０、Ｂ１＝０及びＢ０＝１となる。アップ／ダウンカウンター１４のＵｐＤｎ出力に現れている信号は、アップ信号Ｕｐのままである。
【００５６】
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５及び平均化回路１６へ供給される。
カウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５において、Ｔ０＝１、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードに変換される（図６のコード番号１）。
したがって、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１２及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号１）。
【００５７】
このときに、接続点１１ａに現れる被比較電圧は、最低の被比較電圧から１ステップ高い電圧Ｖ２より僅かに低い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。この電圧状態は、図８ではシフト有りの状態１として示してある。したがって、コンパレーター１３からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【００５８】
また、最初のクロック信号は平均化回路１６にも供給されるから、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１が、平均化回路１６の同期化回路１６１にセツトされる。
この状態は、図１０では状態１として表してある。
【００５９】
このセットが終了する前に、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。加算回路１６３１での加算値は、２進値で“００００００”である。
そして、加算回路１６３１から出力されている加算値は、最初のクロック信号に応答する同期化回路１６５１で１／４演算処理されるが、後述する状態３まではその演算処理結果に意味を持たないので、状態３までの加算及び演算についての逐一の説明は省略する。
【００６０】
そして、第2のクロック信号が、アップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２＝０、Ｂ１＝１及びＢ０＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝０、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号２）。
【００６１】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１４乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（２Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号２）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態２として示してある。
【００６２】
また、第２のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６１にセットされる（図１０の状態２）。
【００６３】
そして、第3のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝1は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号３）。
【００６４】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（３Ｗ＋３／４Ｗ）に比例した値になる（図７のコード３）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この変更後の被比較電圧は、図８においては、シフト有りの状態３として示してある。
【００６５】
また、第３のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１は、同期化回路１６１にセットされる（図１０の状態３）。
【００６６】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態３において１０進で６（２進で００１１０）として示してある。
【００６７】
そして、第４のクロック信号がアップ／ダウンカウンター１４に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ／ダウンカウンター１４に供給される第4のクロック信号によって、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００６８】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、状態４として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【００６９】
また、第4のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３セットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態４）。
【００７０】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態４において１０進で１０（２進で０１０１０）として示してある。
【００７１】
また、第４のクロック信号は同期化回路１６５１にも入力されるから、状態３において加算回路１６３１で加算された加算値６（図１０の加算回路１６３１の出力の状態３）は同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１（１０進で１）が出力される（図１０の同期化回路１６５１の出力の状態４）。
同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００７２】
そして、第５のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力され続けている。
したがって、第5のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝１、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号５）。
【００７３】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５、Ｐチャネル型ＭＯＳＦＥＴ１１６及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（５Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号５）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態５として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から１ステップだけ高い値となる。
【００７４】
また、第５のクロック信号は、平均化回路１６に入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態５）。
【００７５】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態５において１０進で１４（２進で０１１１０）として示してある。
【００７６】
また、第５のクロック信号が同期化回路１６５１にも入力されるから、状態４において加算回路１６３１で加算された加算値、すなわち、１０進で１０（図１０の加算回路１６３１の出力の状態４）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で２（２進で１０）が出力される（図８の平均化回路１６の出力の状態５、図１０の同期化回路１６５１の出力の状態５）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００７７】
そして、第６のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター１３からはダウン信号が出力される。
したがって、第６のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から出力されていた高レベル（２進で“１”）のＵｐ信号を出力しなくなる、すなわち、低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００７８】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第６のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）のＵｐ信号となるから、インピーダンス変換回路１１のインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【００７９】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９もオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態６として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値となる。
この時刻における被比較電圧は、コンパレータ１４のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにＰチャネル型ＭＯＳＦＥＴ１１１及びＰチャネル型ＭＯＳＦＥＴ１１２のインピーダンス（チャネル幅）が選定されている。
【００８０】
また、第６のクロック信号は、平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態６）。
【００８１】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６５及び加算回路１６６から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態６において１０進で１６（２進で１００００）として示してある。
【００８２】
また、第６のクロック信号が同期化回路１６５１にも入力されるから、状態５において加算回路１６３１で加算された加算値、すなわち、１０進で１４（２進で０１１１０）（加算回路１６３１の出力の状態５）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１１（１０進で３）が出力される（図１０の同期化回路１６５１の出力の状態６、図８の平均化回路１６の出力の状態６）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００８３】
そして、第７のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター１３からはダウン信号が出力される。
したがって、第７のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号３）。
【００８４】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第７のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）であるから、インピーダンス変換回路１１のインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【００８５】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９もオンし、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（３Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図７のコード番号３）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態７として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から１ステップ低い電圧の値となる。
【００８６】
また、第７のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態７）。
【００８７】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態７において１０進で１６（２進で１００００）として示してある。
【００８８】
また、第７のクロック信号は同期化回路１６５１にも入力されるから、状態６において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態６）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態７、図８の平均化回路１６の出力の状態７）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００８９】
そして、第８のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力される。
したがって、第８のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から高レベル（２進で“１”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００９０】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第８のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、高レベル（２進の“１”）であるから、インピーダンス変換回路１１のインバータ１１２０から低レベルの電圧が出力される。
したがって、ナンド回路１１１１から高レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオフする。
【００９１】
また、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図７においては、状態８として示してある。この状態８は、状態４と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【００９２】
また、第８のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態８）。
【００９３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態８において１０進で１６（２進で１００００）として示してある。
【００９４】
また、第８のクロック信号は、同期化回路１６５１に入力されるから、状態７において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態７）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態８、図８の平均化回路１６の出力の状態８）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００９５】
この図８に示す状態８は、上述した状態４と同じ状態に戻り、以降状態４から状態７までの動作が繰り返される、すなわち、常時動作において状態４から状態７までの動作が繰り返される。
図８から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ／ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧（コンパレータのオフセット電圧の上下限内の電圧）と、該電圧より１ステップ低い電圧と、上記電圧より１ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての４つの基本単位時間内の平均値（インピーダンス整合化データ）は、帰還制御の常時動作において変動しない（図２２の平均化回路１６の出力）ようにしてこの実施例は構成されている。
【００９６】
以上のように、被比較電圧を上昇させ続ける（Ｕｐ＝１から１への変化）場合、コード番号１から５へ向かってインピーダンス可変回路１１のインピーダンスと比例する図７に示す式において、その分母を１ステップ上がる毎に１Ｗずつ上昇させる。
逆に、被比較電圧を下降させ続ける（Ｕｐ＝０から０への変化）場合、コード番号１から５へ向かってインピーダンス可変回路１１のインピーダンスと比例する図７に示す式において、その分母を１ステップ下がる毎に１Ｗずつ下降させる。
しかし、被比較電圧が上昇から下降に転ずる（Ｕｐ＝１から０への変化）場合と、その逆に転ずる場合、先の式の分母をＷ／２だけ変化させる。
このように動作させることで図８に図示するシフト有りの被比較電圧の変化を実現させている。
【００９７】
また、この場合の条件として、上昇させ続ける場合と下降させ続ける場合の被比較電圧の１回の変化電圧よりも、上昇から下降と下降から上昇へと転ずる両場合の両変化電圧を加えた電圧の方を小さな電位差にする必要がある。
図８において、被比較電圧が１ステップ電圧ずつ上昇を続け基準電圧の少し下になり、次に上昇したときに基準電圧を超え、次に下降に転ずるときに１／２ステップ電圧を下げ、次に１ステップ電圧を下げ、次に１／２ステップ電圧を上げたときに再度基準電圧に接近し、先に基準電圧に最も近づいたときと再度同じ電圧になる。
【００９８】
このような動きをするときの先の場合はそのまま上昇したので、被比較電圧が基準電圧に再度近づいたときにも、再度上昇する場合もあるが、コンパレータのオフセット電圧範囲にあると上下のどちらに転ぶかは不確実であるという、従来の課題がこの場合にも存在する。
しかし、上記条件を満たせば、少なくとも先に基準電圧に最も接近した上記場合よりも基準電圧から離れた電圧を取ることができ、次に基準電圧に接近した上記場合は、次に必ず上昇しし易くなる。
【００９９】
なお、最も確実に規則的な電圧変化をさせるには、コンパレータのオフセット電圧範囲を取らないように設計することが望ましい。
しかしながら、先に課題欄で述べたように温度変化などがあると、オフセット電圧範囲に意図せずに入ってしまう場合がある。
そのようなときでも、この発明を用いれば、従来よりもオフセット電圧範囲に入り難くし、結果として温度や電源電圧が変動しても、一定のインピーダンスを持つように制御し易くなる。
【０１００】
また、先の式の分母をＷ／２だけ変化させる例として、例えば、この実施例において、Ｕｐ＝１のコード番号５からＵｐ＝０のコード番号４へ変化するとき（図８の状態５から状態６へ変わるとき）は、先の式の分母をＷ／２だけ降下させる。
また、被比較電圧が降下から上昇へ転ずる（Ｕｐ＝０から１への変化）場合、Ｕｐ＝０のコード番号３からＵｐ＝１のコード番号４へ変化するとき（図８の状態７から状態８への変化）は、先の式の分母をＷ／２だけ上昇させる。
【０１０１】
この実施例において、誤差が最も悪くなる場合がある。それを図１１及び図１２に示す。それは、基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる場合がある。
具体的には、被比較電圧にシフト無し（すなわち、図３のバッファ３０の整合されるインピーダンス）として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端インピーダンスの整合の中に−３／４ステップ分の誤差が生じたり（図１１）、＋１／４ステップの誤差が生じたりする（図１２）場合がある。
この誤差は、従来技術では生じてしまう１ステップ分の誤差よりも改善されている。
【０１０２】
このように、この実施例の構成によれば、ワーストでも誤差を３／４ステップにすることができるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のＧＨzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【０１０３】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【０１０４】
◇第２実施例
図１３は、この発明の第２実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図、図１４は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図１５は、インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
この実施例の構成が、第１実施例のそれと大きく異なるところは、アップ／ダウンカウンターから出力されるサーモミータコードに応答して可変するインピーダンスの精度をいずれのサーモミータコードにおいても均一にし得るようにした点である。
【０１０５】
すなわち、インピーダンス可変回路１１Ａ（図１３に図示せず）は、インピーダンスの固定部分、すなわち、第１実施例のＰチャネル型ＭＯＳＦＥＴ１１９に相当するＰチャネル型ＭＯＳＦＥＴ１１９Ａ及びＮチャネル型ＭＯＳＦＥＴ１１１０Ａと、インピーダンスを可変する可変部分、すなわち、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ乃至１１７Ａをインピーダンス素子として有し、これらのＭＯＳＦＥＴ１１９Ａ、１１１０Ａ、１１１Ａ乃至１１７Ａは、インバータ１１１９Ａ，１１２０Ａと、アンド回路１１１１Ａ乃至１１１７Ａとによってオン又はオフされるように構成される。
但し、上記可変部分において、アップカウント動作又はダウンカウント動作において被比較電圧にシフト電圧を与えるべきＮチャネル型ＭＯＳＦＥＴと、これらのＮチャネル型ＭＯＳＦＥＴのオン又はオフを制御するための回路は、この実施例の特徴部分を明確にするため省略してある。
【０１０６】
Ｐチャネル型ＭＯＳＦＥＴ１１９Ａ及びＮチャネル型ＭＯＳＦＥＴ１１１０Ａのチャネル幅は、それぞれ９０μｍ、２０μｍである。
Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａのチャネル幅は、それぞれ、２０μｍ、２６μｍ、３６μｍ、５３μｍ、８５μｍ、１６０μｍ、４０５μｍである。
なお、アップカウント動作においてシフト電圧を与えるのに用いられるそれぞれのＮチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａと各別に並列に接続されるが、それらＮチャネル型ＭＯＳＦＥＴのチャネル幅は、それぞれ、２０μｍ×３／４、２６μｍ×３／４、３６μｍ×３／４、５３μｍ×３／４、８５μｍ×３／４、１６０μｍ×３／４、４０５μｍ×３／４である。また、ダウンカウント動作においてシフト電圧を与えるのに用いられるそれぞれのＮチャネル型ＭＯＳＦＥＴは、アップカウント動作においてシフト電圧を与えるチャネル幅がそれぞれ２０μｍ×３／４、２６μｍ×３／４、３６μｍ×３／４、５３μｍ×３／４、８５μｍ×３／４、１６０μｍ×３／４、４０５μｍ×３／４であるNチャネル型ＭＯＳＦＥＴの各々と、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａと各別に並列に接続されるＮチャネル型ＭＯＳＦＥＴであって、チャネル幅がそれぞれ２０μｍ×１／２、２６μｍ×１／２、３６μｍ×１／２、５３μｍ×１／２、８５μｍ×１／２、１６０μｍ×１／２、４０５μｍ×１／２であるＮチャネル型ＭＯＳＦＥＴの各々とで構成される。
【０１０７】
上述のＭＯＳＦＥＴ１１９Ａ、１１Ａ、１１１Ａ乃至１１７Ａのソース端子は、共通に接続され、その接続点は、線形抵抗１３を経てＶＤＤに接続されている。ＭＯＳＦＥＴ１１９Ａ、１１１０Ａ、１１１Ａ乃至１１７Ａのドレイン端子は、共通に接続されてその接続点は、第１実施例と同様、接続点１１ａを形成している。
【０１０８】
インバータ１１１９Ａの入力は、ＥＮ端子に接続され、その出力は、インバータ１１２０Ａの入力に接続されている。インバータ１１１９Ａの出力は、また、Ｐチャネル型ＭＯＳＦＥＴ１１Ａのゲートに接続されている。インバータ１１２０Ａの出力は、Ｎチャネル型ＭＯＳＦＥＴ１１Ａのゲートに接続されている。
アンド回路１１１１Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ０端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａのゲートに接続されている。
アンド回路１１１２Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ１端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１２Ａのゲートに接続されている。
【０１０９】
アンド回路１１１３Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ２端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１３Ａのゲートに接続されている。アンド回路１１１４Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ３端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１４Ａのゲートに接続されている。
また、アンド回路１１１５Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ４端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１５Ａのゲートに接続されている。アンド回路１１１６Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ５端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１６Ａのゲートに接続されている。アンド回路１１１７Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ６端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１７Ａのゲートに接続されている。
この構成を除くこの実施例の各部の構成は、上述した構成上の差違を除き、第１実施例と同一構成であるので、それらの構成には同一の参照符号を付してその説明を省略する。
【０１１０】
次に、図１３乃至図１５を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路のコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５、平均化回路１６及びコード変換回路１７の動作は、第１実施例の動作と同様なので、その逐一の説明は省略する。
インピーダンス可変回路１１ＡのＮチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａのチャネル幅を、それぞれ、２０μｍ、２６μｍ、３６μｍ、５３μｍ、８５μｍ、１６０μｍ、４０５μｍに設定したのは、図１３示すように、サーモミータコードを構成するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットのいずれのビットが“１”となって対応するＭＯＳＦＥＴがオンし、このオンによりインピーダンスが変わるステップを均一にする、すなわち、どのビットに“１”が立って対応するＭＯＳＦＥＴがオンして呈するインピーダンスも同一にするためである（図１５）。
【０１１１】
このように、インピーダンス可変回路１１Ａを構成したので、アップ／ダウンカウンター１４のアップカウント動作において接続点１１ａに発生する被比較電圧に与えられるオフセットは、図８に等間隔で示すように、同一である。
なお、図８を用いての第１実施例の説明において、アップ／ダウンカウンター１４のアップカウント動作におけるシフト電圧は、説明の都合上同一であるようにして説明したが、被比較電圧が基準電圧に近づくほど、シフト電圧に与えられる割合が低くなること、すなわち、当該基準電圧においてコンパレータへ供給されるシフト電圧の変化が小さくなることは、図９について説明した通りである。しかし、この実施例においては、上述したように、各ステップ毎のシフト電圧は同一である。その関係を明示したのが、図１４である。
【０１１２】
上述したようなインピーダンスをインピーダンス可変回路１１Ａで呈するようにしたので、保証されるべきインピーダンスの精度は向上する。
したがって、いずれのステップにおいてもシフト電圧が同一であってほしいというコンパレータの要求、すなわち、コンパレータへ供給されるシフト電圧特性は満たされ得る。
それ故、インピーダンス整合化データ回路１０Ａ内の帰還制御系の動作も安定する。
【０１１３】
また、Ｐチャネル型ＭＯＳＦＥＴ１１９Ａを並列に接続してトランスファゲート構成にしたので、被比較電圧の線形特性となる電圧範囲が拡大する。
さらに、線形抵抗１３を直列に接続することにより、被比較電圧に要求される線形特性は一層改善される。
【０１１４】
このようなインピーダンス可変回路１１Ａにおけるインピーダンスの変更により、接続点１１ａに発生する被比較電圧は、コンパレータ１３で基準電圧と比較される。コンパレータ１３の比較結果は、アップ／ダウンカウンター１４で用いられて比較結果対応のカウント動作をアップ／ダウンカウンター１４に生じさせる。
アップ／ダウンカウンター１４から出力される２進値は、平均化回路１６で平均化されてコード変換回路１７へ供給される。
そして、コード変換回路１７から出力されるサーモミータコード、すなわち、インピーダンス整合化データは、第１実施例で説明したように、整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１１５】
このように、この実施例の構成によれば、第１実施例と同様の効果が得られるほか、サーモミータコードによって変化されるインピーダンスの変化を均一にするようにしたので、サーモミータコードの１ステップの変化に対して変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成としたので、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【０１１６】
◇第３実施例
図１６は、この発明の第３実施例であるインピーダンス整合化データ出力回路を示す図である。
この実施例の構成が、第１実施例又は第２実施例のそれと大きく異なるところは、アップ／ダウンカウンターから出力される２進コードに応答して、直接、インピーダンス可変回路のインピーダンスを変えるようにした点である。
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｂは、図１６に示すように、アップ／ダウンカウンター１４の２進コードＢ０、Ｂ１、Ｂ２及びＵｐ信号を、直接、インピーダンス可変回路１１Ｂの対応するＢ０端子、Ｂ１端子、Ｂ２端子及びＵｐ端子に接続すると共に、平均化回路１６のＦＯＵＴ０端子、ＦＯＵＴ１端子、ＦＯＵＴ２端子をインピーダンス整合化データ出力回路１０ＢのＣＰ０出力、ＣＰ１出力、ＣＰ２出力として用いるようにして構成される。
この構成を除くこの実施例の各部の構成は、第１実施例又は第２実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１１７】
次に、図１６を参照して、この実施例の動作について説明する。
この実施例のインピーダンス可変回路１１Ｂは、アップ／ダウンカウンター１４の２進コード（Ｂ０ビット、Ｂ１ビット、Ｂ２ビット）に応答して第１実施例又は第２実施例と同様に、８個までのＰチャネル型ＭＯＳＦＥＴ又は７個までのＮチャネル型ＭＯＳＦＥＴを順次オン又はオフして上記２進コード対応のインピーダンスを呈する。
インピーダンス整合化回路１１Ｂが呈しているインピーダンス対応の被比較電圧が接続点１１ａに生じ、その被比較電圧が、コンパレータ１４で基準電圧と比較され、比較結果に応じてアップ／ダウンカウンター１４のカウント動作が行われることは、第１実施例又は第２実施例と同じである。
【０１１８】
アップ／ダウンカウンター１４のカウント値である２進コードは、上述のようにインピーダンス可変回路１１Ｂに供給されてインピーダンスの変更に用いられると共に、平均化回路１６へ供給されて第１実施例又は第２実施例と同様、４状態の平均化処理に用いられる。
平均化回路１６のＦＯＵＴ０ビット、ＦＯＵＴ１ビット、ＦＯＵＴ２ビットは、インピーダンス整合化データ出力回路１０Ｂの３ビット、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビットから成るインピーダンス整合化データとして第１実施例又は第２実施例と同様に整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１１９】
このように、この実施例の構成によれば、第１実施例又は第２実施例と同様の効果が得られる。
【０１２０】
◇第４実施例
図１７は、この発明の第４実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
この実施例の構成が、第1実施例乃至第3実施例のそれと大きく異なるところは、８状態についての平均、すなわち、８値の平均を取るようにした点である。
【０１２１】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｃ（図１７に図示せず）は、その平均化回路１６Ｃを図１５に示すように、同期化回路１６１、同期化回路１６２、同期化回路１６３、同期化回路１６４、同期化回路１６５、同期化回路１６６、同期化回路１６７及び同期化回路１６８、加算回路１６２１、加算回路１６２２、加算回路１６２３、加算回路１６２４、加算回路１６３１、加算回路１６３２及び加算回路１６４１、並びに同期化回路１６５１から成る。
なお、図１７においては、各回路の入出力は、１本の線で示されているが、その線に付された数字だけの本数の線で各入出力は接続される。但し、以下の説明では回路間を接続する本数を考慮に入れてその説明を行う。
【０１２２】
同期化回路１６１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２は、それぞれアップ／ダウンカウンター１４の出力Ｂ０、出力Ｂ１及び出力Ｂ２に接続され、同期化回路１６１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６２の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６２の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６３の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２３】
同期化回路１６３の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６４の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２２の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６４の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６５の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２２の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２４】
同期化回路１６５の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６６の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２３の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６６の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６７の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２３の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２５】
同期化回路１６７の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６８の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２４の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６８の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ加算回路１６２４の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
加算回路１６２１乃至加算回路１６２４の被加算入力Ａ３及び加算入力Ｂ３には、それぞれ低レベルの電圧レベルが供給される。
【０１２６】
加算回路１６２１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３及び被加算入力Ａ４に接続され、加算回路１６２２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３及び加算入力Ｂ４に接続されている。
加算回路１６２３の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３２の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３及び被加算入力Ａ４に接続され、加算回路１６２４の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３２の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３及び加算入力Ｂ４に接続されている。
【０１２７】
加算回路１６３１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３、加算出力Ｓ４及び加算出力Ｓ５は、それぞれ、加算回路１６４１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３、被加算入力Ａ４及び被加算入力Ａ５に接続され、加算回路１６３２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３、加算出力Ｓ４及び加算出力Ｓ５は、それぞれ、加算回路１６４１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３、加算入力Ｂ４及び加算入力Ｂ５に接続されている。
【０１２８】
加算回路１６４１の加算出力Ｓ４、加算出力Ｓ５及び加算出力Ｓ６は、それぞれ、同期化回路１６５１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２に接続されている。
同期化回路１６５１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ平均化回路１６Ｃの出力ＦＯＵＴ０、出力ＦＯＵＴ１及び出力ＦＯＵＴ２に接続されている。
同期化回路１６１乃至同期化回路１６８及び同期化回路１６５１クロック入力（ＣＬＫ入力）には、クロック端子１９が接続されている。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第３実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１２９】
次に、図１７を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１１Ｃのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第１実施例乃至第３実施例の動作と同じである。
【０１３０】
平均化回路１６Ｃにおいては、アップ／ダウンカウンター１４から順次発生される２進値（Ｂ０ビット、Ｂ１ビット、Ｂ２ビット）が、順次同期化回路１６１乃至同期化回路１６８にセットされる。セットされる都度、同期化回路１６１の２進値と同期化回路１６１の２進値とが加算回路１６２１で加算され、同期化回路１６３の２進値と同期化回路１６４の２進値とが加算回路１６２２で加算される。
同様に、同期化回路１６５の２進値と同期化回路１６６の２進値とが加算回路１６２３で加算され、同期化回路１６７の２進値と同期化回路１６８の２進値とが加算回路１６２４で加算される。
これらの加算と同時的に、加算回路１６２１の加算値と加算回路１６２２の加算値とが加算回路１６３１で加算され、加算回路１６２３の加算値と加算回路１６２４の加算値とが加算回路１６３２で加算されると共に、加算回路１６３１の加算値と加算回路１６３２の加算値とが加算回路１６４１で加算される。
【０１３１】
これらの加算により、８状態の２進値、すなわち、８値の加算が得られ、この加算値の上位３ビット、すなわち、Ｓ３ビット、Ｓ４ビット及びＳ５ビットが、同期化回路１６１乃至同期化回路１６８に２進値をセットさせたクロック信号に応答して同期化回路１６５１にセットされて出力される、すなわち、上記８値の平均値が出力される。
この平均値が、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１３２】
この平均値は、第１実施例乃至第３実施例における４値の平均値よりも２倍の期間についての平均となる。
したがって、８値の平均値の方が、４値の平均値よりもインピーダンスの変化に緩慢になる。すなわち、インピーダンスの調整機能が緩やかに働く。つまり、平均値を８値の範囲で取ることによって感度調整を行うことができる。
【０１３３】
このようにして平均化回路１６Ｃから出力された２進コードは、コード変換回路１７でコード変換されて出力される２進のインピーダンス整合化データは、上述したように、整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１３４】
このように、この実施例の構成によれば、第１実施例乃至第３実施例で得られる効果のほか、平均化回路での平均を取る範囲を８値の範囲ですることによってインピーダンスの常時調整における感度調整をも達成し得る。
【０１３５】
◇第５実施例
図１８は、この発明の第５実施例であるインピーダンス整合化データ出力回路を示す図、図１９は、同インピーダンス整合化データ出力回路のアップ／ダウンカウンターのカウント値を示すグラフ、また、図２０は、同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
この実施例の構成が、第1実施例乃至第４実施例のそれと大きく異なるところは、６状態についての平均、すなわち、６値の平均を取るようにした点である。
【０１３６】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｄは、コンパレータ１３での比較結果に応じてカウント動作を生ぜしめられたアップ／ダウンカウンター１４Ｄのカウント値によってインピーダンス可変回路１１のインピーダンス値が変更され、接続点１１ａに現れる被比較電圧が基準電圧に最も接近するまでは１つ置きのクロック信号の立ち下がりに応答してアップ／ダウンカウンター１４Ｄのアップカウント動作を生じさせ、アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のカウントト動作を１回だけ行い、該１回のカウント動作を行わせるのに用いられたクロック信号の次ののクロック信号からは、また、同様の動作を繰り返すようにして構成される。
【０１３７】
平均化回路１６Ｄは、平均化回路１６と異なって７個の同期化回路と、５つの加算回路とから構成される。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第４実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１３８】
次に、図１８乃至図２０を参照して、この実施例の動作について説明する。
インピーダンス可変回路１１、コンパレータ１３、コード変換回路１５，１７の動作は、第３実施例及び第４実施例ではコード変換回路１５，１７を除く各実施例での動作と同じである。
アップ／ダウンカウンター１４Ｄは、コンパレータ１３での比較結果がアップ信号を出力しているときは、アップカウント動作を生ぜしめられたアップ／ダウンカウンター１４Ｄのカウント値によってインピーダンス可変回路１１のインピーダンス値が変更される。
【０１３９】
このインピーダンスの変更により、接続点１１ａに現れた被比較電圧が基準電圧に最も接近するまでは１つ置きのクロック信号の立ち下がりに応答してアップ／ダウンカウンター１４Ｄのアップカウント動作が生ぜしめられる。
アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のアップカウント動作をさらに１回だけ行う。
該１回のアップカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、上記１つ置きのクロック信号に応答してダウンカウント動作を行う。
【０１４０】
このダウンカウント動作によりアップ／ダウンカウンター１４Ｄから出力されたカウント値対応の被比較電圧が基準電圧を下回ったときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答してダウンカウント動作をさらに１回だけ行う。
該１回のダウンカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、該次のクロック信号を含む上記１つ置きのクロック信号の立ち下がりに応答してアップカウント動作を行い、同様のカウント動作を継続する。
このようなカウント動作が順次繰り返される。このカウント動作でアップ／ダウンカウンター１４Ｄから出力されるカウント値の例を図１８に示す。
【０１４１】
このようにしてアップ／ダウンカウンター１４Ｄから出力されるカウント値（２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６Ｄ又はインピーダンス可変回路１１Ｂへ供給される。２進コードが、インピーダンス可変回路１１Ｂへ直接供給されるときは、２進コードは、インピーダンス可変回路１１Ｂのインピーダンスの変更に用いられる。
コード変換回路１５は、上述の実施例と同様にしてサーモミータコードをインピーダンス可変回路１１Ｂへ供給する。そのサーモミータコードは、インピーダンス可変回路１１Ｂのインピーダンスの変更に用いられる。
このインピーダンスの変更により、インピーダンス整合化データ出力回路１０Ｄの接続点１１ａに発生する被比較電圧の例を図２０に示す。
【０１４２】
平均化回路１６Ｄは、アップ／ダウンカウンター１４Ｄから順次出力される２進値は、順次のクロック信号に応答して６つの同期化回路にセットされ、６つの同期化回路の２進値は、５つの加算回路で加算される。
５つの加算回路のうちの最終段の加算回路の加算値は、６分の１除算回路で除算される。この除算値（平均値）は、上記６つの同期化回路に２進値をセットさせたクロック信号に応答して平均化回路１６Ｄの最終段に設けられた同期化回路にセットされる。
【０１４３】
平均化回路１６Ｄから出力される６値の平均値（２進コード）は、コード変換回路１７へ供給されて２進コード対応のサーモミータコードがコード変換回路１７から出力される。
このコード変換回路１７から出力されたサーモミータコード又は平均化回路１６Ｄから出力された２進コードは、上述したように、整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１４４】
このように、この実施例の構成によれば、第１実施例乃至第４実施例と同様に、コンパレータが理想的な動作をする場合のアップ／ダウンカウンターの１ステップ分の電圧にシフト電圧を与えて実際のアップ／ダウンカウンターで生ずる弊害、すなわち、アップ／ダウンカウンターが基準電圧乃至その近傍値に被比較電圧が接近したとき、アップ／ダウンカウンターがアップカウント動作をするか又はダウンカウント動作をするか不定になるという技術的課題を回避し得る。
また、アップ／ダウンカウンターが基準電圧乃至その近傍値と、それよりも１ステップ高い値と、それよりも１ステップ低い値との３値で変動する場合にも、インピーダンス整合化データ出力回路から出力されるインピーダンス整合化データに変動が生ずるという技術的課題も回避し得る。
また、第４実施例で得られる効果は、４の倍数の値の平均でしか得られないという技術的課題を６値の平均の下でも得られるようにして該技術的課題に内在する制限を解除し得る。すなわち、これらの実施例に拘わらず、どのような倍数であっても、平均化し得るものである。
【０１４５】
◇第６実施例
図２１は、この実施例の第６実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図２２は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図、図２３は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図２４は、同インピーダンス整合化データ出力回路に生ずる誤差の１つの例を説明する図、また、図２５は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
この実施例の構成が、第１実施例乃至第５実施例のそれと大きく異なるところは、シフト電圧を上記いずれの実施例の与え方とも異ならしめた点にある。
【０１４６】
すなわち、インピーダンス整合化データ出力回路１１Ｅのインピーダンス可変回路１１Ｅにのみ、図４に示すインピーダンス可変回路１１との差異がある。
【０１４７】
インピーダンス可変回路１１Ｅのインピーダンス素子１２１とインピーダンス素子１２２とは、図４に示すインピーダンス可変回路１１のインピーダンス素子１１１とインピーダンス素子１１２とを入れ替えて構成される。
したがって、インピーダンス素子１２１は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの３／４（３／４Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１２２は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの１／２（１／２Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。
この構成を除くこの実施例の構成は、第１実施例乃至第５実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明ほ省略する。
【０１４８】
次に、図１、図６、図９、図１０及び図２１乃至図２５を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｅは、インピーダンス可変回路１１Ｅのインピーダンスに応じて接続点１１ａに発生する被比較電圧Ｖａと基準電圧Ｖｒｅｆとがコンパレーター１３で比較される。基準電圧Ｖｒｅｆの方が被比較電圧Ｖａよりも高い場合には、アップ信号がコンパレーター１３から出力され、被比較電圧Ｖａの方が基準電圧Ｖｒｅｆよりも高い場合には、ダウン信号がコンパレーター１３から出力される。
【０１４９】
コンパレーター１３からアップ信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントアップ（インクリンメト）され、コンパレーター１３からダウン信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントダウン（デクリメント）される。
アップ／ダウンカウンター１４からクロック毎に出力されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成るカウント値（以下、２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６へ供給される。
【０１５０】
コード変換回路１５は、アップ／ダウンカウンター１４から供給されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成る２進コードを図６に示すようなＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットから成るサーモミータコードに変換して出力する。
コード変換回路１５から出力されたサーモミータコードのＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットは、それぞれ、インピーダンス可変回路１１Ｅの対応するＴ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子に供給される。
【０１５１】
インピーダンス可変回路１１ＥのＥＮ端子２９には、インピーダンス整合化データ出力回路１０の通常の動作においては、高レベルのＥＮ信号が供給されているから、インバータ１１１９から出力される電圧信号は低レベルに保たれ、Ｐチャネル型ＭＯＳＦＥＴ１１９はオンすることは、第１実施例と同様である。
【０１５２】
また、ＥＮ端子から高レベルのＥＮ信号が供給されているナンド回路１１１１乃至１１１８は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられ、これに加えて、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号が供給された状態においては、インバータ１１２０から低レベルの電圧信号が出力されることも、第１実施例と同様である。
【０１５３】
したがって、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号（図２２のＵＰ＝１）が供給された状態においては、ナンド回路１１１１から出力される電圧信号は高レベルにあり、他のナンド回路１１１２乃至１１１８から出力される電圧信号のレベルは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じたレベルとなることも、第１実施例と同様である。
【０１５４】
それ故、インピーダンス可変回路１１Ｅは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオフ又はオンし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図２２のＵＰ＝１）。
Ｐチャネル型ＭＯＳＦＥＴ１２２が並列に入る分だけインピーダンスの値が小さくなる。
【０１５５】
したがって、接続点１１ａに現れる被比較電圧の電圧レベルは、Ｐチャネル型ＭＯＳＦＥＴ１２２が並列に入った分だけ、Ｐチャネル型ＭＯＳＦＥＴ１２９と同等のＰチャネル型ＭＯＳＦＥＴが順次並列に入っても、１ステップずつ被比較電圧の電圧レベルは変わらず、該電圧レベルから１／２ステップ低い値となる。つまり、被比較電圧の電圧レベルにシフト電圧が与えられる。ここで、１ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／Ｗに比例した値のインピーダンスが並列に入ったときに変わる電圧の上昇分である。
【０１５６】
また、Ｕｐ端子２１へアップ／ダウンカウンター１４から低レベルのＵｐ信号（図２２のＵＰ＝０）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効に作用し、ナンド回路１１１１からは低レベルの電圧信号が出力され続け、Ｐチャネル型ＭＯＳＦＥＴ１２１は、オンし続ける。
他のナンド回路１１１２乃至１１１８から出力される電圧信号の電圧レベルは、ＵＰ＝１の場合と同様に、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じた電圧レベルになることも、第１実施例と同様である。
【０１５７】
それ故、インピーダンス可変回路１１Ｅは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオン又はオフし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図２２のＵＰ＝０（ダウン時））。
【０１５８】
ダウン時にインピーダンス値が階段状に小さくなる最初の割合は、アップ時に比して１／２Ｗに比例した値だけ小さい。それは、インピーダンス可変回路１１Ｅに並列に入っていたＰチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちのいずれか１つが抜けてＰチャネル型ＭＯＳＦＥＴ１２１がインピーダンス可変回路１１Ｅに並列に入った場合、抜けたＰチャネル型ＭＯＳＦＥＴのインピーダンスよりも並列に入ったＰチャネル型ＭＯＳＦＥＴ１２１がのインピーダンスの方が小さいからである。
ダウン時の２回目以降のインピーダンス値が階段状に小さくなる割合は、アップ時と同じで１／Ｗに比例した値となる。
したがって、Ｐチャネル型ＭＯＳＦＥＴ１２１が並列に入らなかった場合の被比較電圧よりも高目に接続点１１ａの被比較電圧が現れる。
【０１５９】
上述のように、アップ／ダウンカウンター１４のＢ０ビット、Ｂ１ビット及びＢ２ビットがコード変換回路１５へ供給されると同時に、平均化回路１６へも供給される。
平均化回路１６は、アップ／ダウンカウンター１４から順次入力される２進コード（いずれのコードもＢ０ビット、Ｂ１ビット及びＢ２ビットから成る）毎に、当該２進コード前の４つのコードを加算して１／４の除算をし、３ビットの平均化２進コード、すなわち、ＦＯＵＴ１ビット、ＦＯＵＴ２ビット及びＦＯＵＴ２ビットを出力する。
【０１６０】
そして、ＦＯＵＴ１ビット、ＦＯＵＴ２ビット及びＦＯＵＴ２ビットは、コード変換回路１７へ供給されてコード変換回路１５と同等の６ビットのサーモミータコード、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、ＣＰ４ビット、ＣＰ５ビット及びＣＰ６ビットを出力する。
この６ビットのサーモミータコード（インピーダンス整合化データ）は、図２に示す高速インターフェースのインピーダンス整合化対象（出力バッファ又は入力バッファ）のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【０１６１】
以下に、インピーダンス整合化データ出力回路１０Ｅについての具体的の動作例を説明する。
その説明の都合上、第１実施例と同様、基準電圧は2進値で表して“１０１”であり、接続点１１ａに現れる被比較電圧Ｖ１（図２３）は2進値で表して“０００”であり、アップ／ダウンカウンター１４がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“０００”であり、アップ／ダウンカウンター１４のＵｐＤｎ出力にＵｐ＝１、すなわち、2進で“１”のアップ信号が出力され、Ｂ０出力、Ｂ１出力及びＢ２出力にそれぞれ“０”を出力しているとする。この状態は、図２３及び図１０では状態０として表してある。また、同期化回路１１１〜同期化回路１１４及び同期化回路１１５１には、“０００”がセットされる。
図２３では、その縦軸に付してある参照文字Ｖ１乃至Ｖ７の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図９に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【０１６２】
Ｂ０＝０、Ｂ１＝０及びＢ２＝０（図６のコード番号０）を受け取るコード変換回路１５は、Ｔ０＝０、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードをＴ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に出力する。
したがって、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はいずれもオフし、Ｐチャネル型ＭＯＳＦＥＴ１１９のみがオンする。インピーダンス可変回路１１Ｅのインピーダンスは、１／Ｗに比例した値になる（図２２のコード番号０）。
このときに、接続点１１ａに現れる被比較電圧は、基準電圧よりも４ステップ低い電圧Ｖ１（最低の被比較電圧という）であるとする。ここで、１ステップの電圧は、１／Ｗに比例した値のインピーダンスが１つ変わるときに生ずる電圧信号の変化分で、図８においては同じであるように示されているが、実際は、図１０に示すように、ステップ毎に異なる値である。
【０１６３】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター１３から出力されてアップ／ダウンカウンター１４のＵｐＤｎ入力へ供給された状態において、最初のクロック信号がアップ／ダウンカウンター１４に供給されると、アップ／ダウンカウンター１４のカウント値は１だけカウントアップされ、カウント値はＢ２＝０、Ｂ１＝０及びＢ０＝１となる。アップ／ダウンカウンター１４のＵｐＤｎ出力に現れている信号は、アップ信号Ｕｐのままである。
【０１６４】
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５及び平均化回路１６へ供給される。
カウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５において、Ｔ０＝１、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードに変換される（図６のコード番号１）。
したがって、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１１９がオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１２及がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
それ故、インピーダンス可変回路１１Ｅのインピーダンスは、１／（Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号１）。
【０１６５】
このときに、接続点１１ａに現れる被比較電圧は、最低の被比較電圧から１／２ステップ高い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。ここで、１／２ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／２Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう。
この電圧状態は、図２３ではシフト有りの状態１として示してある。したがって、コンパレーター１３からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【０１６６】
また、最初のクロック信号は平均化回路１６にも供給されるから、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１が、平均化回路１６の同期化回路１６１にセツトされる。
この状態は、図１０では状態１として表してある。
【０１６７】
このセットが終了する前に、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。加算回路１６３１での加算値は、２進値で“００００００”である。
そして、加算回路１６３１から出力されている加算値は、最初のクロック信号に応答する同期化回路１６５１で１／４演算処理されるが、後述する状態３まではその演算処理結果に意味を持たないので、状態３までの加算及び演算についての逐一の説明は省略する。
【０１６８】
そして、第2のクロック信号が、アップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２＝０、Ｂ１＝１及びＢ０＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝０、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号２）。
【０１６９】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１３が新たにオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１４乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（２Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号２）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。ここで、１ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう（以下、同じ）。この変更後の被比較電圧は、図２３においては、シフト有りの状態２として示してある。
【０１７０】
また、第２のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６１にセットされる（図１０の状態２）。
【０１７１】
そして、第３のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝1は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号３）。
【０１７２】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１４が新たにオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（３Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号３）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態３として示してある。
【０１７３】
また、第３のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１は、同期化回路１６１にセットされる（図１０の状態３）。
【０１７４】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態３において１０進で６（２進で００１１０）として示してある。
【０１７５】
そして、第４のクロック信号がアップ／ダウンカウンター１４に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ／ダウンカウンター１４に供給される第4のクロック信号によって、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１７６】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１５がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号４）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、状態４として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【０１７７】
また、第4のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３セットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態４）。
【０１７８】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態４において１０進で１０（２進で０１０１０）として示してある。
【０１７９】
また、第４のクロック信号は同期化回路１６５１にも入力されるから、状態３において加算回路１６３１で加算された加算値６（図１０の加算回路１６３１の出力の状態３）は同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１（１０進で１）が出力される（図１０の同期化回路１６５１の出力の状態４）。
同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１８０】
そして、第５のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力され続けている。
したがって、第５のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１はコード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝１、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号５）。
【０１８１】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１６がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（５Ｗ＋１／２Ｗ）に比例した値になる（図２３のコード番号５）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態５として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から１ステップだけ高い値となる。
【０１８２】
また、第５のクロック信号は、平均化回路１６に入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態５）。
【０１８３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態５において１０進で１４（２進で０１１１０）として示してある。
【０１８４】
また、第５のクロック信号が同期化回路１６５１にも入力されるから、状態４において加算回路１６３１で加算された加算値、すなわち、１０進で１０（図１０の加算回路１６３１の出力の状態４）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で２（２進で１０）が出力される（図２３の平均化回路１６の出力の状態５、図１０の同期化回路１６５１の出力の状態５）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１８５】
そして、第６のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター１３からはダウン信号が出力される。
したがって、第６のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から出力されていた高レベル（２進で“１”）のＵｐ信号を出力しなくなる、すなわち、低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１８６】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第６のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）のＵｐ信号となるから、インピーダンス変換回路１１Ｅのインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【０１８７】
このほか、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてオフしていたＰチャネル型ＭＯＳＦＥＴ１２１もオンに転ずる一方、オンしていたＰチャネル型ＭＯＳＦＥＴ１１６がオフし、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（４Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図２２のコード番号４）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１／４ステップだけの降下を生じさせる。ここでの１／４ステップとは、インピーダンス可変回路１１Ｅが既に呈していたインピーダンスから１／Ｗに比例した値のインピーダンスが抜けて３／４Ｗに比例した値のインピーダンスが並列に入ったときの電圧の降下分をいう。
【０１８８】
この変更後の被比較電圧は、図２３においては、シフト有りの状態６として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値、すなわち、１つ前の状態の電位レベルから１／４ステップ低く、基準電圧から１／４ステップ高い値となる。
この時刻における被比較電圧に、コンパレータ１４のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにＰチャネル型ＭＯＳＦＥＴ１２１及びＰチャネル型ＭＯＳＦＥＴ１２２のインピーダンス（チャネル幅）が選定されている。
【０１８９】
また、第６のクロック信号は、平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態６）。
【０１９０】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態６において１０進で１６（２進で１００００）として示してある。
【０１９１】
また、第６のクロック信号が同期化回路１６５１にも入力されるから、状態５において加算回路１６３１で加算された加算値、すなわち、１０進で１４（２進で０１１１０）（加算回路１６３１の出力の状態５）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１１（１０進で３）が出力される（図１０の同期化回路１６５１の出力の状態６、図２３の平均化回路１６の出力の状態６）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１９２】
そして、第７のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター１３からはダウン信号が出力される。
したがって、第７のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号３）。
【０１９３】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第７のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）であるから、インピーダンス変換回路１１Ｅのインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１はオンし続ける。
【０１９４】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続ける一方、オンしていたＰチャネル型ＭＯＳＦＥＴ１１５がオフに転じ、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（３Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図２２のコード番号３）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの降下を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態７として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から１ステップ低い電圧の値となる。
【０１９５】
また、第７のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態７）。
【０１９６】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態７において１０進で１６（２進で１００００）として示してある。
【０１９７】
また、第７のクロック信号は同期化回路１６５１にも入力されるから、状態６において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態６）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態７、図２３の平均化回路１６の出力の状態７）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１９８】
そして、第８のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低くなっているから、コンパレーター１３からはアップ信号が出力される。したがって、第８のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から高レベル（２進で“１”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０はコード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１９９】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第８のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、高レベル（２進の“１”）であるから、インピーダンス変換回路１１Ｅのインバータ１１２０から低レベルの電圧が出力される。
したがって、ナンド回路１１１１から高レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１２１はオフとなる。
【０２００】
このほか、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９のはオンし続ける一方、オフしていたＰチャネル型ＭＯＳＦＥＴ１１５がオンに転じ、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（４Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号４）。
【０２０１】
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１／４ステップだけの上昇を生じさせる。ここで、１／４ステップの上昇とは、インピーダンス可変回路１１Ｅが既に呈していたインピーダンスから３／４Ｗに比例した値のインピーダンスが抜けて１／Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇をいう。
この変更後の被比較電圧は、図２３においては、状態８として示してある。この状態８は、状態４と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【０２０２】
また、第８のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態８）。
【０２０３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態８において１０進で１６（２進で１００００）として示してある。
【０２０４】
また、第８のクロック信号は、同期化回路１６５１に入力されるから、状態７において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態７）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態８、図２３の平均化回路１６の出力の状態８）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２０５】
この図２３に示す状態８は、上述した状態４と同じ状態に戻り、以降状態４から状態７までの動作が繰り返される、すなわち、常時動作において状態４から状態７までの動作が繰り返される。
図２３から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ／ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧（コンパレータのオフセット電圧の上下限外の電圧）と、該電圧より１ステップ低い電圧と、上記電圧より１ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての４つの基本単位時間内の平均値（インピーダンス整合化データ）は、帰還制御の常時動作において変動しない（図２３の平均化回路１６の出力）ようにしてこの実施例は構成されている。
【０２０６】
この実施例においても、誤差が最も悪くなる場合がある。それを図２４及び図２５に示す。基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる動作状況がある。
具体的には、被比較電圧にシフト無し（すなわち、整合されるインピーダンス）として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端抵抗の整合の中に−１／２ステップ分（図２４）の誤差が生じたり、＋１／２ステップ分（図２５）の誤差が生じたりする場合がある。
この誤差は、従来技術では生じてしまう１ステップ分の誤差に比して半分へ低減されている。ビット数で言えば、インピーダンス整合化データを１ビット減らすことができる。
【０２０７】
このように、この実施例によれば、第１実施例乃至第５実施例と同様の効果が得られるほか、これら実施例においては、インピーダンス整合化回路の誤差が−１／４ステップ乃至３／４ステップであり、絶対値ワーストで３／４ステップの誤差があったのを、−１／２ステップ乃至１／２ステップまで、すなわち、絶対値ワーストでも１／２ステップまで減少させることができる。換言すれば、インピーダンス整合化データの一定値の安定化等を享受しつつ、１ビット低減することができる。
【０２０８】
◇第７実施例
図２６は、この発明の第７実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第５実施例のそれと大きく異なるところは、インピーダンス可変回路を直流インピーダンス素子とその並列接続又は並列接続からの切り離しを行うスイッチとで構成した点にある。
【０２０９】
この実施例のインピーダンス整合化データ出力回路１０Ｆのインピーダンス可変回路１１Ｆは、図２６に示すように、ナンド回路１１１１乃至１１１８と、インバータ１１１９，１１２０とから成るインピーダンス制御部５１は、第１実施例（図４）と同一構成であり、インピーダンス可変部５３が、次の点で第１実施例（図４）と異なる。
すなわち、インピーダンス可変部５３は、スイッチ素子（例えば、Ｐチャネル型ＭＯＳＦＥＴ）５３１乃至５３９と抵抗５５１乃至５５９とから成る。
【０２１０】
スイッチ素子５３１と抵抗５５１とは、電圧源ＶＤＤと接続点１１ａとの間に直列に接続されている。同様に、スイッチ素子５３２及び抵抗５５２、スイッチ素子５３３及び抵抗５５３、スイッチ素子５３４及び抵抗５５４、スイッチ素子５３５及び抵抗５５５、スイッチ素子５３６及び抵抗５５６、スイッチ素子５３７及び抵抗５５７、スイッチ素子５３８及び抵抗５５８、スイッチ素子５３９及び抵抗５５９も、電圧源ＶＤＤと接続点１１ａとの間に直列に接続されている。抵抗５５１の抵抗値はＲ１であり、抵抗５５２乃至抵抗５５９の抵抗値はＲ２である。抵抗値Ｒ１及び抵抗値Ｒ２は、対応するスイッチ（Ｐチャネル型ＭＯＳＦＥＴ）がオンしたとき、第１実施例と同様なステップ（図８）分の電圧変化を接続点１１ａに生じさせるように選ばれている。なお、Ｒ１の値は、例えば、６０オームであり、Ｒ２の値は、例えば、７００オームである。
【０２１１】
スイッチ素子５３１の制御入力には、ナンド回路１１１１の出力が接続され、スイッチ素子５３２の制御入力には、ナンド回路１１１２の出力が接続され、スイッチ素子５３３の制御入力には、ナンド回路１１１３の出力が接続され、スイッチ素子５３４の制御入力には、ナンド回路１１１４の出力が接続され、スイッチ素子５３５の制御入力には、ナンド回路１１１５の出力が接続され、スイッチ素子５３６の制御入力には、ナンド回路１１１６の出力が接続され、スイッチ素子５３７の制御入力には、ナンド回路１１１７の出力が接続され、スイッチ素子５３８の制御入力には、ナンド回路１１１８の出力が接続され、スイッチ素子５３９の制御入力には、インバータ１１１９の出力が接続されている。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第５実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２１２】
次に、図１乃至図３、図６乃至図１０及び図２６を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｆのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第１実施例乃至第５実施例の動作と同じである。
【０２１３】
コード変換回路１５から順次出力されるサーモミータコード、すなわち、Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビット（図６）の出力の仕方は、第１実施例乃至第５実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路１１Ｆのインピーダンスが変えられて行く態様も、第１実施例乃至第５実施例と同様である（図７、図８、図９）。
【０２１４】
このようなインピーダンスの変化をして行くときに、接続点１１ａに現れる被比較電圧の変化の仕方は、第１実施例乃至第５実施例について説明したと同様に、図８に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路１０Ｆの平均化回路１６から出力されるサーモミータコード（インピーダンス整合化データ）（図１０）は、図８に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２１５】
このように、この実施例の構成によれば、第１実施例乃至第５実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子（抵抗）としたことにより、インピーダンスをＰチャネル型ＭＯＳＦＥＴ等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【０２１６】
◇第８実施例
図２７は、この発明の第８実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第７実施例のそれと大きく異なるところは、シフト電圧の与え方と異ならしめた点にある。
【０２１７】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｇのインピーダンス可変回路１１Ｇ（図２７）は、第７実施例では抵抗値Ｒ２の抵抗５５１を抵抗値２Ｒ２の抵抗５７１として構成したことに特徴がある。
これにより、インピーダンス可変回路１１Ｇは、第６実施例のインピーダンス可変回路１１Ｅと等価な動作を行うように構成される。
この構成を除くこの実施例の各部の構成は、第６実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２１８】
次に、図１、図６、図１０、図２２、図２３及び図２７を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｆのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第６実施例の動作と同じである。
【０２１９】
コード変換回路１５から順次出力されるサーモミータコード、すなわち、Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビット（図６）の出力の仕方は、第６実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路１１Ｆのインピーダンスが変えられて行く態様も、第６実施例と同様である（図２２、図２３）。
【０２２０】
このようなインピーダンスの変化をして行くときに、接続点１１ａに現れる被比較電圧の変化の仕方は、第６実施例について説明したと同様に、図２３に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路１０Ｆの平均化回路１６から出力されるサーモミータコード（インピーダンス整合化データ）（図１０）は、図８に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２２１】
このように、この実施例の構成によれば、第６実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子（抵抗）としたことにより、インピーダンスをＰチャネル型ＭＯＳＦＥＴ等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【０２２２】
◇第９実施例
図２８は、この発明の第９実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第８実施例のそれと大きく異なるところは、インピーダンス可変回路のインピーダンス及びインピーダンス可変回路に直列に接続される直流インピーダンス素子のインピーダンスの値を整合化対象のインピーダンス整合回路のインピーダンスの値よりも桁違いに大きくして寄生抵抗の影響を可及的に除いた点にある。
【０２２３】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路１０Ｈのインピーダンス可変回路１１Ｈ及び抵抗１２に係わる回路部分を示したのが図２８である。この実施例の特徴部分を含めてインピーダンス整合化回路１０Ｈは、チップ１０Ｃ上に構成されている。チップ１０Ｃは、パッケージ１０Ｐに搭載されている。
図２８に可変抵抗の表示形式で示すインピーダンス可変回路１１Ｈのインピーダンス可変部１１ＶＲのパッド１１Ｐは、パッケージ１０Ｐの接続端子１１Ｔを経て電圧源ＶＤＤに接続される一方、インピーダンス可変部１１ＶＲのパッド１２Ｐ（接続点１１ａ相当）は、パッケージ１０Ｐの寄生抵抗１１ＰＲ、そしてパッケージ１０Ｐの接続端子１２Ｔを経て抵抗１２に接続されている。抵抗１２は、大地（ＧＮＤ）に接続されている。
【０２２４】
この実施例の特徴部分は、インピーダンス可変部１１ＶＲ及び抵抗１２にあるが、これらの抵抗値を整合化対象の出力バッファ又は入力バッファの抵抗に比して桁違いに大きく設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の１００倍以上に設定する。整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を５０オームとしたとき、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は５ｋオームに設定する。
【０２２５】
インピーダンス可変部１１ＶＲは、第１実施例乃至第５実施例で参照する図４中のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第６実施例で参照する図２０中のＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第７実施例で参照する図２６中のスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部、又は第８実施例で参照するスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第８実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２２６】
次に、図２８を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の１００倍、例えば、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を５０オームとしたとき、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を５ｋオームに設定して寄生抵抗１１ＰＲが入ってもその影響が被比較電圧の誤差となって現れないようにした点である。
【０２２７】
このような設定を行えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗値と同様に、５０オームに設定した場合に比して、寄生抵抗の影響を１００分の１以下に低減させることができる。
例えば、寄生抵抗の抵抗値が１オームとして既知であり、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの５０オームの抵抗値と同じにしたとすると、寄生抵抗の影響は２％となるが、この実施例のように、整合化対象の出力バッファ又は入力バッファの整合化目標値が５０オームである場合に、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を５ｋオームに設定すれば、寄生抵抗の影響は０．０２％へ低減させることができる。
【０２２８】
なお、インピーダンス可変部１１ＶＲの抵抗値を上述のように大きくすると、それに伴って、その抵抗値を呈させるＰチャネル型ＭＯＳＦＥＴ等の幅サイズが小さくなり、静電気放電（ＥＳＤ）対策が必要になる。その場合には、ＥＳＤ保護回路を付加すればよい。
【０２２９】
このように、この実施例の構成によれば、第１実施例乃至第８実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンス値（抵抗値）及び抵抗１２の抵抗値を整合化対象の回路のインピーダンス値（抵抗値）よりも大きくすることにより、パッケージの寄生抵抗の影響を大幅に低減することができ、寄生抵抗が入ったとしても、被比較電圧にその影響が現れ難くなる。
したがって、インピーダンス整合の誤差の低減に役立つ。
【０２３０】
◇第１０実施例
図２９は、この発明の第１０実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第８実施例のそれと大きく異なるところは、被比較電圧発生回路に含まれる寄生抵抗を考慮に入れて基準電圧発生回路を構成して寄生抵抗の影響を可及的に除いた点にある。
【０２３１】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路１０Ｉのコンパレータ１３に基準電圧を供給する基準電圧供給回路１１Ｖを示したのが図２７である。この実施例の特徴部分を含めてインピーダンス整合化回路１０Ｉは、チップ１０Ｃ上に構成されている。チップ１０Ｃは、パッケージ１０Ｐに搭載されている。
図２９に可変抵抗の表示形式で示すインピーダンス可変回路１１Ｉのインピーダンス可変部１１ＶＲのパッド１１Ｐは、パッケージ１０Ｐの接続端子１１Ｔを経て電圧源ＶＤＤに接続される一方、インピーダンス可変部１１ＶＲのパッド１２Ｐ（接続点１１ａ相当）は、パッケージ１０Ｐの寄生抵抗１１ＰＲ、そしてパッケージ１０Ｐの接続端子１２Ｔを経て抵抗１２に接続されている。抵抗１２は、大地（ＧＮＤ）に接続されている。
【０２３２】
この実施例の特徴部分は、基準電圧供給回路１１Ｖにあるが、この基準電圧供給回路１１Ｖは、電圧源ＶＤＤの電圧を分圧する抵抗１１Ｒ１と抵抗１１Ｒ２とから構成されている。そして、抵抗１１Ｒ１の抵抗値をインピーダンス可変部１１ＶＲ及び抵抗１２の抵抗値と同一に設定する一方、抵抗１１Ｒ２の抵抗値を寄生抵抗の抵抗値を加味した値に設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値と同一の値に設定される抵抗値であり、したがって、抵抗１１Ｒ１の抵抗値も整合化対象の出力バッファ又は入力バッファの抵抗と同一の値に設定される。抵抗１１Ｒ２は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値に寄生抵抗１１ＰＲの抵抗値を加えた値
に設定される。整合化対象の出力バッファ又は入力バッファの抵抗が５０オームであり、寄生抵抗１１ＰＲの抵抗値を１オームで既知であるとしたとき、抵抗１１Ｒ２の抵抗値は５１オームに設定する。
【０２３３】
なお、インピーダンス可変部１１ＶＲは、第１実施例乃至第５実施例で参照する図４中のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第６実施例で参照する図２０中のＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第７実施例で参照する図２６中のスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部、又は第８実施例で参照するスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第８実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２３４】
次に、図２９を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部１１ＶＲの抵抗値と抵抗１２の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗１１Ｒ１と抵抗１１Ｒ２との比率とを同一にして寄生抵抗１１ＰＲが入ってもその影響や電源電圧の変動がコンパレータ１３の比較精度に現れ難くした点である。なお、この関係は、設計上と製造上とを問わず成立するようにすればその所期の目的は得られる。
【０２３５】
このような設定を行えば、パッド１２Ｐ、すなわち、図１の接続点１１ａに現れる被比較電圧に電圧源ＶＤＤの変動、寄生抵抗分の電圧が加わったとしても、この加わった分相当する電圧成分の変化が抵抗１１Ｒ１と抵抗１１Ｒ２との接続点に現れる基準電圧にも同じ比率で現れるから、電圧源ＶＤＤの変動、寄生抵抗の影響がコンパレータ１３の比較精度に現れ難くなり、正確なインピーダンス整合化データをより安定して発生することができる。
例えば、寄生抵抗の抵抗値が１オームとして既知であり、抵抗１２の抵抗値を整合化対象の出力バッファ又は入力バッファの５０オームの抵抗と同じにし、かつ、インピーダンス可変部１１ＶＲの抵抗値を整合化対象の出力バッファ又は入力バッファの５０オームの抵抗と同じにするように制御するとき、設計上抵抗１１Ｒ１の抵抗値を５０オーム、抵抗１１Ｒ２の抵抗値を５１オームとし、製造時の抵抗１１Ｒ１の抵抗値が５５オームで、抵抗１１Ｒ２の抵抗値が５６．１オームであったとすると、抵抗１１Ｒ１の抵抗値Ｒref1と抵抗１１Ｒ２の抵抗値Ｒref2との比率はいずれも１．０２となり、所期の目的が達成される。
【０２３６】
このように、この実施例の構成によれば、第１実施例乃至第８実施例と同様の効果が得られるほか、インピーダンス可変部１１ＶＲの抵抗値と抵抗１２の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗１１Ｒ１の抵抗値と抵抗１１Ｒ２の抵抗値との比率とを同一にして寄生抵抗１１ＰＲが入ってもその影響や電源電圧の変動がコンパレータ１３の比較精度に現れ難くし、正確なインピーダンス整合化データを安定して生成することがきる。
【０２３７】
以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、第１実施例においては、Ｐチャネル型ＭＯＳＦＥＴで構成する例を示したが、Ｐチャネル型ＭＯＳＦＥＴに代えてＮチャネル型ＭＯＳＦＥＴで構成してもよい。この関係は、他の実施例でも同じである。
また、第１実施例において、Ｐチャネル型ＭＯＳＦＥＴ１１９をトランスファゲートで構成してインピーダンスの線形特性を向上させてインピーダンス整合化データ出力回路の性能アップを図ることもできる。
また、第６実施例において、コンパレータからダウン信号が出力されているときの被比較電圧を変更させる電圧を＋１／４ステップ以外に、＋１／４ステップより大きく、＋１／２ステップ未満に設定することもできる。
【０２３８】
また、被比較電圧にシフト電圧を与えることができる第１実施例及び第２実施例以外のチャネル幅を第１実施例及び第２実施例でのチャネル幅の組み合わせを含めて用いてもよい。
また、第１実施例のシフトレジスタ構成の同期化回路数を２、３等の奇数倍として平均化回路を構成することもできる。
また、第４実施例のほか、第１実施例を他の４の倍数で実施することもできる。
また、第５実施例の手法を他の数値、例えば、３、５、７等に拡張することもできる。
また、抵抗１２，１３は、他の直流インピーダンス素子、例えば、ダイオード等であってもよく、被比較電圧を出力し得る素子であればいずれの素子を用いてもよい。
さらに、各実施例は、ＭＯＳＦＥＴを用いて構成される例を示しているが、ＭＯＳＦＥＴに代えてバイポーラトランジスタを用いて構成することもできる。
【０２３９】
【発明の効果】
以上説明したように、この発明の構成によれば、被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にするようにしているから、被比較電圧は常時動作において変動するが、インピーダンス整合用の制御信号の揺れを抑制することができる。
【０２４０】
インピーダンス整合化データの一定値への安定化により、整合インピーダンスの揺れは防止され、それだけインピーダンス整合の目的は首尾良く達成され得ることになる。
【０２４１】
このような抑制を行い得る上、誤差を低減できるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のＧＨzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【０２４２】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【０２４３】
制御信号（変更コード）によって変化されるトランジスタのインピーダンスの変化を均一にするようにすれば、変更コードの１ステップの変化に対してシフト電圧を含んで変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成にすれば、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【０２４４】
平均化回路での平均を取る範囲を所望の範囲へ拡大すれば、インピーダンスの常時調整における感度調整をも達成し得る。
【０２４５】
インピーダンス可変回路に抵抗を用いれば、動作電圧の変動に起因してインピーダンスが変動するのを防止することができ、インピーダンス整合性能の向上となる。
【０２４６】
被比較電圧変更回路の分圧インピーダンス（抵抗値）の比を同一にしつつ、被比較電圧発生回路の分圧インピーダンスの各々を整合化対象回路のインピーダンス（抵抗値）よりも大幅に大きくすれば、寄生抵抗の影響をほぼ除くことができる。
また、比比較電圧変更回路の寄生抵抗を含む分圧インピーダンスの比とコンパレータに供給する基準電圧を発生する分圧抵抗の比を同一にすれば、寄生抵抗や動作電圧の変動の影響を除くことができる。
【図面の簡単な説明】
【図１】図１は、この実施例の第１実施例であるインピーダンス整合化データ出力回路を示す図である。
【図２】同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図である。
【図３】同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図である。
【図４】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図５】同インピーダンス整合化データ出力回路を構成する平均化回路を示す図である。
【図６】同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図である。
【図７】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図８】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図９】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図１０】同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャートである。
【図１１】同インピーダンス整合化データ出力回路で生ずる誤差の１つの例を説明する図である。
【図１２】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図１３】この発明の第２実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図である。
【図１４】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図１５】インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
【図１６】この発明の第３実施例であるインピーダンス整合化データ出力回路を示す図である。
【図１７】この発明の第４実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
【図１８】この発明の第５実施例であるインピーダンス整合化データ出力回路を示す図である。
【図１９】同インピーダンス整合化データ出力回路のアップ／ダウンカウンターのカウント値を示すグラフである。
【図２０】同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
【図２１】この実施例の第６実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２２】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図２３】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図２４】同インピーダンス整合化データ出力回路で生ずる誤差の１つの例を説明する図である。
【図２５】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図２６】この発明の第７実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２７】この発明の第８実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２８】この発明の第９実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２９】この発明の第１０実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図３０】従来の出力インピーダンス校正回路を示す図である。
【図３１】従来の出力インピーダンス校正回路における被比較電圧及び２進値の変化を示す図である。
【図３２】同出力インピーダンス校正回路の出力に平均化回路を接続した場合の被比較電圧及び2進値の変化を示す図である。
【図３３】従来の平均化回路から出力されるデータを示す表である。
【図３４】図３３の表を図表化したグラフである。
【図３５】従来の出力バッファの構成を示す図である。
【符号の説明】
１０ インピーダンス整合化データ出力回路
１１ インピーダンス可変回路（被比較電圧変更回路の一部）
１２ 抵抗
１３ コンパレータ
１４ アップ／ダウンカウンター
１５ コード変換回路（被比較電圧変更回路の一部）
１６ 平均化回路
１７ コード変換回路
１１１〜１１９ 、１２１ 、１２２ Ｐチャネル型ＭＯＳＦＥＴ（被比較電圧変更回路の一部）
１１１０Ａ〜１１９Ａ Ｎチャネル型ＭＯＳＦＥＴ（被比較電圧変更回路の一部）
１１１１〜１１２０ ナンド回路（被比較電圧変更回路の残部）
１６１〜１６４、１６５１ 同期化回路（生成回路の一部）
１６２１、１６２２、１６３１ 加算回路（生成回路の残部）
５３１〜５３９ スイッチ素子（インピーダンス要素の一部）
５５１〜５５９、５７１ 抵抗（インピーダンス要素の残部）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method and a circuit for generating a control signal for impedance matching. Specifically, the count value of an up / down counter is used as a control signal for impedance matching used for matching the terminal impedance of an impedance matching target circuit. The comparison signal generated based on the reference voltage is compared with the reference voltage, and the control signal is generated for impedance matching by controlling the counter according to the comparison result and changing the count value. It relates to a method and a circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an electric signal transmission line, means for matching impedance at a signal sending end and a receiving end has been taken. The reason for this impedance matching is to normally transmit the electric signal from the signal sending end to the signal receiving end.
In particular, some high-speed input / output interfaces configured using semiconductor elements generate high heat, and thus are cooled to minus tens of degrees. In this high-speed input / output interface, the temperature rises to about several tens of degrees when the communication state continues for a long time.
When such a large temperature change or power supply voltage fluctuation occurs, a change occurs in the impedance exhibited by the semiconductor element that is impedance matched in the high-speed input / output interface. For this reason, the above-described impedance matching is lost, so it is necessary to maintain the impedance matching so that impedance mismatch does not occur.
One means for obtaining such impedance matching is an output impedance calibration circuit described in Japanese Patent Laid-Open No. 2000-59202 (hereinafter referred to as the first publication). This output impedance calibration circuit is shown in FIG.
[0003]
The outline of the output impedance calibration circuit will be described as follows.
The impedance variable circuit 111 shown in FIG. 30 exhibits an impedance having a value corresponding to the binary code output from the up / down counter 114. Connection point 111 a Is a connection point connected between the impedance variable circuit 111 and the resistor 112. Connection point 111 a The voltage to be compared is supplied to one input of the comparator 113. This voltage to be compared is a voltage that simulates the impedance exhibited by the impedance matching circuit of the high-speed input / output interface.
The other input of the comparator 113 has a reference voltage V that does not change even if the temperature changes. ref Is supplied.
The comparison target voltage and the reference voltage are compared by the comparator 113, and a count operation corresponding to the comparison result is generated by the up / down counter 114.
[0004]
The impedance of the variable impedance circuit 111 is adjusted by the binary code of the up / down counter 114, and feedback control is performed so that the compared voltage converges toward the reference voltage. The compared voltage is shown in FIG. As shown in (1) above, it fluctuates above and below the reference voltage. That is, the binary code of the up / down counter 114 also varies.
Therefore, since the binary code cannot be used as impedance matching data as it is, an averaging circuit is conventionally used as means for stabilizing the changing binary code to a stable constant value. FIG. 31 (2) shows the change state of the binary value when this averaging circuit is used.
[0005]
One reference example of this averaging circuit is described in Japanese Patent Laid-Open No. 10-190642 (hereinafter referred to as the second publication).
The technique described in the second publication is a bit synchronization technique that must be taken when a digital signal in digital transmission is reproduced on the receiving side, in which an averaging circuit is used.
The bit synchronization circuit described in the second publication includes a phase comparison unit, a retiming unit, an averaging circuit, and a selection unit as elements that characterize the bit synchronization technique.
[0006]
An outline of the operation of the bit synchronization circuit will be described first. In the phase comparison means, the divided data obtained by dividing the received data is compared with each clock of the multiphase clock, and the divided data is determined in advance. A specific signal for specifying one of the multiphase clocks having a phase relationship is generated.
In the retiming means, the divided data is retimed by the extracted clock selected by the selecting means.
The specific signal supplied from the phase comparison means to the averaging circuit is averaged and output in synchronization with the signal output from the retiming means in the averaging circuit. The selection means to which the signal output from the averaging circuit is supplied selectively extracts one of the multiphase clocks according to the signal output from the averaging circuit and outputs the extracted clock. .
The extracted clock output from the selection means is used not only by the retiming means but also for retiming the received data.
[0007]
Specifically, the averaging circuit described in the second publication is composed of a subtracter, a 1 / m weighting unit, an adder, a storage unit, a numerical operation unit, and a flip-flop. Has been.
This averaging circuit subtracts the value of the specific signal supplied from the phase comparison means from the value from the storage unit by a subtracter, and then subtracts the subtracted value by a 1 / m weighting unit. An arithmetic operation is performed, and an average value corrected by adding the value obtained by the extra operation and the value from the storage unit by an adder is stored in the storage unit. Then, the average value from the storage unit is rounded off to an integer by the numerical calculation unit, and the average value of the phase comparison signal is retimed by the signal from the retiming means by the flip-flop and output.
[0008]
[Problems to be solved by the invention]
However, as described above, it is possible to achieve stabilization of the binary code that varies by connecting the averaging circuit to the output of the output impedance calibration circuit. Such binary code stabilization can be achieved as long as the voltage to be compared fluctuates by a value sufficiently away from the reference voltage and the offset voltage of the comparator 113 in the output impedance calibration circuit. This is because the voltage to be compared fluctuates in binary as shown in (2) of FIG. 31 under such conditions.
Note that the offset voltage of the comparator means a voltage in the vicinity of the reference voltage at which the compared voltage in the comparator 113 erroneously determines the magnitude of the reference voltage.
[0009]
However, in the above-described comparator 113, when the voltage to be compared enters the reference voltage side from the reference voltage plus or minus the offset voltage of the comparator 113, the comparison result is that the up / down counter 114 is increased by one step. It is indefinite whether to count up or down one step.
In a comparator that operates in this manner, when noise is added to the voltage to be compared, the voltage to be compared exceeds the offset voltage of the comparator 113 from the reference voltage, or exceeds the offset voltage. Even if it is lower, irregular behavior appears as described above.
[0010]
Therefore, when the above situation appears, the count operation of the up / down counter 114 also becomes irregular.
In response to the binary code of the up / down counter 114 when this situation occurs, the impedance of the impedance variable circuit 111 is varied, and the connection point 111 a The voltage to be compared appearing in (1) is as shown in (1) of FIG.
In such a situation, even if the averaging circuit described in the above publication is connected to the output of the up / down counter 114, the output of the averaging circuit is as shown in FIG. , Irregularly fluctuate, that is, irregular fluctuations occur in the least significant bit. In other words, even if an averaging circuit is inserted, the meaning is lost. FIG. 34 is a graph of the data of FIG. FIG. 32 (2) shows only the output of the averaging circuit of FIG.
FIG. 33 is a value calculated as m = 4 of the 1 / m weighting unit constituting the averaging circuit described in the second publication.
[0011]
In this way, even when the averaging circuit is connected to the output of the above-described output impedance calibration circuit to stabilize the binary code, when the irregular operation described above appears, the least significant bit fluctuates, that is, In the impedance matching, an error for one step is introduced.
If the number of bits constituting the binary code is increased in order to reduce this error, there is a problem that the circuit becomes complicated and the circuit scale increases.
As described above, the binary code (consisting of N bits) output from the up / down counter 114 is sent to the output impedance matching circuit or the input impedance matching circuit (FIG. 35) that is the impedance matching target. Is used as impedance matching data for the P channel, and the i th control bit for P channel (one of i = 1, 2,..., N) generated based on the binary code and for the N channel The i-th control bit is the NAND circuit 121, respectively. i AND circuit 123 i (The corresponding data bit is supplied to the other input of these circuits), and the output impedance matching circuit or the input impedance matching circuit constituted by a P-channel MOSFET and an N-channel MOSFET Impedance matching control input (P-channel MOSFET 124) i And N-channel MOSFET 125 i To each other via a separate wiring.
Since the stray capacitance attached to each wiring varies, the greater the number of wirings, the more the output timing for each signal output from each wiring varies, so the output impedance matching circuit or the input impedance matching circuit outputs it. There is also a problem that jitter occurs in the signal.
[0012]
The present invention has been made in view of the above circumstances, and in response to the count value of the up / down counter, at least the offset voltage of the comparator is added to each change of the voltage to be compared and the voltage to be compared is regularly set. It is an object of the present invention to provide an impedance matching control signal generation method and circuit that can generate a stable impedance matching control signal by changing the count value over a predetermined time.
[0013]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 compares the voltage to be compared with a reference voltage, and increases the voltage to be compared by a predetermined voltage when the voltage to be compared is smaller. When the voltage to be compared is larger, the voltage to be compared is decreased by the same predetermined voltage, a control signal is generated based on the comparison result, and the output impedance of the output buffer or the input buffer is generated using the control signal In accordance with a method of generating an impedance matching control signal for adjusting the input impedance of the input voltage, the increase from the decrease to the decrease or increase from the predetermined voltage used when the voltage to be compared is continuously increased or decreased. The predetermined voltage used in the case of rolling is changed to a small potential difference, and the voltage obtained by adding both predetermined voltages in both cases of increasing to decreasing or decreasing to increasing is Than the predetermined voltage when continuing to cause or reduced increase is characterized in that a small potential difference.
[0014]
The invention described in claim 2 relates to the control signal generation method for impedance matching according to claim 1, wherein the predetermined voltage used when the voltage to be compared is continuously increased and when the voltage to be compared is continuously decreased is a constant value. It is characterized by that.
[0015]
According to a third aspect of the present invention, there is provided the control signal generating method for impedance matching according to the first or second aspect, wherein the voltage to be compared is changed at regular intervals and based on the comparison result at regular intervals. The control signal is averaged over a predetermined time.
[0016]
According to a fourth aspect of the present invention, there is provided the control signal generation method for impedance matching according to the first, second, or third aspect, wherein the change of the voltage to be compared includes a value when the voltage to be compared is increased and the value to be compared. It is characterized in that it is performed differently from the value when the voltage is decreased.
[0017]
According to a fifth aspect of the present invention, the comparator for comparing the voltage to be compared and the reference voltage at regular intervals, and the comparison result of the comparator is input, and the voltage to be compared is smaller than the reference voltage for each comparison. An up / down counter that increments the count value by 1 and decrements the count value by 1 when the voltage to be compared is larger than the reference voltage, and a voltage to be compared that changes the value of the voltage to be compared based on the count value An impedance matching control signal generating circuit having a changing circuit and a generating circuit for generating an impedance matching control signal, wherein the compared voltage changing circuit changes the value of the compared voltage when the value of the compared voltage is changed. Set the value when changing the value of the comparison voltage in the increasing direction and the value when changing the voltage to be compared in the decreasing direction. A potential difference to be changed when increasing from decreasing to decreasing or from decreasing to increasing is made smaller than a potential difference to be changed per count when continuously changing in the increasing direction and the decreasing direction, and The potential difference obtained by adding both voltages to be changed in both cases of increasing to decreasing and decreasing to increasing is changed to be smaller than the potential difference to be changed per count when continuously changing in the increasing direction and the decreasing direction. The generation circuit is a circuit that generates the impedance matching control signal based on an average value of the count values measured within a predetermined time.
[0018]
A sixth aspect of the present invention relates to the impedance matching control signal generation circuit according to the fifth aspect, wherein the compared voltage changing circuit includes two impedance elements connected in series between a power source and a ground. The voltage to be compared is output from a connection point between the two impedance elements, and the impedance element connected to the power source is a parallel-connected transistor whose impedance value is changed based on the count value. A signal based on the count value is input to the gate.
[0019]
A seventh aspect of the invention relates to the impedance matching control signal generation circuit according to the sixth aspect, wherein the impedance element connected to the power source comprises a switch element and a resistor connected in series instead of the transistor. The switch element is opened and closed by a signal based on the count value.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using examples.
◇ First example
FIG. 1 is a diagram showing a control signal generation circuit for impedance matching (hereinafter referred to as an impedance matching data output circuit) which is a first embodiment of this embodiment, and FIG. 2 applies the impedance matching data output circuit. FIG. 3 is a diagram showing an example of applying the impedance matching data output circuit to the high-speed interface of the network trunk line, and FIG. 4 is a diagram showing the impedance matching data. FIG. 5 is a diagram showing an impedance variable circuit constituting the output circuit, FIG. 5 is a diagram showing an averaging circuit constituting the impedance matching data output circuit, and FIG. 6 is a code conversion circuit constituting the impedance matching data output circuit. FIG. 7 is a diagram showing the code conversion of the impedance, and FIG. FIG. 8 is a diagram showing a change in impedance of the variable dancer circuit, FIG. 8 is an enlarged view showing the relationship between the state in the operation of the impedance matching data output circuit and the voltage to be compared, and FIG. 9 is the impedance matching data output FIG. 10 is a diagram showing the relationship between the state in circuit operation and the voltage to be compared in actuality, FIG. 10 is a time chart of the operation of the averaging circuit constituting the impedance matching data output circuit, and FIG. FIG. 12 is a diagram for explaining an example of an error occurring in the impedance matching data output circuit, and FIG. 12 is a diagram for explaining another example of an error occurring in the impedance matching data output circuit.
[0021]
The impedance matching data output circuit 10 of this embodiment changes the voltage to be compared regularly above and below the reference voltage, sets a voltage to change the voltage to be compared every count, and sets the count value within a predetermined time. By taking an average, it relates to a circuit whose average value does not vary during normal operation. As shown in FIG. 1, an impedance variable circuit 11, a DC impedance element such as a resistor 12, a comparator 13, and an up / down counter 14 are provided. And a code conversion circuit 15, an averaging circuit 16, and a code conversion circuit 17.
[0022]
The main points of the impedance matching data output circuit 10 will be described below with reference to FIG.
State 4 in FIG. 8 illustrates a case where the voltage to be compared approaches the reference voltage fixed at the vicinity of the voltage V5 and enters the offset voltage range of the comparator.
In this case, in the case of a conventional voltage to be compared without shift, the state of change depends on slight noise whether or not the reference voltage is exceeded as shown by the dotted line, and depends on the time. Even the state change as shown in FIG.
[0023]
On the other hand, the compared voltage with shift of the present invention shown by the solid line in FIG. 8 rises by one step from the state within the offset voltage range and exceeds the reference voltage in state 5. As in the prior art, the operation is performed to lower the voltage to the next state 6.
However, the present invention does not lower the voltage by one step, but lowers the voltage by less than one step so as not to fall within the offset voltage range.
[0024]
Then, the voltage to be compared in the state 6 does not exceed the reference voltage because the lowered step value is small, so that the voltage in the next state 7 operates to decrease the voltage. At this time, it is lowered by one step.
[0025]
In the state 7, the voltage to be compared always exceeds the reference voltage, so that the voltage is increased to the state 8.
However, again, the present invention does not increase the voltage by one step, but increases it by a voltage smaller than one step.
Then, the voltage to be compared in the state 8 does not exceed the reference voltage because the raised step value is small, so that the voltage is increased in the next state 9.
[0026]
By repeating such an operation, the present invention has a regular repetitive waveform with the reference voltage substantially at the center as shown by the solid line. If this waveform is averaged, naturally it becomes a constant value near the reference voltage.
[0027]
As described above, in order to obtain this regular waveform, the present invention only increases when the direction of voltage change when the voltage changes from rising to falling and when changing from falling to rising. Or, it is characterized in that the potential difference for one step is suppressed to be smaller than the case of continuing the descent only. This is called “shifted” in the present invention.
An object of the present invention is to suppress fluctuation of a control signal for impedance matching.
[0028]
In order to achieve this purpose, an attempt is normally made to suppress the fluctuation of the voltage to be compared.
However, it is extremely difficult to suppress fluctuations in the voltage to be compared due to changes in characteristics due to temperature changes of the elements used, variations in manufacturing conditions, and the like.
Therefore, the present invention employs a technique that suppresses fluctuation of the voltage to be compared, but suppresses it to a constant value after averaging by intentionally changing it as described above.
The following is a specific explanation step by step.
[0029]
The impedance variable circuit 11 includes an impedance element 11 as shown in FIG. 1 Thru 11 9 And NAND circuit 11 11 Thru 11 18 And inverter 11 19 , 11 20 It consists of. Impedance element 11 3 Thru 11 9 Is a P-channel MOSFET having a channel width of W. Impedance element 11 1 Has a channel width of impedance element 11 3 Thru 11 9 This is a P-channel MOSFET having a channel width W of 1/2 (1/2 W). Impedance element 11 2 Has a channel width of impedance element 11 3 Thru 11 9 This is a P-channel MOSFET having a channel width W of 3/4 (3/4 W).
P-channel MOSFET 11 1 To P-channel MOSFET 11 9 Is the voltage source V DD And connection point 11 a Connected in parallel. Connection point 11 a Is a connection point between the impedance variable circuit 11 and the DC impedance element 12.
[0030]
Inverter 11 19 The input is connected to the EN terminal 29.
Inverter 11 20 The input is connected to the UP terminal 21.
NAND circuit 11 11 Connects the first input of the three inputs to the EN terminal 29 and the second input to the inverter 11. 20 The third input is connected to the T0 terminal 22.
NAND circuit 11 12 The first input of the two inputs is connected to the EN terminal 29 and the second input is connected to the T0 terminal 22.
NAND circuit 11 13 Has a first input connected to the EN terminal 29 and a second input connected to the T1 terminal 23.
NAND circuit 11 14 The first input of the two inputs is connected to the EN terminal 29, and the second input is connected to the T2 terminal 24.
[0031]
NAND circuit 11 15 The first input of the two inputs is connected to the EN terminal 29, and the second input is connected to the T3 terminal 25.
NAND circuit 11 16 The first input of the two inputs is connected to the EN terminal 29, and the second input is connected to the T4 terminal 26.
NAND circuit 11 17 The first input of the two inputs is connected to the EN terminal 29, and the second input is connected to the T5 terminal 27.
NAND circuit 11 18 The first input of the two inputs is connected to the EN terminal 29, and the second input is connected to the T6 terminal 28.
[0032]
Inverter 11 19 The output of P-channel MOSFET 11 9 Connected to the gate of the NAND circuit 11 11 The output of P-channel MOSFET 11 1 Connected to the gate of the NAND circuit 11 12 The output of P-channel MOSFET 11 2 Connected to the gate of the NAND circuit 11 13 The output of P-channel MOSFET 11 3 Connected to the gate of the NAND circuit 11 14 The output of P-channel MOSFET 11 4 Connected to the gate of the NAND circuit 11 15 The output of P-channel MOSFET 11 5 Connected to the gate of the NAND circuit 11 16 The output of P-channel MOSFET 11 6 Connected to the gate of the NAND circuit 11 17 The output of P-channel MOSFET 11 7 Connected to the gate of the NAND circuit 11 18 The output of P-channel MOSFET 11 8 Connected to the gate.
[0033]
The comparator 13 has a negative input at the connection point 11. a The + input is connected to the reference voltage input terminal (REFV) 18.
The up / down counter 14 has its UpDn input connected to the output of the comparator 13 and the clock input (CLK) connected to the clock input terminal (CLK) 19.
The B0 input, B1 input and B2 input of the code conversion circuit 15 are connected to the B0 output, B1 output and B2 output of the up / down counter 14, respectively. The T0 terminal 22, T1 terminal 23,..., T6 terminal 28 of the variable impedance circuit 11 are connected to the T0 output, T1 output, T2 output, T3 output, T4 output, T5 output, and T6 output of the code conversion circuit 15, respectively. ing.
[0034]
The B0 input, B1 input and B2 input of the averaging circuit 16 are connected to the B0 output, B1 output and B2 output of the up / down counter 14, respectively. The clock input (CLK) of the averaging circuit 16 is connected to a clock input terminal (CLK) 19.
The averaging circuit 16 is a circuit for filtering the binary code of the up / down counter 14 that varies in three values as will be described later and stabilizing the binary code closest to the reference voltage.
The averaging circuit 16 includes a synchronization circuit 16 1 , Synchronization circuit 16 2 , Synchronization circuit 16 3 And synchronization circuit 16 4 , Adder circuit 16 21 , Adder circuit 16 22 And addition circuit 16 31 , And synchronization circuit 16 51 Consists of.
[0035]
Synchronization circuit 16 1 The input IN0, the input IN1, and the input IN2 are connected to the output B0, the output B1, and the output B2 of the up / down counter 14, respectively, and the synchronization circuit 16 1 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 2 Input IN0, input IN1, input IN2, and adder circuit 16 21 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 2 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 3 Input IN0, input IN1, input IN2, and adder circuit 16 21 Are connected to the addition input B0, the addition input B1, and the addition input B2.
[0036]
Synchronization circuit 16 3 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 4 Input IN0, input IN1, input IN2, and adder circuit 16 6 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 4 The output OUT0, output OUT1, and output OUT2 of the 22 Are connected to the addition input B0, the addition input B1, and the addition input B2.
Adder circuit 16 21 And addition circuit 16 22 A low voltage level is supplied to each of the added input A3 and the added input B3.
[0037]
Adder circuit 16 21 The addition output S0, the addition output S1, the addition output S2, and the addition output S3 are respectively added to the addition circuit 16. 31 Connected to the added input A0, the added input A1, the added input A2, and the added input A3. 22 The addition output S0, the addition output S1, the addition output S2, and the addition output S3 are respectively added to the addition circuit 16. 31 Are connected to the addition input B0, the addition input B1, the addition input B2, and the addition input B3.
Adder circuit 16 31 The addition output S2, the addition output S3, and the addition output S4 are respectively synchronized with the synchronization circuit 16. 51 Are connected to the input IN0, the input IN1, and the input IN2.
Synchronization circuit 16 51 The output OUT0, the output OUT1, and the output OUT2 are connected to the output FOUT0, the output FOUT1, and the output FOUT2 of the averaging circuit 16, respectively.
Synchronization circuit 16 1 , Synchronization circuit 16 2 , Synchronization circuit 16 3 , Synchronization circuit 16 4 And synchronization circuit 16 51 The clock terminal 19 is connected to the clock input (CLK input).
[0038]
The code conversion circuit 17 has an input B0 connected to the output FOUT0 of the averaging circuit 16, an input B1 connected to the output FOUT1 of the averaging circuit 16, and an input B2 connected to the output FOUT2 of the averaging circuit 16. . The output T0, output T1, output T2, output T3, output T4, output T5, and output T6 of the code conversion circuit 17 are the output CP0, output CP1, output CP2, output CP3, and output of the impedance matching data output circuit 10, respectively. Connected to CP4, output CP5 and output CP6.
The code conversion circuit 17 is transient in the technical problem caused by the skew generated between the bits constituting the impedance matching data that is the output, that is, in the impedance matching adjustment of the circuit to be matched. It is used to avoid the problem of giving extremely different impedances to the circuit to be matched.
[0039]
As shown in FIG. 3, the output of the impedance matching data output circuit 10 is used to control the channel width of the P-channel MOSFET of the output buffer 30 on the transmission end side of the high-speed interface.
Further, since the buffer 30 also has an N-channel type MOSFET as its constituent element, a circuit equivalent to the impedance matching data output circuit 10 for the P-channel type MOSFET is required for the N-channel type. Not shown. The impedance matching data output circuit 10 can be used to control the channel width of the P-channel MOSFET or N-channel MOSFET of the input buffer instead of the output buffer.
FIG. 3 also shows 10A, 10B, 10C, and 10D as reference numbers in the impedance matching data output circuit 10, but these reference numbers are also referred to in the embodiments described later. It is.
[0040]
In addition, there is an impedance element 32 to be impedance matched in the buffer 30 of FIG. The buffer 30 outputs a non-inverted signal and an inverted signal in parallel at the same timing as electrical signals. These two signals are transmitted to the comparator 38 on the receiving end side of the high-speed interface via the transmission lines 34 and 36. The transmission lines 34 and 36 are terminated by a termination impedance element 40 at the input end of the comparator 38.
[0041]
Next, the operation of this embodiment will be described with reference to FIGS.
The impedance matching data output circuit 10 of this embodiment has a connection point 11 according to the impedance of the impedance variable circuit 11. a Compared voltage V a And reference voltage V ref Are compared by the comparator 13. Reference voltage V ref Is the compared voltage V a Is higher, an up signal is output from the comparator 13 and the compared voltage V a Is the reference voltage V ref If it is higher, a down signal is output from the comparator 13.
[0042]
When the up signal is output from the comparator 13, the up / down counter 14 counts up by 1 (increment) as a binary value for each clock input to the clock input CLK, and the down signal is output from the comparator 13. When this is done, the up / down counter 14 is counted down (decremented) by 1 as a binary value for each clock input to the clock input CLK.
A count value (hereinafter also referred to as binary code or binary value) composed of B0 bit, B1 bit, and B2 bit output from the up / down counter 14 for each clock is supplied to the code conversion circuit 15 and the averaging circuit 16. Is done.
[0043]
The code conversion circuit 15 converts the binary code comprising the B0 bit, B1 bit and B2 bit supplied from the up / down counter 14 into a T0 bit, T1 bit, T2 bit, T3 bit, T4 bit as shown in FIG. It is converted into a thermometer code consisting of T5 bit and T6 bit and output.
The T0 bit, T1 bit, T2 bit, T3 bit, T4 bit, T5 bit and T6 bit of the thermometer code output from the code conversion circuit 15 respectively correspond to the corresponding T0 terminal, T1 terminal, T2 of the impedance variable circuit 11. Terminal, T3 terminal, T4 terminal, T5 terminal and T6 terminal.
[0044]
In the normal operation of the impedance matching data output circuit 10, a high-level EN signal is supplied to the EN terminal 29 of the impedance variable circuit 11. The EN signal is a signal for stopping the operation of the impedance matching data output circuit in order to reduce power consumption and is supplied from an internal circuit (not shown) of a chip on which the impedance matching data output circuit is mounted.
Therefore, the inverter 11 19 Since a low-level voltage signal is output from the P-channel MOSFET 11 9 Is on.
[0045]
The NAND circuit 11 is supplied with a high-level EN signal from the EN terminal. 11 Thru 11 18 Is conditioned to output a low or high level voltage signal at its output in response to a voltage signal supplied to the other inputs of these NAND circuits.
In addition, in a state where a high level up signal is supplied from the up / down counter 14 to the Up terminal 21, the inverter 11 20 To output a low level voltage signal.
[0046]
Therefore, in a state where a high level up signal (UP = 1 in FIG. 7) is supplied from the up / down counter 14 to the Up terminal 21, the T0 bit supplied to the T0 terminal is the NAND circuit 11 11 Is not effective for controlling the voltage signal output from the NAND circuit 11 11 A high level voltage signal continues to be output.
Other NAND circuit 11 12 Thru 11 18 Are the corresponding T0 bit, T1 bit, T2 bit, T3 bit, T4 bit, T5 bit, T6 bit supplied to the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal and T6 terminal, respectively. A voltage signal of a level corresponding to the NAND circuit 11 12 Thru 11 18 Is output from.
[0047]
Therefore, the impedance variable circuit 11 has a corresponding T0 bit, T1 bit, T2 bit, T3 bit, T4 supplied to each of the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal, and T6 terminal. P-channel MOSFET 11 according to bit, T5 bit, and T6 bit 2 To P-channel MOSFET 11 8 Corresponding P-channel MOSFETs are turned off or on and exhibit impedances accordingly. As the binary “1” (that is, a high level voltage signal) sequentially rises in the T0 bit, T1 bit, T2 bit, T3 bit, T4 bit, T5 bit, and T6 bit, the value of the impedance decreases stepwise. (UP = 1 in FIG. 7).
Further, the P-channel type MOSFET 11 1 The impedance value becomes smaller by the amount that enters into parallel.
Therefore, connection point 11 a The voltage level of the voltage to be compared appearing at P is the P-channel MOSFET 11 1 When is entered in parallel, it becomes lower than the voltage level of the voltage to be compared when it does not enter in parallel. That is, an offset voltage (referred to as a shift voltage) is applied to the voltage level of the voltage to be compared.
[0048]
In addition, in a state where the low level Up signal (UP = 0 in FIG. 7) is supplied from the up / down counter 14 to the Up terminal 21, the T0 bit supplied to the T0 terminal is the NAND circuit 11 11 This effectively acts on the control of the voltage signal output from the NAND circuit 11. 11 A low level voltage signal continues to be output. P-channel MOSFET 11 1 Keeps on.
Other NAND circuit 11 12 Thru 11 18 , As in the case of UP = 1, the corresponding T0 bit, T1 bit, T2 bit, T3 bit, and T4 bit supplied to the T1, T2, T3, T4, T5, and T6 terminals, respectively. , A voltage signal corresponding to the T5 bit and the T6 bit is sent to the NAND circuit 11 12 Thru 11 18 Is output from.
[0049]
Therefore, the impedance variable circuit 11 has a corresponding T0 bit, T1 bit, T2 bit, T3 bit, T4 supplied to each of the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal, and T6 terminal. P-channel MOSFET 11 according to bit, T5 bit, and T6 bit 1 To P-channel MOSFET 11 8 The corresponding P-channel MOSFET is turned on or off, and exhibits a corresponding impedance. As the binary “1” (that is, a high-level voltage signal) sequentially rises in the T0 bit, T1 bit, T2 bit, T4 bit, T5 bit, and T6 bit, the impedance value decreases stepwise (FIG. 7). UP = 0 (when down)).
[0050]
The ratio of the impedance value at the time of down becomes smaller in a step-like manner than that at the time of up. 1 The ratio that becomes smaller by the amount entered in parallel is large.
P-channel MOSFET 11 1 The shift voltage is increased by the amount that is connected in parallel.
Therefore, the P-channel MOSFET 11 1 Is higher than the voltage to be compared in the case where they do not enter in parallel. a The compared voltage appears.
[0051]
As described above, the B0 bit, the B1 bit, and the B2 bit of the up / down counter 14 are supplied to the code conversion circuit 15 and simultaneously to the averaging circuit 16.
The averaging circuit 16 adds the four codes before the binary code for each binary code sequentially input from the up / down counter 14 (all codes are composed of B0 bit, B1 bit, and B2 bit). Divide by 1/4 and output a 3-bit averaged binary code, that is, FOUT0 bit, FOUT1 bit and FOUT2 bit.
[0052]
The FOUT0 bit, the FOUT1 bit, and the FOUT2 bit are supplied to the code conversion circuit 17 and are a 7-bit thermometer code equivalent to the code conversion circuit 15, that is, CP0 bit, CP1 bit, CP2 bit, CP3 bit, CP4 bit , CP5 bit and CP6 bit are output.
This 7-bit thermometer code (impedance matching data) is supplied to the impedance matching circuit to be impedance matched of the high-speed interface shown in FIG. 2 and is used for impedance matching of the circuit.
[0053]
Hereinafter, a specific operation example of the impedance matching data output circuit 10 will be described.
For convenience of explanation, the reference voltage is expressed as a binary value “101”, and the connection point 11 a The voltage to be compared V1 (FIG. 8) appearing in FIG. 8 is “000” as a binary value, and the count value before the up / down counter 14 enters the count operation in response to the clock is expressed as a binary value. 000 ”, Up = 1 at the UpDn output of the up / down counter 14, that is, an up signal of“ 1 ”is output in binary, and“ 0 ”is output to the B0 output, the B1 output, and the B2 output, respectively. Suppose that This state is represented as state 0 in FIGS. Also, the synchronization circuit 16 1 To synchronization circuit 16 4 And synchronization circuit 16 51 Is set to “000”.
In FIG. 8, the interval between the reference characters V1 to V7 attached to the vertical axis is shown at regular intervals for the purpose of clarifying the characteristic part in this embodiment. As shown in FIG. 9, the interval between each reference character becomes narrower as it goes upward on the vertical axis.
[0054]
The code conversion circuit 15 that receives B0 = 0, B1 = 0, and B2 = 0 (code number 0 in FIG. 6) receives T0 = 0, T1 = 0, T2 = 0, T3 = 0, T4 = 0, and T5 = 0. And T6 = 0 thermometer code is output to its seven outputs, namely T0 output, T1 output, T2 output, T3 output, T4 output, T5 output and T6 output.
Therefore, the P-channel MOSFET 11 of the variable impedance circuit 11 1 To P-channel MOSFET 11 8 Turns off and P-channel MOSFET 11 9 Only turn on. The impedance of the variable impedance circuit 11 is a value proportional to 1 / W (code number 0 in FIG. 7).
At this time, the connection point 11 a It is assumed that the compared voltage appearing at is a voltage V1 (referred to as the lowest compared voltage) that is four steps lower than the reference voltage. Here, although the voltage of one step is shown to be the same in FIG. 8, it is actually a different value for each step as shown in FIG.
[0055]
The reference voltage is higher than the voltage to be compared, and the first clock signal is up in the state where the up signal of “1” in binary is output from the comparator 13 and supplied to the UpDn input of the up / down counter 14. When supplied to the / down counter 14, the count value of the up / down counter 14 is incremented by 1, and the count values are B2 = 0, B1 = 0 and B0 = 1. The signal appearing at the UpDn output of the up / down counter 14 remains the up signal Up.
[0056]
The count values B2 = 0, B1 = 0, and B0 = 1 of the up / down counter 14 are supplied to the code conversion circuit 15 and the averaging circuit 16.
The count values B2 = 0, B1 = 0, and B0 = 1 are determined by the code conversion circuit 15 as T0 = 1, T1 = 0, T2 = 0, T3 = 0, T4 = 0, T5 = 0, and T6 = 0. It is converted into a mitter code (code number 1 in FIG. 6).
Therefore, the P-channel MOSFET 11 of the variable impedance circuit 11 2 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 3 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (W + 3 / 4W) (code number 1 in FIG. 7).
[0057]
At this time, the connection point 11 a The voltage to be compared appearing at 1 is slightly lower than the voltage V2 that is one step higher than the lowest voltage to be compared. The voltage to be compared is still a voltage lower than the reference voltage. This voltage state is shown as state 1 with a shift in FIG. Therefore, the up signal continues to be output from the comparator 13.
A thin dotted line indicates a case where there is no shift.
[0058]
Since the first clock signal is also supplied to the averaging circuit 16, the count values B2 = 0, B1 = 0, and B0 = 1 of the up / down counter 14 are the synchronization circuit 16 of the averaging circuit 16. 1 Set.
This state is represented as state 1 in FIG.
[0059]
Before this set is finished, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. Adder circuit 16 31 The addition value at is a binary value “000000”.
Then, the adding circuit 16 31 The added value output from the synchronization circuit 16 responds to the first clock signal. 51 However, since the result of the arithmetic processing is meaningless until state 3 to be described later, step-by-step explanations of addition and operation up to state 3 are omitted.
[0060]
When the second clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 = 0, B1 = 1, and B0 = 0.
The count values B2 = 0, B1 = 1 and B0 = 0 of the up / down counter 14 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is subjected to code conversion in the code conversion circuit 15, and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 0, T3 bit = 0. , T4 bit = 0, T5 bit = 0 and T6 bit = 0 (code number 2 in FIG. 6).
[0061]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, the P-channel MOSFET 11 of the variable impedance circuit 11 2 P-channel MOSFET 11 3 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 4 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (2W + 3 / 4W) (code number 2 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change of the voltage to be compared is shown as a state 2 with a shift in FIG.
[0062]
Further, since the second clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 2 B2 = 0, B1 = 0 and B0 = 0 set in the 3 And the synchronization circuit 16 1 B2 = 0, B1 = 0 and B0 = 1 set in the 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 0 of the up / down counter 14 are synchronized with the synchronization circuit 16 1 (State 2 in FIG. 10).
[0063]
When the third clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 0, B1 bit = 1, and B0 bit = 1.
The count values of the up / down counter 14, that is, the B2 bit = 0, the B1 bit = 1, and the B0 bit = 1 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is subjected to code conversion in the code conversion circuit 15 and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 0, T4 bit = 0, T5 bit = 0, and T6 bit = 0 (code number 3 in FIG. 6).
[0064]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 5 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (3W + 3 / 4W) (code 3 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in The compared voltage after this change is shown as a state 3 with a shift in FIG.
[0065]
Further, since the third clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 0 and B0 = 0 set in the 4 And the synchronization circuit 16 2 B2 = 0, B1 = 0 and B0 = 1 set in the 3 And the synchronization circuit 16 1 B2 = 0, B1 = 1 and B0 = 0 set in the 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 1 of the up / down counter 14 are synchronized with the synchronization circuit 16 1 (State 3 in FIG. 10).
[0066]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 Is shown as decimal 6 (binary 00110).
[0067]
When the fourth clock signal is input to the up / down counter 14, the voltage to be compared is still lower than the reference voltage at this time, so the fourth clock signal supplied to the up / down counter 14. Thus, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 0.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is subjected to code conversion in the code conversion circuit 15, and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 1, T4 bit = 0, T5 bit = 0, and T6 bit = 0 (code number 4 in FIG. 6).
[0068]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 6 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (4W + 3 / 4W) (code number 4 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change in the voltage to be compared is shown as state 4 in FIG. The value of the voltage to be compared is a value when the reference voltage is closest to the reference voltage during the increase process of the voltage to be compared.
[0069]
Further, since the fourth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 The set B2 = 0, B1 = 0 and B0 = 1 are the synchronizing circuit 16 4 And the synchronization circuit 16 2 B2 = 0, B1 = 1 and B0 = 0 set in the synchronization circuit 16 3 And the synchronization circuit 16 1 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 4 in FIG. 10).
[0070]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In the output state 4, it is indicated as 10 in decimal (01010 in binary).
[0071]
The fourth clock signal is synchronized with the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 3 as well. 31 The added value 6 (adder circuit 16 in FIG. 31 The output state 3) of the 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 1 is output in binary (1 in decimal) (synchronization circuit 16 in FIG. 10). 51 Output state 4).
Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the matching target (FIG. 3) and used for impedance matching of the impedance matching circuit.
[0072]
When the fifth clock signal is input, the up-signal continues to be output from the comparator 13 because the voltage to be compared is still lower than the reference voltage.
Therefore, when the fifth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 1.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 1 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is subjected to code conversion by the code conversion circuit 15 and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 1, T4 bit = 1, T5 bit = 0, and T6 bit = 0 (code number 5 in FIG. 6).
[0073]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 P-channel MOSFET 11 6 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 7 And P-channel type MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (5W + 3 / 4W) (code number 5 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change of the voltage to be compared is shown as a state 5 with a shift in FIG. The value of the voltage to be compared is a value higher by one step than the value when the reference voltage is closest to the reference voltage during the process of increasing the voltage to be compared.
[0074]
Further, since the fifth clock signal is input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 1 and B0 = 0 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 3 To the synchronization circuit register 16 1 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 1 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 5 in FIG. 10).
[0075]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 Is shown as decimal 14 (binary 01110).
[0076]
Further, the fifth clock signal is synchronized with the synchronization circuit 16. 51 Is also input to the adder circuit 16 in the state 4. 31 10, that is, 10 in decimal (the adder circuit 16 in FIG. 31 Output state 4) of the synchronization circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 2 is output in decimal (10 in binary) (the output state 5 of the averaging circuit 16 in FIG. 8, the synchronization circuit 16 in FIG. 10). 51 The output state 5). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0077]
When the sixth clock signal is input, the voltage to be compared becomes higher than the reference voltage, and therefore a down signal is output from the comparator 13.
Therefore, when the sixth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted down to B2 bit = 1, B1 bit = 0, and B0 bit = 0. Also, the high level (binary “1”) Up signal output from the UpDn output of the up / down counter 14 is not output, that is, the low level (binary “0”) Up signal is output. Is done.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is code-converted by the code conversion circuit 15 and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 1. , T4 bit = 0, T5 bit = 0, and T6 bit = 0 (code number 4 in FIG. 6).
[0078]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, at the time when the sixth clock signal is input, the Up signal output from the up / down counter 14 becomes a low level (binary “0”) Up signal. Inverter 11 20 Outputs a high level voltage.
Therefore, the NAND circuit 11 11 A low level voltage is output from the P-channel MOSFET 11 1 Turns on.
[0079]
In addition, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 And P-channel type MOSFET 11 9 Is also turned on, P-channel MOSFET 11 6 P-channel MOSFET 11 7 And P-channel type MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (4W + 3 / 4W + W / 2) (code number 4 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change of the voltage to be compared is shown as a state 6 with a shift in FIG. The value of the voltage to be compared is a value when the reference voltage is closest to the reference voltage during the lowering process of the voltage to be compared.
The voltage to be compared at this time is provided with a shift voltage necessary to exceed the upper limit of the offset voltage of the comparator 14 so that the P-channel MOSFET 11 is provided. 1 And P-channel type MOSFET 11 2 Impedance (channel width) is selected.
[0080]
Further, since the sixth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 4 And the synchronization circuit 16 2 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 3 And the synchronization circuit 16 1 B2 = 1, B1 = 0 and B0 = 1 set in the 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 6 in FIG. 10).
[0081]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 5 And addition circuit 16 6 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In the output state 6, the decimal number is 16 (binary 10000).
[0082]
The sixth clock signal is synchronized with the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 5 as well. 31 , That is, the added value in decimal, ie, 14 in decimal (01110 in binary) (adder circuit 16 31 Output state 5) is synchronized circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 11 is output in binary (3 in decimal) (synchronization circuit 16 in FIG. 10). 51 And output state 6 of the averaging circuit 16 in FIG. Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0083]
When the seventh clock signal is input, the comparator 13 outputs a down signal because the compared voltage is higher than the reference voltage.
Therefore, when the seventh clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted down to B2 bit = 0, B1 bit = 1, and B0 bit = 1. In addition, a low-level (binary “0”) Up signal is output from the UpDn output of the up / down counter 14.
The count values of the up / down counter 14, that is, the B2 bit = 0, the B1 bit = 1, and the B0 bit = 1 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is subjected to code conversion in the code conversion circuit 15, and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 0. , T4 bit = 0, T5 bit = 0 and T6 bit = 0 (code number 3 in FIG. 6).
[0084]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, since the Up signal output from the up / down counter 14 is at a low level (binary “0”) at the time when the seventh clock signal is input, the inverter 11 of the impedance conversion circuit 11 20 Outputs a high level voltage.
Therefore, the NAND circuit 11 11 A low level voltage is output from the P-channel MOSFET 11 1 Turns on.
[0085]
In addition, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 And P-channel type MOSFET 11 9 Is also turned on, P-channel MOSFET 11 5 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (3W + 3 / 4W + W / 2) (code number 3 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change in the voltage to be compared is shown as a state 7 with a shift in FIG. The value of the voltage to be compared is a voltage value that is one step lower than the value closest to the reference voltage during the lowering process of the voltage to be compared.
[0086]
Further, since the seventh clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 1, B1 = 0 and B0 = 1 set in the synchronization circuit 16 3 To the synchronization circuit register 16 1 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 1 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 7 in FIG. 10).
[0087]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In state 7, the decimal number is 16 (binary 10000).
[0088]
The seventh clock signal is synchronized with the synchronization circuit 16. 51 Is also input to the adder circuit 16 in the state 6. 31 , I.e., 16 in decimal (10000 in binary) (adder circuit 16 in FIG. 10). 31 The output state 6) is the synchronization circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 To 4 in decimal (100 in binary) is output (synchronization circuit 16 in FIG. 10). 51 Output state 7 and output state 7 of the averaging circuit 16 in FIG. 8). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit (FIG. 3) to be matched and used for impedance matching of the impedance matching circuit.
[0089]
When the eighth clock signal is input, the comparator 13 outputs an up signal because the voltage to be compared is lower than the reference voltage.
Therefore, when the eighth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 0. Also, a high level (binary “1”) Up signal is output from the UpDn output of the up / down counter 14.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15.
Similarly to the count value described above, this count value is code-converted by the code conversion circuit 15 and the converted thermometer code is T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 1. , T4 bit = 0, T5 bit = 0, and T6 bit = 0 (code number 4 in FIG. 6).
[0090]
This thermometer code is used for changing the impedance of the impedance variable circuit 11 in the same manner as described above.
That is, at the time when the eighth clock signal is input, the Up signal output from the up / down counter 14 is at a high level (binary “1”). 20 Outputs a low level voltage.
Therefore, the NAND circuit 11 11 A high level voltage is output from the P-channel MOSFET 11 1 Turns off.
[0091]
Further, the P channel type MOSFET 11 of the impedance conversion circuit 11 is used. 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 And P-channel type MOSFET 11 9 Only the P-channel MOSFET 11 is turned on 6 To P-channel MOSFET 11 8 Is off. The impedance of the variable impedance circuit 11 is a value proportional to 1 / (4W + 3 / 4W) (code number 4 in FIG. 7).
Impedance change is at node 11 a This causes a change in the compared voltage appearing in This change in the voltage to be compared is shown as state 8 in FIG. This state 8 is the same as the state 4.
The value of the voltage to be compared at this time becomes a value closest to the reference voltage in the process of increasing the voltage to be compared.
[0092]
Further, since the eighth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 1, B1 = 0 and B0 = 1 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 3 To the synchronization circuit register 16 1 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 8 in FIG. 10).
[0093]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In state 8, the decimal is 16 (binary 10,000).
[0094]
The eighth clock signal is supplied from the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 7. 31 , I.e., 16 in decimal (10000 in binary) (adder circuit 16 in FIG. 10). 31 The output state 7) of FIG. 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 4 is output in decimal (100 in binary) (synchronization circuit 16 in FIG. 10). 51 8 and output state 8 of the averaging circuit 16 in FIG. Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0095]
The state 8 shown in FIG. 8 returns to the same state as the state 4 described above, and the operation from the state 4 to the state 7 is repeated thereafter, that is, the operation from the state 4 to the state 7 is repeated in the normal operation.
As is apparent from FIG. 8, when the impedance matching is always performed, according to the configuration according to the conventional technique, the impedance matching data output circuit used as the impedance matching reference of the impedance matching circuit to be matched is output. In the performance of the up / down counter used in the feedback control system, the control code has a voltage in the vicinity of the reference voltage of the comparator (a voltage within the upper and lower limits of the comparator offset voltage), a voltage one step lower than the voltage, When the voltage fluctuates between the voltages one step higher than the voltage, it is unavoidable that the voltage fluctuates with the voltage. In this embodiment, the voltage is supplied to the comparator of the impedance matching data output circuit. Comparator can make an accurate decision even if the compared voltage is near the reference voltage The average value (impedance matching data) within the four basic unit times for the feedback control code that fluctuates up and down around the reference code corresponding to the reference voltage is given as feedback control. This embodiment is configured so that it does not fluctuate during normal operation (output of the averaging circuit 16 in FIG. 22).
[0096]
As described above, when the voltage to be compared is continuously increased (change from Up = 1 to 1), in the equation shown in FIG. 7 proportional to the impedance of the impedance variable circuit 11 from code number 1 to 5, the denominator Is raised by 1W for every step up.
On the other hand, when the voltage to be compared is continuously lowered (change from Up = 0 to 0), the denominator is set to 1 in the equation shown in FIG. 7 proportional to the impedance of the impedance variable circuit 11 from code number 1 to 5. Decrease by 1W each time the step goes down.
However, when the voltage to be compared changes from an increase to a decrease (change from Up = 1 to 0) and vice versa, the denominator of the previous equation is changed by W / 2.
By operating in this way, a change in the compared voltage with shift shown in FIG. 8 is realized.
[0097]
In addition, as a condition in this case, a voltage obtained by adding both change voltages in both cases of changing from rising to falling and falling to rising rather than a single change voltage of the compared voltage in the case of continuing to increase and in decreasing. It is necessary to make a smaller potential difference.
In FIG. 8, the voltage to be compared continues to increase step by step, slightly below the reference voltage, exceeds the reference voltage when it next increases, decreases the 1/2 step voltage when it next decreases, When the step voltage is lowered and then the half step voltage is raised, the reference voltage is approached again, and becomes the same voltage as when the reference voltage is first approached again.
[0098]
In the case of such a movement, since it rose as it is, it may rise again when the voltage to be compared approaches the reference voltage again, but if it is within the offset voltage range of the comparator, either In this case, there is a conventional problem that it is uncertain whether or not it will fall.
However, if the above condition is satisfied, it is possible to take a voltage that is at least farther from the reference voltage than in the above case that is closest to the reference voltage first. It becomes easy.
[0099]
It is desirable to design the comparator so that it does not take the offset voltage range in order to change the voltage with certainty with certainty.
However, as described above in the problem column, if there is a temperature change or the like, the offset voltage range may be entered unintentionally.
Even in such a case, if the present invention is used, it becomes difficult to enter the offset voltage range as compared with the prior art, and as a result, even if the temperature and the power supply voltage fluctuate, it becomes easy to control to have a constant impedance.
[0100]
Further, as an example of changing the denominator of the previous equation by W / 2, for example, in this embodiment, when the code number 5 of Up = 1 changes to the code number 4 of Up = 0 (from state 5 in FIG. 8). When changing to state 6), the denominator of the previous equation is lowered by W / 2.
Further, when the voltage to be compared changes from a drop to an increase (change from Up = 0 to 1), when the code number 3 from Up = 0 changes to code number 4 from Up = 1 (from state 7 to state in FIG. 8). Change to 8) raises the denominator of the previous equation by W / 2.
[0101]
In this embodiment, the error may be worst. This is shown in FIGS. That is, in the process in which the voltage to be compared is changed with respect to the reference voltage, there may be an operating situation in which the error in impedance matching of the impedance matching circuit to be matched becomes the worst as the temperature or operating voltage varies. .
Specifically, as shown as no shift in the voltage to be compared (that is, the impedance to be matched of the buffer 30 in FIG. 3), for example, the impedance matching circuit of the output buffer or the input buffer that is to be matched. There is a case where an error of −3/4 step occurs in the matching of the termination impedance (FIG. 11) or an error of +1/4 step occurs (FIG. 12).
This error is improved over an error of one step that occurs in the prior art.
[0102]
Thus, according to the configuration of this embodiment, the error can be reduced to 3/4 steps even in the worst case, which is useful for reducing the number of bits necessary for the impedance matching data.
In particular, in a high-speed interface of GHz class such as a broadband network device, it is useful for suppressing jitter that occurs with an increase in the bit signal of impedance matching data. If the number of bits is the same, jitter can be reduced.
[0103]
Therefore, the present invention is effective in a technical environment where a small jitter is required.
In addition, if the number of bits of impedance matching data can be reduced, the area on the circuit and the chip can be reduced, which contributes to simplification of hardware.
[0104]
◇ Second embodiment
FIG. 13 is a diagram showing an impedance variable circuit used in the impedance matching data output circuit according to the second embodiment of the present invention, and FIG. 14 shows the relationship between the state in the operation of the impedance matching data output circuit and the voltage to be compared. FIG. 15 is a diagram showing the relationship between the impedance and the channel width used to describe the variable impedance circuit.
The configuration of this embodiment is greatly different from that of the first embodiment in that the accuracy of the impedance variable in response to the thermometer code output from the up / down counter can be made uniform in any thermometer code. This is the point.
[0105]
That is, the variable impedance circuit 11A (not shown in FIG. 13) is a fixed impedance portion, that is, the P-channel MOSFET 11 of the first embodiment. 9 P-channel MOSFET 11 corresponding to 9 A and N-channel MOSFET 11 10 A and a variable portion for changing impedance, that is, an N-channel MOSFET 11 1 A to 11 7 A has an impedance element, and these MOSFETs 11 9 A, 11 10 A, 11 1 A to 11 7 A is the inverter 11 19 A, 11 20 A and AND circuit 11 11 A to 11 17 A is configured to be turned on or off by A.
However, in the variable portion, the N-channel MOSFET to which the shift voltage is to be applied to the voltage to be compared in the up-counting operation or the down-counting operation, and the circuit for controlling on / off of these N-channel MOSFETs are implemented in this embodiment. Omitted for clarity of example features.
[0106]
P-channel MOSFET 11 9 A and N-channel MOSFET 11 10 The channel width of A is 90 μm and 20 μm, respectively.
N-channel MOSFET 11 1 A, 11 2 A, 11 3 A, 11 4 A, 11 5 A, 11 6 A, 11 7 The channel widths of A are 20 μm, 26 μm, 36 μm, 53 μm, 85 μm, 160 μm, and 405 μm, respectively.
Note that each N-channel MOSFET used to give a shift voltage in the up-count operation is an N-channel MOSFET 11. 1 A, 11 2 A, 11 3 A, 11 4 A, 11 5 A, 11 6 A, 11 7 The channel widths of these N-channel MOSFETs are 20 μm × 3/4, 26 μm × 3/4, 36 μm × 3/4, 53 μm × 3/4, and 85 μm × 3, respectively. / 4, 160 μm × 3/4, and 405 μm × 3/4. In addition, each N-channel MOSFET used for applying the shift voltage in the down-count operation has channel widths of 20 μm × 3/4, 26 μm × 3/4, and 36 μm × 3 / 4, 53 μm × 3/4, 85 μm × 3/4, 160 μm × 3/4, 405 μm × 3/4 N-channel MOSFETs, and N-channel MOSFET 11 1 A, 11 2 A, 11 3 A, 11 4 A, 11 5 A, 11 6 A, 11 7 N-channel MOSFETs connected in parallel to A separately, with channel widths of 20 μm × 1/2, 26 μm × 1/2, 36 μm × 1/2, 53 μm × 1/2, 85 μm × 1/2, respectively , 160 μm × 1/2, and 405 μm × 1/2 N-channel MOSFETs.
[0107]
MOSFET 11 described above 9 A, 11A, 11 1 A to 11 7 The source terminals of A are connected in common, and the connection point is V through a linear resistor 13. DD It is connected to the. MOSFET11 9 A, 11 10 A, 11 1 A to 11 7 The drain terminals of A are connected in common, and the connection point is the same as the connection point 11 as in the first embodiment. a Is forming.
[0108]
Inverter 11 19 The input of A is connected to the EN terminal, and its output is the inverter 11 20 Connected to the input of A. Inverter 11 19 The output of A is also connected to the gate of P-channel MOSFET 11A. Inverter 11 20 The output of A is connected to the gate of the N-channel MOSFET 11A.
AND circuit 11 11 The two inputs of A are connected to the EN terminal and the T0 terminal, respectively, and the output thereof is an N-channel MOSFET 11 1 Connected to A gate.
AND circuit 11 12 The two inputs of A are connected to the EN terminal and the T1 terminal, respectively, and the output is N-channel MOSFET 11 2 Connected to A gate.
[0109]
AND circuit 11 13 The two inputs of A are connected to the EN terminal and the T2 terminal, respectively, and the output thereof is an N-channel MOSFET 11 3 Connected to A gate. AND circuit 11 14 The two inputs of A are connected to the EN terminal and the T3 terminal, respectively, and the output is N-channel MOSFET 11 4 Connected to A gate.
The AND circuit 11 15 The two inputs of A are connected to the EN terminal and the T4 terminal, respectively, and the output is N-channel MOSFET 11 5 Connected to A gate. AND circuit 11 16 The two inputs of A are connected to the EN terminal and the T5 terminal, respectively, and the output thereof is an N-channel MOSFET 11 6 Connected to A gate. AND circuit 11 17 The two inputs of A are connected to the EN terminal and the T6 terminal, respectively, and the output thereof is an N-channel MOSFET 11 7 Connected to A gate.
The configuration of each part of this embodiment excluding this configuration is the same as that of the first embodiment except for the above-described differences in configuration, and therefore, the same reference numerals are given to the configurations and the description thereof is omitted. To do.
[0110]
Next, the operation of this embodiment will be described with reference to FIGS.
Since the operations of the comparator 13, the up / down counter 14, the code conversion circuit 15, the averaging circuit 16 and the code conversion circuit 17 of the impedance matching data output circuit of this embodiment are the same as those of the first embodiment, each operation is performed one by one. Description of is omitted.
N-channel MOSFET 11 of variable impedance circuit 11A 1 A, 11 2 A, 11 3 A, 11 4 A, 11 5 A, 11 6 A, 11 7 The channel width of A is set to 20 μm, 26 μm, 36 μm, 53 μm, 85 μm, 160 μm, and 405 μm, respectively, as shown in FIG. , T4 bit, T5 bit, and T6 bit become “1”, the corresponding MOSFET is turned on, and the step in which the impedance is changed by this turning on is made uniform, that is, “1” is set in which bit This is because the impedance which the corresponding MOSFET is turned on is also made the same (FIG. 15).
[0111]
Thus, since the variable impedance circuit 11A is configured, the connection point 11 in the up-counting operation of the up / down counter 14 is performed. a As shown in FIG. 8 at equal intervals, the offset given to the voltage to be compared generated at the same is the same.
In the description of the first embodiment with reference to FIG. 8, the shift voltage in the up-counting operation of the up / down counter 14 has been described as being the same for convenience of description, but the voltage to be compared is the reference voltage. As described with reference to FIG. 9, the ratio applied to the shift voltage decreases as the value approaches, that is, the change in the shift voltage supplied to the comparator at the reference voltage decreases. However, in this embodiment, as described above, the shift voltage for each step is the same. FIG. 14 clearly shows the relationship.
[0112]
Since the impedance variable circuit 11A exhibits the impedance as described above, the accuracy of the impedance to be guaranteed is improved.
Therefore, the demand of the comparator that the shift voltage is desired to be the same in any step, that is, the shift voltage characteristic supplied to the comparator can be satisfied.
Therefore, the operation of the feedback control system in the impedance matching data circuit 10A is also stabilized.
[0113]
Further, the P-channel type MOSFET 11 9 Since A is connected in parallel to form a transfer gate, the voltage range that is a linear characteristic of the voltage to be compared is expanded.
Furthermore, by connecting the linear resistor 13 in series, the linear characteristic required for the voltage to be compared is further improved.
[0114]
By changing the impedance in the impedance variable circuit 11A, the connection point 11 a The voltage to be compared is compared with the reference voltage by the comparator 13. The comparison result of the comparator 13 is used by the up / down counter 14 to cause the up / down counter 14 to perform a counting operation corresponding to the comparison result.
The binary value output from the up / down counter 14 is averaged by the averaging circuit 16 and supplied to the code conversion circuit 17.
Then, as described in the first embodiment, the thermometer code output from the code conversion circuit 17, that is, the impedance matching data is supplied to the impedance matching circuit (FIG. 3) to be matched and the impedance matching data is supplied. Used for circuit impedance matching.
[0115]
As described above, according to the configuration of this embodiment, the same effect as that of the first embodiment can be obtained, and the change in impedance changed by the thermometer code is made uniform. The change in the voltage to be compared that changes with the change in the step can be set to the same change amount.
Therefore, the shift voltage characteristics required for the comparator are the same, and the operation of the feedback control system is stabilized.
In addition, since the fixed portion of the impedance has a transfer gate configuration, the range of the linear characteristic of the voltage to be compared can be expanded, and the range of the linear characteristic of the voltage to be compared can be further increased by connecting a linear resistor to the transfer gate. Can be enlarged.
[0116]
◇ Third example
FIG. 16 is a diagram showing an impedance matching data output circuit according to the third embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the first embodiment or the second embodiment in that the impedance of the variable impedance circuit is directly changed in response to the binary code output from the up / down counter. This is the point.
That is, as shown in FIG. 16, the impedance matching data output circuit 10B of this embodiment directly corresponds to the binary code B0, B1, B2 and Up signal of the up / down counter 14 to the impedance variable circuit 11B. The B0 terminal, B1 terminal, B2 terminal, and Up terminal are connected, and the FOUT0 terminal, FOUT1 terminal, and FOUT2 terminal of the averaging circuit 16 are used as the CP0 output, CP1 output, and CP2 output of the impedance matching data output circuit 10B. Configured.
Since the structure of each part of this embodiment except this structure is the same as that of the first embodiment or the second embodiment, those parts are denoted by the same reference numerals and description thereof is omitted.
[0117]
Next, the operation of this embodiment will be described with reference to FIG.
In this embodiment, the variable impedance circuit 11B responds to the binary code (B0 bit, B1 bit, B2 bit) of the up / down counter 14 and, similar to the first embodiment or the second embodiment, up to eight. P-channel MOSFETs or up to seven N-channel MOSFETs are sequentially turned on or off to exhibit the impedance corresponding to the binary code.
The voltage to be compared corresponding to the impedance presented by the impedance matching circuit 11B is the connection point 11. a The comparison target voltage is compared with the reference voltage by the comparator 14 and the count operation of the up / down counter 14 is performed according to the comparison result, as in the first or second embodiment. .
[0118]
The binary code which is the count value of the up / down counter 14 is supplied to the impedance variable circuit 11B and used for changing the impedance as described above, and is also supplied to the averaging circuit 16 to be used in the first or second embodiment. Similar to the embodiment, it is used for the four-state averaging process.
The FOUT0 bit, the FOUT1 bit, and the FOUT2 bit of the averaging circuit 16 are the impedance matching data including the 3 bits of the impedance matching data output circuit 10B, that is, the CP0 bit, the CP1 bit, and the CP2 bit. Similar to the embodiment, the signal is supplied to the impedance matching circuit (FIG. 3) to be matched and used for impedance matching of the impedance matching circuit.
[0119]
Thus, according to the configuration of this embodiment, the same effects as those of the first embodiment or the second embodiment can be obtained.
[0120]
◇ Fourth embodiment
FIG. 17 is a diagram showing an averaging circuit used in the impedance matching data output circuit according to the fourth embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the first to third embodiments in that an average of eight states, that is, an average of eight values is taken.
[0121]
That is, the impedance matching data output circuit 10C (not shown in FIG. 17) of this embodiment has an averaging circuit 16C as shown in FIG. 1 , Synchronization circuit 16 2 , Synchronization circuit 16 3 , Synchronization circuit 16 4 , Synchronization circuit 16 5 , Synchronization circuit 16 6 , Synchronization circuit 16 7 And synchronization circuit 16 8 , Adder circuit 16 21 , Adder circuit 16 22 , Adder circuit 16 23 , Adder circuit 16 24 , Adder circuit 16 31 , Adder circuit 16 32 And addition circuit 16 41 , And synchronization circuit 16 51 Consists of.
In FIG. 17, the input / output of each circuit is shown by a single line, but each input / output is connected by the number of lines attached to the line. However, in the following description, the description will be made taking into account the number of connections between the circuits.
[0122]
Synchronization circuit 16 1 The input IN0, the input IN1, and the input IN2 are connected to the output B0, the output B1, and the output B2 of the up / down counter 14, respectively, and the synchronization circuit 16 1 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 2 Input IN0, input IN1, input IN2, and adder circuit 16 21 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 2 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 3 Input IN0, input IN1, input IN2, and adder circuit 16 21 Are connected to the addition input B0, the addition input B1, and the addition input B2.
[0123]
Synchronization circuit 16 3 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 4 Input IN0, input IN1, input IN2, and adder circuit 16 22 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 4 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 5 Input IN0, input IN1, input IN2, and adder circuit 16 22 Are connected to the addition input B0, the addition input B1, and the addition input B2.
[0124]
Synchronization circuit 16 5 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 6 Input IN0, input IN1, input IN2, and adder circuit 16 23 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 6 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 7 Input IN0, input IN1, input IN2, and adder circuit 16 23 Are connected to the addition input B0, the addition input B1, and the addition input B2.
[0125]
Synchronization circuit 16 7 The output OUT0, the output OUT1, and the output OUT2 are respectively synchronized with the synchronization circuit 16 8 Input IN0, input IN1, input IN2, and adder circuit 16 24 Connected to the added input A0, the added input A1, and the added input A2. Synchronization circuit 16 8 The output OUT0, output OUT1, and output OUT2 of the 24 Are connected to the addition input B0, the addition input B1, and the addition input B2.
Adder circuit 16 21 To adder circuit 16 24 A low voltage level is supplied to each of the added input A3 and the added input B3.
[0126]
Adder circuit 16 21 The addition output S0, the addition output S1, the addition output S2, the addition output S3, and the addition output S4 are respectively added to the addition circuit 16. 31 Connected to the added input A0, the added input A1, the added input A2, the added input A3, and the added input A4. 22 The addition output S0, the addition output S1, the addition output S2, the addition output S3, and the addition output S4 are respectively added to the addition circuit 16. 31 Are connected to the addition input B0, the addition input B1, the addition input B2, the addition input B3, and the addition input B4.
Adder circuit 16 23 The addition output S0, the addition output S1, the addition output S2, the addition output S3, and the addition output S4 are respectively added to the addition circuit 16. 32 Connected to the added input A0, the added input A1, the added input A2, the added input A3, and the added input A4. 24 The addition output S0, the addition output S1, the addition output S2, the addition output S3, and the addition output S4 are respectively added to the addition circuit 16. 32 Are connected to the addition input B0, the addition input B1, the addition input B2, the addition input B3, and the addition input B4.
[0127]
Adder circuit 16 31 The addition output S0, the addition output S1, the addition output S2, the addition output S3, the addition output S4, and the addition output S5 are respectively added to the addition circuit 16. 41 Connected to the added input A0, the added input A1, the added input A2, the added input A3, the added input A4, and the added input A5. 32 The addition output S0, the addition output S1, the addition output S2, the addition output S3, the addition output S4, and the addition output S5 are respectively added to the addition circuit 16. 41 Are connected to the addition input B0, the addition input B1, the addition input B2, the addition input B3, the addition input B4, and the addition input B5.
[0128]
Adder circuit 16 41 The addition output S4, the addition output S5, and the addition output S6 are respectively synchronized with the synchronization circuit 16. 51 Are connected to the input IN0, the input IN1, and the input IN2.
Synchronization circuit 16 51 The output OUT0, the output OUT1, and the output OUT2 are connected to the output FOUT0, the output FOUT1, and the output FOUT2 of the averaging circuit 16C, respectively.
Synchronization circuit 16 1 To synchronization circuit 16 8 And synchronization circuit 16 51 A clock terminal 19 is connected to the clock input (CLK input).
Since the structure of each part of this embodiment except this structure is the same as that of the first to third embodiments, the same reference numerals are given to these parts and the description thereof is omitted.
[0129]
Next, the operation of this embodiment will be described with reference to FIG.
The operations of the comparator 13, the up / down counter 14, the code conversion circuit 15 and the code conversion circuit 17 of the impedance matching data output circuit 11C of this embodiment are the same as those of the first to third embodiments.
[0130]
In the averaging circuit 16C, the binary values (B0 bit, B1 bit, B2 bit) sequentially generated from the up / down counter 14 are sequentially converted into the synchronization circuit 16C. 1 To synchronization circuit 16 8 Set to Each time it is set, the synchronization circuit 16 1 Binary value and synchronization circuit 16 1 Is the adder circuit 16 21 And the synchronization circuit 16 3 Binary value and synchronization circuit 16 4 Is the adder circuit 16 22 Is added.
Similarly, the synchronization circuit 16 5 Binary value and synchronization circuit 16 6 Is the adder circuit 16 23 And the synchronization circuit 16 7 Binary value and synchronization circuit 16 8 Is the adder circuit 16 24 Is added.
Simultaneously with these additions, the addition circuit 16 21 Addition value and addition circuit 16 22 Is the addition circuit 16 31 And the addition circuit 16 23 Addition value and addition circuit 16 24 Is the addition circuit 16 32 And the addition circuit 16 31 Addition value and addition circuit 16 32 Is the addition circuit 16 41 Is added.
[0131]
By these additions, an 8-state binary value, that is, an 8-value addition is obtained, and the upper 3 bits of this addition value, that is, the S3 bit, the S4 bit, and the S5 bit are synchronized with the synchronization circuit 16. 1 To synchronization circuit 16 8 In response to the clock signal in which the binary value is set in the synchronization circuit 16 51 In other words, the average value of the eight values is output.
As described above, this average value is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0132]
This average value is an average for a period twice as long as the average value of the four values in the first to third embodiments.
Therefore, the average value of 8 values is slower to change in impedance than the average value of 4 values. That is, the impedance adjustment function works slowly. That is, sensitivity adjustment can be performed by taking an average value in the range of 8 values.
[0133]
In this way, the binary code output from the averaging circuit 16C is code-converted by the code conversion circuit 17, and the binary impedance matching data output is the impedance matching circuit to be matched as described above. (FIG. 3) to be used for impedance matching of the impedance matching circuit.
[0134]
As described above, according to the configuration of this embodiment, in addition to the effects obtained in the first to third embodiments, the range in which the averaging in the averaging circuit is averaged is an 8-value range, so that the impedance is always constant. Sensitivity adjustment in the adjustment can also be achieved.
[0135]
◇ Fifth embodiment
18 is a diagram showing an impedance matching data output circuit according to a fifth embodiment of the present invention, FIG. 19 is a graph showing a count value of an up / down counter of the impedance matching data output circuit, and FIG. These are graphs of the compared voltages generated in the impedance matching data output circuit.
The configuration of this embodiment differs greatly from that of the first to fourth embodiments in that an average of six states, that is, an average of six values is taken.
[0136]
That is, in the impedance matching data output circuit 10D of this embodiment, the impedance value of the impedance variable circuit 11 is changed by the count value of the up / down counter 14D that has caused the count operation according to the comparison result of the comparator 13. , Connection point 11 a The up / down counter 14D causes an up-counting operation in response to the fall of every other clock signal until the compared voltage appearing at the reference voltage comes closest to the reference voltage. Is exceeded, the count operation corresponding to the comparison result is performed only once in response to the rising edge of the next clock signal, that is, every other clock signal, and the count operation is performed once. From the clock signal next to the clock signal used for the operation, the same operation is repeated.
[0137]
Unlike the averaging circuit 16, the averaging circuit 16D includes seven synchronization circuits and five adder circuits.
Since the structure of each part of this embodiment except this structure is the same as that of the first to fourth embodiments, the same reference numerals are given to these parts and the description thereof is omitted.
[0138]
Next, the operation of this embodiment will be described with reference to FIGS.
The operations of the variable impedance circuit 11, the comparator 13, and the code conversion circuits 15 and 17 are the same as those in the third and fourth embodiments except for the code conversion circuits 15 and 17.
When the comparison result of the comparator 13 outputs an up signal, the up / down counter 14D changes the impedance value of the impedance variable circuit 11 according to the count value of the up / down counter 14D that has caused the up-count operation. Is done.
[0139]
By changing the impedance, the connection point 11 a The up / down counter 14D performs an up-counting operation in response to the fall of every other clock signal until the voltage to be compared which appears in FIG.
When the compared voltage exceeds the reference voltage by the up-counting operation, the up-counting operation corresponding to the comparison result is performed once more in response to the rising of the next clock signal, that is, the clock signal between every other clock signal. Just do it.
From the clock signal next to the clock signal used to perform the one up-count operation, the down-count operation is performed in response to the alternate clock signal.
[0140]
When the compared voltage corresponding to the count value output from the up / down counter 14D is lower than the reference voltage by this down-counting operation, the next clock signal, that is, the rising of the clock signal between every other clock signal is generated. In response, the down-count operation is performed once more.
From the clock signal next to the clock signal used to perform the one-time down-counting operation, an up-count is performed in response to the fall of every other clock signal including the next clock signal. The operation is performed and the same counting operation is continued.
Such a counting operation is sequentially repeated. An example of the count value output from the up / down counter 14D in this count operation is shown in FIG.
[0141]
The count value (also referred to as binary code or binary value) output from the up / down counter 14D in this way is supplied to the code conversion circuit 15, the averaging circuit 16D, or the impedance variable circuit 11B. When the binary code is directly supplied to the variable impedance circuit 11B, the binary code is used to change the impedance of the variable impedance circuit 11B.
The code conversion circuit 15 supplies the thermometer code to the impedance variable circuit 11B in the same manner as in the above embodiment. The thermometer code is used to change the impedance of the impedance variable circuit 11B.
By changing the impedance, the connection point 11 of the impedance matching data output circuit 10D is obtained. a An example of the voltage to be compared generated in FIG.
[0142]
In the averaging circuit 16D, binary values sequentially output from the up / down counter 14D are set in six synchronization circuits in response to sequential clock signals, and the binary values of the six synchronization circuits are 5 It is added by two adder circuits.
Of the five addition circuits, the addition value of the final stage addition circuit is divided by a 1/6 division circuit. This division value (average value) is set in a synchronization circuit provided at the final stage of the averaging circuit 16D in response to a clock signal in which binary values are set in the six synchronization circuits.
[0143]
The six-value average value (binary code) output from the averaging circuit 16D is supplied to the code conversion circuit 17, and a thermometer code corresponding to the binary code is output from the code conversion circuit 17.
As described above, the thermometer code output from the code conversion circuit 17 or the binary code output from the averaging circuit 16D is supplied to the impedance matching circuit to be matched for impedance matching of the impedance matching circuit. Used.
[0144]
Thus, according to the configuration of this embodiment, as in the first to fourth embodiments, the shift voltage is applied to the voltage for one step of the up / down counter when the comparator operates ideally. If the up / down counter approaches a reference voltage or a value close to it, the up / down counter performs an up-counting operation or a down-counting operation. The technical problem of being uncertain or uncertain can be avoided.
Also, when the up / down counter fluctuates in three values: the reference voltage or a value close to it, a value higher by one step, and a value lower by one step, the output from the impedance matching data output circuit The technical problem that fluctuations occur in the impedance matching data to be performed can also be avoided.
In addition, the effect obtained in the fourth embodiment is that the technical problem that can be obtained only by the average of multiples of 4 can be obtained even under the average of 6 values, and there is a limitation inherent in the technical problem. Can be released. That is, regardless of these embodiments, any multiple can be averaged.
[0145]
◇ Sixth embodiment
FIG. 21 is a diagram showing an impedance variable circuit constituting the impedance matching data output circuit according to the sixth embodiment of the present embodiment, and FIG. 22 is a diagram showing the impedance of the impedance variable circuit constituting the impedance matching data output circuit. FIG. 23 is a diagram showing a change, FIG. 23 is an enlarged view showing the relationship between the state in the operation of the impedance matching data output circuit and the voltage to be compared, and FIG. 24 is one of errors generated in the impedance matching data output circuit. FIG. 25 is a diagram for explaining one example, and FIG. 25 is a diagram for explaining another example of an error occurring in the impedance matching data output circuit.
The configuration of this embodiment differs greatly from that of the first to fifth embodiments in that the shift voltage is made different from any of the above embodiments.
[0146]
That is, only the impedance variable circuit 11E of the impedance matching data output circuit 11E is different from the impedance variable circuit 11 shown in FIG.
[0147]
Impedance element 12 of variable impedance circuit 11E 1 And impedance element 12 2 Is the impedance element 11 of the impedance variable circuit 11 shown in FIG. 1 And impedance element 11 2 And are configured.
Therefore, the impedance element 12 1 Has a channel width of impedance element 11 3 Thru 11 9 This is a P-channel MOSFET having a channel width W of 3/4 (3/4 W). Impedance element 12 2 Has a channel width of impedance element 11 3 Thru 11 9 This is a P-channel MOSFET having a channel width W of 1/2 (1/2 W).
Since the configuration of this embodiment except this configuration is the same as that of the first to fifth embodiments, the same reference numerals are given to the respective parts, and the description thereof is omitted.
[0148]
Next, the operation of this embodiment will be described with reference to FIGS. 1, 6, 9, 10, and 21 to 25. FIG.
The impedance matching data output circuit 10E of this embodiment has a connection point 11 according to the impedance of the impedance variable circuit 11E. a Compared voltage V a And reference voltage V ref Are compared by the comparator 13. Reference voltage V ref Is the compared voltage V a Is higher, an up signal is output from the comparator 13 and the compared voltage V a Is the reference voltage V ref If it is higher, a down signal is output from the comparator 13.
[0149]
When the up signal is output from the comparator 13, the up / down counter 14 counts up by 1 (increment) as a binary value for each clock input to the clock input CLK, and the down signal is output from the comparator 13. When this is done, the up / down counter 14 is counted down (decremented) by 1 as a binary value for each clock input to the clock input CLK.
A count value (hereinafter also referred to as binary code or binary value) composed of B0 bit, B1 bit, and B2 bit output from the up / down counter 14 for each clock is supplied to the code conversion circuit 15 and the averaging circuit 16. Is done.
[0150]
The code conversion circuit 15 converts the binary code comprising the B0 bit, B1 bit and B2 bit supplied from the up / down counter 14 into a T0 bit, T1 bit, T2 bit, T3 bit, T4 bit as shown in FIG. It is converted into a thermometer code consisting of T5 and T6 bits and output.
The T0 bit, T1 bit, T2 bit, T3 bit, T4 bit, T5 bit, and T6 bit of the thermometer code output from the code conversion circuit 15 respectively correspond to the corresponding T0 terminal, T1 terminal, T2 of the impedance variable circuit 11E. Terminal, T3 terminal, T4 terminal, T5 terminal and T6 terminal.
[0151]
Since the EN terminal 29 of the impedance variable circuit 11E is supplied with a high-level EN signal in the normal operation of the impedance matching data output circuit 10, the inverter 11 19 The voltage signal output from the P channel MOSFET 11 is kept at a low level. 9 Turning on is the same as in the first embodiment.
[0152]
The NAND circuit 11 is supplied with a high-level EN signal from the EN terminal. 11 Thru 11 18 Is conditioned to output a low or high level voltage signal at its output in response to a voltage signal supplied to the other inputs of these NAND circuits, in addition to an up / down counter at the Up terminal 21 In a state where a high level up signal is supplied from 14, the inverter 11 20 The low level voltage signal is output from the same as in the first embodiment.
[0153]
Therefore, in a state where a high level up signal (UP = 1 in FIG. 22) is supplied from the up / down counter 14 to the Up terminal 21, the NAND circuit 11 11 The voltage signal output from is at a high level, and the other NAND circuit 11 12 Thru 11 18 The level of the voltage signal output from the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal and T6 terminal is supplied to each of the T0 bit, T1 bit, T2 bit, T3 bit, The level according to the T4 bit, T5 bit, and T6 bit is the same as in the first embodiment.
[0154]
Therefore, the impedance variable circuit 11E has the T0 bit, T1 bit, T2 bit, T3 bit, T4 supplied to the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal, and T6 terminal, respectively. P-channel MOSFET 12 according to bit, T5 bit, and T6 bit 1 , P-channel MOSFET 12 2 P-channel MOSFET 11 3 To P-channel MOSFET 11 8 Corresponding P-channel MOSFETs are turned off or on and exhibit impedances accordingly. As the binary “1” (that is, a high level voltage signal) sequentially rises in the T0, T1, T2, T3, T4, T5, and T6 bits, the impedance value decreases stepwise. (UP = 1 in FIG. 22).
P-channel MOSFET 12 2 The impedance value becomes smaller by the amount that enters into parallel.
[0155]
Therefore, connection point 11 a The voltage level of the voltage to be compared appearing at P is the P-channel MOSFET 12 2 P-channel MOSFET 12 for the amount of 9 Even when P-channel MOSFETs equivalent to those are sequentially entered in parallel, the voltage level of the voltage to be compared does not change step by step, and is a value that is ½ step lower than the voltage level. That is, the shift voltage is given to the voltage level of the voltage to be compared. Here, one step is an increase in voltage that changes when an impedance having a value proportional to 1 / W enters in parallel with the impedance already presented by the variable impedance circuit 11E.
[0156]
In addition, in a state where the low level Up signal (UP = 0 in FIG. 22) is supplied from the up / down counter 14 to the Up terminal 21, the T0 bit supplied to the T0 terminal is the NAND circuit 11 11 This effectively acts on the control of the voltage signal output from the NAND circuit 11. 11 A low-level voltage signal is continuously output from the P-channel MOSFET 12 1 Keeps on.
Other NAND circuit 11 12 Thru 11 18 As in the case of UP = 1, the voltage level of the voltage signal output from the T1 bit is supplied to each of the T1, T2, T3, T4, T5, and T6 terminals. , T2 bit, T3 bit, T4 bit, T5 bit, and the voltage level corresponding to T6 bit are the same as in the first embodiment.
[0157]
Therefore, the impedance variable circuit 11E has the T0 bit, T1 bit, T2 bit, T3 bit, T4 supplied to the T0 terminal, T1 terminal, T2 terminal, T3 terminal, T4 terminal, T5 terminal, and T6 terminal, respectively. P-channel MOSFET 12 according to bit, T5 bit, and T6 bit 1 , P-channel MOSFET 12 2 P-channel MOSFET 11 3 To P-channel MOSFET 11 8 The corresponding P-channel MOSFET is turned on or off, and exhibits a corresponding impedance. As the binary “1” (that is, a high-level voltage signal) sequentially rises in the T0 bit, T1 bit, T2 bit, T4 bit, T5 bit, and T6 bit, the impedance value decreases stepwise (FIG. 22). UP = 0 (when down)).
[0158]
The initial rate at which the impedance value decreases stepwise when down is smaller by a value proportional to ½ W than when up. This is because the P-channel type MOSFET 11 which is in parallel with the variable impedance circuit 11E. 3 To P-channel MOSFET 11 8 Any one of the P-channel MOSFETs 12 1 Is in parallel with the impedance variable circuit 11E, the P-channel MOSFET 12 enters in parallel with the impedance of the missing P-channel MOSFET. 1 This is because the impedance of is smaller.
The rate at which the impedance value after the second time of down is reduced stepwise is the same as that of up and is proportional to 1 / W.
Therefore, the P-channel MOSFET 12 1 Is higher than the voltage to be compared in the case where they do not enter in parallel. a The compared voltage appears.
[0159]
As described above, the B0 bit, the B1 bit, and the B2 bit of the up / down counter 14 are supplied to the code conversion circuit 15 and simultaneously to the averaging circuit 16.
The averaging circuit 16 adds the four codes before the binary code for each binary code sequentially input from the up / down counter 14 (all codes are composed of B0 bit, B1 bit, and B2 bit). Divide by 1/4 and output a 3-bit averaged binary code, that is, FOUT1, FOUT2 and FOUT2 bits.
[0160]
The FOUT1 bit, the FOUT2 bit, and the FOUT2 bit are supplied to the code conversion circuit 17 and are a 6-bit thermometer code equivalent to the code conversion circuit 15, that is, CP0 bit, CP1 bit, CP2 bit, CP3 bit, CP4 bit , CP5 bit and CP6 bit are output.
This 6-bit thermometer code (impedance matching data) is supplied to the impedance matching circuit of the impedance matching target (output buffer or input buffer) of the high-speed interface shown in FIG. 2 and used for impedance matching of the circuit. The
[0161]
Hereinafter, a specific operation example of the impedance matching data output circuit 10E will be described.
For convenience of explanation, the reference voltage is expressed as a binary value “101” as in the first embodiment, and the connection point 11 a The voltage to be compared V1 (FIG. 23) appearing in FIG. 23 is “000” expressed in binary value, and the count value before the up / down counter 14 enters the count operation in response to the clock is expressed in binary value “ 000 ”, Up = 1 is output to the UpDn output of the up / down counter 14, that is, an up signal of“ 1 ”is output in binary, and“ 0 ”is output to the B0 output, the B1 output, and the B2 output, respectively. Suppose that This state is represented as state 0 in FIGS. Also, the synchronization circuit 11 1 ~ Synchronization circuit 11 4 And synchronization circuit 11 51 Is set to “000”.
In FIG. 23, the interval between the reference characters V1 to V7 attached to the vertical axis is shown at regular intervals for the purpose of clarifying the characteristic part in this embodiment. As shown in FIG. 9, the interval between each reference character becomes narrower as it goes upward on the vertical axis.
[0162]
The code conversion circuit 15 that receives B0 = 0, B1 = 0, and B2 = 0 (code number 0 in FIG. 6) receives T0 = 0, T1 = 0, T2 = 0, T3 = 0, T4 = 0, and T5 = 0. And T6 = 0 thermometer code is output to T0 output, T1 output, T2 output, T3 output, T4 output, T5 output and T6 output.
Therefore, the P channel type MOSFET 12 of the variable impedance circuit 11E. 1 , P-channel MOSFET 12 2 P-channel MOSFET 11 3 To P-channel MOSFET 11 8 Are turned off and the P-channel MOSFET 11 is turned off. 9 Only turn on. The impedance of the variable impedance circuit 11E is a value proportional to 1 / W (code number 0 in FIG. 22).
At this time, the connection point 11 a It is assumed that the compared voltage appearing at is a voltage V1 (referred to as the lowest compared voltage) that is four steps lower than the reference voltage. Here, the voltage of one step is a change amount of the voltage signal generated when the impedance having a value proportional to 1 / W changes by one, and is shown to be the same in FIG. As shown in FIG. 10, the value is different for each step.
[0163]
The reference voltage is higher than the voltage to be compared, and the first clock signal is up in the state where the up signal of “1” in binary is output from the comparator 13 and supplied to the UpDn input of the up / down counter 14. When supplied to the / down counter 14, the count value of the up / down counter 14 is incremented by 1, and the count values are B2 = 0, B1 = 0 and B0 = 1. The signal appearing at the UpDn output of the up / down counter 14 remains the up signal Up.
[0164]
The count values B2 = 0, B1 = 0, and B0 = 1 of the up / down counter 14 are supplied to the code conversion circuit 15 and the averaging circuit 16.
The count values B2 = 0, B1 = 0, and B0 = 1 are determined by the code conversion circuit 15 as T0 = 1, T1 = 0, T2 = 0, T3 = 0, T4 = 0, T5 = 0, and T6 = 0. It is converted into a mitter code (code number 1 in FIG. 6).
Therefore, the P-channel MOSFET 11 of the variable impedance circuit 11E. 9 Keeps on, and in addition to this, P-channel MOSFET 11 2 On the other hand, the P-channel MOSFET 12 is turned on. 1 P-channel MOSFET 11 3 To P-channel MOSFET 11 8 Keeps off.
Therefore, the impedance of the variable impedance circuit 11E becomes a value proportional to 1 / (W + 1 / 2W) (code number 1 in FIG. 22).
[0165]
At this time, the connection point 11 a The voltage to be compared appears at a voltage that is 1/2 step higher than the lowest voltage to be compared. The voltage to be compared is still a voltage lower than the reference voltage. Here, the ½ step refers to a voltage increase when an impedance having a value proportional to ½ W enters in parallel with the impedance already provided by the impedance variable circuit 11E.
This voltage state is shown as state 1 with a shift in FIG. Therefore, the up signal continues to be output from the comparator 13.
A thin dotted line indicates a case where there is no shift.
[0166]
Since the first clock signal is also supplied to the averaging circuit 16, the count values B2 = 0, B1 = 0, and B0 = 1 of the up / down counter 14 are the synchronization circuit 16 of the averaging circuit 16. 1 Set.
This state is represented as state 1 in FIG.
[0167]
Before this set is finished, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. Adder circuit 16 31 The addition value at is a binary value “000000”.
Then, the adding circuit 16 31 The added value output from the synchronization circuit 16 responds to the first clock signal. 51 However, since the result of the arithmetic processing is meaningless until state 3 to be described later, step-by-step explanations of addition and operation up to state 3 are omitted.
[0168]
When the second clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 = 0, B1 = 1, and B0 = 0.
The count values B2 = 0, B1 = 1, and B0 = 0 of the up / down counter 14 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value, and the converted thermometer code That is, T0 bit = 1, T1 bit = 1, T2 bit = 0, T3 bit = 0, T4 bit = 0, T5 bit = 0 and T6 bit = 0 are output from the code conversion circuit 15 (FIG. 6). Code number 2).
[0169]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, the P channel type MOSFET 12 of the impedance variable circuit 11E. 2 And P-channel type MOSFET 11 9 Keeps on, and in addition to this, P-channel MOSFET 11 3 Is newly turned on, while the P-channel MOSFET 12 1 P-channel MOSFET 11 4 To P-channel MOSFET 11 8 Keeps off.
Accordingly, the impedance of the variable impedance circuit 11E becomes a value proportional to 1 / (2W + 1 / 2W) (code number 2 in FIG. 22).
This impedance change is made at connection point 11. a Change of the voltage to be compared, that is, increase of the voltage to be compared by one step. Here, one step means an increase in voltage when an impedance having a value proportional to 1 / W enters in parallel with the impedance already presented by the variable impedance circuit 11E (hereinafter the same). The compared voltage after this change is shown as state 2 with a shift in FIG.
[0170]
Further, since the second clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 2 B2 = 0, B1 = 0 and B0 = 0 set in the 3 And the synchronization circuit 16 1 B2 = 0, B1 = 0 and B0 = 1 set in the 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 0 of the up / down counter 14 are synchronized with the synchronization circuit 16 1 (State 2 in FIG. 10).
[0171]
When the third clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 0, B1 bit = 1, and B0 bit = 1.
The count values of the up / down counter 14, that is, the B2 bit = 0, the B1 bit = 1, and the B0 bit = 1 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value. The converted thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 0, T4 bit = 0, T5 bit = 0 and T6 bit = 0 is output from the code conversion circuit 15. (Code number 3 in FIG. 6).
[0172]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, the P-channel MOSFET 12 of the impedance conversion circuit 11E 2 P-channel MOSFET 11 3 And P-channel type MOSFET 11 9 Keeps on, and in addition to this, P-channel MOSFET 11 4 Is newly turned on, while the P-channel MOSFET 12 1 P-channel MOSFET 11 5 To P-channel MOSFET 11 8 Remains off.
Accordingly, the impedance of the variable impedance circuit 11E becomes a value proportional to 1 / (3W + 1 / 2W) (code number 3 in FIG. 22).
This impedance change is made at connection point 11. a Change of the voltage to be compared, that is, increase of the voltage to be compared by one step. The compared voltage after this change is shown as state 3 with a shift in FIG.
[0173]
Further, since the third clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 0 and B0 = 0 set in the 4 And the synchronization circuit 16 2 B2 = 0, B1 = 0 and B0 = 1 set in the 3 And the synchronization circuit 16 1 B2 = 0, B1 = 1 and B0 = 0 set in the 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 1 of the up / down counter 14 are synchronized with the synchronization circuit 16 1 (State 3 in FIG. 10).
[0174]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 Is shown as decimal 6 (binary 00110).
[0175]
When the fourth clock signal is input to the up / down counter 14, the voltage to be compared is still lower than the reference voltage at this time, so the fourth clock signal supplied to the up / down counter 14. Thus, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 0.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value. The converted thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 1, T4 bit = 0, T5 bit = 0 and T6 bit = 0 is output from the code conversion circuit 15. (Code number 4 in FIG. 6).
[0176]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, the P-channel MOSFET 12 of the impedance conversion circuit 11E 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 And P-channel type MOSFET 11 9 Keeps on, and in addition to this, P-channel MOSFET 11 5 Turns on, while P-channel MOSFET 12 1 P-channel MOSFET 11 6 To P-channel MOSFET 11 8 Remains off.
Therefore, the impedance of the impedance variable circuit 11 becomes a value proportional to 1 / (4W + 1 / 2W) (code number 4 in FIG. 22).
This impedance change is made at connection point 11. a Change of the voltage to be compared, that is, increase of the voltage to be compared by one step. The voltage to be compared after this change is shown as state 4 in FIG. The value of the voltage to be compared is a value when the reference voltage is closest to the reference voltage during the increase process of the voltage to be compared.
[0177]
Further, since the fourth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 The set B2 = 0, B1 = 0 and B0 = 1 are the synchronizing circuit 16 4 And the synchronization circuit 16 2 B2 = 0, B1 = 1 and B0 = 0 set in the synchronization circuit 16 3 And the synchronization circuit 16 1 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 4 in FIG. 10).
[0178]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In the output state 4, it is indicated as 10 in decimal (01010 in binary).
[0179]
The fourth clock signal is synchronized with the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 3 as well. 31 The added value 6 (adder circuit 16 in FIG. 31 The output state 3) of the 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 1 is output in binary (1 in decimal) (synchronization circuit 16 in FIG. 10). 51 Output state 4).
Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the matching target and used for impedance matching of the impedance matching circuit.
[0180]
When the fifth clock signal is input, the up-signal continues to be output from the comparator 13 because the voltage to be compared is still lower than the reference voltage.
Therefore, when the fifth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 1.
The count values of the up / down counter 14, that is, B2 bit = 1, B1 bit = 0, and B0 bit = 1 are supplied to the code conversion circuit 15, and the code conversion circuit 15 that receives this count value converts the code to the code conversion. The code conversion circuit 15 outputs the generated thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 = 1, T4 bit = 1, T5 bit = 0 and T6 bit = 0. (Code number 5 in FIG. 6).
[0181]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, the P-channel MOSFET 12 of the impedance conversion circuit 11E 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 And P-channel type MOSFET 11 9 Keeps on, and in addition to this, P-channel MOSFET 11 6 Turns on, while P-channel MOSFET 12 1 P-channel MOSFET 11 7 And P-channel type MOSFET 11 8 Remains off.
Therefore, the impedance of the impedance variable circuit 11E becomes a value proportional to 1 / (5W + 1 / 2W) (code number 5 in FIG. 23).
This impedance change is made at connection point 11. a Change of the voltage to be compared, that is, increase of the voltage to be compared by one step. The compared voltage after this change is shown as a state 5 with a shift in FIG. The value of the voltage to be compared is a value higher by one step than the value when the reference voltage is closest to the reference voltage during the process of increasing the voltage to be compared.
[0182]
Further, since the fifth clock signal is input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 1 and B0 = 0 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 3 And the synchronization circuit 16 1 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 1 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 5 in FIG. 10).
[0183]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 Is shown as decimal 14 (binary 01110).
[0184]
Further, the fifth clock signal is synchronized with the synchronization circuit 16. 51 Is also input to the adder circuit 16 in the state 4. 31 10, that is, 10 in decimal (the adder circuit 16 in FIG. 31 Output state 4) of the synchronization circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 2 is output in decimal (10 in binary) (output state 5 of the averaging circuit 16 in FIG. 23, synchronization circuit 16 in FIG. 10). 51 The output state 5). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0185]
When the sixth clock signal is input, the voltage to be compared becomes higher than the reference voltage, and therefore a down signal is output from the comparator 13.
Therefore, when the sixth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted down to B2 bit = 1, B1 bit = 0, and B0 bit = 0. Also, the high level (binary “1”) Up signal output from the UpDn output of the up / down counter 14 is not output, that is, the low level (binary “0”) Up signal is output. Is done.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value. The converted thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 1, T4 bit = 0, T5 bit = 0 and T6 bit = 0 is output from the code conversion circuit 15 (Code number 4 in FIG. 6).
[0186]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, at the time when the sixth clock signal is input, the Up signal output from the up / down counter 14 becomes a low level (binary “0”) Up signal. Inverter 11 20 Outputs a high level voltage.
Therefore, the NAND circuit 11 11 A low level voltage is output from the P-channel MOSFET 11 1 Turns on.
[0187]
In addition, the P channel type MOSFET 12 of the impedance conversion circuit 11E. 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 P-channel MOSFET 11 5 And P-channel type MOSFET 11 9 P-channel MOSFET 12 that has been turned on and has been turned off in addition to this 1 P-channel MOSFET 11 that was on while 6 Turns off and P-channel MOSFET 11 7 And P-channel type MOSFET 11 8 Keeps off.
Therefore, the impedance of the impedance variable circuit 11E becomes a value proportional to 1 / (4W + 3 / 4W + W / 2) (code number 4 in FIG. 22).
This impedance change is made at connection point 11. a Is changed, that is, a drop of ¼ step is caused in the voltage to be compared. The 1/4 step here is the voltage when the impedance proportional to 1 / W is lost from the impedance already presented by the impedance variable circuit 11E, and the impedance proportional to 3 / 4W enters in parallel. The amount of descent.
[0188]
The compared voltage after this change is shown as a state 6 with a shift in FIG. The value of the voltage to be compared is the value when the reference voltage is closest to the reference voltage in the process of lowering the voltage to be compared, that is, 1/4 step lower than the potential level of the previous state and 1/4 step from the reference voltage. High value.
The P-channel MOSFET 12 is provided so that the voltage to be compared at this time is given a shift voltage necessary to exceed the upper limit of the offset voltage of the comparator 14 1 And P-channel MOSFET 12 2 Impedance (channel width) is selected.
[0189]
Further, since the sixth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 4 And the synchronization circuit 16 2 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 3 And the synchronization circuit 16 1 B2 = 1, B1 = 0 and B0 = 1 set in the 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 6 in FIG. 10).
[0190]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In the output state 6, the decimal number is 16 (binary 10000).
[0191]
The sixth clock signal is synchronized with the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 5 as well. 31 , That is, the added value in decimal, ie, 14 in decimal (01110 in binary) (adder circuit 16 31 Output state 5) is synchronized circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 11 is output in binary (3 in decimal) (synchronization circuit 16 in FIG. 10). 51 Output state 6 and output state 6 of the averaging circuit 16 in FIG. 23). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0192]
When the seventh clock signal is input, the comparator 13 outputs a down signal because the compared voltage is higher than the reference voltage.
Therefore, when the seventh clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted down to B2 bit = 0, B1 bit = 1, and B0 bit = 1. In addition, a low-level (binary “0”) Up signal is output from the UpDn output of the up / down counter 14.
The count values of the up / down counter 14, that is, the B2 bit = 0, the B1 bit = 1, and the B0 bit = 1 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value. The converted thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 0, T4 bit = 0, T5 bit = 0 and T6 bit = 0 is output from the code conversion circuit 15 (Code number 3 in FIG. 6).
[0193]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, since the Up signal output from the up / down counter 14 is at a low level (binary “0”) at the time when the seventh clock signal is input, the inverter 11 of the impedance conversion circuit 11E. 20 Outputs a high level voltage.
Therefore, the NAND circuit 11 11 A low level voltage is output from the P-channel MOSFET 11 1 Keeps on.
[0194]
In addition, the P-channel MOSFET 11 of the impedance conversion circuit 11 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 And P-channel type MOSFET 11 9 P-channel MOSFET 11 that was on while 5 Turns off and P-channel MOSFET 11 6 To P-channel MOSFET 11 8 Keeps off.
Accordingly, the impedance of the variable impedance circuit 11E becomes a value proportional to 1 / (3W + 3 / 4W + W / 2) (code number 3 in FIG. 22).
This impedance change is made at connection point 11. a Change of the voltage to be compared, that is, a drop of the voltage to be compared by one step. The voltage to be compared after this change is shown as a state 7 with a shift in FIG. The value of the voltage to be compared is a voltage value that is one step lower than the value closest to the reference voltage during the lowering process of the voltage to be compared.
[0195]
Further, since the seventh clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 1, B1 = 0 and B0 = 1 set in the synchronization circuit 16 3 To the synchronization circuit register 16 1 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 2 At the same time, the count values B2 = 0, B1 = 1 and B0 = 1 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 7 in FIG. 10).
[0196]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In state 7, the decimal number is 16 (binary 10000).
[0197]
The seventh clock signal is synchronized with the synchronization circuit 16. 51 Is also input to the adder circuit 16 in the state 6. 31 , I.e., 16 in decimal (10000 in binary) (adder circuit 16 in FIG. 10). 31 The output state 6) is the synchronization circuit 16 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 4 is output in decimal (100 in binary) (synchronization circuit 16 in FIG. 10). 51 Output state 7 and output state 7 of the averaging circuit 16 in FIG. 23). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0198]
When the eighth clock signal is input, the compared voltage is lower than the reference voltage, and therefore an up signal is output from the comparator 13. Therefore, when the eighth clock signal is input to the up / down counter 14, the count value of the up / down counter 14 is counted up to B2 bit = 1, B1 bit = 0, and B0 bit = 0. Also, a high level (binary “1”) Up signal is output from the UpDn output of the up / down counter 14.
The count values of the up / down counter 14, that is, the B2 bit = 1, the B1 bit = 0, and the B0 bit = 0 are supplied to the code conversion circuit 15 and are subjected to code conversion in the code conversion circuit 15 that receives this count value. The code conversion circuit 15 outputs the generated thermometer code, that is, T0 bit = 1, T1 bit = 1, T2 bit = 1, T3 bit = 1, T4 bit = 0, T5 bit = 0 and T6 bit = 0. (Code number 4 in FIG. 6).
[0199]
This thermometer code is also used to change the impedance of the impedance variable circuit 11E in the same manner as described above.
That is, since the Up signal output from the up / down counter 14 is at a high level (binary “1”) at the time when the eighth clock signal is input, the inverter 11 of the impedance conversion circuit 11E. 20 Outputs a low level voltage.
Therefore, the NAND circuit 11 11 A high level voltage is output from the P-channel MOSFET 12 1 Is turned off.
[0200]
In addition, the P channel type MOSFET 12 of the impedance conversion circuit 11E. 2 P-channel MOSFET 11 3 P-channel MOSFET 11 4 And P-channel type MOSFET 11 9 The P-channel MOSFET 11 that has been turned off is kept on. 5 Turns on, P-channel MOSFET 11 6 To P-channel MOSFET 11 8 Keeps off.
Therefore, the impedance of the impedance variable circuit 11E becomes a value proportional to 1 / (4W + 1 / 2W) (code number 4 in FIG. 22).
[0201]
Impedance change is at node 11 a Change of the voltage to be compared, that is, an increase in the voltage to be compared by ¼ step. Here, the 1/4 step increase means that when the impedance variable circuit 11E has already exhibited the impedance proportional to 3 / 4W and the impedance proportional to 1 / W enters in parallel. The increase in voltage.
The voltage to be compared after this change is shown as state 8 in FIG. This state 8 is the same as the state 4.
The value of the voltage to be compared at this time becomes a value closest to the reference voltage in the process of increasing the voltage to be compared.
[0202]
Further, since the eighth clock signal is also input to the averaging circuit 16, the synchronization circuit 16 of the averaging circuit 16 is used. 3 B2 = 1, B1 = 0 and B0 = 1 set in the synchronization circuit 16 4 To the synchronization circuit register 16 2 B2 = 1, B1 = 0 and B0 = 0 set in the synchronization circuit 16 3 To the synchronization circuit register 16 1 B2 = 0, B1 = 1 and B0 = 1 set in the synchronization circuit 16 2 At the same time, the count values B2 = 1, B1 = 0 and B0 = 0 in the up / down counter 14 are synchronized with the synchronization circuit 16. 1 (State 8 in FIG. 10).
[0203]
When these sets are completed, the synchronization circuit 16 1 And synchronization circuit 16 2 The binary value set in is the adder circuit 16 21 And the synchronization circuit 16 3 And synchronization circuit 16 4 The binary value set in is the adder circuit 16 22 After the addition, the addition circuit 16 21 And addition circuit 16 22 The addition value output from the addition circuit 16 31 Is added. This addition value is the addition circuit 16 in FIG. 31 In state 8, the decimal is 16 (binary 10,000).
[0204]
The eighth clock signal is supplied from the synchronization circuit 16. 51 Is added to the adder circuit 16 in the state 7. 31 , I.e., 16 in decimal (10000 in binary) (adder circuit 16 in FIG. 10). 31 The output state 7) of FIG. 51 Is divided by 1/4 (shifted to the lower 2 bits), and the synchronization circuit 16 51 4 is output in decimal (100 in binary) (synchronization circuit 16 in FIG. 10). 51 Output state 8 and output state 8 of the averaging circuit 16 in FIG. 23). Synchronization circuit 16 51 As described above, the thermometer code output from is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0205]
The state 8 shown in FIG. 23 returns to the same state as the state 4 described above, and the operation from the state 4 to the state 7 is repeated thereafter, that is, the operation from the state 4 to the state 7 is repeated in the normal operation.
As apparent from FIG. 23, when performing the impedance matching operation at all times, according to the configuration of the prior art, the impedance matching data output circuit used as the impedance matching reference of the impedance matching circuit to be matched is output. In the performance of the up / down counter used in the feedback control system, the control code has a voltage near the reference voltage of the comparator (a voltage outside the upper and lower limits of the comparator offset voltage), a voltage one step lower than the voltage, When the voltage fluctuates between the voltages one step higher than the voltage, it is unavoidable that the voltage fluctuates with the voltage. In this embodiment, the voltage is supplied to the comparator of the impedance matching data output circuit. Even if the voltage to be compared is near the reference voltage, the comparator can make an accurate judgment. The average value (impedance matching data) within the four basic unit times of the feedback control code that fluctuates up and down around the reference code corresponding to the reference voltage This embodiment is configured so as not to fluctuate during the constant operation of the control (the output of the averaging circuit 16 in FIG. 23).
[0206]
Even in this embodiment, the error may be the worst. This is shown in FIGS. In the process in which the voltage to be compared is changed with respect to the reference voltage, there is an operating condition in which an operating condition in which the error in impedance matching of the impedance matching circuit to be matched becomes the worst appears as the temperature or operating voltage varies.
Specifically, as indicated by no shift in the voltage to be compared (that is, the impedance to be matched), for example, in the matching of the termination resistor of the impedance matching circuit of the output buffer or input buffer that is to be matched. In some cases, an error of -1/2 step (FIG. 24) occurs, or an error of +1/2 step (FIG. 25) occurs.
This error is reduced by half compared to the error of one step that occurs in the prior art. In terms of the number of bits, the impedance matching data can be reduced by 1 bit.
[0207]
As described above, according to this embodiment, the same effects as those of the first to fifth embodiments can be obtained. In these embodiments, the error of the impedance matching circuit can be reduced from -1/4 step to 3 /. It is 4 steps, and the error of 3/4 step in the absolute value worst can be reduced to -1/2 step to 1/2 step, that is, the absolute value worst can be reduced to 1/2 step. In other words, it is possible to reduce by 1 bit while enjoying stabilization of a constant value of the impedance matching data.
[0208]
◇ Seventh embodiment
FIG. 26 shows an impedance variable circuit constituting the impedance matching data output circuit according to the seventh embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the first to fifth embodiments in that the variable impedance circuit is composed of a DC impedance element and a switch for disconnecting it from parallel connection or parallel connection. .
[0209]
As shown in FIG. 26, the impedance variable circuit 11F of the impedance matching data output circuit 10F of this embodiment is a NAND circuit 11F. 11 Thru 11 18 And inverter 11 19 , 11 20 The impedance control unit 51 is configured in the same manner as the first embodiment (FIG. 4), and the impedance variable unit 53 is different from the first embodiment (FIG. 4) in the following points.
That is, the impedance variable unit 53 includes a switch element (for example, a P-channel MOSFET) 53. 1 Thru 53 9 And resistance 55 1 To 55 9 It consists of.
[0210]
Switch element 53 1 And resistance 55 1 Is the voltage source V DD And connection point 11 a Are connected in series. Similarly, the switch element 53 2 And resistance 55 2 , Switch element 53 3 And resistance 55 3 , Switch element 53 4 And resistance 55 4 , Switch element 53 5 And resistance 55 5 , Switch element 53 6 And resistance 55 6 , Switch element 53 7 And resistance 55 7 , Switch element 53 8 And resistance 55 8 , Switch element 53 9 And resistance 55 9 Voltage source V DD And connection point 11 a Are connected in series. Resistance 55 1 The resistance value of R1 is R1, and the resistance 55 2 To resistance 55 9 The resistance value of R2 is R2. The resistance value R1 and the resistance value R2 correspond to the voltage change corresponding to the step (FIG. 8) similar to the first embodiment when the corresponding switch (P-channel MOSFET) is turned on. a Has been chosen to give rise to. Note that the value of R1 is, for example, 60 ohms, and the value of R2 is, for example, 700 ohms.
[0211]
Switch element 53 1 The control input of the NAND circuit 11 11 Is connected to the switch element 53 2 The control input of the NAND circuit 11 12 Is connected to the switch element 53 3 The control input of the NAND circuit 11 13 Is connected to the switch element 53 4 The control input of the NAND circuit 11 14 Is connected to the switch element 53 5 The control input of the NAND circuit 11 15 Is connected to the switch element 53 6 The control input of the NAND circuit 11 16 Is connected to the switch element 53 7 The control input of the NAND circuit 11 17 Is connected to the switch element 53 8 The control input of the NAND circuit 11 18 Is connected to the switch element 53 9 The control input of the inverter 11 19 Is connected.
Since the structure of each part of this embodiment except this structure is the same as that of the first to fifth embodiments, the same reference numerals are given to those parts and the description thereof is omitted.
[0212]
Next, the operation of this embodiment will be described with reference to FIG. 1 to FIG. 3, FIG. 6 to FIG. 10, and FIG.
The operations of the comparator 13, the up / down counter 14, the code conversion circuit 15 and the code conversion circuit 17 of the impedance matching data output circuit 10F of this embodiment are the same as those of the first to fifth embodiments.
[0213]
The thermometer code sequentially output from the code conversion circuit 15, that is, how to output the T0 bit, the T1 bit, the T2 bit, the T3 bit, the T4 bit, the T5 bit, and the T6 bit (FIG. 6) is described in the first to third embodiments. The embodiment is the same as the fifth embodiment, and the manner in which the impedance of the variable impedance circuit 11F is changed by this thermometer cord is the same as that of the first to fifth embodiments (FIGS. 7, 8, and 5). 9).
[0214]
When changing the impedance like this, the connection point 11 a The method of changing the voltage to be compared that appears in FIG. 8 is the same as that shown in FIG. 8 as described in the first to fifth embodiments.
Therefore, the thermometer code (impedance matching data) (FIG. 10) output from the averaging circuit 16 of the impedance matching data output circuit 10F is such that the voltage to be compared is constantly changed in operation as shown in FIG. However, it can be stabilized at a constant value that does not fluctuate.
The thermometer code is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0215]
Thus, according to the configuration of this embodiment, the same effects as those of the first to fifth embodiments can be obtained, and the impedance can be reduced by using the impedance variable circuit as the DC impedance element (resistance). Compared to a case where the active element such as a P-channel type MOSFET is used, it is possible to prevent the impedance from fluctuating due to the voltage fluctuation of the voltage source operating the variable impedance circuit. can get. As a result, the impedance matching performance is improved.
[0216]
◇ Eighth embodiment
FIG. 27 is a diagram showing an impedance variable circuit constituting the impedance matching data output circuit according to the eighth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the seventh embodiment in that it is different from the method of applying the shift voltage.
[0217]
That is, the impedance variable circuit 11G (FIG. 27) of the impedance matching data output circuit 10G of this embodiment is a resistor 55 having a resistance value R2 in the seventh embodiment. 1 A resistance 57 of resistance value 2R2 1 It is characterized by having been configured as.
Thereby, the variable impedance circuit 11G is configured to perform an operation equivalent to the variable impedance circuit 11E of the sixth embodiment.
Since the structure of each part of this embodiment except this structure is the same as that of the sixth embodiment, those parts are denoted by the same reference numerals and the description thereof is omitted.
[0218]
Next, the operation of this embodiment will be described with reference to FIGS. 1, 6, 10, 22, 23 and 27.
The operations of the comparator 13, the up / down counter 14, the code conversion circuit 15 and the code conversion circuit 17 of the impedance matching data output circuit 10F of this embodiment are the same as those of the sixth embodiment.
[0219]
The thermometer code sequentially output from the code conversion circuit 15, that is, the T0 bit, T1 bit, T2 bit, T3 bit, T4 bit, T5 bit, and T6 bit (FIG. 6) is output in the same way as in the sixth embodiment. Similarly, the manner in which the impedance of the variable impedance circuit 11F is changed by the thermometer code is the same as in the sixth embodiment (FIGS. 22 and 23).
[0220]
When changing the impedance like this, the connection point 11 a The method for changing the voltage to be compared appearing in FIG. 23 is the same as that shown in FIG. 23, as described in the sixth embodiment.
Therefore, the thermometer code (impedance matching data) (FIG. 10) output from the averaging circuit 16 of the impedance matching data output circuit 10F is such that the voltage to be compared is constantly changed in operation as shown in FIG. However, it can be stabilized at a constant value that does not fluctuate.
The thermometer code is supplied to the impedance matching circuit to be matched and used for impedance matching of the impedance matching circuit.
[0221]
As described above, according to the configuration of this embodiment, the same effect as that of the sixth embodiment can be obtained, and the impedance of the variable impedance circuit is a DC impedance element (resistance), so that the impedance can be changed to a P-channel MOSFET or the like. As compared with the case where the active element is configured as described above, there is also an effect that the impedance can be prevented from fluctuating due to the voltage fluctuation of the voltage source operating the variable impedance circuit. As a result, the impedance matching performance is improved.
[0222]
◇ Ninth embodiment
FIG. 28 is a diagram showing an impedance variable circuit constituting the impedance matching data output circuit according to the ninth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the first to eighth embodiments in that the impedance of the impedance variable circuit and the impedance value of the DC impedance element connected in series to the impedance variable circuit are matched. The effect is that the influence of the parasitic resistance is eliminated as much as possible by making it an order of magnitude larger than the impedance value of the impedance matching circuit.
[0223]
That is, FIG. 28 shows a circuit portion related to the impedance variable circuit 11H and the resistor 12 of the impedance matching data output circuit 10H, which is a characteristic portion of this embodiment. The impedance matching circuit 10H including the features of this embodiment is configured on the chip 10C. The chip 10C is mounted on the package 10P.
The pad 11P of the impedance variable portion 11VR of the impedance variable circuit 11H shown in the variable resistor display format in FIG. 28 is connected to the voltage source V via the connection terminal 11T of the package 10P. DD Is connected to the pad 12P (connection point 11) of the impedance variable portion 11VR. a Is equivalent to the parasitic resistance 11PR of the package 10P and the connection terminal 12T of the package 10P. The resistor 12 is connected to the ground (GND).
[0224]
The characteristic parts of this embodiment are the impedance variable section 11VR and the resistor 12. However, the resistance values of these embodiments are set to be orders of magnitude larger than the resistance of the output buffer or input buffer to be matched. There are features. For example, the resistance value of the impedance variable unit 11VR and the resistance value of the resistor 12 are set to 100 times or more the resistance value of the resistance of the output buffer or input buffer to be matched. When the resistance value of the resistance of the matching output buffer or input buffer is 50 ohms, the resistance value of the impedance variable section 11VR and the resistance value of the resistor 12 are set to 5 k ohms.
[0225]
The impedance variable section 11VR is the P-channel MOSFET 11 in FIG. 4 referred to in the first to fifth embodiments. 1 To P-channel MOSFET 11 9 Impedance variable portion corresponding to the P-channel MOSFET 12 in FIG. 20 referred to in the sixth embodiment. 1 , P-channel MOSFET 12 2 P-channel MOSFET 11 3 To P-channel MOSFET 11 9 The variable impedance portion corresponding to the switch element 53 in FIG. 26 referred to in the seventh embodiment. 1 To switch element 53 9 And resistance 54 1 To resistance 54 9 The impedance variable portion corresponding to the switch element 53 or the switch element 53 referred to in the eighth embodiment 1 To switch element 53 9 And resistance 54 1 To resistance 54 9 This corresponds to the impedance variable section corresponding to.
Since the structure of each part of this embodiment except this structure is the same as that of the first to eighth embodiments, the same reference numerals are given to those parts and the description thereof is omitted.
[0226]
Next, the operation of this embodiment will be described with reference to FIG.
The operation of this embodiment is the same except for the differences described below.
The difference is that the resistance value of the impedance variable unit 11VR and the resistance value of the resistor 12 are 100 times the resistance value of the output buffer or input buffer to be matched, for example, the resistance of the output buffer or input buffer to be matched. When the resistance value of the resistor is 50 ohms, even if the resistance value of the impedance variable portion 11VR and the resistance value of the resistor 12 are set to 5k ohms and the parasitic resistance 11PR is inserted, the influence does not appear as an error of the voltage to be compared. This is the point.
[0227]
If such a setting is made, the resistance value of the impedance variable section 11VR and the resistance value of the resistor 12 are set to 50 ohms, similarly to the resistance value of the output buffer or input buffer to be matched, The influence of parasitic resistance can be reduced to 1/100 or less.
For example, the resistance value of the parasitic resistance is known as 1 ohm, and the resistance value of the impedance variable section 11VR and the resistance value of the resistance 12 are the same as the 50 ohm resistance value of the output buffer or input buffer to be matched. Then, although the influence of the parasitic resistance is 2%, when the matching target value of the output buffer or the input buffer to be matched is 50 ohms as in this embodiment, the resistance value of the impedance variable unit 11VR and If the resistance value of the resistor 12 is set to 5 k ohms, the influence of the parasitic resistance can be reduced to 0.02%.
[0228]
In addition, when the resistance value of the impedance variable portion 11VR is increased as described above, the width size of the P channel type MOSFET or the like that exhibits the resistance value is reduced accordingly, and countermeasures against electrostatic discharge (ESD) are required. In that case, an ESD protection circuit may be added.
[0229]
Thus, according to the configuration of this embodiment, the same effects as those of the first to eighth embodiments can be obtained, and the impedance value (resistance value) of the impedance variable circuit and the resistance value of the resistor 12 are matched. By making it larger than the impedance value (resistance value) of the target circuit, the influence of the parasitic resistance of the package can be greatly reduced, and even if the parasitic resistance is included, the influence is less likely to appear in the voltage to be compared. .
Therefore, it helps to reduce errors in impedance matching.
[0230]
◇ Tenth embodiment
FIG. 29 shows an impedance variable circuit constituting the impedance matching data output circuit according to the tenth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the first to eighth embodiments in that the reference voltage generation circuit is configured in consideration of the parasitic resistance included in the voltage generation circuit to be compared, and the influence of the parasitic resistance. Is in the point that is removed as much as possible.
[0231]
That is, FIG. 27 shows a reference voltage supply circuit 11V that supplies a reference voltage to the comparator 13 of the impedance matching data output circuit 10I, which is a characteristic part of this embodiment. The impedance matching circuit 10I including the features of this embodiment is configured on the chip 10C. The chip 10C is mounted on the package 10P.
The pad 11P of the impedance variable section 11VR of the impedance variable circuit 11I shown in the variable resistor display format in FIG. 29 is connected to the voltage source V via the connection terminal 11T of the package 10P. DD Is connected to the pad 12P (connection point 11) of the impedance variable portion 11VR. a Is equivalent to the parasitic resistance 11PR of the package 10P and the connection terminal 12T of the package 10P. The resistor 12 is connected to the ground (GND).
[0232]
The characteristic part of this embodiment is the reference voltage supply circuit 11V. The reference voltage supply circuit 11V is a voltage source V DD The resistor 11R1 and the resistor 11R2 are configured to divide the above voltage. The resistance value of the resistor 11R1 is set to be the same as the resistance values of the impedance variable portion 11VR and the resistor 12, while the resistance value of the resistor 11R2 is set to a value that takes into account the resistance value of the parasitic resistance. There is. For example, the resistance value of the impedance variable unit 11VR and the resistance value of the resistor 12 are resistance values set to the same value as the resistance value of the output buffer or input buffer to be matched, and thus the resistance value of the resistor 11R1. The value is also set to the same value as the resistance of the output buffer or input buffer to be matched. The resistor 11R2 is a value obtained by adding the resistance value of the parasitic resistor 11PR to the resistance value of the output buffer or input buffer to be matched.
Set to When the resistance of the output buffer or input buffer to be matched is 50 ohms and the resistance value of the parasitic resistance 11PR is known at 1 ohm, the resistance value of the resistor 11R2 is set to 51 ohms.
[0233]
The impedance variable section 11VR is the P-channel MOSFET 11 in FIG. 4 referred to in the first to fifth embodiments. 1 To P-channel MOSFET 11 9 Impedance variable portion corresponding to the P-channel MOSFET 12 in FIG. 20 referred to in the sixth embodiment. 1 , P-channel MOSFET 12 2 P-channel MOSFET 11 3 To P-channel MOSFET 11 9 The variable impedance portion corresponding to the switch element 53 in FIG. 26 referred to in the seventh embodiment. 1 To switch element 53 9 And resistance 54 1 To resistance 54 9 The impedance variable portion corresponding to the switch element 53 or the switch element 53 referred to in the eighth embodiment 1 To switch element 53 9 And resistance 54 1 To resistance 54 9 This corresponds to the impedance variable section corresponding to.
Since the structure of each part of this embodiment except this structure is the same as that of the first to eighth embodiments, the same reference numerals are given to those parts and the description thereof is omitted.
[0234]
Next, the operation of this embodiment will be described with reference to FIG.
The operation of this embodiment is the same except for the differences described below.
The difference is that the parasitic resistance 11PR is included by making the ratio of the resistance value of the impedance variable section 11VR and the resistance value of the resistance 12 plus the resistance value of the parasitic resistance equal to the ratio of the resistance 11R1 and the resistance 11R2. However, the influence and fluctuations in the power supply voltage are less likely to appear in the comparison accuracy of the comparator 13. If this relationship is established regardless of design or manufacture, the intended purpose can be obtained.
[0235]
If such setting is performed, the pad 12P, that is, the connection point 11 in FIG. a The voltage source V DD Even if a voltage corresponding to the fluctuation and parasitic resistance is added, the change in the voltage component corresponding to the added voltage appears at the same ratio in the reference voltage appearing at the connection point between the resistor 11R1 and the resistor 11R2. DD And the influence of parasitic resistance are less likely to appear in the comparison accuracy of the comparator 13, and accurate impedance matching data can be generated more stably.
For example, the resistance value of the parasitic resistance is known as 1 ohm, the resistance value of the resistor 12 is made the same as the 50 ohm resistance of the output buffer or input buffer to be matched, and the resistance value of the impedance variable unit 11VR is matched. When the control is performed so that the resistance of the output buffer or the input buffer is equal to 50 ohms, the resistance value of the resistor 11R1 is 50 ohms in design and the resistance value of the resistor 11R2 is 51 ohms. Assuming that the resistance value is 55 ohms and the resistance value of the resistor 11R2 is 56.1 ohms, the ratio between the resistance value Rref1 of the resistor 11R1 and the resistance value Rref2 of the resistor 11R2 is 1.02. Is achieved.
[0236]
As described above, according to the configuration of this embodiment, the same effects as those of the first to eighth embodiments can be obtained, and the resistance value of the parasitic resistance is added to the resistance value of the impedance variable portion 11VR and the resistance value of the resistor 12. Even if the parasitic resistance 11PR is inserted with the ratio of the resistance value of the resistor 11R1 and the resistance value of the resistor 11R2 being the same, the influence and fluctuation of the power supply voltage appear in the comparison accuracy of the comparator 13. This makes it difficult to generate accurate impedance matching data stably.
[0237]
Although the embodiments of the present invention have been described in detail with reference to the drawings, the specific configuration of the present invention is not limited to these embodiments, and the design does not depart from the gist of the present invention. These changes are included in the present invention.
For example, in the first embodiment, an example in which a P-channel MOSFET is used has been described. However, an N-channel MOSFET may be used instead of the P-channel MOSFET. This relationship is the same in other embodiments.
In the first embodiment, the P-channel MOSFET 11 9 It is also possible to improve the performance of the impedance matching data output circuit by improving the linear characteristic of the impedance by forming a transfer gate.
Further, in the sixth embodiment, the voltage for changing the voltage to be compared when the down signal is output from the comparator is set to be larger than +1/4 step and smaller than +1/2 step other than +1/4 step. You can also.
[0238]
Further, channel widths other than those in the first and second embodiments capable of giving a shift voltage to the voltage to be compared may be used including combinations of channel widths in the first and second embodiments.
Also, the averaging circuit can be configured with the number of synchronization circuits of the shift register configuration of the first embodiment being an odd multiple of 2, 3 or the like.
In addition to the fourth embodiment, the first embodiment can be implemented by a multiple of 4.
Further, the method of the fifth embodiment can be extended to other numerical values, for example, 3, 5, 7, and the like.
The resistors 12 and 13 may be other DC impedance elements such as diodes, and any element may be used as long as it can output a voltage to be compared.
Furthermore, although each Example has shown the example comprised using MOSFET, it can replace with MOSFET and can also comprise using a bipolar transistor.
[0239]
【The invention's effect】
As described above, according to the configuration of the present invention, the predetermined voltage used when the voltage to be compared is continuously increased or decreased and the predetermined voltage used when the increase or decrease is reduced or the decrease is increased. Is made a small potential difference, and the voltage obtained by adding both predetermined voltages in both cases from increasing to decreasing or decreasing to increasing is set to a potential difference smaller than the predetermined voltage when increasing or decreasing continuously. The voltage to be compared fluctuates during normal operation, but the fluctuation of the control signal for impedance matching can be suppressed.
[0240]
By stabilizing the impedance matching data to a constant value, fluctuation of the matching impedance is prevented, and the purpose of impedance matching can be successfully achieved accordingly.
[0241]
In addition to being able to perform such suppression, the error can be reduced, which helps to reduce the number of bits required for impedance matching data.
In particular, in a high-speed interface of GHz class such as a broadband network device, it is useful for suppressing jitter that occurs with an increase in the bit signal of impedance matching data. If the number of bits is the same, jitter can be reduced.
[0242]
Therefore, the present invention is effective in a technical environment where a small jitter is required.
In addition, if the number of bits of impedance matching data can be reduced, the area on the circuit and the chip can be reduced, which contributes to simplification of hardware.
[0243]
If the change in the impedance of the transistor that is changed by the control signal (change code) is made uniform, the change in the voltage to be compared that changes including the shift voltage with respect to the change in one step of the change code is the same change. It can be an amount.
Therefore, the shift voltage characteristics required for the comparator are the same, and the operation of the feedback control system is stabilized.
In addition, if the fixed portion of the impedance is configured as a transfer gate, the range of the linear characteristic of the voltage to be compared can be expanded, and the range of the linear characteristic of the voltage to be compared can be further increased by connecting a linear resistor to the transfer gate. Can be enlarged.
[0244]
If the range of averaging in the averaging circuit is expanded to a desired range, sensitivity adjustment in the constant adjustment of impedance can be achieved.
[0245]
If a resistor is used in the impedance variable circuit, it is possible to prevent the impedance from fluctuating due to the fluctuation of the operating voltage, and the impedance matching performance is improved.
[0246]
While making the ratio of the divided impedance (resistance value) of the compared voltage changing circuit the same and making each of the divided impedances of the compared voltage generating circuit significantly larger than the impedance (resistance value) of the circuit to be matched, The effect of parasitic resistance can be almost eliminated.
Also, if the ratio of the voltage dividing impedance including the parasitic resistance of the ratio comparison voltage changing circuit is the same as the ratio of the voltage dividing resistor that generates the reference voltage supplied to the comparator, the influence of fluctuations in the parasitic resistance and operating voltage can be eliminated. Can do.
[Brief description of the drawings]
FIG. 1 is a diagram showing an impedance matching data output circuit according to a first embodiment of the present embodiment.
FIG. 2 is a diagram showing an example of a high-speed interface of a backbone line of a network to which the impedance matching data output circuit is applied.
FIG. 3 is a diagram showing an example in which the impedance matching data output circuit is applied to a high-speed interface of a backbone line of a network.
FIG. 4 is a diagram showing an impedance variable circuit constituting the impedance matching data output circuit.
FIG. 5 is a diagram showing an averaging circuit constituting the impedance matching data output circuit.
FIG. 6 is a diagram showing code conversion of a code conversion circuit constituting the impedance matching data output circuit.
FIG. 7 is a diagram showing a change in impedance of an impedance variable circuit constituting the impedance matching data output circuit.
FIG. 8 is an enlarged view showing the relationship between the state and the voltage to be compared in the operation of the impedance matching data output circuit.
FIG. 9 is a diagram actually showing a relationship between a state in operation of the impedance matching data output circuit and a voltage to be compared.
FIG. 10 is a time chart of an operation of an averaging circuit constituting the impedance matching data output circuit.
FIG. 11 is a diagram illustrating one example of an error that occurs in the impedance matching data output circuit.
FIG. 12 is a diagram for explaining another example of an error occurring in the impedance matching data output circuit.
FIG. 13 is a diagram showing an impedance variable circuit used in the impedance matching data output circuit according to the second embodiment of the present invention.
FIG. 14 is a diagram actually showing the relationship between the state in the operation of the impedance matching data output circuit and the voltage to be compared.
FIG. 15 is a diagram illustrating a relationship between an impedance and a channel width used for explaining an impedance variable circuit.
FIG. 16 is a diagram showing an impedance matching data output circuit according to a third embodiment of the present invention.
FIG. 17 is a diagram showing an averaging circuit used in an impedance matching data output circuit according to a fourth embodiment of the present invention.
FIG. 18 is a diagram showing an impedance matching data output circuit according to a fifth embodiment of the present invention.
FIG. 19 is a graph showing a count value of an up / down counter of the impedance matching data output circuit.
FIG. 20 is a graph of a compared voltage generated in the impedance matching data output circuit.
FIG. 21 is a diagram showing an impedance variable circuit constituting an impedance matching data output circuit according to a sixth embodiment of the present embodiment.
FIG. 22 is a diagram showing a change in impedance of an impedance variable circuit constituting the impedance matching data output circuit.
FIG. 23 is an enlarged view showing the relationship between the state and the voltage to be compared in the operation of the impedance matching data output circuit.
FIG. 24 is a diagram illustrating an example of an error that occurs in the impedance matching data output circuit.
FIG. 25 is a diagram illustrating another example of an error that occurs in the impedance matching data output circuit.
FIG. 26 is a diagram showing an impedance variable circuit constituting an impedance matching data output circuit according to a seventh embodiment of the present invention.
FIG. 27 is a diagram showing an impedance variable circuit constituting an impedance matching data output circuit according to an eighth embodiment of the present invention.
FIG. 28 is a diagram showing an impedance variable circuit constituting an impedance matching data output circuit according to a ninth embodiment of the present invention.
FIG. 29 is a diagram showing an impedance variable circuit constituting an impedance matching data output circuit according to a tenth embodiment of the present invention.
FIG. 30 is a diagram showing a conventional output impedance calibration circuit.
FIG. 31 is a diagram illustrating changes in a voltage to be compared and a binary value in a conventional output impedance calibration circuit.
FIG. 32 is a diagram showing changes in a voltage to be compared and a binary value when an averaging circuit is connected to the output of the output impedance calibration circuit.
FIG. 33 is a table showing data output from a conventional averaging circuit.
34 is a graph illustrating the table of FIG. 33. FIG.
FIG. 35 is a diagram showing a configuration of a conventional output buffer.
[Explanation of symbols]
10 Impedance matching data output circuit
11 Impedance variable circuit (part of compared voltage changing circuit)
12 Resistance
13 Comparator
14 Up / Down Counter
15 Code conversion circuit (part of compared voltage changing circuit)
16 Averaging circuit
17 Code conversion circuit
11 1 ~ 11 9 , 12 1 , 12 2 P-channel MOSFET (part of voltage comparison circuit to be compared)
11 10 A ~ 11 9 A N-channel MOSFET (part of voltage comparison circuit to be compared)
11 11 ~ 11 20 NAND circuit (the remainder of the compared voltage change circuit)
16 1 ~ 16 4 , 16 51 Synchronization circuit (part of generation circuit)
16 21 , 16 22 , 16 31 Adder circuit (the remainder of the generator circuit)
53 1 ~ 53 9 Switch element (part of impedance element)
55 1 ~ 55 9 , 57 1 Resistance (the rest of the impedance element)

Claims (7)

被比較電圧と基準電圧とを比較して、前記被比較電圧の方が小さい場合に前記被比較電圧を所定の電圧だけ増加させ、前記被比較電圧の方が大きい場合に前記被比較電圧を同じ所定の電圧だけ減少させ、前記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法において、
前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる前記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、前記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴とするインピーダンス整合用の制御信号生成方法。The compared voltage and the reference voltage are compared, and when the compared voltage is smaller, the compared voltage is increased by a predetermined voltage, and when the compared voltage is larger, the compared voltage is the same. A method of generating a control signal based on the comparison result by reducing a predetermined voltage and generating an impedance matching control signal that adjusts the output impedance of the output buffer or the input impedance of the input buffer using the control signal In
The predetermined voltage used when increasing or decreasing or decreasing to increasing is smaller than the predetermined voltage used when continuing to increase or decrease the voltage to be compared, and decreasing or decreasing from increasing. A method for generating a control signal for impedance matching, characterized in that a voltage difference obtained by adding both predetermined voltages in both cases of changing from increasing to increasing is a potential difference smaller than a predetermined voltage in the case of continuing to increase or decrease. 前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧は、一定値とすることを特徴とする請求項１記載のインピーダンス整合用の制御信号生成方法。2. The control signal generation method for impedance matching according to claim 1, wherein the predetermined voltage used when the voltage to be compared is continuously increased and when the voltage to be compared is continuously decreased is a constant value. 前記被比較電圧の変更は一定時間毎に行い、該一定時間毎の前記比較した結果に基づく前記制御信号を所定時間について平均化することを特徴とする請求項１又は２記載のインピーダンス整合用の制御信号生成方法。3. The impedance matching device according to claim 1, wherein the voltage to be compared is changed at regular intervals, and the control signal based on the comparison result at regular intervals is averaged over a predetermined period. Control signal generation method. 前記被比較電圧の変更は、前記被比較電圧を増加させる場合の値と前記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴とする請求項１、２又は３記載のインピーダンス整合用の制御信号生成方法。4. The impedance matching according to claim 1, wherein the comparison voltage is changed by making a value for increasing the voltage to be compared different from a value for decreasing the voltage to be compared. Control signal generation method. 被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に前記被比較電圧が前記基準電圧よりも小さいときカウント値を１だけインクリメントし前記被比較電圧が前記基準電圧よりも大きいときカウント値を１だけデクリメントするアップ／ダウンカウンターと、前記カウント値に基づいて前記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路であって、
前記被比較電圧変更回路は、
前記被比較電圧の値を変更する際、前記被比較電圧の値を増大方向に変更させるときの値と前記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、前記増大方向と前記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ前記増大方向と前記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、
前記生成回路は、
所定時間内に計測された前記カウント値の平均値に基づいて前記インピーダンス整合用の制御信号を生成する回路であることを特徴とするインピーダンス整合用の制御信号生成回路。A comparator for comparing the voltage to be compared and the reference voltage at regular intervals, and a comparison result of the comparator is input. When the voltage to be compared is smaller than the reference voltage for each comparison, the count value is incremented by 1. An up / down counter that decrements the count value by 1 when the voltage to be compared is larger than the reference voltage, a voltage to be compared change circuit that changes the value of the voltage to be compared based on the count value, and impedance matching A control signal generation circuit for impedance matching having a generation circuit for generating a control signal,
The compared voltage changing circuit is:
When changing the value of the voltage to be compared, it is a circuit that sets a value when changing the value of the voltage to be compared in an increasing direction and a value when changing the voltage to be compared in a decreasing direction, The potential difference to be changed when changing from increasing to decreasing or decreasing to increasing is made smaller than the potential difference to be changed per count when continuously changing in the increasing direction and the decreasing direction, and the increasing direction is The potential difference obtained by adding both voltages to be changed in both cases of changing from increasing to decreasing and decreasing to increasing is changed to be smaller than the potential difference to be changed per count when continuously changing in the decreasing direction.
The generation circuit includes:
A control signal generation circuit for impedance matching, which is a circuit for generating the control signal for impedance matching based on an average value of the count values measured within a predetermined time. 前記被比較電圧変更回路は、電源と接地との間に直列に接続された２つのインピーダンス要素を含み、両インピーダンス要素の接続点から前記被比較電圧を出力し、前記電源に接続された前記インピーダンス要素は、前記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに前記カウント値に基づく信号が入力されることを特徴とする請求項５記載のインピーダンス整合用の制御信号生成回路。The compared voltage changing circuit includes two impedance elements connected in series between a power source and a ground, outputs the compared voltage from a connection point of both impedance elements, and the impedance connected to the power source 6. The impedance according to claim 5, wherein the element is a transistor connected in parallel whose impedance value is changed based on the count value, and a signal based on the count value is input to a gate of each transistor. Matching control signal generation circuit. 前記電源に接続されたインピーダンス要素は、前記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、前記カウント値に基づく信号により前記スイッチ素子が開閉するものであることを特徴とする請求項６記載のインピーダンス整合用の制御信号生成回路。The impedance element connected to the power source includes a switch element and a resistor connected in series instead of the transistor, and the switch element is opened and closed by a signal based on the count value. 7. A control signal generation circuit for impedance matching according to 6.
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