JP3659048B2

JP3659048B2 - Operating system and computer

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Publication number: JP3659048B2
Application number: JP03681499A
Authority: JP
Inventors: 正上脇; 雅彦斉藤; 道雄森岡; 智明中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-02-16
Filing date: 1999-02-16
Publication date: 2005-06-15
Anticipated expiration: 2019-02-16
Also published as: JP2000235503A

Description

【０００１】
【発明の属する技術分野】
エンディアンの異なるオペレーティングシステムを同一の計算機上で同時に実行する。
【０００２】
【従来の技術】
計算機によってメモリ内にある情報の配列方法が異なっていることがある。この配列方法をエンディアンと呼ぶ。現在、エンディアンの種類には２つある。１つはビッグエンディアンであり、このエンディアンでは、１６進数で01234567の３２ビットデータがあるとき、メモリには上位のバイトから順に小さいアドレスに記憶される。すなわち、０１が４ｎ番地、２３が４ｎ＋１番地、４５が４ｎ＋２番地、６７が４ｎ＋３番地のようにである。一方、リトルエンディアンでは、これとは逆に、下位のバイトから小さいアドレスに記憶される。前の例では、
６７が４ｎ番地、４５が４ｎ＋１番地、２３が４ｎ＋２番地、０１が４ｎ＋３番地のようにである。
【０００３】
特開平8−278918 号公報，特開平8−314733 号公報，特開平8−234781 号公報に、エンディアンに関する技術が開示されている。
【０００４】
特開平8−278918 号公報，特開平8−314733 号公報では、タスク毎にビッグエンディアンで実行されるものとリトルエンディアンで実行するものに分けており、タスクを切り替える時にエンディアンを切り替える技術が開示されている。
【０００５】
特開平8−234781 号公報には、単一の計算機上でビッグエンディアンのオペレーティングシステム（以下ＯＳ）とリトルエンディアンのＯＳの両方のＯＳを実行する技術について開示されている。
【０００６】
【発明が解決しようとする課題】
事務処理用ＯＳは、人間とのインタフェースが非常に優れている。そのため、工場の機械を制御するコンピュータにも使用したい、という要求が高くなっている。
【０００７】
しかし、事務処理用ＯＳは、人間を主な相手としているので、高速な応答性の必要がない。リアルタイム用のＯＳのように割り込み抑止区間を細かく区切る方式は、ＯＳの設計が難しいだけでなく、処理のスループットが低下する。そこで、事務処理用ＯＳには、長い時間、割り込み抑止のまま処理を実行する部分が存在することが多い。このままでは、リアルタイム制御には使用できない。
【０００８】
そこで、事務処理用ＯＳとリアルタイム用ＯＳを同一の計算機上で動作させ、優れたインタフェースとリアルタイム応答性を両立させる技術が開発されている。
【０００９】
しかし、現在、主流となっているパーソナルコンピュータ用事務処理ＯＳはリトルエンディアンで動作し、一方、リアルタイム処理用のオペレーティングシステムはビッグエンディアンで記述されているものが多い。現在、上記の２つの
ＯＳを同一の計算機上で動作させる技術では、エンディアンの異なるＯＳを同一計算機上で動作させることはできていない。
【００１０】
特開平8−234781 号公報には、単一の計算機上でビッグエンディアンＯＳとリトルエンディアンＯＳの両方のＯＳを実行する技術について開示されているが、同時に実行するものではなく、立ち上げ時にどちらかのエンディアンが選択されるものである。
【００１１】
特開平8−278918 号公報は、両エンディアンのタスクを実行できるが、オペレーティングシステムは実行できない。ここで、タスクとオペレーティングシステムでは、プログラムとして大きく異なることに注意しなければならない。大きな違いの１つは、タスクのプログラムには外部機器からの割り込み処理が含まれていないことである。ＯＳの重要な仕事の１つが割り込み処理である。特開平8− 278918号に記載の技術では、オペレーティングシステムが１つであることから、割り込み処理プログラムは、このオペレーティングシステムのエンディアンで実行されることとなる。
【００１２】
もう１つの違いは、タスクにはスケジューラが含まれていないことである。スケジューラとはタスクの実行順序を決定する手段であり、タスク自体には含まれていない。２つのＯＳを同一計算機上で実行するには、この２つのスケジューラを協調させることが必要となるが、特開平8−278918 号公報の技術ではこのことが考慮されていない。
【００１３】
【課題を解決するための手段】
本発明では異なったエンディアンで実行する複数のオペレーティングシステムと、それぞれのオペレーティングシステム上で動作する複数のタスクと、上記タスクの実行順序を管理するスケジューリングプログラムとを記憶する記憶装置と、演算を実行するプロセッサとを有する計算機システムであって、プロセッサは、スケジューリングプログラムによって決定されたオペレーティングシステムを実行するために、エンディアンを切り替える切替え部を有するよう構成して上記目的を達成できるようにしている。
【００１４】
つまり、メモリに上位バイトから順に小さいアドレスに記憶するビッグエンディアンで実行されるオペレーティングシステムとメモリに下位バイトから順に小さいアドレスに記憶するリトルエンディアンで実行されるオペレーティングシステムとを同一のプロセッサで実行できるようにするために、スケジューリングプログラムで決定されたオペレーティングシステムがビックエンディアンの時は、メモリに上位バイトから順に小さいアドレスで書き込みまたは読み出しができるようにし、決定されたオペレーティングシステムがリトルエンディアンの時は、下位バイトから順に小さいアドレスで書き込みまたは読み出しができるようにプロセッサにバイト単位で入換えを行う変換回路を備えるようにしている。
【００１５】
また本発明では、異なったエンディアンで実行可能な命令を格納した記憶装置と、異なったエンディアンで記憶装置にアクセスし、記憶装置から読み出した命令を実行する複数のプロセッサとを有する計算機システムであって、記憶装置は、複数のプロセッサが共通にアクセスすると共にエンディアンによって次に実行すべき命令が異なるようにした命令を有するよう構成している。
【００１６】
つまり、ビッグエンディアンで実行するプロセッサとリトルエンディアンで実行するプロセッサとがあり、これらのプロセッサが実行するプログラムが共有メモリに格納されている場合には、それぞれのプログラムが異なる。
【００１７】
つまり共有メモリにはビッグエンディアンで実行されるプログラムとリトルエンディアンで実行されるプログラムとが格納される。この場合、ビッグエンディアンを実行するプロセッサはビッグエンディアンで実行されるプログラムを、リトルエンディアンを実行するプロセッサはリトルエンディアンで実行されるプログラムをアクセスしなければならない。そこで、このメモリにはビッグエンディアンを実行するプロセッサとリトルエンディアンを実行するプロセッサとが共通にアクセスできる命令を格納する。そしてこの命令は、ビッグエンディアンのプロセッサに対してビッグエンディアンのプログラムへジャンプさせ、リトルエンディアンのプロセッサに対してはリトルエンディアンのプログラムへジャンプさせるようにする。これにより、共有メモリを使っても異なるエンディアンのプロセッサを実行することができる。
【００１８】
また、上記のように共有メモリを使う場合、プロセッサからアクセスされるアドレスを変換するようにしてもよい。つまり、リトルエンディアンのプロセッサからはリトルエンディアンで実行されるプログラムに、ビッグエンディアンのプロセッサからはビッグエンディアンで実行されるプログラムにアクセスできるようにアドレス変換するようにする。
【００１９】
更に、別にレジスタを設けておき、このレジスタに格納された値にしたがって、共有メモリへのアクセスを決定するようにしてもよい。
【００２０】
【発明の実施の形態】
以下、本発明の説明を図１〜図４１を用いて説明する。
【００２１】
図１は本発明の一実施例を示す。ＣＰＵ２１はエンディアンを動的に切り替え可能となっている。この詳細については、図３で説明する。ＣＰＵ２１より上に記述されているものは、このＣＰＵ２１上で動作するソフトウェアである。３１がリトルエンディアンで記述されている事務処理用ＯＳ(ＴＳ−ＯＳ)のプログラムである。３２はビッグエンディアンで記述されているリアルタイムＯＳ（ＲＴ−ＯＳ）のプログラムである。それぞれのＯＳ上で５３１〜５３２と５３３〜
５３４のタスクが実行される。それぞれのタスクはそれぞれ実行されるＯＳと同じエンディアンで記述されている。３１や３２のＯＳはハードウェアの構造に依存しないプログラムとなっており、ハードウェアに依存した部分は、３３のハードウェア依存部に入っている。このハードウェア依存部は、ＴＳ−ＯＳ３１と
ＲＴ−ＯＳ３２を切り替えるＯＳ切替プログラム５２１を持っている。ＯＳ切替えプログラム５２１は、ＴＳ−ＯＳのスケジューラ６２とＲＴ−ＯＳのスケジューラ１７からの情報を元にＯＳを切り替える。また、２３３の割り込みラインから割り込みが入ると、ＯＳ切替えプログラム５２１内にある割り込みハンドラが全ての割り込みを最初に処理する。この割り込みハンドラで、割り込みがどちらのＯＳで処理すべき割り込みか判別し、ＯＳを切り替える。ＯＳ切替え時に、
５２１１のエンディアン切替えプログラムがＣＰＵ２１のエンディアンを切り替える。
【００２２】
図４５は、図１の計算機の状態遷移の概要を表している。５６１がＴＳ−ＯＳタスク実行中状態、５６２がＴＳ−ＯＳ割り込みハンドラ実行中状態である。これら２つの状態にあるとき、ＴＳ−ＯＳ実行中であるという。一方、５６３は
ＲＴ−ＯＳタスク実行中状態であり、５６４がＲＴ−ＯＳ割り込みハンドラ実行中状態である。これら２つの状態にあるとき、ＲＴ−ＯＳ実行中であるという。ＴＳ−ＯＳタスク実行中状態５６１のとき、ＴＳ−ＯＳで処理すべき割り込みが受け付けられると（５７１）、ＴＳ−ＯＳ割り込みハンドラ実行中状態５６２に遷移する。ハンドラの実行が終了すると（５７２）、ＴＳ−ＯＳタスク実行中状態５６１に戻る。ＴＳ−ＯＳタスク実行中にＲＴ−ＯＳのタスクが実行可能となると（５７３）、ＲＴ−ＯＳタスク実行中状態５６３に遷移する。ＲＴ−ＯＳのタスクで実行可能なものがある限り、ＲＴ−ＯＳのタスクが実行される。実行可能なＲＴ−ＯＳのタスクがなくなってはじめて（５７４）、ＴＳ−ＯＳタスク実行中状態(５６１)に遷移する。ＴＳ−ＯＳタスク実行中状態５６１，ＴＳ−ＯＳ割り込みハンドラ実行中状態５６２，ＲＴ−ＯＳタスク実行中状態５６３のときに、ＲＴ−ＯＳで処理すべき割り込みが受け付けられると（５７５，５７９，
５７８）、ＲＴ−ＯＳ割り込みハンドラ実行中状態５６４に遷移する。ハンドラの実行が終了し、実行可能なＲＴ−ＯＳのタスクがなければ、割り込みが受け付けられたときの状態に戻る（５７６，５８０）。実行可能なＲＴ−ＯＳタスクがあれば（５７７）、ＲＴ−ＯＳタスク実行中状態５６３に遷移するＲＴ−ＯＳのリアルタイム応答性を保証するため、ＲＴ−ＯＳ実行中には、ＴＳ−ＯＳの割り込みはマスクされている。このため、ＲＴ−ＯＳタスク実行中状態５６３やＲＴ−ＯＳ割り込みハンドラ実行中状態５６４からＴＳ−ＯＳの割り込みにより、
ＴＳ−ＯＳ割り込みハンドラ実行中の状態に遷移することはない。
【００２３】
図２は計算機の構成を示したものである。ＣＰＵ２１はメモリ２２に格納されているプログラムを実行する。メモリ２２には、プログラムが使用するデータも格納されている。ＣＰＵ２１のメモリ２２へのアクセスは、バス２３を通して行われる。ＣＰＵ２１は、バス２３を通して、ディスクコントローラ２４にアクセスして、ディスク２５のデータの読み書きを行うことができる。ディスクコントローラ２４は、ディスクの読み書きが終了したことを知らせるため、バス２３を通して、ＣＰＵ２１に割り込みを入れることができる。入出力部２６は、リアルタイム制御が必要な外部機器へ制御信号を出力したり、外部機器からの信号を入力するために使用される。２６１が入力線であり、２６２が出力線でる。入力線２６１がオンになったときに、入出力部２６はバス２３を通して、ＣＰＵ２１に割り込みを入れる。
【００２４】
図３は図２のＣＰＵ２１の構成を示したものである。アドレスバス２３１，データバス２３２，割り込みライン２３３は、図２のバス２３の一部である。このＣＰＵ２１は、３つのレベルの割り込みを持っている。割り込みライン２３３も、レベル毎に３本の線より構成されている。プログラムカウンタ２１７は、次に実行する命令が図２のメモリ２２中に格納されているアドレスを覚えている。このアドレスをアドレスバス２３１に出力することにより、データバス２３２を通してメモリから命令を受け取る。４１１はバイトスワップ回路である。バイトスワップ回路４１１に関しては、図４６で詳細に説明する。バイトスワップレジスタ４１２をセットすると、バイトスワップ回路４１１が反転状態となる。これにより、ＣＰＵ２１からのデータがデータバス２３２に反転して出力されるリトルエンディアンモードとなる。バイトスワップレジスタ４１２がリセットされると、バイトスワップ回路４１１が直結状態となり、ＣＰＵ２１がビッグエンディアンモードとなる。命令は、演算器２１１により実行される。２１２は汎用レジスタであり、命令実行の際にオペランドとして使用されることがある。割り込みコントローラ２１６が割り込みライン２３３から来る割り込み要求の制御を行う。ステータスレジスタ２１３は、ＣＰＵ２１の状態を表すレジスタであり、演算器２１１により読み書き可能である。ステータスレジスタ２１３の中には、割り込み要求を抑止する働きをするビットがある。割り込みが抑止されているときには、割込み要求が来ても、その割り込みに対応する処理が行われない。割り込みの抑止が解除された時点で割り込み処理が行われる。割り込み要求レジスタ２１５は、割り込みが入ったときに、その割り込みの種類が割り込みコントローラ216によって書き込まれるレジスタである。ベクタレジスタ２１４は、メモリ内の割り込みベクタテーブルのアドレスが入るレジスタである。割り込みが入ったときに、割り込みコントローラ２１６が、ベクタレジスタ２１４のアドレスの割り込みベクトルテーブルを検索し、そこに書かれた割り込み処理プログラムのアドレスをプログラムカウンタ２１７にセットする。タイマ２１８は、設定した時間毎に、割り込みコントローラ２１６宛に割り込みを要求する。
【００２５】
図４６は、図３のバイトスワップ回路４１１の構成を示したものである。232が図３のデータバスに相当する。データバス２３２は、バッファ５９１と５９２によって入力データバス２３２１と出力データバス２３２４に分けられる。データバスの入力と出力は、５９３の書き込み制御線により切り替えられる。データバスのライン数は３２本である。２３２１（３１−２４）は２３２１の３１ビット目から２４ビット目までのラインを示している。他も同様である。６０１〜
６０４と６１１〜６１４はセレクタである。図３のバイトスワップレジスタ412から来ているバイトスワップライン４１２１がオンになると、右側の入力ラインの値が出力ラインに出力され、オフのときには左側の入力線が出力される。これにより、バイトスワップレジスタ４１２がセットされているときには、入力データバス２３２１のバイト順が反転して、２３２２の演算機入力ラインに出力され、２３２３の演算機出力線も反転して、出力データバス２３２４に出力される。バイトスワップレジスタ４１２がセットされていないときには、そのままのバイト順でデータが受け渡される。
【００２６】
図４は、図３の割り込み要求レジスタ２１５の詳細である。２１５１〜2153は、それぞれレベル１〜レベル３の割り込みが入ったときにオンになるビットである。
【００２７】
本実施例においては、ディスクコントローラからの割り込みレベルを１、入出力部からの割り込みレベルを２、タイマからの割り込みレベルを３としている。図５は、図３のステータスレジスタ２１３の詳細である。割り込み要求を抑止する働きをする割り込み抑止ビット２１３１〜２１３２がある。割り込み抑止ビットは、二進数で４つの割り込み要求レベルを表している。割り込み抑止ビットが表すレベル以下の割り込み要求は抑止される。また、割り込みが入ったときには、その割り込みのレベルに割り込み抑止ビットが設定され、後から入ってくる割り込みが設定されたレベル以下の場合には、その割り込みが抑止される。
【００２８】
図６は図２の入出力部２６の詳細構成である。この部分は、リアルタイム制御が必要な外部機器を制御するために使用される。２６１が入力線であり、外部機器の状態を取り込む。２６２が出力線でり、外部機器に制御信号を出力する。入力線２６１は、オア回路２６４に接続されている。ここでは、オア回路２６４の出力は、バスの割り込みライン２３３のレベル２の割り込みラインに接続されている。入力線２６１のいずれかがオンになると、ＣＰＵに割り込みが要求される。入力線２６１は、ラッチ２６３にも入力されており、入力線２６１の状態が保存される。このラッチの内容は、アドレスバス２３１でアドレスを指定することにより、データバスより読み出し可能である。デコーダ２６５は、アドレスバス２３１のアドレスをデコードして、読み書きするラッチを選択する。ラッチ266は出力線２６２の出力を保持する。アドレスバス２３１にアドレスを設定することにより、データバスの内容をラッチする。
【００２９】
図７は図２のディスクコントローラ２４の詳細構成を示したものである。セクタレジスタ２４２は、読み書きするディスク上のセクタを指定するレジスタである。データバッファ２４３には、ディスクに書き込んだり、ディスクから読み出したデータが入る。セクタレジスタ２４２，データバッファ２４３は、アドレスをアドレスバス２３１に与えることにより、データバス２３２からアクセス可能である。アドレスはデコーダ２４１により、デコードされる。アクセス終了通知線２４４，セクタ指定線２４５，データ線２４６は、図２のディスク２５につながっている。アクセス終了通知線２４４は、ディスクのアクセスが終了した時点でオンとなる。この線はバス２３の割り込みライン２３３に接続されており、オンになったときに割り込み要求がＣＰＵ２１に送られる。この割り込みのレベルは１である。セクタ指定線２４５は、アクセスするセクタをディスクに知らせる線であり、データ線は、ディスクに対して読み書きするデータを流す線である。図８は図２のメモリ２２の内容の詳細である。メモリ２２は、３つの部分よりなる。ＴＳ−ＯＳ３１は、リアルタイム性が考慮されていない事務処理用のＯＳのプログラム及びデータである。ＲＴ−ＯＳ３２は、リアルタイム処理を行う
ＯＳのプログラム及びデータである。ハードウェア依存部３３は、ＯＳからハードウェアに依存したプログラム及びデータを抽出したものである。近年のＯＳの多くは、ハードウェア間の移植性を向上させるため、このようにハードウェア依存部を独立させた構成になっている。本実施例では、この部分を改造することにより、２つのＯＳを切り替えつつ並行に実行可能にしている。ＴＳ−ＯＳ３１のうち、３１１はＴＳ−ＯＳのプログラムである。３１２は、ディスク２５から読み込んだデータが入るバッファ３１３１〜３１３２が接続されるバッファキューである。ＲＴ−ＯＳ３２のうちのランキュー３２１は、実行可能状態にあるタスクのタスクテーブル３２６１〜３２６２がつながるキューである。タスクテーブルは、図１０でその詳細を説明する。スリープキュー３２２は、イベント待ちでブロックしているタスクのタスクテーブル３２６３〜３２６４がつながるキューである。リスケジューリングフラグ３２３は、ＲＴ−ＯＳのリスケジューリングが必要であることを表すフラグである。ＲＴ−ＯＳプログラム３２５は、ＲＴ−ＯＳのプログラムである。このプログラムの詳細は後述するが、このプログラムの中には、ＲＴ−ＯＳのタスクの実行順序を決定するスケジューラ６２が含まれる。カーネルスタック３２７１〜３２７４はタスクテーブル３２６１〜３２６４のタスクが使用するスタック領域である。ハードウェア依存部３３のうち、ＯＳ状態３３１は、ＴＳ−ＯＳ３１とＲＴ−ＯＳ３２のどちらのＯＳを実行していたかを記憶する領域である。割り込みテーブル３３２は、割り込みが入った時に
ＴＳ−ＯＳ３１とＲＴ−ＯＳ３２、それぞれ、どのような処理を行うかを記したテーブルである。割り込みテーブル３３２に関しては、図９で詳しく説明する。SIRQL335は、ＴＳ−ＯＳ３１への割り込み抑止をソフトウェア的に行うための変数である。ＴＳ−ＯＳ３１は、リアルタイム処理を考慮していないため、割り込みを長時間禁止したまま処理を行うことがありえる。このような状況でも、ＲＴ−ＯＳ３２が割り込みに応答できるようにしなければならない。このことは、
ＴＳ−ＯＳ３１の割り込み禁止をハードウェア的にではなく、ソフトウェア的に行うことにより実現する。SIRQL335の値以下のレベルの割り込みは、ハードウェアからは入るが、ソフトウェア的に保留される。保留された割り込みの情報は、保留キュー３３４に保存される。保留キューには、保留割り込みテーブル3411〜３４１２がつながる。３３６から３３９は、タイマ割り込みを２つのＯＳに割り振るために使用する変数である。ＴＳ周期３３６はＴＳ−ＯＳ３１が必要とするタイマ割り込みの周期である。ＲＴ周期は、ＲＴ−ＯＳが要求するタイマ割り込み周期である。図３の２１８のようにハードウェアのタイマは１つであるが、これをソフトウェアにより、両ＯＳにそれぞれ自分の固有のタイマがあるように見せる。ＴＳ−ＯＳ退避領域３４４とＲＴ−ＯＳ退避領域３４２は、ＯＳを切り替えたときに今まで実行していたＯＳのレジスタの状態を退避するための領域である。ＴＳ−ＯＳ退避領域３４４にはＴＳ−ＯＳのレジスタが退避され、ＲＴ−
ＯＳ退避領域３４２にはＲＴ−ＯＳのレジスタが退避される。Ｌベクタテーブル３４３１とＢベクタテーブル３４３２は、割り込みが入った時にジャンプする先を設定したテーブルである。プロセッサがリトルエンディアンで実行されているときと、ビッグエンディアンで実行されているときでは、割り込みハンドラのアドレスが異なることと、ベクタテーブル自身を記述するエンディアンも異なることから、それぞれのエンディアンで別々のベクタテーブルを使用する。リトルエンディアンのときにはＬベクタテーブル３４３１を使用し、ビッグエンディアンのときにはＢベクタテーブル３４３２を使用する。これらのベクタテーブルの内容に関しては図５２と図５３で説明する。図３のベクタレジスタ２１４は、このテーブルのアドレスが入るように設定する。共有データ３４５は、ＴＳ−ＯＳ31とＲＴ−ＯＳ３２の両方からアクセスされるデータである。ハードウェア依存部プログラム３４０の詳細は後で述べる。
【００３０】
図５２は、図８のＬベクタテーブル３４３１の内容の一例を示したものである。このベクタテーブルは、ＣＰＵ２１がリトルエンディアンで動作しているときに使用されることになるテーブルである。３４３１１の列は割り込みレベル、
３４３１２の列は各割り込みレベルに対応する割り込みハンドラのアドレスが記述されている。割り込みハンドラのアドレスは、３４３１３〜３４３１４のように通常、Ｌハンドラ関数のアドレスを設定する。ただし、３４３１５のタイマ割り込みのレベルに関しては、両ＯＳ間でタイマを共有する必要上、Ｌタイマハンドラという特別なハンドラを使用する。Ｌハンドラのアルゴリズムは図４０、Ｌタイマハンドラのアルゴリズムは図４９で説明する。
【００３１】
図９は図８の割り込みテーブル３３２の詳細である。３３２１の列は割込みレベル、３３２２の列はＲＴ−ＯＳ３３の割り込みに対するハンドラプログラムのアドレス、３３２３の列はＴＳ−ＯＳ３２のハンドラプログラムのアドレスである。３３２４の行は割り込みレベル１の割り込みが入った時、ＲＴ−ＯＳには知らせる必要がないが、ＴＳ−ＯＳではDISK_END関数を実行することを示している。このように割り込みを片方のＯＳに通知することも可能であるし、３３２６行のように両方のＯＳのハンドラを実行することも可能である。
【００３２】
図１０は図８のタスクテーブル３２６１の詳細である。Nextポインタ32611 は、タスクテーブルを図８のランキュー３２１やスリープキュー３２２に接続するためのリンク用ポインタである。優先度領域３２６１２はタスクを実行する優先度が入る領域である。ＲＴ−ＯＳが実行するタスクを選択するとき、優先度の最も高いタスクを選ぶ。ブロックチャネル領域３２６１３は、タスクがあるイベントの発生を待ってブロックするとき、そのイベントの種類が入る領域である。スタック３２６１４はタスクが使用するスタックのアドレスを記憶する。
【００３３】
図１１は図８の保留割り込みテーブル３４１１の詳細である。Nextポインタ
３４１１１は保留割り込みテーブルを保留キュー３３４に接続するためのリンクポインタである。IRQL34112は、保留されている割り込みのレベルを記憶する。
図１２はハードウェア依存部プログラム３４０の１つであるRaiseIRQL 関数
１２である。この関数は、ＴＳ−ＯＳ３１が割り込みを抑止するために呼ぶ関数である。この関数は、図２１のバッファリードのアルゴリズムの中などでバッファキューの排他制御などに使用される。この関数は、ＲＴ−ＯＳの割り込みまで禁止してしまわないよう、実際にはハードウェアのステータスレジスタ２１３の割り込み抑止ビットを書き換えず、メモリ２２中のSIRQL335を書き変えるのみである（１２１）。
【００３４】
図１３はハードウェア依存部プログラム３４０のプログラムの１つである LowerIRQL 関数１３である。この関数は、ＴＳ−ＯＳ３１が割り込みを抑止を解除するために呼ぶ関数である。この関数は、図２１のバッファリードのアルゴリズムにあるように図１２のRaiseIRQL 関数１２と対で使用されることが多い。引数として割り込みレベルを指定し、このレベルより大きい割り込みが許可される。この関数も、ハードウェアのステータスレジスタ２１３の割り込み抑止ビットを書き換えず、メモリ２２中のSIRQL335を書き変える（１３１）。保留ＩＮＴ処理１４で保留されている割り込みをＴＳ−ＯＳに通知する。
【００３５】
図１４は図１３の保留ＩＮＴ処理１４のフローチャートである。この関数は、ハードウェア依存部プログラム３４０の一部である。１４１で保留キューに SIRQL335より割り込みレベルＩＲＱＬが高い割り込み保留テーブルがあるか判定する。テーブルがない場合には終了する（１４４）。ある場合には、その中で
ＩＲＱＬが最大のテーブルを選択する（１４２）。その割り込みレベルについて、割り込みテーブル３３２で指定されているＴＳ−ＯＳ用のハンドラ関数を実行する（１４３）。以上を繰り返す。
【００３６】
図４０はＴＳ−ＯＳ実行中、すなわち、プロセッサがリトルエンディアンになっているときに、タイマ割り込み以外の割り込みが入ったときに最初に実行されるＬハンドラである。この関数のアドレスは、図５２のＬベクタテーブル3431に登録されている。この関数もハードウェア依存部プログラム３４０のプログラムの１つである。１０２でＣＰＵ２１にある汎用レジスタ２１２などの内容をメモリ内のスタックに退避する。これは、割り込み前のプログラムが使用していたレジスタの内容を割り込みハンドラが破壊するのを防ぐためである。１０３で割り込みテーブル３３２を調べて、入った割り込みのレベルのハンドラがＲＴ−ＯＳについて登録されているか調べる。登録されている場合には、ＲＴハンドラ１５を呼ぶことになるが、ＲＴハンドラはＲＴ−ＯＳのプログラムなので、呼ぶ前に、５１によってＯＳをＲＴ−ＯＳに切り替える。ＲＴ−ＯＳ切り替えのアルゴリズムは、図５０で説明する。そして、ＲＴハンドラからリターンした後には、
５２でＯＳをＴＳ−ＯＳに戻す。ＴＳ−ＯＳ切り替え５１のアルゴリズムは、図５１で説明する。１０５でＴＳ−ＯＳ用にハンドラが登録されているか調べる。登録されており、割り込みレベルがSIRQL335以下（１０７）の場合は割り込みが保留される（１９）。割り込みレベルがＳＩＲＱＬより大きかった場合には、
１１３でSIRQL335を割り込みのレベルに設定してソフトウェア的な割り込み抑止をした後、１１４でステータスレジスタ２１３を割り込み前の値に戻して、ハードウェアの割り込み抑止を解除する。１４では、保留ＩＮＴ関数１４を呼び出して保留中の割り込みの処理をする。これは、ここまでの処理の間により高いレベルの割り込みが入り、しかも、その割り込みがＴＳ−ＯＳ宛だったときに、その処理が保留されている可能性があるためである。次に１１０で、割り込みテーブル３３２に登録されているＴＳ−ＯＳ用ハンドラの関数を呼び出す。最後に102で退避したレジスタを回復する（１１１）。
【００３７】
図４７はＲＴ−ＯＳ実行中、すなわち、プロセッサがビッグエンディアンになっているときに、タイマ割り込み以外の割り込みが入ったときに最初に実行されるＢハンドラである。この関数のアドレスは、図５３のＢベクタテーブル3432に登録されている。この関数もハードウェア依存部プログラム３４０のプログラムの１つである。７３１でＣＰＵ２１にある汎用レジスタ２１２などの内容をメモリ内のスタックに退避する。これは、割り込み前のプログラムが使用していたレジスタの内容を割り込みハンドラが破壊するのを防ぐためである。７３２で割り込みテーブル３３２を調べて、入った割り込みのレベルのハンドラがＲＴ−ＯＳについて登録されているか調べる。登録されている場合には、ＲＴハンドラ１５を呼ぶことになる。１０５でＴＳ−ＯＳ用にハンドラが登録されているか調べる。登録されている場合は割り込みが保留される（１９）。これは、ＲＴ−ＯＳの実行をＴＳ−ＯＳの実行によって阻害しないためである。最後に７３１で退避したレジスタを回復する（７３６）。
【００３８】
図５０は、ＯＳをＲＴ−ＯＳに切り替えるＲＴ−ＯＳ切替え７０のアルゴリズムである。このプログラムは、図１や図８のＯＳ切替え５２１の中にある。701で今まで実行していたＴＳ−ＯＳのレジスタの内容を図８のＴＳ−ＯＳ退避領域３４４に退避する。これは、後でＴＳ−ＯＳに戻ったときに処理を続行できるようにするためである。７０２で図３のベクタレジスタ２１４をビッグエンディアン用のベクタテーブルであるＢベクタテーブル３４３２のアドレスに設定する。７０３で実行中のＯＳの種類を記憶する図８のＯＳ状態３３１にＲＴ−ＯＳであることを設定する。５１で図４１のプロセッサをビッグエンディアンに設定する関数を実行する。７０５で図８のＲＴ−ＯＳ退避領域３４２からレジスタを回復する。
【００３９】
図５１は、ＯＳをＴＳ−ＯＳに切り替えるＴＳ−ＯＳ切替え７１のアルゴリズムである。このプログラムも、図１や図８のＯＳ切替え５２１の中にある。この関数は、図５０のＲＴ−ＯＳ切替えと対称的な動作をする。７１１でレジスタの内容をＲＴ−ＯＳ退避領域３４２に退避する。７１２でベクタレジスタ２１４をＬベクタテーブル３４３１のアドレスに設定する。７１３でＯＳ状態３３１に
ＴＳ−ＯＳを設定する。５２で図４２のプロセッサをリトルエンディアンに設定する関数を実行する。７１５で図８のＲＴ−ＯＳ退避領域３４４からレジスタを回復する。
【００４０】
図４１は、図５０の５１のＣＰＵをビッグエンディアンに設定するルーチンのアルゴリズムである。この関数は、図１のエンディアン切替え５２１１の中にある。５１１で図３のバイトスワップレジスタ４１２をリセットしている。これにより、図３のバイトスワップ回路が直結の状態になりＣＰＵ２１とデータバス
２３２の間でデータの反転は行われなくなる。
【００４１】
図４２は、図５１の５２のＣＰＵ２１をリトルエンディアンに設定するルーチンである。この関数は、図１のエンディアン切替え５２１１の中にある。図４１のルーチンでリセットしたバイトスワップレジスタをセットしている。
【００４２】
図１５は図４０と図４７の中のＲＴハンドラ１５のフローチャートである。このプログラムはＲＴ−ＯＳプログラム３２５の１つであり、ＲＴ−ＯＳ宛の割り込みの処理を行う。１５１でレジスタの内容をメモリ内のスタックに退避する。１５２で、割り込みテーブル３３２に登録されているＲＴ−ＯＳ用ハンドラの関数を呼び出す。１５３でステータスレジスタ２１３の割り込み抑止ビットを０にして、すべての割り込みを許可する。割り込み抑止ビットは、割り込みが入った時点で、その割り込みのレベルに設定されている。１５４でリスケジューリングフラグ３２３を調べてリスケジューリングが必要か調べる。これは、１５２で実行した関数内などで、新たにタスクが実行可能になっている可能性があるからである。リスケジューリングの必要がある場合には、図１６のスケジューラ１７を実行する。最後に、退避したレジスタを回復する。
【００４３】
図１６は、図１５のスケジューラ関数１７のフローチャートである。このプログラムは、図１のスケジューラ１７に相当する。１７１で図８のランキュー321にタスクテーブルが接続されているか調べている。これは、実行可能なＲＴ−
ＯＳタスクが存在するか調べている。ない場合には、処理をＴＳ−ＯＳに戻すためにＴＳ−ＯＳ切替えを実行する（１７２）。これは、図４５の５７４の遷移に相当し、図１のスケジューラ１７からＯＳ切替え４２１への通知に相当する。ランキューにタスクテーブルがある場合には、タスクテーブル中の優先度（図１０の優先度３２６１１）が最も高いタスクテーブルを選択する。１７４で現在実行中のタスクのレジスタを実行中のタスクのスタックに退避し、１７５で選択したタスクのスタックからレジスタを回復する。これにより、新たに選択されたタスクの処理が開始される。
【００４４】
図１７は、図９で割り込みレベルの２が入ったときにＲＴ−ＯＳで呼ばれるよう設定されている関数の一例である。この関数は、図１５の１５２で呼ばれることになる。レベル２の割り込みは、図２の入出力部２６からの割り込みになっている。そこで、この割り込みの処理は、制御機器から入力を待っているタスクを実行可能にすることになる。１８１で、ブロックチャネル３２６１３が‘123’であるタスクテーブル３２６３〜３２６４をスリープキュー３２２から探す。
【００４５】
１８２で、そのタスクテーブルをランキュー３２１に入れる。新しいタスクが実行可能となったのでリスケジューリングが必要となる。よって、１８３でリスケジューリングフラグ３２３をオンにする。
【００４６】
図１８は、図４０の保留関数１９のフローチャートである。この関数は、ＲＴ−ＯＳ実行中か、ＴＳ−ＯＳが割り込み抑止をしている間に入ったＴＳ−ＯＳ宛の割り込みを保留する。この関数は、ハードウェア依存部プログラム３４０の１つである。１９１で新規に保留割り込みテーブル３４１１〜３４１２のエントリを割り当てる。１９２で保留割り込みテーブルのIRQL34112 に割り込みのレベルを入れる。１９３で保留割り込みテーブルを保留キュー３３４に入れる。
【００４７】
図１９は、ＲＴ−ＯＳのタスクが、イベントの発生を待つときや、終了するときに呼ぶブロック関数４０である。この関数は、ＲＴ−ＯＳプログラム３２５の１つである。４０１で、現在実行中のタスクのタスクテーブルを図８のスリープキュー３２２に入れる。１７で、図１６のスケジューラを実行し、次に実行するタスクを選択する。実行するタスクがないときには、ＴＳ−ＯＳに処理を戻す。図２０は、図９で割り込みレベルの１が入ったときにＴＳ−ＯＳで呼ばれるよう設定されている関数の一例である。この関数は、図４０の１１０または図１４の１４３で呼ばれることになり、ＴＳ−ＯＳプログラム３１１の１つである。この割り込みは、ディスク２５の読み出しが終了したことをＣＰＵ２１に知らせる割り込みである。４１１で新規にバッファ３１３１を獲得し、４１２でディスクコントローラ２４のデータバッファ２４３からデータをコピーする。そして、バッファ３１３１をバッファキュー３１２に接続する。
【００４８】
図２１はＴＳ−ＯＳプログラム３１１の内、割り込みを抑止しなければならないプログラムの例である。バッファ３１３１からデータの読み出しを行う。バッファ３１３１は、割り込みハンドラである図２０のプログラム４１からもアクセスされるので、割り込みを抑止してアクセスする必要がある。そこで、 RaiseIRQL 関数１２で割り込みを抑止した後、４２１でバッファ３１３１をバッファキュー３１２から外す。LowerIRQL 関数１３で割り込みを許可して、４２２でバッファのデータをリードする。ただし、図１２にある通り、RaiseIRQL 関数１２は、ソフトウェア的にＴＳ−ＯＳ宛の割り込みを抑止しているだけなので、ＲＴ−ＯＳ宛の割り込みは受け付けられる。
【００４９】
図２２は、ＲＴ−ＯＳがタイマ割り込みの周期を設定するときに呼ぶ関数のアルゴリズムである。この関数は、ハードウェア依存部プログラム３４０の１つである。ハードウェアのタイマ２１８が１つしかない計算機においても、２つの
ＯＳに独立に周期タイマを提供できるようになっている。４３１でリアルタイム周期３３７に新しい周期を設定する。４３２でＴＳ周期３３６とリアルタイム周期３３７を比較し、リアルタイム周期が長い場合には、残時間３３８にリアルタイム周期３３７を設定し、４３４でＴＳ周期３３６をハードウェアのタイマ218に設定する。リアルタイム周期３３７がＴＳ周期３３６以下だった場合は、逆に、４３５でＴＳ周期３３６を残時間３３８に設定し、４３６でリアルタイム周期３３７をタイマ２１８に設定する。最後に４３７で半端時間４３７をクリアする。
【００５０】
図２３は、ＴＳ−ＯＳがタイマ割り込み周期を設定するときに呼ぶ関数である。４４１でＴＳ周期に新しい周期を設定している以外は、図２２と同じである。図４８は、ＴＳ−ＯＳ実行中、すなわち、プロセッサがリトルエンディアンになっているときに、タイマ割り込みが入ったときに実行されるＬタイマハンドラ関数である。この関数のアドレスは、図５２のＬベクタテーブルの中の34315 に入っている。６３１でスタックへのレジスタの退避を行う、図２４のタイマハンドラ４５を呼び出す必要があるが、タイマハンドラ４５は、ＲＴ−ＯＳとＴＳ−ＯＳで共通に使用される関数であるが、ここではビッグエンディアンで記述されていると仮定する。そこで５１でプロセッサをビッグエンディアンに設定した後に実行する。実行終了後は、エンディアンを５２でリトルエンディアンに戻す。最後に退避したレジスタを回復する。
【００５１】
図４９は、図４８と同様なハンドラであるがＲＴ−ＯＳ実行中にタイマ割り込みが発生したときに実行される関数である。ＲＴ−ＯＳはビッグエンディアンで実行されるので図４８のように途中でエンディアンを切り替える必要がない。
【００５２】
図２４は、タイマ割り込みが入った時の割り込みハンドラである。この関数は、ハードウェア依存部プログラム３４０の１つである。４５１でＴＳ周期３３６とリアルタイム周期３３７を比較し、リアルタイム周期３３７の方が長い場合には、ＴＳ周期小関数４６を実行し、そうでない場合には、ＲＴ周期小関数４８を実行する。
【００５３】
図２５は、図２４のＴＳ周期小関数のアルゴリズムである。４６１で半端時間３３９が０か調べる。半端時間３３９はリアルタイム周期が終了した時点でＴＳ周期終了までの時間である。半端時間３３９が０以外のときは、４６２で半端時間３３９をタイマ２１８に設定する。リアルタイム周期は終了しているので、
４６３でリアルタイムタイマハンドラ関数を呼ぶ。４６４で残時間３３８に（リアルタイム周期３３７−ＴＳ周期３３６）を設定する。残時間３３８は、次にタイマ割り込みが発生したときにリアルタイム周期終了までの時間である。４６５で半端時間３３９を０とする。４６１で半端時間が０の場合は、４６６で残時間３３８を調べる。残時間３３８が０の場合は、リアルタイム周期が終了しているので４６７でリアルタイムタイマハンドラ関数を実行し、４６８で残時間をリアルタイム周期とする。このとき、ＴＳ周期も終了している４７３でＴＳタイマハンドラ関数を呼ぶ。４６６で残時間３３８があるときには、４６９で残時間338からＴＳ周期を減じる。４７０で、減じた結果をＴＳ周期と比較し、短い場合には、４７１で半端時間３３９に（ＴＳ周期３３６−残時間３３８）を設定し、残時間３３８をハードウェアのタイマ２１８に設定する。この場合もＴＳ周期は終了しているので、４７３でＴＳタイマハンドラ関数を呼ぶ。ただし、ＴＳタイマハンドラはＴＳ−ＯＳの一部なので７１でＴＳ−ＯＳにＯＳを切り替えた後に呼び、呼んだ後に７０でＯＳを元のＲＴ−ＯＳに戻す。
【００５４】
図２６は、図２４のＲＴ周期小関数のアルゴリズムである。アルゴリズムは、ＲＴ−ＯＳとＴＳ−ＯＳの関係が逆転しているだけで、図２５と同様である。
【００５５】
図２７は、本発明の別の実施例を示したものである。図１の構成では、１つのＣＰＵ上でリトルエンディアンＯＳとビッグエンディアンＯＳを切り替えつつ実行していた。一方、図２７では、ＣＰＵを２つ用いている。２１−２のＣＰＵはリトルエンディアンの事務処理用ＯＳ（ＴＳ−ＯＳ）３１を実行するためのものである。このＣＰＵのエンディアンはリトルエンディアンに固定されている。
【００５６】
２１−１のＣＰＵは、ビッグエンディアンのＲＴ−ＯＳ３２を実行する。この
ＣＰＵのエンディアンはビッグエンディアンに固定されている。５３１〜５３２のタスクは、ＴＳ−ＯＳ３１のタスクであり、５３３〜５３４はＲＴ−ＯＳ３２のタスクである。ＣＰＵ２１−１と２１−２は共有メモリ８０を共有している。図では、ＯＳ３１〜３２やタスク５３１〜５３４が共有メモリ８０の外に記述されているが、これらのプログラムやデータが共有メモリの中に存在しても差し支えない。
【００５７】
図２８は、マルチプロセッサ計算機の構成の例である。２１−１と２１−２の２つのＣＰＵがバス２３に接続されている点が異なっている。２１−１のＣＰＵがＲＴ−ＯＳを専用に実行し、２１−２のＣＰＵがＴＳ−ＯＳを専用に実行する。メモリは８０−１のＲＯＭと８０−２のＲＡＭに分かれている。両メモリとも両ＣＰＵと共有されている。ＣＰＵ２１−１はビッグエンディアンモードで実行され、ＣＰＵ２１−２はリトルエンディアンモードで実行される。レジスタ５５は両ＣＰＵからアクセス可能である。このレジスタは、３２ビットであり、ビッグエンディアンのＣＰＵから見て0x00000001の値を持っている。リトルエンディアンのＣＰＵは、レジスタの内容を反転して読むので0x01000000の値を読み込む。両ＣＰＵは、リセット後、ＲＯＭ８０−１内のプログラムを実行する。
【００５８】
図２９は、図２８のＲＯＭ８０−１の内容である。図２８のＣＰＵ２１−１とＣＰＵ２１−２は、リセット後にこのＲＯＭ８０−１のアドレス０から実行を開始する。図ではＲＯＭの内容はビッグエンディアンのＣＰＵが呼んだ場合の値となっている。０番地の0400000Cは命令としては、現在実行中の命令のアドレス＋０ｘ０Ｃの番地にジャンプしなさいという命令である。したがって、ビッグエンディアンのＣＰＵ２１−１は、０番地の命令を実行した次は、１０番地の命令を実行する。一方、リトルエンディアンのＣＰＵ２１−２は、同じ０番地の命令を読み込んでも0c000004という命令を読み込む。この命令はレジスタ０の内容をレジスタ１２にロードする命令である。したがって、このＣＰＵは、次に４番地の命令を実行する。このようにすることにより、ビッグエンディアンのＣＰＵとリトルエンディアンのＣＰＵで実行の経路を分けることが可能となる。４〜Ｃ番地にはリトルエンディアンで意味を持つ命令が入っており、この部分で分岐命令を実行してリトルエンディアンのＯＳへ分岐する。１０番地以降には、ビッグエンディアンのＯＳのプログラムが入っている。
【００５９】
図３０は、図２８のＲＯＭ２２−１別の実施例である。図２８ではＣＰＵ２１−２とＣＰＵ２１−２で同じＲＯＭの部分がアクセスされるようになっていたが、図３０では別々の部分がアクセスされる。２３はバスである。２３２はデータバスである。２３１はアドレスバスである。アドレスバス２３１は最上位のアドレスライン以外、ＲＯＭのアドレスラインに直結されている。２３４のラインは、ＲＯＭへの読み出しのリクエストがＣＰＵ２１−２から来ているのかCPU21−1から来ているのかを示すＣＰＵ判別ラインである。ＣＰＵ２１−２から来ているとき１となる。アドレスバスの最上位のライン２３１−１は、ＣＰＵ判別ライン２３４と排他論理輪回路２３５を通ってＲＯＭ８０−１のアドレスラインに接続されている。
【００６０】
図３１は、図３０のＲＯＭを用いたときの２つのＣＰＵから見たメモリマップを示している。５４１がＣＰＵ２１−１のメモリマップである。ＣＰＵ２１−１からＲＯＭを見るとＲＯＭ−０の領域５４１１がマップの先頭に来ている。一方、ＣＰＵ２１−２から見るとＲＯＭ−１の領域５４２１が先頭に来る。ＲＯＭ−０の領域とＲＯＭ−１の領域には、同じプログラムがＲＯＭ−０にはビッグエンディアンのフォーマットで、ＲＯＭ−１の領域にはリトルエンディアンのフォーマットで入っている。
【００６１】
図４３は、図３１のＲＯＭ−０およびＲＯＭ−１領域に入っているＣＰＵ２１−１およびＣＰＵ２１−２のリセット後実行されるプログラムである。５６１で図２８のレジスタ５５を読んで、その値が１であるか判断している。ビッグエンディアンのＣＰＵ２１−１は、このレジスタ５５を読むと１を読み取るので563でＲＴ−ＯＳにジャンプする。一方、リトルエンディアンのＣＰＵ２１−２は、レジスタ５５の値が0x01000000に読めるので、５６２でＴＳ−ＯＳにジャンプする。
【００６２】
図４４は、図４３でレジスタ５５を使用した代わりにＲＯＭ８０−１上に記憶されたフラグを用いた例である。図４３とまったく同様の方法でビッグエンディアンとリトルエンディアンのＣＰＵで動作を分離することが可能である。
【００６３】
図３２は、ステータスレジスタの構成例である。図３２のマルチプロセッサ計算機の２つのＣＰＵ（２１−１と２１−２）は、図３のＣＰＵと同様の構成であるが、２１３のステータスレジスタの構成が、図５の構成と異なっている。図５のステータスレジスタでは、割り込み抑止ビット（２１３１〜２１３２）が２進数の値を表しており、この値以下のレベルの割り込みが抑止されていたが、図
３２のステータスレジスタは、割り込みレベルそれぞれに対応した割り込み抑止ビット（２１３４〜２１３６）が存在する。各ビットがセットされているときに、それに対応したレベルの割り込みが抑止される。
【００６４】
図３３は、ＲＴ−ＯＳを実行する図３１のＣＰＵ２１−１のステータスレジスタ２１３−１の状態である。このＣＰＵは、２１３４−１のビットのみがセットされており、レベル１の割り込みのみがマスクされている。
【００６５】
図３４は、ＴＳ−ＯＳを実行する図３１のＣＰＵ２１−２のステータスレジスタ２１３−２の状態である。このＣＰＵは、２１３５−２のビットのみがセットされており、レベル２の割り込みのみがマスクされている。
【００６６】
図３５は、図３１のメモリ２２の内容である。ベクタテーブルがＣＰＵ毎に２つ(３４３−１と３４３−２)設けられている。ベクタテーブルは、割り込みが入ったときに実行するプログラムのアドレスが入っているテーブルである。ＲＴ−ＯＳを実行する図３１のＣＰＵ２１−１が、ベクタテーブル３４３−１を使用し、ＴＳ−ＯＳを実行する図３１のＣＰＵ２１−２がベクタテーブル３４３−２を使用する。それぞれのＣＰＵの図３のベクタレジスタ２１４が、それぞれのベクタテーブルのアドレスを指すことになる。ベクタテーブルには割り込みレベル毎に飛び先のアドレスが入っている。３４３−１のベクタテーブルはレベル１の割り込みの飛び先が０になっており、この割り込みは無効であることを示している。レベル２とレベル３の飛び先は、いずれもＲＴ−ＯＳ３２のプログラム３２５の中の関数になっている。３４３−２のベクタテーブルはレベル２の割り込みの飛び先が０になっており、この割り込みは無効であることを示している。レベル１とレベル３の飛び先は、いずれもＴＳ−ＯＳ３１のプログラム３１１の中の関数になっている。図８にあったＯＳ状態３３１，割込みテーブル３３２， SIRQL335，保留キュー３３４，ＴＳ−ＯＳ退避領域３４４，ＲＴ−ＯＳ退避領域３４２，タイマ関係の領域３３６〜３３９などは、単一のプロセッサで２つの
ＯＳを実行するために必要な機構のため、図３５では必要なくなっている。また、マルチプロセッサ構成では、割込みを禁止したのみでは、共有データ３４７の排他制御ができないので、排他制御用のロック３４７が図３５に加わっている。
図３６は、図３１のマルチプロセッサ構成のときの図１２のRaiseIRQL 関数
１２である。本構成では、SIRQL335を書き換える代わりに、自分のＣＰＵのステータスレジスタ（２１３−１または２１３−２）をセットしている。
【００６７】
図３７は、図３１のマルチプロセッサ構成のときの図１３のLowerIRQL 関数
１３である。本構成では、自分のＣＰＵのステータスレジスタ（２１３−１または２１３−２）をクリアするのみである。
【００６８】
図３８は、図３１のマルチプロセッサ構成のときの図１５のPIO_ON関数１５である。図２の構成では、入ってきた割り込みを２つのＯＳに割り振る必要があったが、マルチプロセッサ構成では、各ＣＰＵが別々のＯＳを実行しており、ステータスレジスタの設定に従って、必要な割り込みの処理を行う。このため、割り込みの処理は、通常のＯＳの割り込み処理と同じである。１０２でレジスタの内容を退避した後、割り込み本体の処理を行う。ここでは、図１７で行っていた処理内容１８１〜１８３の処理を行っている。１１１で退避しておいたレジスタの内容を回復し、１６２でリターンする。
【００６９】
図３１のマルチプロセッサ構成のときのブロック関数４０は図１９と同じである。ただし、スケジューラ１７は、図３９のようになる。図１６と比較すると、図１６ではランキューが空のときには、１７２でＴＳ−ＯＳに処理を戻していたが、図３９では、ループして待つ。
【００７０】
【発明の効果】
本発明によれば、エンディアンの異なるオペレーティングシステムを切り替えつつ同一プロセッサ上で並行して実行可能である。
【図面の簡単な説明】
【図１】ソフトウェア構成を示した図である。
【図２】計算機の構成を示した図である。
【図３】ＣＰＵの構成を示した図である。
【図４】割込み要求レジスタの構成を示した図である。
【図５】ステータスレジスタの構成を示した図である。
【図６】入出力部の構成を示した図である。
【図７】ディスクコントローラの構成を示した図である。
【図８】メモリの内容を説明するための図である。
【図９】割り込みテーブルの構成を示した図である。
【図１０】タスクテーブルの構成を示した図である。
【図１１】保留割り込みテーブルの構成を示した図である。
【図１２】割り込み抑止関数のアルゴリズムを示した図である。
【図１３】割り込み許可関数のアルゴリズムを示した図である。
【図１４】保留割り込みの許可関数のアルゴリズムを示した図である。
【図１５】ＲＴ−ＯＳの割り込みハンドラを示した図である。
【図１６】スケジューラのアルゴリズムを示した図である。
【図１７】入出力機器からの割り込みハンドラを示した図である。
【図１８】割り込みを保留する関数を示した図である。
【図１９】ブロック関数を示した図である。
【図２０】ディスクアクセス終了割り込みハンドラを示した図である。
【図２１】ＴＳ−ＯＳの割り込みを抑止するプログラムを示した図である。
【図２２】ＲＴ−ＯＳのタイマ周期設定関数を示した図である。
【図２３】ＴＳ−ＯＳのタイマ周期設定関数を示した図である。
【図２４】タイマ割り込みハンドラを示した図である。
【図２５】タイマ割り込みでＴＳ周期がリアルタイム周期より短い場合の処理を示した図である。
【図２６】タイマ割り込みでリアルタイム周期がＴＳ周期より短い場合の処理を示した図である。
【図２７】ソフトウェア構成を示した図である。
【図２８】マルチプロセッサ計算機の構成を示した図である。
【図２９】ＲＯＭの内容を説明するための図である。
【図３０】ＲＯＭの構成を示した図である。
【図３１】ＲＯＭのメモリマップを示した図である。
【図３２】ステータスレジスタの構成を示した図である。
【図３３】ＴＳ−ＯＳ用ＣＰＵのステータスレジスタの状態を示した図である。
【図３４】ＲＴ−ＯＳ用ＣＰＵのステータスレジスタの状態を示した図である。
【図３５】メモリの内容を示した図である。
【図３６】割り込み抑止関数のアルゴリズムを示した図である。
【図３７】割り込み許可関数のアルゴリズムを示した図である。
【図３８】ＲＴ−ＯＳの割り込みハンドラを示した図である。
【図３９】ブロック関数を示した図である。
【図４０】Ｌハンドラのフローチャートを示した図である。
【図４１】ビッグエンディアンモード設定のアルゴリズムを示した図である。
【図４２】リトルエンディアンモード設定のアルゴリズムを示した図である。
【図４３】リセット処理のアルゴリズムを示した図である。
【図４４】リセット処理の別のアルゴリズムを示した図である。
【図４５】計算機の状態遷移を示した図である。
【図４６】バイトスワップ回路の構成を示した図である。
【図４７】Ｂハンドラのアルゴリズムを示した図である。
【図４８】Ｌタイマハンドラのアルゴリズムを示した図である。
【図４９】Ｂタイマハンドラのアルゴリズムを示した図である。
【図５０】ＲＴ−ＯＳ切替えのアルゴリズムを示した図である。
【図５１】ＴＳ−ＯＳ切替えのアルゴリズムを示した図である。
【図５２】Ｌベクタテーブルの内容を示した図である。
【図５３】Ｂベクタテーブルの内容を示した図である。
【符号の説明】
１７，６２…スケジューラ、２１…ＣＰＵ、２２…メモリ、２３…バス、２４…ディスクコントローラ、２５…ディスク、２６…入出力部、３１…ＴＳ−ＯＳ、３２…ＲＴ−ＯＳ、３３…ハードウェア依存部、５５…ＣＰＵ判別レジスタ、６３…Ｌタイマハンドラ、６４…Ｂタイマハンドラ、７０…ＲＴ−ＯＳ切替え、７１…ＴＳ−ＯＳ切替え、７３…Ｂハンドラ、８０…共有メモリ、２１１…演算器、２１２…汎用レジスタ、２１３…ステータスレジスタ、２１４…ベクタレジスタ、２１５…割り込み要求レジスタ、２１６…割り込みコントローラ、２１７…プログラムカウンタ、２１８…タイマ、２３１…アドレスバス、２３２…データバス、２３３…割り込みライン、２４１…デコーダ、２４２…セクタレジスタ、２４３…データバッファ、２４４…アクセス終了通知線、２４５…セクタ指定線、２４６…データ線、２６１…入力線、２６２…出力線、２６３…ラッチ、
２６４…オア回路、２６５…デコーダ、２６６…ラッチ、３１１…ＴＳ−ＯＳプログラム、３１２…バッファキュー、３２１…ランキュー、３２２…スリープキュー、３２３…リスケジューリングフラグ、３２４…第２ハンドラアドレス、
３２５…ＲＴ−ＯＳプログラム、３３１…ＯＳ状態、３３２…割り込みテーブル、３３４…保留キュー、３３５…ＳＩＲＱＬ（ソフトウェアＩＲＱＬ）、３３６…ＴＳ周期、３３７…リアルタイム周期、３３８…残時間、３３９…半端時間、３４０…ハードウェア依存部プログラム、３４２…ＲＴ−ＯＳ退避領域、３４４…ＴＳ−ＯＳ退避領域、３４５…共有データ、３４６…ＯＳ状態カウンタ、347…ロック、４１１…バイトスワップ回路、４１２…バイトスワップレジスタ、
５２１…ＯＳ切替えプログラム、５３１〜５３４…タスク、５６１…ＴＳ−ＯＳタスク実行中状態、５６２…ＴＳ−ＯＳ割り込みハンドラ実行中状態、５６３…ＲＴ−ＯＳタスク実行中状態、５６４…ＲＴ−ＯＳ割り込みハンドラ実行中状態、５９１〜５９２…バッファ、２１３１〜２１３６…割り込み抑止ビット、3121〜３１２２…バッファ、３２６１〜３２６４…タスクテーブル、３２７１〜3274…カーネルスタック、３４１１〜３４１２…保留割り込みテーブル、３４３１…Ｌベクタテーブル、３４３２…Ｂベクタテーブル、４１２１…バイトスワップライン、５２１１…エンディアン切り替えプログラム。[0001]
BACKGROUND OF THE INVENTION
Run different endian operating systems simultaneously on the same computer.
[0002]
[Prior art]
The arrangement method of information in the memory may differ depending on the computer. This arrangement method is called endian. There are currently two endian types. One is big endian. In this endian, when there is 32-bit data of 01234567 in hexadecimal, it is stored in the memory in ascending order from the upper byte. That is, 01 is 4n address, 23 is 4n + 1 address, 45 is 4n + 2 address, 67 is 4n + 3 address, and so on. On the other hand, in the little endian, conversely, it is stored in the lower address from the lower byte. In the previous example,
67 is address 4n, 45 is address 4n + 1, 23 is address 4n + 2, and 01 is address 4n + 3.
[0003]
Japanese Patent Application Laid-Open Nos. 8-278918, 8-314733, and 8-234781 disclose techniques related to endianness.
[0004]
JP-A-8-278918 and JP-A-8-314733 disclose a technique for switching endian when switching tasks, which is divided into tasks executed in big endian and tasks executed in little endian for each task. ing.
[0005]
Japanese Patent Laid-Open No. 8-234781 discloses a technique for executing both a big endian operating system (hereinafter referred to as OS) and a little endian OS on a single computer.
[0006]
[Problems to be solved by the invention]
The business processing OS has a very good human interface. For this reason, there is an increasing demand for use in computers that control factory machines.
[0007]
However, since the paperwork OS is mainly human, there is no need for high-speed response. The method of finely dividing the interrupt suppression section as in the real-time OS not only makes the OS design difficult, but also reduces the processing throughput. Thus, there are many portions of the business processing OS that perform processing for a long time without interrupt interruption. In this state, it cannot be used for real-time control.
[0008]
In view of this, a technology has been developed in which a business processing OS and a real-time OS are operated on the same computer to achieve both an excellent interface and real-time responsiveness.
[0009]
However, at present, the mainstream business processing OS for personal computers operates in little endian, while the operating system for real time processing is often written in big endian. Currently, the above two
In the technology for operating the OS on the same computer, OSs with different endians cannot be operated on the same computer.
[0010]
Japanese Patent Application Laid-Open No. 8-234781 discloses a technique for executing both a big endian OS and a little endian OS on a single computer. The endian is selected.
[0011]
JP-A-8-278918 can execute both endian tasks, but cannot execute an operating system. Here, it should be noted that tasks and operating systems differ greatly as programs. One of the major differences is that the task program does not include interrupt processing from an external device. One of the important tasks of the OS is interrupt processing. In the technique described in Japanese Patent Laid-Open No. 8-278918, since there is one operating system, the interrupt processing program is executed in the endian of this operating system.
[0012]
Another difference is that the task does not include a scheduler. The scheduler is a means for determining the task execution order and is not included in the task itself. In order to execute two OSs on the same computer, it is necessary to coordinate these two schedulers, but this is not taken into consideration in the technique of Japanese Patent Application Laid-Open No. 8-278918.
[0013]
[Means for Solving the Problems]
In the present invention, a storage device that stores a plurality of operating systems that are executed in different endians, a plurality of tasks that operate on the respective operating systems, and a scheduling program that manages the execution order of the tasks, and a calculation are executed. In order to execute the operating system determined by the scheduling program, the processor is configured to have a switching unit for switching endian so as to achieve the above object.
[0014]
In other words, the same processor can be used to execute an operating system that is executed in big endian that stores the memory in ascending order starting from the upper byte and a little endian that is stored in the memory starting from the lower byte. Therefore, when the operating system determined by the scheduling program is big endian, it is possible to write to or read from memory in ascending order from the upper byte, and when the determined operating system is little endian, the lower end The processor is provided with a conversion circuit for exchanging in units of bytes so that writing or reading can be performed in ascending order from the byte.
[0015]
According to the present invention, there is provided a computer system having a storage device storing instructions that can be executed in different endians, and a plurality of processors that access the storage device in different endians and execute instructions read from the storage devices. The storage device is configured to have an instruction that is accessed in common by a plurality of processors and that an instruction to be executed next differs depending on the endian.
[0016]
That is, when there are a processor that is executed in big endian and a processor that is executed in little endian, and the programs executed by these processors are stored in the shared memory, the respective programs are different.
[0017]
That is, the shared memory stores a program executed in big endian and a program executed in little endian. In this case, a processor executing big endian must access a program executed in big endian, and a processor executing little endian must access a program executed in little endian. Therefore, an instruction that can be commonly accessed by a processor that executes big endian and a processor that executes little endian is stored in this memory. This instruction causes a big endian processor to jump to a big endian program and a little endian processor to jump to a little endian program. As a result, different endian processors can be executed using the shared memory.
[0018]
Further, when the shared memory is used as described above, an address accessed from the processor may be converted. That is, address conversion is performed so that a little endian processor can access a program executed in little endian, and a big endian processor can access a program executed in big endian.
[0019]
Further, a separate register may be provided, and access to the shared memory may be determined according to the value stored in this register.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described with reference to FIGS.
[0021]
FIG. 1 shows an embodiment of the present invention. The CPU 21 can dynamically switch the endian. This will be described in detail with reference to FIG. What is described above the CPU 21 is software that operates on the CPU 21. Reference numeral 31 denotes a business processing OS (TS-OS) program written in little endian. Reference numeral 32 denotes a real-time OS (RT-OS) program written in big endian. 531 to 532 and 533 on each OS
534 tasks are executed. Each task is described in the same endian as the OS to be executed. The OSs 31 and 32 are programs that do not depend on the hardware structure, and the hardware dependent part is included in the 33 hardware dependent part. This hardware-dependent unit is connected to TS-OS 31.
An OS switching program 521 for switching the RT-OS 32 is provided. The OS switching program 521 switches the OS based on information from the scheduler 62 of the TS-OS and the scheduler 17 of the RT-OS. When an interrupt is input from the interrupt line 233, the interrupt handler in the OS switching program 521 processes all interrupts first. This interrupt handler determines which OS the interrupt is to be processed by, and switches the OS. When switching OS
An endian switching program 5211 switches the endian of the CPU 21.
[0022]
FIG. 45 shows an overview of the state transition of the computer of FIG. Reference numeral 561 denotes a TS-OS task executing state, and reference numeral 562 denotes a TS-OS interrupt handler executing state. When in these two states, TS-OS is being executed. On the other hand, 563
An RT-OS task is being executed, and 564 is an RT-OS interrupt handler executing state. When in these two states, the RT-OS is being executed. In the TS-OS task executing state 561, when an interrupt to be processed by the TS-OS is accepted (571), the state transits to the TS-OS interrupt handler executing state 562. When the execution of the handler is completed (572), the process returns to the TS-OS task executing state 561. When the RT-OS task becomes executable during execution of the TS-OS task (573), the state transits to the RT-OS task executing state 563. As long as there is an RT-OS task that can be executed, the RT-OS task is executed. The transition to the TS-OS task executing state (561) is made only when there is no executable RT-OS task (574). When an interrupt to be processed by the RT-OS is accepted in the TS-OS task executing state 561, the TS-OS interrupt handler executing state 562, and the RT-OS task executing state 563 (575, 579,
578), and transits to the RT-OS interrupt handler executing state 564. If the execution of the handler is completed and there is no executable RT-OS task, the state returns to the state when the interrupt is accepted (576, 580). If there is an executable RT-OS task (577), in order to guarantee the real-time responsiveness of the RT-OS transitioning to the RT-OS task executing state 563, an interrupt of the TS-OS is executed during the RT-OS execution. Is masked. Therefore, the TS-OS interrupt from the RT-OS task executing state 563 and the RT-OS interrupt handler executing state 564 causes
There is no transition to the state during execution of the TS-OS interrupt handler.
[0023]
FIG. 2 shows the configuration of the computer. The CPU 21 executes a program stored in the memory 22. The memory 22 also stores data used by the program. The CPU 21 accesses the memory 22 through the bus 23. The CPU 21 can access the disk controller 24 through the bus 23 to read / write data on the disk 25. The disk controller 24 can interrupt the CPU 21 through the bus 23 to notify that the disk read / write has been completed. The input / output unit 26 is used to output a control signal to an external device that requires real-time control or to input a signal from the external device. 261 is an input line and 262 is an output line. When the input line 261 is turned on, the input / output unit 26 interrupts the CPU 21 through the bus 23.
[0024]
FIG. 3 shows the configuration of the CPU 21 of FIG. The address bus 231, the data bus 232, and the interrupt line 233 are part of the bus 23 in FIG. This CPU 21 has three levels of interrupts. The interrupt line 233 is also composed of three lines for each level. The program counter 217 remembers the address at which the next instruction to be executed is stored in the memory 22 of FIG. By outputting this address to the address bus 231, an instruction is received from the memory through the data bus 232. Reference numeral 411 denotes a byte swap circuit. The byte swap circuit 411 will be described in detail with reference to FIG. When the byte swap register 412 is set, the byte swap circuit 411 is inverted. As a result, a little endian mode in which data from the CPU 21 is inverted and output to the data bus 232 is set. When the byte swap register 412 is reset, the byte swap circuit 411 is directly connected, and the CPU 21 enters the big endian mode. The instruction is executed by the computing unit 211. A general-purpose register 212 may be used as an operand when executing an instruction. The interrupt controller 216 controls interrupt requests coming from the interrupt line 233. The status register 213 is a register representing the state of the CPU 21 and can be read and written by the arithmetic unit 211. In the status register 213, there is a bit that functions to suppress an interrupt request. When an interrupt is suppressed, even if an interrupt request is received, processing corresponding to the interrupt is not performed. Interrupt processing is performed when interrupt suppression is released. The interrupt request register 215 is a register to which the interrupt type is written by the interrupt controller 216 when an interrupt occurs. The vector register 214 is a register in which the address of the interrupt vector table in the memory is entered. When an interrupt occurs, the interrupt controller 216 searches the interrupt vector table for the address of the vector register 214 and sets the address of the interrupt processing program written therein in the program counter 217. The timer 218 requests an interrupt to the interrupt controller 216 every set time.
[0025]
FIG. 46 shows the configuration of the byte swap circuit 411 of FIG. Reference numeral 232 corresponds to the data bus of FIG. The data bus 232 is divided into an input data bus 2321 and an output data bus 2324 by buffers 591 and 592. The input and output of the data bus are switched by a 593 write control line. The number of data bus lines is 32. Reference numeral 2321 (31-24) denotes a line from the 31st bit to the 24th bit of 2321. Others are the same. 601-
Reference numerals 604 and 611 to 614 denote selectors. When the byte swap line 4121 coming from the byte swap register 412 in FIG. 3 is turned on, the value of the right input line is output to the output line, and when it is off, the left input line is output. As a result, when the byte swap register 412 is set, the byte order of the input data bus 2321 is inverted and output to the calculator input line 2322, the calculator output line of 2323 is also inverted, and the output data bus 2324. When the byte swap register 412 is not set, data is transferred in the byte order as it is.
[0026]
FIG. 4 shows details of the interrupt request register 215 of FIG. 2151 to 2153 are bits that are turned on when a level 1 to level 3 interrupt is received, respectively.
[0027]
In this embodiment, the interrupt level from the disk controller is 1, the interrupt level from the input / output unit is 2, and the interrupt level from the timer is 3. FIG. 5 shows details of the status register 213 of FIG. There are interrupt inhibit bits 2131 to 2132 that serve to inhibit interrupt requests. The interrupt suppression bit represents four interrupt request levels in binary. Interrupt requests below the level indicated by the interrupt suppression bit are suppressed. Also, when an interrupt is entered, an interrupt suppression bit is set at the level of the interrupt, and when an interrupt that enters later is below the set level, the interrupt is suppressed.
[0028]
FIG. 6 is a detailed configuration of the input / output unit 26 of FIG. This part is used to control an external device that requires real-time control. Reference numeral 261 denotes an input line that captures the state of the external device. An output line 262 outputs a control signal to an external device. The input line 261 is connected to the OR circuit 264. Here, the output of the OR circuit 264 is connected to the level 2 interrupt line of the bus interrupt line 233. When any of the input lines 261 is turned on, an interrupt is requested to the CPU. The input line 261 is also input to the latch 263, and the state of the input line 261 is saved. The contents of this latch can be read from the data bus by designating an address on the address bus 231. The decoder 265 decodes the address of the address bus 231 and selects a latch for reading and writing. A latch 266 holds the output of the output line 262. By setting an address in the address bus 231, the contents of the data bus are latched.
[0029]
FIG. 7 shows a detailed configuration of the disk controller 24 of FIG. The sector register 242 is a register that designates a sector on the disk to be read and written. The data buffer 243 stores data written to or read from the disk. The sector register 242 and the data buffer 243 can be accessed from the data bus 232 by giving addresses to the address bus 231. The address is decoded by the decoder 241. The access end notification line 244, the sector designation line 245, and the data line 246 are connected to the disk 25 in FIG. The access end notification line 244 is turned on when the disk access is completed. This line is connected to the interrupt line 233 of the bus 23, and an interrupt request is sent to the CPU 21 when turned on. The level of this interrupt is 1. The sector designation line 245 is a line for notifying the disk of a sector to be accessed, and the data line is a line for flowing data to be read from and written to the disk. FIG. 8 shows details of the contents of the memory 22 of FIG. The memory 22 consists of three parts. The TS-OS 31 is an OS program and data for business processing in which real-time characteristics are not considered. The RT-OS 32 performs real-time processing.
OS programs and data. The hardware dependence unit 33 is a program and data extracted from the OS depending on hardware. Many recent OSs have a configuration in which hardware-dependent portions are made independent in this way in order to improve portability between hardware. In this embodiment, by remodeling this part, two OSs can be switched and executed in parallel. Of the TS-OS 31, 311 is a TS-OS program. Reference numeral 312 denotes a buffer queue to which buffers 3131 to 3132 for storing data read from the disk 25 are connected. The run queue 321 in the RT-OS 32 is a queue to which task tables 3261 to 3262 of tasks in an executable state are connected. Details of the task table will be described with reference to FIG. The sleep queue 322 is a queue to which task tables 3263 to 3264 of tasks that are blocked waiting for an event are connected. The rescheduling flag 323 is a flag indicating that RT-OS rescheduling is necessary. The RT-OS program 325 is an RT-OS program. Although details of this program will be described later, this program includes a scheduler 62 for determining the execution order of RT-OS tasks. The kernel stacks 3271 to 3274 are stack areas used by the tasks in the task tables 3261 to 3264. In the hardware dependent unit 33, the OS state 331 is an area for storing which of the TS-OS 31 and the RT-OS 32 is being executed. The interrupt table 332 is displayed when an interrupt is entered.
It is a table describing what kind of processing each of the TS-OS 31 and the RT-OS 32 performs. The interrupt table 332 will be described in detail with reference to FIG. SIRQL335 is a variable for performing software interruption suppression to the TS-OS 31. Since the TS-OS 31 does not consider real-time processing, the TS-OS 31 may perform processing while prohibiting interruption for a long time. Even in such a situation, the RT-OS 32 must be able to respond to the interrupt. This means
The TS-OS 31 is prohibited from being interrupted not by hardware but by software. Interrupts with a level less than or equal to the value of SIRQL335 are entered from the hardware but are suspended in software. The information on the suspended interrupt is stored in the suspension queue 334. The hold interrupt tables 3411 to 3412 are connected to the hold queue. Reference numerals 336 to 339 are variables used to allocate timer interrupts to two OSs. The TS cycle 336 is a timer interrupt cycle required by the TS-OS 31. The RT cycle is a timer interrupt cycle requested by the RT-OS. As shown by 218 in FIG. 3, there is one hardware timer, but this is shown by software so that both OSs have their own timers. The TS-OS save area 344 and the RT-OS save area 342 are areas for saving the register state of the OS that has been executed so far when the OS is switched. A TS-OS register is saved in the TS-OS save area 344, and RT-
RT-OS registers are saved in the OS save area 342. The L vector table 3431 and the B vector table 3432 are tables in which jump destinations are set when an interrupt occurs. When the processor is executed in little endian and big endian, the interrupt handler address is different and the endian describing the vector table itself is also different. Use a table. The L vector table 3431 is used when little endian is used, and the B vector table 3432 is used when big endian is used. The contents of these vector tables will be described with reference to FIGS. The vector register 214 in FIG. 3 is set so that the address of this table can be entered. The shared data 345 is data accessed from both the TS-OS 31 and the RT-OS 32. Details of the hardware dependent program 340 will be described later.
[0030]
FIG. 52 shows an example of the contents of the L vector table 3431 of FIG. This vector table is used when the CPU 21 is operating in little endian. The column 34311 is the interrupt level,
The column 3431 describes the address of the interrupt handler corresponding to each interrupt level. As the address of the interrupt handler, the address of the L handler function is normally set like 34313 to 34314. However, regarding the level of the 34315 timer interrupt, a special handler called an L timer handler is used because it is necessary to share a timer between both OSs. The L handler algorithm will be described with reference to FIG. 40, and the L timer handler algorithm will be described with reference to FIG.
[0031]
FIG. 9 shows details of the interrupt table 332 of FIG. The column 3321 is the interrupt level, the column 3322 is the address of the handler program for the RT-OS 33 interrupt, and the column 3323 is the address of the TS-OS 32 handler program. The row 3324 indicates that the RT-OS need not be notified when an interrupt of interrupt level 1 is entered, but the TS-OS executes the DISK_END function. In this way, it is possible to notify an interrupt to one of the OSs, and it is also possible to execute the handlers of both OSs as in line 3326.
[0032]
FIG. 10 shows details of the task table 3261 of FIG. The Next pointer 32611 is a link pointer for connecting the task table to the run queue 321 and the sleep queue 322 in FIG. The priority area 32612 is an area for entering the priority for executing the task. When selecting a task to be executed by the RT-OS, the task having the highest priority is selected. The block channel area 32613 is an area for entering the type of event when the task is blocked waiting for the occurrence of an event. The stack 32614 stores the address of the stack used by the task.
[0033]
FIG. 11 shows details of the pending interrupt table 3411 of FIG. Next pointer
Reference numeral 34111 denotes a link pointer for connecting the hold interrupt table to the hold queue 334. The IRQL 34112 stores the level of interrupts that are pending.
FIG. 12 shows the RaiseIRQL function which is one of the hardware dependent program 340.
12. This function is a function that the TS-OS 31 calls to suppress interrupts. This function is used for buffer queue exclusive control in the buffer read algorithm of FIG. This function only rewrites SIRQL335 in the memory 22 without actually rewriting the interrupt suppression bit of the hardware status register 213 so that the RT-OS interrupt is not prohibited (121).
[0034]
FIG. 13 shows the LowerIRQL function 13 which is one of the programs of the hardware dependent unit program 340. This function is a function that the TS-OS 31 calls to cancel the interruption. This function is often used in combination with the RaiseIRQL function 12 of FIG. 12, as in the buffer read algorithm of FIG. An interrupt level is specified as an argument, and interrupts higher than this level are permitted. This function also rewrites the SIRQL 335 in the memory 22 without rewriting the interrupt suppression bit of the hardware status register 213 (131). The TS-OS is notified of the interrupt that is held in the hold INT process 14.
[0035]
FIG. 14 is a flowchart of the hold INT process 14 shown in FIG. This function is part of the hardware dependent program 340. In 141, it is determined whether there is an interrupt hold table having an interrupt level IRQL higher than SIRQL335 in the hold queue. If there is no table, the process ends (144). If there is,
The table with the largest IRQL is selected (142). For the interrupt level, the handler function for TS-OS specified in the interrupt table 332 is executed (143). Repeat above.
[0036]
FIG. 40 shows an L handler that is executed first when an interrupt other than a timer interrupt is received while the TS-OS is being executed, that is, when the processor is in little endian. The address of this function is registered in the L vector table 3431 in FIG. This function is also one of the programs of the hardware dependent program 340. In 102, the contents of the general-purpose register 212 in the CPU 21 are saved in a stack in the memory. This is to prevent the interrupt handler from destroying the contents of the register used by the program before the interrupt. In step 103, the interrupt table 332 is checked to check whether a handler at the level of the interrupt that has been entered is registered for the RT-OS. If registered, the RT handler 15 is called. Since the RT handler is an RT-OS program, the OS is switched to the RT-OS by 51 before calling. The RT-OS switching algorithm will be described with reference to FIG. And after returning from the RT handler,
At 52, the OS is returned to the TS-OS. The algorithm of TS-OS switching 51 will be described with reference to FIG. In 105, it is checked whether a handler is registered for TS-OS. If it is registered and the interrupt level is SIRQL335 or lower (107), the interrupt is suspended (19). If the interrupt level is greater than SIRQL,
In step 113, SIRQL335 is set to the interrupt level to suppress software interrupts, and in step 114, the status register 213 is returned to the value before the interrupt to release the hardware interrupt suppression. At 14, the pending INT function 14 is called to process the pending interrupt. This is because there is a possibility that the processing is suspended when a higher level interrupt occurs during the processing so far and the interrupt is destined for the TS-OS. Next, at 110, a TS-OS handler function registered in the interrupt table 332 is called. Finally, the register saved at 102 is restored (111).
[0037]
FIG. 47 shows a B handler that is executed first when an interrupt other than a timer interrupt is received during execution of the RT-OS, that is, when the processor is in big endian. The address of this function is registered in the B vector table 3432 in FIG. This function is also one of the programs of the hardware dependent program 340. In 731, the contents of the general-purpose register 212 in the CPU 21 are saved in a stack in the memory. This is to prevent the interrupt handler from destroying the contents of the register used by the program before the interrupt. At 732, the interrupt table 332 is checked to check whether or not a handler of the level of the interrupt that has entered is registered for the RT-OS. If registered, the RT handler 15 is called. In 105, it is checked whether a handler is registered for TS-OS. If registered, the interrupt is suspended (19). This is because the execution of the RT-OS is not inhibited by the execution of the TS-OS. Finally, the register saved at 731 is restored (736).
[0038]
FIG. 50 shows an algorithm of RT-OS switching 70 for switching the OS to the RT-OS. This program is in the OS switching 521 in FIG. 1 or FIG. The contents of the TS-OS register that has been executed in 701 are saved in the TS-OS save area 344 of FIG. This is so that the processing can be continued when returning to the TS-OS later. At 702, the vector register 214 of FIG. 3 is set to the address of the B vector table 3432 which is a vector table for big endian. In step 703, the OS state 331 in FIG. 8 that stores the type of OS being executed is set to be RT-OS. In 51, a function for setting the processor of FIG. 41 to big endian is executed. At 705, the register is restored from the RT-OS save area 342 of FIG.
[0039]
FIG. 51 shows an algorithm of TS-OS switching 71 for switching the OS to TS-OS. This program is also in the OS switching 521 in FIG. 1 or FIG. This function operates symmetrically with the RT-OS switching in FIG. In 711, the contents of the register are saved in the RT-OS save area 342. In 712, the vector register 214 is set to the address of the L vector table 3431. 713 to OS state 331
Set TS-OS. At 52, a function for setting the processor of FIG. 42 to little endian is executed. At 715, the register is restored from the RT-OS save area 344 of FIG.
[0040]
FIG. 41 shows a routine algorithm for setting 51 CPU in FIG. 50 to big endian. This function is in the endian switch 5211 of FIG. At 511, the byte swap register 412 of FIG. 3 is reset. As a result, the byte swap circuit of FIG. 3 is directly connected to the CPU 21 and the data bus.
Data inversion between 232 is not performed.
[0041]
FIG. 42 is a routine for setting the CPU 21 of FIG. 51 to little endian. This function is in the endian switch 5211 of FIG. The byte swap register reset by the routine of FIG. 41 is set.
[0042]
FIG. 15 is a flowchart of the RT handler 15 in FIGS. This program is one of the RT-OS programs 325, and performs processing of an interrupt addressed to the RT-OS. In 151, the contents of the register are saved in a stack in the memory. In 152, the RT-OS handler function registered in the interrupt table 332 is called. In 153, the interrupt suppression bit of the status register 213 is set to 0 and all interrupts are permitted. The interrupt suppression bit is set to the level of the interrupt when the interrupt is entered. At 154, the rescheduling flag 323 is checked to see if rescheduling is necessary. This is because the task may be newly executable in the function executed in 152 or the like. When rescheduling is necessary, the scheduler 17 in FIG. 16 is executed. Finally, the saved register is restored.
[0043]
FIG. 16 is a flowchart of the scheduler function 17 of FIG. This program corresponds to the scheduler 17 of FIG. In 171, it is checked whether the task table is connected to the run queue 321 in FIG. 8. This is the executable RT-
Checking whether OS task exists. If not, TS-OS switching is executed to return the processing to the TS-OS (172). This corresponds to a transition 574 in FIG. 45 and corresponds to a notification from the scheduler 17 in FIG. 1 to the OS switching 421. If there is a task table in the run queue, the task table having the highest priority (priority 32611 in FIG. 10) in the task table is selected. At 174, the register of the task currently being executed is saved in the stack of the task being executed, and the register is restored from the stack of the task selected at 175. Thereby, processing of the newly selected task is started.
[0044]
FIG. 17 is an example of a function set to be called by the RT-OS when the interrupt level 2 is entered in FIG. This function will be called at 152 in FIG. The level 2 interrupt is an interrupt from the input / output unit 26 of FIG. Therefore, this interrupt processing makes it possible to execute a task waiting for input from the control device. In step 181, the task queues 3263 to 3264 whose block channel 32613 is “123” are searched from the sleep queue 322.
[0045]
At 182, the task table is entered into the run queue 321. As new tasks can be executed, rescheduling is required. Therefore, the rescheduling flag 323 is turned on at 183.
[0046]
FIG. 18 is a flowchart of the hold function 19 of FIG. This function suspends an interrupt addressed to the TS-OS that is being executed while the RT-OS is being executed or while the TS-OS is suppressing the interrupt. This function is one of the hardware dependent program 340. In 191, new entries in the pending interrupt tables 3411 to 3412 are allocated. In 192, the interrupt level is entered in IRQL34112 of the pending interrupt table. At 193, the pending interrupt table is entered into the pending queue 334.
[0047]
FIG. 19 shows a block function 40 that is called when an RT-OS task waits for an event to occur or when it ends. This function is one of the RT-OS programs 325. In 401, the task table of the task currently being executed is placed in the sleep queue 322 of FIG. At 17, the scheduler of FIG. 16 is executed, and a task to be executed next is selected. When there is no task to be executed, the process is returned to the TS-OS. FIG. 20 shows an example of a function set to be called by the TS-OS when the interrupt level 1 is entered in FIG. This function will be called at 110 in FIG. 40 or 143 in FIG. 14 and is one of the TS-OS programs 311. This interrupt is an interrupt that informs the CPU 21 that the reading of the disk 25 has been completed. At 411, a new buffer 3131 is acquired, and at 412, data is copied from the data buffer 243 of the disk controller 24. Then, the buffer 3131 is connected to the buffer queue 312.
[0048]
FIG. 21 shows an example of a TS-OS program 311 that must suppress interrupts. Data is read from the buffer 3131. Since the buffer 3131 is also accessed from the program 41 of FIG. 20 which is an interrupt handler, it is necessary to access the buffer 3131 while suppressing interrupts. Therefore, after the interruption is suppressed by the RaiseIRQL function 12, the buffer 3131 is removed from the buffer queue 312 at 421. LowerIRQL Function 13 enables interrupts, and 422 reads buffer data. However, as shown in FIG. 12, the RaiseIRQL function 12 only suppresses interrupts addressed to TS-OS by software, and therefore interrupts addressed to RT-OS are accepted.
[0049]
FIG. 22 shows an algorithm of a function called when the RT-OS sets a timer interrupt period. This function is one of the hardware dependent program 340. Even on a computer with only one hardware timer 218,
A periodic timer can be provided to the OS independently. In 431, a new cycle is set in the real-time cycle 337. At 432, the TS cycle 336 is compared with the real-time cycle 337. If the real-time cycle is long, the real-time cycle 337 is set as the remaining time 338, and the TS cycle 336 is set as the hardware timer 218 at 434. If the real-time period 337 is equal to or less than the TS period 336, conversely, the TS period 336 is set to the remaining time 338 at 435, and the real-time period 337 is set to the timer 218 at 436. Finally, at 437, the half-time 437 is cleared.
[0050]
FIG. 23 is a function called when the TS-OS sets a timer interrupt period. 22 is the same as FIG. 22 except that a new cycle is set as the TS cycle. FIG. 48 shows an L timer handler function that is executed when a timer interrupt is input during execution of TS-OS, that is, when the processor is in little endian. The address of this function is stored in 34315 in the L vector table of FIG. It is necessary to call the timer handler 45 of FIG. 24, which saves the register to the stack in 631. The timer handler 45 is a function commonly used in the RT-OS and TS-OS. Suppose it is written in endian. Therefore, the processing is executed after setting the processor to big endian in 51. After completion of execution, the endian is returned to little endian at 52. Restore the last saved register.
[0051]
FIG. 49 is a handler similar to that shown in FIG. 48, but is a function that is executed when a timer interrupt occurs during RT-OS execution. Since the RT-OS is executed in big endian, there is no need to switch the endian on the way as shown in FIG.
[0052]
FIG. 24 shows an interrupt handler when a timer interrupt is entered. This function is one of the hardware dependent program 340. In 451, the TS cycle 336 is compared with the real-time cycle 337, and if the real-time cycle 337 is longer, the TS cycle small function 46 is executed, and if not, the RT cycle small function 48 is executed.
[0053]
FIG. 25 shows an algorithm of the TS periodic small function of FIG. In 461, it is checked whether the half-time 339 is 0. Half-end time 339 is the time from the end of the real-time cycle to the end of the TS cycle. If the half-end time 339 is other than 0, the half-end time 339 is set in the timer 218 at 462. Since the real-time cycle has ended,
At 463, the real-time timer handler function is called. In 464, the remaining time 338 is set to (real time period 337-TS period 336). The remaining time 338 is the time until the end of the real-time cycle when the next timer interrupt occurs. At 465, the half-time 339 is set to zero. If the half-time is 0 at 461, the remaining time 338 is checked at 466. When the remaining time 338 is 0, the real-time cycle has ended, so the real-time timer handler function is executed at 467, and the remaining time is set as the real-time cycle at 468. At this time, the TS timer handler function is called at 473 where the TS cycle has also ended. When there is a remaining time 338 at 466, the TS period is subtracted from the remaining time 338 at 469. In 470, the subtracted result is compared with the TS cycle. If the result is shorter, the half-time 339 (TS cycle 336-remaining time 338) is set in 471, and the remaining time 338 is set in the hardware timer 218. In this case as well, since the TS cycle has ended, the TS timer handler function is called at 473. However, since the TS timer handler is a part of the TS-OS, it is called after switching the OS to the TS-OS at 71, and after calling, the OS is returned to the original RT-OS at 70.
[0054]
FIG. 26 shows an algorithm of the RT periodic small function of FIG. The algorithm is the same as that shown in FIG. 25 except that the relationship between the RT-OS and the TS-OS is reversed.
[0055]
FIG. 27 shows another embodiment of the present invention. In the configuration of FIG. 1, a little endian OS and a big endian OS are switched and executed on one CPU. On the other hand, in FIG. 27, two CPUs are used. The CPU 21-2 is for executing a little endian business processing OS (TS-OS) 31. The endian of this CPU is fixed to little endian.
[0056]
The CPU 21-1 executes the big-endian RT-OS 32. this
The endian of the CPU is fixed to big endian. The tasks 531 to 532 are TS-OS 31 tasks, and 533 to 534 are RT-OS 32 tasks. The CPUs 21-1 and 21-2 share the shared memory 80. In the figure, the OS 31 to 32 and the tasks 531 to 534 are described outside the shared memory 80. However, these programs and data may exist in the shared memory.
[0057]
FIG. 28 shows an example of the configuration of a multiprocessor computer. The difference is that two CPUs 21-1 and 21-2 are connected to the bus 23. The CPU 21-1 executes RT-OS exclusively, and the CPU 21-2 executes TS-OS exclusively. The memory is divided into 80-1 ROM and 80-2 RAM. Both memories are shared with both CPUs. The CPU 21-1 is executed in the big endian mode, and the CPU 21-2 is executed in the little endian mode. The register 55 is accessible from both CPUs. This register is 32 bits and has a value of 0x00000001 when viewed from the big endian CPU. The little-endian CPU reads the value 0x01000000 because the contents of the register are inverted and read. Both CPUs execute the program in the ROM 80-1 after reset.
[0058]
FIG. 29 shows the contents of the ROM 80-1 shown in FIG. The CPU 21-1 and CPU 21-2 in FIG. 28 start execution from address 0 of the ROM 80-1 after reset. In the figure, the contents of the ROM are the values when called by the big endian CPU. The 000000C at address 0 is an instruction to jump to the address of the currently executing instruction + 0x0C. Therefore, the big endian CPU 21-1 executes the instruction at the address 10 after executing the instruction at the address 0. On the other hand, the little-endian CPU 21-2 reads the instruction 0c000004 even if it reads the instruction at the same address 0. This instruction is an instruction for loading the contents of the register 0 into the register 12. Therefore, the CPU next executes the instruction at address 4. By doing so, it becomes possible to separate the execution path between the big endian CPU and the little endian CPU. At addresses 4 to C, an instruction having a meaning in little endian is entered, and a branch instruction is executed at this portion to branch to a little endian OS. From the 10th address, there is a big endian OS program.
[0059]
FIG. 30 shows another embodiment of the ROM 22-1 shown in FIG. In FIG. 28, the same ROM portion is accessed by the CPU 21-2 and the CPU 21-2, but different portions are accessed in FIG. 23 is a bus. Reference numeral 232 denotes a data bus. Reference numeral 231 denotes an address bus. The address bus 231 is directly connected to the address line of the ROM other than the highest address line. A line 234 is a CPU determination line indicating whether a read request to the ROM is from the CPU 21-2 or the CPU 21-1. Set to 1 when coming from the CPU 21-2. The uppermost line 231-1 of the address bus is connected to the address line of the ROM 80-1 through the CPU determination line 234 and the exclusive logic circuit 235.
[0060]
FIG. 31 shows a memory map seen from two CPUs when the ROM of FIG. 30 is used. Reference numeral 541 denotes a memory map of the CPU 21-1. When the ROM is viewed from the CPU 21-1, an area 5411 of the ROM-0 is at the top of the map. On the other hand, when viewed from the CPU 21-2, the ROM-5 area 5421 comes first. The ROM-0 area and ROM-1 area contain the same program in ROM-0 in big endian format and ROM-1 area in little endian format.
[0061]
FIG. 43 shows a program that is executed after the CPU 21-1 and CPU 21-2 in the ROM-0 and ROM-1 areas of FIG. 31 are reset. In 561, the register 55 in FIG. 28 is read to determine whether the value is 1. When reading the register 55, the big endian CPU 21-1 reads 1, and jumps to RT-OS at 563. On the other hand, the little endian CPU 21-2 can read the value of the register 55 to 0x01000000, and jumps to TS-OS in 562.
[0062]
FIG. 44 shows an example in which a flag stored on the ROM 80-1 is used instead of using the register 55 in FIG. The operation can be separated between big endian and little endian CPUs in the same manner as in FIG.
[0063]
FIG. 32 is a configuration example of the status register. The two CPUs (21-1 and 21-2) of the multiprocessor computer of FIG. 32 have the same configuration as the CPU of FIG. 3, but the configuration of the status register 213 is different from the configuration of FIG. In the status register of FIG. 5, the interrupt suppression bits (2131 to 2132) represent binary values, and interrupts at levels below this value are suppressed.
The 32 status registers have interrupt suppression bits (2134 to 2136) corresponding to the respective interrupt levels. When each bit is set, the corresponding level interrupt is suppressed.
[0064]
FIG. 33 shows the status of the status register 213-1 of the CPU 21-1 of FIG. 31 executing the RT-OS. In this CPU, only bit 21134-1 is set, and only level 1 interrupts are masked.
[0065]
FIG. 34 shows the status of the status register 213-2 of the CPU 21-2 of FIG. 31 that executes TS-OS. In this CPU, only the bit 21135-2 is set, and only the level 2 interrupt is masked.
[0066]
FIG. 35 shows the contents of the memory 22 of FIG. Two vector tables (343-1 and 343-2) are provided for each CPU. The vector table is a table that contains the address of a program to be executed when an interrupt occurs. The CPU 21-1 in FIG. 31 that executes the RT-OS uses the vector table 343-1, and the CPU 21-2 in FIG. 31 that executes the TS-OS uses the vector table 343-2. The vector register 214 of FIG. 3 of each CPU points to the address of each vector table. The vector table contains the jump destination address for each interrupt level. In the vector table of 343-1, the jump destination of level 1 interrupt is 0, indicating that this interrupt is invalid. The destinations of level 2 and level 3 are both functions in the program 325 of the RT-OS 32. In the vector table 343-2, the jump destination of the level 2 interrupt is 0, indicating that this interrupt is invalid. Both the level 1 and level 3 destinations are functions in the program 311 of the TS-OS 31. The OS state 331, interrupt table 332, SIRQL335, hold queue 334, TS-OS save area 344, RT-OS save area 342, timer-related areas 336 to 339 and the like shown in FIG.
It is not necessary in FIG. 35 because it is a mechanism necessary for executing the OS. Further, in the multiprocessor configuration, exclusive control of the shared data 347 cannot be performed only by prohibiting the interrupt, and therefore a lock 347 for exclusive control is added to FIG.
36 shows the RaiseIRQL function of FIG. 12 for the multiprocessor configuration of FIG.
12. In this configuration, instead of rewriting SIRQL335, the status register (213-1 or 213-2) of its own CPU is set.
[0067]
FIG. 37 shows the LowerIRQL function of FIG. 13 in the multiprocessor configuration of FIG.
13. In this configuration, the status register (213-1 or 213-2) of its own CPU is only cleared.
[0068]
FIG. 38 shows the PIO_ON function 15 of FIG. 15 in the multiprocessor configuration of FIG. In the configuration of FIG. 2, it is necessary to allocate incoming interrupts to two OSs. However, in a multiprocessor configuration, each CPU executes a separate OS, and processing of necessary interrupts is performed according to the setting of the status register. I do. Therefore, the interrupt process is the same as the normal OS interrupt process. After saving the contents of the register in 102, the interrupt body is processed. Here, the processing contents 181 to 183 performed in FIG. 17 are performed. The contents of the register saved in 111 are restored, and the process returns in 162.
[0069]
The block function 40 in the multiprocessor configuration of FIG. 31 is the same as that of FIG. However, the scheduler 17 is as shown in FIG. Compared to FIG. 16, when the run queue is empty in FIG. 16, the process is returned to the TS-OS in 172, but in FIG. 39, the process waits in a loop.
[0070]
【The invention's effect】
According to the present invention, it is possible to execute in parallel on the same processor while switching operating systems having different endians.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a software configuration.
FIG. 2 is a diagram showing a configuration of a computer.
FIG. 3 is a diagram illustrating a configuration of a CPU.
FIG. 4 is a diagram showing a configuration of an interrupt request register.
FIG. 5 is a diagram showing a configuration of a status register.
FIG. 6 is a diagram illustrating a configuration of an input / output unit.
FIG. 7 is a diagram showing a configuration of a disk controller.
FIG. 8 is a diagram for explaining the contents of a memory.
FIG. 9 is a diagram illustrating a configuration of an interrupt table.
FIG. 10 is a diagram showing a configuration of a task table.
FIG. 11 is a diagram showing a configuration of a pending interrupt table.
FIG. 12 is a diagram showing an algorithm of an interrupt inhibition function.
FIG. 13 is a diagram showing an algorithm of an interrupt permission function.
FIG. 14 is a diagram showing an algorithm of a pending interrupt permission function.
FIG. 15 is a diagram showing an RT-OS interrupt handler.
FIG. 16 is a diagram showing an algorithm of a scheduler.
FIG. 17 is a diagram illustrating an interrupt handler from an input / output device.
FIG. 18 is a diagram illustrating a function for holding an interrupt.
FIG. 19 is a diagram illustrating a block function.
FIG. 20 shows a disk access end interrupt handler.
FIG. 21 is a diagram illustrating a program for suppressing TS-OS interrupts.
FIG. 22 is a diagram showing a timer period setting function of the RT-OS.
FIG. 23 is a diagram showing a timer cycle setting function of TS-OS.
FIG. 24 is a diagram showing a timer interrupt handler.
FIG. 25 is a diagram illustrating processing when a TS interrupt is shorter than a real-time cycle due to a timer interrupt.
FIG. 26 is a diagram showing processing when a real-time cycle is shorter than a TS cycle due to a timer interrupt.
FIG. 27 is a diagram illustrating a software configuration.
FIG. 28 is a diagram showing a configuration of a multiprocessor computer.
FIG. 29 is a diagram for explaining the contents of a ROM;
FIG. 30 is a diagram illustrating a configuration of a ROM.
FIG. 31 is a diagram showing a memory map of a ROM.
FIG. 32 is a diagram showing a configuration of a status register.
FIG. 33 is a diagram illustrating a state of a status register of a TS-OS CPU.
FIG. 34 is a diagram illustrating a state of a status register of an RT-OS CPU.
FIG. 35 is a diagram showing the contents of a memory.
FIG. 36 is a diagram showing an algorithm of an interrupt suppression function.
FIG. 37 is a diagram showing an algorithm of an interrupt permission function.
FIG. 38 is a diagram illustrating an RT-OS interrupt handler.
FIG. 39 is a diagram illustrating a block function.
FIG. 40 is a view showing a flowchart of an L handler.
FIG. 41 is a diagram showing an algorithm for setting a big endian mode.
FIG. 42 is a diagram illustrating an algorithm for setting a little endian mode.
FIG. 43 is a diagram showing an algorithm of reset processing.
FIG. 44 is a diagram showing another algorithm of reset processing.
FIG. 45 is a diagram showing state transition of a computer.
FIG. 46 is a diagram showing a configuration of a byte swap circuit.
FIG. 47 is a diagram showing an algorithm of a B handler.
FIG. 48 is a diagram showing an algorithm of an L timer handler.
FIG. 49 is a diagram showing an algorithm of a B timer handler.
FIG. 50 is a diagram illustrating an RT-OS switching algorithm.
FIG. 51 is a diagram showing an algorithm for TS-OS switching.
FIG. 52 is a diagram showing the contents of an L vector table.
FIG. 53 shows the contents of a B vector table.
[Explanation of symbols]
17, 62 ... scheduler, 21 ... CPU, 22 ... memory, 23 ... bus, 24 ... disk controller, 25 ... disk, 26 ... input / output unit, 31 ... TS-OS, 32 ... RT-OS, 33 ... hardware dependent 55 ... CPU discrimination register, 63 ... L timer handler, 64 ... B timer handler, 70 ... RT-OS switching, 71 ... TS-OS switching, 73 ... B handler, 80 ... shared memory, 211 ... calculator, 212 ... general purpose register, 213 ... status register, 214 ... vector register, 215 ... interrupt request register, 216 ... interrupt controller, 217 ... program counter, 218 ... timer, 231 ... address bus, 232 ... data bus, 233 ... interrupt line, 241 ... Decoder, 242 ... Sector register, 243 ... Data back §, 244 ... access termination notification line, 245 ... sector specified lines, 246 ... data lines, 261 ... input line, 262 ... output line, 263 ... latch,
264 ... OR circuit, 265 ... decoder, 266 ... latch, 311 ... TS-OS program, 312 ... buffer queue, 321 ... run queue, 322 ... sleep queue, 323 ... rescheduling flag, 324 ... second handler address,
325 ... RT-OS program, 331 ... OS state, 332 ... interrupt table, 334 ... pending queue, 335 ... SIRQL (software IRQL), 336 ... TS cycle, 337 ... real time cycle, 338 ... remaining time, 339 ... half-time, 340 ... Hardware dependent program, 342 ... RT-OS save area, 344 ... TS-OS save area, 345 ... Shared data, 346 ... OS status counter, 347 ... Lock, 411 ... Byte swap circuit, 412 ... Byte swap register ,
521 ... OS switching program, 531 to 534 ... task, 561 ... TS-OS task executing state, 562 ... TS-OS interrupt handler executing state, 563 ... RT-OS task executing state, 564 ... RT-OS interrupt handler Execution state, 591 to 592 ... buffer, 2131 to 2136 ... interrupt suppression bit, 3121 to 3122 ... buffer, 3261 to 3264 ... task table, 3271 to 3274 ... kernel stack, 3411 to 3412 ... pending interrupt table, 3431 ... L vector Table 3432 ... B vector table, 4121 ... Byte swap line, 5211 ... Endian switching program.

Claims

A storage device for storing a plurality of different operating systems, a plurality of tasks operating on the respective operating systems, and a scheduling program for managing the execution order of the tasks;
A computer system having a processor for performing an operation,
The processor, in order to execute the operating system that is determined by the scheduling program includes a switching unit switching the sequence of input or output information,
The storage device stores a table in which an interrupt type is associated with an operating system that executes the interrupt process,
The switching unit, an interrupt detection unit that detects an interrupt, the interrupt based on the table stored in the detected result and the storage device by the detection unit, input or calculated motor Ru switches the sequence of the output information system.

A storage device storing a plurality of operating systems executed in different endians and instructions executable in different endians;
A plurality of processors that access the storage device with different endians and execute instructions read from the storage device;
A register commonly accessed by the plurality of processors,
Each of the processors is a computer system that determines the operating system to be executed by reading the value stored in the register.

An interrupt is detected when a task is executed in the first operating system, an operating system to process the interrupt is determined, and the endian of the determined operating system and the endian of the currently executing operating system are determined. A computer system endian switching method for executing the determined operating system after switching the endian of the processor executing the task in the operating system, and switching the endian of the processor.