JP3654843B2 - Ｃｄｍａ方式による受信装置 - Google Patents
Ｃｄｍａ方式による受信装置 Download PDFInfo
- Publication number
- JP3654843B2 JP3654843B2 JP2001052516A JP2001052516A JP3654843B2 JP 3654843 B2 JP3654843 B2 JP 3654843B2 JP 2001052516 A JP2001052516 A JP 2001052516A JP 2001052516 A JP2001052516 A JP 2001052516A JP 3654843 B2 JP3654843 B2 JP 3654843B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- timing
- read
- signal
- path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Transmission System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（符号分割多元接続）方式のスペクトル拡散受信装置に関し、特に、複数の基地局、マルチパスによる復調パスデータの位相差を揃えてＲＡＫＥ受信部で利用できるようにすることで、良好な対干渉特性を発揮することが可能な受信装置に関する。
【０００２】
【従来の技術】
ＣＤＭＡ方式では、送信側で一次変調を受けたベースバンド信号に対して、チャネル毎に異なる拡散符号を乗算するという拡散処理を行うことにより信号が送出される。
受信側では、このスペクトル拡散信号に対して、送信側と同一の拡散符号を乗算することで逆拡散処理を行って、元の一次変調信号を取り出す。この一次変調信号は、通常の復調回路によりベースバンド信号として再生される。
ここで、送信側と受信側で拡散符号が異なる場合には相関がとれず、信号を取り出すことはできない。したがって、ＣＤＭＡ方式では、送信側と受信側で同一の拡散符号を用いることにより、同一周波数で複数のチャネルが混在した受信信号の中から目的のチャネルを取り出すことができる。
【０００３】
陸上移動体通信では、比較的遠距離まで電波が届き、建造物等の障害物の裏にも回折効果が大きく伝わりやすいという特徴もあって、８００Ｍ〜２ＧＨｚまでの周波数帯を利用することが多い。しかし、障害物等による電磁波の反射・回折が生じることで、伝搬路は複数（マルチパス）となる。すなわち、電波の伝わる距離が異なることにより、同一地点を発した電波がある地点に到着するまでに、経路による遅延が生じて、復調時の符号同期のタイミングを徐々にずらしていくと、相関ピークが複数得られることになる。
【０００４】
この遅延プロファイルで現れた位相差（遅延時間差）に従って、各々独立に逆拡散、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を動作させ、得られた復調出力に適当な係数を掛けて各マルチパス信号を加算することにより、良好な受信特性を発揮することができる。これをＲＡＫＥ合成という。
ここで生じる位相差は、対象とする通信システムのセル半径等のパラメータから推測することができる。その推測される範囲までの位相差を考慮して、各復調出力をＲＡＫＥ合成することが必要とされる。
【０００５】
このように、マルチパスにより生じた複数の位相差（遅延時間差）を有する復調出力（パスデータ）をＲＡＫＥ合成する方法が、特開２０００−３１２１６４号に開示されている。
特開２０００−３１２１６４号に開示された方法は、図７に示す回路によって構成される。すなわち、図７に示す回路は、ＤＬＬ部が３つある３フィンガー方式のＲＡＫＥ合成方式を採用している。この回路では、アンテナ１で受信された信号が、無線部２において増幅、周波数変換、検波されてベースバンド信号に変換される。
【０００６】
そして、パスサーチ部３で相関ピークの位置から各パスの位相差が求められ、そのタイミングで各ＤＬＬ部（４ａ、４ｂ、４ｃ）を動作させることにより相関出力が得られる。得られた各パスの相関出力データは、タイミング調整部５１により位相が揃えられ、ＲＡＫＥ部６においてＲＡＫＥ合成が行われる。
【０００７】
タイミング調整部５１は、図８に示すように、各パスデータを保存するためのバッファ部（２２ａ、２２ｂ、２２ｃ）と、各パスデータの読み出し用タイミングを制御するための読み出し信号制御部２３と、基準ＤＬＬの監視を行うための基準ＤＬＬ監視部２４とから構成される。
【０００８】
図９は、３つのパスの位相差を揃える場合に、ＤＬＬ１〜３までの出力が、フレーム先頭から順にアドレス順に取り込まれ、読み出し信号制御部２３のタイミングで取り出されるイメージを示す説明図である。
図９に示す例では、ＤＬＬ１を中心に、ＤＬＬ３がＤＬＬ１より先行し、ＤＬＬ２がＤＬＬ１より遅延したパスを復調している場合を想定している。また、図９に示す例では、ＤＬＬ１が、基準とするＤＬＬ（ＭＡＩＮＤＬＬ）に指定されており、８段目からデータが取り出されている。また、ＤＬＬ２では、４段目のデータがフレーム先頭のデータであり、ＤＬＬ３では１２段目のデータがフレーム先頭のデータである。
【０００９】
なお、ここでいう段数とは、バッファの具体的なアドレスを示すものではなく、パスデータから見て基準となるＤＬＬのパスデータを中心として、位相関係に対応したバッファの読み出し位置を表現するものであり、ＤＬＬからのパスデータを読み出す位置に差をもたせることを模式的に説明するものである。このように、読み出し位置に差をもたせることにより、パスの位相差を吸収している。
【００１０】
図９に示す例では、ＤＬＬ１が、ＭＡＩＮＤＬＬＬとして最初に認識される。ここで、パス変更により、フレームの途中でＤＬＬ２の動作が停止された後、別のタイミングで動作が再開され場合には、再開されたＤＬＬ２からの出力を受けて取り込みが行われ、次のフレーム先頭の取り出しは、例えば１６段目から行われるように変更される。
【００１１】
この受信状況の変化を受けて、ＭＡＩＮＤＬＬが、ＤＬＬ１からＤＬＬ３に変更になったとすると、図９に示すように、次のフレーム先頭の読み出しまでにリードポインタの位置を変更して、ＤＬＬ１がそうであったように、８段目からの読み出しとなるように読み出し速度を変化させていく。このとき、一瞬で追従させるのではなく、速度を少しずつ変化させて追従を行う。すなわち、出力信号でいえば、シンボル幅を少しずつ変化させて対応させる。
ＤＬＬ１、ＤＬＬ２についても、同様にリードポインタを変更してパスデータの欠損が生じないようにする。
【００１２】
出力シンボル幅の調整について、図１０を用いて説明を行う。図１０に示す例は、ＤＬＬが２基動作している場合、すなわち２フィンガー動作している場合であり、ＤＬＬ１の復調出力ａ１、フレーム同期信号ｆｌに対して、ＤＬＬ２の復調出力ａ２、フレーム同期信号ｆ２が２シンボル遅延している。
出力は、±２シンボルの関係にあるパスデータの位相を揃えることを考慮して、ＭＡＴＮＤＬＬから２＋１シンボル後に出力されるように、ＦＩＦＯのアドレスを定めている。
【００１３】
ここで、フレームの途中でＭＡＩＮＤＬＬを、時間的に後のＤＬＬ２から前のＤＬＬＩに変更したときを想定する。このとき、ＭＡＩＮＤＬＬが切り替わった直後に、ＤＬＬ１とＤＬＬ２の位相差分の２シンボル分を１シンボル幅に集中して出力すると、ＲＡＫＥ合成回路の入力において取り込みがうまくゆかずに、合成に不都合が生じる。このため、ＭＡＩＮＤＬＬ変更時から、出力信号でフレームを構成する各シンボルの幅をシステムクロック単位で調整すること、すなわち、読み出し速度を変更して余分な位相差の分だけ出力シンボルを縮め、ＲＡＫＥ合成部においてパスデータの取り込みミスが生じないようにしている。
【００１４】
以上の例は、時間的に早いフレームにＭＡＮＤＬＬが変更になった例であるが、逆のケースでは、反対に読み出し速度を遅くして出力シンボル幅を広げて対応する。
【００１５】
【発明が解決しようとする課題】
しかしながら、基準ＤＬＬ監視部を備え、基準ＤＬＬに対して例えば±３１μｓまでの信号に対するＲＡＫＥ合成を行う方法では、頻繁にパスの追加や削除が必要となる環境下において、どのパスを基準ＤＬＬにするかによって合成範囲が変化するため、追加したいパスを容易に合成できないという問題が生じる。
【００１６】
例えば、図１１に示すように、基準ＤＬＬをｆ２のパスとして新たにパスの追加を行う場合、ｆ３のパスは、±３１μｓの範囲以内に存在するためパス合成することが可能であるが、ｆ４のパスは合成することがができない。また、基準ＤＬＬをｆ１のパスとすると、ｆ４のパスは合成することができるが、ｆ３のパスは合成することができない。
さらに、メモリに対して書き込みと読み出しが非同期で行われる場合には、書き込みおよび読み出しのアドレス番号が一度ずれると、以後正常動作をしないという問題がある。
【００１７】
本発明は、上述した事情に鑑み提案されたもので、簡単な制御によりパスの追加および削除を行うことが可能なＣＤＭＡ方式による受信装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＣＤＭＡ方式による受信装置は、スペクトル拡散されたベースバンド信号に対して、パスサーチを行うためのパスサーチ部と、各々独立に同期捕捉・追従を行うための複数のＤＬＬ部と、該ＤＬＬ部からの複数の復調出力を受信し、それぞれのパスの位相タイミング調整を行うためのタイミング調整部と、該タイミング調整部において位相調整された複数のパスのＲＡＫＥ合成を行うためのＲＡＫＥ部とを備えたＣＤＭＡ方式による受信装置において、
前記タイミング調整部は、任意の設定時間分だけデータの保存を行うためのメモリ部と、前記メモリ部に対してデータの書き込み信号を生成するための書き込み信号生成部と、前記メモリ部に対して読み出し信号を生成するための読み出し信号生成部と、前記メモリ部の書き込みと読み出し位置の監視を行うための読み出し位置監視部と、前記読み出し位置監視部からの信号に基づいて前記読み出し信号生成部の制御を行うための読み出し信号制御部とを備え、前記読み出し信号制御部は、スロットタイミングを抽出するためのスロットタイミング抽出部と、合成範囲のカウントを行うための合成範囲カウント部と、各パスの読み出し用タイミングの生成を行うためのタイミング信号生成部とを含んで構成することを特徴とするものである。
【００２０】
また、本発明のＣＤＭＡ方式による受信装置において、前記タイミング調整部は、前記書き込み信号生成部からの前記メモリ部に対するアドレス信号に対して、スロットの先頭アドレス番号の保存を行うためのアドレス保存部を含んで構成することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面に示す具体的な実施例に基づいて、本発明のＣＤＭＡ方式による受信装置の実施形態を説明する。
【００２２】
＜実施例１＞
本発明の実施例１に係る受信装置は、複数のＤＬＬ部からシンボル単位で複数のパスデータを取り込み、前後数シンボル間の位相差を揃えてＲＡＫＥ合成するようになっている。
図１は、実施例１に係る受信装置の構成を示すブロック図であり、図７と同一部分には、同一符合を付してある。
図１に示す実施例１に係る受信装置は、図７とほぼ同様の構成であり、アンテナ１と、受信信号を増幅等するための無線部２と、パスサーチを行うためのパスサーチ部３と、各々独立に同期捕捉・追従を行うための３つのＤＬＬ部４ａ，４ｂ，４ｃと、これらのＤＬＬ部４ａ，４ｂ，４ｃからの複数の復調出力を受信し、それぞれのパスの位相タイミング調整を行うためのタイミング調整部５と、このタイミング調整部５において位相調整された複数のパスのＲＡＫＥ合成を行うためのＲＡＫＥ部６とを備えている。
図１の受信装置の上記各部の詳しい説明を以下に行う。
【００２３】
この受信装置では、基地局からの無線信号をアンテナ１で受信し、無線部２において増幅、フィルタリング、周波数変換および検波して、ベースバンド信号１００を得る。
パスサーチ部３は、ベースバンド信号１００をサーチして、各パスのピーク位置を検出する。そして、検出されたタイミング関係に基づいて、ＤＬＬ部４ａ、４ｂ、４ｃ内部の符号発生器を動作させて、復調出力１０１ａ，１０１ｂ，１０１ｃを得る。
【００２４】
タイミング調整部５は、図７とは異となる構成であり、復調出力１０１ａ，１０１ｂ，１０１ｃを取り込んで位相を揃える。位相を揃えられた復調信号１０２ａ，１０２ｂ，１０２ｃは、ＲＡＫＥ部６において加算される。なお、図１に示す実施例１では、説明を簡単にするため、３個のパスに対応した構成になっているが、対象とするシステム条件に応じてパスを増減しても、本発明の受信装置がもたらす効果を維持することができる。
【００２５】
図２は、タイミング調整部５の具体的な構成を示すブロック図である。
タイミング調整部５は、図２に示すように、ＤＬＬ部４ａ，４ｂ，４ｃからパスデータを取り込むバッファ部７ａ、７ｂ、７ｃと、読み出し用タイミングを調整するための読み出し信号制御部８とから構成される。
【００２６】
図３は、バッファ部７の具体的な構成を示すブロック図である。
バッファ部７は、図３に示すように、パスデータの保存を行うためのメモリ部９と、メモリ部９に対してデータの書き込み信号を生成するための書き込み信号生成部１０と、メモリ部９に対してデータの読み出し信号を生成するための読み出し信号生成部１１と、メモリ部９における書き込みと読み出しのタイミングを監視するための読み出し位置監視部１２とから構成される。
【００２７】
図４は、読み出し信号生成部１１の具体的な構成を示すブロック図である。
読み出し信号生成部１１は、図４に示すように、スロットタイミングの検出を行うためのスロットタイミング検出部１３と、データの読み出し用タイミング制御フラグの検出を行うためのフラグ検出部１４と、パス合成を行う範囲の測定を行うための合成範囲カウント部１５と、メモリ部９に保存されたデータの読み出し用タイミングを生成するための読み出し用タイミング信号生成部１６とから構成される。
【００２８】
図５に基づいて、タイミング調整部５の具体的な動作を説明する。
タイミング調整部５では、図５に示すように、各ＤＬＬ部４ａ，４ｂ，４ｃのスロット同期信号Ｓ１，Ｓ２，Ｓ３およびシンボル同期信号（図示されていない）に基づいて、書き込み信号生成部１０により書き込み信号（ライトパルス）（ＷＰ１，ＷＰ２，ＷＰ３）を生成し、メモリ部９に対してメモリアドレス（ライトアドレス）（ＷＡ１，ＷＡ２，ＷＡ３）に示すアドレス順に各シンボルデータを書き込んでゆく。このメモリ部９は、例えばＳ−ＲＡＭを用いて実現することが考えられる。
【００２９】
スロットタイミング検出部１３においてスロット同期信号Ｓ１が検出されると、合成範囲カウント部１５では、合成範囲のカウントを開始する。例えば、パス合成範囲が６２μｓに設定されている場合には、６２μｓ間だけカウントを行ってから、読み出し用タイミング信号生成部１６に対して読み出し開始要求を行う。
読み出し用タイミング信号生成部１６では、各バッファ部７ａ，７ｂ，７ｃに対して読み出し用タイミング信号を出力する。しかし、このタイミング信号は、書き込みのシンボルタイミング信号に比べて、少し早いタイミングで出力される。
【００３０】
読み出し位置監視部１２では、読み出しのアドレスが書き込みのアドレスを追い越すことがないように監視を行う。もし、読み出しのアドレスが書き込みのアドレスを追い越しそうになった場合には、フラグ検出部１４に対して読み出しを遅くするように要求する。
フラグ検出部１４では、フラグを検出すると、読み出し用タイミング信号生成部１６に対して読み出し用タイミングを遅くするように指示する。
【００３１】
読み出し用タイミング信号生成部１６では、読み出し用タイミングを、書き込みタイミング信号と同等の読み出し速度とする。これにより、読み出し動作タイミングが一番遅いパスのタイミングの位置に来るので、新規にパスを追加する場合には、一番早いパスから６２μｓ以内に位置するパスであれば自由に追加することが可能となる。
【００３２】
＜実施例２＞
本発明の実施例２に係る受信装置は、上述した実施例１に係る受信装置とほぼ同様の構成を備えているが、バッファ部の構成が異なっている。以下、実施例２に係る受信装置について、主としてバッファ部の構成について説明を行う。
【００３３】
図６は、実施例２に係る受信装置のバッファ部の具体的構成を示すブロック図である。
実施例２に係る受信装置のバッファ部は、図６に示すように、パスデータの保存を行うためのメモリ部１７と、メモリ部１７に対してデータの書き込み信号を生成するための書き込み信号生成部１８と、メモリ部１７に対してデータの読み出し信号を生成するための読み出し信号生成部１９と、メモリ部１７における書き込みと読み出しのタイミングを監視するための読み出し位置監視部２０と、書き込みを行ったスロットの先頭のアドレス情報を保存するためのアドレス保存部２１とから構成される。
【００３４】
次に、実施例２に係る受信装置の具体的な動作について説明する．
アドレス保存部２１では、スロットタイミング信号が検出されると書き込みを行ったメモリ部１７のアドレス番号を保存するとともに、読み出し信号生成部１９に対して保存したスロットの先頭アドレスを出力する。
読み出し信号生成部１９では、スロット毎に受信したアドレス番号をロードして、書き込みを行ったスロットの先頭アドレス番号から読み出しを行うように、メモリ部１７の読み出しを制御する。
【００３５】
これにより、書き込みまたは読み出しのアドレス番号を生成するためのカウンタ値がずれてしまった場合であっても、次のスロットからは正常な動作を行うことが可能となる。
【００３６】
【発明の効果】
本発明のＣＤＭＡ方式による受信装置では、それぞれのパスに対してハード的にタイミングの監視を行い、常に、一番遅いタイミングのパスに読み出し用タイミングが制御される。
したがって、従来の受信装置のように、基準となるＤＬＬを定め、最適なパス合成を行うために基準ＤＬＬの切り替えおよびパスタイミングの監視等を行うというような煩わしい制御が必要でなくなり、簡単な制御によりパスの追加や削除を行うことが可能となる。
【００３７】
また、スロット毎に書き込みを行った先頭のアドレスを保存し、読み出しのアドレスに対してロードを行うため、例えば、書き込みまたは読み出しのアドレスを生成するカウンタにおいてアドレスずれが生じたとしても、次のスロットからは正常な読み出しを行うことが可能となる。
【図面の簡単な説明】
【図１】実施例１に係る受信装置の構成を示すブロック図である。
【図２】実施例１に係る受信装置のタイミング調整部の具体的な構成を示すブロック図である。
【図３】実施例１に係る受信装置のバッファ部の具体的な構成を示すブロック図である。
【図４】実施例１に係る受信装置の読み出し信号生成部の具体的な構成を示すブロック図である。
【図５】実施例１に係る受信装置の動作説明図である。
【図６】実施例２に係る受信装置のバッファ部の具体的な構成を示すブロック図である。
【図７】従来の受信装置の構成を示すブロック図である。
【図８】従来の受信装置におけるタイミング調整部の具体的な構成を示すブロック図である。
【図９】位相を揃える際に基準とするシンボル信号が動作途中で変更された場合の動作を説明するための説明図である。
【図１０】位相を揃える際に基準とするシンボル信号が動作途中で変更された場合の出力信号を説明するための説明図である。
【図１１】従来の受信装置の動作説明図である。
【符号の説明】
１ アンテナ
２ 無線部
３ パスサーチ部
４ａ、４ｂ、４ｃ ＤＬＬ部
５ タイミング調整部
６ ＲＡＫＥ部
７ａ，７ｂ，７ｃ バッファ部
８ 読み出し信号制御部
９ メモリ部
１０ 書き込み信号生成部
１１ 読み出し信号生成部
１２ 読み出し位置監視部
１３ スロットタイミング検出部
１４ フラグ検出部
１５ 合成範囲カウント部
１６ 読み出し用タイミング信号生成部
１７ メモリ部
１８ 書き込み信号生成部
１９ 読み出し信号生成部
２０ 読み出し位置監視部
２１ アドレス保存部
２２ａ，２２ｂ，２２ｃ バッファ部
２３ 読み出し信号制御部
２４ 基準ＤＬＬ監視部
１００ ベースバンド信号
１０１ａ，１０１ｂ，１０１ｃ ＤＬＬからの復調出力
１０２ａ，１０２ｂ，１０２ｃ 位相の揃った復調出力
２００ａ，２００ｂ，２００ｃ 読み出し用タイミング信号
２０１ａ，２０１ｂ，２０１ｃ 読み出し制御信号
【発明の属する技術分野】
本発明は、ＣＤＭＡ（符号分割多元接続）方式のスペクトル拡散受信装置に関し、特に、複数の基地局、マルチパスによる復調パスデータの位相差を揃えてＲＡＫＥ受信部で利用できるようにすることで、良好な対干渉特性を発揮することが可能な受信装置に関する。
【０００２】
【従来の技術】
ＣＤＭＡ方式では、送信側で一次変調を受けたベースバンド信号に対して、チャネル毎に異なる拡散符号を乗算するという拡散処理を行うことにより信号が送出される。
受信側では、このスペクトル拡散信号に対して、送信側と同一の拡散符号を乗算することで逆拡散処理を行って、元の一次変調信号を取り出す。この一次変調信号は、通常の復調回路によりベースバンド信号として再生される。
ここで、送信側と受信側で拡散符号が異なる場合には相関がとれず、信号を取り出すことはできない。したがって、ＣＤＭＡ方式では、送信側と受信側で同一の拡散符号を用いることにより、同一周波数で複数のチャネルが混在した受信信号の中から目的のチャネルを取り出すことができる。
【０００３】
陸上移動体通信では、比較的遠距離まで電波が届き、建造物等の障害物の裏にも回折効果が大きく伝わりやすいという特徴もあって、８００Ｍ〜２ＧＨｚまでの周波数帯を利用することが多い。しかし、障害物等による電磁波の反射・回折が生じることで、伝搬路は複数（マルチパス）となる。すなわち、電波の伝わる距離が異なることにより、同一地点を発した電波がある地点に到着するまでに、経路による遅延が生じて、復調時の符号同期のタイミングを徐々にずらしていくと、相関ピークが複数得られることになる。
【０００４】
この遅延プロファイルで現れた位相差（遅延時間差）に従って、各々独立に逆拡散、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を動作させ、得られた復調出力に適当な係数を掛けて各マルチパス信号を加算することにより、良好な受信特性を発揮することができる。これをＲＡＫＥ合成という。
ここで生じる位相差は、対象とする通信システムのセル半径等のパラメータから推測することができる。その推測される範囲までの位相差を考慮して、各復調出力をＲＡＫＥ合成することが必要とされる。
【０００５】
このように、マルチパスにより生じた複数の位相差（遅延時間差）を有する復調出力（パスデータ）をＲＡＫＥ合成する方法が、特開２０００−３１２１６４号に開示されている。
特開２０００−３１２１６４号に開示された方法は、図７に示す回路によって構成される。すなわち、図７に示す回路は、ＤＬＬ部が３つある３フィンガー方式のＲＡＫＥ合成方式を採用している。この回路では、アンテナ１で受信された信号が、無線部２において増幅、周波数変換、検波されてベースバンド信号に変換される。
【０００６】
そして、パスサーチ部３で相関ピークの位置から各パスの位相差が求められ、そのタイミングで各ＤＬＬ部（４ａ、４ｂ、４ｃ）を動作させることにより相関出力が得られる。得られた各パスの相関出力データは、タイミング調整部５１により位相が揃えられ、ＲＡＫＥ部６においてＲＡＫＥ合成が行われる。
【０００７】
タイミング調整部５１は、図８に示すように、各パスデータを保存するためのバッファ部（２２ａ、２２ｂ、２２ｃ）と、各パスデータの読み出し用タイミングを制御するための読み出し信号制御部２３と、基準ＤＬＬの監視を行うための基準ＤＬＬ監視部２４とから構成される。
【０００８】
図９は、３つのパスの位相差を揃える場合に、ＤＬＬ１〜３までの出力が、フレーム先頭から順にアドレス順に取り込まれ、読み出し信号制御部２３のタイミングで取り出されるイメージを示す説明図である。
図９に示す例では、ＤＬＬ１を中心に、ＤＬＬ３がＤＬＬ１より先行し、ＤＬＬ２がＤＬＬ１より遅延したパスを復調している場合を想定している。また、図９に示す例では、ＤＬＬ１が、基準とするＤＬＬ（ＭＡＩＮＤＬＬ）に指定されており、８段目からデータが取り出されている。また、ＤＬＬ２では、４段目のデータがフレーム先頭のデータであり、ＤＬＬ３では１２段目のデータがフレーム先頭のデータである。
【０００９】
なお、ここでいう段数とは、バッファの具体的なアドレスを示すものではなく、パスデータから見て基準となるＤＬＬのパスデータを中心として、位相関係に対応したバッファの読み出し位置を表現するものであり、ＤＬＬからのパスデータを読み出す位置に差をもたせることを模式的に説明するものである。このように、読み出し位置に差をもたせることにより、パスの位相差を吸収している。
【００１０】
図９に示す例では、ＤＬＬ１が、ＭＡＩＮＤＬＬＬとして最初に認識される。ここで、パス変更により、フレームの途中でＤＬＬ２の動作が停止された後、別のタイミングで動作が再開され場合には、再開されたＤＬＬ２からの出力を受けて取り込みが行われ、次のフレーム先頭の取り出しは、例えば１６段目から行われるように変更される。
【００１１】
この受信状況の変化を受けて、ＭＡＩＮＤＬＬが、ＤＬＬ１からＤＬＬ３に変更になったとすると、図９に示すように、次のフレーム先頭の読み出しまでにリードポインタの位置を変更して、ＤＬＬ１がそうであったように、８段目からの読み出しとなるように読み出し速度を変化させていく。このとき、一瞬で追従させるのではなく、速度を少しずつ変化させて追従を行う。すなわち、出力信号でいえば、シンボル幅を少しずつ変化させて対応させる。
ＤＬＬ１、ＤＬＬ２についても、同様にリードポインタを変更してパスデータの欠損が生じないようにする。
【００１２】
出力シンボル幅の調整について、図１０を用いて説明を行う。図１０に示す例は、ＤＬＬが２基動作している場合、すなわち２フィンガー動作している場合であり、ＤＬＬ１の復調出力ａ１、フレーム同期信号ｆｌに対して、ＤＬＬ２の復調出力ａ２、フレーム同期信号ｆ２が２シンボル遅延している。
出力は、±２シンボルの関係にあるパスデータの位相を揃えることを考慮して、ＭＡＴＮＤＬＬから２＋１シンボル後に出力されるように、ＦＩＦＯのアドレスを定めている。
【００１３】
ここで、フレームの途中でＭＡＩＮＤＬＬを、時間的に後のＤＬＬ２から前のＤＬＬＩに変更したときを想定する。このとき、ＭＡＩＮＤＬＬが切り替わった直後に、ＤＬＬ１とＤＬＬ２の位相差分の２シンボル分を１シンボル幅に集中して出力すると、ＲＡＫＥ合成回路の入力において取り込みがうまくゆかずに、合成に不都合が生じる。このため、ＭＡＩＮＤＬＬ変更時から、出力信号でフレームを構成する各シンボルの幅をシステムクロック単位で調整すること、すなわち、読み出し速度を変更して余分な位相差の分だけ出力シンボルを縮め、ＲＡＫＥ合成部においてパスデータの取り込みミスが生じないようにしている。
【００１４】
以上の例は、時間的に早いフレームにＭＡＮＤＬＬが変更になった例であるが、逆のケースでは、反対に読み出し速度を遅くして出力シンボル幅を広げて対応する。
【００１５】
【発明が解決しようとする課題】
しかしながら、基準ＤＬＬ監視部を備え、基準ＤＬＬに対して例えば±３１μｓまでの信号に対するＲＡＫＥ合成を行う方法では、頻繁にパスの追加や削除が必要となる環境下において、どのパスを基準ＤＬＬにするかによって合成範囲が変化するため、追加したいパスを容易に合成できないという問題が生じる。
【００１６】
例えば、図１１に示すように、基準ＤＬＬをｆ２のパスとして新たにパスの追加を行う場合、ｆ３のパスは、±３１μｓの範囲以内に存在するためパス合成することが可能であるが、ｆ４のパスは合成することがができない。また、基準ＤＬＬをｆ１のパスとすると、ｆ４のパスは合成することができるが、ｆ３のパスは合成することができない。
さらに、メモリに対して書き込みと読み出しが非同期で行われる場合には、書き込みおよび読み出しのアドレス番号が一度ずれると、以後正常動作をしないという問題がある。
【００１７】
本発明は、上述した事情に鑑み提案されたもので、簡単な制御によりパスの追加および削除を行うことが可能なＣＤＭＡ方式による受信装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＣＤＭＡ方式による受信装置は、スペクトル拡散されたベースバンド信号に対して、パスサーチを行うためのパスサーチ部と、各々独立に同期捕捉・追従を行うための複数のＤＬＬ部と、該ＤＬＬ部からの複数の復調出力を受信し、それぞれのパスの位相タイミング調整を行うためのタイミング調整部と、該タイミング調整部において位相調整された複数のパスのＲＡＫＥ合成を行うためのＲＡＫＥ部とを備えたＣＤＭＡ方式による受信装置において、
前記タイミング調整部は、任意の設定時間分だけデータの保存を行うためのメモリ部と、前記メモリ部に対してデータの書き込み信号を生成するための書き込み信号生成部と、前記メモリ部に対して読み出し信号を生成するための読み出し信号生成部と、前記メモリ部の書き込みと読み出し位置の監視を行うための読み出し位置監視部と、前記読み出し位置監視部からの信号に基づいて前記読み出し信号生成部の制御を行うための読み出し信号制御部とを備え、前記読み出し信号制御部は、スロットタイミングを抽出するためのスロットタイミング抽出部と、合成範囲のカウントを行うための合成範囲カウント部と、各パスの読み出し用タイミングの生成を行うためのタイミング信号生成部とを含んで構成することを特徴とするものである。
【００２０】
また、本発明のＣＤＭＡ方式による受信装置において、前記タイミング調整部は、前記書き込み信号生成部からの前記メモリ部に対するアドレス信号に対して、スロットの先頭アドレス番号の保存を行うためのアドレス保存部を含んで構成することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面に示す具体的な実施例に基づいて、本発明のＣＤＭＡ方式による受信装置の実施形態を説明する。
【００２２】
＜実施例１＞
本発明の実施例１に係る受信装置は、複数のＤＬＬ部からシンボル単位で複数のパスデータを取り込み、前後数シンボル間の位相差を揃えてＲＡＫＥ合成するようになっている。
図１は、実施例１に係る受信装置の構成を示すブロック図であり、図７と同一部分には、同一符合を付してある。
図１に示す実施例１に係る受信装置は、図７とほぼ同様の構成であり、アンテナ１と、受信信号を増幅等するための無線部２と、パスサーチを行うためのパスサーチ部３と、各々独立に同期捕捉・追従を行うための３つのＤＬＬ部４ａ，４ｂ，４ｃと、これらのＤＬＬ部４ａ，４ｂ，４ｃからの複数の復調出力を受信し、それぞれのパスの位相タイミング調整を行うためのタイミング調整部５と、このタイミング調整部５において位相調整された複数のパスのＲＡＫＥ合成を行うためのＲＡＫＥ部６とを備えている。
図１の受信装置の上記各部の詳しい説明を以下に行う。
【００２３】
この受信装置では、基地局からの無線信号をアンテナ１で受信し、無線部２において増幅、フィルタリング、周波数変換および検波して、ベースバンド信号１００を得る。
パスサーチ部３は、ベースバンド信号１００をサーチして、各パスのピーク位置を検出する。そして、検出されたタイミング関係に基づいて、ＤＬＬ部４ａ、４ｂ、４ｃ内部の符号発生器を動作させて、復調出力１０１ａ，１０１ｂ，１０１ｃを得る。
【００２４】
タイミング調整部５は、図７とは異となる構成であり、復調出力１０１ａ，１０１ｂ，１０１ｃを取り込んで位相を揃える。位相を揃えられた復調信号１０２ａ，１０２ｂ，１０２ｃは、ＲＡＫＥ部６において加算される。なお、図１に示す実施例１では、説明を簡単にするため、３個のパスに対応した構成になっているが、対象とするシステム条件に応じてパスを増減しても、本発明の受信装置がもたらす効果を維持することができる。
【００２５】
図２は、タイミング調整部５の具体的な構成を示すブロック図である。
タイミング調整部５は、図２に示すように、ＤＬＬ部４ａ，４ｂ，４ｃからパスデータを取り込むバッファ部７ａ、７ｂ、７ｃと、読み出し用タイミングを調整するための読み出し信号制御部８とから構成される。
【００２６】
図３は、バッファ部７の具体的な構成を示すブロック図である。
バッファ部７は、図３に示すように、パスデータの保存を行うためのメモリ部９と、メモリ部９に対してデータの書き込み信号を生成するための書き込み信号生成部１０と、メモリ部９に対してデータの読み出し信号を生成するための読み出し信号生成部１１と、メモリ部９における書き込みと読み出しのタイミングを監視するための読み出し位置監視部１２とから構成される。
【００２７】
図４は、読み出し信号生成部１１の具体的な構成を示すブロック図である。
読み出し信号生成部１１は、図４に示すように、スロットタイミングの検出を行うためのスロットタイミング検出部１３と、データの読み出し用タイミング制御フラグの検出を行うためのフラグ検出部１４と、パス合成を行う範囲の測定を行うための合成範囲カウント部１５と、メモリ部９に保存されたデータの読み出し用タイミングを生成するための読み出し用タイミング信号生成部１６とから構成される。
【００２８】
図５に基づいて、タイミング調整部５の具体的な動作を説明する。
タイミング調整部５では、図５に示すように、各ＤＬＬ部４ａ，４ｂ，４ｃのスロット同期信号Ｓ１，Ｓ２，Ｓ３およびシンボル同期信号（図示されていない）に基づいて、書き込み信号生成部１０により書き込み信号（ライトパルス）（ＷＰ１，ＷＰ２，ＷＰ３）を生成し、メモリ部９に対してメモリアドレス（ライトアドレス）（ＷＡ１，ＷＡ２，ＷＡ３）に示すアドレス順に各シンボルデータを書き込んでゆく。このメモリ部９は、例えばＳ−ＲＡＭを用いて実現することが考えられる。
【００２９】
スロットタイミング検出部１３においてスロット同期信号Ｓ１が検出されると、合成範囲カウント部１５では、合成範囲のカウントを開始する。例えば、パス合成範囲が６２μｓに設定されている場合には、６２μｓ間だけカウントを行ってから、読み出し用タイミング信号生成部１６に対して読み出し開始要求を行う。
読み出し用タイミング信号生成部１６では、各バッファ部７ａ，７ｂ，７ｃに対して読み出し用タイミング信号を出力する。しかし、このタイミング信号は、書き込みのシンボルタイミング信号に比べて、少し早いタイミングで出力される。
【００３０】
読み出し位置監視部１２では、読み出しのアドレスが書き込みのアドレスを追い越すことがないように監視を行う。もし、読み出しのアドレスが書き込みのアドレスを追い越しそうになった場合には、フラグ検出部１４に対して読み出しを遅くするように要求する。
フラグ検出部１４では、フラグを検出すると、読み出し用タイミング信号生成部１６に対して読み出し用タイミングを遅くするように指示する。
【００３１】
読み出し用タイミング信号生成部１６では、読み出し用タイミングを、書き込みタイミング信号と同等の読み出し速度とする。これにより、読み出し動作タイミングが一番遅いパスのタイミングの位置に来るので、新規にパスを追加する場合には、一番早いパスから６２μｓ以内に位置するパスであれば自由に追加することが可能となる。
【００３２】
＜実施例２＞
本発明の実施例２に係る受信装置は、上述した実施例１に係る受信装置とほぼ同様の構成を備えているが、バッファ部の構成が異なっている。以下、実施例２に係る受信装置について、主としてバッファ部の構成について説明を行う。
【００３３】
図６は、実施例２に係る受信装置のバッファ部の具体的構成を示すブロック図である。
実施例２に係る受信装置のバッファ部は、図６に示すように、パスデータの保存を行うためのメモリ部１７と、メモリ部１７に対してデータの書き込み信号を生成するための書き込み信号生成部１８と、メモリ部１７に対してデータの読み出し信号を生成するための読み出し信号生成部１９と、メモリ部１７における書き込みと読み出しのタイミングを監視するための読み出し位置監視部２０と、書き込みを行ったスロットの先頭のアドレス情報を保存するためのアドレス保存部２１とから構成される。
【００３４】
次に、実施例２に係る受信装置の具体的な動作について説明する．
アドレス保存部２１では、スロットタイミング信号が検出されると書き込みを行ったメモリ部１７のアドレス番号を保存するとともに、読み出し信号生成部１９に対して保存したスロットの先頭アドレスを出力する。
読み出し信号生成部１９では、スロット毎に受信したアドレス番号をロードして、書き込みを行ったスロットの先頭アドレス番号から読み出しを行うように、メモリ部１７の読み出しを制御する。
【００３５】
これにより、書き込みまたは読み出しのアドレス番号を生成するためのカウンタ値がずれてしまった場合であっても、次のスロットからは正常な動作を行うことが可能となる。
【００３６】
【発明の効果】
本発明のＣＤＭＡ方式による受信装置では、それぞれのパスに対してハード的にタイミングの監視を行い、常に、一番遅いタイミングのパスに読み出し用タイミングが制御される。
したがって、従来の受信装置のように、基準となるＤＬＬを定め、最適なパス合成を行うために基準ＤＬＬの切り替えおよびパスタイミングの監視等を行うというような煩わしい制御が必要でなくなり、簡単な制御によりパスの追加や削除を行うことが可能となる。
【００３７】
また、スロット毎に書き込みを行った先頭のアドレスを保存し、読み出しのアドレスに対してロードを行うため、例えば、書き込みまたは読み出しのアドレスを生成するカウンタにおいてアドレスずれが生じたとしても、次のスロットからは正常な読み出しを行うことが可能となる。
【図面の簡単な説明】
【図１】実施例１に係る受信装置の構成を示すブロック図である。
【図２】実施例１に係る受信装置のタイミング調整部の具体的な構成を示すブロック図である。
【図３】実施例１に係る受信装置のバッファ部の具体的な構成を示すブロック図である。
【図４】実施例１に係る受信装置の読み出し信号生成部の具体的な構成を示すブロック図である。
【図５】実施例１に係る受信装置の動作説明図である。
【図６】実施例２に係る受信装置のバッファ部の具体的な構成を示すブロック図である。
【図７】従来の受信装置の構成を示すブロック図である。
【図８】従来の受信装置におけるタイミング調整部の具体的な構成を示すブロック図である。
【図９】位相を揃える際に基準とするシンボル信号が動作途中で変更された場合の動作を説明するための説明図である。
【図１０】位相を揃える際に基準とするシンボル信号が動作途中で変更された場合の出力信号を説明するための説明図である。
【図１１】従来の受信装置の動作説明図である。
【符号の説明】
１ アンテナ
２ 無線部
３ パスサーチ部
４ａ、４ｂ、４ｃ ＤＬＬ部
５ タイミング調整部
６ ＲＡＫＥ部
７ａ，７ｂ，７ｃ バッファ部
８ 読み出し信号制御部
９ メモリ部
１０ 書き込み信号生成部
１１ 読み出し信号生成部
１２ 読み出し位置監視部
１３ スロットタイミング検出部
１４ フラグ検出部
１５ 合成範囲カウント部
１６ 読み出し用タイミング信号生成部
１７ メモリ部
１８ 書き込み信号生成部
１９ 読み出し信号生成部
２０ 読み出し位置監視部
２１ アドレス保存部
２２ａ，２２ｂ，２２ｃ バッファ部
２３ 読み出し信号制御部
２４ 基準ＤＬＬ監視部
１００ ベースバンド信号
１０１ａ，１０１ｂ，１０１ｃ ＤＬＬからの復調出力
１０２ａ，１０２ｂ，１０２ｃ 位相の揃った復調出力
２００ａ，２００ｂ，２００ｃ 読み出し用タイミング信号
２０１ａ，２０１ｂ，２０１ｃ 読み出し制御信号
Claims (2)
- スペクトル拡散されたベースバンド信号に対して、パスサーチを行うためのパスサーチ部と、各々独立に同期捕捉・追従を行うための複数のＤＬＬ部と、該ＤＬＬ部からの複数の復調出力を受信し、それぞれのパスの位相タイミング調整を行うためのタイミング調整部と、該タイミング調整部において位相調整された複数のパスのＲＡＫＥ合成を行うためのＲＡＫＥ部とを備えたＣＤＭＡ方式による受信装置において、
前記タイミング調整部は、任意の設定時間分だけデータの保存を行うためのメモリ部と、前記メモリ部に対してデータの書き込み信号を生成するための書き込み信号生成部と、
前記メモリ部に対して読み出し信号を生成するための読み出し信号生成部と、
前記メモリ部の書き込みと読み出し位置の監視を行うための読み出し位置監視部と、
前記読み出し位置監視部からの信号に基づいて前記読み出し信号生成部の制御を行うための読み出し信号制御部と、を備え、
前記読み出し信号制御部は、スロットタイミングを抽出するためのスロットタイミング抽出部と、合成範囲のカウントを行うための合成範囲カウント部と、各パスの読み出し用タイミングの生成を行うためのタイミング信号生成部とからなることを特徴とするＣＤＭＡ方式による受信装置。 - 前記タイミング調整部は、前記書き込み信号生成部からの前記メモリ部に対するアドレス信号に対して、スロットの先頭アドレス番号の保存を行うためのアドレス保存部を含むことを特徴とする請求項１に記載のＣＤＭＡ方式による受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052516A JP3654843B2 (ja) | 2001-02-27 | 2001-02-27 | Ｃｄｍａ方式による受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052516A JP3654843B2 (ja) | 2001-02-27 | 2001-02-27 | Ｃｄｍａ方式による受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261655A JP2002261655A (ja) | 2002-09-13 |
| JP3654843B2 true JP3654843B2 (ja) | 2005-06-02 |
Family
ID=18913133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001052516A Expired - Lifetime JP3654843B2 (ja) | 2001-02-27 | 2001-02-27 | Ｃｄｍａ方式による受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3654843B2 (ja) |
-
2001
- 2001-02-27 JP JP2001052516A patent/JP3654843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002261655A (ja) | 2002-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100939066B1 (ko) | 모든 레이크 핑거에 이용되는 공유 메모리를 구비한 사용자 장치(ｕｅ) | |
| US6847630B2 (en) | Communications in an asynchronous cellular wireless network | |
| JPH10173630A (ja) | Ｃｄｍａチップ同期回路 | |
| US6954486B2 (en) | Early-late detection | |
| JP3464624B2 (ja) | スペクトル拡散受信装置 | |
| US7580489B2 (en) | Varying early-late spacing in a delay locked loop | |
| JP3654843B2 (ja) | Ｃｄｍａ方式による受信装置 | |
| JP2877243B2 (ja) | スペクトラム拡散通信用受信機 | |
| KR100350377B1 (ko) | 이동통신 기지국 시스템에서 수신 데이타 동기 추적장치 | |
| JP2001168770A (ja) | Ａｆｃ機能の有るｃｄｍａ受信機 | |
| JPH08307383A (ja) | スペクトル拡散通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050301 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3654843 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140311 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |