JP3647851B2

JP3647851B2 - Analog / digital conversion circuit

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Publication number: JP3647851B2
Application number: JP2003161442A
Authority: JP
Inventors: 道則杉山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-06-06
Filing date: 2003-06-06
Publication date: 2005-05-18
Anticipated expiration: 2018-04-14
Also published as: JP2004007723A

Description

【０００１】
【発明が属する技術分野】
本発明は、例えばオーディオ信号の記録再生などに用いられるアナログ／デジタル変換回路に関するものである。
【０００２】
【従来の技術】
従来、アナログ／デジタル変換回路に関して、各種の変換方式が提案されてきたが、昨今、量子化の分解能を１ビットとしたアナログ／デジタル変換方式が注目されている。この１ビットアナログ／デジタル変換は、例えばＣＤ(Compact Disc)などの記録再生に用いられる１６ビットアナログ／デジタル変換に比べて、ＬＰＦ(Low-Pass Filter) 特性が優れているという点や、回路構造が簡易であるという点などの利点を有している。
【０００３】
このような１ビットアナログ／デジタル変換として、いくつかの変換方式が提案されているが、中でもΔΣ変調方式が精度の高さの点で最も注目されており、例えばオーディオ信号のアナログ／デジタル変換への応用が提案されている。
【０００４】
このΔΣ変調方式は、まず、デジタル出力をアナログ化した値とアナログ入力信号の差を積分する。次に、この積分値が最小となるようにフィードバックしていく。これによって、比較器出力に含まれる量子化雑音は、高い周波数へ偏って分布するようになる。このように、量子化雑音のスペクトラム分布が高域にいくほど上がるようにすることをノイズ・シェーピングと呼ぶ。このようなノイズ・シェーピングがなされることにより、ロー・パス・フィルタによって量子化雑音電力が激減し、より高いＳ／Ｎ比を達成することが可能となる。
【０００５】
図１１は、従来のΔΣ変調方式のアナログ／デジタル変換回路の一構成例を示す回路図である。このアナログ／デジタル変換回路において、入力端子ＰＸ１から順にΔΣ変調理論に基づく７次の積分器ＰＨ１〜ＰＨ７が直列に接続されており、各積分器ＰＨ２〜ＰＨ７の入力側には、乗算器Ｐａ１〜Ｐａ６が接続されている。
【０００６】
また、積分器ＰＨ３の出力側から積分器ＰＨ２の入力側にかけて、遅延器ＰＤ１、乗算器Ｐｂ１、および加算器ＰＡ３からなるフィードバックループＰＲ１が形成されている。同様に、積分器ＰＨ５の出力側から積分器ＰＨ４の入力側にかけて、遅延器ＰＤ２、乗算器Ｐｂ２、および加算器ＰＡ４からなるフィードバックループＰＲ２が、積分器ＰＨ７の出力側から積分器ＰＨ６の入力側にかけて、遅延器ＰＤ３、乗算器Ｐｂ３、および加算器ＰＡ５からなるフィードバックループＰＲ３が形成されている。
【０００７】
そして、各積分器ＰＨ１〜ＰＨ７の全ての出力側は加算器ＰＡ１と接続され、加算器ＰＡ１の出力側は、量子化器ＰＱ１に接続されている。量子化器ＰＱ１の出力側は出力端子ＰＹ１に接続されるとともに、遅延器ＰＤ４を介して積分器ＰＨ１の入力側に接続されるフィードバックループＰＲ０を形成している。
【０００８】
次に、上記のようなアナログ／デジタル変換回路にアナログ信号を入力した際の動作について説明する。
【０００９】
入力端子ＰＸ１に入力されたアナログ信号は、各積分器ＰＨ１〜ＰＨ７で順次積分されるとともに、各積分器ＰＨ１〜ＰＨ７の出力が加算器ＰＡ１で加算される。そして、加算器ＰＡ１で加算された信号は、量子化器ＰＱ１によって−１または＋１の１ビット信号に量子化され、出力端子ＰＹ１からデジタル信号として出力される。
【００１０】
量子化器ＰＱ１から出力される１ビット信号は、遅延器ＰＤ４で１サンプリング周期だけ遅延された後、加算器ＰＡ２において入力信号から減算されて積分器ＰＨ１に負帰還される。
【００１１】
また、各積分器ＰＨ２〜ＰＨ７の入力側には、上述したように、乗算器Ｐａ１〜Ｐａ６が介在されており、前段側の積分器からの出力がこの乗算器Ｐａ１〜Ｐａ６を介して各積分器ＰＨ２〜ＰＨ７に入力されている。
【００１２】
また、積分器ＰＨ２およびＰＨ３において、上述したように、フィードバックループＰＲ１が設けられており、積分器ＰＨ３からの出力は遅延器ＰＤ１で遅延され、さらに乗算器Ｐｂ１で所定の係数が乗算された後、加算器ＰＡ３によって積分器ＰＨ２への入力から減算される。積分器ＰＨ４およびＰＨ５、および積分器ＰＨ６およびＰＨ７においても、フィードバックループＰＲ２およびＰＲ３によって上記と同様の制御が行われる。
【００１３】
上記のような構成のアナログ／デジタル変換回路は、７次のΔΣ変調回路となっており、入力信号の大きさによっては、出力信号が発振してしまう恐れがある。ここで、ΔΣ変調回路における発振について以下に説明する。
【００１４】
発振は不安定な回路で起こる現象であり、安定性は回路の伝達関数の極の位置によって決まることが知られている。なお、伝達関数は回路の出力と入力との関係を表した関数であり、極とは、伝達関数の分母を０にする値のことである。伝達関数の分母の多項式を０とおいて方程式（特性方程式）の根がｚ平面上の単位円の中にあれば回路は常に安定であり、根が１つでもｚ平面上の単位円の外にあれば不安定な回路となる。
【００１５】
ΔΣ変調回路においては、次数が２次までは安定な回路となるが、３次以上になると不安定な回路となる。したがって、上記のアナログ／デジタル変換回路のような３次以上のΔΣ変調回路は、入力信号によって発振を起こすことになる。一般に、大きな入力信号が入力されると発振が起こり易くなる。
【００１６】
このような発振を防止するために、上記に示したようなΔΣ変調方式のアナログ／デジタル変換回路では、ダイオードによるリミッタ回路や、各積分器ＰＨ１〜ＰＨ７の電源電圧を制限する方法などが採用されている。
【００１７】
ここで、ダイオードによるリミッタ回路について説明する。上記の積分器ＰＨ１〜ＰＨ７は、実際の回路では、図１２に示すように、オペアンプと、オペアンプの反転端子に接続された抵抗と、オペアンプに並列に接続されたコンデンサとを備えた構成となっている。ダイオードによるリミッタ回路は、図１３に示すように、コンデンサと並列にダイオードを接続した構成となっている。これにより、積分器ＰＨ１〜ＰＨ７への入力電圧に対して、出力電圧がダイオードの導通電圧以上となるときには、出力電圧がダイオードによってコンデンサをバイパスして負帰還され、リミッタとして機能する。なお、このダイオードの段数は、制限する振幅値に対応して決定される。
【００１８】
また、各積分器ＰＨ１〜ＰＨ７の電源電圧を制限する方法は、以下のように行われる。例えば、５Ｖの電源電圧で積分器を動作させると、積分器出力は最大５Ｖとなる。したがって、例えば、積分器ＰＨ１の積分器出力を９Ｖで、積分器ＰＨ２の積分器出力を１５Ｖで制限したい時には、積分器ＰＨ１を９Ｖの電源で、積分器ＰＨ２を１５Ｖの電源で動作させればよい。
【００１９】
【発明が解決しようとする課題】
しかしながら、発振を防止するための手段として、上記のように積分器出力を制限する方法を採ると、可聴帯域（〜２０ｋＨｚ）のノイズフロアが上昇するという問題が生じる。これは、積分器出力が制限されると、本来行われるべき量子化が正確に行われないため、量子化誤差が増大することによるものである。したがって、特に、発振限界値を超えるような入力信号が入力された場合、積分器出力が大きく制限されることになるので、量子化誤差が極めて大きくなり、Ｓ／Ｎ比およびダイナミックレンジの極端な劣化を引き起こすことになる。
本発明は上記の問題を解決するためになされたもので、その目的は、発振限界値や、Ｓ／Ｎ比およびダイナミックレンジなどが優れたアナログ／デジタル変換回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の課題を解決するために、請求項１記載のアナログ／デジタル変換回路は、直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって増幅してから加算器に入力することを特徴としている。
【００２１】
上記の構成のように、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を増幅してから加算すると、アナログ／デジタル変換回路における発振限界値を向上させるとともに、出力信号のＳ／Ｎ比およびダイナミックレンジの劣化を抑えることができる。
【００２２】
請求項２記載のアナログ／デジタル変換回路は、直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって減圧してから加算器に入力することを特徴としている。
【００２３】
上記の構成のように、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を減圧してから加算すると、アナログ／デジタル変換回路における出力信号のＳ／Ｎ比およびダイナミックレンジを向上させるとともに、発振限界値の劣化を抑えることができる。
【００２４】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１乃至図１０に基づいて説明すれば、以下のとおりである。
【００２５】
図１は、本実施形態に係るΔΣ変調方式のアナログ／デジタル変換回路の一構成例を示す回路図である。このΔΣ変調方式のアナログ／デジタル変換回路において、入力端子Ｘ１から順にΔΣ変調理論に基づく７次の積分器Ｈ１〜Ｈ７が直列に接続されており、各積分器Ｈ２〜Ｈ７の入力側には、乗算器ａ１〜ａ６が接続されている。
【００２６】
また、積分器Ｈ３の出力側から積分器Ｈ２の入力側にかけて、遅延器Ｄ１、乗算器ｂ１、および加算器Ａ３からなるフィードバックループＲ１が形成されている。同様に、積分器Ｈ５の出力側から積分器Ｈ４の入力側にかけて、遅延器Ｄ２、乗算器ｂ２、および加算器Ａ４からなるフィードバックループＲ２が、積分器Ｈ７の出力側から積分器Ｈ６の入力側にかけて、遅延器Ｄ３、乗算器ｂ３、および加算器Ａ５からなるフィードバックループＲ３が形成されている。
【００２７】
そして、各積分器Ｈ１〜Ｈ７の出力側は、それぞれ乗算器Ｇ１〜Ｇ７を介して加算器Ａ１と接続され、加算器Ａ１の出力側は、量子化器Ｑ１に接続されている。量子化器Ｑ１の出力側は出力端子Ｙ１に接続されるとともに、遅延器Ｄ４を介して積分器Ｈ１の入力側に接続されるフィードバックループＲ０を形成している。
【００２８】
次に、上記のようなアナログ／デジタル変換回路にアナログ信号を入力した際の動作について説明する。
【００２９】
入力端子Ｘ１に入力されたアナログ信号は、各積分器Ｈ１〜Ｈ７で順次積分されるとともに、各積分器Ｈ１〜Ｈ７の出力が、乗算器Ｇ１〜Ｇ７において所定の係数で乗算された後、加算器Ａ１で加算される。そして、加算器Ａ１で加算された信号は、量子化器Ｑ１によって−１または＋１の１ビット信号に量子化され、出力端子Ｙ１からデジタル信号として出力される。
【００３０】
量子化器Ｑ１から出力される１ビット信号は、遅延器Ｄ４で１サンプリング周期だけ遅延された後、加算器Ａ２において入力信号から減算されて積分器Ｈ１に負帰還される。
【００３１】
また、各積分器Ｈ２〜Ｈ７の入力側には、上述したように、乗算器ａ１〜ａ６が介在されており、前段側の積分器からの出力がこの乗算器ａ１〜ａ６を介して各積分器Ｈ２〜Ｈ７に入力されている。
【００３２】
また、積分器Ｈ２およびＨ３において、上述したように、フィードバックループＲ１が設けられており、積分器Ｈ３からの出力は遅延器Ｄ１で遅延され、さらに乗算器ｂ１で所定の係数が乗算された後、加算器Ａ３によって積分器Ｈ２への入力から減算される。積分器Ｈ４およびＨ５、および積分器Ｈ６およびＨ７においても、フィードバックループＲ２およびＲ３によって上記と同様の制御が行われる。
【００３３】
上記のように、本実施形態におけるアナログ／デジタル変換回路は、各積分器Ｈ１〜Ｈ７の出力を、乗算器Ｇ１〜Ｇ７によってそれぞれ所望の電圧に増幅あるいは減圧させてから加算器Ａ１に入力することが可能になっている。
【００３４】
以下に、乗算器Ｇ１〜Ｇ７における増幅あるいは減圧の割合を変化させた各種の設定例に対して、量子化ノイズおよび発振限界値を測定した際の測定結果を示す。
【００３５】
まず、設定例１として、上記のようなアナログ／デジタル変換回路における１次から７次の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅してから加算器Ａ１に入力させる構成を設定する。具体的には、各積分器Ｈ１〜Ｈ７の出力電圧を乗算器Ｇ１〜Ｇ７によって約１．２倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００３６】
図２は、上記設定例１における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、上記のアナログ／デジタル変換回路に正弦波（６８９．０６２５Ｈｚ、片振幅１ｍＶ）を入力した時に得られる１ビット信号をＦＦＴ(First Fourier Transform) 分析（４０９６点、ハニング窓）して得られたものである。
【００３７】
また、設定例１における発振限界値は０．８８であった。なお、発振限界値とは、入力可能な最大信号の片振幅を１とした時の、発振が生じない限界の入力信号の片振幅の大きさを表している。
【００３８】
また、比較例１として、従来の技術で示したような、各積分器ＰＨ１〜ＰＨ７の出力電圧をそのまま加算器ＰＡ１に入力する構成を設定する。図３に、このような従来のアナログ／デジタル変換回路に、上記と同様の正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られた量子化ノイズの対数スペクトルのグラフを示す。この時の発振限界値は０．８５であった。
【００３９】
設定例１の測定結果である図２と、比較例１の測定結果である図３とを比較すると、図２の方が可聴帯域のノイズレベルが大きくなってしまっているが、発振限界値は、従来よりも本実施形態のアナログ／デジタル変換回路の方が優れていることがわかる。すなわち、積分器Ｈ１〜Ｈ７の出力を約１．２倍して加算した場合には、Ｓ／Ｎ比やダイナミックレンジは低下するが、発振限界を向上させることができることがわかる。
【００４０】
ここで、上記のＳ／Ｎ比およびダイナミックレンジと、量子化ノイズの対数パワースペクトルを示すグラフとの関係について説明する。上記のＳ／Ｎ比は、可聴帯域のＳ／Ｎ比であるので、２０ｋＨｚまでの量子化ノイズスペクトラムレベルが低ければＳ／Ｎ比は良好になり、逆にレベルが高ければＳ／Ｎ比は悪化する。すなわち、Ｓ／Ｎ比は、２０ｋＨｚまでの量子化ノイズスペクトラムレベルに比例することになる。
【００４１】
ダイナミックレンジは、Ｓ／Ｎ比にＡ特性を掛け合わせたものである。Ａ特性とは、人間の聴覚感度の周波数特性に近づけた周波数特性であり、人間が感じる音の大きさを表している。人間は、１ｋＨｚ〜４ｋＨｚの感度が良いので、１ｋＨｚ〜４ｋＨｚのノイズレベルが低いほどダイナミックレンジが高くなりやすくなる。
【００４２】
次に、設定例２として、上記のようなアナログ／デジタル変換回路において、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅してから加算器Ａ１に入力させる構成を設定する。具体的には、３次以降の各積分器Ｈ３〜Ｈ７の出力電圧を乗算器Ｇ３〜Ｇ７によって約１．１倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００４３】
図４は、上記設定例２における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例２における発振限界値は０．８７であった。
【００４４】
設定例２の測定結果である図４と、設定例１の測定結果である図２とを比較すると、図４の方が可聴帯域のノイズレベルが低く抑えられている。また、発振限界値については、設定例１と設定例２とではほぼ同等となっている。すなわち、設定例２は、設定例１に比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００４５】
また、設定例２の測定結果である図４と、比較例１の測定結果である図３とを比較すると、可聴帯域のノイズレベルはほぼ同等となっている。すなわち、設定例２は、従来の比較例１と比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させていることがわかる。
【００４６】
次に、設定例３として、上記のようなアナログ／デジタル変換回路において、１次から７次の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力させる構成を設定する。具体的には、積分器Ｈ１およびＨ２の出力電圧を乗算器Ｇ１およびＧ２によって約０．８倍し、かつ、各積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．９倍して加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００４７】
図５は、上記設定例３における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例３における発振限界値は０．８４であった。
【００４８】
設定例３の測定結果である図５と、比較例１の測定結果である図３とを比較すると、図５の方が可聴帯域のノイズレベルが低く抑えられている。一方、発振限界値については、設定例３の方が比較例１よりもやや低くなっている。すなわち、積分器Ｈ１〜Ｈ７の出力電圧を減圧して加算した場合には、発振限界値は低下するが、Ｓ／Ｎ比やダイナミックレンジを向上させることができることがわかる。
【００４９】
次に、設定例４として、上記のようなアナログ／デジタル変換回路において、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力させる構成を設定する。具体的には、積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．９倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００５０】
図６は、上記設定例４における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例４における発振限界値は０．８７であった。
【００５１】
設定例４の測定結果である図６と、設定例３の測定結果である図５とを比較すると、可聴帯域のノイズレベルについては、設定例４と設定例３とではほぼ同等となっている。また、発振限界値については、設定例４は設定例３よりも向上していることがわかる。すなわち、設定例４は、設定例３に比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させていることがわかる。
【００５２】
また、設定例４の発振限界値と、比較例１の発振限界値とを比較すると、設定例４と比較例１とではほぼ同等となっている。すなわち、設定例４は、従来の比較例１と比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００５３】
以上のように、設定例２および設定例４では、積分器Ｈ１・Ｈ２の出力電圧については、そのまま加算器Ａ１に入力させる構成となっている。そして、設定例２は、設定例１と比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させており、設定例４では、設定例３と比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させている。
【００５４】
これは、本実施形態に係るアナログ／デジタル変換回路のようなΔΣ変調回路は、１次および２次までは安定で、３次以降では不安定なシステムとなっていることによるものであると思われる。すなわち、１次および２次までの積分器出力が大きくなっても回路は安定に動作するので、１次および２次までの積分器出力に対しては、電圧の増減などの作用を施さない方が、出力が良好になるものと思われる。
【００５５】
次に、発振を防止するために、各積分器Ｈ１〜Ｈ７の過大振幅を制限する構成について以下に示す。なお、この過大振幅を制限する発振防止手段としては、前記したダイオードによるリミッタ回路や電源電圧を制限する構成などが挙げられる。
【００５６】
まず、比較例２として、従来の技術で示したような、各積分器ＰＨ１〜ＰＨ７の出力電圧をそのまま加算器ＰＡ１に入力し、かつ３次〜７次の各積分器ＰＨ３〜ＰＨ７の出力電圧の振幅を±２Ｖに制限した構成を設定する。
【００５７】
図７は、上記比較例２における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、図８（ａ）ないし（ｇ）は、上記比較例２における各積分器ＰＨ１〜ＰＨ７の出力値を示すグラフである。
【００５８】
次に、設定例５として、上記の設定例４と同様に、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力し、かつ３次〜７次の各積分器Ｈ３〜Ｈ７の出力電圧の振幅を±２Ｖに制限した構成を設定する。具体的には、積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．８９倍し、加算器Ａ１に入力させる構成とする。
【００５９】
図９は、上記設定例５における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、図１０（ａ）ないし（ｇ）は、上記設定例５における各積分器Ｈ１〜Ｈ７の出力値を示すグラフである。
【００６０】
なお、図８（ａ）ないし（ｇ）、および図１０（ａ）ないし（ｇ）は、各積分器Ｈ１〜Ｈ７の直後の出力値であり、乗算器Ｇ１〜Ｇ７を通る前の測定値である。
【００６１】
図８（ａ）ないし（ｇ）、および図１０（ａ）ないし（ｇ）を比較すると、特に３次〜５次の積分器出力が、比較例２が設定例５よりも低くなっていることが読み取れる。すなわち、比較例２では、３次〜５次の積分器出力がクリップされやすくなっており、設定例５では、乗算器Ｇ３〜Ｇ５によって積分器Ｈ３〜Ｈ５の出力電圧が減圧されることにより、３次〜５次の積分器出力がクリップされにくくなっていることがわかる。
【００６２】
また、比較例２の測定結果である図７と、設定例５の測定結果である図９とを比較すると、設定例５の方が比較例２よりも、可聴帯域のノイズレベルが低くなっていることがわかる。すなわち、設定例５のような構成とすることにより、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００６３】
このように、発振防止のために、各積分器Ｈ１〜Ｈ７の過大振幅を制限する構成において、設定例５は、３次〜５次の積分器出力がクリップされにくくなっているので、量子化がより正確に行われ、量子化誤差が減少する。これにより、可聴帯域のノイズレベルが低くなりので、Ｓ／Ｎ比やダイナミックレンジを向上させることができる。
【００６４】
なお、以上では、設定例１ないし設定例５のように、各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅する構成、あるいは減圧する構成について説明したが、例えば、各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅し、かつ、それ以外の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧する構成とすることも可能である。
【００６５】
【発明の効果】
以上のように、本発明において、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を増幅してから加算すると、アナログ／デジタル変換回路における発振限界値を向上させるとともに、出力信号のＳ／Ｎ比およびダイナミックレンジの劣化を抑えることができる。
【００６６】
また、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を減圧してから加算すると、アナログ／デジタル変換回路における出力信号のＳ／Ｎ比およびダイナミックレンジを向上させるとともに、発振限界値の劣化を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るアナログ／デジタル変換回路の概略構成を示す回路図である。
【図２】上記アナログ／デジタル変換回路における乗算器の一設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図３】上記アナログ／デジタル変換回路における乗算器の一比較例による、量子化ノイズパワースペクトラムを示すグラフである。
【図４】上記アナログ／デジタル変換回路における乗算器の他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図５】上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図６】上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図７】各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器の他の比較例による、量子化ノイズパワースペクトラムを示すグラフである。
【図８】同図（ａ）ないし（ｇ）は、各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器の他の比較例による、各積分器の出力値を示すグラフである。
【図９】各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図１０】同図（ａ）ないし（ｇ）は、各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、各積分器の出力値を示すグラフである。
【図１１】従来のアナログ／デジタル変換回路の概略構成を示す回路図である。
【図１２】積分器の概略構成を示す回路図である。
【図１３】ダイオードによるリミッタ回路を接続した積分器の概略構成を示す回路図である。
【符号の説明】
Ａ１〜Ａ５加算器
ａ１〜ａ６、ｂ１〜ｂ３、Ｇ１〜Ｇ７乗算器
Ｄ１〜Ｄ４遅延器
Ｈ１〜Ｈ７積分器
Ｑ１量子化器[0001]
[Technical field to which the invention belongs]
The present invention relates to an analog / digital conversion circuit used for recording and reproducing audio signals, for example.
[0002]
[Prior art]
Conventionally, various conversion methods have been proposed for an analog / digital conversion circuit. Recently, an analog / digital conversion method in which the resolution of quantization is 1 bit is attracting attention. This 1-bit analog / digital conversion has superior LPF (Low-Pass Filter) characteristics and circuit structure compared to 16-bit analog / digital conversion used for recording and reproduction of CD (Compact Disc), for example. Has advantages such as being simple.
[0003]
As such 1-bit analog / digital conversion, several conversion methods have been proposed. Among them, the ΔΣ modulation method has received the most attention in terms of high accuracy. The application of is proposed.
[0004]
In this ΔΣ modulation method, first, the difference between the analog value of the digital output and the analog input signal is integrated. Next, feedback is performed so that the integral value is minimized. As a result, the quantization noise included in the comparator output is distributed to a higher frequency. In this way, increasing the spectrum distribution of quantization noise as it goes higher is called noise shaping. By performing such noise shaping, the quantization noise power is drastically reduced by the low-pass filter, and a higher S / N ratio can be achieved.
[0005]
FIG. 11 is a circuit diagram showing a configuration example of a conventional ΔΣ modulation type analog / digital conversion circuit. In this analog / digital conversion circuit, seventh-order integrators PH1 to PH7 based on ΔΣ modulation theory are connected in series from the input terminal PX1, and multipliers Pa1 to PH7 are connected to the input sides of the integrators PH2 to PH7. Pa6 is connected.
[0006]
Further, a feedback loop PR1 including a delay device PD1, a multiplier Pb1, and an adder PA3 is formed from the output side of the integrator PH3 to the input side of the integrator PH2. Similarly, from the output side of the integrator PH5 to the input side of the integrator PH4, a feedback loop PR2 including a delay device PD2, a multiplier Pb2, and an adder PA4 is connected from the output side of the integrator PH7 to the input side of the integrator PH6. Thus, a feedback loop PR3 including a delay device PD3, a multiplier Pb3, and an adder PA5 is formed.
[0007]
All the output sides of the integrators PH1 to PH7 are connected to the adder PA1, and the output side of the adder PA1 is connected to the quantizer PQ1. The output side of the quantizer PQ1 is connected to the output terminal PY1, and forms a feedback loop PR0 connected to the input side of the integrator PH1 via the delay device PD4.
[0008]
Next, an operation when an analog signal is input to the analog / digital conversion circuit as described above will be described.
[0009]
The analog signal input to the input terminal PX1 is sequentially integrated by the integrators PH1 to PH7, and the outputs of the integrators PH1 to PH7 are added by the adder PA1. The signal added by the adder PA1 is quantized into a −1 or +1 1-bit signal by the quantizer PQ1, and is output as a digital signal from the output terminal PY1.
[0010]
The 1-bit signal output from the quantizer PQ1 is delayed by one sampling period by the delay device PD4, then subtracted from the input signal by the adder PA2, and negatively fed back to the integrator PH1.
[0011]
Further, as described above, the multipliers Pa1 to Pa6 are interposed on the input side of each of the integrators PH2 to PH7, and the output from the integrator on the previous stage is passed through each of the integrators Pa1 to Pa6. Are input to the devices PH2 to PH7.
[0012]
Further, as described above, in the integrators PH2 and PH3, the feedback loop PR1 is provided, and the output from the integrator PH3 is delayed by the delay device PD1 and further multiplied by a predetermined coefficient in the multiplier Pb1. , And subtracted from the input to the integrator PH2 by the adder PA3. In the integrators PH4 and PH5 and the integrators PH6 and PH7, the same control as described above is performed by the feedback loops PR2 and PR3.
[0013]
The analog / digital conversion circuit configured as described above is a seventh-order ΔΣ modulation circuit, and the output signal may oscillate depending on the magnitude of the input signal. Here, the oscillation in the ΔΣ modulation circuit will be described below.
[0014]
It is known that oscillation is a phenomenon that occurs in an unstable circuit, and that stability is determined by the position of the pole of the transfer function of the circuit. The transfer function is a function representing the relationship between the output and input of the circuit, and the pole is a value that makes the denominator of the transfer function zero. If the denominator polynomial of the transfer function is 0 and the root of the equation (characteristic equation) is in the unit circle on the z plane, the circuit is always stable, and even one root is outside the unit circle on the z plane. If there is an unstable circuit.
[0015]
In the ΔΣ modulation circuit, a stable circuit is obtained up to the second order, but an unstable circuit is formed when the third order or higher. Therefore, a third-order or higher-order ΔΣ modulation circuit such as the above-described analog / digital conversion circuit oscillates due to an input signal. In general, when a large input signal is input, oscillation easily occurs.
[0016]
In order to prevent such oscillation, the ΔΣ modulation type analog / digital conversion circuit as described above employs a diode limiter circuit, a method of limiting the power supply voltage of each of the integrators PH1 to PH7, and the like. ing.
[0017]
Here, a limiter circuit using a diode will be described. In the actual circuit, the integrators PH1 to PH7 are configured to include an operational amplifier, a resistor connected to the inverting terminal of the operational amplifier, and a capacitor connected in parallel to the operational amplifier, as shown in FIG. ing. As shown in FIG. 13, the limiter circuit using a diode has a configuration in which a diode is connected in parallel with a capacitor. As a result, when the output voltage is equal to or higher than the conduction voltage of the diode with respect to the input voltage to the integrators PH1 to PH7, the output voltage is negatively fed back by bypassing the capacitor by the diode and functions as a limiter. The number of diode stages is determined in accordance with the amplitude value to be limited.
[0018]
The method for limiting the power supply voltages of the integrators PH1 to PH7 is performed as follows. For example, when the integrator is operated with a power supply voltage of 5V, the integrator output becomes 5V at the maximum. Therefore, for example, when it is desired to limit the integrator output of the integrator PH1 to 9V and the integrator output of the integrator PH2 to 15V, the integrator PH1 is operated with a power supply of 9V and the integrator PH2 is operated with a power supply of 15V. Good.
[0019]
[Problems to be solved by the invention]
However, if the method of limiting the integrator output as described above is used as means for preventing oscillation, there arises a problem that the noise floor of the audible band (up to 20 kHz) increases. This is because if the integrator output is limited, the quantization that should be performed is not accurately performed, so that the quantization error increases. Therefore, especially when an input signal exceeding the oscillation limit value is input, the integrator output is greatly limited, so that the quantization error becomes extremely large, and the S / N ratio and the dynamic range are extremely small. It will cause deterioration.
The present invention has been made to solve the above problems, and an object of the present invention is to provide an analog / digital conversion circuit having an excellent oscillation limit value, S / N ratio, dynamic range, and the like.
[0020]
[Means for Solving the Problems]
In order to solve the above-described problem, an analog / digital conversion circuit according to claim 1 includes a plurality of integrators connected in series and an output of each integrator. Compute the linear sum of With adder A quantizer for quantizing the output of the adder; In the high-order ΔΣ modulation type analog / digital conversion circuit comprising the above-described integrators, the outputs of the first-order and second-order integrators are directly input to the adder, and at least one of the third-order and subsequent integrators. One output, Multiplier It is characterized in that the signal is amplified by and then input to the adder.
[0021]
When the outputs of the first-order and second-order integrators are added as they are, and the output of at least one of the third-order and subsequent integrators is amplified and then added, the oscillation in the analog / digital conversion circuit It is possible to improve the limit value and suppress the deterioration of the S / N ratio and dynamic range of the output signal.
[0022]
The analog / digital conversion circuit according to claim 2, wherein a plurality of integrators connected in series and an output of each integrator Compute the linear sum of With adder A quantizer for quantizing the output of the adder; In the high-order ΔΣ modulation type analog / digital conversion circuit comprising the above-described integrators, the outputs of the first-order and second-order integrators are directly input to the adder, and at least one of the third-order and subsequent integrators. One output, Multiplier It is characterized in that the pressure is reduced by the input to the adder.
[0023]
When the outputs of the first-order and second-order integrators are added as they are in the above configuration, and the output of at least one of the third-order and subsequent integrators is reduced and then added, the output in the analog / digital conversion circuit It is possible to improve the S / N ratio and dynamic range of the signal and suppress the deterioration of the oscillation limit value.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
[Embodiment 1]
An embodiment of the present invention will be described below with reference to FIGS.
[0025]
FIG. 1 is a circuit diagram showing a configuration example of a ΔΣ modulation type analog / digital conversion circuit according to the present embodiment. In this ΔΣ modulation type analog / digital conversion circuit, seventh-order integrators H1 to H7 based on the ΔΣ modulation theory are connected in series from the input terminal X1, and on the input side of each integrator H2 to H7, Multipliers a1 to a6 are connected.
[0026]
Further, a feedback loop R1 including a delay device D1, a multiplier b1, and an adder A3 is formed from the output side of the integrator H3 to the input side of the integrator H2. Similarly, from the output side of the integrator H5 to the input side of the integrator H4, a feedback loop R2 including a delay device D2, a multiplier b2, and an adder A4 is provided from the output side of the integrator H7 to the input side of the integrator H6. Thus, a feedback loop R3 including a delay device D3, a multiplier b3, and an adder A5 is formed.
[0027]
The output sides of the integrators H1 to H7 are connected to the adder A1 via multipliers G1 to G7, respectively, and the output side of the adder A1 is connected to the quantizer Q1. The output side of the quantizer Q1 is connected to the output terminal Y1 and forms a feedback loop R0 connected to the input side of the integrator H1 via the delay unit D4.
[0028]
Next, an operation when an analog signal is input to the analog / digital conversion circuit as described above will be described.
[0029]
The analog signal input to the input terminal X1 is sequentially integrated by the integrators H1 to H7, and the outputs of the integrators H1 to H7 are multiplied by a predetermined coefficient in the multipliers G1 to G7, and then added. It is added by the device A1. The signal added by the adder A1 is quantized by the quantizer Q1 into a 1-bit signal of −1 or +1 and output as a digital signal from the output terminal Y1.
[0030]
The 1-bit signal output from the quantizer Q1 is delayed by one sampling period by the delay unit D4, then subtracted from the input signal by the adder A2, and negatively fed back to the integrator H1.
[0031]
Further, as described above, the multipliers a1 to a6 are interposed on the input sides of the integrators H2 to H7, and the outputs from the previous-stage integrators are passed through the multipliers a1 to a6. Are input to the devices H2 to H7.
[0032]
Further, as described above, the integrators H2 and H3 are provided with the feedback loop R1, and the output from the integrator H3 is delayed by the delay unit D1, and further multiplied by a predetermined coefficient by the multiplier b1. Subtract from the input to integrator H2 by adder A3. In the integrators H4 and H5 and the integrators H6 and H7, the same control as described above is performed by the feedback loops R2 and R3.
[0033]
As described above, the analog / digital conversion circuit according to the present embodiment inputs the outputs of the integrators H1 to H7 to the desired voltage by the multipliers G1 to G7, respectively, and then inputs them to the adder A1. Is possible.
[0034]
Below, the measurement result at the time of measuring a quantization noise and an oscillation limit value with respect to the various setting examples which changed the ratio of the amplification or pressure reduction in the multipliers G1 to G7 is shown.
[0035]
First, as setting example 1, after amplifying the voltage of one or more integrator outputs among the outputs of the first to seventh integrators H1 to H7 in the analog / digital conversion circuit as described above. A configuration to be input to the adder A1 is set. Specifically, the output voltages of the integrators H1 to H7 are multiplied by about 1.2 by the multipliers G1 to G7 and input to the adder A1, and the above measurement is performed for this configuration. The measurement results are shown below.
[0036]
FIG. 2 is a graph showing a logarithmic power spectrum of quantization noise in setting example 1 described above. This graph shows FFT (First Fourier Transform) analysis (4096 points, Hanning window) of a 1-bit signal obtained when a sine wave (689.0625 Hz, half amplitude 1 mV) is input to the analog / digital conversion circuit. It was obtained.
[0037]
In addition, the oscillation limit value in setting example 1 was 0.88. The oscillation limit value represents the size of the half amplitude of the input signal at the limit at which no oscillation occurs when the half amplitude of the maximum input signal is 1.
[0038]
Further, as Comparative Example 1, a configuration is set in which the output voltages of the integrators PH1 to PH7 are directly input to the adder PA1 as shown in the prior art. FIG. 3 shows a graph of the logarithmic spectrum of quantization noise obtained by FFT analysis of a 1-bit signal obtained when a sine wave similar to that described above is input to such a conventional analog / digital conversion circuit. The oscillation limit value at this time was 0.85.
[0039]
Comparing FIG. 2 which is the measurement result of setting example 1 and FIG. 3 which is the measurement result of comparative example 1, the noise level in the audible band is larger in FIG. 2, but the oscillation limit value is It can be seen that the analog / digital conversion circuit of this embodiment is superior to the conventional one. That is, when the outputs of the integrators H1 to H7 are multiplied by about 1.2 and added, the S / N ratio and the dynamic range are reduced, but the oscillation limit can be improved.
[0040]
Here, the relationship between the above S / N ratio and dynamic range and a graph showing the logarithmic power spectrum of quantization noise will be described. Since the S / N ratio is an S / N ratio in the audible band, the S / N ratio is good when the quantization noise spectrum level up to 20 kHz is low, and conversely when the level is high, the S / N ratio is high. Getting worse. That is, the S / N ratio is proportional to the quantization noise spectrum level up to 20 kHz.
[0041]
The dynamic range is the S / N ratio multiplied by the A characteristic. The A characteristic is a frequency characteristic that is close to the frequency characteristic of human auditory sensitivity, and represents the volume of sound felt by humans. Since humans have good sensitivity of 1 kHz to 4 kHz, the lower the noise level of 1 kHz to 4 kHz, the higher the dynamic range becomes.
[0042]
Next, as setting example 2, in the analog / digital conversion circuit as described above, the outputs of the primary and secondary integrators H1 and H2 are not changed, and each of the integrators H3 to H7 after the third order is changed. The configuration is set such that the voltage at any one or more of the integrator outputs is amplified and then input to the adder A1. Specifically, the output voltage of each of the integrators H3 to H7 after the third order is multiplied by about 1.1 by the multipliers G3 to G7 and input to the adder A1, and the above measurement is performed for this configuration. The measurement results obtained are shown below.
[0043]
FIG. 4 is a graph showing a logarithmic power spectrum of quantization noise in the setting example 2 described above. This graph is obtained by FFT analysis of a 1-bit signal obtained when a sine wave is input under the same conditions as in the measurement of the graph of FIG. The oscillation limit value in setting example 2 was 0.87.
[0044]
Comparing FIG. 4 which is the measurement result of setting example 2 with FIG. 2 which is the measurement result of setting example 1, the noise level in the audible band is suppressed lower in FIG. In addition, the oscillation limit value is almost the same between setting example 1 and setting example 2. That is, it can be seen that setting example 2 improves the S / N ratio and the dynamic range while maintaining the oscillation limit value substantially the same as setting example 1.
[0045]
Moreover, when FIG. 4 which is the measurement result of setting example 2 is compared with FIG. 3 which is the measurement result of comparative example 1, the noise level in the audible band is substantially equal. That is, it can be seen that setting example 2 improves the oscillation limit value while maintaining the S / N ratio and the dynamic range substantially equal to those of conventional comparative example 1.
[0046]
Next, as setting example 3, in the analog / digital conversion circuit as described above, among the outputs of the first to seventh integrators H1 to H7, the voltage at one or more integrator outputs is reduced. Then, a configuration for inputting to the adder A1 is set. Specifically, the output voltages of the integrators H1 and H2 are multiplied by about 0.8 by the multipliers G1 and G2, and the output voltages of the integrators H3 to H5 are multiplied by about 0.9 times by the multipliers G3 and G5. Thus, the result is input to the adder A1, and the measurement result when the above measurement is performed on this configuration is shown below.
[0047]
FIG. 5 is a graph showing the logarithmic power spectrum of the quantization noise in setting example 3 described above. This graph is obtained by FFT analysis of a 1-bit signal obtained when a sine wave is input under the same conditions as in the measurement of the graph of FIG. The oscillation limit value in setting example 3 was 0.84.
[0048]
When FIG. 5 which is the measurement result of setting example 3 is compared with FIG. 3 which is the measurement result of comparative example 1, the noise level in the audible band is suppressed to be lower in FIG. On the other hand, the oscillation limit value is slightly lower in setting example 3 than in comparative example 1. That is, when the output voltages of the integrators H1 to H7 are reduced and added, the oscillation limit value decreases, but the S / N ratio and the dynamic range can be improved.
[0049]
Next, as setting example 4, in the analog / digital conversion circuit as described above, the outputs of the primary and secondary integrators H1 and H2 are not changed, and the integrators H3 to H7 after the third order are not changed. Among the outputs, the configuration in which the voltage at any one or more integrator outputs is reduced before being input to the adder A1 is set. Specifically, the output voltage of the integrators H3 to H5 is multiplied by about 0.9 by the multipliers G3 to G5 and is input to the adder A1, and measurement is performed when the above measurement is performed on this configuration. The results are shown below.
[0050]
FIG. 6 is a graph showing a logarithmic power spectrum of quantization noise in the setting example 4. This graph is obtained by FFT analysis of a 1-bit signal obtained when a sine wave is input under the same conditions as in the measurement of the graph of FIG. In addition, the oscillation limit value in setting example 4 was 0.87.
[0051]
Comparing FIG. 6 which is the measurement result of setting example 4 with FIG. 5 which is the measurement result of setting example 3, the noise level in the audible band is almost equal between setting example 4 and setting example 3. . In addition, regarding the oscillation limit value, it can be seen that setting example 4 is improved over setting example 3. That is, it can be seen that setting example 4 improves the oscillation limit value while maintaining the S / N ratio and the dynamic range substantially the same as setting example 3.
[0052]
Further, when the oscillation limit value of setting example 4 and the oscillation limit value of comparative example 1 are compared, setting example 4 and comparative example 1 are almost the same. That is, it can be seen that setting example 4 improves the S / N ratio and dynamic range while maintaining the oscillation limit value substantially equal to that of conventional comparative example 1.
[0053]
As described above, in the setting example 2 and the setting example 4, the output voltages of the integrators H1 and H2 are directly input to the adder A1. Then, compared to setting example 1, setting example 2 improves the S / N ratio and dynamic range while maintaining the oscillation limit value substantially the same. Setting example 4 compares with setting example 3. Thus, the oscillation limit value is improved while maintaining the S / N ratio and the dynamic range substantially the same.
[0054]
This is considered to be because the ΔΣ modulation circuit such as the analog / digital conversion circuit according to this embodiment is a system that is stable up to the first and second orders and unstable after the third order. It is. In other words, since the circuit operates stably even when the integrator output up to the first and second order increases, the integrator output up to the first and second order is not affected by voltage increase or decrease. However, the output seems to be good.
[0055]
Next, a configuration for limiting the excessive amplitude of each of the integrators H1 to H7 in order to prevent oscillation will be described below. Examples of the oscillation preventing means for limiting the excessive amplitude include a limiter circuit using the diode and a configuration for limiting the power supply voltage.
[0056]
First, as Comparative Example 2, as shown in the prior art, the output voltages of the integrators PH1 to PH7 are directly input to the adder PA1, and the output voltages of the third to seventh integrators PH3 to PH7 are input. A configuration is set in which the amplitude of is limited to ± 2V.
[0057]
FIG. 7 is a graph showing a logarithmic power spectrum of quantization noise in Comparative Example 2 described above. This graph is obtained by FFT analysis of a 1-bit signal obtained when a sine wave is input under the same conditions as in the measurement of the graph of FIG. 8A to 8G are graphs showing the output values of the integrators PH1 to PH7 in the comparative example 2.
[0058]
Next, as setting example 5, as in setting example 4 described above, the outputs of the third and subsequent integrators H3 to H7 are not changed without changing the output magnitudes of the primary and secondary integrators H1 and H2. Among these, the voltage at one or more integrator outputs is reduced before being input to the adder A1, and the amplitude of the output voltage of each of the third to seventh integrators H3 to H7 is limited to ± 2V. Set the configuration. Specifically, the output voltages of the integrators H3 to H5 are multiplied by about 0.89 by the multipliers G3 to G5 and input to the adder A1.
[0059]
FIG. 9 is a graph showing the logarithmic power spectrum of the quantization noise in setting example 5 described above. This graph is obtained by FFT analysis of a 1-bit signal obtained when a sine wave is input under the same conditions as in the measurement of the graph of FIG. FIGS. 10A to 10G are graphs showing output values of the integrators H1 to H7 in the setting example 5 described above.
[0060]
8A to 8G and FIGS. 10A to 10G are output values immediately after the integrators H1 to H7, and are measured values before passing through the multipliers G1 to G7. is there.
[0061]
Comparing FIGS. 8A to 8G and FIGS. 10A to 10G, the third to fifth integrator outputs are particularly lower in Comparative Example 2 than in Setting Example 5. Can be read. That is, in Comparative Example 2, the 3rd to 5th order integrator outputs are easily clipped. In Setting Example 5, the output voltages of the integrators H3 to H5 are reduced by the multipliers G3 to G5. It can be seen that the 3rd to 5th order integrator outputs are less likely to be clipped.
[0062]
Moreover, when FIG. 7 which is the measurement result of Comparative Example 2 is compared with FIG. 9 which is the measurement result of Setting Example 5, the noise level in the audible band is lower in Setting Example 5 than in Comparative Example 2. I understand that. That is, it can be seen that the S / N ratio and the dynamic range are improved by adopting the configuration as in setting example 5.
[0063]
As described above, in the configuration in which the excessive amplitudes of the integrators H1 to H7 are limited in order to prevent oscillation, the setting example 5 is difficult to clip the 3rd to 5th order integrator outputs. Is performed more accurately and the quantization error is reduced. Thereby, since the noise level of an audible band becomes low, S / N ratio and a dynamic range can be improved.
[0064]
In the above description, as in setting example 1 to setting example 5, the configuration for amplifying or reducing the voltage of any one or more integrator outputs among the outputs of the integrators H1 to H7 has been described. For example, among the outputs of the integrators H1 to H7, the voltage of any one or more integrator outputs is amplified, and any one of the other outputs of the integrators H1 to H7 is amplified. It is also possible to reduce the voltage of the integrator output described above.
[0065]
【The invention's effect】
As described above, in the present invention, when the outputs of the primary and secondary integrators are added as they are, and the output of at least one of the third and subsequent integrators is amplified and then added, the analog / digital conversion circuit As well as improving the oscillation limit value at, the degradation of the S / N ratio and dynamic range of the output signal can be suppressed.
[0066]
Further, when the outputs of the primary and secondary integrators are added as they are, and the output of at least one of the integrators after the third order is reduced and then added, the S / N of the output signal in the analog / digital conversion circuit The ratio and the dynamic range can be improved, and deterioration of the oscillation limit value can be suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a schematic configuration of an analog / digital conversion circuit according to an embodiment of the present invention.
FIG. 2 is a graph showing a quantization noise power spectrum according to a setting example of a multiplier in the analog / digital conversion circuit.
FIG. 3 is a graph illustrating a quantization noise power spectrum according to a comparative example of a multiplier in the analog / digital conversion circuit.
FIG. 4 is a graph showing a quantization noise power spectrum according to another setting example of a multiplier in the analog / digital conversion circuit.
FIG. 5 is a graph showing a quantization noise power spectrum according to still another setting example of the multiplier in the analog / digital conversion circuit.
FIG. 6 is a graph showing a quantization noise power spectrum according to still another setting example of the multiplier in the analog / digital conversion circuit.
FIG. 7 is a graph showing a quantization noise power spectrum according to another comparative example of the multiplier in the analog / digital conversion circuit when the amplitude of each integrator output is limited.
FIGS. 8A to 8G show the output value of each integrator according to another comparative example of the multiplier in the analog / digital conversion circuit when the amplitude of each integrator output is limited. It is a graph to show.
FIG. 9 is a graph showing a quantization noise power spectrum according to still another setting example of the multiplier in the analog / digital conversion circuit when the amplitude of each integrator output is limited.
FIGS. 10A to 10G show output values of each integrator according to still another setting example of the multiplier in the analog / digital conversion circuit when the amplitude of each integrator output is limited. It is a graph which shows.
FIG. 11 is a circuit diagram showing a schematic configuration of a conventional analog / digital conversion circuit.
FIG. 12 is a circuit diagram showing a schematic configuration of an integrator.
FIG. 13 is a circuit diagram showing a schematic configuration of an integrator connected with a diode limiter circuit;
[Explanation of symbols]
A1-A5 adder
a1 to a6, b1 to b3, G1 to G7 multipliers
D1-D4 delay unit
H1-H7 integrator
Q1 Quantizer

Claims

A high-order ΔΣ modulation analog that includes a plurality of integrators connected in series, an adder that calculates a linear sum of the outputs of the integrators, and a quantizer that quantizes the output of the adder. / In the digital conversion circuit,
Of the integrators, the outputs of the first and second order integrators are directly input to the adder, and at least one output of the third and subsequent integrators is amplified by the multiplier and then input to the adder. An analog / digital conversion circuit characterized by the above.

A high-order ΔΣ modulation analog that includes a plurality of integrators connected in series, an adder that calculates a linear sum of the outputs of the integrators, and a quantizer that quantizes the output of the adder. / In the digital conversion circuit,
Of the integrators, the outputs of the first and second order integrators are directly input to the adder, and at least one output of the third and subsequent integrators is reduced by the multiplier and then input to the adder. An analog / digital conversion circuit characterized by the above.