JP3643023B2 - ダイオード付きコプレーナ線路 - Google Patents
ダイオード付きコプレーナ線路 Download PDFInfo
- Publication number
- JP3643023B2 JP3643023B2 JP2000304472A JP2000304472A JP3643023B2 JP 3643023 B2 JP3643023 B2 JP 3643023B2 JP 2000304472 A JP2000304472 A JP 2000304472A JP 2000304472 A JP2000304472 A JP 2000304472A JP 3643023 B2 JP3643023 B2 JP 3643023B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- electrode
- ohmic electrode
- diode
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Waveguides (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ダイオードおよびその製造方法ならびにコプレーナ線路に関し、特に、高アイソレーションが要求されるダイオードに関する。
【０００２】
【従来の技術】
次世代通信システムとしてミリ波帯（２７ＧＨｚ〜３２ＧＨｚ）を用いる大容量高速通信システムが考えられている。この通信システム分野では、送受信の切り替えなどの用途に高アイソレーションのＲＦスイッチが要望されている。その一つの候補として、ＧａＡｓを主材料とするＰＩＮダイオードスイッチが挙げられる。ＰＩＮダイオードスイッチは、今日、縦型のＰＩＮダイオードによって実施化されているのが実情であるが、横型のＰＩＮダイオードによっても実施化することができる。横型のＰＩＮダイオードは、イオン注入法を用いて作製することができるため、縦型のＰＩＮダイオードと比べて、低コスト化を図ることができ、そして集積化を行うことも容易となる。
【０００３】
図８は、従来の横型のＰＩＮダイオードの断面構造を示している。図８に示した横型のＰＩＮダイオードは、ＧａＡｓからなる半導体基板１０１に形成されたｎ型半導体領域１０２およびｐ型半導体領域１０３と、ｎ型半導体領域１０２にオーミック接触するｎ型オーミック電極１０４と、ｐ型半導体領域１０３にオーミック接触するｐ型オーミック電極１０５が形成されている。ｎ型半導体領域１０２およびｐ型半導体領域１０３は、互いに約１μｍ離間して形成されており、ｎ型半導体領域１０２は、半導体基板（ＧａＡｓ基板）１０１に不純物としてＳｉが注入されることによって形成され、一方、ｐ型半導体領域１０３は、半導体基板１０１に不純物としてＺｎが注入されることによって形成されている。ｎ型オーミック電極１０４は、ＡｕＧｅ等の蒸着によってｎ型半導体領域１０２上に形成されており、そして、ｐ型オーミック電極１０５は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｐ型半導体領域１０３上に形成されている。
【０００４】
図８に示した横型のＰＩＮダイオードは、ＯＮ時の電流の立ち上がりが良く、そして抵抗が極めて小さいので、低損失特性を実現することができる。特に、ダイオードの幅を広げて電流量を増やすと、損失が低くなることが分かっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の横型のＰＩＮダイオードは、ｎ型オーミック電極１０４とｐ型オーミック電極１０５とが対向しているため、ｎ型オーミック電極１０４とｐ型オーミック電極１０５との間に電極間容量が存在し、アイソレーションが悪くなるという問題がある。ｐ型半導体領域１０３とｎ型半導体領域１０２との間隔が１μｍの場合、オーミック電極の間隔は、プロセス上の諸条件により、通常４μｍ前後と狭く、この狭い電極間隔は、容量増大の一因となっている。また、ダイオードの幅を広げて電流量を増やして損失を抑えようとすればするほど電極間容量は大きくなるため、低損失と高アイソレーションとを同時に実現することは困難となっている。
【０００６】
本発明は上記諸点に鑑みてなされたものであり、その主な目的は、アイソレーションを向上させたダイオードを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるダイオードは、半導体基板上に互いに離間して配置されたカソード電極およびアノード電極と、前記カソード電極と前記アノード電極との間に設けられた遮蔽用金属構造体とを有する。
【０００８】
ある実施形態では、前記半導体基板に形成されたｎ型半導体領域およびｐ型半導体領域をさらに有し、前記カソード電極は、前記ｎ型半導体領域上に形成されたｎ型オーミック電極であり、前記アノード電極は、前記ｐ型半導体領域上に形成されたｐ型オーミック電極であり、前記ｎ型オーミック電極と前記ｐ型オーミック電極との間に前記遮蔽用金属構造体が設けられている。
【０００９】
ある実施形態では、前記半導体基板に形成されたｎ型半導体領域および高濃度のｎ型半導体領域をさらに有し、前記カソード電極は、前記ｎ型半導体領域上に形成されたショットキー電極であり、前記アノード電極は、前記高濃度のｎ型半導体領域上に形成されたｎ型オーミック電極であり、前記ショットキー電極と前記ｎ型オーミック電極との間に前記遮蔽用金属構造体が設けられている。
【００１０】
前記遮蔽用金属構造体と前記半導体基板との間に形成された絶縁膜をさらに有することが好ましい。
【００１１】
前記遮蔽用金属構造体の最上部は、前記カソード電極および前記アノード電極の最上部よりも高いことが好ましい。
【００１２】
前記遮蔽用金属構造体は、前記カソード電極の側面に対向する第１側面と、前記アノード電極の側面に対向する第２側面とを有する金属壁であり、前記金属壁の前記第１側面の面積は、前記カソード電極の前記側面の面積よりも大きいことが好ましい。
【００１３】
前記遮蔽用金属構造体は、前記カソード電極の側面に対向する第１側面と、前記アノード電極の側面に対向する第２側面とを有する金属壁であり、前記金属壁の前記第２側面の面積は、前記アノード電極の前記側面の面積よりも大きいことが好ましい。
【００１４】
本発明によるダイオードの製造方法は、半導体基板にｐ型半導体領域およびｎ型半導体領域を形成する工程と、前記ｐ型半導体領域上にｐ型オーミック電極を形成する工程と、前記ｎ型半導体領域上にｎ型オーミック電極を形成する工程と、前記半導体基板上における前記ｐ型半導体領域と前記ｎ型半導体領域との間に絶縁層を形成する工程と、前記絶縁層上に遮蔽用金属構造体を形成する工程とを包含する。
【００１５】
ある実施形態では、前記ｐ型半導体領域およびｎ型半導体領域を形成する工程は、高抵抗の半導体基板（半絶縁性半導体基板）を用意する工程と、前記半導体基板に、ｐ型注入領域とｎ型注入領域とを形成する工程と、前記ｐ型注入領域と前記ｎ型注入領域を活性化する工程とを包含する。
【００１６】
前記ｐ型オーミック電極または前記ｎ型オーミック電極の形成は、前記遮蔽用金属構造体を構成する材料と同一の材料を用いて、前記遮蔽用金属構造体を形成する工程とともに実行されることが好ましい。
【００１７】
本発明によるコプレーナ線路は、半導体基板上に互いに離間して配置されたカソード電極およびアノード電極と、前記カソード電極と前記アノード電極との間に設けられた遮蔽用金属構造体とを有する、ダイオードと、前記ダイオードの前記カソード電極に接続された第１の信号線と、前記ダイオードの前記アノード電極に接続された第２の信号線と、第１の信号線および第２の信号線のそれぞれの近傍に設けられ、前記遮蔽用金属構造体に接続された前記接地導体とを備えている。
【００１８】
前記遮蔽用金属構造体と前記接地導体とは一体形成されていることが好ましい。
【００１９】
【発明の実施の形態】
本発明のダイオードは、互いに離間して配置されたカソード電極とアノード電極との間に設けられた遮蔽用金属構造体（例えば、金属壁）を有しているので、両電極間の電界を遮断することができ、その結果、電極間容量を低減し、アイソレーションを向上させることができる。以下、図面を参照しながら本発明の実施形態を説明する。以下の図面においては、説明の簡潔さのため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（実施形態１）
図１は、本発明による実施形態１にかかるダイオードの構成を模式的に示している。図１に示したダイオードは、横型のＰＩＮダイオードであり、半導体基板１に形成されたｎ型半導体領域２およびｐ型半導体領域３と、ｎ型半導体領域２上に形成されたｎ型オーミック電極（カソード電極）４と、ｐ型半導体領域３上に形成されたｐ型オーミック電極（アノード電極）５と、ｎ型オーミック電極４とｐ型オーミック電極５との間に設けられた遮蔽用金属構造体（遮蔽用金属壁）７とを有している。
【００２０】
半導体基板１は、例えば、高抵抗材料であるＧａＡｓからなる半絶縁性半導体基板（ＧａＡｓ基板）であり、半導体基板１の表面には、不純物としてＳｉが注入されることによって形成されたｎ型半導体領域２と、不純物としてＺｎが注入されることによって形成されたｐ型半導体領域３とが互いに約１μｍ離間して設けられている。ｎ型半導体領域２にオーミック接触するｎ型オーミック電極４（厚さ：０．６μｍ）は、ｐ型半導体領域３にオーミック接触するｐ型オーミック電極５（厚さ：０．６μｍ）とは、互いに約５μｍ離間して配置されている。 ｎ型オーミック電極４は、ＡｕＧｅ等の蒸着によってｎ型半導体領域２上に形成されており、一方、ｐ型オーミック電極５は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｐ型半導体領域３上に形成されている。なお、本実施形態において、ダイオードの幅を規定するｎ型半導体領域２およびｐ型半導体領域３の幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば５０μｍであり、ｎ型オーミック電極４およびｐ型オーミック電極５の幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば４２μｍである。
【００２１】
ｎ型オーミック電極４とｐ型オーミック電極５との間には、オーミック電極間の対向容量を低減させる遮蔽用金属構造体（遮蔽用金属体）７が設けられており、本実施形態では、遮蔽用金属構造体７として、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７が設けられている。なお、遮蔽用金属構造体７が電磁シールドとして機能して電極間容量を低減させることができればよいので、遮蔽用金属構造体７は金属壁の構造に限定されず、他の構造であってもよい。
【００２２】
ｎ型オーミック電極４とｐ型オーミック電極５との間の電界をより確実に遮断するために、金属壁７の最上部の高さは、電極４および５の最上部の高さよりも高い方が好ましい。また、互いに対向して配置されている電極４の側面（端面）４ａおよび電極５の側面（端面）５ａのそれぞれの面の面積よりも、金属壁７の側面７ａの面積の方が大きいことが好ましい。換言すると、金属壁７の側面７ａの面積が対向する各オーミック電極の側面４ａまたは５ａの面積よりも大きい方がより確実に各オーミック電極間の電界を遮蔽することができ、アイソレーションの効果を大きくすることができるため好適である。本実施形態では、金属壁７の高さは、例えば２．８μｍであり、長さ（図１中の寸法Ａ）は、例えば１μｍであり、そして幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば１２０μｍである。なお、本実施形態では、金属壁７の高さを２．８μｍとしたが、これに限らず、電極４または５の高さ（厚さ）とほぼ同じ高さ（０．６μｍ程度）にしてもよい。このような高さの金属壁７の場合でも、電極４、５間の電界を十分に遮蔽できることを本願発明者は実験によって確認した。
【００２３】
金属壁７が半導体基板１に直接接触すると、ＰＩＮダイオードの正常動作を妨げるので、金属壁７と半導体基板１との間には、絶縁膜６が設けられている。本実施形態では、ｎ型オーミック電極４またはｐ型オーミック電極５の厚さよりも極めて薄い厚さの酸化膜６（例えば、ＳｉＯ2膜、厚さ：約０．１μｍ）が金属壁７と半導体基板１との間に形成されている。なお、酸化膜６を形成することなく、例えば高架形状のエアブリッジにして、金属壁７と半導体基板１とが直接接触しないような構成にしてもよい。
【００２４】
金属壁７は、例えば、グランド金属体（グランドプレーン）８に接続されており、金属壁７は接地電位となるように構成されている。本実施形態では、高周波電力を供給する伝送線路がコプレーナ線路である場合におけるグランド金属体８と金属壁７とが一体形成されており、グランド金属体８と一体形成された金属壁７がｎ型オーミック電極４とｐ型オーミック電極５との間に設けられている。ｎ型オーミック電極４およびｐ型オーミック電極５には、それぞれ配線９が接続されている。配線９は、ｎ型オーミック電極４またはｐ型オーミック電極５のそれぞれの端部から、金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９の厚さは、例えば２．２μｍであり、本実施形態では、配線９の最上部よりも、金属壁７の最上部の方が高くなるような構成にしている。
【００２５】
本実施形態のＰＩＮダイオードでは、互いに離間して配置されたｎ型オーミック電極４とｐ型オーミック電極５との間に遮蔽用金属構造体（金属壁）７が設けられているので、両オーミック電極（４、５）間の電界を遮断することができ、その結果、従来技術と比較して、電極間容量を低減して、アイソレーションを向上させることができる。
【００２６】
本実施形態のＰＩＮダイオードにおけるアイソレーションは−１９ｄＢであり、一方、金属壁７が設けられていない構成のＰＩＮダイオードのアイソレーションは−１３ｄＢであった。したがって、６ｄＢの改善がみられた。この結果より、本実施形態におけるＰＩＮダイオードは、金属壁７が設けられていない構成のＰＩＮダイオードに比べて、アイソレーション特性が飛躍的に改善されたことが確認された。なお、ここで「アイソレーション」とは、ｐ型オーミック電極５側をポート１、ｎ型オーミック電極４側をポート２としたとき、ＰＩＮダイオードのスイッチがＯＦＦ時のポート１からポート２へ透過する電力の大きさの度合いを表す所謂Ｓパラメータのことである。
【００２７】
なお、本実施形態では、コプレーナ線路のグランド金属体８を用いて、金属壁７の電位をグランドにした構成にしたが、コプレーナ線路を用いなくても良く、また、金属壁７は任意の定電位に設定しても良い。さらに、本実施形態では、金属壁７とグランド金属体８とを一体形成した構成にしたが、これに限らず、金属壁７とグランド金属体８とを別々に形成して両者を接続した構成にしてもよい。
【００２８】
次に、図２から図４を参照しながら、本実施形態におけるＰＩＮダイオードの製造方法を説明する。図２から図４は、本実施形態のＰＩＮダイオードの製造方法を説明するための工程断面図である。
【００２９】
まず、ＧａＡｓからなる半導体基板１を用意した後、図２（ａ）に示すように、ｎ型半導体領域を形成するための領域が開口された第１のレジストパターン３１を半導体基板１上に形成し、次いで、第１のレジストパターン３１をマスクとして、ｎ型のドーパントとなるＳｉを半導体基板１の表面に注入してｎ型注入領域２１Ａを形成する。その後、レジストパターン３１を除去する。
【００３０】
次に、図２（ｂ）に示すように、ｐ型半導体領域を形成するための領域が開口された第２のレジストパターン３２を半導体基板１上に形成し、次いで、第２のレジストパターン３２をマスクとして、ｐ型のドーパントとなるＺｎを半導体基板１の表面に注入してｐ型注入領域２２Ａを形成する。このとき、ｎ型注入領域２１Ａとｐ型注入領域２２Ａとの間には１μｍの間隔をあけるようにする。その後、レジストパターン３２を除去する。
【００３１】
次に、図２（ｃ）に示すように、アニールを施して、各注入領域のドーパントを活性化することによって、ｎ型半導体領域２１とｐ型半導体領域２２とをそれぞれ形成する。
【００３２】
次に、図３（ａ）に示すように、半導体基板１上にＳｉＯ2から構成された絶縁膜２３を０．１μｍ堆積した後、絶縁膜２３上に第３のレジストパターン３３を形成する。次いで、ｎ型オーミック電極２４のパターンを規定する第３のレジストパターン３３をマスクとして絶縁膜２３を開口した後、第３のレジストパターン３３をマスクとしてＡｕＧｅ等の金属膜２４Ａを０．６μｍ蒸着する。その後、第３のレジストパターン３３をリフトオフし、次いで、熱処理を施すことによって、ｎ型オーミック電極２４を形成する。
【００３３】
次に、図３（ｂ）に示すように、半導体基板１上に、ｐ型オーミック電極２５のパターンを規定する第４のレジストパターン３４を形成し、第４のレジストパターン３４をマスクとして絶縁膜２３を開口する。次いで、第４のレジストパターン３４をマスクとして、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ等の金属膜２５Ａを０．６μｍ蒸着する。その後、第４のレジストパターン３４をリフトオフし、ｐ型オーミック電極２５を形成する。
【００３４】
次に、図３（ｃ）に示すように、半導体基板１上に、金属壁２６のパターンを規定する第５のレジストパターン３５を形成し、次いで、第５のレジストパターン３５をマスクとして金属膜２６Ａを２．６μｍ蒸着し、その後、第５のレジストパターン３５をリフトオフして、金属壁２６を形成する。
【００３５】
次に、図４（ａ）に示すように、半導体基板１上に、配線２７のパターンを規定する第６のレジストパターン３６を形成した後、第６のレジストパターン３６をマスクとして、金属膜２７Ａを２．０μｍメッキする。その後、第６のレジストパターン３６をリフトオフして、配線２７を形成すると、図４（ｂ）に示すように、ｎ型オーミック電極２４とｐ型オーミック電極２５との間に金属壁２６が設けられたＰＩＮダイオードが得られる。
【００３６】
本実施形態の製造方法によれば、アイソレーションを向上させる機能を有する金属壁２６を備えた低損失のＰＩＮダイオードを容易なプロセスで確実に製造することができる。
【００３７】
なお、本実施形態において、ｐ型オーミック電極２５と金属壁２６とを同一の材料を用いて同一工程にて形成すれば、工程数を削減することができる。また、ｎ型オーミック電極２４と金属壁２６とを同一の材料を用いて同一工程にて形成するようにしてもよい。さらに、金属壁２６の高さを、オーミック電極２４または２５の高さ（厚さ）と同様の高さ（０．６μｍ程度）にしてもよい。このようにすれば、金属壁２６とオーミック電極２４または２５とを同一工程にて形成することが容易となる利点が得られる。また、このような高さを有する金属壁２６でも、オーミック電極２４、２５間の電界を十分遮蔽できることを本願発明者は実験によって確認した。
【００３８】
また、本実施形態においては、ダイオードのうち、ＰＩＮダイオードを例に説明したが、図５に示すように、ｎ型半導体領域２とｐ型半導体領域３と離間させずに接するようにしたＰＮダイオードについても同様に実施することができる。また、ＰＩＮダイオードおよびＰＮダイオードの以外の、ショットキーダイオード、ＭＩＳダイオード、ヘテロ接合ダイオードについても同様に実施することができる。
【００３９】
図６は、本実施形態にかかるダイオードがショットキーダイオードの場合の構成を模式的に示している。
【００４０】
図６に示したショットキーダイオードは、高抵抗材料であるＧａＡｓからなる半導体基板１に不純物としてＳｉが注入された高濃度のｎ+型半導体領域１０と、同じく不純物としてＳｉが注入され、前記ｎ+型半導体領域よりも低濃度のｎ型半導体領域１１と、ｎ+型半導体領域１０にオーミック接触するオーミック電極１２（アノード電極）と、ｎ型半導体領域１１にショットキー接触するショットキー電極（カソード電極）１３とを有している。オーミック電極１２は、ＡｕＧｅ等の蒸着によってｎ+型半導体領域１０上に形成されており、オーミック電極１２の厚さは例えば０．６μｍである。ショットキー電極１３は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｎ型半導体領域１１上に形成されており、ショットキー電極１３の厚さは例えば０．６μｍである。ショットキー電極１３は、オーミック電極１２から、５μｍ離間して形成されている。
【００４１】
また、半導体基板１上におけるオーミック電極１２とショットキー電極１３との間には、オーミック電極１２やショットキー電極１３よりも極めて薄い厚さ（厚さ：約０．１μｍ）の酸化膜６が形成されている。酸化膜６上には、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７が形成されている。本実施形態における金属壁７の高さは２．８μｍであり、長さ（図６中の寸法Ａ）は１μｍであり、そして幅は（図６中の矢印Ｂの方向に沿った長さ）１２０μｍである。この金属壁７は、オーミック電極１２とショットキー電極１３との遮蔽用金属構造体であり、両電極間の対向容量を低減させる働きをもつ。金属壁７は、高周波電力を供給する伝送線路がコプレーナ線路である場合のグランド金属体８に接続されており、本実施形態において金属壁７とグランド金属体８とは一体形成されている。なお、金属壁７が半導体基板１に接触するとショットキーダイオードの正常動作を妨げるため、金属壁７と半導体基板１との間に酸化膜６を形成しているが、酸化膜６を形成せずに、例えば高架形状のエアブリッジの構成にしてもよい。
【００４２】
また、オーミック電極１２およびショットキー電極１３は、それぞれ配線９に接続されており、配線９の厚さは、例えば２．２μｍである。配線９は、図５に示すように、オーミック電極１２またはショットキー電極１３の端部からそれぞれ金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９は、グランド金属体８とともにメッキ法等によって形成することができる。
（実施形態２）
図７（ａ）および（ｂ）を参照しながら、本発明による実施形態２にかかるコプレーナ線路を説明する。図７（ａ）は、本実施形態における横型のＰＩＮダイオードを含むコプレーナ線路の上面図であり、図７（ｂ）は、図７（ａ）のX−Ｘ’線における断面図である。
【００４３】
本実施形態のコプレーナ線路は、上記実施形態１にかかるＰＩＮダイオードを含むコプレーナ線路であり、金属壁７を有するＰＩＮダイオードと、当該ＰＩＮダイオードのｎ型オーミック電極（カソード電極）４に接続された第１の信号線９Ａと、当該ＰＩＮダイオードのｐ型オーミック電極（アノード電極）５に接続された第２の信号線９Ｂと、第１の信号線９Ａおよび第２の信号線９Ｂのそれぞれの近傍に設けられ、金属壁７に接続されたグランド金属体８とを有している。本実施形態では、第１の信号線９Ａおよび第２の信号線９Ｂのそれぞれの両側に設けられたグランド金属体８に金属壁７が接続された構成にしているが、片側だけにグランド金属体８が設けられているような伝送線路のグランド金属体８に金属壁７が接続された構成でも、電極間容量を低減して、アイソレーションを向上させることができる。
【００４４】
なお、本実施形態のコプレーナ線路中のＰＩＮダイオードの構成は、上記実施形態１のＰＩＮダイオードの構成と同様であり、高抵抗材料であるＧａＡｓよりなる半導体基板１の表面において互いに離間して形成されたｎ型半導体領域２およびｐ型半導体領域３と、ｎ型半導体領域２にオーミック接触するｎ型オーミック電極４（厚さ：０．６μｍ）と、ｐ型半導体領域３にオーミック接触するｐ型オーミック電極５（厚さ：０．６μｍ）とを有している。ｐ型オーミック電極５は、ｎ型オーミック電極４から５μｍ離間して形成されており、ｎ型オーミック電極４およびｐ型オーミック電極５は、それぞれ第１の信号線である配線９Ａおよび第２の信号線である配線９Ｂに接続されている。配線９Ａおよび配線９Ｂの厚さは、例えば２．２μｍであり、図７（ａ）および（ｂ）に示すように、配線９Ａおよび配線９Ｂのそれぞれは、ｎ型オーミック電極４またはｐ型オーミック電極５の端部から、金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９Ａおよび配線９Ｂは、グランド金属体８とともに、コプレーナ伝送線路を形成し、高周波電力を伝送する。
【００４５】
また、半導体基板１上におけるｎ型オーミック電極４とｐ型オーミック電極５との間には、ｎ型オーミック電極４やｐ型オーミック電極５よりも極めて薄い厚さの酸化膜６（厚さ：約０．１μｍ）が形成されている。酸化膜６上には、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７（高さ：２．８μｍ、配線長手方向に沿った長さ：１μｍ、配線幅方向に沿った長さ：１２０μｍ）が形成されている。なお、金属壁７の配線幅方向の長さ（１２０μｍ）は、グランド金属体８の間隔（１２０μｍ）と同じである。また、金属壁７の配線幅方向の長さ（グランド金属体８の間隔）は、本実施形態の長さ（間隔）に限定されず、コプレーナ線路を設計する際に、所望の値を適宜設定すればよい。
【００４６】
この金属壁７は、ｎ型オーミック電極４とｐ型オーミック電極５との遮蔽用金属構造体であり、オーミック電極間の対向容量を低減させる働きをもつ。金属壁７は、高周波電力を伝送するコプレーナ線路のグランド金属体８に接続されている。金属壁７が半導体基板１に接触するとＰＩＮダイオードの正常動作を妨げるので、金属壁７と半導体基板１との間に酸化膜６を形成しているが、例えば高架形状のエアブリッジでもよい点も上記実施形態１と同様である。
【００４７】
本実施形態のコプレーナ線路は、第１の信号線９Ａがダイオードのｎ型オーミック電極（カソード電極）４に接続され、第２の信号線９Ｂがダイオードのｐ型オーミック電極（アノード電極）５に接続され、そして、ダイオードの遮蔽用金属構造体（金属壁）７が、第１および第２の信号線９Ａ、９Ｂの両側に配置されたグランド金属体（接地導体）８に接続された構成を有している。このため、本実施形態のコプレーナ線路によると、アイソレーション特性が飛躍的に改善することができるＰＩＮダイオードを無駄のない簡素なレイアウトで実現することができる。なお、本実施形態において、ＰＩＮダイオードを例に説明したが、ＰＮダイオード、ショットキーダイオード、ＭＩＳダイオード、ヘテロ接合ダイオードでも同様に実施することができる。
【００４８】
【発明の効果】
本発明のダイオードによると、カソード電極とアノード電極の間に遮蔽用金属構造体が設けられているため、電極間容量を低減することができ、アイソレーション特性を改善することができる。また、本発明のコプレーナ線路によると、ダイオードのカソード電極とアノード電極の間に設けられた遮蔽用金属構造体が、コプレーナ線路の信号線の両側に配置されたグランド金属体に接続されているので、無駄のないレイアウトでアイソレーション特性を改善することができる。
【図面の簡単な説明】
【図１】本発明による実施形態１にかかるＰＩＮダイオードを模式的に示す斜視図である。
【図２】（ａ）〜（ｃ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図３】（ａ）〜（ｃ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図４】（ａ）および（ｂ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図５】実施形態１にかかるＰＮダイオードを模式的に示す断面図である。
【図６】実施形態１にかかるショットキーダイオードを模式的に示す斜視図である。
【図７】（ａ）は、実施形態２にかかるコプレーナ線路の上面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線における断面図である。
【図８】従来の横型のＰＩＮダイオードを模式的に示す断面図である。
【符号の説明】
１ 半導体基板
２ ｎ型半導体領域
３ ｐ型半導体領域
４ ｎ型オーミック電極
５ ｐ型オーミック電極
６ 酸化膜
７ 遮蔽用金属構造体（遮蔽用金属壁）
８ グランド金属体（接地導体）
９ 配線
９Ａ 第１の信号線である配線
９Ｂ 第２の信号線である配線
１０ ｎ+型半導体領域
１１ ｎ型半導体領域
１２ オーミック電極
１３ ショットキー電極
２１ ｎ型半導体領域
２１Ａ ｎ型注入領域
２２ ｐ型半導体領域
２２Ａ ｐ型注入領域
２３ 絶縁膜
２４ ｎ型オーミック電極
２４Ａ 金属膜
２５ ｐ型オーミック電極
２５Ａ 金属膜
２６ 金属壁
２６Ａ 金属膜
２７ 配線
２７Ａ 金属膜
３１ 第１のレジストパターン
３２ 第２のレジストパターン
３３ 第３のレジストパターン
３４ 第４のレジストパターン
３５ 第５のレジストパターン
３６ 第６のレジストパターン
【発明の属する技術分野】
本発明は、ダイオードおよびその製造方法ならびにコプレーナ線路に関し、特に、高アイソレーションが要求されるダイオードに関する。
【０００２】
【従来の技術】
次世代通信システムとしてミリ波帯（２７ＧＨｚ〜３２ＧＨｚ）を用いる大容量高速通信システムが考えられている。この通信システム分野では、送受信の切り替えなどの用途に高アイソレーションのＲＦスイッチが要望されている。その一つの候補として、ＧａＡｓを主材料とするＰＩＮダイオードスイッチが挙げられる。ＰＩＮダイオードスイッチは、今日、縦型のＰＩＮダイオードによって実施化されているのが実情であるが、横型のＰＩＮダイオードによっても実施化することができる。横型のＰＩＮダイオードは、イオン注入法を用いて作製することができるため、縦型のＰＩＮダイオードと比べて、低コスト化を図ることができ、そして集積化を行うことも容易となる。
【０００３】
図８は、従来の横型のＰＩＮダイオードの断面構造を示している。図８に示した横型のＰＩＮダイオードは、ＧａＡｓからなる半導体基板１０１に形成されたｎ型半導体領域１０２およびｐ型半導体領域１０３と、ｎ型半導体領域１０２にオーミック接触するｎ型オーミック電極１０４と、ｐ型半導体領域１０３にオーミック接触するｐ型オーミック電極１０５が形成されている。ｎ型半導体領域１０２およびｐ型半導体領域１０３は、互いに約１μｍ離間して形成されており、ｎ型半導体領域１０２は、半導体基板（ＧａＡｓ基板）１０１に不純物としてＳｉが注入されることによって形成され、一方、ｐ型半導体領域１０３は、半導体基板１０１に不純物としてＺｎが注入されることによって形成されている。ｎ型オーミック電極１０４は、ＡｕＧｅ等の蒸着によってｎ型半導体領域１０２上に形成されており、そして、ｐ型オーミック電極１０５は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｐ型半導体領域１０３上に形成されている。
【０００４】
図８に示した横型のＰＩＮダイオードは、ＯＮ時の電流の立ち上がりが良く、そして抵抗が極めて小さいので、低損失特性を実現することができる。特に、ダイオードの幅を広げて電流量を増やすと、損失が低くなることが分かっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の横型のＰＩＮダイオードは、ｎ型オーミック電極１０４とｐ型オーミック電極１０５とが対向しているため、ｎ型オーミック電極１０４とｐ型オーミック電極１０５との間に電極間容量が存在し、アイソレーションが悪くなるという問題がある。ｐ型半導体領域１０３とｎ型半導体領域１０２との間隔が１μｍの場合、オーミック電極の間隔は、プロセス上の諸条件により、通常４μｍ前後と狭く、この狭い電極間隔は、容量増大の一因となっている。また、ダイオードの幅を広げて電流量を増やして損失を抑えようとすればするほど電極間容量は大きくなるため、低損失と高アイソレーションとを同時に実現することは困難となっている。
【０００６】
本発明は上記諸点に鑑みてなされたものであり、その主な目的は、アイソレーションを向上させたダイオードを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるダイオードは、半導体基板上に互いに離間して配置されたカソード電極およびアノード電極と、前記カソード電極と前記アノード電極との間に設けられた遮蔽用金属構造体とを有する。
【０００８】
ある実施形態では、前記半導体基板に形成されたｎ型半導体領域およびｐ型半導体領域をさらに有し、前記カソード電極は、前記ｎ型半導体領域上に形成されたｎ型オーミック電極であり、前記アノード電極は、前記ｐ型半導体領域上に形成されたｐ型オーミック電極であり、前記ｎ型オーミック電極と前記ｐ型オーミック電極との間に前記遮蔽用金属構造体が設けられている。
【０００９】
ある実施形態では、前記半導体基板に形成されたｎ型半導体領域および高濃度のｎ型半導体領域をさらに有し、前記カソード電極は、前記ｎ型半導体領域上に形成されたショットキー電極であり、前記アノード電極は、前記高濃度のｎ型半導体領域上に形成されたｎ型オーミック電極であり、前記ショットキー電極と前記ｎ型オーミック電極との間に前記遮蔽用金属構造体が設けられている。
【００１０】
前記遮蔽用金属構造体と前記半導体基板との間に形成された絶縁膜をさらに有することが好ましい。
【００１１】
前記遮蔽用金属構造体の最上部は、前記カソード電極および前記アノード電極の最上部よりも高いことが好ましい。
【００１２】
前記遮蔽用金属構造体は、前記カソード電極の側面に対向する第１側面と、前記アノード電極の側面に対向する第２側面とを有する金属壁であり、前記金属壁の前記第１側面の面積は、前記カソード電極の前記側面の面積よりも大きいことが好ましい。
【００１３】
前記遮蔽用金属構造体は、前記カソード電極の側面に対向する第１側面と、前記アノード電極の側面に対向する第２側面とを有する金属壁であり、前記金属壁の前記第２側面の面積は、前記アノード電極の前記側面の面積よりも大きいことが好ましい。
【００１４】
本発明によるダイオードの製造方法は、半導体基板にｐ型半導体領域およびｎ型半導体領域を形成する工程と、前記ｐ型半導体領域上にｐ型オーミック電極を形成する工程と、前記ｎ型半導体領域上にｎ型オーミック電極を形成する工程と、前記半導体基板上における前記ｐ型半導体領域と前記ｎ型半導体領域との間に絶縁層を形成する工程と、前記絶縁層上に遮蔽用金属構造体を形成する工程とを包含する。
【００１５】
ある実施形態では、前記ｐ型半導体領域およびｎ型半導体領域を形成する工程は、高抵抗の半導体基板（半絶縁性半導体基板）を用意する工程と、前記半導体基板に、ｐ型注入領域とｎ型注入領域とを形成する工程と、前記ｐ型注入領域と前記ｎ型注入領域を活性化する工程とを包含する。
【００１６】
前記ｐ型オーミック電極または前記ｎ型オーミック電極の形成は、前記遮蔽用金属構造体を構成する材料と同一の材料を用いて、前記遮蔽用金属構造体を形成する工程とともに実行されることが好ましい。
【００１７】
本発明によるコプレーナ線路は、半導体基板上に互いに離間して配置されたカソード電極およびアノード電極と、前記カソード電極と前記アノード電極との間に設けられた遮蔽用金属構造体とを有する、ダイオードと、前記ダイオードの前記カソード電極に接続された第１の信号線と、前記ダイオードの前記アノード電極に接続された第２の信号線と、第１の信号線および第２の信号線のそれぞれの近傍に設けられ、前記遮蔽用金属構造体に接続された前記接地導体とを備えている。
【００１８】
前記遮蔽用金属構造体と前記接地導体とは一体形成されていることが好ましい。
【００１９】
【発明の実施の形態】
本発明のダイオードは、互いに離間して配置されたカソード電極とアノード電極との間に設けられた遮蔽用金属構造体（例えば、金属壁）を有しているので、両電極間の電界を遮断することができ、その結果、電極間容量を低減し、アイソレーションを向上させることができる。以下、図面を参照しながら本発明の実施形態を説明する。以下の図面においては、説明の簡潔さのため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（実施形態１）
図１は、本発明による実施形態１にかかるダイオードの構成を模式的に示している。図１に示したダイオードは、横型のＰＩＮダイオードであり、半導体基板１に形成されたｎ型半導体領域２およびｐ型半導体領域３と、ｎ型半導体領域２上に形成されたｎ型オーミック電極（カソード電極）４と、ｐ型半導体領域３上に形成されたｐ型オーミック電極（アノード電極）５と、ｎ型オーミック電極４とｐ型オーミック電極５との間に設けられた遮蔽用金属構造体（遮蔽用金属壁）７とを有している。
【００２０】
半導体基板１は、例えば、高抵抗材料であるＧａＡｓからなる半絶縁性半導体基板（ＧａＡｓ基板）であり、半導体基板１の表面には、不純物としてＳｉが注入されることによって形成されたｎ型半導体領域２と、不純物としてＺｎが注入されることによって形成されたｐ型半導体領域３とが互いに約１μｍ離間して設けられている。ｎ型半導体領域２にオーミック接触するｎ型オーミック電極４（厚さ：０．６μｍ）は、ｐ型半導体領域３にオーミック接触するｐ型オーミック電極５（厚さ：０．６μｍ）とは、互いに約５μｍ離間して配置されている。 ｎ型オーミック電極４は、ＡｕＧｅ等の蒸着によってｎ型半導体領域２上に形成されており、一方、ｐ型オーミック電極５は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｐ型半導体領域３上に形成されている。なお、本実施形態において、ダイオードの幅を規定するｎ型半導体領域２およびｐ型半導体領域３の幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば５０μｍであり、ｎ型オーミック電極４およびｐ型オーミック電極５の幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば４２μｍである。
【００２１】
ｎ型オーミック電極４とｐ型オーミック電極５との間には、オーミック電極間の対向容量を低減させる遮蔽用金属構造体（遮蔽用金属体）７が設けられており、本実施形態では、遮蔽用金属構造体７として、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７が設けられている。なお、遮蔽用金属構造体７が電磁シールドとして機能して電極間容量を低減させることができればよいので、遮蔽用金属構造体７は金属壁の構造に限定されず、他の構造であってもよい。
【００２２】
ｎ型オーミック電極４とｐ型オーミック電極５との間の電界をより確実に遮断するために、金属壁７の最上部の高さは、電極４および５の最上部の高さよりも高い方が好ましい。また、互いに対向して配置されている電極４の側面（端面）４ａおよび電極５の側面（端面）５ａのそれぞれの面の面積よりも、金属壁７の側面７ａの面積の方が大きいことが好ましい。換言すると、金属壁７の側面７ａの面積が対向する各オーミック電極の側面４ａまたは５ａの面積よりも大きい方がより確実に各オーミック電極間の電界を遮蔽することができ、アイソレーションの効果を大きくすることができるため好適である。本実施形態では、金属壁７の高さは、例えば２．８μｍであり、長さ（図１中の寸法Ａ）は、例えば１μｍであり、そして幅（図１中の矢印Ｂの方向に沿った長さ）は、例えば１２０μｍである。なお、本実施形態では、金属壁７の高さを２．８μｍとしたが、これに限らず、電極４または５の高さ（厚さ）とほぼ同じ高さ（０．６μｍ程度）にしてもよい。このような高さの金属壁７の場合でも、電極４、５間の電界を十分に遮蔽できることを本願発明者は実験によって確認した。
【００２３】
金属壁７が半導体基板１に直接接触すると、ＰＩＮダイオードの正常動作を妨げるので、金属壁７と半導体基板１との間には、絶縁膜６が設けられている。本実施形態では、ｎ型オーミック電極４またはｐ型オーミック電極５の厚さよりも極めて薄い厚さの酸化膜６（例えば、ＳｉＯ2膜、厚さ：約０．１μｍ）が金属壁７と半導体基板１との間に形成されている。なお、酸化膜６を形成することなく、例えば高架形状のエアブリッジにして、金属壁７と半導体基板１とが直接接触しないような構成にしてもよい。
【００２４】
金属壁７は、例えば、グランド金属体（グランドプレーン）８に接続されており、金属壁７は接地電位となるように構成されている。本実施形態では、高周波電力を供給する伝送線路がコプレーナ線路である場合におけるグランド金属体８と金属壁７とが一体形成されており、グランド金属体８と一体形成された金属壁７がｎ型オーミック電極４とｐ型オーミック電極５との間に設けられている。ｎ型オーミック電極４およびｐ型オーミック電極５には、それぞれ配線９が接続されている。配線９は、ｎ型オーミック電極４またはｐ型オーミック電極５のそれぞれの端部から、金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９の厚さは、例えば２．２μｍであり、本実施形態では、配線９の最上部よりも、金属壁７の最上部の方が高くなるような構成にしている。
【００２５】
本実施形態のＰＩＮダイオードでは、互いに離間して配置されたｎ型オーミック電極４とｐ型オーミック電極５との間に遮蔽用金属構造体（金属壁）７が設けられているので、両オーミック電極（４、５）間の電界を遮断することができ、その結果、従来技術と比較して、電極間容量を低減して、アイソレーションを向上させることができる。
【００２６】
本実施形態のＰＩＮダイオードにおけるアイソレーションは−１９ｄＢであり、一方、金属壁７が設けられていない構成のＰＩＮダイオードのアイソレーションは−１３ｄＢであった。したがって、６ｄＢの改善がみられた。この結果より、本実施形態におけるＰＩＮダイオードは、金属壁７が設けられていない構成のＰＩＮダイオードに比べて、アイソレーション特性が飛躍的に改善されたことが確認された。なお、ここで「アイソレーション」とは、ｐ型オーミック電極５側をポート１、ｎ型オーミック電極４側をポート２としたとき、ＰＩＮダイオードのスイッチがＯＦＦ時のポート１からポート２へ透過する電力の大きさの度合いを表す所謂Ｓパラメータのことである。
【００２７】
なお、本実施形態では、コプレーナ線路のグランド金属体８を用いて、金属壁７の電位をグランドにした構成にしたが、コプレーナ線路を用いなくても良く、また、金属壁７は任意の定電位に設定しても良い。さらに、本実施形態では、金属壁７とグランド金属体８とを一体形成した構成にしたが、これに限らず、金属壁７とグランド金属体８とを別々に形成して両者を接続した構成にしてもよい。
【００２８】
次に、図２から図４を参照しながら、本実施形態におけるＰＩＮダイオードの製造方法を説明する。図２から図４は、本実施形態のＰＩＮダイオードの製造方法を説明するための工程断面図である。
【００２９】
まず、ＧａＡｓからなる半導体基板１を用意した後、図２（ａ）に示すように、ｎ型半導体領域を形成するための領域が開口された第１のレジストパターン３１を半導体基板１上に形成し、次いで、第１のレジストパターン３１をマスクとして、ｎ型のドーパントとなるＳｉを半導体基板１の表面に注入してｎ型注入領域２１Ａを形成する。その後、レジストパターン３１を除去する。
【００３０】
次に、図２（ｂ）に示すように、ｐ型半導体領域を形成するための領域が開口された第２のレジストパターン３２を半導体基板１上に形成し、次いで、第２のレジストパターン３２をマスクとして、ｐ型のドーパントとなるＺｎを半導体基板１の表面に注入してｐ型注入領域２２Ａを形成する。このとき、ｎ型注入領域２１Ａとｐ型注入領域２２Ａとの間には１μｍの間隔をあけるようにする。その後、レジストパターン３２を除去する。
【００３１】
次に、図２（ｃ）に示すように、アニールを施して、各注入領域のドーパントを活性化することによって、ｎ型半導体領域２１とｐ型半導体領域２２とをそれぞれ形成する。
【００３２】
次に、図３（ａ）に示すように、半導体基板１上にＳｉＯ2から構成された絶縁膜２３を０．１μｍ堆積した後、絶縁膜２３上に第３のレジストパターン３３を形成する。次いで、ｎ型オーミック電極２４のパターンを規定する第３のレジストパターン３３をマスクとして絶縁膜２３を開口した後、第３のレジストパターン３３をマスクとしてＡｕＧｅ等の金属膜２４Ａを０．６μｍ蒸着する。その後、第３のレジストパターン３３をリフトオフし、次いで、熱処理を施すことによって、ｎ型オーミック電極２４を形成する。
【００３３】
次に、図３（ｂ）に示すように、半導体基板１上に、ｐ型オーミック電極２５のパターンを規定する第４のレジストパターン３４を形成し、第４のレジストパターン３４をマスクとして絶縁膜２３を開口する。次いで、第４のレジストパターン３４をマスクとして、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ等の金属膜２５Ａを０．６μｍ蒸着する。その後、第４のレジストパターン３４をリフトオフし、ｐ型オーミック電極２５を形成する。
【００３４】
次に、図３（ｃ）に示すように、半導体基板１上に、金属壁２６のパターンを規定する第５のレジストパターン３５を形成し、次いで、第５のレジストパターン３５をマスクとして金属膜２６Ａを２．６μｍ蒸着し、その後、第５のレジストパターン３５をリフトオフして、金属壁２６を形成する。
【００３５】
次に、図４（ａ）に示すように、半導体基板１上に、配線２７のパターンを規定する第６のレジストパターン３６を形成した後、第６のレジストパターン３６をマスクとして、金属膜２７Ａを２．０μｍメッキする。その後、第６のレジストパターン３６をリフトオフして、配線２７を形成すると、図４（ｂ）に示すように、ｎ型オーミック電極２４とｐ型オーミック電極２５との間に金属壁２６が設けられたＰＩＮダイオードが得られる。
【００３６】
本実施形態の製造方法によれば、アイソレーションを向上させる機能を有する金属壁２６を備えた低損失のＰＩＮダイオードを容易なプロセスで確実に製造することができる。
【００３７】
なお、本実施形態において、ｐ型オーミック電極２５と金属壁２６とを同一の材料を用いて同一工程にて形成すれば、工程数を削減することができる。また、ｎ型オーミック電極２４と金属壁２６とを同一の材料を用いて同一工程にて形成するようにしてもよい。さらに、金属壁２６の高さを、オーミック電極２４または２５の高さ（厚さ）と同様の高さ（０．６μｍ程度）にしてもよい。このようにすれば、金属壁２６とオーミック電極２４または２５とを同一工程にて形成することが容易となる利点が得られる。また、このような高さを有する金属壁２６でも、オーミック電極２４、２５間の電界を十分遮蔽できることを本願発明者は実験によって確認した。
【００３８】
また、本実施形態においては、ダイオードのうち、ＰＩＮダイオードを例に説明したが、図５に示すように、ｎ型半導体領域２とｐ型半導体領域３と離間させずに接するようにしたＰＮダイオードについても同様に実施することができる。また、ＰＩＮダイオードおよびＰＮダイオードの以外の、ショットキーダイオード、ＭＩＳダイオード、ヘテロ接合ダイオードについても同様に実施することができる。
【００３９】
図６は、本実施形態にかかるダイオードがショットキーダイオードの場合の構成を模式的に示している。
【００４０】
図６に示したショットキーダイオードは、高抵抗材料であるＧａＡｓからなる半導体基板１に不純物としてＳｉが注入された高濃度のｎ+型半導体領域１０と、同じく不純物としてＳｉが注入され、前記ｎ+型半導体領域よりも低濃度のｎ型半導体領域１１と、ｎ+型半導体領域１０にオーミック接触するオーミック電極１２（アノード電極）と、ｎ型半導体領域１１にショットキー接触するショットキー電極（カソード電極）１３とを有している。オーミック電極１２は、ＡｕＧｅ等の蒸着によってｎ+型半導体領域１０上に形成されており、オーミック電極１２の厚さは例えば０．６μｍである。ショットキー電極１３は、Ｔｉ／Ｐｔ／Ａｕ等の蒸着によってｎ型半導体領域１１上に形成されており、ショットキー電極１３の厚さは例えば０．６μｍである。ショットキー電極１３は、オーミック電極１２から、５μｍ離間して形成されている。
【００４１】
また、半導体基板１上におけるオーミック電極１２とショットキー電極１３との間には、オーミック電極１２やショットキー電極１３よりも極めて薄い厚さ（厚さ：約０．１μｍ）の酸化膜６が形成されている。酸化膜６上には、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７が形成されている。本実施形態における金属壁７の高さは２．８μｍであり、長さ（図６中の寸法Ａ）は１μｍであり、そして幅は（図６中の矢印Ｂの方向に沿った長さ）１２０μｍである。この金属壁７は、オーミック電極１２とショットキー電極１３との遮蔽用金属構造体であり、両電極間の対向容量を低減させる働きをもつ。金属壁７は、高周波電力を供給する伝送線路がコプレーナ線路である場合のグランド金属体８に接続されており、本実施形態において金属壁７とグランド金属体８とは一体形成されている。なお、金属壁７が半導体基板１に接触するとショットキーダイオードの正常動作を妨げるため、金属壁７と半導体基板１との間に酸化膜６を形成しているが、酸化膜６を形成せずに、例えば高架形状のエアブリッジの構成にしてもよい。
【００４２】
また、オーミック電極１２およびショットキー電極１３は、それぞれ配線９に接続されており、配線９の厚さは、例えば２．２μｍである。配線９は、図５に示すように、オーミック電極１２またはショットキー電極１３の端部からそれぞれ金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９は、グランド金属体８とともにメッキ法等によって形成することができる。
（実施形態２）
図７（ａ）および（ｂ）を参照しながら、本発明による実施形態２にかかるコプレーナ線路を説明する。図７（ａ）は、本実施形態における横型のＰＩＮダイオードを含むコプレーナ線路の上面図であり、図７（ｂ）は、図７（ａ）のX−Ｘ’線における断面図である。
【００４３】
本実施形態のコプレーナ線路は、上記実施形態１にかかるＰＩＮダイオードを含むコプレーナ線路であり、金属壁７を有するＰＩＮダイオードと、当該ＰＩＮダイオードのｎ型オーミック電極（カソード電極）４に接続された第１の信号線９Ａと、当該ＰＩＮダイオードのｐ型オーミック電極（アノード電極）５に接続された第２の信号線９Ｂと、第１の信号線９Ａおよび第２の信号線９Ｂのそれぞれの近傍に設けられ、金属壁７に接続されたグランド金属体８とを有している。本実施形態では、第１の信号線９Ａおよび第２の信号線９Ｂのそれぞれの両側に設けられたグランド金属体８に金属壁７が接続された構成にしているが、片側だけにグランド金属体８が設けられているような伝送線路のグランド金属体８に金属壁７が接続された構成でも、電極間容量を低減して、アイソレーションを向上させることができる。
【００４４】
なお、本実施形態のコプレーナ線路中のＰＩＮダイオードの構成は、上記実施形態１のＰＩＮダイオードの構成と同様であり、高抵抗材料であるＧａＡｓよりなる半導体基板１の表面において互いに離間して形成されたｎ型半導体領域２およびｐ型半導体領域３と、ｎ型半導体領域２にオーミック接触するｎ型オーミック電極４（厚さ：０．６μｍ）と、ｐ型半導体領域３にオーミック接触するｐ型オーミック電極５（厚さ：０．６μｍ）とを有している。ｐ型オーミック電極５は、ｎ型オーミック電極４から５μｍ離間して形成されており、ｎ型オーミック電極４およびｐ型オーミック電極５は、それぞれ第１の信号線である配線９Ａおよび第２の信号線である配線９Ｂに接続されている。配線９Ａおよび配線９Ｂの厚さは、例えば２．２μｍであり、図７（ａ）および（ｂ）に示すように、配線９Ａおよび配線９Ｂのそれぞれは、ｎ型オーミック電極４またはｐ型オーミック電極５の端部から、金属壁７から離れる方向へ１０μｍだけセットバックして形成されている。配線９Ａおよび配線９Ｂは、グランド金属体８とともに、コプレーナ伝送線路を形成し、高周波電力を伝送する。
【００４５】
また、半導体基板１上におけるｎ型オーミック電極４とｐ型オーミック電極５との間には、ｎ型オーミック電極４やｐ型オーミック電極５よりも極めて薄い厚さの酸化膜６（厚さ：約０．１μｍ）が形成されている。酸化膜６上には、Ｔｉ／Ｐｔ／Ａｕ等の蒸着法によって形成された金属壁７（高さ：２．８μｍ、配線長手方向に沿った長さ：１μｍ、配線幅方向に沿った長さ：１２０μｍ）が形成されている。なお、金属壁７の配線幅方向の長さ（１２０μｍ）は、グランド金属体８の間隔（１２０μｍ）と同じである。また、金属壁７の配線幅方向の長さ（グランド金属体８の間隔）は、本実施形態の長さ（間隔）に限定されず、コプレーナ線路を設計する際に、所望の値を適宜設定すればよい。
【００４６】
この金属壁７は、ｎ型オーミック電極４とｐ型オーミック電極５との遮蔽用金属構造体であり、オーミック電極間の対向容量を低減させる働きをもつ。金属壁７は、高周波電力を伝送するコプレーナ線路のグランド金属体８に接続されている。金属壁７が半導体基板１に接触するとＰＩＮダイオードの正常動作を妨げるので、金属壁７と半導体基板１との間に酸化膜６を形成しているが、例えば高架形状のエアブリッジでもよい点も上記実施形態１と同様である。
【００４７】
本実施形態のコプレーナ線路は、第１の信号線９Ａがダイオードのｎ型オーミック電極（カソード電極）４に接続され、第２の信号線９Ｂがダイオードのｐ型オーミック電極（アノード電極）５に接続され、そして、ダイオードの遮蔽用金属構造体（金属壁）７が、第１および第２の信号線９Ａ、９Ｂの両側に配置されたグランド金属体（接地導体）８に接続された構成を有している。このため、本実施形態のコプレーナ線路によると、アイソレーション特性が飛躍的に改善することができるＰＩＮダイオードを無駄のない簡素なレイアウトで実現することができる。なお、本実施形態において、ＰＩＮダイオードを例に説明したが、ＰＮダイオード、ショットキーダイオード、ＭＩＳダイオード、ヘテロ接合ダイオードでも同様に実施することができる。
【００４８】
【発明の効果】
本発明のダイオードによると、カソード電極とアノード電極の間に遮蔽用金属構造体が設けられているため、電極間容量を低減することができ、アイソレーション特性を改善することができる。また、本発明のコプレーナ線路によると、ダイオードのカソード電極とアノード電極の間に設けられた遮蔽用金属構造体が、コプレーナ線路の信号線の両側に配置されたグランド金属体に接続されているので、無駄のないレイアウトでアイソレーション特性を改善することができる。
【図面の簡単な説明】
【図１】本発明による実施形態１にかかるＰＩＮダイオードを模式的に示す斜視図である。
【図２】（ａ）〜（ｃ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図３】（ａ）〜（ｃ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図４】（ａ）および（ｂ）は、実施形態１にかかるＰＩＮダイオードの製造方法を説明するための工程断面図である。
【図５】実施形態１にかかるＰＮダイオードを模式的に示す断面図である。
【図６】実施形態１にかかるショットキーダイオードを模式的に示す斜視図である。
【図７】（ａ）は、実施形態２にかかるコプレーナ線路の上面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線における断面図である。
【図８】従来の横型のＰＩＮダイオードを模式的に示す断面図である。
【符号の説明】
１ 半導体基板
２ ｎ型半導体領域
３ ｐ型半導体領域
４ ｎ型オーミック電極
５ ｐ型オーミック電極
６ 酸化膜
７ 遮蔽用金属構造体（遮蔽用金属壁）
８ グランド金属体（接地導体）
９ 配線
９Ａ 第１の信号線である配線
９Ｂ 第２の信号線である配線
１０ ｎ+型半導体領域
１１ ｎ型半導体領域
１２ オーミック電極
１３ ショットキー電極
２１ ｎ型半導体領域
２１Ａ ｎ型注入領域
２２ ｐ型半導体領域
２２Ａ ｐ型注入領域
２３ 絶縁膜
２４ ｎ型オーミック電極
２４Ａ 金属膜
２５ ｐ型オーミック電極
２５Ａ 金属膜
２６ 金属壁
２６Ａ 金属膜
２７ 配線
２７Ａ 金属膜
３１ 第１のレジストパターン
３２ 第２のレジストパターン
３３ 第３のレジストパターン
３４ 第４のレジストパターン
３５ 第５のレジストパターン
３６ 第６のレジストパターン
Claims (2)
- 半導体基板上に互いに離間して配置されたカソード電極、アノード電極、および前記カソード電極と前記アノード電極との間に設けられた遮蔽用金属構造体を有するダイオードと、
前記ダイオードの前記カソード電極の上に形成され、かつ前記カソード電極に接続された第１の信号線、
前記ダイオードの前記アノード電極の上に形成され、前記アノード電極に接続され、かつ前記第１の信号線とで前記遮蔽用金属構造体を挟む第２の信号線、および
前記第１の信号線と第２の信号線とのそれぞれの近傍に設けられ、前記遮蔽用金属構造体に接続された接地導体を有するコプレーナ線路と、
を備えたダイオード付きコプレーナ線路。 - 前記遮蔽用金属構造体と前記接地導体とは一体形成されている、請求項１に記載のダイオード付きコプレーナ線路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304472A JP3643023B2 (ja) | 1999-10-12 | 2000-10-04 | ダイオード付きコプレーナ線路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28956599 | 1999-10-12 | ||
| JP11-289565 | 1999-10-12 | ||
| JP2000304472A JP3643023B2 (ja) | 1999-10-12 | 2000-10-04 | ダイオード付きコプレーナ線路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001185739A JP2001185739A (ja) | 2001-07-06 |
| JP3643023B2 true JP3643023B2 (ja) | 2005-04-27 |
Family
ID=26557640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000304472A Expired - Fee Related JP3643023B2 (ja) | 1999-10-12 | 2000-10-04 | ダイオード付きコプレーナ線路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3643023B2 (ja) |
-
2000
- 2000-10-04 JP JP2000304472A patent/JP3643023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001185739A (ja) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI433317B (zh) | 單一電壓供應假型高電子遷移率電晶體（ｐｈｅｍｔ）功率裝置以及用於製造此裝置之製程 | |
| CN101238560B (zh) | 场效应晶体管 | |
| US4939562A (en) | Heterojunction bipolar transistors and method of manufacture | |
| TW201209895A (en) | Fabrication of single or multiple gate field plates | |
| JP2610278B2 (ja) | 分布ダイオード・リミッタ | |
| JP2006196802A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20210104601A1 (en) | High-voltage n-channel hemt device | |
| EP0188879A2 (en) | Edge channel FET | |
| US4701996A (en) | Method for fabricating edge channel FET | |
| CN116072732A (zh) | 集成肖特基二极管的碳化硅mosfet器件 | |
| US6255679B1 (en) | Field effect transistor which can operate stably in millimeter wave band | |
| US20060273396A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN104637991A (zh) | 一种改进的场板结构氮化镓高电子迁移率晶体管 | |
| NL8902705A (nl) | Zelf-uitrichtende, planaire bipolaire transistor met hetero-overgang (junctie) en werkwijze ter vervaardiging ervan. | |
| JPS60133762A (ja) | 縦型構造の電界効果トランジスタ | |
| JP3643023B2 (ja) | ダイオード付きコプレーナ線路 | |
| US20230261054A1 (en) | Radio frequency transistor amplifiers having self-aligned double implanted source/drain regions for improved on-resistance performance and related methods | |
| US5905277A (en) | Field-effect transistor and method of manufacturing the same | |
| JPS60241266A (ja) | 半導体装置及びその製造方法 | |
| JPH08222578A (ja) | 電界効果トランジスタおよびその製造方法 | |
| CN113270474B (zh) | 一种由阳极耗尽区控制的短路阳极横向绝缘栅双极型晶体管及其制作方法 | |
| KR20240007684A (ko) | 후방 장벽 구조와 매립된 p형 층을 갖는 3족 질화물 트랜지스터 및 그 방법 | |
| US20220367695A1 (en) | Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof | |
| US6417527B1 (en) | Diode, method for fabricating the diode, and coplanar waveguide | |
| JP3657938B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050118 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050126 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090204 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100204 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100204 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110204 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120204 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130204 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |