JP3638100B2

JP3638100B2 - Arithmetic apparatus and arithmetic control method

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Publication number: JP3638100B2
Application number: JP25079899A
Authority: JP
Inventors: 昭彦大和田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-03
Filing date: 1999-09-03
Publication date: 2005-04-13
Anticipated expiration: 2019-09-03
Also published as: JP2001075779A

Description

【０００１】
【発明の属する技術分野】
本発明は演算装置及び演算制御方法に係り、特に、整数演算器あるいは固定小数点演算器および浮動小数点演算器あるいはグラフィックス演算器などの演算器が並列に内蔵された演算装置及び演算制御方法に関する。
従来、整数あるいは固定小数点演算器の他に浮動小数点演算器あるいはグラフィックス演算器、および、汎用レジスタの他に浮動小数点レジスタやグラフィックスレジスタを有するプロセッサでは、整数演算器あるいは固定小数点演算器は汎用レジスタをソースレジスタ及びディスティネーションレジスタとして固定使用し、また、浮動小数点演算器あるいはグラフィックス演算器は浮動小数点レジスタあるいはグラフィックスレジスタをソースレジスタおよびディスティネーションレジスタとして固定使用していた。
【０００２】
このため、大小比較など浮動小数点演算の結果を用いて整数データを出力結果とするような命令や整数演算の結果である汎用レジスタの値を浮動小数点演算のソースとして用いたりする命令など、システムの高スループット化に寄与する柔軟で高効率な命令セットは実現できなかった。
【０００３】
【従来の技術】
図１に従来の一例のブロック構成図を示す。
プロセッサ１は、２次キャッシュ２、命令キャッシュ３、プリデコードユニット４、インストラクションバッファ５、ディスパッチユニット６、ロードストアユニット７、汎用レジスタ８、整数あるいは固定小数点演算部９、浮動小数点レジスタ１０、浮動小数点演算部１１、データ入出力部１２から構成される。データはローカルインタコネクト１３から供給される。ローカルインタコネクト１３から供給されたインストラクションは、２次キャッシュ２、命令キャッシュ３、プリデコードユニット４、インストラクションバッファ５を介してディスパッチユニット６に供給され、整数演算部９、浮動小数点演算部１１にインストラクションを与える。データは２次キャッシュ２、命令キャッシュ３、ロードストアユニット７を介して汎用レジスタ８、浮動小数点レジスタ１０に供給され、保持される。整数演算部９で整数演算しようとするデータ及び整数演算部９での整数演算結果は汎用レジスタ８に保持される。また、浮動小数点演算部１１で浮動小数点演算しようとするデータ及び浮動小数点演算部１１での浮動小数点演算結果は、浮動小数点レジスタ１０に保持される。
【０００４】
また、インストラクションにより整数演算部９での演算結果を浮動小数点演算部１１で演算する場合には、汎用レジスタ８に保持されたデータをロードストアユニット７を介して浮動小数点レジスタ１０にロードした後、浮動小数点演算器１１で演算を行っていた。
さらに、インストラクションにより浮動小数点演算部１１での演算結果を整数演算部９で演算する場合には、浮動小数点レジスタ８に保持されたデータをロードレジスタ７を介して汎用レジスタ８にロードした後、整数演算器９で演算を行っていた。
【０００５】
すなわち、整数演算部９と浮動小数点演算部１１とでデータをやり取りする場合には、汎用レジスタ８及び浮動小数点レジスタ１０を必ず通過させる必要があった。なお、上記整数演算部９は固定小数点演算装置であってもよい。
【０００６】
【発明が解決しようとする課題】
しかるに、従来の技術では、整数あるいは固定小数点演算器の使用できるレジスタは汎用レジスタ、浮動小数点演算器あるいはグラフィックス演算器の使用できるレジスタはそれぞれ浮動小数点レジスタあるいはグラフィックスレジスタと固定されていたので、例えば、浮動小数点演算器の結果を整数演算器あるいは固定小数点演算器で使用したい場合は、ディスティネーションとして指定した浮動小数点レジスタの値をメモリにストアしてからソースとして指定した汎用レジスタにロードするか、メモリレイテンシがシステムの高スループット化の障害となっていた。
【０００７】
本発明は上記の点に鑑みてなされたもので、複数の演算器間でのデータのやり取りを効率よく行える演算装置及び演算制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、演算対象及び演算結果を保持する第１のレジスタファイル手段と、第１のレジスタファイル手段に保持される演算対象及び演算結果のデータ形式とは異なるデータ形式の演算対象及び演算結果を保持する第２のレジスタファイル手段と、第１のレジスタファイル手段に保持された演算対象に対して所定のデータ形式の演算を行い、その演算結果を第１のレジスタファイル手段に供給する第１の演算手段と、第２のレジスタファイル手段に保持された演算対象に対して第１の演算手段とは異なるデータ形式の演算を行い、その演算結果を第２のレジスタファイル手段に供給する第２の演算手段とを有する演算装置であって、第２のレジスタファイル手段に保持された演算対象を、第１のレジスタファイル手段を経由せずに第１の演算手段の演算対象として供給することを特徴とする。
【００１１】
本発明によれば、浮動小数点演算器やグラフィック演算器での演算結果が整数、あるいは固定小数点になり、次に整数演算あるいは固定小数点演算を行えばよいときなどに、浮動少数点演算器やグラフィック演算器での演算結果を整数あるいは固定小数点演算器やグラフィック演算器のレジスタに供給して、整数あるいは固定小数点演算を行うことができるため、浮動少数点演算器やグラフィック演算器のレジスタと整数あるいは固定小数点演算器のレジスタとの間でデータをやり取りする必要がなく、演算処理の高スループット化が期待できる。
【００１２】
【発明の実施の形態】
図２、図３は本発明の第１実施例のブロック構成図を示す。
本実施例の演算装置１００は、浮動小数点演算部１０１、及び、整数演算部１０２、制御部１０３を含む。演算装置１００は、第１〜第３演算ステージＳＴ１〜ＳＴ３の演算ステージを有する。
【００１３】
まず、浮動小数点演算部１０１について説明する。
浮動小数点演算部１０１は、浮動小数点レジスタ１０４、及び、浮動小数点演算器１０５から構成される。浮動小数点レジスタ１０４は、浮動小数点演算器１０５で浮動小数点に関する演算する際に使用する浮動小数点データを保持する。浮動小数点演算器１０５には、浮動小数点レジスタ１０４に保持された浮動小数点データが供給され、浮動小数点に関する演算を実行する。
【００１４】
浮動小数点演算器１０５は、ステージングラッチ１０６−１、１０６−２、１０７−１、１０７−２、１０８−１、１０８−２、１０９、浮動小数点演算ユニット１１０、１１１、マルチプレクサ１１２から構成される。
ステージングラッチ１０６−１、１０６−２、１０７−１、１０７−２、１０８−１、１０８−２、１０９は、浮動小数点演算器１０５内部のパイプラインパスに流れる浮動小数点データをステージ毎に保持する。
【００１５】
ステージングラッチ１０６−１は、浮動小数点演算レジスタ１０４に保持された浮動小数点データを第１の演算対象source1 として保持する。ステージングラッチ１０６−２は、浮動小数点演算レジスタ１０４に保持された浮動小数点データを第２の演算対象source2 として保持する。なお、第１及び第２の演算対象source1 、source2 はプログラムコードにおけるオペランド（operand ）である。
【００１６】
ステージングラッチ１０６−１に保持された浮動小数点データは、浮動小数点演算ユニット１１０及びマルチプレクサ１１２に供給される。また、ステージングラッチ１０６−２に保持された浮動小数点データは、浮動小数点演算ユニット１１０及びステージングラッチ１０７−２に供給される。
浮動小数点演算ユニット１１０は、ステージングラッチ１０６−１、１０６−２に保持された浮動小数点データに対して浮動小数点演算を実行する。なお、浮動小数点演算ユニット１１０は、インストラクション制御部１０３から供給される制御信号に応じて演算が制御される。浮動小数点演算ユニット１１０での浮動小数点演算結果は、マルチプレクサ１１２に供給される。
【００１７】
マルチプレクサ１１２は、インストラクションに応じて制御部１０３から供給される制御信号に応じてステージングラッチ１０６−１に保持された浮動小数点データ又は浮動小数点演算ユニット１１０で実行された演算結果を選択して、ステージングラッチ１０７−１に供給する。
上記浮動小数点演算ユニット１１０及びマルチプレクサ１１２が、浮動小数点演算装置１０５の第１演算ステージＳＴ１を構成する。
【００１８】
ステージングラッチ１０７−１に保持された浮動小数点データは、ステージングラッチ１０８−１及び浮動小数点演算ユニット１１１に供給される。また、ステージングラッチ１０７−２に保持された浮動小数点データは、浮動小数点演算ユニット１１１に供給される。
浮動小数点演算ユニット１１１は、ステージングラッチ１０７−１に保持された浮動小数点データ及びステージングラッチ１０７−２に保持された浮動小数点データに対して浮動小数点演算を実行する。なお、浮動小数点演算ユニット１１１は、インストラクション制御部１０３から供給される制御信号に応じて演算が制御される。浮動小数点演算ユニット１１１での浮動小数点演算結果は、ステージングラッチ１０８−２に保持される。浮動小数点演算ユニット１１１が浮動小数点演算ユニット１１１の第２演算ステージＳＴ２を構成する。
【００１９】
ステージングラッチ１０８−２に保持された浮動小数点データは、ステージングラッチ１０９に保持される。また、ステージングラッチ１０９に保持された浮動小数点データは、浮動小数点演算装置１０５の演算結果として浮動小数点演算レジスタ１０４に保持される。
また、ステージングラッチ１０８−２に保持された浮動小数点データは、整数演算部１０２に供給される。
【００２０】
整数演算部１０２は、汎用レジスタ１１３及び整数演算器１１４から構成される。汎用レジスタ１１３は、整数演算に使用する整数データを保持する。汎用レジスタ１１３に保持された整数データは、整数演算器１１４に供給される。
次に、整数演算器１１４について説明する。
整数演算器１１４は、ステージングラッチ１１５−１、１１５−２、１１６−１、１１６−２、１１７−１、１１７−２、１１８、整数演算ユニット１１９、１２０、マルチプレクサ１２１、１２２から構成される。
【００２１】
ステージングラッチ１１５−１は、汎用レジスタ１１３に保持された整数データを第１の演算対象source1 として保持する。ステージングラッチ１１５−２は、汎用レジスタ１１３に保持された整数データを第２の演算対象source2 として保持する。なお、第１及び第２の演算対象source1 、source2 はプログラムコードにおけるオペランド（operand ）である。
【００２２】
ステージングラッチ１１５−１に保持された整数データは、整数演算ユニット１１９及びマルチプレクサ１２１に供給される。また、ステージングラッチ１１５−２に保持された整数データは、整数演算ユニット１１９及びステージングラッチ１１６−２に供給される。
整数演算ユニット１１９には、ステージラッチ１１５−１に保持された整数データ及びステージングラッチ１１５−２に保持された整数データが供給される。整数演算ユニット１１９は、ステージラッチ１１５−１に保持された整数データ及びステージングラッチ１１５−２に保持された整数データに整数演算を実行する。整数演算ユニット１１９の演算結果はマルチプレクサ１２１に供給される。なお、整数演算ユニット１１９は、インストラクション制御部１０３から供給される制御信号に応じて演算が制御される。
【００２３】
整数演算ユニット１１９での整数演算結果は、マルチプレクサ１２１に供給される。マルチプレクサ１２１は、インストラクションに応じて制御部１０３から供給される制御信号に応じてステージングラッチ１１５−１に保持された整数データ又は整数演算ユニット１１９で実行された演算結果を選択して、ステージングラッチ１１６−１に供給する。
【００２４】
上記整数演算ユニット１１９及びマルチプレクサ１２１が、整数演算装置１１４の第１演算ステージＳＴ１を構成する。
ステージングラッチ１１６−１に保持された整数データは、ステージングラッチ１１７−１及び整数演算ユニット１２０に供給される。また、ステージングラッチ１１６−２に保持された整数データは、整数演算ユニット１２０に供給される。
【００２５】
整数演算ユニット１２０は、ステージングラッチ１１６−１に保持された整数データ及びステージングラッチ１１６−２に保持された整数データに対して整数演算を実行する。なお、整数演算ユニット１２０は、インストラクション制御部１０３から供給される制御信号に応じて演算が制御される。整数演算ユニット１２０での整数演算結果は、ステージングラッチ１１７−２に保持される。整数演算ユニット１２０が整数演算ユニット１２０の第２演算ステージＳＴ２を構成する。
【００２６】
ステージングラッチ１１７−１、１１７−２に保持された整数データは、マルチプレクサ１２２に供給される。マルチプレクサ１２２には、ステージングラッチ１１７−１、１１７−２に保持された整数データの他に、前述した浮動小数点演算器１０５のステージングラッチ１０８−２に保持された演算結果が供給される。マルチプレクサ１２２は、設定されたインストラクションに応じてステージングラッチ１１７−１、１１７−２に保持された整数データ、浮動小数点演算器１０５のステージングラッチ１０８−２に保持された演算結果のうちのいずれかを選択し、出力する。
【００２７】
マルチプレクサ１２２で選択された整数データは、ステージングラッチ１１８に供給される。なお、マルチプレクサ１２２が整数演算ユニット１２０の第３演算ステージＳＴ３を構成する。
ステージングラッチ１１８に保持された整数データは、整数演算器１１４の整数演算結果として汎用レジスタ１１３に保持される。
【００２８】
次に制御部１０３について説明する。
制御部１０３は、ディスパッチユニット１２３、ステージングラッチ１２４〜１２６、インストラクションデコーダ１２７〜１２９から構成される。
ディスパッチユニット１２３は、浮動小数点演算器１０５及び整数演算器１１４に対するインストラクションを発行する。ディスパッチユニット１２３で発行されるインストラクションは、プログラムコードにおけるオペコード（opecode ）である。
【００２９】
ステージングラッチ１２４〜１２６は、インストラクションパイプラインパスに流れるインストラクションを保持する。ステージングラッチ１２４は、第１演算ステージＳＴ１のインストラクションを保持する。ステージングラッチ１２４に保持されたインストラクションはインストラクションデコーダ１２７に供給される。
【００３０】
インストラクションデコーダ１２７は、ステージングラッチ１２４に保持された第１演算ステージＳＴ１で実行されるインストラクションをデコードする。インストラクションデコーダ１２７でのデコード結果により浮動小数点演算ユニット１１０及びマルチプレクサ１１２、並びに、整数演算ユニット１１９及びマルチプレクサ１２１が制御される。
【００３１】
インストラクションデコーダ１２８は、ステージングラッチ１２５に保持された第２演算ステージＳＴ２で実行されるインストラクションをデコードする。インストラクションデコーダ１２８でのデコード結果により浮動小数点演算ユニット１１１及び整流演算ユニット１２０が制御される。
インストラクションデコーダ１２９は、ステージングラッチ１２６に保持された第３演算ステージＳＴ３で実行されるインストラクションをデコードする。インストラクションデコーダ１２９でのデコード結果によりマルチプレクサ１２２が制御される。
【００３２】
なお、本実施例では、浮動小数点演算器１０５の演算結果を整数演算器１１４に内蔵されたマルチプレクサ１２２に供給することにより、別途、外部にマルチプレクサ１２２を作成する必要がないので、構成を簡略化できる。
次に、本実施例の動作について説明する。
まず、通常の整数演算命令に対する整数演算器１１４の動作を説明する。
【００３３】
ディスパッチユニット１２３により整数演算器１１４に対して発行されたインストラクションは、インストラクションパイプラインパス用ステージングラッチ１２４に保持される。また、汎用レジスタ１１３に保持された整数データは、整数演算ユニット１３の演算対象source1 、source2 としてパイプラインパス用ステージングラッチ１１５−１、１１５−２に保持される。
【００３４】
また、インストラクションパイプラインパス用ステージングラッチ１２４に保持されたインストラクションはインストラクションデコーダ１２７によってデコードされ、整数演算ユニット１１９に対する命令であれば、整数演算ユニット１１９を制御し、演算を実行する。また、インストラクションデコーダ１２７はデコード結果によりマルチプレクサ１２１の選択制御を行なう。マルチプレクサ１２１の選択結果に応じて演算結果がステージングラッチ１１６−１に保持される。
【００３５】
また、ステージングラッチ１１５−２に保持された演算結果はステージングラッチ１１６−２に出力される。インストラクションデコーダ１２８におけるデコード結果が整数演算ユニット１２０に対するインストラクションであれば、インストラクションデコーダ１２はマルチプレクサ１５の選択制御を行なうことにより、演算対象source1 をステージングラッチ１１６−１に出力する。
【００３６】
次にインストラクションデコーダ１２８におけるデコード結果により整数演算ユニット１２０はステージングラッチ１１６−１、１１６−２に保持されている汎用レジスタ１１３の演算対象source1 、source2 に対して演算を実行し、ステージングラッチ１１７−２に対して演算結果の出力を行なう。
ステージングラッチ１１６−１に保持された演算結果は、ステージングラッチ１１７−１を通ってインストラクションデコーダ１２９によってデコードされたインストラクションによりマルチプレクサ１２２で選択され、ステージングラッチ１１８を通って、汎用レジスタ１１３で選択されたディスティネーションレジスタに反映される。
【００３７】
次に、通常の浮動小数点演算命令に対する浮動小数点演算器１０１の動作を説明する。
ディスパッチユニット１２３により浮動小数点演算器１０１に対して発行されたインストラクションは、ステージングラッチ１２４に保持される。また、浮動小数点演算ユニット１１０の演算対象source1 、source2 は、浮動小数点レジスタ１０４から読み出され、ステージングラッチ１０６−１、１０６−２に保持される。
【００３８】
次に、ステージングラッチ１２４に保持されたインストラクションはインストラクションデコーダ１２７によってデコードされる。浮動小数点演算ユニット１１０は、ステージングデコーダ１２７によってデコードされたインストラクションが浮動小数点演算ユニット１１０に対するインストラクションであれば、演算を実行する。さらに、マルチプレクサ１１２は、ステージングラッチによってデコードされたインストラクションに応じて選択制御を行なう。マルチプレクサ１１２によって選択された演算結果は、ステージングラッチ１０７−１に保持される。
【００３９】
また、ステージングラッチ１０７−１に保持された演算結果は、ステージングラッチ１０８−１に保持される。ステージングラッチ１０８−１に保持された演算結果は、ステージングラッチ１０９を通って浮動小数点レジスタ１０４のディスティネーションレジスタに反映される。
次に、本発明の趣旨である特定の演算命令（ソースレジスタ：浮動小数点レジスタ、ディステイネーションレジスタ：汎用レジスタ）に対する浮動小数点演算器１０５の動作を説明する。
【００４０】
ディスパッチユニット１２３により浮動小数点演算器１０５に対して発行されたインストラクションは、ステージングラッチ１２４に保持される。また、演算対象source1 、source2 は、ソースレジスタとなる浮動小数点レジスタ１０４から読み出されて、ステージングラッチ１０６−１、１０６−２に保持される。
次に、ステージングラッチ１２４に保持されたインストラクションは、インストラクションデコーダ１２７によってデコードされる。インストラクションデコーダ１２７のデコード結果が浮動小数点演算ユニット１１１に対する命令であれば、マルチプレクサ１１２をステージングラッチ１０６−１に保持された演算対象source1 を選択する。マルチプレクサ１１２で選択された演算対象source1 は、ステージングラッチ１０７−１に保持される。
【００４１】
また、浮動小数点演算ユニット１１１は、インストラクションデコーダ１２８でのデコード結果によりステージングラッチ１０７−１、１０７−２に保持された演算対象source1 、source2 に対して浮動小数点演算を実行する。浮動小数点演算ユニット１１１での演算結果は、ステージングラッチ１０８−２に保持される。
【００４２】
また、インストラクションデコーダ１２９は、ステージングラッチ１２６に保持されたインストラクションをデコードする。マルチプレクサ１２２は、インストラクションデコーダ１２９のデコード結果によりステージングラッチ１０８−２に保持された浮動小数点演算ユニット１１１での演算結果を選択する。
マルチプレクサ１２２により選択された浮動小数点演算ユニット１１１での演算結果は、ステージングラッチ１１８に保持される。ステージングラッチ１１８に保持された浮動小数点演算ユニット１１１での演算結果は、汎用レジスタ１１３内のディスティネーションレジスタに反映される。
【００４３】
以上により、浮動小数点演算器１０１での演算結果は、浮動小数点演算レジスタ１０４を通ることなく、汎用レジスタ１１３に反映される。
次に、上記の演算制御による性能の改善効果について説明する。
ここでは、グラフィックスアプリケーションの動作例について説明する。例えば、グラフィックスアプリケーションにおいて２枚のイメージ・プレーンがあり、あるグラフィックスアルゴリズムにより、これらの２枚のイメージプレーンをオーバレイ（重ね合わせ）して１枚のイメージプレーンを合成する動作について図面とともに説明する。
【００４４】
図３、図４に本発明の一実施例のグラフィックスアプリケーションにおける動作説明図、図５に本発明の一実施例のグラフィックスアプリケーションのフローチャートを示す。
図３に示すイメージプレーン＃１上に図３に示すイメージプレーン＃０をオーバレイし、イメージプレーン＃２を作成する。
【００４５】
まず、図４に示すようにイメージプレーン＃０、＃１、＃２の画素の位置ｘ、ｙ、マスク値ｍｓｋ及び、関数pixvalcomp（float a ，float b ）を整数型、各画素（pixel ）の３２ビット色データを各８ビットから構成されるα値（透過率）、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のｌｏｎｇ型（３２ビット整数型）のデータとし、処理により算出される明度値value を浮動小数点型のデータとして定義する（ステップＳ１）。図４（Ａ）は画素のデータ形式、図４（Ｂ）は明度値value のデータ形式、図４（Ｃ）はマスク値のデータ形式を示す。
【００４６】
次に、イメージプレーン＃０、＃１上の処理位置を指定する（ステップＳ２、Ｓ３）。
次に、それぞれのイメージプレーン＃０、＃１の各画素の明度値value を明度値value0、value1として、式
value ＝（Ｒ＋Ｇ＋Ｂ）×α／１９５０７５・・・（１）
から各イメージプレーンにおける各画素の正規化された３２ビット単精度浮動小数点型、すなわち、フロート（float ）型の明度値を算出する（ステップＳ４、Ｓ５）。
【００４７】
次に, 指定された位置の画素に対して関数pixvalcomp（value0，value1）によりマスク値ｍｓｋを計算する（ステップＳ６）。
関数pixvalcomp（ａ，ｂ）は、指示値ａが指示値ｂより大きい場合（ａ＞ｂ）は、１６ビット整数型（ｉｎｔ型）の整数値「１」、指示値ａが指示値ｂより小さい場合（ａ＜ｂ）は、１６ビット整数型の整数値「０」を出力する関数である。
【００４８】
すなわち、
value0＞value1の場合には、pixvalcomp（value0，value1）＝１
value0＜value1の場合には、pixvalcomp（value0，value1）＝０
を１６ビット整数型整数値として出力する。
ステップＳ６の算出結果のマスク値ｍｓｋが「０」か、「１」かを判定する（ステップＳ７）。
【００４９】
ステップＳ７で、マスク値ｍｓｋが「１」のとき、すなわち、
pixvalcomp（value0，value1）＝１
のときには、イメージプレーン＃２の対応する画素の明度値value2としてイメージプレーン＃０の対応する画素の明度値value0を出力する（ステップＳ８）。
また、ステップＳ７で、マスク値ｍｓｋが「０」のとき、すなわち、
pixvalcomp（value0，value1）＝０
のときには、イメージプレーン＃２の対応する画素の明度値value2としてイメージプレーン＃１の対応する画素の明度値value1を出力する（ステップＳ９）。
【００５０】
上記ステップＳ４〜Ｓ９の手順をイメージプレーン＃０、＃１、＃２の画素毎に繰り返し行うことにより、合成されたイメージプレーン＃２を作成する（ステップＳ１０、Ｓ１１）。
このとき、ステップＳ６、Ｓ７、Ｓ８、Ｓ９に示すような処理のように関数pixvalcomp（float a ，float b ）のように「float a 」、「float b 」のような浮動小数点型変数を引数として整数型変数を戻り値とするような演算を行う場合、つまり、浮動小数点レジスタに保持された浮動小数点データを浮動小数点演算した結果を汎用レジスタに出力するような場合、上記のようなハードウェア構成をとることにより浮動小数点レジスタから汎用レジスタへのコピーや型変換を行う必要がなくなるため、システム性能が向上する。
【００５１】
なお、本実施例では、浮動小数点演算器の出力結果を整数演算器に内蔵したマルチプレクサに供給するようにしたが、外部に別途マルチプレクサを配置するようにしてもよい。
図６は本発明の第２実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００５２】
本実施例の演算装置１３０は、整数演算器１１４の出力と汎用レジスタ１１３との間にマルチプレクサ１３１を配置した構成とされている。マルチプレクサ１３１には、浮動小数点演算器１０５の演算結果と整数演算器１１４の演算結果とが供給されている。マルチプレクサ１３１は、インストラクションに応じて浮動小数点演算器１０５の演算結果又は整数演算器１１４の演算結果のいずれかを選択して、汎用レジスタ１１３に供給する。
【００５３】
また、第１、第２実施例では、浮動小数点演算器の演算結果を汎用レジスタに供給できるようにしたが、整数演算器の演算結果を浮動小数点レジスタに供給できるようにしてもよい。
図７は本発明の第３実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００５４】
本実施例の演算装置１３２は、浮動小数点演算器１０５の最終演算ステージにマルチプレクサ１３３を設け、マルチプレクサ１３３に整数演算器１１４の演算結果を入力した構成としてなる。マルチプレクサ１３３には、浮動小数点演算器１０５の演算結果と整数演算器１１４の演算結果とが供給されている。マルチプレクサ１３３は、インストラクションに応じて浮動小数点演算器１０５の演算結果又は整数演算器１１４の演算結果のいずれかを選択して、浮動小数点レジスタ１０４に供給する。
【００５５】
なお、第３実施例では、整数演算器の出力結果を浮動小数点演算器に内蔵したマルチプレクサに供給するようにしたが、外部に別途マルチプレクサを配置するようにしてもよい。図８は本発明の第４実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００５６】
本実施例の演算装置１３４は、浮動小数点演算器１０５の出力と浮動小数点レジスタ１０４との間にマルチプレクサ１３５を配置した構成とされている。マルチプレクサ１３５には、浮動小数点演算器１０５の演算結果と整数演算器１１４の演算結果とが供給されている。マルチプレクサ１３５は、浮動小数点演算器１０５へのインストラクションに応じて浮動小数点演算器１０５の演算結果又は整数演算器１１４の演算結果のいずれかを選択して、浮動小数点レジスタ１０４に供給する。
【００５７】
また、第１〜第４実施例では、浮動小数点演算器又は整数演算器の演算結果を選択的に浮動小数点レジスタ又は整数レジスタに供給するようにしたが、浮動小数点レジスタ又は整数レジスタに保持されたデータを浮動小数点演算器又は整数演算器の演算対象として入力するようにしてもよい。
図９は本発明の第５実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００５８】
本実施例の演算装置１３６は、浮動小数点演算器１０５の演算対象として３つの演算対象source1 、source2 、source3 を設け、演算対象source3 として汎用レジスタ１１３に保持されたデータを選択可能な構成としている。
本実施例によれば、汎用レジスタ１３６に保持された整数データを浮動小数点演算器１０５の演算対象として用いることができる。
【００５９】
なお、第１実施例と第５実施例とを組み合わせた構成も考えられる。
図１０は本実施例の第６実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の演算装置１３７は、浮動小数点演算器１０５の演算結果を整数演算器１１４の最終演算ステージに設けられたマルチプレクサ１２２に供給するとともに、汎用レジスタ１１３に保持されたデータを浮動小数点演算器１０５の演算対象source3 として、読み出し可能な構成とした。
【００６０】
本実施例によれば、浮動小数点演算器１０５の演算結果を直接汎用レジスタ１１３に保持できるとともに、汎用レジスタ１１３に保持されたデータを浮動小数点演算器１０５で直接演算することができる。
なお、第５、第６実施例では、汎用レジスタに保持されたデータを浮動小数点演算器の演算対象（ソース）として読み出せるようにしたが、浮動小数点レジスタ１０４に保持されたデータを整数演算器の演算対象（ソース）として読み出せるようにしてもよい。
【００６１】
図１１は本発明の第７実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の演算装置１３８は、整数演算器１１４に演算対象として３つのを演算対象source1 、source2 、source3 を設け、演算対象source3 として浮動小数点レジスタ１０４に保持されたデータを選択可能な構成としている。
【００６２】
本実施例によれば、浮動小数点演算器１０５での演算結果を汎用レジスタ１１３に移動させることなく、整数演算器１１４の演算対象とすることができる。
なお、浮動小数点演算器の演算結果と整数演算器の演算結果とを相互に利用できるようにすることもできる。
図１２は本発明の第８実施例のブロック構成図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明は省略する。
【００６３】
本実施例の演算装置１３２は、浮動小数点演算器１０５の最終演算ステージにマルチプレクサ１３３を設け、マルチプレクサ１３３に整数演算器１１４の演算結果を入力した構成としてなる。マルチプレクサ１３３には、浮動小数点演算器１０５の演算結果と整数演算器１１４の演算結果とが供給されている。マルチプレクサ１３３は、インストラクションに応じて浮動小数点演算器１０５の演算結果又は整数演算器１１４の演算結果のいずれかを選択して、浮動小数点レジスタ１０４に供給する。
【００６４】
本実施例によれば、浮動小数点レジスタ１０４に保持されたデータを整数演算器１１４の演算対象source3 として読み出すことにより浮動小数点演算の結果を汎用レジスタ１１３を通さずに整数演算することができる。また、マルチプレクサ１３３により整数演算器１１４の演算結果を選択することにより、整数データを浮動小数点レジスタ１０４に保持して、浮動小数点演算に用いることができるため、整数データを汎用レジスタ１０４を通さずに浮動小数点演算することができる。
【００６５】
なお、第１実施例では、浮動小数点演算器の演算結果を整数演算器の最終演算ステージに設けられたマルチプレクサに供給し、マルチプレクサを制御することにより、浮動小数点演算器の演算結果を汎用レジスタに保持して、整数演算を可能としたが、浮動小数点演算器の演算結果を直接、整数演算器に供給して整数演算するようにすることもできる。
【００６６】
図１３は本発明の第９実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の演算装置１４０は、汎用レジスタ１１３と整数演算器１１４との間にマルチプレクサ１４１を設けた構成とされている。マルチプレクサ１４１には汎用レジスタ１１３に保持されたデータ及び浮動小数点演算器１０５の演算結果が供給される。マルチプレクサ１４１は、インストラクションに応じて汎用レジスタ１１３に保持されたデータ又は浮動小数点演算器１０５の演算結果のいずれかを選択して、整数演算器１１４の演算対象source2 として供給する。
【００６７】
なお、第９実施例と第３実施例とを組み合わせることにより整数演算器の演算結果と汎用レジスタを通さずに浮動小数点演算器に供給できる。
図１４は本発明の第１０実施例のブロック構成図を示す。同図中、図７及び図１３と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の演算装置１４２は、浮動小数点演算器１０５の演算結果を汎用レジスタ１１３と整数演算器１１４との間に設けれたマルチプレクサ１４１に供給するとともに、整数演算器１１４の演算結果を浮動小数点演算器１０５の最終演算ステージに設けられたマルチプレクサ１３３に供給する構成とする。
【００６８】
浮動小数点演算器１０５の演算結果を整数演算するときには、整数演算器１１４のインストラクションによりマルチプレクサ１４１を制御して、浮動小数点演算器１０５の演算結果を整数演算器１１４に整数演算器１１４の演算対象source2 として供給する。
また、整数演算器１１４の演算結果を浮動小数点演算するときには、浮動小数点演算器１０５のインストラクションによりマルチプレクサ１３３を制御して整数演算器１１４の演算結果を浮動小数点レジスタ１０４に供給されるように制御する。
【００６９】
なお、第９実施例では、浮動小数点演算器の演算結果を整数演算器の演算対象として供給するようにしたが、整数演算器の演算結果を浮動小数点演算器の演算対象として供給するようにしてもよい。
図１５は本発明の第１１実施例のブロック構成図を示す。
本実施例の演算装置１４３は、整数演算器１１４の演算結果を浮動小数点演算器１０５の演算対象source2 として供給する構成とする。
【００７０】
本実施例によれば、整数演算器１１４の演算結果を汎用レジスタ１１３及び浮動小数点レジスタ１０４を通さずに浮動小数点演算器１０５に供給し、浮動小数点演算に用いることができる。
なお、第１実施例と第９実施例とを組み合わせた構成も考えられる。
図１６は本発明の第１２実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００７１】
本実施例の演算装置１４４は、第１実施例の演算装置にマルチプレクサ１４５を設けた構成とされている。マルチプレクサ１４５は、浮動小数点レジスタ１０４と浮動小数点演算器１０５との間に設けれる。マルチプレクサ１４５には、浮動小数点レジスタ１４５に保持されたデータが供給されるとともに、整数演算器１１４の演算結果が供給される。
【００７２】
マルチプレクサ１４５は、浮動小数点演算器１０５のインストラクションにより制御され、浮動小数点レジスタ１４５に保持されたデータ又は整数演算器１１４の演算結果のいずれかを浮動小数点演算器１０５の演算対象source2 として供給する。
本実施例によれば、浮動小数点演算器１０５での演算結果を、整数演算器１１４の最終演算ステージに設けられたマルチプレクサ１２２を制御することにより浮動小数点レジスタ１０４を通さずに汎用レジスタ１１３に保持でき、整数演算器１１４で整数演算させることができる。また、整数演算器１１４での演算結果を、マルチプレクサ１４５を通して浮動小数点演算器１０５に供給することにより、浮動小数点レジスタ１０４及び汎用レジスタ１１３を通さずに浮動小数点演算させることができる。
【００７３】
なお、整数演算器と浮動小数点演算器とのデータの流れは上記第１〜第１２実施例の構成に限定されるものではない。
さらに、本実施例の整数演算器を固定小数点演算器で構成しても同様の作用効果を奏することができる。
また、本実施例は、以下発明を含むものである。
【００７４】
請求項２において、前記演算手段は、複数の演算ステージと、
前記複数の演算ステージでの演算結果のうち所定の演算結果を選択する第１の選択手段とを有し、
前記データ制御手段は、前記一の演算手段の演算結果を前記他の演算手段の前記第１の選択手段に供給し、前記他の演算手段の前記選択手段により前記一の演算手段の演算結果を選択させることにより前記他の演算手段に対応した前記データ保持手段に保持することを特徴とする演算装置。
【００７５】
さらに、請求項１〜５において、前記複数の演算手段のうち一の演算手段は、浮動小数点データに対して演算を行う浮動少数点演算器であり、
前記複数の演算手段のうち他の演算手段は、整数データに対して演算を行う整数演算器であることを特徴とする演算装置。
また、請求項１〜５において、前記複数の演算手段のうち一の演算手段は、グラフィックスデータに対して演算を行うグラフィックス演算器であり、
前記複数の演算手段のうち他の演算手段は、整数データに対して演算を行う整数演算器であることを特徴とする演算装置。
【００７６】
さらに、請求項６において、前記一の演算手段の演算結果と前記他の演算手段とのいずれかを選択し、前記他の演算手段に対応した前記データ保持手段に保持させることを特徴とする演算制御方法。
また、請求項６〜１０において、前記複数の演算手段のうち一の演算手段は、浮動小数点データに対して演算を行う浮動少数点演算器であり、
前記複数の演算手段のうち他の演算手段は、整数データあるいは固定小数点データに対して演算を行う整数あるいは固定小数点演算器であり、
前記一の演算手段の演算結果が整数となるときに、前記一の演算手段の演算結果を前記他の演算手段に供給することを特徴とする演算制御方法。
【００７７】
さらに、請求項６〜１１において、前記複数の演算手段のうち一の演算手段は、グラフィックスデータに対して演算を行うグラフィックス演算器であり、
前記複数の演算手段のうち他の演算手段は、整数データあるいは固定小数点データに対して演算を行う整数あるいは固定小数点演算器であり、
前記一の演算手段の演算結果が整数となるときに、前記一の演算手段の演算結果を前記他の演算手段に供給することを特徴とする演算制御方法。
【００７８】
【発明の効果】
本発明によれば、浮動小数点演算器やグラフィック演算器での演算結果が整数になり、次に整数あるいは固定小数点演算を行えばよいときなどに、浮動少数点演算器やグラフィック演算器での演算結果を整数データあるいは固定小数点データとし整数あるいは固定小数点演算器やグラフィック演算器のレジスタや整数あるいは固定小数点演算器に供給して、整数演算を行うことができるため、浮動少数点演算器やグラフィック演算器のレジスタと整数あるいは固定小数点演算器のレジスタとの間でデータをやり取りする必要がなく、演算処理の高スループット化が期待できる等の特長を有する。
【図面の簡単な説明】
【図１】従来の一例のブロック構成図である。
【図２】本発明の第１実施例のブロック構成図である。
【図３】本発明の第１実施例のグラフィックスアプリケーションにおける動作説明図である。
【図４】本発明の第１実施例のグラフィックスアプリケーションにおける動作説明図である。
【図５】本発明の第１実施例のグラフィックスアプリケーションのフローチャートである。
【図６】本発明の第２実施例のブロック構成図である。
【図７】本発明の第３実施例のブロック構成図である。
【図８】本発明の第４実施例のブロック構成図である。
【図９】本発明の第５実施例のブロック構成図である。
【図１０】本発明の第６実施例のブロック構成図である。
【図１１】本発明の第７実施例のブロック構成図である。
【図１２】本発明の第８実施例のブロック構成図である。
【図１３】本発明の第９実施例のブロック構成図である。
【図１４】本発明の第１０実施例のブロック構成図である。
【図１５】本発明の第１１実施例のブロック構成図である。
【図１６】本発明の第１２実施例のブロック構成図である。
【符号の説明】
１００、１３０、１３２、１３４、１３６、１３７、１３８、１３９、１４０、１４２、１４３、１４４演算装置
１０１浮動小数点演算部
１０２整数演算部
１０３制御部
１０４浮動小数点レジスタ
１０５浮動小数点演算器
１１３汎用レジスタ
１１４整数演算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an arithmetic device and an arithmetic control method, and more particularly to an arithmetic device and an arithmetic control method in which arithmetic units such as an integer arithmetic unit, a fixed point arithmetic unit, a floating point arithmetic unit, or a graphics arithmetic unit are incorporated in parallel.
Conventionally, in a processor having a floating point arithmetic unit or graphics arithmetic unit in addition to an integer or fixed point arithmetic unit and a floating point register or graphics register in addition to a general purpose register, the integer arithmetic unit or fixed point arithmetic unit is a general purpose unit. The registers are fixedly used as the source register and the destination register, and the floating point arithmetic unit or the graphics arithmetic unit uses the floating point register or the graphics register as the source register and the destination register.
[0002]
For this reason, system instructions such as instructions that use the result of floating-point operations such as large and small comparisons to output integer data, and instructions that use the value of a general-purpose register that is the result of integer operations as the source of floating-point operations, etc. A flexible and highly efficient instruction set that contributes to high throughput could not be realized.
[0003]
[Prior art]
FIG. 1 shows a block diagram of a conventional example.
The processor 1 includes a secondary cache 2, an instruction cache 3, a predecode unit 4, an instruction buffer 5, a dispatch unit 6, a load store unit 7, a general register 8, an integer or fixed point arithmetic unit 9, a floating point register 10, and a floating point. It comprises a calculation unit 11 and a data input / output unit 12. Data is supplied from the local interconnect 13. Instructions supplied from the local interconnect 13 are supplied to the dispatch unit 6 via the secondary cache 2, the instruction cache 3, the predecode unit 4, and the instruction buffer 5, and are sent to the integer arithmetic unit 9 and the floating point arithmetic unit 11. give. The data is supplied to the general-purpose register 8 and the floating-point register 10 via the secondary cache 2, the instruction cache 3, and the load / store unit 7, and held. Data to be integer-calculated by the integer arithmetic unit 9 and the integer arithmetic result by the integer arithmetic unit 9 are held in the general-purpose register 8. In addition, data to be subjected to floating-point arithmetic by the floating-point arithmetic unit 11 and floating-point arithmetic results in the floating-point arithmetic unit 11 are held in the floating-point register 10.
[0004]
Further, when the calculation result in the integer calculation unit 9 is calculated by the instruction in the floating-point calculation unit 11, after the data held in the general-purpose register 8 is loaded into the floating-point register 10 via the load / store unit 7, The calculation was performed by the floating point calculator 11.
Further, when the arithmetic result of the floating point arithmetic unit 11 is calculated by the instruction by the integer arithmetic unit 9, the data held in the floating point register 8 is loaded into the general-purpose register 8 via the load register 7 and then the integer. The calculation was performed by the calculator 9.
[0005]
That is, when data is exchanged between the integer arithmetic unit 9 and the floating point arithmetic unit 11, the general-purpose register 8 and the floating point register 10 must be passed through. The integer arithmetic unit 9 may be a fixed point arithmetic unit.
[0006]
[Problems to be solved by the invention]
However, in the prior art, the registers that can be used by integer or fixed-point arithmetic units are fixed as general-purpose registers, and the registers that can be used by floating-point arithmetic units or graphics arithmetic units are fixed as floating-point registers or graphics registers, respectively. For example, if you want to use the result of a floating-point arithmetic unit with an integer arithmetic unit or a fixed-point arithmetic unit, whether the value of the floating-point register specified as the destination is stored in memory and then loaded into the general-purpose register specified as the source Memory latency has been an obstacle to high throughput of the system.
[0007]
The present invention has been made in view of the above points, and an object thereof is to provide an arithmetic device and an arithmetic control method capable of efficiently exchanging data between a plurality of arithmetic units.
[0008]
[Means for Solving the Problems]
The present invention comprises a first register file means for holding a calculation target and a calculation result; The data format is different from the data format of the operation target and operation result held in the first register file means. The second register file means for holding the calculation target and the calculation result, and the calculation of a predetermined data format are performed on the calculation target held in the first register file means. The operation result is supplied to the first register file means. An operation in a data format different from that of the first calculation means is performed on the calculation object held in the first calculation means and the second register file means. The operation result is supplied to the second register file means. An arithmetic device having a second arithmetic means, wherein the arithmetic object held in the second register file means is supplied as an arithmetic object of the first arithmetic means without going through the first register file means. Ruko And features.
[0011]
According to the present invention, when a calculation result in a floating point arithmetic unit or a graphic arithmetic unit becomes an integer or a fixed point, and then an integer operation or a fixed point operation may be performed, a floating point arithmetic unit or a graphic Since the operation result of the arithmetic unit can be supplied to an integer or a register of a fixed-point arithmetic unit or a graphic arithmetic unit to perform integer or fixed-point arithmetic, the register of the floating-point arithmetic unit or graphic arithmetic unit and the integer or There is no need to exchange data with the register of the fixed-point arithmetic unit, and high processing throughput can be expected.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
2 and 3 are block diagrams showing the first embodiment of the present invention.
The arithmetic device 100 of this embodiment includes a floating point arithmetic unit 101, an integer arithmetic unit 102, and a control unit 103. The arithmetic device 100 has first to third arithmetic stages ST1 to ST3.
[0013]
First, the floating point arithmetic unit 101 will be described.
The floating point arithmetic unit 101 includes a floating point register 104 and a floating point arithmetic unit 105. The floating point register 104 holds floating point data to be used when the floating point arithmetic unit 105 performs an operation relating to the floating point. The floating-point arithmetic unit 105 is supplied with the floating-point data held in the floating-point register 104, and executes a calculation related to the floating point.
[0014]
The floating point arithmetic unit 105 includes staging latches 106-1, 106-2, 107-1, 107-2, 108-1, 108-2, 109, floating point arithmetic units 110, 111, and a multiplexer 112.
The staging latches 106-1, 106-2, 107-1, 107-2, 108-1, 108-2, 109 hold the floating point data flowing in the pipeline path inside the floating point arithmetic unit 105 for each stage. .
[0015]
The staging latch 106-1 holds the floating point data held in the floating point arithmetic register 104 as the first operation target source1. The staging latch 106-2 holds the floating point data held in the floating point arithmetic register 104 as the second operation target source2. Note that the first and second calculation targets source1 and source2 are operands in the program code.
[0016]
The floating point data held in the staging latch 106-1 is supplied to the floating point arithmetic unit 110 and the multiplexer 112. The floating point data held in the staging latch 106-2 is supplied to the floating point arithmetic unit 110 and the staging latch 107-2.
The floating point arithmetic unit 110 performs floating point arithmetic on the floating point data held in the staging latches 106-1 and 106-2. The floating point arithmetic unit 110 is controlled in accordance with a control signal supplied from the instruction control unit 103. The floating point arithmetic result in the floating point arithmetic unit 110 is supplied to the multiplexer 112.
[0017]
The multiplexer 112 selects the floating-point data held in the staging latch 106-1 or the calculation result executed by the floating-point arithmetic unit 110 according to the control signal supplied from the control unit 103 according to the instruction, and performs staging. Supply to the latch 107-1.
The floating point arithmetic unit 110 and the multiplexer 112 constitute a first arithmetic stage ST1 of the floating point arithmetic unit 105.
[0018]
The floating point data held in the staging latch 107-1 is supplied to the staging latch 108-1 and the floating point arithmetic unit 111. The floating point data held in the staging latch 107-2 is supplied to the floating point arithmetic unit 111.
The floating point arithmetic unit 111 performs floating point arithmetic on the floating point data held in the staging latch 107-1 and the floating point data held in the staging latch 107-2. The floating point arithmetic unit 111 is controlled in accordance with a control signal supplied from the instruction control unit 103. The floating point arithmetic result in the floating point arithmetic unit 111 is held in the staging latch 108-2. The floating point arithmetic unit 111 constitutes the second arithmetic stage ST2 of the floating point arithmetic unit 111.
[0019]
The floating point data held in the staging latch 108-2 is held in the staging latch 109. The floating point data held in the staging latch 109 is held in the floating point arithmetic register 104 as a calculation result of the floating point arithmetic unit 105.
The floating point data held in the staging latch 108-2 is supplied to the integer arithmetic unit 102.
[0020]
The integer calculation unit 102 includes a general-purpose register 113 and an integer calculator 114. The general-purpose register 113 holds integer data used for integer arithmetic. The integer data held in the general-purpose register 113 is supplied to the integer calculator 114.
Next, the integer calculator 114 will be described.
The integer arithmetic unit 114 includes staging latches 115-1, 115-2, 116-1, 116-2, 117-1, 117-2, 118, integer arithmetic units 119, 120, and multiplexers 121, 122.
[0021]
The staging latch 115-1 holds the integer data held in the general-purpose register 113 as the first calculation target source1. The staging latch 115-2 holds the integer data held in the general-purpose register 113 as the second operation target source2. Note that the first and second calculation targets source1 and source2 are operands in the program code.
[0022]
The integer data held in the staging latch 115-1 is supplied to the integer arithmetic unit 119 and the multiplexer 121. The integer data held in the staging latch 115-2 is supplied to the integer arithmetic unit 119 and the staging latch 116-2.
The integer operation unit 119 is supplied with integer data held in the stage latch 115-1 and integer data held in the staging latch 115-2. The integer arithmetic unit 119 performs integer arithmetic on the integer data held in the stage latch 115-1 and the integer data held in the staging latch 115-2. The operation result of the integer operation unit 119 is supplied to the multiplexer 121. The integer arithmetic unit 119 is controlled in accordance with a control signal supplied from the instruction control unit 103.
[0023]
An integer calculation result in the integer calculation unit 119 is supplied to the multiplexer 121. The multiplexer 121 selects the integer data held in the staging latch 115-1 according to the control signal supplied from the control unit 103 according to the instruction or the calculation result executed by the integer arithmetic unit 119, and the staging latch 116. -1.
[0024]
The integer arithmetic unit 119 and the multiplexer 121 constitute a first arithmetic stage ST1 of the integer arithmetic unit 114.
The integer data held in the staging latch 116-1 is supplied to the staging latch 117-1 and the integer arithmetic unit 120. The integer data held in the staging latch 116-2 is supplied to the integer arithmetic unit 120.
[0025]
The integer arithmetic unit 120 performs integer arithmetic on the integer data held in the staging latch 116-1 and the integer data held in the staging latch 116-2. The integer arithmetic unit 120 is controlled in accordance with a control signal supplied from the instruction control unit 103. An integer operation result in the integer operation unit 120 is held in the staging latch 117-2. The integer arithmetic unit 120 constitutes the second arithmetic stage ST2 of the integer arithmetic unit 120.
[0026]
The integer data held in the staging latches 117-1 and 117-2 is supplied to the multiplexer 122. In addition to the integer data held in the staging latches 117-1 and 117-2, the operation result held in the staging latch 108-2 of the floating-point arithmetic unit 105 is supplied to the multiplexer 122. The multiplexer 122 selects one of the integer data held in the staging latches 117-1 and 117-2 and the operation result held in the staging latch 108-2 of the floating point arithmetic unit 105 according to the set instruction. Select and output.
[0027]
The integer data selected by the multiplexer 122 is supplied to the staging latch 118. Note that the multiplexer 122 constitutes the third arithmetic stage ST3 of the integer arithmetic unit 120.
The integer data held in the staging latch 118 is held in the general-purpose register 113 as an integer calculation result of the integer calculator 114.
[0028]
Next, the control unit 103 will be described.
The control unit 103 includes a dispatch unit 123, staging latches 124 to 126, and instruction decoders 127 to 129.
The dispatch unit 123 issues instructions for the floating point arithmetic unit 105 and the integer arithmetic unit 114. The instruction issued by the dispatch unit 123 is an opcode in the program code.
[0029]
The staging latches 124 to 126 hold instructions flowing in the instruction pipeline path. The staging latch 124 holds the instruction of the first operation stage ST1. The instruction held in the staging latch 124 is supplied to the instruction decoder 127.
[0030]
The instruction decoder 127 decodes the instruction executed in the first operation stage ST1 held in the staging latch 124. The floating point arithmetic unit 110 and the multiplexer 112, and the integer arithmetic unit 119 and the multiplexer 121 are controlled based on the decoding result of the instruction decoder 127.
[0031]
The instruction decoder 128 decodes the instruction executed in the second operation stage ST2 held in the staging latch 125. The floating point arithmetic unit 111 and the rectifying arithmetic unit 120 are controlled by the decoding result of the instruction decoder 128.
The instruction decoder 129 decodes instructions executed in the third operation stage ST3 held in the staging latch 126. The multiplexer 122 is controlled by the decoding result of the instruction decoder 129.
[0032]
In this embodiment, the operation result of the floating point arithmetic unit 105 is supplied to the multiplexer 122 built in the integer arithmetic unit 114, so that it is not necessary to create the multiplexer 122 separately, so that the configuration is simplified. it can.
Next, the operation of this embodiment will be described.
First, the operation of the integer arithmetic unit 114 in response to a normal integer arithmetic instruction will be described.
[0033]
The instruction issued to the integer arithmetic unit 114 by the dispatch unit 123 is held in the staging latch 124 for instruction pipeline path. The integer data held in the general-purpose register 113 is held in pipeline path staging latches 115-1 and 115-2 as calculation targets source 1 and source 2 of the integer calculation unit 13.
[0034]
Further, the instruction held in the instruction pipeline path staging latch 124 is decoded by the instruction decoder 127, and if it is an instruction for the integer arithmetic unit 119, the integer arithmetic unit 119 is controlled to execute the arithmetic operation. The instruction decoder 127 controls the selection of the multiplexer 121 based on the decoding result. The calculation result is held in the staging latch 116-1 according to the selection result of the multiplexer 121.
[0035]
The calculation result held in the staging latch 115-2 is output to the staging latch 116-2. If the decoding result in the instruction decoder 128 is an instruction for the integer arithmetic unit 120, the instruction decoder 12 controls the multiplexer 15 to output the operation target source 1 to the staging latch 116-1.
[0036]
Next, the integer arithmetic unit 120 performs an operation on the operation targets source1 and source2 of the general-purpose register 113 held in the staging latches 116-1 and 116-2 based on the decoding result in the instruction decoder 128, and the staging latch 117-2. The operation result is output for.
The operation result held in the staging latch 116-1 is selected by the multiplexer 122 by the instruction decoded by the instruction decoder 129 through the staging latch 117-1, and selected by the general-purpose register 113 through the staging latch 118. It is reflected in the destination register.
[0037]
Next, the operation of the floating point arithmetic unit 101 in response to a normal floating point arithmetic instruction will be described.
The instruction issued to the floating point arithmetic unit 101 by the dispatch unit 123 is held in the staging latch 124. In addition, the calculation targets source1 and source2 of the floating point arithmetic unit 110 are read from the floating point register 104 and held in the staging latches 106-1 and 106-2.
[0038]
Next, the instruction held in the staging latch 124 is decoded by the instruction decoder 127. If the instruction decoded by the staging decoder 127 is an instruction for the floating-point arithmetic unit 110, the floating-point arithmetic unit 110 performs an operation. Further, the multiplexer 112 performs selection control according to the instruction decoded by the staging latch. The operation result selected by the multiplexer 112 is held in the staging latch 107-1.
[0039]
In addition, the calculation result held in the staging latch 107-1 is held in the staging latch 108-1. The operation result held in the staging latch 108-1 is reflected in the destination register of the floating point register 104 through the staging latch 109.
Next, the operation of the floating point arithmetic unit 105 in response to a specific arithmetic instruction (source register: floating point register, destination register: general-purpose register) that is the gist of the present invention will be described.
[0040]
The instruction issued to the floating point arithmetic unit 105 by the dispatch unit 123 is held in the staging latch 124. Further, the operation targets source1 and source2 are read from the floating point register 104 serving as a source register and held in the staging latches 106-1 and 106-2.
Next, the instruction held in the staging latch 124 is decoded by the instruction decoder 127. If the decoding result of the instruction decoder 127 is an instruction for the floating-point arithmetic unit 111, the multiplexer 112 selects the operation target source1 held in the staging latch 106-1. The calculation target source1 selected by the multiplexer 112 is held in the staging latch 107-1.
[0041]
Further, the floating point arithmetic unit 111 performs floating point arithmetic on the operation targets source1 and source2 held in the staging latches 107-1 and 107-2 based on the decoding result of the instruction decoder 128. The calculation result in the floating point calculation unit 111 is held in the staging latch 108-2.
[0042]
Further, the instruction decoder 129 decodes the instruction held in the staging latch 126. The multiplexer 122 selects the calculation result in the floating point arithmetic unit 111 held in the staging latch 108-2 based on the decoding result of the instruction decoder 129.
The calculation result in the floating point arithmetic unit 111 selected by the multiplexer 122 is held in the staging latch 118. The operation result in the floating point arithmetic unit 111 held in the staging latch 118 is reflected in the destination register in the general-purpose register 113.
[0043]
As described above, the calculation result in the floating point arithmetic unit 101 is reflected in the general-purpose register 113 without passing through the floating point arithmetic register 104.
Next, the performance improvement effect by the above arithmetic control will be described.
Here, an operation example of the graphics application will be described. For example, there are two image planes in a graphics application, and an operation of overlaying (superimposing) these two image planes using a certain graphics algorithm to synthesize one image plane will be described with reference to the drawings. .
[0044]
FIGS. 3 and 4 are diagrams for explaining the operation of the graphics application according to the embodiment of the present invention. FIG. 5 is a flowchart of the graphics application according to the embodiment of the present invention.
Image plane # 0 shown in FIG. 3 is overlaid on image plane # 1 shown in FIG. 3 to create image plane # 2.
[0045]
First, as shown in FIG. 4, the pixel positions x and y, the mask value msk, and the function pixvalcomp (float a, float b) of the image planes # 0, # 1, and # 2 are integer types, and each pixel (pixel) The 32-bit color data is calculated as a long type (32-bit integer type) data of alpha value (transmittance), R (red), G (green), and B (blue) composed of 8 bits each. The brightness value value is defined as floating point type data (step S1). 4A shows the data format of the pixel, FIG. 4B shows the data format of the brightness value value, and FIG. 4C shows the data format of the mask value.
[0046]
Next, processing positions on the image planes # 0 and # 1 are designated (steps S2 and S3).
Next, the brightness value value of each pixel of each image plane # 0, # 1 is set as the brightness value value0, value1,
value = (R + G + B) × α / 195075 (1)
From the normalized 32-bit single-precision floating point type, that is, float type brightness value of each pixel in each image plane (steps S4 and S5).
[0047]
Next, the mask value msk is calculated by the function pixvalcomp (value0, value1) for the pixel at the designated position (step S6).
In the function pixvalcomp (a, b), when the instruction value a is larger than the instruction value b (a> b), the 16-bit integer type (int type) integer value “1” and the instruction value a is smaller than the instruction value b. The case (a <b) is a function that outputs a 16-bit integer type integer value “0”.
[0048]
That is,
If value0> value1, pixvalcomp (value0, value1) = 1
If value0 <value1, pixvalcomp (value0, value1) = 0
Is output as a 16-bit integer type integer value.
It is determined whether the mask value msk of the calculation result in step S6 is “0” or “1” (step S7).
[0049]
In step S7, when the mask value msk is “1”, that is,
pixvalcomp (value0, value1) = 1
In this case, the brightness value value0 of the corresponding pixel of the image plane # 0 is output as the brightness value value2 of the corresponding pixel of the image plane # 2 (step S8).
In step S7, when the mask value msk is “0”, that is,
pixvalcomp (value0, value1) = 0
In this case, the brightness value value1 of the corresponding pixel of the image plane # 1 is output as the brightness value value2 of the corresponding pixel of the image plane # 2 (step S9).
[0050]
The combined image plane # 2 is created by repeating the steps S4 to S9 for each pixel of the image planes # 0, # 1, and # 2 (steps S10 and S11).
At this time, floating point type variables such as "float a" and "float b" are used as arguments as in the function pixvalcomp (float a, float b) as shown in steps S6, S7, S8, and S9. When performing an operation that uses an integer variable as a return value, that is, when outputting the result of floating-point data stored in a floating-point register to a general-purpose register, the hardware configuration described above This eliminates the need for copying and type conversion from the floating-point register to the general-purpose register, thus improving system performance.
[0051]
In the present embodiment, the output result of the floating point arithmetic unit is supplied to the multiplexer built in the integer arithmetic unit. However, a multiplexer may be separately provided outside.
FIG. 6 shows a block diagram of the second embodiment of the present invention. In the figure, the same components as in FIG.
[0052]
The arithmetic device 130 of this embodiment is configured such that a multiplexer 131 is disposed between the output of the integer arithmetic unit 114 and the general-purpose register 113. The multiplexer 131 is supplied with the operation result of the floating point arithmetic unit 105 and the operation result of the integer arithmetic unit 114. The multiplexer 131 selects either the operation result of the floating point arithmetic unit 105 or the operation result of the integer arithmetic unit 114 according to the instruction, and supplies the selected result to the general-purpose register 113.
[0053]
In the first and second embodiments, the calculation result of the floating point arithmetic unit can be supplied to the general-purpose register. However, the calculation result of the integer arithmetic unit may be supplied to the floating point register.
FIG. 7 shows a block diagram of a third embodiment of the present invention. In the figure, the same components as in FIG.
[0054]
The arithmetic device 132 of this embodiment has a configuration in which a multiplexer 133 is provided in the final arithmetic stage of the floating point arithmetic unit 105 and the arithmetic result of the integer arithmetic unit 114 is input to the multiplexer 133. The multiplexer 133 is supplied with the operation result of the floating point arithmetic unit 105 and the operation result of the integer arithmetic unit 114. The multiplexer 133 selects either the operation result of the floating point arithmetic unit 105 or the operation result of the integer arithmetic unit 114 according to the instruction, and supplies the selected result to the floating point register 104.
[0055]
The first 3 fruits In the embodiment, the output result of the integer arithmetic unit is supplied to the multiplexer built in the floating point arithmetic unit. However, a multiplexer may be separately provided outside. FIG. 8 shows a block diagram of a fourth embodiment of the present invention. In the figure, the same components as in FIG.
[0056]
The arithmetic unit 134 of this embodiment is configured such that a multiplexer 135 is disposed between the output of the floating point arithmetic unit 105 and the floating point register 104. The multiplexer 135 is supplied with the operation result of the floating point arithmetic unit 105 and the operation result of the integer arithmetic unit 114. The multiplexer 135 selects either the operation result of the floating point arithmetic unit 105 or the operation result of the integer arithmetic unit 114 according to the instruction to the floating point arithmetic unit 105 and supplies the selected result to the floating point register 104.
[0057]
In the first to fourth embodiments, the calculation result of the floating point arithmetic unit or the integer arithmetic unit is selectively supplied to the floating point register or the integer register, but is held in the floating point register or the integer register. Data may be input as a calculation target of a floating point arithmetic unit or an integer arithmetic unit.
FIG. 9 shows a block diagram of the fifth embodiment of the present invention. In the figure, the same components as in FIG.
[0058]
The arithmetic device 136 of this embodiment is provided with three operation sources source1, source2, and source3 as the operation targets of the floating point arithmetic unit 105, and the data held in the general-purpose register 113 can be selected as the operation target source3.
According to the present embodiment, the integer data held in the general-purpose register 136 can be used as a calculation target of the floating point arithmetic unit 105.
[0059]
A configuration combining the first embodiment and the fifth embodiment is also conceivable.
FIG. 10 shows a block diagram of the sixth embodiment of the present embodiment. In the figure, the same components as in FIG.
The arithmetic unit 137 according to the present embodiment supplies the arithmetic result of the floating point arithmetic unit 105 to the multiplexer 122 provided at the final arithmetic stage of the integer arithmetic unit 114, and the data held in the general-purpose register 113 to the floating point arithmetic unit. The calculation target source3 is configured to be readable.
[0060]
According to the present embodiment, the calculation result of the floating point arithmetic unit 105 can be directly held in the general purpose register 113 and the data held in the general purpose register 113 can be directly operated by the floating point arithmetic unit 105.
In the fifth and sixth embodiments, the data held in the general-purpose register can be read out as the calculation target (source) of the floating-point arithmetic unit. However, the data held in the floating-point register 104 is read out as an integer arithmetic unit. It may be possible to read as a calculation target (source).
[0061]
FIG. 11 shows a block diagram of a seventh embodiment of the present invention. In the figure, the same components as in FIG.
The arithmetic unit 138 according to the present embodiment is configured such that the integer arithmetic unit 114 is provided with three calculation targets source1, source2, and source3 as calculation targets, and the data held in the floating-point register 104 can be selected as the calculation target source3. .
[0062]
According to the present embodiment, the operation result of the floating point arithmetic unit 105 can be used as the operation target of the integer arithmetic unit 114 without being moved to the general-purpose register 113.
Note that the calculation result of the floating-point arithmetic unit and the calculation result of the integer arithmetic unit can be mutually used.
FIG. 12 shows a block diagram of an eighth embodiment of the present invention. In the figure, the same components as those in FIG. 11 are denoted by the same reference numerals, and description thereof is omitted.
[0063]
The arithmetic device 132 of this embodiment has a configuration in which a multiplexer 133 is provided in the final arithmetic stage of the floating point arithmetic unit 105 and the arithmetic result of the integer arithmetic unit 114 is input to the multiplexer 133. The multiplexer 133 is supplied with the operation result of the floating point arithmetic unit 105 and the operation result of the integer arithmetic unit 114. The multiplexer 133 selects either the operation result of the floating point arithmetic unit 105 or the operation result of the integer arithmetic unit 114 according to the instruction, and supplies the selected result to the floating point register 104.
[0064]
According to the present embodiment, by reading the data held in the floating point register 104 as the calculation target source3 of the integer arithmetic unit 114, the result of the floating point calculation can be subjected to integer calculation without passing through the general-purpose register 113. Further, by selecting the operation result of the integer arithmetic unit 114 by the multiplexer 133, the integer data can be held in the floating point register 104 and used for the floating point operation, so that the integer data is not passed through the general-purpose register 104. Floating point arithmetic can be performed.
[0065]
In the first embodiment, the calculation result of the floating point arithmetic unit is supplied to the multiplexer provided at the final arithmetic stage of the integer arithmetic unit, and the control result of the floating point arithmetic unit is stored in the general-purpose register by controlling the multiplexer. However, it is also possible to perform integer arithmetic by directly supplying the arithmetic result of the floating point arithmetic unit to the integer arithmetic unit.
[0066]
FIG. 13 shows a block diagram of a ninth embodiment of the present invention. In the figure, the same components as in FIG.
The arithmetic device 140 according to the present embodiment is configured such that a multiplexer 141 is provided between the general-purpose register 113 and the integer arithmetic unit 114. The multiplexer 141 is supplied with the data held in the general-purpose register 113 and the calculation result of the floating point arithmetic unit 105. The multiplexer 141 selects either the data held in the general-purpose register 113 or the operation result of the floating point arithmetic unit 105 according to the instruction, and supplies it as the operation target source2 of the integer arithmetic unit 114.
[0067]
By combining the ninth embodiment and the third embodiment, the operation result of the integer arithmetic unit and the general-purpose register can be supplied to the floating point arithmetic unit.
FIG. 14 shows a block diagram of a tenth embodiment of the present invention. In the figure, the same components as those in FIGS. 7 and 13 are denoted by the same reference numerals, and the description thereof is omitted.
The arithmetic unit 142 according to this embodiment supplies the arithmetic result of the floating point arithmetic unit 105 to the multiplexer 141 provided between the general-purpose register 113 and the integer arithmetic unit 114, and also outputs the arithmetic result of the integer arithmetic unit 114 to the floating point. A configuration is adopted in which the data is supplied to a multiplexer 133 provided in the final calculation stage of the calculator 105.
[0068]
When performing an integer operation on the operation result of the floating point arithmetic unit 105, the multiplexer 141 is controlled by the instruction of the integer arithmetic unit 114, and the operation result of the floating point arithmetic unit 105 is transferred to the integer arithmetic unit 114. Supply as.
Further, when the arithmetic result of the integer arithmetic unit 114 is subjected to floating point arithmetic, the multiplexer 133 is controlled by the instruction of the floating point arithmetic unit 105 so that the arithmetic result of the integer arithmetic unit 114 is supplied to the floating point register 104. .
[0069]
In the ninth embodiment, the calculation result of the floating point arithmetic unit is supplied as the calculation target of the integer arithmetic unit. However, the calculation result of the integer arithmetic unit is supplied as the calculation target of the floating point arithmetic unit. Also good.
FIG. 15 shows a block diagram of an eleventh embodiment of the present invention.
The arithmetic unit 143 of this embodiment is configured to supply the arithmetic result of the integer arithmetic unit 114 as the arithmetic target source2 of the floating point arithmetic unit 105.
[0070]
According to the present embodiment, the operation result of the integer arithmetic unit 114 can be supplied to the floating point arithmetic unit 105 without passing through the general-purpose register 113 and the floating point register 104 and used for the floating point arithmetic operation.
A configuration combining the first embodiment and the ninth embodiment is also conceivable.
FIG. 16 is a block diagram of the twelfth embodiment of the present invention. In the figure, the same components as in FIG.
[0071]
The arithmetic device 144 of this embodiment is configured such that a multiplexer 145 is provided in the arithmetic device of the first embodiment. The multiplexer 145 is provided between the floating point register 104 and the floating point arithmetic unit 105. The multiplexer 145 is supplied with the data held in the floating point register 145 and the operation result of the integer arithmetic unit 114.
[0072]
The multiplexer 145 is controlled by the instruction of the floating point arithmetic unit 105 and supplies either the data held in the floating point register 145 or the operation result of the integer arithmetic unit 114 as the operation target source 2 of the floating point arithmetic unit 105.
According to this embodiment, the operation result in the floating point arithmetic unit 105 is held in the general-purpose register 113 without passing through the floating point register 104 by controlling the multiplexer 122 provided in the final arithmetic stage of the integer arithmetic unit 114. The integer calculator 114 can perform integer calculations. Further, by supplying the calculation result of the integer arithmetic unit 114 to the floating point arithmetic unit 105 through the multiplexer 145, the floating point arithmetic can be performed without passing through the floating point register 104 and the general purpose register 113.
[0073]
The data flow between the integer arithmetic unit and the floating point arithmetic unit is not limited to the configuration of the first to twelfth embodiments.
Further, even if the integer arithmetic unit of the present embodiment is constituted by a fixed point arithmetic unit, the same effect can be obtained.
Further, the present embodiment includes the following inventions.
[0074]
The calculation means according to claim 2, wherein the calculation means includes a plurality of calculation stages;
First selection means for selecting a predetermined calculation result among the calculation results at the plurality of calculation stages;
The data control means supplies the calculation result of the one calculation means to the first selection means of the other calculation means, and the calculation result of the one calculation means is obtained by the selection means of the other calculation means. An arithmetic unit characterized in that the data is held in the data holding unit corresponding to the other arithmetic unit by being selected.
[0075]
Furthermore, in Claims 1 to 5, one computing means among the plurality of computing means is a floating-point arithmetic unit that performs computation on floating-point data,
The other computing means among the plurality of computing means is an integer computing unit that performs computation on integer data.
Moreover, in Claims 1-5, one calculating means among the said several calculating means is a graphics calculator which calculates with respect to graphics data,
The other computing means among the plurality of computing means is an integer computing unit that performs computation on integer data.
[0076]
Further, in claim 6, the calculation result of the one calculation means and the other calculation means are selected and held in the data holding means corresponding to the other calculation means Control method.
Further, in claims 6 to 10, one of the plurality of computing means is a floating-point arithmetic unit that performs computation on floating-point data,
The other calculation means among the plurality of calculation means is an integer or fixed-point arithmetic unit that performs calculation on integer data or fixed-point data,
An arithmetic control method, comprising: supplying an arithmetic result of the one arithmetic means to the other arithmetic means when an arithmetic result of the one arithmetic means is an integer.
[0077]
Further, in claims 6 to 11, one of the plurality of computing means is a graphics computing unit for computing graphics data.
The other calculation means among the plurality of calculation means is an integer or fixed-point arithmetic unit that performs calculation on integer data or fixed-point data,
An arithmetic control method, comprising: supplying an arithmetic result of the one arithmetic means to the other arithmetic means when an arithmetic result of the one arithmetic means is an integer.
[0078]
【The invention's effect】
According to the present invention, when a calculation result in a floating point arithmetic unit or a graphic arithmetic unit becomes an integer and an integer or a fixed point arithmetic is performed next, an arithmetic operation in a floating point arithmetic unit or a graphic arithmetic unit is performed. The result can be converted into integer data or fixed-point data and supplied to an integer or fixed-point arithmetic unit or graphic arithmetic unit register or integer or fixed-point arithmetic unit to perform integer arithmetic, so floating-point arithmetic units or graphic operations There is no need to exchange data between the register of the calculator and the register of the integer or fixed-point arithmetic unit, and a high throughput of the arithmetic processing can be expected.
[Brief description of the drawings]
FIG. 1 is a block diagram of a conventional example.
FIG. 2 is a block diagram of a first embodiment of the present invention.
FIG. 3 is an operation explanatory diagram of the graphics application according to the first embodiment of this invention.
FIG. 4 is an operation explanatory diagram of the graphics application according to the first embodiment of this invention.
FIG. 5 is a flowchart of the graphics application according to the first embodiment of the present invention.
FIG. 6 is a block diagram of a second embodiment of the present invention.
FIG. 7 is a block diagram of a third embodiment of the present invention.
FIG. 8 is a block diagram of a fourth embodiment of the present invention.
FIG. 9 is a block diagram of a fifth embodiment of the present invention.
FIG. 10 is a block diagram of a sixth embodiment of the present invention.
FIG. 11 is a block diagram of a seventh embodiment of the present invention.
FIG. 12 is a block diagram of an eighth embodiment of the present invention.
FIG. 13 is a block diagram of a ninth embodiment of the present invention.
FIG. 14 is a block diagram of a tenth embodiment of the present invention.
FIG. 15 is a block diagram of an eleventh embodiment of the present invention.
FIG. 16 is a block diagram of a twelfth embodiment of the present invention.
[Explanation of symbols]
100, 130, 132, 134, 136, 137, 138, 139, 140, 142, 143, 144
101 Floating point arithmetic unit
102 Integer operation part
103 Control unit
104 Floating point register
105 Floating point arithmetic unit
113 General-purpose registers
114 integer arithmetic unit

Claims

A first register file means for holding an operation target and an operation result, and a first register file means for holding an operation object and an operation result in a data format different from the data format of the operation object and the operation result held in the first register file means . and second register file means, have row operations in a predetermined data format with respect to the operation target held in the first register file means, the first and supplies the calculation result to the first register file means and calculating means, have the row calculation of different data format than the first calculating means with respect to the operation target held in the second register file means, supplies the operation result to the second register file means to a computing device and a second computing means,
Wherein the operation target held in the second register file means, computing device, wherein the benzalkonium be supplied as an operation target of the first calculating means without passing through said first register file means.

A first register file means for holding a calculation target and a calculation result; a first register file means for holding a calculation target and a calculation result in a data format different from the data format of the calculation target and the calculation result held in the first register file means; First register file means and a first operation for performing an operation in a predetermined data format on the operation object held in the first register file means and supplying the operation result to the first register file means And a calculation object having a data format different from that of the first calculation means on the calculation target held in the second register file means and supplying the calculation result to the second register file means. An arithmetic control method for an arithmetic device having two arithmetic means,
A calculation control method, characterized in that the calculation target held in the second register file means is supplied as the calculation target of the first calculation means without going through the first register file means.