JP3631597B2

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Publication number: JP3631597B2
Application number: JP29069797A
Authority: JP
Inventors: 和重田口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-10-23
Filing date: 1997-10-23
Publication date: 2005-03-23
Anticipated expiration: 2017-10-23
Also published as: JPH11127303A

Description

【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、デジタル複写機のスキャナ部等のライン状の光電変換素子を用いて原稿画像を読み取る画像読取装置に関する。
【０００２】
【従来の技術】
一般に、この種の画像読取装置で用いられるＣＣＤ固体撮像素子等の光電変換素子から良好なるアナログ信号を取り出すためには、適切な駆動クロックをタイミング信号として与える必要がある。このため、従来では、駆動クロックを発生させるタイミング発生器（所謂、ＣＣＤ駆動用タイミング発生ＬＳＩ）は、出力される駆動クロックの出力タイミングの修正及び変更を可能にするため、ＲＯＭを内蔵して構成されている。このようなタイミング発生器によれば、ＲＯＭに格納されているデータを書換えるだけで簡単に駆動クロックの出力タイミングを修正・変更でき、プロセス的には、ＲＯＭのデータが記されているマスク（マスクプログラム）を修正・変更するという作業で済む。
【０００３】
ところが、タイミング発生器のタイミング仕様は、ＬＳＩの開発期間が長いため、比較的開発の初期の段階で決める必要があった。特に、ＬＳＩの製造過程において、ＲＯＭデータが記されているマスクをプロセスの最初の方で使用してＲＯＭを作製するため、タイミングの変更を行う場合には、予め未変更のプロセスを流しておくことができず、殆ど全てのプロセスを通さなければならず、試作期間が非常に長くかかってしまう問題がある。
【０００４】
この点、製品の開発の後半で、駆動クロックのタイミングを微妙に遅らせたり、進めたりする必要が生じた場合、ディレイラインを入れる等のハードウェアの変更で対処することは可能ではあるが、このようなハードウェアの変更による対応は非常に煩わしい。
【０００５】
このような事情を考慮し、特開平５−９１４２３号公報によれば、ＣＣＤ駆動用のタイミング発生器における駆動パルスの位相調整をプロセスの最終段階である配線形成工程で行う手法が開示されている。これによれば、駆動パルスの出力タイミングを変更してもマスク修正から行う必要がなく、注文から製品納入までの期間を短縮し得る。
【０００６】
【発明が解決しようとする課題】
ところが、特開平５−９１４２３号公報によるタイミング発生器の場合にも、最終的には、所定の配線層の交差部分を選択的に接続することで、駆動パルスのタイミングが特定されるもので、ハードウェア上の処理操作を要し、非常に煩わしい。また、実使用上でのタイミングの変更には対処できない。
【０００７】
そこで、本発明は、光電変換手段に対する駆動クロックのタイミングが変更になっても、その位相の遅れた状態或いは位相の進んだ状態を、ハードウェアの変更やハードウェア上での処理操作を伴わずに行える画像読取装置を提供することを目的とする。
【０００８】
本発明は、現実の読取データの出力状態に基づき駆動クロックの位相調整を適正に行える画像読取装置を提供することを目的とする。
【０００９】
本発明は、上記目的を安価に実現し得る画像読取装置を提供することを目的とする。
【００１０】
本発明は、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行える画像読取装置を提供することを目的とする。
【００１１】
本発明は、遅延量が積算されることにより正確な位相調整が行えなくなってしまう不都合を回避し得る画像読取装置を提供することを目的とする。
【００１２】
本発明は、位相調整を位相の遅れ方向、進み方向何れについても行い得る画像読取装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１記載の発明は、光像を受光して受光量に応じたアナログ信号を出力するライン状の光電変換手段と、原稿画像を露光してその原稿画像に応じた光像を前記光電変換素子へ導く光学系と、前記光電変換手段からアナログ信号を出力させるタイミング信号を発生させるタイミング信号発生手段と、前記光電変換手段から出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記タイミング信号発生手段にバス接続された制御手段とを備えた画像読取装置において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から出力されたデジタルデータを検出して保存するデジタル検出手段と、Ａ／Ｄ変換手段から出力されたデジタルデータをシェーディング補正処理するシェーディング補正手段と、を備え、前記タイミング信号発生手段は、前記デジタル検出手段に保存されたデジタルデータの状態に応じて前記制御手段により決定された位相調整データに基づき前記光電変換手段に対するタイミング信号の位相を調整する位相調整手段を備え、前記デジタル検出手段は、前記シェーディング補正手段が兼用していて、検出した前記デジタルデータを、その有しているメモリに保存する。
【００１６】
従って、光電変換手段により実際に読み取って得られた読取データの状態に基づき、この光電変換手段に入力されている駆動クロックのタイミングが適正であるか否かを判断し、適正でない場合には位相調整データを与えてタイミング信号の位相を調整するので、適正な駆動クロックによる駆動の下に画像読取りを行える。
【００１７】
また、デジタル検出手段は、シェーディング補正手段であり、そのシェーディング補正用メモリをデジタルデータの保存に共用するので、位相調整のために専用の処理、メモリを要せず、低コストにて実現できる。
【００１８】
請求項２記載の発明は、請求項１記載の画像読取装置において、光電変換手段は、ＣＣＤ固体撮像素子である。従って、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行える。
【００１９】
請求項３記載の発明は、請求項１又は２記載の画像読取装置において、位相調整手段は、その位相調整のステップが画像クロック周波数の１／整数なる周期を１クロック周期として設定されている。従って、遅延量が積算して正確な位相調整ができなくなるような不都合が回避される。ここに、画像クロック周波数の１／整数なる周期を１クロック周期とするステップは、ＰＬＬ回路の逓倍回路を用いることにより簡単に実現できる。
【００２０】
請求項４記載の発明は、請求項１，２又は３記載の画像読取装置において、位相調整手段は、その位相調整幅が位相調整されるタイミング信号の１周期分に渡って設定されている。従って、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行える。
【００２１】
【発明の実施の形態】
本発明の第一の実施の形態を図１ないし図７に基づいて説明する。まず、図１に基づいて本実施の形態が適用されるデジタル複写機１の概略構成について説明する。このデジタル複写機１は、原稿から画像を読み取る画像読取装置であるスキャナ部２と、印刷用紙に画像を形成するプリンタ部３とを有する。
【００２２】
このプリンタ部３は、内部上方に配置された感光ドラム４の周囲に、トナークリーナ５、帯電チャージャ６、レーザスキャナ７、４個の現像器８、転写ベルト９等が配置されており、この転写ベルト９や定着器１０が用紙搬送路１１に配置されることにより電子写真機構１２が形成されている。
【００２３】
また、この電子写真機構１２に前記用紙搬送路１１で連通する位置には、サイズや方向が相違する印刷用紙を供給する複数の給紙カセット１３や手差給紙手段である手差トレー１４が設けられており、これらの手差トレー１４や給紙カセット１３にセットされた印刷用紙を駆動制御機構（図示せず）が前記電子写真機構１２に供給する。なお、本実施の形態のデジタル複写機１のプリンタ部３は、前記電子写真機構１２により印刷用紙にフルカラーで画像を形成するので、４個の現像器８の各々には、ＹＭＣＫ（Ｙｅｌｌｏｗ，Ｍａｇｅｎｔａ，Ｃｙａｎｉｄｅ，Ｂｌａｃｋ）のカラートナー（図示せず）が個々に収納されている。
【００２４】
また、前記スキャナ部２は、本体ハウジング１５の上面にコンタクトガラス１６が設けられており、このコンタクトガラス１６の上面に原稿が載置される。そして、このコンタクトガラス１６に対向する位置に第１の走査ユニット１７が移動自在に支持されており、この第１の走査ユニット１７と対向する位置に第２の走査ユニット１８が移動自在に支持されている。ここで、前記第一の走査ユニット１７は、ハロゲンランプ１９と反射面が４５°に傾斜した反射ミラー２０とで形成されており、前記第２の走査ユニット１８は、各々４５°に傾斜して内角９０°で対向する一対の反射ミラー２１，２２で形成されている。なお、第１の走査ユニット１７の移動可能な範囲内であって原稿画像域外となる位置に相当するコンタクトガラス１６部分には白基準板（図示せず）が設けられている。
【００２５】
そして、この第２の走査ユニット１８の前記反射ミラー２２と対向する位置には、結像光学系２３を介して光電変換手段であってＣＣＤ固体撮像素子である３ラインＣＣＤ２４が固定的に配置されており、この３ラインＣＣＤ２４には、ＣＣＤアレイからなりＢ光とＧ光とＲ光とを各々読み取るＢラインとＧラインとＲライン（何れも図示せず）とが、数ラインの間隔で連設されている。
【００２６】
ここで、前記第１，２の走査ユニット１７，１８の走査速度は２対１に設定されているので、前記コンタクトガラス１６から前記第１，２の走査ユニット１７，１８を介して前記３ラインＣＣＤ２４まで連通する光学系の結像光路の光路長は、前記第１，２の走査ユニット１７，１８が移動しても一定である。そして、このような一定長の結像光路により、前記コンタクトガラス１６に載置されて前記ハロゲンランプ１９により照明された読取原稿の反射光を、前記３ラインＣＣＤ２４が画像データに光電変換する。
【００２７】
次に、前記３ラインＣＣＤ２４により光電変換されて得られる画像データを処理するスキャナＩＰＵ（ＩｍａｇｅＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）３１関連のハードウェア構成をその作用とともに図２を参照して説明する。このスキャナＩＰＵ３１の制御部上の制御手段であるＣＰＵ３２は、ＲＯＭ３３に格納されたプログラムを実行し、ＲＡＭ３４にデータ等を書き込むことで、スキャナＩＰＵ３１の全体を制御する。このＣＰＵ３２はデジタル複写機１の全体に対するシステム制御部３５側とシリアル通信により接続されており、コマンド及びデータの送受信により指令された動作を実行する。さらに、システム制御部３５は操作表示部３６とシリアル通信により接続されており、ユーザからのキー入力指示により動作モード等を設定する。
【００２８】
また、前記ＣＰＵ３２にはＩ／Ｏ（原稿検知センサ、ホームポジションセンサ、原稿圧板開閉センサ、冷却ファン等）３７が接続されており、Ｉ／Ｏ３７の検知及びオン／オフの制御がなされる。モータドライバ３８は、ＣＰＵ３２からのＰＷＭ出力によりドライブされることで励磁パルスシーケンスを発生し、第１，２の走査ユニット１７，１８をスキャニング駆動させるパルスモータ３９を駆動する。ハロゲンランプ１９を点灯させるランプレギュレータ４０もＣＰＵ３２に接続されている。
【００２９】
また、前記スキャナＩＰＵ３１上には３ラインＣＣＤ２４から出力される画像データを順次処理する各種の処理回路等が設けられている。まず、３ラインＣＣＤ２４はスキャナＩＰＵ３１の制御部上のタイミング回路（タイミング信号発生手段）４１によってタイミング信号として各駆動クロックが与えられており、所定タイミングで各ＲＧＢのｏｄｄ（偶数）、ｅｖｅｎ（奇数）のアナログ信号をエミッタフォロワ回路４２_Ｒ，４２_Ｇ，４２_Ｂに出力する。これらのエミッタフォロワ回路４２_Ｒ，４２_Ｇ，４２_Ｂからアナログ処理回路４３_Ｒ，４３_Ｇ，４３_Ｂへ入力されたアナログ信号は、減算法ＣＤＳ（相関二重サンプリング）法によるサンプリング処理を受け、３ラインＣＣＤ２４のオプティカルブラック部でラインクランプを実施し、ｏｄｄ、ｅｖｅｎ間の出力差を補正することで、各々の系統毎のアンプゲインの調整を行う。ゲイン調整後は、ｏｄｄ、ｅｖｅｎの２系統がマルチプレクサにより時系列的に合成されて１系統のアナログ信号となり、最終的に、ＤＣレベルのオフセット調整を受けた後、Ａ／Ｄコンバータ（Ａ／Ｄ変換器）４４_Ｒ，４４_Ｇ，４４_Ｂに入力される。
【００３０】
Ａ／Ｄコンバータ４４_Ｒ，４４_Ｇ，４４_Ｂに入力されアナログ信号は、デジタル信号に変換された後、シェーディング補正回路（シェーディング補正手段）４５に入力されてシェーディング補正処理を受ける。即ち、照明系の光量不均一や３ラインＣＣＤ２４の画素出力（感度）のばらつきがシェーディング補正処理により補正される。シェーディング補正回路４５によりシェーディング補正された画像データ（デジタルデータ）のうち、Ｇ，Ｒ用の画像データはライン間補正メモリ４６_Ｇ，４６_Ｒへ入力されて、３ラインＣＣＤ２４上におけるＲＧＢ用のライン間のライン数分だけ遅延させることでライン上の位置合わせを行わせる処理を行い、ドット補正回路４７へ入力される。ドット補正回路４７では、ライン間補正メモリ４６_Ｇ，４６_Ｒから出力されたＧ，Ｒ用の画像データとシェーディング補正回路４５から出力されたＢ用の画像データに関して、１ライン以内のドットずれの補正処理が行われる。次いで、スキャナγ補正回路４８では反射率リニアデータをルックアップテーブル方式により補正する。スキャナγ補正回路４８により補正されたデジタルデータは、自動原稿色判定回路４９と自動画像分離回路５０とディレーメモリ５１とを介してＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路５２、プリンタγ補正、書込処理回路５３に入力される。
【００３１】
自動原稿色判定回路４９では、ＡＣＳ（有彩／無彩判定）処理を行う。このＡＣＳ処理では、黒／灰色の判定が行われる。自動画像分離回路５０では、像域分離処理として、エッジ判定（白画素と黒画素の連続性により判定）、網点判定（画像中の山／谷ピーク画素の繰返しパターンにより判定）、写真判定（文字・網点外で画像データのある場合）を行うことで、文字及び印刷部（網点部）、写真部の領域を判定してＣＰＵ３２に伝え、後段のＲＧＢフィルタ・色変換、プリンタγ補正、ＹＭＣＫフィルタ、階調処理でパラメータや係数の切換えに使用される。
【００３２】
ＲＧＢフィルタでは、ＲＧＢのＭＴＦ補正、平滑化、エッジ強調、スルー等のフィルタ係数を、先の領域判定結果に応じて切換え設定する。色変換処理では、ＲＧＢのデジタルデータから、ＹＭＣＫ変換、ＵＣＲ、ＵＣＡ処理を行う。変倍処理回路では、画像データの主走査方向に対して拡大／縮小処理を行う。ＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路５２に対しては画像表示部５４が接続されており、拡大／縮小処理後のデジタルデータの表示が可能とされている。クリエイト回路では、クリエイト編集、カラー加工を行う。クリエイト編集では、斜体、ミラー、影付け、中抜き処理等を行い、カラー加工ではカラー変換、指定色消去、アンダーカラー処理等を行う。プリンタγ補正、書込処理回路５３では、先の領域判定結果に基づいてプリンタγ変換とフィルタ係数の設定を行う。階調処理では、ディザ処理を行い、ビデオコントロールでは書込タイミング設定や画像領域、白抜き領域の設定やグレースケールやカラーパッチ等のテストパターン発生を行うことができ、最終画像データを書き込み処理でレーザスキャナ７中のレーザダイオード（ＬＤ）へ出力できるように処理する。
【００３３】
このような各機能処理は、ＣＰＵ３２に接続されておりＲＯＭ３３に格納されたプログラムにより各処理の設定と動作とをシステム制御部３５の指示により実行される。
【００３４】
ここで、３ラインＣＣＤ２４の駆動に関して説明する。３ラインＣＣＤ２４に対してタイミング回路４１からは、図３に示すように、
ＣＣＤＴＧ信号（移送ゲート信号）
ＣＣＤ１信号（シフトレジスタクロック１）
ＣＣＤ２信号（シフトレジスタクロック２）
ＣＣＤ１Ｌ信号（最終段シフトレジスタクロック）
ＣＣＤＲＢ信号（リセットクロック）
ＣＣＤＣＬＢ信号（クランプクロック）
なる駆動クロックが出力されるように設定されている。３ラインＣＣＤ２４はこれらの駆動クロックに基づき、図５のタイムチャートに示すようなタイミング波形にてＲＧＢ各々につきｏｄｄ，ｅｖｅｎ別のアナログ信号を出力する。この他、タイミング回路４１はアナログ処理回路４３_Ｒ，４３_Ｇ，４３_Ｂ、Ａ／Ｄコンバータ４４_Ｒ，４４_Ｇ，４４_Ｂ、シェーディング補正回路４５等に対しても、アナログ処理、ＡＤＣ、シェーディング補正用の各種の駆動クロックも出力している。
【００３５】
このような基本構成の下、本実施の形態では、３ラインＣＣＤ２４に対する位相調整クロックを上記各信号中のリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号とするものとする。本実施の形態のタイミング回路４１は図３に示すように構成されている。まず、前記ＣＰＵ３２等に対してアドレスバス／データバス等のバスライン５５を介して接続されたバスＩ／Ｆ（インタフェース）５６を有しており、前記ＣＰＵ３２にこのバスＩ／Ｆ５６を介して接続されたレジスタ・設定部・コントロール回路５７が設けられている。また、タイミング回路４１は発振器５８から入力される発振出力を基本クロックとし、その周波数をスキャナ画像ＣＬＫ（画像クロック）の周波数とするものであり、タイミング回路４１からの発振出力が入力されるＰＬＬ回路５９が設けられている。このＰＬＬ回路５９は４逓倍回路（図示せず）を有しており、画像クロックを４逓倍したクロックである４逓倍ＣＬＫを生成・出力する機能を有している。また、レジスタ・設定部・コントロール回路５７からのコントロール信号に基づき３ラインＣＣＤ２４に対して前述した各タイミング信号を出力するＣＣＤクロック発生論理回路６０が設けられている。このうち、リセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号との２つのタイミング信号に関しては位相調整回路（位相調整手段）６１が介在されている。この位相調整回路６１にはスキャナ画像ＣＬＫと４逓倍ＣＬＫとがともに入力されている。
【００３６】
ここで、前記レジスタ・設定部・コントロール回路５７はＣＰＵ３２によってリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号に関する位相調整のための位相調整データが書き込まれる位相調整レジスタ６２（図４参照）を備えている。この位相調整レジスタ６２はＤ７〜Ｄ０の８ビット構成のもので、下位側のＤ０〜Ｄ２の３ビット分にリセットクロック（ＣＣＤＲＢ）信号用の位相調整データが割当てられ、上位側のＤ４〜Ｄ６の３ビット分にクランプクロック（ＣＣＤＣＬＢ）信号用の位相調整データが割当てられている。特に、本実施の形態では、スキャナ画像ＣＬＫに対して４逓倍ＣＬＫを使用しているので、これらのリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号なるタイミング信号の位相調整は、スキャナ画像ＣＬＫの１クロック周期内において８パターンの設定が可能とされている。逆にいえば、ＰＬＬ回路５９の逓倍回路の逓倍数を変更（例えば、８逓倍、１６逓倍等）することにより、位相調整の分解能ビット数も変更し得ることを意味する。
【００３７】
このような構成において、３ラインＣＣＤ２４に対する駆動クロックの位相調整の指示はＣＰＵ３２よりバスライン５５を介してタイミング回路４１のバスＩ／Ｆ５２を通して位相調整レジスタ６２に位相調整データを書き込むことで行われる。レジスタ・設定部・コントロール回路５７からはその位相調整レジスタ６２中に書き込まれたリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号用の位相調整データに基づくコントロール信号がＣＣＤクロック発生論理回路６０に出力され、位相調整回路６１では位相調整データに基づくコントロール信号と４逓倍ＣＬＫとに応じて位相調整されたリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号が３ラインＣＣＤ２４に対して出力される。３ラインＣＣＤ２４では位相調整されたリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号とに同期する位相タイミングで残りの駆動クロック（ＣＣＤＴＧ，ＣＣＤ１，ＣＣＤ２，ＣＣＤ１Ｌ）が入力されて、動作タイミングが制御される。
【００３８】
ここに、リセットクロック（ＣＣＤＲＢ）信号用の位相調整データは、シフト０なる初期値としてはｘ０ｈに設定され、以下、位相調整データとしてシフト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、〜、シフト７（７パルスの遅れ＝１パルスの進み）に相当する設定値ｘ７ｈが用意されており、位相調整データを変更した場合にリセットクロック（ＣＣＤＲＢ）信号のタイミングが変更される様子を図６のタイムチャートに示す。クランプクロック（ＣＣＤＣＬＢ）信号用の位相調整データも同様に、シフト０なる初期値としてはｘ０ｈに設定され、以下、位相調整データとしてシフト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、〜、シフト７（７パルスの遅れ＝１パルスの進み）に相当する設定値ｘ７ｈが用意されており、位相調整データを変更した場合にクランプクロック（ＣＣＤＣＬＢ）信号のタイミングが変更される様子を図７のタイムチャートに示す。
【００３９】
従って、本実施の形態によれば、３ラインＣＣＤ２４に対するリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号のタイミングの変更が必要な場合、ＣＰＵ３２を通じて位相調整レジスタ６２に位相調整データを書き込み、その位相調整データに応じて位相調整回路６１によりタイミング調整されたリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号を３ラインＣＣＤ２４に対して出力させればよく、ハードウェア上の変更等を要せず、位相調整によりタイミングを変更することができる。特に、本実施の形態のように、光電変換素子として駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にある３ラインＣＣＤ２４を用いている場合に、その位相調整を十分に行うことができ、良好なる画像読取りを行わせることができる。また、本実施の形態では、リセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号に関する位相調整のステップがスキャナ画像ＣＬＫの周波数の１／４なる周期を１クロック周期として設定され、３ビット＝８パターン分の位相調整データの設定が可能とされているので、３ラインＣＣＤ２４におけるゲートの遅延量が積算して正確な位相調整ができなくなるような不都合も回避することができる。さらには、リセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号に関する位相調整の位相調整幅が位相調整されるタイミング信号（スキャナ画像ＣＬＫ）の１周期分に渡って設定されており、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行うことができる。
【００４０】
ところで、ＣＰＵ３２による制御の下に行われる位相調整レジスタ６２への位相調整データの設定は、電源投入に伴うＣＰＵ３２のソフトウェア実行の初期設定時に行われる。この場合には、位相調整の変更のためにソフトウェアの変更が必要となるが、ハードウェアの変更は要しない。もっとも、ソフトウェアを変更せずに位相調整を行わせることも可能であり、この場合にはスキャナＩＰＵ３１の制御部上のディップスイッチの切換えや操作表示部３６上のＳＰモード（特殊モード）から変更することができるように構成してもよい。操作表示部３６からの変更の場合には、操作表示部３６から入力された位相調整データはシステム制御部３５を介してスキャナＩＰＵ３１の制御部のＣＰＵ３２へシリアル通信データとして送信させることにより、位相調整が行われる。
【００４１】
本発明の第二の実施の形態を図３、図８及び図９に基づいて説明する。本実施の形態では、バスライン５５を介してＣＰＵ３２に接続されたシェーディング補正回路４５をＣＣＤ位相調整モード時にはデジタル値検出回路（デジタル検出手段）として兼用させるように構成されている。ＣＣＤ位相調整モードは操作表示部３６上のＳＰモードにおいてＣＣＤ位相調整キー（図示せず）を押下することにより設定される。ここに、シェーディング補正回路４５はシェーディング補正処理を行うためのシェーディング演算回路７１、白メモリ７２、黒メモリ７３の他に、レジスタ・設定部・コントロール回路７４が設けられ、バスＩ／Ｆ７５、バスライン５５を介してＣＰＵ３２に接続されている。そして、ＣＣＤ位相調整モードに設定された場合、ＣＰＵ３２はシェーディング補正回路４５に対してバスＩ／Ｆ７５を介してレジスタ・設定部・コントロール回路７４にＣＣＤ位相調整モードに移行したことを通知する。これにより、通常のシェーディング補正用メモリとして利用している白メモリ７２が３ラインＣＣＤ２４により読み取られてＡ／Ｄ変換されたデジタルデータの１ドット毎の平均値を保存するためのメモリとして使用される。
【００４２】
このような構成において、まず、ＣＣＤ位相調整モードの処理制御の概要を図８に示すフローチャートを参照して説明する。まず、操作表示部３６を通じてＣＣＤ位相調整モードに設定されると、デジタル値検出回路（シェーディング補正回路４５）中のモードレジスタ（レジスタ・設定部・コントロール回路７４）にＣＣＤ位相調整モードへ移行したことが通知される。その後、白基準板の読取位置にキャリッジ（第１，２の走査ユニット１７，１８）を移動させて停止させるとともに、ハロゲンランプ１９を点灯させて、３ラインＣＣＤ２４により白基準板の読取りを行う。この白基準板の読取りにより３ラインＣＣＤ２４から得られＡ／Ｄ変換されたデジタルデータに基づき、リセットクロック（ＣＣＤＲＢ）信号の位相調整処理、クランプクロック（ＣＣＤＣＬＢ）信号の位相調整処理を順次行う。これらの位相調整処理が終了すると、ハロゲンランプ１９を消灯させるとともにキャリッジをホームポジションへ移動させて待機させる。その後、デジタル値検出回路（シェーディング補正回路４５）中のモードレジスタに設定されたＣＣＤ位相調整モードが解除され、ＣＣＤ位相調整モードの処理が全て終了し、通常のスキャナとしての待機状態となる。
【００４３】
ここで、図８中に示すリセットクロック（ＣＣＤＲＢ）信号の位相調整処理を図９に示すサブルーチンを参照して説明する。まず、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ０ｈ（初期値）を書き込む。この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲１▼とする。
【００４４】
次いで、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ１ｈを書き込む。つまり、初期値に対してシフト１（１パルス遅れ）の状態とし、この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲２▼とする。
【００４５】
さらに、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ７ｈを書き込む。つまり、初期値に対してシフト７（１パルス進み）の状態とし、この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲３▼とする。
【００４６】
これらの処理において、標準偏差、ｏｄｄ／ｅｖｅｎ間の差を計算するのは、位相調整の指針としてＳ／Ｎ比のデータ化と、ｏｄｄ／ｅｖｅｎの２系統間の出力のばらつきを用いるためである。
【００４７】
このようにして計算されてＲＡＭ３４中に格納された計算結果▲１▼▲２▼▲３▼に関して、相互比較を行い、標準偏差値の最小値なる計算結果を選択し、その計算結果を生じた設定値を決定し、最終的にその設定値を位相調整データの確定値として位相調整レジスタ６２中のビットｄ０〜ｄ２に設定する。タイミング回路４１においては位相調整レジスタ６２に確定値として設定された位相調整データを用いて３ラインＣＣＤ２４に対するリセットクロック（ＣＣＤＲＢ）信号の位相調整がなされる。
【００４８】
特に図示しないが、クランプクロック（ＣＣＤＣＬＢ）信号の位相調整処理も、リセットクロック（ＣＣＤＲＢ）信号の位相調整処理の場合と同様に行われる。
【００４９】
従って、本実施の形態によれば、３ラインＣＣＤ２４からのアナログ信号をデジタルデータに変換し、このデジタルデータをデジタル値検出回路（シェーディング補正回路４５）において検出することで、３ラインＣＣＤ２４に対してリセットクロック（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号が適切な駆動クロックとして入力されているか否かを判断し、現実に得られるデジタルデータが良好となるようにこれらの駆動クロックの位相を調整することができる。この結果、例えばスキャナの読取線速（副走査密度）が読取モードによって変更されるようなことがあっても、その状況に応じて適正な駆動クロックを用いることができるように位相調整される。特に、本実施の形態では、シェーディング補正回路４５をデジタル値検出回路として用い、白メモリ７２をＣＣＤ位相調整モード時のデジタルデータ保存用に用いているので、高価なメモリを位相調整のためだけに用いることがなく、既存かつ必須のシェーディング補正回路４５及びその白メモリ７２を有効活用できる。
【００５０】
なお、本実施の形態では、位相調整データを確定するために、初期値＝ｘ０ｈ，設定値ｘ１ｈ，ｘ７ｈの３パターンによる読取結果を用いるようにしたが、初期値に対する位相の遅れ、進みを２パルス、或いは３パルス分とった設定値を用いて、それらの読取結果も用いて、実際に使用する位相調整データを確定するようにしてもよい。この場合の１パルスによる遅れ、進み量を規定する逓倍回路の逓倍数も４逓倍に限らず、８逓倍、１６逓倍のようにさらに細分化して位相調整の分解能を上げるようにしてもよい。また、良好なる位相調整を行うための指針として、データ化されたＳ／Ｎ比を提示する標準偏差や、２系統間の出力ばらつきを提示するｏｄｄ／ｅｖｅｎ間の差を用いるものに限らず、要は、位相調整の適正化の判断要素となる事象であればよい。
【００５２】
【発明の効果】
請求項１記載の発明によれば、光電変換手段により実際に読み取って得られた読取データの状態に基づき、この光電変換手段に入力されている駆動クロックのタイミングが適正であるか否かを判断し、適正でない場合には位相調整データを与えてタイミング信号の位相を調整するようにしたので、適正なタイミングの駆動クロックによる駆動の下に画像読取りを良好に行わせることができる。
【００５３】
また、デジタル検出手段がシェーディング補正手段と兼用であり、シェーディング補正用メモリも活用しているので、位相調整のために専用の処理、メモリを要せず、低コストにて実現することができる。
【００５４】
請求項２記載の発明によれば、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行わせることができる。
【００５５】
請求項３記載の発明によれば、位相調整のステップが画像クロック周波数の１／整数なる周期を１クロック周期として設定されているので、遅延量が積算して正確な位相調整ができなくなるような不都合を回避することができる。
【００５６】
請求項４記載の発明によれば、位相調整幅が位相調整されるタイミング信号の１周期分に渡って設定されており、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行うことができ、調整の適正化を図りやすくすることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示すデジタル複写機の概略構成図である。
【図２】スキャナＩＰＵ関連のハードウェア構成を示すブロック図である。
【図３】タイミング回路等の詳細を含めて示すシェーディング補正回路までのハードウェア構成を示すブロック図である。
【図４】位相調整レジスタ構成を示す説明図である。
【図５】３ラインＣＣＤに関する駆動クロックの基本的なタイミングを示すタイムチャートである。
【図６】位相調整データを変更した場合にＣＣＤＲＢ信号のタイミングが変更される様子を示すタイムチャートである。
【図７】位相調整データを変更した場合にＣＣＤＣＬＢ信号のタイミングが変更される様子を示すタイムチャートである。
【図８】本発明の第二の実施の形態を示すＣＣＤ位相調整モードの概略フローチャートである。
【図９】ＣＣＤＲＢ信号の位相調整処理なるサブルーチンを示すフローチャートである。
【符号の説明】
２４光電変換手段、ＣＣＤ固体撮像素子
３２制御手段
４１タイミング信号発生手段
４４Ａ／Ｄ変換手段
４５シェーディング補正手段、デジタル検出手段
６１位相調整手段
６２位相調整レジスタ
７２シェーディング補正用メモリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image reading apparatus that reads a document image using a linear photoelectric conversion element such as an image scanner or a scanner unit of a digital copying machine.
[0002]
[Prior art]
In general, in order to extract a good analog signal from a photoelectric conversion element such as a CCD solid-state image pickup element used in this type of image reading apparatus, it is necessary to provide an appropriate drive clock as a timing signal. For this reason, conventionally, a timing generator for generating a drive clock (so-called CCD drive timing generation LSI) has a built-in ROM in order to enable correction and change of the output timing of the output drive clock. Has been. According to such a timing generator, the output timing of the drive clock can be easily corrected / changed simply by rewriting the data stored in the ROM, and in the process, the mask (in which the ROM data is written) The work of modifying and changing the mask program) is sufficient.
[0003]
However, the timing specifications of the timing generator have to be determined at a relatively early stage of development because the LSI development period is long. In particular, in the manufacturing process of an LSI, a mask in which ROM data is written is used at the beginning of the process to produce a ROM. Therefore, when changing the timing, an unchanged process is run in advance. In other words, almost all processes must be performed, and the trial production period is very long.
[0004]
In this regard, if it becomes necessary to slightly delay or advance the timing of the drive clock in the second half of product development, it is possible to cope with it by changing the hardware such as inserting a delay line. The response due to such hardware changes is very troublesome.
[0005]
In consideration of such circumstances, Japanese Patent Application Laid-Open No. 5-91423 discloses a method of performing phase adjustment of a driving pulse in a CCD driving timing generator in a wiring forming process which is the final stage of the process. . According to this, even if the output timing of the drive pulse is changed, there is no need to perform the mask correction, and the period from ordering to product delivery can be shortened.
[0006]
[Problems to be solved by the invention]
However, even in the case of the timing generator disclosed in Japanese Patent Laid-Open No. 5-91423, the timing of the drive pulse is finally determined by selectively connecting the intersections of the predetermined wiring layers. It requires processing operations on hardware and is very troublesome. In addition, it cannot cope with a change in timing in actual use.
[0007]
Therefore, even if the timing of the drive clock with respect to the photoelectric conversion means is changed, the present invention does not change the delayed phase or advanced phase without changing the hardware or processing operation on the hardware. It is an object of the present invention to provide an image reading apparatus that can be used in the future.
[0008]
An object of the present invention is to provide an image reading apparatus capable of appropriately adjusting the phase of a drive clock based on the actual output state of read data.
[0009]
An object of the present invention is to provide an image reading apparatus capable of realizing the above object at a low cost.
[0010]
An object of the present invention is to provide an image reading apparatus capable of sufficient phase adjustment in the case of a CCD solid-state imaging device in which the output delay time tends to become longer as the drive clock frequency becomes higher.
[0011]
An object of the present invention is to provide an image reading apparatus capable of avoiding the disadvantage that accurate phase adjustment cannot be performed due to accumulation of delay amounts.
[0012]
An object of the present invention is to provide an image reading apparatus capable of performing phase adjustment in both the phase delay direction and the advance direction.
[0015]
[ Means for solving the problem ]
Claim 1 In the described invention, a linear photoelectric conversion unit that receives an optical image and outputs an analog signal corresponding to the amount of received light, and exposes an original image to guide the optical image corresponding to the original image to the photoelectric conversion element. An optical system; timing signal generation means for generating a timing signal for outputting an analog signal from the photoelectric conversion means; A / D conversion means for converting the analog signal output from the photoelectric conversion means into a digital signal; and the timing And a digital detection means for detecting and storing digital data output from the A / D conversion means connected to the control means by a bus. And shading correction means for performing shading correction processing on the digital data output from the A / D conversion means, The timing signal generating means includes a phase adjusting means for adjusting a phase of a timing signal for the photoelectric conversion means based on phase adjustment data determined by the control means according to a state of digital data stored in the digital detecting means. Preparation The digital detection means is also used as the shading correction means, and stores the detected digital data in a memory included in the digital detection means. .
[0016]
Accordingly, based on the state of the read data actually read by the photoelectric conversion means, it is determined whether or not the timing of the drive clock input to the photoelectric conversion means is appropriate. Since the adjustment data is given to adjust the phase of the timing signal, it is possible to read an image under driving by an appropriate driving clock.
[0017]
Also The digital detection means is a shading correction means, and the shading correction memory is shared for storing digital data. Because This eliminates the need for dedicated processing and memory for phase adjustment, and can be realized at low cost.
[0018]
Claim 2 The described invention is claimed. 1 In the mounted image reading apparatus, the photoelectric conversion means is a CCD solid-state imaging device. Therefore, sufficient phase adjustment can be performed in the case of a CCD solid-state imaging device in which the output delay time tends to become longer as the drive clock frequency increases.
[0019]
Claim 3 The invention described in claim 1 Or 2 In the image reading apparatus described above, the phase adjustment unit is set such that the phase adjustment step is a cycle of 1 / integer of the image clock frequency as one clock cycle. Therefore, the inconvenience that the delay amount is integrated and accurate phase adjustment cannot be performed is avoided. Here, the step of setting the period of 1 / integer of the image clock frequency as one clock period can be easily realized by using a multiplier circuit of the PLL circuit.
[0020]
Claim 4 The invention described in claims 1 and 2 Or 3 In the described image reading apparatus, the phase adjustment means has its phase adjustment width set over one period of the timing signal to be phase-adjusted. Therefore, since phase adjustment for one cycle is possible, not only phase adjustment in the delay direction but also phase adjustment in the advance direction can be performed.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. First, a schematic configuration of a digital copying machine 1 to which the exemplary embodiment is applied will be described with reference to FIG. The digital copying machine 1 includes a scanner unit 2 that is an image reading device that reads an image from a document, and a printer unit 3 that forms an image on printing paper.
[0022]
In the printer unit 3, a toner cleaner 5, a charging charger 6, a laser scanner 7, four developing devices 8, a transfer belt 9, and the like are disposed around a photosensitive drum 4 disposed in the upper part of the printer unit 3. An electrophotographic mechanism 12 is formed by arranging the belt 9 and the fixing device 10 in the paper transport path 11.
[0023]
A plurality of paper feed cassettes 13 for supplying printing papers having different sizes and directions and a manual feed tray 14 serving as manual paper feed means are provided at a position where the electrophotographic mechanism 12 communicates with the paper transport path 11. A drive control mechanism (not shown) supplies the printing paper set in the manual feed tray 14 and the paper feed cassette 13 to the electrophotographic mechanism 12. The printer unit 3 of the digital copying machine 1 according to the present embodiment forms a full-color image on the printing paper by the electrophotographic mechanism 12, so that each of the four developing units 8 has a YMCK (Yellow, Magenta). , Cyanide, Black) color toners (not shown) are individually stored.
[0024]
In the scanner unit 2, a contact glass 16 is provided on the upper surface of the main body housing 15, and a document is placed on the upper surface of the contact glass 16. The first scanning unit 17 is movably supported at a position facing the contact glass 16, and the second scanning unit 18 is movably supported at a position facing the first scanning unit 17. ing. Here, the first scanning unit 17 is formed of a halogen lamp 19 and a reflection mirror 20 whose reflection surface is inclined at 45 °, and the second scanning unit 18 is inclined at 45 °. It is formed by a pair of reflecting mirrors 21 and 22 that face each other at an inner angle of 90 °. A white reference plate (not shown) is provided on the contact glass 16 corresponding to the position within the movable range of the first scanning unit 17 and outside the original image area.
[0025]
At a position facing the reflection mirror 22 of the second scanning unit 18, a three-line CCD 24, which is a photoelectric conversion means and is a CCD solid-state imaging device, is fixedly disposed via an imaging optical system 23. The 3-line CCD 24 is composed of a CCD array, and a B line, a G line, and an R line (none of which are shown) that read B light, G light, and R light, respectively, are connected at intervals of several lines. It is installed.
[0026]
Here, since the scanning speed of the first and second scanning units 17 and 18 is set to 2 to 1, the three lines are passed from the contact glass 16 through the first and second scanning units 17 and 18. The optical path length of the imaging optical path of the optical system communicating with the CCD 24 is constant even if the first and second scanning units 17 and 18 move. The three-line CCD 24 photoelectrically converts the reflected light of the read original placed on the contact glass 16 and illuminated by the halogen lamp 19 into image data through such a fixed length imaging optical path.
[0027]
Next, a hardware configuration related to the scanner IPU (Image Processing Unit) 31 for processing image data obtained by photoelectric conversion by the 3-line CCD 24 will be described with reference to FIG. The CPU 32, which is a control unit on the control unit of the scanner IPU 31, executes the program stored in the ROM 33 and writes data or the like in the RAM 34 to control the entire scanner IPU 31. The CPU 32 is connected to the entire system of the digital copying machine 1 by serial communication with the system control unit 35 side, and executes an operation instructed by transmission / reception of commands and data. Furthermore, the system control unit 35 is connected to the operation display unit 36 by serial communication, and sets an operation mode and the like according to a key input instruction from the user.
[0028]
The CPU 32 is connected to an I / O (document detection sensor, home position sensor, document pressure plate open / close sensor, cooling fan, etc.) 37 to detect the I / O 37 and control on / off. The motor driver 38 is driven by the PWM output from the CPU 32 to generate an excitation pulse sequence, and drives a pulse motor 39 that scans the first and second scanning units 17 and 18. A lamp regulator 40 that turns on the halogen lamp 19 is also connected to the CPU 32.
[0029]
Various processing circuits for sequentially processing image data output from the 3-line CCD 24 are provided on the scanner IPU 31. First, the 3-line CCD 24 is supplied with respective driving clocks as timing signals by a timing circuit (timing signal generating means) 41 on the control unit of the scanner IPU 31. The analog signal of the emitter follower circuit 42 _R , 42 _G , 42 _B Output to. These emitter follower circuits 42 _R , 42 _G , 42 _B To analog processing circuit 43 _R , 43 _G , 43 _B The analog signal input to is subjected to sampling processing by a subtractive CDS (correlated double sampling) method, and line clamping is performed at the optical black portion of the 3-line CCD 24 to correct an output difference between odd and even. The amplifier gain is adjusted for each system. After the gain adjustment, two systems of odd and even are time-synthesized by the multiplexer to be an analog signal of one system. Finally, after the DC level offset adjustment, the A / D converter (A / D Converter) 44 _R 44 _G 44 _B Is input.
[0030]
A / D converter 44 _R 44 _G 44 _B After being converted into a digital signal, the analog signal is input to a shading correction circuit (shading correction means) 45 and subjected to a shading correction process. In other words, unevenness in the amount of light in the illumination system and variations in pixel output (sensitivity) of the 3-line CCD 24 are corrected by the shading correction process. Of the image data (digital data) subjected to the shading correction by the shading correction circuit 45, the image data for G and R is the inter-line correction memory 46. _G , 46 _R Is processed by delaying the number of lines between the RGB lines on the 3-line CCD 24 by the number of lines, and input to the dot correction circuit 47. In the dot correction circuit 47, the inter-line correction memory 46 _G , 46 _R A dot shift correction process within one line is performed on the image data for G and R output from B and the image data for B output from the shading correction circuit 45. Next, the scanner γ correction circuit 48 corrects the reflectance linear data by a look-up table method. The digital data corrected by the scanner γ correction circuit 48 is converted into an RGB filter, a color conversion process, a scaling process, a create circuit 52, a printer γ through an automatic document color determination circuit 49, an automatic image separation circuit 50, and a delay memory 51. It is input to the correction / write processing circuit 53.
[0031]
The automatic document color determination circuit 49 performs ACS (chromatic / achromatic determination) processing. In this ACS processing, black / gray determination is performed. In the automatic image separation circuit 50, as image area separation processing, edge determination (determined by the continuity of white pixels and black pixels), halftone dot determination (determination by the repetitive pattern of peak / valley peak pixels in the image), photo determination ( (When there is image data outside the character / halftone dot), the area of the character and the printing part (halftone dot part) and the photographic part is determined and transmitted to the CPU 32, and the subsequent RGB filter / color conversion, printer γ correction , YMCK filter, used to switch parameters and coefficients in gradation processing.
[0032]
In the RGB filter, filter coefficients such as RGB MTF correction, smoothing, edge enhancement, and through are switched and set according to the previous region determination result. In color conversion processing, YMCK conversion, UCR, and UCA processing are performed from RGB digital data. The scaling processing circuit performs enlargement / reduction processing in the main scanning direction of the image data. An image display unit 54 is connected to the RGB filter, color conversion process, scaling process, and create circuit 52 so that digital data after the enlargement / reduction process can be displayed. The create circuit performs create editing and color processing. In create editing, italics, mirroring, shadowing, and hollow processing are performed, and in color processing, color conversion, specified color deletion, undercolor processing, and the like are performed. The printer γ correction and writing processing circuit 53 performs printer γ conversion and setting of filter coefficients based on the previous area determination result. In gradation processing, dither processing is performed, and in video control, writing timing settings, image areas, white areas can be set, test patterns such as gray scales and color patches can be generated, and final image data can be written. Processing is performed so as to output to a laser diode (LD) in the laser scanner 7.
[0033]
Each of these functional processes is connected to the CPU 32, and the setting and operation of each process is executed by an instruction from the system control unit 35 by a program stored in the ROM 33.
[0034]
Here, driving of the three-line CCD 24 will be described. As shown in FIG. 3, from the timing circuit 41 to the 3-line CCD 24,
CCD TG signal (transfer gate signal)
CCD 1 signal (shift register clock 1)
CCD 2 signal (shift register clock 2)
CCD 1L signal (last stage shift register clock)
CCD RB signal (reset clock)
CCD CLB signal (clamp clock)
The drive clock is set to be output. Based on these drive clocks, the 3-line CCD 24 outputs analog signals for odd and even for each of RGB with a timing waveform as shown in the time chart of FIG. In addition, the timing circuit 41 includes an analog processing circuit 43. _R , 43 _G , 43 _B A / D converter 44 _R 44 _G 44 _B Also, various drive clocks for analog processing, ADC, and shading correction are also output to the shading correction circuit 45 and the like.
[0035]
Under this basic configuration, in the present embodiment, the phase adjustment clock for the three-line CCD 24 is a reset clock (CCD RB) signal and a clamp clock (CCD CLB) signal in the above signals. The timing circuit 41 of the present embodiment is configured as shown in FIG. First, it has a bus I / F (interface) 56 connected to the CPU 32 and the like via a bus line 55 such as an address bus / data bus, and connected to the CPU 32 via the bus I / F 56. A register / setting unit / control circuit 57 is provided. The timing circuit 41 uses the oscillation output input from the oscillator 58 as a basic clock and the frequency as the frequency of the scanner image CLK (image clock). The PLL circuit receives the oscillation output from the timing circuit 41. 59 is provided. This PLL circuit 59 has a quadruple circuit (not shown), and has a function of generating and outputting a quadruple CLK that is a clock obtained by multiplying the image clock by four. In addition, a CCD clock generation logic circuit 60 is provided for outputting the timing signals described above to the 3-line CCD 24 based on the control signal from the register / setting unit / control circuit 57. Among these, a phase adjustment circuit (phase adjustment means) 61 is interposed for two timing signals, that is, a reset clock (CCD RB) signal and a clamp clock (CCD CLB) signal. The phase adjustment circuit 61 is supplied with both the scanner image CLK and the quadruple CLK.
[0036]
Here, the register / setting unit / control circuit 57 is a phase adjustment register 62 in which phase adjustment data for phase adjustment relating to the reset clock (CCD RB) signal and clamp clock (CCD CLB) signal is written by the CPU 32 (see FIG. 4). ). This phase adjustment register 62 has an 8-bit configuration of D7 to D0, and phase adjustment data for a reset clock (CCD RB) signal is assigned to 3 bits of D0 to D2 on the lower side, and D4 to D6 on the upper side. The phase adjustment data for the clamp clock (CCD CLB) signal is assigned to the three bits. In particular, in the present embodiment, the quadruple CLK is used for the scanner image CLK. Therefore, the phase adjustment of the timing signals of these reset clock (CCD RB) signal and clamp clock (CCD CLB) signal is performed by the scanner. Eight patterns can be set within one clock cycle of the image CLK. Conversely, it means that the number of phase adjustment resolution bits can also be changed by changing the multiplication number of the multiplication circuit of the PLL circuit 59 (for example, multiplication by 8 or multiplication by 16).
[0037]
In such a configuration, an instruction to adjust the phase of the drive clock to the 3-line CCD 24 is performed by writing phase adjustment data from the CPU 32 to the phase adjustment register 62 through the bus I / F 52 of the timing circuit 41 via the bus line 55. A control signal based on the phase adjustment data for the reset clock (CCD RB) signal and clamp clock (CCD CLB) signal written in the phase adjustment register 62 is sent from the register / setting unit / control circuit 57 to the CCD clock generation logic circuit. The phase adjustment circuit 61 outputs a reset clock (CCD RB) signal and a clamp clock (CCD CLB) signal that are phase-adjusted according to the control signal based on the phase adjustment data and the quadruple CLK to the 3-line CCD 24. Is output. In the three-line CCD 24, the remaining drive clocks (CCD TG, CCD 1, CCD 2, CCD 1L) are input at a phase timing synchronized with the phase-adjusted reset clock (CCD RB) signal and clamp clock (CCD CLB) signal. Thus, the operation timing is controlled.
[0038]
Here, the phase adjustment data for the reset clock (CCD RB) signal is set to x0h as an initial value of shift 0, and hereinafter, a set value x1h corresponding to shift 1 (1 pulse delay) as phase adjustment data. A set value x2h corresponding to shift 2 (2 pulse delay) to a set value x7h corresponding to shift 7 (7 pulse delay = 1 pulse advance) is prepared, and the phase adjustment data is changed. FIG. 6 is a time chart showing how the timing of the reset clock (CCD RB) signal is changed. Similarly, the phase adjustment data for the clamp clock (CCD CLB) signal is set to x0h as the initial value of shift 0, and hereinafter, the set value x1h corresponding to shift 1 (1 pulse delay) is shifted as the phase adjustment data. Setting value x2h corresponding to 2 (2 pulse delay) to setting value x7h corresponding to shift 7 (7 pulse delay = 1 pulse advance) is prepared and clamped when phase adjustment data is changed The manner in which the timing of the clock (CCD CLB) signal is changed is shown in the time chart of FIG.
[0039]
Therefore, according to the present embodiment, when it is necessary to change the timing of the reset clock (CCD RB) signal and clamp clock (CCD CLB) signal for the 3-line CCD 24, the phase adjustment data is written to the phase adjustment register 62 through the CPU 32. Then, the reset clock (CCD RB) signal and clamp clock (CCD CLB) signal whose timing is adjusted by the phase adjustment circuit 61 in accordance with the phase adjustment data may be output to the 3-line CCD 24, and the change in hardware The timing can be changed by adjusting the phase without any need for the above. In particular, as in this embodiment, when a three-line CCD 24 that tends to have a longer output delay time when the drive clock frequency is higher is used as the photoelectric conversion element, the phase adjustment can be sufficiently performed. Thus, good image reading can be performed. In the present embodiment, the phase adjustment step for the reset clock (CCD RB) signal and the clamp clock (CCD CLB) signal is set with a period that is 1/4 of the frequency of the scanner image CLK as one clock period, and 3 bits. = 8 patterns of phase adjustment data can be set, so that it is possible to avoid the inconvenience that the amount of gate delay in the three-line CCD 24 is integrated and accurate phase adjustment cannot be performed. Further, the phase adjustment width of the phase adjustment relating to the reset clock (CCD RB) signal and the clamp clock (CCD CLB) signal is set over one cycle of the timing signal (scanner image CLK) to be phase-adjusted. Since the phase adjustment for the period is possible, not only the phase adjustment in the delay direction but also the phase adjustment in the advance direction can be performed.
[0040]
Incidentally, the setting of the phase adjustment data in the phase adjustment register 62 under the control of the CPU 32 is performed at the initial setting of the software execution of the CPU 32 when the power is turned on. In this case, a software change is required to change the phase adjustment, but no hardware change is required. Of course, it is also possible to adjust the phase without changing the software. In this case, switching from the DIP switch on the control unit of the scanner IPU 31 or the SP mode (special mode) on the operation display unit 36 is performed. You may comprise so that it can do. In the case of a change from the operation display unit 36, the phase adjustment data input from the operation display unit 36 is transmitted as serial communication data to the CPU 32 of the control unit of the scanner IPU 31 via the system control unit 35, thereby adjusting the phase. Is done.
[0041]
A second embodiment of the present invention will be described based on FIG. 3, FIG. 8, and FIG. In the present embodiment, the shading correction circuit 45 connected to the CPU 32 via the bus line 55 is configured to be used as a digital value detection circuit (digital detection means) in the CCD phase adjustment mode. The CCD phase adjustment mode is set by pressing a CCD phase adjustment key (not shown) in the SP mode on the operation display unit 36. Here, the shading correction circuit 45 is provided with a register / setting unit / control circuit 74 in addition to the shading calculation circuit 71, the white memory 72, and the black memory 73 for performing the shading correction processing, and includes a bus I / F 75, a bus line, and the like. It is connected to the CPU 32 via 55. When the CCD phase adjustment mode is set, the CPU 32 notifies the shading correction circuit 45 of the shift to the CCD phase adjustment mode to the register / setting unit / control circuit 74 via the bus I / F 75. Thus, the white memory 72 used as a normal shading correction memory is used as a memory for storing the average value for each dot of the digital data read and A / D converted by the 3-line CCD 24. .
[0042]
In such a configuration, first, the outline of the process control in the CCD phase adjustment mode will be described with reference to the flowchart shown in FIG. First, when the CCD phase adjustment mode is set through the operation display unit 36, the mode register (register / setting unit / control circuit 74) in the digital value detection circuit (shading correction circuit 45) is shifted to the CCD phase adjustment mode. Will be notified. Thereafter, the carriage (first and second scanning units 17 and 18) is moved to the reading position of the white reference plate and stopped, and the halogen lamp 19 is turned on to read the white reference plate by the three-line CCD 24. Based on the digital data obtained from the 3-line CCD 24 by reading the white reference plate and subjected to A / D conversion, the phase adjustment processing of the reset clock (CCD RB) signal and the phase adjustment processing of the clamp clock (CCD CLB) signal are sequentially performed. . When these phase adjustment processes are completed, the halogen lamp 19 is turned off and the carriage is moved to the home position to stand by. Thereafter, the CCD phase adjustment mode set in the mode register in the digital value detection circuit (shading correction circuit 45) is canceled, the processing of the CCD phase adjustment mode is completed, and a standby state as a normal scanner is entered.
[0043]
Here, the phase adjustment processing of the reset clock (CCD RB) signal shown in FIG. 8 will be described with reference to the subroutine shown in FIG. First, the CPU 32 writes a set value = x0h (initial value) to the phase adjustment register 62 in the timing circuit 41. In this state, the image of 10 lines is read with respect to the white reference plate, and the average value for each dot is stored in the white memory 72 with respect to the digital data after the A / D conversion of the read data. When a certain time corresponding to 10 lines elapses, the CPU 32 reads the digital data averaged from the white memory 72. Then, the standard deviation is calculated from the read digital data, the difference between odd / even is calculated, and the calculation result is stored in the RAM 34. The calculation result at this time is represented by (1).
[0044]
Next, the CPU 32 writes the set value = x1h to the phase adjustment register 62 in the timing circuit 41. In other words, a shift 1 (1 pulse delay) is set with respect to the initial value, and in this state, 10 lines of image are read with respect to the white reference plate, and the read data is A / D converted with respect to 1 dot. The average value for each is stored in the white memory 72. When a certain time corresponding to 10 lines elapses, the CPU 32 reads the digital data averaged from the white memory 72. Then, the standard deviation is calculated from the read digital data, the difference between odd / even is calculated, and the calculation result is stored in the RAM 34. The calculation result at this time is represented by (2).
[0045]
Further, the CPU 32 writes the set value = x7h to the phase adjustment register 62 in the timing circuit 41. In other words, a shift 7 (1 pulse advance) state is set with respect to the initial value, and in this state, 10 lines of image are read with respect to the white reference plate, and 1 dot is obtained with respect to the digital data after A / D conversion of the read data. The average value for each is stored in the white memory 72. When a certain time corresponding to 10 lines elapses, the CPU 32 reads the digital data averaged from the white memory 72. Then, the standard deviation is calculated from the read digital data, the difference between odd / even is calculated, and the calculation result is stored in the RAM 34. The calculation result at this time is represented by (3).
[0046]
In these processes, the standard deviation and the difference between odd / even are calculated because data conversion of the S / N ratio and output variation between the two systems of odd / even are used as a guideline for phase adjustment. .
[0047]
The calculation results {circle around (1)} {2} {3} calculated in this way and stored in the RAM 34 are compared with each other, the calculation result that is the minimum standard deviation value is selected, and the calculation result is generated. The set value is determined, and finally, the set value is set to bits d0 to d2 in the phase adjustment register 62 as a final value of the phase adjustment data. In the timing circuit 41, the phase of the reset clock (CCD RB) signal for the three-line CCD 24 is adjusted using the phase adjustment data set as the final value in the phase adjustment register 62.
[0048]
Although not specifically shown, the phase adjustment processing of the clamp clock (CCD CLB) signal is performed in the same manner as the phase adjustment processing of the reset clock (CCD RB) signal.
[0049]
Therefore, according to the present embodiment, the analog signal from the 3-line CCD 24 is converted into digital data, and this digital data is detected by the digital value detection circuit (shading correction circuit 45). It is determined whether the reset clock (CCD RB) signal and the clamp clock (CCD CLB) signal are input as appropriate drive clocks, and the phases of these drive clocks are set so that digital data actually obtained is good. Can be adjusted. As a result, for example, even if the reading linear velocity (sub-scanning density) of the scanner is changed depending on the reading mode, the phase is adjusted so that an appropriate drive clock can be used according to the situation. In particular, in the present embodiment, the shading correction circuit 45 is used as a digital value detection circuit, and the white memory 72 is used for storing digital data in the CCD phase adjustment mode. Therefore, an expensive memory is used only for phase adjustment. The existing and essential shading correction circuit 45 and its white memory 72 can be effectively used without being used.
[0050]
In this embodiment, in order to determine the phase adjustment data, the reading result by three patterns of initial value = x0h, set value x1h, and x7h is used. However, the phase delay and advance with respect to the initial value are 2 The phase adjustment data to be actually used may be determined by using the setting values obtained for pulses or three pulses and also using the reading results. In this case, the multiplying number of the multiplying circuit that defines the delay and advance amount due to one pulse is not limited to four times, but may be further subdivided such as eight times or sixteen times to increase the resolution of phase adjustment. In addition, as a guideline for performing good phase adjustment, not only a standard deviation that presents the data-to-data S / N ratio and a difference between odd / even that presents output variation between two systems, In short, it may be an event that is a determination factor for appropriate phase adjustment.
[0052]
[ The invention's effect ]
Claim 1 According to the described invention, on the basis of the state of the read data actually read by the photoelectric conversion means, it is determined whether or not the timing of the drive clock input to the photoelectric conversion means is appropriate. If not, the phase adjustment data is supplied to adjust the phase of the timing signal, so that the image can be satisfactorily read under the driving by the driving clock at an appropriate timing.
[0053]
Also The digital detection means is the shading correction means. And combined Because it also uses the memory for shading correction , Rank No dedicated processing or memory is required for phase adjustment, and it can be realized at low cost.
[0054]
Claim 2 According to the described invention, sufficient phase adjustment can be performed in the case of a CCD solid-state imaging device in which the output delay time tends to increase as the drive clock frequency increases.
[0055]
Claim 3 According to the described invention, since the phase adjustment step is set with a period that is 1 / integer of the image clock frequency as one clock period, it is possible to avoid the inconvenience that the delay amount is accumulated and accurate phase adjustment cannot be performed. can do.
[0056]
Claim 4 According to the described invention, the phase adjustment width is set over one period of the timing signal to be phase-adjusted, and the phase adjustment for one period is possible, so that not only the phase adjustment in the delay direction but also the advance direction Phase adjustment can also be performed, and adjustment can be easily optimized.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a digital copying machine showing a first embodiment of the present invention.
FIG. 2 is a block diagram showing a hardware configuration related to a scanner IPU.
FIG. 3 is a block diagram showing a hardware configuration up to a shading correction circuit including details of a timing circuit and the like.
FIG. 4 is an explanatory diagram showing a configuration of a phase adjustment register.
FIG. 5 is a time chart showing the basic timing of a drive clock for a 3-line CCD.
FIG. 6 is a time chart showing how the timing of a CCD RB signal is changed when phase adjustment data is changed.
FIG. 7 is a time chart showing how the timing of a CCD CLB signal is changed when phase adjustment data is changed.
FIG. 8 is a schematic flowchart of a CCD phase adjustment mode showing a second embodiment of the present invention.
FIG. 9 is a flowchart showing a subroutine of phase adjustment processing for CCD RB signals.
[Explanation of symbols]
24 Photoelectric conversion means, CCD solid-state imaging device
32 Control means
41 Timing signal generating means
44 A / D conversion means
45 Shading correction means, digital detection means
61 Phase adjustment means
62 Phase adjustment register
72 Shading correction memory

Claims

A line-shaped photoelectric conversion means for receiving an optical image and outputting an analog signal corresponding to the amount of received light; an optical system that exposes an original image and guides the optical image corresponding to the original image to the photoelectric conversion element; Timing signal generation means for generating a timing signal for outputting an analog signal from the photoelectric conversion means, A / D conversion means for converting the analog signal output from the photoelectric conversion means into a digital signal, and a bus to the timing signal generation means In an image reading apparatus provided with a connected control means,
A digital detection means which are bus connected to save by detecting digital data output from said A / D converting means to said control means,
Shading correction means for performing shading correction processing on digital data output from the A / D conversion means;
With
The timing signal generation means includes a phase adjustment means for adjusting a phase of a timing signal for the photoelectric conversion means based on phase adjustment data determined by the control means according to a state of digital data stored in the digital detection means. Prepared ,
The image reading apparatus , wherein the digital detection means is also used as the shading correction means and stores the detected digital data in a memory included in the digital detection means .

Photoelectric conversion means, the image reading apparatus according to claim 1 Symbol mounting, characterized in that a CCD solid-state imaging device.

3. The image reading apparatus according to claim 1, wherein the phase adjusting unit is set such that the phase adjusting step has a cycle of 1 / integer of the image clock frequency as one clock cycle.

4. The image reading apparatus according to claim 1, wherein the phase adjustment means has a phase adjustment width set for one period of a timing signal to be phase-adjusted.