JP3625338B2

JP3625338B2 - Wafer alignment method

Info

Publication number: JP3625338B2
Application number: JP13839896A
Authority: JP
Inventors: 貴士城内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 2005-03-02
Anticipated expiration: 2016-05-31
Also published as: JPH09320944A

Description

【０００１】
【発明の属する技術分野】
この発明は特に多層配線構造パターンが要求される半導体装置の製造時のウェハのアライメント方法に関する。
【０００２】
【従来の技術】
集積回路の微細化に伴い、フォトリソグラフィ工程が増え、多層配線構造となるために平坦化技術を用いるようになる。これに伴い、ウェハのアライメント技術も高精度化が要求される。
【０００３】
ウェハのアライメントマークは通常、ウェハ表面の１ショット毎に対し、デバイスとして機能しない空き領域に形成されている。アライメントマークはウェハのフォトリソグラフィ工程の初期段階に、ウェハ表面に形成されるエッチング部分である。
【０００４】
このエッチング部分は複数あり、ウェハの位置を確認する座標を求められるように設けられる。このエッチング部分に対し、例えばステッパにおいて、非露光波長の光源を用いてスキャンし、検出される波形のピークから、ステージにおいてアライメントずれが高精度に修正される。
【０００５】
最近では、多層配線構造に不可欠な平坦化技術を用いるようになってきているため、最下層のアライメントマークの検出が困難になる前に、この最下層のアライメントマークで位置決めし、新たなアライメントマークを形成し、この新たなアライメントマークを検出するような工程をとっている。
【０００６】
上記の新たなアライメントマークには積層の平坦化工程を経るために、例えば配線用の金属が埋め込まれ、他のデバイス領域と共に平坦化される。これにより、上述した光源を使ってのマーク検出が不可能になる。
【０００７】
そこで、従来では画像処理を用いたアライメントマーク検出を導入している。このＦＩＡ（ｆｉｅｌｄｉｍａｇｅａｌｉｇｎｍｅｎｔ）という方式は、例えばステッパにおいて、画像イメージを取り込む機構を有して、金属が埋め込まれたアライメントマークのイメージデータを取り込み位置を認識する。
【０００８】
しかしながら、画像処理のための最低限のコントラストを得ることが困難な膜種、あるいは、高温スパッタにより形成されたエッジ部分の粗な膜のアラメントには不向きである。例えば高温スパッタにより形成されたアルミニウム膜等のアライメントマークの検出は、イメージデータ取り込みの精度劣化が顕著に現れ、デバイスの信頼性、歩留まりを劣化させる。
【０００９】
【発明が解決しようとする課題】
この発明は上述のような事情を考慮して、平坦化されたアライメントマークでも高精度に検出し、もってアライメントの精度を向上させるウェハのアライメント方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の、ウェハのアライメント方法は、ウェハ表面の所定領域に金属が埋め込まれてなるアライメントマークに対し、前記ウェハ表面をチャージアップさせ、前記アライメントマークに帯電している電荷量と前記アライメントマーク近傍の電荷量との差を検出することにより前記アライメントマークの位置を認識し、前記アライメントマークの位置に従って前記ウェハ位置を調整することを特徴としている。
【００１１】
【発明の実施の形態】
図１はこの発明のウェハのアライメント方法に係る半導体装置の断面図である。配線工程中で層間の平坦化工程が行われると、アライメントマークとして、配線用の金属（例えばＣｕ）が埋め込まれたアライメントマークが構成される。図中、１１は例えばＳｉからなるウェハ、１２−１，１２−２は絶縁膜、１３は上記アライメントマークである。絶縁膜１２−１とウェハ１１の間には図示しない箇所で、集積回路を構成する素子が多数形成され、絶縁膜１２−１，１２−２との間には図示しない箇所で、集積回路を構成する配線パターンが構成されている。
【００１２】
この発明では、例えばＳｉウェハ１１を帯電させることにより、Ｓｉウェハ１１の表面をチャージアップさせる。これにより、アライメントマーク１３のＣｕに帯電している電子の量とその近傍の電子の量との検出の差を利用してアライメントマーク１３の位置を認識し、これに従ってその後の工程のウェハ位置を調整する。
【００１３】
図２は図１を利用した具体的なアライメントマーク１３の検出工程を示す。例えばＳｉウェハ１１を静電チャック１４により帯電させることにより、Ｓｉウェハ１１の表面をチャージアップさせる。その後、コンデンサ１５をアライメントマーク１３にかかるように右から左に走査する。この結果、図３（ａ）のようなコンデンサ位置に対する検出電子の信号強度の波形が得られる。このような信号を走査回数だけ足し合わせて平均をとり、さらに微分すると、図３（ｂ）のような波形が得られる。波形が頂点を通る点Ｘ_１，Ｘ_２を求め、その平均値ＸｃをマークのＸ座標と定める。このようにして、アライメントマークの位置を認識し、このアライメントマークの位置に従ってその後の工程に関するウェハ位置を調整するようにする。
【００１４】
このような実施の形態によれば、金属が埋め込まれ平坦化されたアライメントマークでも、金属のマークとその近傍の絶縁体に帯電した電子量の差を検出することで、アライメントマーク位置が信号検出でき、ＦＩＡ方式に比べて高精度でしかも高速にアライメント処理ができる。
【００１５】
なお、平坦化されたアライメントマークにＣｕが用いられたが、Ａｌ，Ａｇ等、配線金属に用いられる帯電する金属なら何でもよい。また、アライメントマークの付いたウェハ表面を帯電させるのに、静電チャックを用いたがこれに限らず、上部から電子を放射する、摩擦により帯電させるといった方法を用いてもよい。また、コンデンサの他に、帯電している電子を検出できる種々の機器を使用することが考えられる。
【００１６】
【発明の効果】
以上説明したようにこの発明によれば、平坦化されたアライメントマークでも信号検出でき、高速で高精度なアライメントマーク検出ができるウェハのアライメント方法を提供することができる。
【図面の簡単な説明】
【図１】この発明のウェハのアライメント方法に係る半導体装置の断面図。
【図２】図１を利用した具体的なアライメントマークの検出工程を示す断面図。
【図３】図３（ａ）は、図２のマーク検出によるコンデンサ走査時の電子量検出信号を示す波形図、図３（ｂ）は、マーク検出による総走査回数の平均をとり、さらに微分した場合の波形図。
【符号の説明】
１１…ウェハ
１２−１，１２−２…絶縁膜
１３…アライメントマーク
１４…静電チャック
１５…コンデンサ[0001]
BACKGROUND OF THE INVENTION
The present invention particularly relates to a wafer alignment method in manufacturing a semiconductor device requiring a multilayer wiring structure pattern.
[0002]
[Prior art]
With the miniaturization of integrated circuits, the number of photolithography processes is increased, and a planarization technique is used to form a multilayer wiring structure. Along with this, high precision is also required for wafer alignment technology.
[0003]
The wafer alignment mark is usually formed in an empty area that does not function as a device for each shot on the wafer surface. The alignment mark is an etched portion formed on the wafer surface in the initial stage of the wafer photolithography process.
[0004]
There are a plurality of etching portions, which are provided so that coordinates for confirming the position of the wafer can be obtained. The etched portion is scanned with a light source having a non-exposure wavelength, for example, in a stepper, and the alignment deviation is corrected with high accuracy from the peak of the detected waveform.
[0005]
Recently, since the planarization technology indispensable for the multilayer wiring structure has been used, before the alignment mark on the lowermost layer becomes difficult to be detected, the alignment mark on the lowermost layer is positioned and a new alignment mark is used. And a process for detecting this new alignment mark is performed.
[0006]
In order to go through the flattening process of the stacked layer, the new alignment mark is filled with, for example, a metal for wiring and flattened together with other device regions. This makes mark detection using the above-described light source impossible.
[0007]
Therefore, conventionally, alignment mark detection using image processing has been introduced. This FIA (Field Image Alignment) system, for example, has a mechanism for capturing an image image in a stepper, and recognizes the position of capturing image data of an alignment mark embedded with metal.
[0008]
However, it is not suitable for the film type for which it is difficult to obtain the minimum contrast for image processing, or for the rough arrangement of the edge portion formed by high-temperature sputtering. For example, detection of an alignment mark such as an aluminum film formed by high-temperature sputtering causes a significant deterioration in the accuracy of image data capture, and degrades device reliability and yield.
[0009]
[Problems to be solved by the invention]
In view of the above-described circumstances, an object of the present invention is to provide a wafer alignment method that detects even a planarized alignment mark with high accuracy and thereby improves alignment accuracy.
[0010]
[Means for Solving the Problems]
According to the wafer alignment method of the present invention, the wafer surface is charged up with respect to the alignment mark formed by embedding metal in a predetermined region of the wafer surface, and the amount of charge charged in the alignment mark and the vicinity of the alignment mark The position of the alignment mark is recognized by detecting a difference from the charge amount of the wafer, and the wafer position is adjusted according to the position of the alignment mark.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view of a semiconductor device according to the wafer alignment method of the present invention. When an interlayer planarization step is performed during the wiring process, an alignment mark in which a wiring metal (for example, Cu) is embedded is formed as the alignment mark. In the figure, 11 is a wafer made of, for example, Si, 12-1 and 12-2 are insulating films, and 13 is the alignment mark. A number of elements constituting the integrated circuit are formed between the insulating film 12-1 and the wafer 11 at locations not shown, and the integrated circuit is connected between the insulating films 12-1 and 12-2 at locations not shown. The wiring pattern to be configured is configured.
[0012]
In the present invention, for example, the surface of the Si wafer 11 is charged up by charging the Si wafer 11. As a result, the position of the alignment mark 13 is recognized using the difference in detection between the amount of electrons charged in the Cu of the alignment mark 13 and the amount of electrons in the vicinity thereof, and the wafer position in the subsequent process is determined accordingly. adjust.
[0013]
FIG. 2 shows a specific alignment mark 13 detection process using FIG. For example, the surface of the Si wafer 11 is charged up by charging the Si wafer 11 with the electrostatic chuck 14. Thereafter, the capacitor 15 is scanned from right to left so as to cover the alignment mark 13. As a result, a waveform of the signal intensity of the detected electrons with respect to the capacitor position as shown in FIG. When such signals are added for the number of scans and averaged, and further differentiated, a waveform as shown in FIG. 3B is obtained. Points X ₁ and X ₂ where the waveform passes through the vertices are obtained, and the average value Xc is determined as the X coordinate of the mark. In this way, the position of the alignment mark is recognized, and the wafer position relating to the subsequent process is adjusted according to the position of the alignment mark.
[0014]
According to such an embodiment, even if the alignment mark is embedded and flattened with metal, the alignment mark position is detected by detecting the difference in the amount of electrons charged in the metal mark and the nearby insulator. In addition, alignment processing can be performed with higher accuracy and higher speed than the FIA method.
[0015]
In addition, although Cu was used for the flattened alignment mark, any metal can be used as long as it is used for wiring metal such as Al and Ag. Further, although the electrostatic chuck is used to charge the wafer surface with the alignment mark, the present invention is not limited to this, and a method of radiating electrons from above or charging by friction may be used. In addition to the capacitor, it is conceivable to use various devices that can detect charged electrons.
[0016]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a wafer alignment method capable of detecting a signal even with a flattened alignment mark and capable of detecting an alignment mark with high accuracy at high speed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a wafer alignment method of the present invention.
FIG. 2 is a cross-sectional view showing a specific alignment mark detection process using FIG. 1;
3A is a waveform diagram showing an electron amount detection signal during capacitor scanning by mark detection of FIG. 2, and FIG. 3B is an average of the total number of scans by mark detection and further differentiated. FIG.
[Explanation of symbols]
11 ... Wafers 12-1, 12-2 ... Insulating film 13 ... Alignment mark 14 ... Electrostatic chuck 15 ... Capacitor

Claims

Charging up the wafer surface with respect to an alignment mark in which metal is embedded in a predetermined region of the wafer surface, and detecting a difference between the charge amount charged on the alignment mark and the charge amount in the vicinity of the alignment mark A wafer alignment method comprising: recognizing a position of the alignment mark by adjusting the position of the wafer according to the position of the alignment mark.

A charge amount charged on the alignment mark and the alignment by charging the wafer surface with respect to the alignment mark flattened by embedding metal in a predetermined region of the wafer surface and scanning the wafer surface with a capacitor. A wafer alignment method comprising: detecting a difference from a charge amount in the vicinity of a mark to recognize a position of the alignment mark; and adjusting the wafer position according to the position of the alignment mark.

3. The wafer alignment method according to claim 1, wherein an electrostatic chuck is used to charge up the wafer surface.