JP3624100B2

JP3624100B2 - Semiconductor memory device

Info

Publication number: JP3624100B2
Application number: JP22918798A
Authority: JP
Inventors: 寛中村; 浩司細野; 和重神田; 健竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-13
Filing date: 1998-08-13
Publication date: 2005-02-23
Anticipated expiration: 2018-08-13
Also published as: JP2000057784A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特に昇圧された書き込み電圧を用いてデータ書き込み制御を行うＥＥＰＲＯＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭＯＳ構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”，“１”を記憶する。
【０００３】
図２５は、隣接する２個のＮＡＮＤ型セルを示している。直列接続された８個のメモリセルＭ１〜Ｍ８の一端は選択ゲートＳ１を介してビット線ＢＬに接続され、他端は別の選択ゲートＳ２を介して共通ソース線に接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは横方向に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として共通に配設されてこれがワード線となる。選択ゲートＳ１，Ｓ２のゲート電極も横方向に選択ゲート線ＳＧ１，ＳＧ２として共通接続される。
【０００４】
この様なＮＡＮＤ型セルでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み電圧を印加し、非選択ワード線には８〜１０Ｖ程度の中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。例えば、図２５では、ビット線ＢＬ１，ＢＬ２にそれぞれデータ“１”，“０”を与え、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭ、その他の非選択制御ゲート線ＣＧ１，ＣＧ３〜ＣＧ８に中間電圧ＶＭＷＬを与えて、メモリセルＭ２１に“１”書き込みを行う場合を示している。
【０００５】
即ち、“１”データ書き込みのビット線ＢＬ１は０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルＭ２１では、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態となる。“０”データ書き込みのビット線ＢＬ２には、ＶＣＣが与えられ、選択ゲート線ＳＧ１にＶＣＣが与えられて選択ゲートＳ１１がオフになる。従って“０”データが与えられたビット線に沿うメモリセルのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇し、８Ｖ程度まで達するから、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿ったメモリセルＭ２２でもしきい値の変動がなく、負のしきい値状態、即ち“０”データが書かれる。
【０００６】
ＮＡＮＤ型セルでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“０”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングにすればよい。
【０００７】
データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００８】
【発明が解決しようとする課題】
上述した従来のＥＥＰＲＯＭでは、データ書き込みのための書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる。
【０００９】
具体的に誤書き込みの生じる理由を、図２６を参照して説明する。図２６では、上述のデータ書き込みの例で、タイミングｔ０で昇圧が開始されて、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭが与えられ、残りの制御ゲート線に中間電圧ＶＭＷＬが与えられる場合に、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭに比べて遅い場合を示している。この様な中間電圧ＶＭＷＬの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧ＶＰＧＭが与えられるのは選択された一本の制御ゲート線であり、中間電圧ＶＭＷＬが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図２６のような中間電圧の昇圧の遅れが生じる。
【００１０】
このとき、上のデータ書き込みの例において、“０”データが与えられたビット線ＢＬ２に沿ったフローティングのチャネルの電位Ｖｃｈａｎｎｅｌは、図２６に示すように、非選択制御ゲート線との容量結合が支配的になるため、中間電圧ＶＭＷＬにほぼ追従して上昇する。書き込み電圧ＶＰＧＭがほぼ所望の２０Ｖになったタイミングｔ１において見ると、中間電圧ＶＭＷＬは未だ所望の１０Ｖに達していない。このとき、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿って、データ“１”がビット線ＢＬ１に与えられたメモリセルＭ２１で“１”書き込みが行われるが、同じ制御ゲート線ＣＧ２に沿ってビット線ＢＬ２に“０”データが与えられたメモリセルＭ２２に着目すると、タイミングｔ１では、チャネルの電圧が８Ｖに達していないため、制御ゲート・チャネル間に電子注入を阻止するのに必要な所望の電圧２０Ｖ−８Ｖ＝１２Ｖより大きな電圧がかかることになる。これにより、メモリセルＭ２２では誤って電子注入が生じ、“１”書き込みが行われてしまうおそれがある。
【００１１】
特に、データ書き込みの時間を短縮するために、書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬの充電動作を高速化した場合には、充電所要時間を細かく制御することが困難になり、上述した誤書き込みの危険はより大きくなる。
一方、上述した誤書き込みを防止するために、中間電圧の充電を書き込み電圧のそれに先行させる方式も考えられる。しかしこの方式は、トータルのデータ書き込みの所要時間を長くしてしまうという難点がある。
同様の問題は、ＮＡＮＤ型セルを用いるＥＥＰＲＯＭに限らず、書き込み電圧とこれより低い中間電圧を併用して選択的なデータ書き込みを行う方式の他のＥＥＰＲＯＭにも存在する。
【００１２】
この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、を備え、前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有することを特徴とする。
この発明に係る半導体記憶装置はまた、電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、を備え、前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路とを有し、前記エッジ検出回路の出力パルスの時間幅は、前記第１の昇圧回路の出力が昇圧開始から前記中間電圧の昇圧完了値の直前に達するまでの時間に設定され、且つ前記バイアス回路は、前記エッジ検出回路の出力パルスの立ち上がりで前記短絡回路をオン駆動し、立ち下がりで前記短絡回路をオフ駆動するものであることを特徴とする。
【００１４】
この発明において例えば、書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、また中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有するものとする。
また出力制御回路は、例えば、書き込み電圧発生回路の出力ノードと中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間短絡回路をオン駆動し、中間電圧を書き込み電圧に追従させる制御を行うバイアス回路とを備えて構成される。
【００１５】
上記バイアス回路を制御するためには例えば、（ａ）エッジ検出回路の出力によりセットされ、第２のリミット回路から得られるリミット信号によりリセットされるフリップフロップを備えるか、或いは（ｂ）エッジ検出回路の出力パルスの時間幅を、第１の昇圧回路の出力が昇圧開始から中間電圧の昇圧完了値の直前に達するまでの時間に設定し、バイアス回路は、このエッジ検出回路の出力パルスの立ち上がりで短絡回路をオン駆動し、立ち下がりで短絡回路をオフ駆動するようにする。
この発明において好ましくは、前記メモリセルアレイは、基板上に浮遊ゲートと制御ゲートが積層されたメモリセルを複数個直列接続して構成されるＮＡＮＤセルを配列して構成され、ＮＡＮＤセル内の選択されたメモリセルの制御ゲートに前記書き込み電圧を与え、ＮＡＮＤセル内の非選択メモリセルの制御ゲートに前記中間電圧を与えるデータ書き込みモードを有するものとする。
【００１６】
この発明に係る半導体記憶装置はまた、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルに与えられる、電源電圧より高い第１の昇圧電圧を発生する第１の昇圧電圧発生回路と、前記メモリセルアレイの非選択のメモリセルに与えられる、電源電圧より高く前記第１の昇圧電圧より低い第２の昇圧電圧を発生する第２の昇圧電圧発生回路と、前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達するまで前記第２の昇圧電圧発生回路の出力端子と前記第１の昇圧電圧発生回路の出力端子との間を短絡接続状態にすると共に、前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達した後に前記第１の昇圧電圧発生回路の出力端子と前記第２の昇圧電圧発生回路の出力端子との間を開放状態にする出力制御回路とを備え、前記第１の昇圧電圧発生回路は、電源電圧を昇圧して前記第１の昇圧電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記第２の昇圧電圧発生回路は、電源電圧を昇圧して前記第２の昇圧電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記第１の昇圧電圧発生回路の出力ノードと前記第２の昇圧電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記第２の昇圧電圧を前記第１の昇圧電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有することを特徴とする。
【００１７】
この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ１０２が設けられている。センスアンプ兼データラッチ１０２は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばＣＭＯＳフリップフロップを主体として構成される。
【００１９】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するために設けられている。
【００２０】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路１０８が設けられている。この書き込み電圧発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路１０９が設けられている。中間電圧発生回路１０９は、上述の書き込み電圧よりは低いが、電源電圧より昇圧された中間電圧を発生するものである。
【００２１】
これらの書き込み電圧発生回路１０８及び中間電圧発生回路１０９を制御するために、駆動信号制御回路１１０が設けられている。また、書き込み電圧発生回路１０８の出力に対して中間電圧発生回路１０９の出力電圧を一定条件で追従させる制御を行うために、出力制御回路１１１が設けられている。この出力制御回路１１１は、具体的には、中間電圧発生回路１０９の出力電圧と書き込み電圧発生回路１０８の出力電圧の差の最大値を、中間電圧発生回路１０９の出力電圧が所定レベルに達するまで制限し、その後上記最大値が制限されない状態で書き込み電圧発生回路１０８の出力電圧の上昇を継続させる制御を行うものである。
【００２２】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板１１の素子分離絶縁膜１２で囲まれた領域に形成されている。各メモリセルは、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４_１，１４_２，…，１４_８）が形成され、この上に層間絶縁膜１５を介して制御ゲート１６（１６_１，１６_２，…，１６_８）が形成されて、構成されている。これらのメモリセルのソース、ドレイン拡散層であるｎ型拡散層１９（１９_０，１９_１，…，１９_１０）は、隣接するもの同士共有する形で接続され、これによりＮＡＮＤセルが構成されている。
【００２３】
ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４_９，１６_９及び１４_１０，１６_１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。選択ゲート１４_９，１６_９及び１４_１０，１６_１０もそれぞれ行方向に連続に配設されて選択ゲート線ＳＧ１，ＳＧ２となる。
【００２４】
図４は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【００２５】
図５は、図１における書き込み電圧発生回路１０８及び中間電圧発生回路１０９の構成を示している。書き込み電圧発生回路１０８は、電源ＶＣＣから書き込み用高電圧ＶＰＧＭを得るためのＶＰＧＭ昇圧回路５１を有し、同様に中間電圧発生回路１０９は、書き込み時に非選択ワード線に与える中間電圧ＶＭＷＬを得るためのＶＭＷＬ昇圧回路５３を有する。これらのＶＰＧＭ昇圧回路５１の出力ノードＮ１と、ＶＭＷＬ昇圧回路５３の出力ノードＮ２の間に接続される出力制御回路１１１は、後に具体例を説明するが、一定条件の下で出力ノードＮ１，Ｎ２間の短絡，開放を制御する。
【００２６】
ＶＰＧＭ昇圧回路５１の出力には、その上限を設定し、上限になるとリミット信号ＶＰＧＭＬＭＴを出力するリミット回路５２が設けられている。ＶＭＷＬ昇圧回路５３の出力にも同様にその上限を設定してリミット信号ＶＭＷＬＬＭＴを出力するリミット回路５４が設けられている。
【００２７】
ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３には、図６に示すようなよく知られた昇圧回路が用いられる。各段のキャパシタＣ１，Ｃ２，…，Ｃ５の一端はそれぞれ、ダイオード接続されたプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５を介して電源ＶＣＣに接続され、他端はポンピング用インバータＩ０１，Ｉ０２，…，Ｉ０５を介して、図７に示す相補的な駆動クロックＣＫ１，ＣＫ２の供給端子に接続されている。また各段のキャパシタＣ１，Ｃ２，…，Ｃ５とプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５の接続ノードの間には、ダイオード接続された電荷転送用ＮＭＯＳトランジスタＱ２１，Ｑ２２，…，Ｑ２５が接続されている。
【００２８】
この昇圧回路は、駆動クロックＣＫ１，ＣＫ２により駆動されて、各キャパシタに電源ＶＣＣから充電された電荷は、駆動クロックＣＫ１，ＣＫ２が極性反転すると次段のキャパシタに転送されるという動作が繰り返され、これにより電源ＶＣＣより昇圧された電圧ＶＰＧＭ，ＶＭＷＬを発生する。一般に昇圧段数が多いほど、高い昇圧電圧が得られるため、２０Ｖ程度の書き込み電圧ＶＰＧＭを発生するＶＰＧＭ昇圧回路５１は、１０Ｖ程度の中間電圧ＶＭＷＬを発生するＶＭＷＬ昇圧回路５２より段数が多く設定される。
【００２９】
昇圧回路の出力端子と電源ＶＣＣの間には昇圧制御用のＤタイプＮＭＯＳトランジスタＱ３が接続されている。このＭＯＳトランジスタＱ３のゲートには、昇圧制御信号ＢＯＯＳＴがインバータＩを介して入る。制御信号ＢＯＯＳＴが“Ｌ”の間、ＭＯＳトランジスタＱ３はオンであり、出力端をＶＣＣに保つ。制御信号ＢＯＯＳＴが“Ｈ”になると、ＮＭＯＳトランジスタＱ３がオフとなり、クロックＣＫ１，ＣＫ２が入るとＶＣＣから次第に立ち上がる昇圧電圧を発生する。
【００３０】
図６に示す昇圧用駆動クロックＣＫ１，ＣＫ２を発生するのは、図１の駆動信号制御回路１１０である。具体的にこの駆動信号制御回路は１１０は、図８に示すように、リングオシレータ８１を主体として構成される。リングオシレータ８１は、チェーン接続されたインバータＩ１，Ｉ２，…，Ｉｎと、各段に設けられたキャパシタＣ１１，Ｃ１２，…，Ｃ１ｎ、及びリング接続を制御するためのＮＡＮＤゲートＧ１により構成される。ＮＡＮＤゲートＧ１の一端には制御信号ＢＯＯＳＴが入る。即ち、制御信号ＢＯＯＳＴが“Ｈ”になることにより、リングオシレータ８１は活性化されて、発振動作を開始する。
【００３１】
リングオシレータ８１のノードＡの発振出力は、ＮＡＮＤゲートＧ１１，Ｇ１２のそれぞれ一方の入力端に入る。ＮＡＮＤゲートＧ１１，Ｇ１２の他方の入力端にはそれぞれ、図５に示すリミット回路５２，５４により得られるリミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが入る。書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬが一定の上限に達するまでは、リミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが“Ｌ”であって、このときリングオシレータ８１の出力はＮＡＮＤゲートＧ１１，Ｇ１２を通って出力される。
【００３２】
ＮＡＮＤゲートＧ１１の出力は、１段のインバータＩ２１を介して、書き込み電圧用の一方の駆動クロックＣＫ１（ＶＰＧＭ）となり、２段のインバータＩ２２，Ｉ２３を介して他方の駆動クロックＣＫ２（ＶＰＧＭ）となる。同様に、ＮＡＮＤゲートＧ１２の出力は、１段のインバータＩ３１を介して、中間電圧用の一方の駆動クロックＣＫ１（ＶＭＷＬ）となり、２段のインバータＩ３２，Ｉ３３を介して他方の駆動クロックＣＫ２（ＶＭＷＬ）となる。書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬがそれぞれ一定の上限に達すると、リミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが“Ｈ”となり、ＮＡＮＤゲートＧ１１，Ｇ１２が閉じられて、駆動クロックＣＫ１，ＣＫ２は停止する。
【００３３】
図９は、図５に示す書き込み電圧発生回路１０８内のリミット回路５２の構成を示している。このリミット回路５２は、制御信号ＢＯＯＳＴにより昇圧開始される書き込み電圧ＶＰＧＭを分圧する抵抗Ｒ１１，Ｒ１２により構成された分圧回路５２１と、その分圧出力が入力される差動増幅回路５２２とから構成される。分圧回路５２１には、ＢＯＯＳＴにより活性化される活性化ＭＯＳトランジスタＱ１０１が挿入されている。差動増幅回路５２２は、差動ＮＭＯＳトランジスタ対Ｑ１０２，Ｑ１０３と、能動負荷であるＰＭＯＳトランジスタ対Ｑ１０４，Ｑ１０５からなるカレントミラー型差動増幅回路である。信号ＢＯＯＳＴが“Ｈ”の場合には、書き込み電圧ＶＰＧＭがあるレベルに達すると、差動増幅回路５２２はこれを検出して、“Ｈ”になるリミット信号ＶＰＧＭＬＭＴを出力することになる。
【００３４】
図１０は、図５に示す中間電圧発生回路１０９内のリミット回路５４の構成であり、図９と同様に構成されている。即ち、中間電圧ＶＭＷＬを分圧する抵抗Ｒ２１，Ｒ２２及び活性化用ＭＯＳトランジスタＱ１１１を含む分圧回路５４１と、その分圧出力が所定レベルを超えると反転する差動増幅回路５４２とから構成されている。
【００３５】
図１１は、図１の出力制御回路１１１の構成例である。この出力制御回路１１１は、書き込み電圧発生回路１０８の出力ノードＮ１と、中間電圧発生回路１０９の出力ノードＮ２の間を選択的に短絡接続するための短絡回路１３４として、これらのノードＮ１，Ｎ２間に介在させたＤタイプＮＭＯＳトランジスタＱ１００を持つ。この短絡用ＮＭＯＳトランジスタＱ１００の導通度を制御するために、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジを検出するエッジ検出回路１３１と、このエッジ検出回路１３１の出力によりセットされるフリップフロップ１３２と、このフリップフロップ１３２の出力により短絡用ＮＭＯＳトランジスタＱ１００のゲートを制御するバイアス回路１３３とが設けられている。
【００３６】
エッジ検出回路１３１は、制御信号ＢＯＯＳＴが一方の入力端子に直接入り、他方の入力端子にインバータＩ１３１と遅延要素τを介して、制御信号ＢＯＯＳＴが反転されて遅延された信号が入るＮＡＮＤゲートＧ１３１とその出力に設けられたインバータＩ１３２からなる。これにより、エッジ検出回路１３１は、制御信号ＢＯＯＳＴの立ち上がりエッジで遅延要素τにより決まる時間幅のパルスを出力する。フリップフロップ１３２は、２個のＮＯＲゲートＧ１３２，Ｇ１３３を組み合わせて構成されており、エッジ検出回路１３１からの出力パルスによりセットされる。
【００３７】
バイアス回路１３３は、フリップフロップ１３２の出力により相補的に駆動される、ソースが接地されたＮＭＯＳトランジスタＱ１３１，Ｑ１３２と、これらのＮＭＯＳトランジスタＱ１３１，Ｑ１３２のドレインとＶＰＧＭ昇圧回路５１の出力ノードＮ１の間に接続されたＰＭＯＳトランジスタＱ１３３，Ｑ１３４とを有する。ＮＭＯＳトランジスタＱ１３２とＰＭＯＳトランジスタＱ１３４の接続ノードは、短絡用ＮＭＯＳトランジスタＱ１００のゲートとＰＭＯＳトランジスタＱ１３３のゲートに接続されている。ＰＭＯＳトランジスタＱ１３４のゲートは、ＮＭＯＳトランジスタＱ１３１とＰＭＯＳトランジスタＱ１３３の接続ノードに接続されている。
【００３８】
この様に構成された出力制御回路１１１では、制御信号ＢＯＯＳＴが立ち上がって、フリップフロップ１３２の出力Ｑａが“Ｌ”になると、ＮＭＯＳトランジスタＱ１３１がオン、従ってＰＭＯＳトランジスタＱ１３４がオン、またＮＭＯＳトランジスタＱ１３２がオフになる。これにより、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは、ＶＰＧＭ昇圧回路５１の出力ノードＮ１と短絡され、出力ノードＮ１と共に上昇する。このとき短絡用ＭＯＳトランジスタＱ１００はオンであるから、本来書き込み電圧ＶＰＧＭの立ち上がりに比べて緩い立ち上がりを示す中間電圧ＶＭＷＬが、書き込み電圧ＶＰＧＭに追従して立ち上がる。
【００３９】
中間電圧発生回路１０９内のリミット回路５４から得られるリミット信号ＶＭＷＬＬＭＴによりフリップフロップ１３２がリセットされると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフになり、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは接地電位となって、短絡用ＭＯＳトランジスタＱ１００はオフになる。従って、出力ノードＮ１，Ｎ２の間は切り離され、ＶＭＷＬ昇圧回路５３からの中間電圧ＶＭＷＬは、上限値に止まり、書き込み電圧ＶＰＧＭは更に上昇を続けるという動作が行われる。
【００４０】
この実施例によるＥＥＰＲＯＭのデータ書き込み動作を、具体的に図１２を参照して説明する。書き込み信号ＰＲＯＧＲＡＭが入り、ビット線ＢＬにはデータ“０”，“１”に応じて、ＶＣＣ，ＶＳＳ（＝０Ｖ）が与えられ、選択ブロックのドレイン側の選択ゲート線ＳＧ１にはＶＣＣ、ソース側の選択ゲート線ＳＧ２にはＶＳＳが与えられる。これにより、“１”データが与えられたビット線に沿ったチャネルでは、Ｖｃｈａｎｎｅｌ＝０Ｖとなり、“０”データが与えられたビット線に沿ったチャネルは、Ｖｃｈａｎｎｅｌ＝ＶＣＣ−Ｖｔｈのフローティングとなる。
【００４１】
そして、タイミングｔ０で昇圧制御信号ＢＯＯＳＴが立ち上がると、ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３が昇圧動作を開始して、選択ブロックの選択された制御ゲート線（図１２の場合、ＣＧ２）には書き込み電圧ＶＰＧＭが、選択ブロックの残りの非選択の制御ゲート線ＣＧｉには中間電圧ＶＭＷＬが与えられる。
書き込み電圧発生回路１０８及び中間電圧発生回路１０９内のリミット回路５２，５４がリミット検出信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴを出さない限り、出力制御回路１１１では、前述のように、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈが書き込み電圧ＶＰＧＭに追従する。従って短絡用ＭＯＳトランジスタＱ１００がオンあって、この間、ＶＰＧＭ昇圧回路５１の出力ノードＮ１とＶＭＷＬ昇圧回路５４の出力ノードＮ２は短絡されている。これにより図１２に示すように、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭに追従して上昇する。中間電圧ＶＭＷＬの上昇に従って、容量結合によりフローティングのチャネル電位Ｖｃｈａｎｎｅｌも上昇する。
【００４２】
タイミングｔ１で、中間電圧発生回路１０９内のリミット回路５４が、ＶＭＷＬ＝１０Ｖでリミット信号ＶＭＷＬＬＭＴ＝“Ｈ”を出力すると、これが駆動信号制御回路１１０に送られ、図８に示す中間電圧用クロックＣＫ１（ＶＭＷＬ），ＣＫ２（ＶＭＷＬ）の出力部がオフになる。これにより、中間電圧ＶＭＷＬは１０Ｖで上昇が止まる。同時に、リミット信号ＶＭＷＬＬＭＴ＝“Ｈ”により、出力制御回路１１１ではフリップフロップ１３２がリセットされる。これにより、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈが“Ｌ”（＝ＶＳＳ）になり、出力ノードＮ１，Ｎ２はＶＣＣ以上であるから、短絡用ＭＯＳトランジスタＱ１００はオフになる。この後、書き込み電圧ＶＰＧＭのみが、中間電圧ＶＭＷＬに拘わらず上昇を続ける。
【００４３】
そして、タイミングｔ２で、書き込み電圧発生回路１０８内のリミット回路５２がリミット信号ＶＰＧＭＬＭＴ＝“Ｈ”を出力すると、書き込み電圧ＶＰＧＭは例えば２０Ｖで上昇を止める。そして、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿ったメモリセルのうち、ビット線ＢＬに“１”データが与えられたメモリセルにおいて、チャネルから浮遊ゲートへの電子注入が生じ、“１”書き込みがなされる。“０”データが与えられたビット線に沿ったメモリセルでは、容量結合によりチャネル電位が上昇して、電子注入が生じない。また、“１”データが与えられたビット線に沿ったメモリセルでは、制御ゲート線に中間電圧ＶＭＷＬが与えられているものでは、制御ゲート・チャネル間電圧が１０Ｖしかないため、電子注入は生じない。
【００４４】
従ってこの実施例によると、従来のように、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭのそれに遅れる結果、“０”データが与えられたビット線に沿ったメモリセルのチャネル電位上昇が遅れて、誤書き込みが生じるという事態は防止される。
【００４５】
図１１では、出力制御回路１１１の短絡回路１３４として、ＤタイプＮＭＯＳトランジスタＱ１００を用いたが、この短絡回路１３４の部分は、図１３（ａ）〜（ｆ）のように変形することができる。図１３（ａ）は、ＥタイプのＮＭＯＳトランジスタＱ１４１を短絡用ＭＯＳトランジスタとして用いた例である。図１３（ｂ）は、図１３（ａ）に対して更にダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４２を直列に接続した例である。図１３（ｃ）は、図１３（ｂ）に対して更に、ダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４３を直列に接続した例である。図１３（ｄ）は、図１１に示すＤタイプＮＭＯＳトランジスタＱ１００に対して、ダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４２を直列に接続した例である。図１３（ｅ），（ｆ）はそれぞれ、図１３（ｂ），（ｄ）のトランジスタの上下を入れ替えた構成である。
【００４６】
図１３（ａ），（ｂ），（ｄ），（ｆ）の場合、短絡される書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬの間にＭＯＳトランジスタ１個分のしきい値電圧の差が生じる。図１３（ｃ），（ｅ）では、ＮＭＯＳトランジスタ２個分のしきい値の差が生じる。
例えば、図１３（ａ）の短絡用ＭＯＳトランジスタＱ１４１を用いた場合の書き込み動作タイミングを図１２に対応させて示すと、図１４のようになる。図１２との違いは、中間電圧のリミット信号ＶＭＷＬＬＭＴが“Ｈ”（＝ＶＣＣ）となるタイミングｔ１において、中間電圧ＶＭＷＬ＝１０Ｖとして、書き込み電圧がＶＰＧＭ＝１０Ｖ＋Ｖｔｈｎ１（Ｖｔｈｎ１：ＭＯＳトランジスタＱ１４１のしきい値）であり、これと同電位であるノードＣＯＮ１Ｈ，制御ゲート線ＣＧ２が同じく、１０Ｖ＋Ｖｔｈｎ１となっている点である。
【００４７】
この様に、中間電圧昇圧時、書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬは必ずしも同電位である必要はなく、多少の電位差があっても、誤書き込みが生じない程度であれば問題はない。何故なら、書き込み電圧の充電完了までに中間電圧の昇圧が完了していれば、前述した誤書き込みは発生しないからである。また、中間電圧ＶＭＷＬの昇圧完了時点で、書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬの差は、ＭＯＳトランジスタのしきい値で決まる小さい値に設定され、しかも書き込み電圧ＶＰＧＭは設定レベル２０Ｖより低い値にあり、書き込み電圧ＶＰＧＭの昇圧完了まで更に時間がかかるため、ＶＰＧＭの昇圧完了は必ずＶＭＷＬの昇圧完了後となるためである。
【００４８】
以上のように、図１３（ａ）〜（ｆ）の構成を用いることにより、書き込み電圧ＶＰＧＭに中間電圧ＶＭＷＬが追従する際の両者の電位差を、適当に設定することができ、これにより誤書き込みが生じない範囲で書き込み電圧ＶＰＧＭの昇圧所要時間が最も短くなるようにすることが可能となる。
【００４９】
上記実施例では、“０”データ書き込みのビット線にＶＣＣを与える方式を説明したが、ビット線側の選択ゲート線ＳＧ１に非選択の制御ゲート線と同様の中間電圧ＶＭＷＬを与え、“０”データ書き込みのビット線に別の中間電圧ＶＭＢＬ（例えば、ＶＭＢＬ＝８Ｖ）を与える方式を用いることもできる。この場合、図１の書き込み電圧発生回路１０８、中間電圧発生回路１０９に加えて、もう一つの中間電圧発生回路が必要となる。
【００５０】
その様な実施例の書き込み電圧発生回路１０８、中間電圧発生回路１０９及び出力制御回路１１１に相当する部分の構成を、図５に対応させて、図１５に示す。書き込み電圧発生回路１０８、中間電圧発生回路１０９の他に、図示のようにもう一つの中間電圧発生回路１０９ｂが設けられる。この中間電圧発生回路１０９ｂは上述のように、“０”データを与えるビット線に印加する中間電圧ＶＭＢＬを発生させるもので、ＶＭＢＬ昇圧回路５５と、その上限を設定するリミット回路５６とから構成される。
【００５１】
そして、書き込み電圧発生回路１０８と中間電圧発生回路１０９の間に出力制御回路１１１を設けるのと同じ趣旨で、書き込み電圧発生回路１０８と中間電圧発生回路１０９ｂの出力ノードＮ１，Ｎ３の間に出力制御回路１１１ｂが設けられる。
中間電圧発生回路１０９ｂの追加に伴って、駆動信号制御回路１１０も変更される。即ち、図８に示す回路に加えて、図１６に示すような、図８のリングオシレータ８１のノードＡにつながる相補クロック発生部が必要になる。このクロック発生部が、中間電圧発生回路１０９ｂ内のリミット回路５６から得られるリミット信号ＶＭＢＬＬＭＴにより制御されてクロック発生を止めることは、書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬの発生のためのクロック発生部と同様である。
【００５２】
また、図１５の中間電圧発生回路１０９ｂ内のリミット回路５６は、図１７のように構成される。その構成は、図９及び図１０に示すリミット回路５２，５４と基本的に同じであり、抵抗分圧回路５６１と、差動増幅回路５６２とから構成される。
【００５３】
図１８は、図１５における出力制御回路１１１ｂの構成である。これも基本的に、図１１に示す出力制御回路１１１と同様に構成されている。即ち、ＶＰＧＭ昇圧回路５１の出力ノードＮ１とＶＭＢＬ昇圧回路５５の出力ノードＮ３の間に一定条件で短絡する短絡用ＮＭＯＳトランジスタＱ１００ｂを介在させ、このＭＯＳトランジスタＱ１００ｂを制御するために、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジを検出するエッジ検出回路１３１ｂ、このエッジ検出回路１３１ｂによりセットされるフリップフロップ１３２ｂ、及びこのフリップフロップ１３２ｂにより制御されるバイアス回路１３３ｂを備える。
【００５４】
この実施例の書き込み動作タイミングを、図１２に対応させて図１９に示す。タイミングｔ１０で昇圧制御信号ＢＯＯＳＴが立ち上がって、書き込み電圧ＶＰＧＭに追従して二つの中間電圧ＶＭＷＬ，ＶＭＢＬが上昇する。タイミングｔ１１で、ＶＭＢＬ＝８Ｖとなりリミット信号ＶＭＢＬＬＭＴ＝“Ｈ”が出力されると、出力制御回路１１１ｂでは短絡用ＭＯＳトランジスタＱ１００ｂのゲートノードＣＯＮ２Ｈが“Ｌ”になって、ＭＯＳトランジスタＱ１００ｂがオフになる。従って中間電圧ＶＭＢＬは書き込み電圧ＶＰＧＭとは切り離され、その後書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬがそのまま上昇を続ける。タイミングｔ１２で中間電圧ＶＭＷＬが１０Ｖになり、リミット信号ＶＭＷＬＬＭＴ＝“Ｈ”が出力されると、先の実施例と同様に、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭと切り離され、その後書き込み電圧ＶＰＧＭのみが上昇する。タイミングｔ１３に、書き込み電圧ＶＰＧＭが２０Ｖになり、書き込み電圧ＶＰＧＭの昇圧も停止する。
【００５５】
以上のようにこの実施例の場合も、中間電圧ＶＭＷＬ，ＶＭＢＬがそれぞれ昇圧完了するまで、これらを書き込み電圧ＶＰＧＭに追従させることにより、中間電圧ＶＭＷＬ，ＶＭＢＬの昇圧完了を書き込み電圧ＶＰＧＭの昇圧完了より早めることができ、先の実施例と同様に誤書き込みを防止することができる。特にこの実施例の場合、“０”データのビット線につながるメモリセルのチャネルをビット線から直接中間電圧ＶＭＢＬに設定することにより、より確実に誤書き込みを防止することができる。
【００５６】
ここまでの実施例では、出力電圧制御回路１１１は、中間電圧のリミット検出を行って、その検出結果により中間電圧の出力ノードＮ２と書き込み電圧の出力ノードＮ１の切り離しを制御するようにした。これに対して、出力電圧制御回路１１１として、予め定められた一定時間、中間電圧の出力ノードＮ２を書き込み電圧の出力ノードＮ１に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードＮ１，Ｎ２を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい。
【００５７】
この方式を用いる場合、出力電圧制御回路１１１は、図１１に代わって、図２０のような構成とすることができる。即ち、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジ検出回路１３１の遅延要素τにより決まるパルス幅をＴ１として、これをそのまま、二つの出力ノードＮ１，Ｎ２間を短絡する時間とする。具体的には、立ち上がりエッジ検出回路１３１の出力が“Ｈ”になると、バイアス回路１３３ではＮＭＯＳトランジスタＱ１３２がオフ、ＰＭＯＳトランジスタＱ１３４がオンになり、短絡用ＭＯＳトランジスタＱ１００はゲートノードＣＯＮ１Ｈが出力ノードＮ１に接続されてオンして、出力ノードＮ１，Ｎ２は短絡される。時間Ｔ１が経過してエッジ検出回路１３１の出力が“Ｌ”になると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフとなり、短絡用ＭＯＳトランジスタＱ１００はオフ、従って出力ノードＮ１，Ｎ２の間は切り離される。
【００５８】
この実施例の場合の書き込み動作タイミングを図１２に対応させて示すと、図２１のようになる。昇圧開始のタイミングｔ２０から、時間Ｔ１のタイミングｔ２１までが、上述したエッジ検出回路１３１のパルス幅であり、この間中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭに追従する。タイミングｔ２１の後、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭとは切り離されるが、未だ上昇は続ける。そして、リミット信号ＶＭＷＬＬＭＴが“Ｈ”になるタイミングｔ２２で、中間電圧ＶＭＷＬの昇圧は停止する。更にリミット信号ＶＰＧＭＬＭＴが“Ｈ”になるタイミングｔ２３で書き込み電圧ＶＰＧＭの昇圧も停止する。
【００５９】
この実施例の場合、書き込み電圧ＶＰＧＭに追従する中間電圧ＶＭＷＬが昇圧完了電圧１０Ｖになる直前、即ち１０Ｖ−ΔＶで追従動作が終わるように、時間Ｔ１を設定することが望ましい。これにより、書き込み電圧ＶＰＧＭの昇圧完了前に中間電圧は昇圧完了し、しかも書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬが独立に昇圧される時間（ｔ２２−ｔ２１）はごく小さく、従って誤書き込みが生じるおそれはない。
【００６０】
この発明は、上記実施例に限られない。
例えば実施例では、８個のメモリセルでＮＡＮＤセルを構成したが、２，４，１６，３２，６４等の他の適当な個数でＮＡＮＤセルを構成した場合にも同様にこの発明を適用することができる。また実施例では、データ書き込みを説明したが、高い消去電圧とこれより低い中間電圧を用いるデータ消去動作についてもこの発明を適用することができる。
更に実施例では、正方向の電圧のみを考えたが、負方向の昇圧電圧を用いる場合にも、この発明が適用できることは勿論である。
また、図２２に示すＮＯＲ型セルを用いたＥＥＰＲＯＭ、図２３に示すＤＩＮＯＲ型セルを用いたＥＥＰＲＯＭ、図２４に示すＡＮＤ型セルを用いたＥＥＰＲＯＭにもこの発明を適用することが可能である。
更に、この発明は、ＥＥＰＲＯＭに限らず、電源電圧より高い複数の昇圧電圧を必要とする各種半導体メモリに適用することができる。
【００６１】
【発明の効果】
以上述べたようにこの発明によれば、データ書き込みに用いられる昇圧電圧である書き込み電圧と中間電圧とを、中間電圧が一定レベルに達するまで書き込み電圧に追従させることにより、書き込みに要する時間を長くすることなく、誤書き込みを防止することを可能とした半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施例のＮＡＮＤセルの平面図と等価回路図を示す。
【図３】同実施例のＮＡＮＤセルの断面構造を示す。
【図４】同実施例のメモリセルアレイの等価回路を示す。
【図５】図１の書き込み電圧発生回路及び中間電圧発生回路部の構成を示す。
【図６】図５のＶＰＧＭ昇圧回路，ＶＭＷＬ昇圧回路の構成を示す。
【図７】図６の昇圧回路に用いられる駆動クロックを示す。
【図８】図１の駆動信号制御回路の構成を示す。
【図９】図５のリミット回路５２の構成を示す。
【図１０】図５のリミット回路５４の構成を示す。
【図１１】図５の出力電圧制御回路１１１の構成を示す。
【図１２】同実施例の書き込み動作を説明するためのタイミング図である。
【図１３】図１１における短絡回路１３４の変形例を示す。
【図１４】図１３（ａ）の短絡回路を用いた場合の書き込み動作タイミングを図１２に対応させて示す。
【図１５】二つの中間電圧を用いる実施例による昇圧電圧発生回路部の構成を示す。
【図１６】同実施例において、図８のクロック発生回路に付加される回路を示す。
【図１７】同実施例における中間電圧ＶＭＢＬのリミット回路の構成を示す。
【図１８】図１５における出力制御回路１１１ｂの構成を示す。
【図１９】同実施例の書き込み動作タイミングを図１２に対応させて示す。
【図２０】別の実施例における出力制御回路の構成を示す。
【図２１】同実施例の書き込み動作タイミングを図１２に対応させて示す。
【図２２】ＮＯＲセル型ＥＥＰＲＯＭの等価回路を示す。
【図２３】ＤＩＮＯＲセル型ＥＥＰＲＯＭの等価回路を示す。
【図２４】ＡＮＤセル型ＥＥＰＲＯＭの等価回路を示す。
【図２５】従来のＮＡＮＤセル型ＥＥＰＲＯＭのデータ書き込み時の電位関係を示す。
【図２６】従来のＮＡＮＤセル型ＥＥＰＲＯＭでの誤書き込みを説明するためのタイミング図である。
【符号の説明】
１０１…メモリセルアレイ、１０２…センスアンプ兼データラッチ、１０３…カラムデコーダ、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板電位制御回路、１０８…書き込み電圧発生回路、１０９…中間電圧発生回路、１１１…出力制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device useful when applied to an EEPROM or the like that performs data write control using a boosted write voltage.
[0002]
[Prior art]
Conventionally, as one of semiconductor memory devices, EEPOM that enables electrical rewriting is known. In particular, a NAND cell type EEPROM in which a plurality of memory cells are connected in series to form a NAND cell is attracting attention as being highly integrated. A NAND-type EEPROM memory cell uses a FETMOS structure in which a charge storage layer (floating gate) and a control gate are stacked on a semiconductor substrate. This memory cell stores data “0” and “1” depending on the amount of charge accumulated in the floating gate.
[0003]
FIG. 25 shows two adjacent NAND cells. One end of the eight memory cells M1 to M8 connected in series is connected to the bit line BL via the selection gate S1, and the other end is connected to the common source line via another selection gate S2. The control gates of the memory cells in the NAND type cell are arranged in common as control gate lines CG1, CG2,... CG8 in the horizontal direction, which become word lines. The gate electrodes of the selection gates S1 and S2 are also commonly connected in the horizontal direction as selection gate lines SG1 and SG2.
[0004]
In such a NAND cell, data write is performed by applying a boosted write voltage of about 20 V to a selected word line (control gate line) and applying an intermediate voltage of about 8 to 10 V to a non-selected word line. Then, the channel voltage of the selected memory cell is controlled according to the data “0” and “1”. For example, in FIG. 25, data “1” and “0” are applied to the bit lines BL1 and BL2, respectively, the write voltage VPGM is applied to the control gate line CG2, and the intermediate voltage VMWL is applied to the other non-selected control gate lines CG1, CG3 to CG8. A case where “1” is written to the memory cell M21 is shown.
[0005]
That is, the bit line BL1 for writing "1" data is set to 0V, and this bit line voltage is transferred to the channel of the selected memory cell. As a result, in the selected memory cell M21, electrons are injected into the floating gate by the tunnel current, and the threshold value becomes positive. VCC is applied to the bit line BL2 for writing “0” data, VCC is applied to the selection gate line SG1, and the selection gate S11 is turned off. Therefore, the channel of the memory cell along the bit line to which “0” data is applied becomes floating. As a result, the potential of the channel rises due to capacitive coupling from the control gate and reaches about 8 V. Therefore, the threshold voltage does not vary even in the memory cell M22 along the control gate line CG2 to which the write voltage VPGM is applied, and the channel is negative. A threshold state, ie "0" data is written.
[0006]
For example, data erasing in the NAND cell is performed by applying 0 V to all word lines and applying an erasing voltage of about 20 V to the substrate or well in the entire memory cell array, and the charge of the floating gate is transferred to the substrate side in all memory cells. To release. As a result, all the memory cells are erased to the data “0” state having a negative threshold value. When there are a plurality of blocks in the memory cell array, data may be erased in units of blocks. In this case, a well is formed for each block, the above condition is given to the selected block, and all the word lines may be made floating for the non-selected block.
[0007]
Data read is performed by applying 0 V to the selected word line, and applying an intermediate voltage to turn on the memory cell regardless of data “0” and “1” to the remaining word lines to determine whether or not the NAND type cell becomes conductive. This is done by detecting with a line.
[0008]
[Problems to be solved by the invention]
The conventional EEPROM described above requires separate booster circuits to generate the write voltage VPGM and the intermediate voltage VMWL for writing data. However, the boost time of the write voltage booster circuit and the intermediate voltage booster circuit varies depending on manufacturing conditions, temperature, and other conditions. This variation in the boosting time causes erroneous writing.
[0009]
The reason why erroneous writing occurs will be specifically described with reference to FIG. In FIG. 26, in the above-described example of data writing, when the boosting is started at timing t0, the write voltage VPGM is applied to the control gate line CG2, and the intermediate voltage VMWL is applied to the remaining control gate lines. The case where the rise of VMWL is slower than the write voltage VPGM is shown. Such a delay in the boost time of the intermediate voltage VMWL is caused not only by the variation in the manufacturing conditions described above but also by the large difference in the load size of each booster circuit. That is, the write voltage VPGM is supplied to one selected control gate line, and the intermediate voltage VMWL is supplied to all the remaining control gate lines. Therefore, the booster circuit for the intermediate voltage is more loaded. As a result, there is a delay in boosting the intermediate voltage as shown in FIG.
[0010]
At this time, in the above example of data writing, the potential Vchannel of the floating channel along the bit line BL2 to which “0” data is applied is capacitively coupled to the non-selected control gate line as shown in FIG. Since it becomes dominant, it rises substantially following the intermediate voltage VMWL. When viewed at the timing t1 when the write voltage VPGM becomes almost the desired 20V, the intermediate voltage VMWL has not yet reached the desired 10V. At this time, “1” is written in the memory cell M21 in which the data “1” is applied to the bit line BL1 along the control gate line CG2 to which the write voltage VPGM is applied, but along the same control gate line CG2. When attention is paid to the memory cell M22 to which data “0” is applied to the bit line BL2, the voltage of the channel does not reach 8V at timing t1, so that it is necessary to prevent electron injection between the control gate and the channel. A voltage higher than the desired voltage 20V-8V = 12V is applied. As a result, in the memory cell M22, electrons are erroneously injected, and “1” writing may be performed.
[0011]
In particular, when the charge operation of the write voltage VPGM and the intermediate voltage VMWL is accelerated in order to shorten the data write time, it becomes difficult to finely control the required charge time. Become bigger.
On the other hand, in order to prevent the above-described erroneous writing, a method in which charging of the intermediate voltage precedes that of the writing voltage can be considered. However, this method has a drawback that it takes a long time to write the total data.
A similar problem exists not only in an EEPROM using NAND type cells, but also in other EEPROMs that selectively write data using a write voltage and an intermediate voltage lower than this.
[0012]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor memory device capable of preventing erroneous writing without increasing the time required for writing.
[0013]
[Means for Solving the Problems]
A semiconductor memory device according to the present invention includes a memory cell array in which memory cells that can be electrically rewritten and store data in a nonvolatile manner are arranged in a matrix, a decoder that performs memory cell selection of the memory cell array, and selection of the memory cell array A write voltage generation circuit for generating a write voltage higher than the power supply voltage, which is given to the memory cell that has been written to, and a data voltage higher than the power supply voltage, given to the non-selected memory cell of the memory cell array, when the data is written An intermediate voltage generating circuit for generating a low intermediate voltage; and limiting a difference between an output voltage of the intermediate voltage generating circuit and an output voltage of the write voltage generating circuit until the output voltage of the intermediate voltage generating circuit reaches a predetermined level, and thereafter The write voltage in a state where the difference in the output voltage is not limited And an output control circuit to continue to rise in the output voltage of the live circuitThe write voltage generation circuit boosts a power supply voltage to generate the write voltage, and detects that the output voltage of the first boost circuit has reached a predetermined value and outputs a limit signal. A first limit circuit for outputting, the intermediate voltage generation circuit boosting a power supply voltage to generate the intermediate voltage, and an output voltage of the second boost circuit is a predetermined value And a second limit circuit for outputting a limit signal upon detecting that the output voltage has reached the output node, wherein the output control circuit selectively selects an output node of the write voltage generation circuit and an output node of the intermediate voltage generation circuit. A short circuit for short-circuiting, an edge detection circuit for detecting the rising edge of the boost control signal of the first and second boost circuits, and the output of the edge detection circuit to turn on the short circuit for a certain period of time. And a bias circuit for controlling the intermediate voltage to follow the write voltage and an output from the edge detection circuit, and reset by a limit signal obtained from the second limit circuit to control the bias circuit. With flip-flopIt is characterized by that.
The semiconductor memory device according to the present invention also includes a memory cell array in which memory cells that can be electrically rewritten and store data in a nonvolatile manner are arranged in a matrix, a decoder that selects a memory cell of the memory cell array, A write voltage generation circuit for generating a write voltage higher than a power supply voltage, which is given to the selected memory cell when data is written, and a write voltage higher than the power supply voltage, which is given to the unselected memory cells of the memory cell array An intermediate voltage generating circuit for generating a lower intermediate voltage, and limiting a difference between an output voltage of the intermediate voltage generating circuit and an output voltage of the write voltage generating circuit until the output voltage of the intermediate voltage generating circuit reaches a predetermined level; After that, the write with the output voltage difference is not limited An output control circuit for continuously increasing the output voltage of the voltage generation circuit, wherein the write voltage generation circuit boosts a power supply voltage to generate the write voltage, and the first boost circuit. A first limit circuit that detects that the output voltage of the circuit has reached a predetermined value and outputs a limit signal. The intermediate voltage generation circuit boosts a power supply voltage to generate the intermediate voltage. 2 and a second limit circuit that outputs a limit signal upon detecting that the output voltage of the second boost circuit has reached a predetermined value, and the output control circuit includes the write voltage. A short circuit for selectively short-circuiting the output node of the generation circuit and the output node of the intermediate voltage generation circuit; an edge detection circuit for detecting a rising edge of the boost control signal of the first and second boost circuits; This A bias circuit for controlling the intermediate voltage to follow the write voltage by driving the short circuit on for a predetermined time by an output pulse of the edge detection circuit, and the time width of the output pulse of the edge detection circuit is The time is set until the output of the first booster circuit reaches the level just before the boost completion value of the intermediate voltage from the start of boosting, and the bias circuit turns on the short circuit at the rising edge of the output pulse of the edge detection circuit It is driven, and the short circuit is driven off at the falling edge.
[0014]
In the present invention, for example, the write voltage generation circuit detects a first booster circuit that boosts the power supply voltage to generate the write voltage, and detects that the output voltage of the first booster circuit has reached a predetermined value. A first limit circuit that outputs a limit signal, and the intermediate voltage generation circuit boosts a power supply voltage to generate the intermediate voltage, and an output voltage of the second boost circuit. And a second limit circuit that outputs a limit signal upon detecting that has reached a predetermined value.
The output control circuit also includes, for example, a short circuit for selectively short-circuiting the output node of the write voltage generation circuit and the output node of the intermediate voltage generation circuit, and the rising edge of the boost control signal of the first and second boost circuits. And a bias circuit that controls to turn on the short circuit for a certain period of time by an output pulse of the edge detection circuit and to make the intermediate voltage follow the write voltage.
[0015]
In order to control the bias circuit, for example, (a) a flip-flop set by the output of the edge detection circuit and reset by a limit signal obtained from the second limit circuit is provided, or (b) an edge detection circuit The time width of the output pulse is set to the time from when the output of the first booster circuit reaches the level just before the boost completion value of the intermediate voltage from the start of boosting, and the bias circuit is set at the rising edge of the output pulse of the edge detection circuit. The short circuit is turned on, and the short circuit is turned off at the falling edge.
Preferably, in the present invention, the memory cell array is configured by arranging NAND cells configured by serially connecting a plurality of memory cells in which a floating gate and a control gate are stacked on a substrate, and selected in the NAND cell. It is assumed that the memory cell has a data write mode in which the write voltage is applied to the control gate of the memory cell and the intermediate voltage is applied to the control gate of the unselected memory cell in the NAND cell.
[0016]
The semiconductor memory device according to the present invention also has a memory cell array in which memory cells are arranged in a matrix, a decoder that performs memory cell selection of the memory cell array, and a power supply voltage that is applied to the selected memory cell of the memory cell array. A first boosted voltage generating circuit for generating a first boosted voltage; and a second boosted voltage that is applied to an unselected memory cell of the memory cell array and is higher than a power supply voltage and lower than the first boosted voltage. A second boosted voltage generating circuit; and an output terminal of the second boosted voltage generating circuit and an output terminal of the first boosted voltage generating circuit until an output voltage of the second boosted voltage generating circuit reaches a predetermined level. Between the first boosted voltage generation circuit and the second boosted voltage generation circuit after the output voltage reaches a predetermined level. And an output control circuit for a between the force terminal and the output terminal of said second boosted voltage generating circuit in an open stateThe first boosted voltage generating circuit boosts the power supply voltage to generate the first boosted voltage, and that the output voltage of the first boosted circuit has reached a predetermined value. A first limit circuit that detects and outputs a limit signal, and the second boosted voltage generation circuit boosts a power supply voltage to generate the second boosted voltage; and A second limit circuit that detects that the output voltage of the second booster circuit has reached a predetermined value and outputs a limit signal, and the output control circuit includes a first booster voltage generator circuit. A short circuit for selectively short-circuiting an output node and an output node of the second boost voltage generation circuit; an edge detection circuit for detecting a rising edge of the boost control signal of the first and second boost circuits; Constant by output pulse of this edge detection circuit The short circuit is turned on and the bias circuit for controlling the second boosted voltage to follow the first boosted voltage and the output of the edge detection circuit are set and obtained from the second limit circuit. A flip-flop that is reset by a limit signal to control the bias circuit.It is characterized by that.
[0017]
According to the present invention, the difference between the intermediate voltage applied to the non-selected memory cell and the write voltage applied to the selected memory cell is limited by the output control circuit until the intermediate voltage reaches a predetermined level. Specifically, the intermediate voltage is made to follow the write voltage until it reaches a certain level. This prevents erroneous writing due to the delay of the rising edge of the intermediate voltage compared to the writing voltage.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a block configuration of a NAND cell type EEPROM according to an embodiment of the present invention. As will be described later, the memory cell array 101 is configured by arranging NAND cells in which nonvolatile memory cells are connected in series. A sense amplifier / data latch 102 is provided to sense bit line data of the memory cell array 101 or hold write data. The sense amplifier / data latch 102 also performs bit line potential control when performing verify read after data write and rewrite to an insufficiently written memory cell, and is composed mainly of, for example, a CMOS flip-flop.
[0019]
The sense amplifier / data latch 102 is connected to the data input / output buffer 106. The connection between the sense amplifier / data latch 102 and the data input / output buffer 106 is controlled by the output of the column decoder 103 that receives the address signal from the address buffer 104.
A row decoder 105 is provided for the memory cell array 101 in order to select a memory cell, and more specifically to control a control gate and a selection gate. The substrate potential control circuit 107 is provided to control the potential of the p-type substrate (or p-type well) on which the memory cell array 101 is formed.
[0020]
A write voltage generation circuit 108 is provided to generate a write voltage boosted from the power supply voltage when data is written to a selected memory cell in the memory cell array 101. In addition to the write voltage generation circuit 108, an intermediate voltage generation circuit 109 is provided for generating an intermediate voltage to be applied to unselected memory cells during data writing. The intermediate voltage generation circuit 109 generates an intermediate voltage that is lower than the above-described write voltage but boosted from the power supply voltage.
[0021]
In order to control the write voltage generation circuit 108 and the intermediate voltage generation circuit 109, a drive signal control circuit 110 is provided. In addition, an output control circuit 111 is provided in order to control the output voltage of the intermediate voltage generation circuit 109 to follow the output of the write voltage generation circuit 108 under a certain condition. Specifically, the output control circuit 111 determines the maximum value of the difference between the output voltage of the intermediate voltage generation circuit 109 and the output voltage of the write voltage generation circuit 108 until the output voltage of the intermediate voltage generation circuit 109 reaches a predetermined level. Control is then performed so that the output voltage of the write voltage generation circuit 108 continues to rise in a state where the maximum value is not limited.
[0022]
2A and 2B are a plan view and an equivalent circuit diagram of one NAND cell portion of the memory cell array 101, and FIGS. 3A and 3B are A-A ′ and B in FIG. It is -B 'sectional drawing. The NAND cell is formed in a region surrounded by the element isolation insulating film 12 of the p-type silicon substrate 11. Each memory cell has a floating gate 14 (14 on the substrate 11 through a gate insulating film 13).₁, 14₂, ..., 14₈) And a control gate 16 (16) via an interlayer insulating film 15 thereon.₁, 16₂, ..., 16₈) Is formed and configured. An n-type diffusion layer 19 (19) which is a source / drain diffusion layer of these memory cells.₀, 19₁, ..., 19₁₀) Are connected in such a manner that adjacent ones are shared, thereby forming a NAND cell.
[0023]
On the drain and source sides of the NAND cell, a selection gate 14 formed simultaneously with the floating gate and control gate of the memory cell, respectively.₉, 16₉And 14₁₀, 16₁₀Is provided. The substrate on which the element is formed is covered with a CVD oxide film 17, and a bit line 18 is disposed thereon. The bit line 18 is in contact with the drain side diffusion layer 19 at one end of the NAND cell. The control gates 14 of the NAND cells arranged in the row direction are commonly arranged as control gate lines CG1, CG2,... CG8, which serve as word lines. Select gate 14₉, 16₉And 14₁₀, 16₁₀Are continuously arranged in the row direction to form selection gate lines SG1 and SG2.
[0024]
FIG. 4 shows an equivalent circuit of the memory cell array 101 in which such NAND cells are arranged in a matrix. A NAND cell group in a range surrounded by a broken line sharing the same control gate line (word line) and selection gate line is called a block, and read and write operations are usually performed by selecting one of a plurality of blocks. Done.
[0025]
FIG. 5 shows the configuration of the write voltage generation circuit 108 and the intermediate voltage generation circuit 109 in FIG. The write voltage generation circuit 108 has a VPGM booster circuit 51 for obtaining a write high voltage VPGM from the power supply VCC. Similarly, the intermediate voltage generation circuit 109 obtains an intermediate voltage VMWL to be applied to the non-selected word lines at the time of writing. The VMWL booster circuit 53 is provided. The output control circuit 111 connected between the output node N1 of the VPGM booster circuit 51 and the output node N2 of the VMWL booster circuit 53 will be described later in detail, but the output nodes N1 and N2 under certain conditions will be described later. Controls short circuit and open circuit.
[0026]
The output of the VPGM booster circuit 51 is provided with a limit circuit 52 that sets an upper limit and outputs a limit signal VPGMLMT when the upper limit is reached. Similarly, the output of the VMWL booster circuit 53 is provided with a limit circuit 54 that sets an upper limit thereof and outputs a limit signal VMWLLMT.
[0027]
As the VPGM booster circuit 51 and the VMWL booster circuit 53, a well-known booster circuit as shown in FIG. 6 is used. One end of each stage capacitor C1, C2,..., C5 is connected to the power supply VCC via diode-connected pull-up NMOS transistors Q11, Q12,..., Q15, and the other ends are pumping inverters I01, I02. ,..., I05 are connected to supply terminals for complementary drive clocks CK1 and CK2 shown in FIG. Further, diode-connected charge transfer NMOS transistors Q21, Q22,..., Q25 are connected between the connection nodes of capacitors C1, C2,..., C5 and pull-up NMOS transistors Q11, Q12,. It is connected.
[0028]
This booster circuit is driven by the drive clocks CK1 and CK2, and the operation in which the charges charged to the respective capacitors from the power supply VCC are transferred to the next capacitor when the drive clocks CK1 and CK2 are inverted in polarity, As a result, voltages VPGM and VMWL boosted from the power supply VCC are generated. In general, the higher the number of boosting stages, the higher the boosted voltage is obtained. Therefore, the VPGM boosting circuit 51 that generates the write voltage VPGM of about 20V is set to have more stages than the VMWL boosting circuit 52 that generates the intermediate voltage VMWL of about 10V. .
[0029]
A D-type NMOS transistor Q3 for boost control is connected between the output terminal of the booster circuit and the power supply VCC. The boost control signal BOOST enters the gate of the MOS transistor Q3 via the inverter I. While the control signal BOOST is “L”, the MOS transistor Q3 is on, and the output terminal is kept at VCC. When the control signal BOOST becomes “H”, the NMOS transistor Q3 is turned off, and when the clocks CK1 and CK2 are input, a boosted voltage gradually rising from VCC is generated.
[0030]
The drive signal control circuit 110 shown in FIG. 1 generates the boost drive clocks CK1 and CK2 shown in FIG. Specifically, the drive signal control circuit 110 is mainly composed of a ring oscillator 81 as shown in FIG. The ring oscillator 81 includes chain-connected inverters I1, I2,..., In, capacitors C11, C12,..., C1n provided in each stage, and a NAND gate G1 for controlling ring connection. A control signal BOOST is input to one end of the NAND gate G1. That is, when the control signal BOOST becomes “H”, the ring oscillator 81 is activated and starts an oscillation operation.
[0031]
The oscillation output of node A of ring oscillator 81 enters one input terminal of each of NAND gates G11 and G12. Limit signals VPGMLMT and VMWLLMT obtained by limit circuits 52 and 54 shown in FIG. 5 are input to the other input terminals of NAND gates G11 and G12, respectively. Until the write voltage VPGM and the intermediate voltage VMWL reach a certain upper limit, the limit signals VPGMLMT and VMWLLMT are “L”. At this time, the output of the ring oscillator 81 is output through the NAND gates G11 and G12.
[0032]
The output of the NAND gate G11 becomes one drive clock CK1 (VPGM) for the write voltage via the one-stage inverter I21 and becomes the other drive clock CK2 (VPGM) via the two-stage inverters I22 and I23. . Similarly, the output of the NAND gate G12 becomes one drive clock CK1 (VMWL) for intermediate voltage via the one-stage inverter I31, and the other drive clock CK2 (VMWL) via the two-stage inverters I32 and I33. ) When the write voltage VPGM and the intermediate voltage VMWL reach a certain upper limit, the limit signals VPGMLMT and VMWLLMT become “H”, the NAND gates G11 and G12 are closed, and the drive clocks CK1 and CK2 are stopped.
[0033]
FIG. 9 shows a configuration of the limit circuit 52 in the write voltage generation circuit 108 shown in FIG. The limit circuit 52 includes a voltage dividing circuit 521 configured by resistors R11 and R12 that divide a write voltage VPGM that starts to be boosted by a control signal BOOST, and a differential amplifier circuit 522 to which the divided output is input. Is done. In the voltage dividing circuit 521, an activation MOS transistor Q101 activated by BOOST is inserted. The differential amplifier circuit 522 is a current mirror type differential amplifier circuit including a differential NMOS transistor pair Q102, Q103 and a PMOS transistor pair Q104, Q105 which is an active load. When the signal BOOST is “H”, when the write voltage VPGM reaches a certain level, the differential amplifier circuit 522 detects this and outputs a limit signal VPGMLMT that becomes “H”.
[0034]
FIG. 10 shows the configuration of the limit circuit 54 in the intermediate voltage generation circuit 109 shown in FIG. 5, which is the same as that shown in FIG. In other words, the voltage dividing circuit 541 includes resistors R21 and R22 that divide the intermediate voltage VMWL and the activation MOS transistor Q111, and a differential amplifier circuit 542 that is inverted when the divided output exceeds a predetermined level. .
[0035]
FIG. 11 is a configuration example of the output control circuit 111 of FIG. This output control circuit 111 is a short circuit 134 for selectively short-circuiting between the output node N1 of the write voltage generation circuit 108 and the output node N2 of the intermediate voltage generation circuit 109, and between these nodes N1 and N2. And a D-type NMOS transistor Q100 interposed therebetween. In order to control the conductivity of the short-circuit NMOS transistor Q100, an edge detection circuit 131 that detects the rising edge of the boost control signal BOOST, a flip-flop 132 that is set by the output of the edge detection circuit 131, and the flip-flop A bias circuit 133 for controlling the gate of the short-circuit NMOS transistor Q100 by the output of 132 is provided.
[0036]
The edge detection circuit 131 includes a NAND gate G131 in which the control signal BOOST is directly input to one input terminal, and the other input terminal is input with a signal delayed by inverting the control signal BOOST via the inverter I131 and the delay element τ. It comprises an inverter I132 provided at its output. As a result, the edge detection circuit 131 outputs a pulse having a time width determined by the delay element τ at the rising edge of the control signal BOOST. The flip-flop 132 is configured by combining two NOR gates G132 and G133, and is set by an output pulse from the edge detection circuit 131.
[0037]
The bias circuit 133 is driven complementarily by the output of the flip-flop 132, and the source is grounded between the NMOS transistors Q131 and Q132, and between the drains of these NMOS transistors Q131 and Q132 and the output node N1 of the VPGM booster circuit 51. PMOS transistors Q133 and Q134 connected to each other. The connection node between the NMOS transistor Q132 and the PMOS transistor Q134 is connected to the gate of the short-circuit NMOS transistor Q100 and the gate of the PMOS transistor Q133. The gate of the PMOS transistor Q134 is connected to a connection node between the NMOS transistor Q131 and the PMOS transistor Q133.
[0038]
In the output control circuit 111 configured as described above, when the control signal BOOST rises and the output Qa of the flip-flop 132 becomes “L”, the NMOS transistor Q131 is turned on, so the PMOS transistor Q134 is turned on, and the NMOS transistor Q132 is turned on. Turn off. As a result, the gate node CON1H of the short-circuit MOS transistor Q100 is short-circuited with the output node N1 of the VPGM booster circuit 51 and rises together with the output node N1. At this time, since the short-circuit MOS transistor Q100 is on, the intermediate voltage VMWL, which originally shows a gentle rise compared to the rise of the write voltage VPGM, rises following the write voltage VPGM.
[0039]
When the flip-flop 132 is reset by the limit signal VMWLLMT obtained from the limit circuit 54 in the intermediate voltage generation circuit 109, the NMOS transistor Q132 is turned on, the PMOS transistor Q134 is turned off, and the gate node CON1H of the short-circuit MOS transistor Q100 is The short-circuit MOS transistor Q100 is turned off at the ground potential. Therefore, the output nodes N1 and N2 are disconnected, the intermediate voltage VMWL from the VMWL booster circuit 53 is stopped at the upper limit value, and the write voltage VPGM continues to increase further.
[0040]
The data write operation of the EEPROM according to this embodiment will be specifically described with reference to FIG. The write signal PROGRAM is input, VCC and VSS (= 0V) are applied to the bit line BL according to the data “0” and “1”, and the selection gate line SG1 on the drain side of the selected block is supplied with VCC and the source side. The select gate line SG2 is supplied with VSS. Thus, Vchannel = 0V in the channel along the bit line to which “1” data is applied, and the channel along the bit line to which “0” data is applied is in a floating state of Vchannel = VCC−Vth.
[0041]
When the boost control signal BOOST rises at timing t0, the VPGM booster circuit 51 and the VMWL booster circuit 53 start the boosting operation, and the selected control gate line (CG2 in FIG. 12) of the selected block is written. The voltage VPGM is applied to the remaining unselected control gate line CGi of the selected block, and the intermediate voltage VMWL is applied.
As long as the limit control signals 52 and 54 in the write voltage generation circuit 108 and the intermediate voltage generation circuit 109 do not output the limit detection signals VPGMLMT and VMWLLMT, the output control circuit 111 has the gate node CON1H of the short-circuit MOS transistor Q100 as described above. Follows the write voltage VPGM. Therefore, the shorting MOS transistor Q100 is on, and during this time, the output node N1 of the VPGM booster circuit 51 and the output node N2 of the VMWL booster circuit 54 are short-circuited. As a result, as shown in FIG. 12, the intermediate voltage VMWL rises following the write voltage VPGM. As the intermediate voltage VMWL increases, the floating channel potential Vchannel also increases due to capacitive coupling.
[0042]
At timing t1, when the limit circuit 54 in the intermediate voltage generation circuit 109 outputs VMWL = 10V and the limit signal VMWLLMT = “H”, this is sent to the drive signal control circuit 110, and the intermediate voltage clock CK1 shown in FIG. The output parts of (VMWL) and CK2 (VMWL) are turned off. Thereby, the intermediate voltage VMWL stops increasing at 10V. At the same time, the flip-flop 132 is reset in the output control circuit 111 by the limit signal VMWLLMT = “H”. As a result, the gate node CON1H of the short-circuit MOS transistor Q100 becomes “L” (= VSS), and the output nodes N1 and N2 are equal to or higher than VCC, so the short-circuit MOS transistor Q100 is turned off. Thereafter, only the write voltage VPGM continues to rise regardless of the intermediate voltage VMWL.
[0043]
When the limit circuit 52 in the write voltage generation circuit 108 outputs the limit signal VPGMLMT = “H” at the timing t2, the write voltage VPGM stops increasing at, for example, 20V. Then, among the memory cells along the control gate line CG2 to which the write voltage VPGM is applied, in the memory cell to which “1” data is applied to the bit line BL, electron injection from the channel to the floating gate occurs. "Writing is done. In the memory cell along the bit line to which “0” data is applied, the channel potential rises due to capacitive coupling, and electron injection does not occur. Further, in the memory cell along the bit line to which “1” data is applied, when the intermediate voltage VMWL is applied to the control gate line, the voltage between the control gate and the channel is only 10 V, so that electron injection occurs. Absent.
[0044]
Therefore, according to this embodiment, the rise of the intermediate voltage VMWL is delayed from that of the write voltage VPGM as in the conventional case. As a result, the increase in the channel potential of the memory cell along the bit line to which “0” data is applied is delayed. A situation in which writing occurs is prevented.
[0045]
In FIG. 11, the D-type NMOS transistor Q100 is used as the short circuit 134 of the output control circuit 111. However, the portion of the short circuit 134 can be modified as shown in FIGS. FIG. 13A shows an example in which an E-type NMOS transistor Q141 is used as a short-circuiting MOS transistor. FIG. 13B is an example in which an E-type NMOS transistor Q142 further diode-connected to FIG. 13A is connected in series. FIG. 13C is an example in which a diode-connected E-type NMOS transistor Q143 is further connected in series to FIG. 13B. FIG. 13D shows an example in which a diode-connected E type NMOS transistor Q142 is connected in series to the D type NMOS transistor Q100 shown in FIG. FIGS. 13E and 13F are configurations in which the transistors in FIGS. 13B and 13D are exchanged.
[0046]
In the case of FIGS. 13A, 13B, 13D, and 13F, a threshold voltage difference corresponding to one MOS transistor is generated between the write voltage VPGM that is short-circuited and the intermediate voltage VMWL. In FIGS. 13C and 13E, there is a difference in threshold value between two NMOS transistors.
For example, FIG. 14 shows the write operation timing in the case of using the short-circuit MOS transistor Q141 of FIG. 13A in correspondence with FIG. The difference from FIG. 12 is that at the timing t1 when the limit signal VMWLLMT of the intermediate voltage becomes “H” (= VCC), the intermediate voltage VMWL = 10V and the write voltage is VPGM = 10V + Vthn1 (Vthn1: threshold value of the MOS transistor Q141). The node CON1H and the control gate line CG2 having the same potential are 10V + Vthn1.
[0047]
As described above, when the intermediate voltage is boosted, the write voltage VPGM and the intermediate voltage VMWL do not necessarily have the same potential, and even if there is a slight potential difference, there is no problem as long as erroneous writing does not occur. This is because the above-described erroneous writing does not occur if the boosting of the intermediate voltage is completed before the charging of the writing voltage is completed. Further, when the boosting of the intermediate voltage VMWL is completed, the difference between the write voltage VPGM and the intermediate voltage VMWL is set to a small value determined by the threshold value of the MOS transistor, and the write voltage VPGM is lower than the set level 20V. This is because it takes more time to complete the boosting of the write voltage VPGM, so that the boosting of the VPGM is always after the boosting of the VMWL.
[0048]
As described above, by using the configuration shown in FIGS. 13A to 13F, the potential difference between the two when the intermediate voltage VMWL follows the write voltage VPGM can be appropriately set. It is possible to minimize the time required for boosting the write voltage VPGM within a range where no occurrence occurs.
[0049]
In the above embodiment, the method of applying VCC to the bit line for writing “0” data has been described. However, the same intermediate voltage VMWL as that of the non-selected control gate line is applied to the selection gate line SG1 on the bit line side, and “0” is applied. A method of applying another intermediate voltage VMBL (for example, VMBL = 8 V) to the bit line for data writing can also be used. In this case, another intermediate voltage generation circuit is required in addition to the write voltage generation circuit 108 and the intermediate voltage generation circuit 109 shown in FIG.
[0050]
The configuration corresponding to the write voltage generation circuit 108, the intermediate voltage generation circuit 109, and the output control circuit 111 of such an embodiment is shown in FIG. 15, corresponding to FIG. In addition to the write voltage generation circuit 108 and the intermediate voltage generation circuit 109, another intermediate voltage generation circuit 109b is provided as shown. As described above, the intermediate voltage generation circuit 109b generates the intermediate voltage VMBL to be applied to the bit line that provides the “0” data, and includes the VMBL booster circuit 55 and the limit circuit 56 that sets the upper limit thereof. The
[0051]
The output control is performed between the write voltage generation circuit 108 and the output nodes N1 and N3 of the intermediate voltage generation circuit 109b with the same purpose as providing the output control circuit 111 between the write voltage generation circuit 108 and the intermediate voltage generation circuit 109. A circuit 111b is provided.
Along with the addition of the intermediate voltage generation circuit 109b, the drive signal control circuit 110 is also changed. That is, in addition to the circuit shown in FIG. 8, a complementary clock generator connected to the node A of the ring oscillator 81 shown in FIG. This clock generator is controlled by the limit signal VMBLLMT obtained from the limit circuit 56 in the intermediate voltage generator circuit 109b to stop the clock generation, similar to the clock generator for generating the write voltage VPGM and the intermediate voltage VMWL. It is.
[0052]
Further, the limit circuit 56 in the intermediate voltage generation circuit 109b of FIG. 15 is configured as shown in FIG. The configuration is basically the same as the limit circuits 52 and 54 shown in FIGS. 9 and 10, and includes a resistance voltage dividing circuit 561 and a differential amplifier circuit 562.
[0053]
FIG. 18 shows the configuration of the output control circuit 111b in FIG. This also basically has the same configuration as the output control circuit 111 shown in FIG. That is, a short-circuit NMOS transistor Q100b that is short-circuited under a certain condition is interposed between the output node N1 of the VPGM booster circuit 51 and the output node N3 of the VMBL booster circuit 55, and the boost control signal BOOST is controlled to control the MOS transistor Q100b. Edge detecting circuit 131b for detecting the rising edge of the signal, flip-flop 132b set by the edge detecting circuit 131b, and bias circuit 133b controlled by the flip-flop 132b.
[0054]
The write operation timing of this embodiment is shown in FIG. 19 corresponding to FIG. At timing t10, the boost control signal BOOST rises, and the two intermediate voltages VMWL and VMBL rise following the write voltage VPGM. At timing t11, when VMBL = 8V and the limit signal VMBLLMT = “H” is output, in the output control circuit 111b, the gate node CON2H of the shorting MOS transistor Q100b becomes “L” and the MOS transistor Q100b is turned off. . Therefore, the intermediate voltage VMBL is disconnected from the write voltage VPGM, and then the write voltage VPGM and the intermediate voltage VMWL continue to rise as they are. When the intermediate voltage VMWL becomes 10 V at the timing t12 and the limit signal VMWLLMT = “H” is output, the intermediate voltage VMWL is disconnected from the write voltage VPGM, and then only the write voltage VPGM increases as in the previous embodiment. To do. At timing t13, the write voltage VPGM becomes 20V, and the boost of the write voltage VPGM is also stopped.
[0055]
As described above, also in this embodiment, the intermediate voltages VMWL and VMBL are made to follow the write voltage VPGM until the intermediate voltages VMWL and VMBL are completely boosted. It is possible to speed up and to prevent erroneous writing as in the previous embodiment. In particular, in this embodiment, by setting the channel of the memory cell connected to the bit line of “0” data directly to the intermediate voltage VMBL from the bit line, erroneous writing can be prevented more reliably.
[0056]
In the embodiments described so far, the output voltage control circuit 111 detects the limit of the intermediate voltage, and controls the separation between the output node N2 of the intermediate voltage and the output node N1 of the write voltage based on the detection result. On the other hand, as the output voltage control circuit 111, the intermediate voltage output node N2 can follow the write voltage output node N1 for a predetermined time. In this case, it is desirable to set the time required to keep the two output nodes N1 and N2 in a short-circuited state from the start of boosting to a time required for charging an intermediate voltage.
[0057]
When this method is used, the output voltage control circuit 111 can be configured as shown in FIG. 20 instead of FIG. That is, the pulse width determined by the delay element τ of the rising edge detection circuit 131 of the boost control signal BOOST is T1, and this is used as the time for short-circuiting between the two output nodes N1 and N2. Specifically, when the output of the rising edge detection circuit 131 becomes “H”, in the bias circuit 133, the NMOS transistor Q132 is turned off and the PMOS transistor Q134 is turned on, and the shorting MOS transistor Q100 has the gate node CON1H at the output node N1. Are connected and turned on, and the output nodes N1 and N2 are short-circuited. When the output of the edge detection circuit 131 becomes “L” after the time T1 has elapsed, the NMOS transistor Q132 is turned on, the PMOS transistor Q134 is turned off, and the shorting MOS transistor Q100 is turned off, so that the output nodes N1 and N2 are disconnected. It is.
[0058]
FIG. 21 shows the write operation timing in this embodiment corresponding to FIG. From the boost start timing t20 to the timing t21 at time T1 is the pulse width of the edge detection circuit 131 described above, and during this time, the intermediate voltage VMWL follows the write voltage VPGM. After timing t21, the intermediate voltage VMWL is disconnected from the write voltage VPGM, but continues to rise. The boosting of the intermediate voltage VMWL stops at the timing t22 when the limit signal VMWLLMT becomes “H”. Further, the boosting of the write voltage VPGM is also stopped at the timing t23 when the limit signal VPGMLMT becomes “H”.
[0059]
In this embodiment, it is desirable to set the time T1 so that the follow-up operation ends immediately before the intermediate voltage VMWL that follows the write voltage VPGM reaches the boosting completion voltage 10V, that is, 10V−ΔV. As a result, the boosting of the intermediate voltage is completed before the boosting of the write voltage VPGM is completed, and the time (t22-t21) during which the write voltage VPGM and the intermediate voltage VMWL are boosted independently is very small, so there is no possibility of erroneous writing. .
[0060]
The present invention is not limited to the above embodiment.
For example, in the embodiment, a NAND cell is composed of eight memory cells, but the present invention is similarly applied to a case where NAND cells are composed of other appropriate numbers such as 2, 4, 16, 32, 64, etc. be able to. In the embodiments, data writing has been described. However, the present invention can also be applied to a data erasing operation using a high erasing voltage and a lower intermediate voltage.
Furthermore, in the embodiment, only the voltage in the positive direction has been considered, but it goes without saying that the present invention can also be applied to the case where a boosted voltage in the negative direction is used.
The present invention can also be applied to an EEPROM using a NOR type cell shown in FIG. 22, an EEPROM using a DINOR type cell shown in FIG. 23, and an EEPROM using an AND type cell shown in FIG.
Further, the present invention can be applied not only to the EEPROM but also to various semiconductor memories that require a plurality of boosted voltages higher than the power supply voltage.
[0061]
【The invention's effect】
As described above, according to the present invention, the write voltage, which is a boost voltage used for data writing, and the intermediate voltage are made to follow the write voltage until the intermediate voltage reaches a certain level, thereby increasing the time required for writing. Thus, a semiconductor memory device that can prevent erroneous writing can be obtained.
[Brief description of the drawings]
FIG. 1 shows a block configuration of an EEPROM according to an embodiment of the present invention.
FIG. 2 shows a plan view and an equivalent circuit diagram of the NAND cell of the same embodiment.
FIG. 3 shows a cross-sectional structure of the NAND cell of the same example.
FIG. 4 shows an equivalent circuit of the memory cell array of the same embodiment.
5 shows a configuration of a write voltage generation circuit and an intermediate voltage generation circuit unit in FIG. 1;
6 shows a configuration of the VPGM booster circuit and the VMWL booster circuit of FIG.
7 shows a drive clock used in the booster circuit of FIG.
8 shows a configuration of the drive signal control circuit of FIG. 1. FIG.
9 shows a configuration of the limit circuit 52 of FIG.
10 shows a configuration of the limit circuit 54 of FIG.
11 shows a configuration of the output voltage control circuit 111 of FIG.
FIG. 12 is a timing chart for explaining the write operation of the same embodiment;
13 shows a modification of the short circuit 134 in FIG.
14 shows the write operation timing in the case of using the short circuit of FIG. 13A in correspondence with FIG.
FIG. 15 shows a configuration of a boosted voltage generating circuit unit according to an embodiment using two intermediate voltages.
16 shows a circuit added to the clock generation circuit of FIG. 8 in the embodiment.
FIG. 17 shows a configuration of a limit circuit for an intermediate voltage VMBL in the same embodiment.
18 shows a configuration of the output control circuit 111b in FIG.
FIG. 19 shows the write operation timing of this embodiment in correspondence with FIG.
FIG. 20 shows a configuration of an output control circuit in another embodiment.
FIG. 21 shows the write operation timing of the embodiment corresponding to FIG.
FIG. 22 shows an equivalent circuit of a NOR cell type EEPROM.
FIG. 23 shows an equivalent circuit of a DINOR cell type EEPROM.
FIG. 24 shows an equivalent circuit of an AND cell type EEPROM.
FIG. 25 shows a potential relationship during data writing of a conventional NAND cell type EEPROM.
FIG. 26 is a timing chart for explaining erroneous writing in a conventional NAND cell type EEPROM.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... Memory cell array, 102 ... Sense amplifier and data latch, 103 ... Column decoder, 104 ... Address buffer, 105 ... Row decoder, 106 ... Data input / output buffer, 107 ... Substrate potential control circuit, 108 ... Write voltage generation circuit, 109 ... Intermediate voltage generation circuit, 111 ... Output control circuit

Claims

A memory cell array in which memory cells that can be electrically rewritten and store data in a nonvolatile manner are arranged in a matrix;
A decoder for selecting a memory cell of the memory cell array;
A write voltage generation circuit for generating a write voltage higher than a power supply voltage, which is given to the selected memory cell of the memory cell array when data is written;
An intermediate voltage generation circuit for generating an intermediate voltage higher than a power supply voltage and lower than the write voltage, which is given to the unselected memory cells of the memory cell array when data is written;
The difference between the output voltage of the intermediate voltage generation circuit and the output voltage of the write voltage generation circuit is limited until the output voltage of the intermediate voltage generation circuit reaches a predetermined level, and then the write is performed in a state where the difference of the output voltage is not limited. An output control circuit for continuously increasing the output voltage of the voltage generation circuit;
Equipped with a,
The write voltage generation circuit boosts a power supply voltage to generate the write voltage, and detects that the output voltage of the first boost circuit has reached a predetermined value and outputs a limit signal A first limit circuit that
The intermediate voltage generating circuit outputs a limit signal by detecting that the output voltage of the second booster circuit has reached a predetermined value, and a second booster circuit that boosts the power supply voltage to generate the intermediate voltage And a second limit circuit that
The output control circuit includes a short circuit for selectively short-circuiting an output node of the write voltage generation circuit and an output node of the intermediate voltage generation circuit, and rising of a boost control signal of the first and second boost circuits. An edge detection circuit for detecting an edge; a bias circuit for controlling the intermediate voltage to follow the write voltage by driving the short circuit on for a certain period of time by an output pulse of the edge detection circuit; and an output of the edge detection circuit A flip-flop for controlling the bias circuit by being reset by a limit signal obtained from the second limit circuit and set by the second limit circuit .

A memory cell array in which memory cells that can be electrically rewritten and store data in a nonvolatile manner are arranged in a matrix;
A decoder for selecting a memory cell of the memory cell array;
A write voltage generation circuit for generating a write voltage higher than a power supply voltage, which is given to the selected memory cell of the memory cell array when data is written;
An intermediate voltage generation circuit for generating an intermediate voltage higher than a power supply voltage and lower than the write voltage, which is given to the unselected memory cells of the memory cell array when data is written;
The difference between the output voltage of the intermediate voltage generation circuit and the output voltage of the write voltage generation circuit is limited until the output voltage of the intermediate voltage generation circuit reaches a predetermined level, and then the write is performed in a state where the difference of the output voltage is not limited. An output control circuit for continuously increasing the output voltage of the voltage generation circuit;
With
The write voltage generation circuit boosts a power supply voltage to generate the write voltage, and detects that the output voltage of the first boost circuit has reached a predetermined value and outputs a limit signal A first limit circuit that
The intermediate voltage generating circuit outputs a limit signal by detecting that the output voltage of the second booster circuit has reached a predetermined value, and a second booster circuit that boosts the power supply voltage to generate the intermediate voltage And a second limit circuit that
The output control circuit includes a short circuit for selectively short-circuiting an output node of the write voltage generation circuit and an output node of the intermediate voltage generation circuit, and rising of a boost control signal of the first and second boost circuits. An edge detection circuit for detecting an edge, and a bias circuit for controlling the intermediate voltage to follow the write voltage by turning on the short circuit for a predetermined time by an output pulse of the edge detection circuit;
The time width of the output pulse of the edge detection circuit is set to the time from when the output of the first booster circuit reaches the level just before the boost completion value of the intermediate voltage from the start of boosting, and the bias circuit A semiconductor memory device, wherein the short circuit is turned on at the rising edge of the output pulse of the detection circuit, and the short circuit is turned off at the falling edge.

A memory cell array in which memory cells are arranged in a matrix;
A decoder for selecting a memory cell of the memory cell array;
A first boosted voltage generating circuit for generating a first boosted voltage higher than a power supply voltage, which is applied to a selected memory cell of the memory cell array;
A second boosted voltage generating circuit for generating a second boosted voltage higher than a power supply voltage and lower than the first boosted voltage, which is applied to an unselected memory cell of the memory cell array;
The output terminal of the second boosted voltage generating circuit and the output terminal of the first boosted voltage generating circuit are short-circuited until the output voltage of the second boosted voltage generating circuit reaches a predetermined level. After the output voltage of the second boosted voltage generating circuit reaches a predetermined level, the output terminal of the first boosted voltage generating circuit and the output terminal of the second boosted voltage generating circuit are opened. An output control circuit;
Equipped with a,
The first boosted voltage generating circuit boosts a power supply voltage to generate the first boosted voltage, and detects that the output voltage of the first boosted circuit has reached a predetermined value. And a first limit circuit that outputs a limit signal,
The second boosted voltage generating circuit boosts a power supply voltage to generate the second boosted voltage, and detects that the output voltage of the second boosted circuit has reached a predetermined value. And a second limit circuit that outputs a limit signal,
The output control circuit includes a short circuit for selectively short-circuiting an output node of the first boosted voltage generation circuit and an output node of the second boosted voltage generation circuit, and the first and second booster circuits. An edge detection circuit for detecting the rising edge of the boost control signal, and a control for turning on the short circuit for a predetermined time by an output pulse of the edge detection circuit so that the second boost voltage follows the first boost voltage. And a bias circuit that is set by an output of the edge detection circuit and is reset by a limit signal obtained from the second limit circuit to control the bias circuit. A semiconductor memory device.

The memory cell array is configured by arranging NAND cells configured by serially connecting a plurality of memory cells in which a floating gate and a control gate are stacked on a substrate, and the control gate of the selected memory cell in the NAND cell is arranged. 3. The semiconductor memory device according to claim 1, further comprising a data write mode in which the write voltage is applied to the control gate of the non-selected memory cell in the NAND cell and the intermediate voltage is applied to the control gate.