JP3611012B2

JP3611012B2 - Timing deskew apparatus and timing deskew method

Info

Publication number: JP3611012B2
Application number: JP14355298A
Authority: JP
Inventors: 宏之沼田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 2005-01-19
Anticipated expiration: 2018-05-26
Also published as: JPH11337618A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣ試験装置に用いられるタイミング・デスキュー装置に関し、校正精度を向上させるタイミング・デスキュー装置に関するものである。
【０００２】
【従来の技術】
ＩＣ試験装置においては被試験対象（以下ＤＵＴと略す）のＩＣに例えば１０ｐｓ（ｐｉｃｏｓｅｃｏｎｄ）の時間的分解能でデジタル信号を加えたり、同様な時間的分解能でＤＵＴの各ピンから出力されるデジタル信号の測定を行いＤＵＴの機能試験を行う。このような高速領域になると通過する電子素子、および伝送路長などにより、デジタル信号の遅延する量が問題となる。すなわち、信号発生器から同一時刻にデジタル信号を発生させ、ＤＵＴの例えば１番ピン，２番ピン，３番ピンにデジタル信号を加えたつもりであっても、それぞれのピンに至るまでの伝送路長や通過する電子素子により遅延量が異なるので、実際に３つのピンに到達するデジタル信号の時刻は異なってしまう。
【０００３】
同様に、ＤＵＴの複数のピンから同一時刻にデジタル信号が出力されたとしても、このデジタル信号を検出する検出回路までに、それぞれ異なった遅延量が存在すると、ＤＵＴから異なった時刻にデジタル信号の出力があったと誤って判断されてしまう。
【０００４】
従って、信号発生器からＤＵＴに至るまでの伝送回路により発生する遅延量の校正、および、ＤＵＴから検出回路へ至るまでの伝送回路により発生する遅延量の校正が必要となる。これをタイミング校正という。
【０００５】
そこで、従来のＩＣ試験装置は、ドライバがＤＵＴに出力するデジタル信号を遅延させるプログラマブルディレイラインと、ＤＵＴからコンパレータに入力されるデジタル信号の取り込みのタイミング信号を遅延させるプログラマブルディレイラインとを調整することで、デジタル信号のタイミング校正を行っていた。このような装置は、例えば、特開平６−２８１７０４号公報や特開平７−５５８８２号公報等に記載されている。
【０００６】
また、ピン間、あるいは、同一ピンでも複数のエッジ間のスキューを最小に調整する場合、システム基準をリファレンスとして用いることも一般に行われている。
【０００７】
各コンパレータ及びドライバのエッジタイミングをデスキューする方法として、基準ドライバだけを持つような装置を図３に示し説明する。
【０００８】
図において、ピンエレクトロニクスＰＥ１，ＰＥ２は、それぞれポゴピンＰ１，Ｐ２を介して、校正用のパフォーマンスボードＰＢに接続する。なお、ピンエレクトロニクスは、実際には、数多くあるが、ここでは、省略してある。
【０００９】
ピンエレクトロニクスＰＥ１，ＰＥ２は、プログラマブルディレイラインＤ１〜Ｄ３，ＲＳフリップフロップＦ，ドライバＤＲＶ，コンパレータＣＭＰ，Ｄフリップフロップ（ラッチ回路）Ｒ，スイッチＳＷを有している。
【００１０】
プログラマブルディレイラインＤ１は、スキュー調整用に設けられ、立ち上がりエッジ信号を入力し、このエッジ信号を遅延する。プログラマブルディレイラインＤ２は、スキュー調整用に設けられ、立ち下がりエッジ信号を入力し、立ち下がりエッジ信号を遅延する。ＲＳフリップフロップＦは、セット端子にプログラマブルディレイラインＤ１からの信号を入力し、リセット端子にプログラマブルディレイラインＤ２からの信号を入力する。ドライバＤＲＶは、ＲＳフリップフロップＦからの出力を入力する。スイッチＳＷは、一端にドライバＤＲＶの出力端を接続し、他端にポゴピンＰ１，Ｐ２を接続する。
【００１１】
コンパレータＣＭＰは、スイッチＳＷの一端を入力端と接続し、リファレンス電圧と比較する。プログラマブルディレイラインＤ３は、ストローブエッジ信号を入力し、遅延する。ＤフリップフロップＲは、コンパレータＣＭＰの出力をＤ端子に入力し、プログラマブルディレイラインＤ３からの信号をクロック端子に入力し、Ｈ（ハイレベル）／Ｌ（ロウレベル）情報を出力する。
【００１２】
パフォーマンスボードＰＢは、基準ドライバＤＲＶ０，分配マトリクスＳを有する。
【００１３】
基準ドライバＤＲＶ０は、基準波形を出力する。分配マトリクスＳは、基準ドライバＤＲＶ０からの基準波形を、ポゴピンＰ１，Ｐ２を介して、ピンエレクトロニクスＰＥ１，ＰＥ２に切り替えて与える。
【００１４】
このような装置の動作を以下に説明する。
まず、コンパレータ側のデスキューについて説明を行う。
分配マトリクスＳは、基準ドライバＤＲＶ０の出力する基準波形を切り替えて、ポゴピンＰ１を介して、ピンエレクトロニクスＰＥ１に入力する。コンパレータＣＭＰに与えられたリファレンス電圧に対するＨ／Ｌ情報を基に、プログラマブルディレイラインＤ３を変化させ、Ｈ／Ｌの切り替わり点を求める。このような調整をすべてのピンエレクトロニクスのコンパレータＣＭＰに対して行う。
【００１５】
次に、ドライバ側のデスキューについて説明を行う。
分配マトリクスＳは、基準ドライバＤＲＶ０の出力する基準波形を切り替えて、ポゴピンＰ２を介して、ピンエレクトロニクスＰＥ２に入力する。コンパレータＣＭＰに与えられたリファレンス電圧に対するＨ／Ｌ情報を基に、プログラマブルディレイラインＤ３を変化させ、Ｈ／Ｌの切り替わり点を求める。つまり、基準ドライバＤＲＶ０の基準波形をコンパレータＣＭＰで値付する。
【００１６】
次に、ピンエレクトロニクスＰＥ１のドライバＤＲＶから信号を出力し、スイッチＳＷとポゴピンＰ１，Ｐ２とを介して、ピンエレクトロニクスＰＥ２に入力する。ピンエレクトロニクスＰＥ１のプログラマブルディレイラインＤ１，Ｄ２を調整し、ピンエレクトロニクスＰＥ２のコンパレータＣＭＰによるＨ／Ｌの切り替わり点を求める。つまり、ピンエレクトロニクスＰＥ２のコンパレータＣＭＰを２次基準として、ピンエレクトロニクスＰＥ１のドライバＤＲＶ側のデスキューを行う。
【００１７】
このような動作を繰り返して、すべてのピンエレクトロニクスのドライバＤＲＶのデスキューを行う。
【００１８】
【発明が解決しようとする課題】
このような装置では、２次基準となるピンエレクトロニクスＰＥ２のコンパレータＣＭＰのストローブ・タイミングの分解能が粗い場合、基準ドライバＤＲＶ０の基準波形を覚え込ませることが不可能である。つまり、ストローブ・タイミングの分解能をΔｔｃｍｐ［ｓ］とすると、最悪、基準ドライバの波形を値づけする際に、この分だけ誤差が生じる。さらに、被校正のドライバＤＲＶのスキュー分解能をΔｔｄｒｖ［ｓ］とすると、最大（Δｔｃｍｐ＋Δｔｄｒｖ）［ｓ］だけの誤差が生じてしまうという問題点があった。
【００１９】
そこで、本発明の目的は、校正精度を向上させるタイミング・デスキュー装置を実現することにある。
【００２０】
【課題を解決するための手段】
本発明は、
ドライバ側の第１のプログラマブルディレイラインと、コンパレータ側の第２のプログラマブルディレイラインとを、基準ドライバの基準波形によりタイミング調整を行うタイミング・デスキュー装置において、
所定のリファレンス電圧で、前記基準ドライバが前記コンパレータに出力する基準波形に基づいて、前記第２のプログラマブルディレイラインを調整し、ディレイ値を決定するディレイ決定手段と、
このディレイ決定手段で決定した第２のプログラマブルディレイラインのディレイ値で、前記基準ドライバがコンパレータに出力する基準波形に基づいて、前記コンパレータのリファレンス電圧を調整し、リファレンス電圧を決定するリファレンス電圧決定手段と、
前記ディレイ決定手段で決定したディレイ値と、前記リファレンス電圧決定手段で決定したリファレンス電圧で、前記ドライバ側の第１のプログラマブルディレイラインを調整し、ディレイ値をサーチするディレイサーチ手段と、
このディレイサーチ手段でサーチしたディレイ値で、前記コンパレータのリファレンス電圧をサーチする第１の電圧サーチ手段と、
前記ディレイサーチ手段でサーチしたディレイ値を最小変化分だけ変化させ、前記コンパレータのリファレンス電圧をサーチする第２の電圧サーチ手段と、
前記第１，第２の電圧サーチ手段でサーチしたリファレンス電圧を比較し、前記リファレンス電圧決定手段で決定したリファレンス電圧より差が小さい方のリファレンス電圧のディレイ値を前記第１のプログラマブルディレイラインのディレイ値とする判定手段と
を有することを特徴とするものである。
【００２１】
このような本発明では、ディレイ決定手段が、コンパレータを所定のリファレンス電圧で、基準波形により、第２のプログラマブルディレイラインのディレイ値を求める。そして、リファレンス電圧決定手段が、リファレンス電圧を変化させて、基準波形により、リファレンス電圧を求める。この決定したディレイ値とリファレンス電圧で、ドライバ側の第１のプログラマブルディレイラインを調整する。
【００２２】
【発明の実施の形態】
以下図面を用いて本発明を説明する。
図１は本発明の一実施例を示した構成図である。図３と同一のものは同一符号を付して説明を省略する。
【００２３】
図において、コントローラ１は、パフォーマンスボードＰＢ（基準ドライバＤＲＶ０，分配マトリクスＳ）を制御すると共に、ピンエレクトロニクスＰＥ１，ＰＥ２を制御する。そして、コントローラ１は、ディレイ決定手段１１，リファレンス電圧決定手段１２，ディレイサーチ手段１３，第１の電圧サーチ手段１４，第２の電圧サーチ手段１５，判定手段１６を有する。
【００２４】
ディレイ決定手段１１は、所定のリファレンス電圧で、コンパレータＣＭＰにより基準波形に基づいて、第２のプログラマブルディレイラインＤ３を調整し、ディレイ値を決定する。
【００２５】
リファレンス電圧決定手段１２は、ディレイ決定手段１１で決定した第２のプログラマブルディレイラインＤ３のディレイ値で、基準波形に基づいて、コンパレータＣＭＰのリファレンス電圧を調整し、リファレンス電圧を決定する。
【００２６】
ディレイサーチ手段１３は、ディレイ決定手段１１で決定したディレイ値と、リファレンス電圧決定手段１２で決定したリファレンス電圧で、ドライバＤＲＶ側の第１のプログラマブルディレイラインＤ１，Ｄ２を調整し、ディレイ値をサーチする。
【００２７】
第１の電圧サーチ手段１４は、ディレイサーチ手段１３でサーチしたディレイ値で、コンパレータＣＭＰのリファレンス電圧をサーチする。
【００２８】
第２の電圧サーチ手段１５は、ディレイサーチ手段１３でサーチしたディレイ値を最小変化分だけ変化させ、コンパレータＣＭＰのリファレンス電圧をサーチする。
【００２９】
判定手段１６は、第１，第２の電圧サーチ手段１４，１５でサーチしたリファレンス電圧を比較し、リファレンス電圧決定手段１２で決定したリファレンス電圧より差が小さい方のリファレンス電圧のディレイ値を第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値とする。
【００３０】
このような装置の動作を以下で説明する。
図２は図１の装置の動作を説明する図である。
まず、コンパレータ側のデスキューについて説明を行う。
分配マトリクスＳは、コントローラ１により制御された基準ドライバＤＲＶ０の出力する基準波形を、コントローラ１の指示により切り替えて、ポゴピンＰ１を介して、ピンエレクトロニクスＰＥ１に入力する。コンパレータＣＭＰに与えられたリファレンス電圧に対するＨ／Ｌ情報を基に、プログラマブルディレイラインＤ３を変化させ、Ｈ／Ｌの切り替わり点を求め、ディレイ値を決める。このような調整をすべてのコンパレータＣＭＰに対して行う。
【００３１】
次に、ドライバ側のデスキューについて説明を行う。
分配マトリクスＳは、コントローラ１により制御された基準ドライバＤＲＶ０の出力する基準波形ａを、コントローラ１の指示により切り替えて、ポゴピンＰ２を介して、ピンエレクトロニクスＰＥ２に入力する。ディレイ決定手段１１は、コンパレータＣＭＰに与えられたリファレンス電圧に対するＨ／Ｌ情報を基に、プログラマブルディレイラインＤ３のディレイ値を変化させ、Ｈ／Ｌの切り替わり点を求め、ディレイ値を決める。つまり、基準ドライバＤＲＶ０の基準波形ａをコンパレータＣＭＰで値付する。
【００３２】
ここでは、エッジサーチにバイナリーサーチを使用している。バイナリーサーチは、サーチ対象が単調性を持つ時に使用可能な方法であり、サーチ回数を構成するビット数に減らすことができる。つまり、プログラマブルディレイラインのディレイ値との関係に単調性がある場合に有効である。
【００３３】
そして、リファレンス電圧手段１２が、リファレンス電圧を元々の設定の近傍でサーチし、Ｈ／Ｌの切り替わり点を求め、このリファレンス電圧を”ＶＨ”とする。
【００３４】
次に、コントローラ１により、ピンエレクトロニクスＰＥ１のドライバＤＲＶから信号を出力し、スイッチＳＷとポゴピンＰ１，Ｐ２とを介して、ピンエレクトロニクスＰＥ２に入力する。ディレイサーチ手段１３が、ピンエレクトロニクスＰＥ１のプログラマブルディレイラインＤ１，Ｄ２を調整し、ピンエレクトロニクスＰＥ２のコンパレータＣＭＰによるＨ／Ｌの切り替わり点を求め、プログラマブルディレイラインＤ１，Ｄ２のディレイ値を決める。これにより、ドライバＤＲＶが出力する信号が波形ｂとなる。
【００３５】
第１の電圧サーチ手段１４が、リファンレンス電圧を”ＶＨ”の近傍で変化させ、Ｈ／Ｌの切り替わり点をさらに詳細に捕まえる。このときのリファレンス電圧の”ＶＨ”からの変化量を”ΔＶＨ１”とする。
【００３６】
そして、第２の電圧サーチ手段１５が、第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値を最小変化分だけ（±１）だけ変化させ、ドライバＤＲＶが出力する信号を波形ｃとする。Ｈ／Ｌの切り替わり点を、リファレンス電圧を変化させて求める。このときのリファレンス電圧の”ＶＨ”からの変化量を”ΔＶＨ２”とする。ここで、ディレイ値を＋１変化させるか、−１変化させるかは、バイナリーサーチの判定方法に依存する。つまり、プログラマブルディレイラインＤ３のディレイ値がＨ／Ｌ判定のＨ側寄りか、Ｌ側寄りかは、バイナリーサーチのアルゴリズムに依存するものである。
【００３７】
判定手段１６は、”｜ΔＶＨ１｜”と”｜ΔＶＨ２｜”とを比較し、小さい方のディレイ値を、第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値とする。
【００３８】
このような動作を繰り返して、すべてのピンのドライバのデスキューを行う。
【００３９】
このように、コンパレータＣＭＰを所定のリファレンス電圧で、基準波形に基づいて、第２のプログラマブルディレイラインＤ３のディレイ値を求めた後に、リファレンス電圧を変化させて、基準波形に基づいて、リファレンス電圧を設定するので、コンパレータＣＭＰ側の第２のプログラマブルディレイラインＤ３によるディレイ値による誤差をなくすことができる。これにより、ドライバＤＲＶ側の第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値の設定を精度よく行うことができる。
【００４０】
特に、電圧方向のサーチは、時間軸分解能、すなわち、プログラマブルディレイラインの分解能が粗い場合に有効となる。一般に、時間軸分解能については、高速レートを発生できるテスタと、低速レートしか発生できないテスタとの間では隔たりがあるものの、リファレンス電圧の分解能は、両者間の差はあまり見られない。従って、特に本装置は、低速レートのテスタに有効である。
【００４１】
また、コンパレータＣＭＰにより、ドライバＤＲＶ側の第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値を求めた後、リファレンス電圧をサーチし、ディレイ値を最小変化分だけ変化させ、リファレンス電圧をサーチし、設定したリファレンス電圧と比較し、差が小さい方のリファレンス電圧のディレイ値を、第１のプログラマブルディレイラインＤ１，Ｄ２のディレイ値とするので、基準波形に最も近くなるように、ディレイ値を求めることができる。つまり、精度よくタイミング校正を行うことができる。
【００４２】
なお、本発明はこれに限定されるものではなく、以下のような構成でもよい。第１のプログラマブルディレイラインＤ１，Ｄ２は、２つ設ける構成を示したが、ドライバＤＲＶとＲＳフリップフロップＦとの間に１つ設ける構成でもよい。
【００４３】
また、パフォーマンスボードＰＢで、基準ドライバＤＲＶ０と分配マトリクスＳとを設けた構成を示したが、基準ドライバＤＲＶ０をポゴピンＰ１，Ｐ２よりシステム側に実装してもよい。また、通常、ＤＵＴの試験に用いるドライバＤＲＶの１つを基準ドライバとしてもよい。
【００４４】
そして、Ｈ／Ｌ情報を用いた例を示したが、パス／フェイル情報等を用いる構成でもよい。
【００４５】
さらに、サーチ方法として、バイナリーサーチの例を示したが、これに限定されるものではない。
【００４６】
【発明の効果】
本発明によれば、コンパレータを所定のリファレンス電圧で、基準波形に基づいて、第２のプログラマブルディレイラインのディレイ値を求めた後に、リファレンス電圧を変化させて、基準波形に基づいて、リファレンス電圧を設定するので、コンパレータ側の第２のプログラマブルディレイラインによるディレイ値による誤差をなくすことができる。これにより、ドライバ側の第１のプログラマブルディレイラインのディレイ値の設定を精度よく行うことができる。
【００４７】
また、コンパレータにより、ドライバ側の第１のプログラマブルディレイラインのディレイ値を求めた後、リファレンス電圧をサーチし、ディレイ値を最小変化分だけ変化させ、リファレンス電圧をサーチし、設定したリファレンス電圧と比較し、差が小さい方のリファレンス電圧のディレイ値を、第１のプログラマブルディレイラインのディレイ値とするので、基準波形に最も近くなるように、ディレイ値を求めることができる。つまり、精度よくタイミング校正を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作を説明する図である。
【図３】従来のタイミング・デスキュー装置を示した構成図である。
【符号の説明】
ＣＭＰコンパレータ
Ｄ１，Ｄ２第１のプログラマブルディレイライン
Ｄ３第２のプログラマブルディレイライン
ＤＲＶドライバ
ＤＲＶ０基準ドライバ
１１ディレイ決定手段
１２リファレンス電圧決定手段
１３ディレイサーチ手段
１４第１の電圧サーチ手段
１５第２の電圧サーチ手段
１６判定手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a timing / deskew apparatus used in an IC test apparatus, and more particularly to a timing / deskew apparatus that improves calibration accuracy.
[0002]
[Prior art]
In an IC test apparatus, a digital signal is added to the IC under test (hereinafter abbreviated as DUT) with a temporal resolution of, for example, 10 ps (picosecond), or a digital signal output from each pin of the DUT with a similar temporal resolution. Measure and perform DUT function test. In such a high-speed region, the amount of delay of the digital signal becomes a problem due to the passing electronic elements and the transmission path length. That is, even if the digital signal is generated from the signal generator at the same time and the digital signal is added to, for example, the 1st pin, the 2nd pin, and the 3rd pin of the DUT, the transmission paths to the respective pins Since the amount of delay differs depending on the length and the passing electronic element, the time of the digital signal that actually reaches the three pins differs.
[0003]
Similarly, even if digital signals are output from a plurality of pins of the DUT at the same time, if there are different delay amounts before the detection circuit that detects the digital signal, the digital signal is output at different times from the DUT. It is erroneously determined that there was output.
[0004]
Therefore, it is necessary to calibrate the delay amount generated by the transmission circuit from the signal generator to the DUT and to calibrate the delay amount generated by the transmission circuit from the DUT to the detection circuit. This is called timing calibration.
[0005]
Therefore, the conventional IC test apparatus adjusts the programmable delay line for delaying the digital signal output from the driver to the DUT and the programmable delay line for delaying the timing signal for taking in the digital signal input from the DUT to the comparator. So, I was doing digital signal timing calibration. Such an apparatus is described in, for example, JP-A-6-281704 and JP-A-7-55882.
[0006]
Further, when adjusting the skew between pins or between a plurality of edges even with the same pin, the system reference is generally used as a reference.
[0007]
As a method for deskewing the edge timing of each comparator and driver, an apparatus having only a reference driver will be described with reference to FIG.
[0008]
In the figure, pin electronics PE1 and PE2 are connected to a calibration performance board PB via pogo pins P1 and P2, respectively. There are actually many pin electronics, but they are omitted here.
[0009]
The pin electronics PE1 and PE2 include programmable delay lines D1 to D3, an RS flip-flop F, a driver DRV, a comparator CMP, a D flip-flop (latch circuit) R, and a switch SW.
[0010]
The programmable delay line D1 is provided for skew adjustment, receives a rising edge signal, and delays the edge signal. The programmable delay line D2 is provided for skew adjustment, receives a falling edge signal, and delays the falling edge signal. The RS flip-flop F inputs a signal from the programmable delay line D1 to the set terminal and inputs a signal from the programmable delay line D2 to the reset terminal. The driver DRV inputs the output from the RS flip-flop F. The switch SW has one end connected to the output end of the driver DRV and the other end connected to the pogo pins P1 and P2.
[0011]
The comparator CMP connects one end of the switch SW to the input end and compares it with the reference voltage. The programmable delay line D3 receives a strobe edge signal and delays it. The D flip-flop R inputs the output of the comparator CMP to the D terminal, inputs the signal from the programmable delay line D3 to the clock terminal, and outputs H (high level) / L (low level) information.
[0012]
The performance board PB has a reference driver DRV0 and a distribution matrix S.
[0013]
The reference driver DRV0 outputs a reference waveform. The distribution matrix S switches the reference waveform from the reference driver DRV0 to the pin electronics PE1 and PE2 via the pogo pins P1 and P2.
[0014]
The operation of such an apparatus will be described below.
First, deskew on the comparator side will be described.
The distribution matrix S switches the reference waveform output from the reference driver DRV0 and inputs it to the pin electronics PE1 via the pogo pin P1. Based on the H / L information with respect to the reference voltage given to the comparator CMP, the programmable delay line D3 is changed to obtain the H / L switching point. Such adjustment is performed for all the pin electronics comparators CMP.
[0015]
Next, the deskew on the driver side will be described.
The distribution matrix S switches the reference waveform output from the reference driver DRV0 and inputs it to the pin electronics PE2 via the pogo pin P2. Based on the H / L information with respect to the reference voltage given to the comparator CMP, the programmable delay line D3 is changed to obtain the H / L switching point. That is, the reference waveform of the reference driver DRV0 is valued by the comparator CMP.
[0016]
Next, a signal is output from the driver DRV of the pin electronics PE1 and input to the pin electronics PE2 via the switch SW and the pogo pins P1 and P2. The programmable delay lines D1 and D2 of the pin electronics PE1 are adjusted to obtain the H / L switching point by the comparator CMP of the pin electronics PE2. That is, the deskew on the driver DRV side of the pin electronics PE1 is performed using the comparator CMP of the pin electronics PE2 as a secondary reference.
[0017]
Such operations are repeated to deskew all the pin electronics drivers DRV.
[0018]
[Problems to be solved by the invention]
In such an apparatus, it is impossible to memorize the reference waveform of the reference driver DRV0 when the resolution of the strobe timing of the comparator CMP of the pin electronics PE2 as the secondary reference is rough. In other words, assuming that the resolution of the strobe timing is Δtcmp [s], the worst case is that an error occurs when the waveform of the reference driver is valued. Further, if the skew resolution of the driver DRV to be calibrated is Δtdrv [s], there is a problem that an error of maximum (Δtcmp + Δtdrv) [s] occurs.
[0019]
Accordingly, an object of the present invention is to realize a timing deskew device that improves the calibration accuracy.
[0020]
[Means for Solving the Problems]
The present invention
In the timing deskew device that adjusts the timing of the first programmable delay line on the driver side and the second programmable delay line on the comparator side according to the reference waveform of the reference driver,
Delay determining means for adjusting the second programmable delay line and determining a delay value based on a reference waveform output from the reference driver to the comparator at a predetermined reference voltage;
Reference voltage determining means for adjusting the reference voltage of the comparator based on the reference waveform output from the reference driver to the comparator with the delay value of the second programmable delay line determined by the delay determining means and determining the reference voltage and,
A delay search unit that adjusts the first programmable delay line on the driver side using the delay value determined by the delay determination unit and the reference voltage determined by the reference voltage determination unit, and searches for a delay value;
First voltage search means for searching for a reference voltage of the comparator with a delay value searched by the delay search means;
A second voltage search means for changing a delay value searched by the delay search means by a minimum change amount and searching for a reference voltage of the comparator;
The reference voltages searched by the first and second voltage search means are compared, and the delay value of the reference voltage having a smaller difference than the reference voltage determined by the reference voltage determination means is used as the delay of the first programmable delay line. A determination means for value and
It is characterized by having .
[0021]
In the present invention, the delay determining means obtains the delay value of the second programmable delay line from the reference waveform by using the comparator with a predetermined reference voltage. Then, the reference voltage determining means obtains the reference voltage from the reference waveform by changing the reference voltage. The first programmable delay line on the driver side is adjusted with the determined delay value and reference voltage.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention. The same components as those in FIG.
[0023]
In the figure, a controller 1 controls a performance board PB (reference driver DRV0, distribution matrix S) and also controls pin electronics PE1, PE2. The controller 1 includes a delay determination unit 11, a reference voltage determination unit 12, a delay search unit 13, a first voltage search unit 14, a second voltage search unit 15, and a determination unit 16.
[0024]
The delay determination means 11 adjusts the second programmable delay line D3 with a predetermined reference voltage based on the reference waveform by the comparator CMP, and determines a delay value.
[0025]
The reference voltage determination unit 12 adjusts the reference voltage of the comparator CMP based on the reference waveform based on the delay value of the second programmable delay line D3 determined by the delay determination unit 11, and determines the reference voltage.
[0026]
The delay search means 13 adjusts the first programmable delay lines D1 and D2 on the driver DRV side using the delay value determined by the delay determination means 11 and the reference voltage determined by the reference voltage determination means 12, and searches for the delay value. To do.
[0027]
The first voltage search means 14 searches the reference voltage of the comparator CMP with the delay value searched by the delay search means 13.
[0028]
The second voltage search means 15 searches the reference voltage of the comparator CMP by changing the delay value searched by the delay search means 13 by the minimum change amount.
[0029]
The determination unit 16 compares the reference voltages searched by the first and second voltage search units 14 and 15, and sets the delay value of the reference voltage having a smaller difference than the reference voltage determined by the reference voltage determination unit 12 to the first value. The delay values of the programmable delay lines D1 and D2 are as follows.
[0030]
The operation of such a device will be described below.
FIG. 2 is a diagram for explaining the operation of the apparatus shown in FIG.
First, deskew on the comparator side will be described.
The distribution matrix S switches the reference waveform output from the reference driver DRV0 controlled by the controller 1 according to an instruction from the controller 1 and inputs the reference waveform to the pin electronics PE1 via the pogo pin P1. Based on the H / L information with respect to the reference voltage given to the comparator CMP, the programmable delay line D3 is changed, the switching point of H / L is obtained, and the delay value is determined. Such adjustment is performed for all the comparators CMP.
[0031]
Next, the deskew on the driver side will be described.
In the distribution matrix S, the reference waveform a output from the reference driver DRV0 controlled by the controller 1 is switched according to an instruction from the controller 1 and input to the pin electronics PE2 via the pogo pin P2. The delay determining means 11 changes the delay value of the programmable delay line D3 based on the H / L information for the reference voltage given to the comparator CMP, determines the H / L switching point, and determines the delay value. That is, the reference waveform a of the reference driver DRV0 is valued by the comparator CMP.
[0032]
Here, binary search is used for edge search. The binary search is a method that can be used when the search target has monotonicity, and can reduce the number of search times to the number of bits. That is, it is effective when the relationship with the delay value of the programmable delay line is monotonic.
[0033]
Then, the reference voltage means 12 searches the reference voltage in the vicinity of the original setting, finds the H / L switching point, and sets this reference voltage to “VH”.
[0034]
Next, the controller 1 outputs a signal from the driver DRV of the pin electronics PE1 and inputs the signal to the pin electronics PE2 via the switch SW and the pogo pins P1 and P2. The delay search means 13 adjusts the programmable delay lines D1 and D2 of the pin electronics PE1, determines the H / L switching point by the comparator CMP of the pin electronics PE2, and determines the delay values of the programmable delay lines D1 and D2. As a result, the signal output by the driver DRV becomes the waveform b.
[0035]
The first voltage search means 14 changes the reference voltage in the vicinity of “VH” and captures the switching point of H / L in more detail. The amount of change of the reference voltage from “VH” at this time is assumed to be “ΔVH1”.
[0036]
Then, the second voltage search means 15 changes the delay values of the first programmable delay lines D1 and D2 by the minimum change amount (± 1), and the signal output from the driver DRV is set as a waveform c. The switching point of H / L is obtained by changing the reference voltage. The amount of change of the reference voltage from “VH” at this time is “ΔVH2”. Here, whether the delay value is changed by +1 or -1 depends on the determination method of the binary search. That is, whether the delay value of the programmable delay line D3 is closer to the H side or the L side of the H / L determination depends on the binary search algorithm.
[0037]
The determination unit 16 compares “| ΔVH1 |” with “| ΔVH2 |”, and sets the smaller delay value as the delay value of the first programmable delay lines D1 and D2.
[0038]
Such operations are repeated to deskew the drivers for all pins.
[0039]
Thus, after the comparator CMP obtains the delay value of the second programmable delay line D3 based on the reference waveform with a predetermined reference voltage, the reference voltage is changed based on the reference waveform and the reference voltage is changed. Therefore, the error due to the delay value by the second programmable delay line D3 on the comparator CMP side can be eliminated. As a result, the delay values of the first programmable delay lines D1 and D2 on the driver DRV side can be accurately set.
[0040]
In particular, the search in the voltage direction is effective when the time axis resolution, that is, the resolution of the programmable delay line is rough. In general, with respect to the time axis resolution, although there is a gap between a tester that can generate a high rate and a tester that can generate only a low rate, the resolution of the reference voltage shows little difference between the two. Therefore, this apparatus is particularly effective for a low-rate tester.
[0041]
Further, after the delay value of the first programmable delay line D1, D2 on the driver DRV side is obtained by the comparator CMP, the reference voltage is searched, the delay value is changed by the minimum change amount, the reference voltage is searched and set. Since the delay value of the reference voltage with the smaller difference is set as the delay value of the first programmable delay lines D1 and D2 compared to the reference voltage, the delay value can be obtained so as to be closest to the reference waveform. it can. That is, timing calibration can be performed with high accuracy.
[0042]
In addition, this invention is not limited to this, The following structures may be sufficient. Although the configuration in which two first programmable delay lines D1, D2 are provided is shown, a configuration in which one is provided between the driver DRV and the RS flip-flop F may be used.
[0043]
In addition, although the configuration in which the reference driver DRV0 and the distribution matrix S are provided in the performance board PB is shown, the reference driver DRV0 may be mounted on the system side from the pogo pins P1 and P2. Also, normally, one of the driver DRVs used for the DUT test may be used as the reference driver.
[0044]
Although an example using H / L information has been shown, a configuration using pass / failure information or the like may be used.
[0045]
Furthermore, although the example of the binary search was shown as a search method, it is not limited to this.
[0046]
【The invention's effect】
According to the present invention, after the delay value of the second programmable delay line is obtained based on the reference waveform with a predetermined reference voltage, the reference voltage is changed based on the reference waveform. Since it is set, an error due to the delay value by the second programmable delay line on the comparator side can be eliminated. As a result, the delay value of the first programmable delay line on the driver side can be accurately set.
[0047]
In addition, after the delay value of the first programmable delay line on the driver side is obtained by the comparator, the reference voltage is searched, the delay value is changed by the minimum change amount, the reference voltage is searched, and compared with the set reference voltage. Since the delay value of the reference voltage with the smaller difference is used as the delay value of the first programmable delay line, the delay value can be obtained so as to be closest to the reference waveform. That is, timing calibration can be performed with high accuracy.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of the present invention.
FIG. 2 is a diagram for explaining the operation of the apparatus of FIG. 1;
FIG. 3 is a block diagram showing a conventional timing and deskew device.
[Explanation of symbols]
CMP comparators D1, D2 First programmable delay line D3 Second programmable delay line DRV driver DRV0 Reference driver 11 Delay determining means 12 Reference voltage determining means 13 Delay search means 14 First voltage search means 15 Second voltage search means 16 Determination means

Claims

In the timing deskew device that adjusts the timing of the first programmable delay line on the driver side and the second programmable delay line on the comparator side according to the reference waveform of the reference driver,
Delay determining means for adjusting the second programmable delay line and determining a delay value based on a reference waveform output from the reference driver to the comparator at a predetermined reference voltage;
Reference voltage determining means for adjusting the reference voltage of the comparator based on the reference waveform output from the reference driver to the comparator with the delay value of the second programmable delay line determined by the delay determining means and determining the reference voltage and,
A delay search unit that adjusts the first programmable delay line on the driver side using the delay value determined by the delay determination unit and the reference voltage determined by the reference voltage determination unit, and searches for a delay value;
First voltage search means for searching for a reference voltage of the comparator with a delay value searched by the delay search means;
A second voltage search means for changing a delay value searched by the delay search means by a minimum change amount and searching for a reference voltage of the comparator;
The reference voltages searched by the first and second voltage search means are compared, and the delay value of the reference voltage having a smaller difference than the reference voltage determined by the reference voltage determination means is used as the delay of the first programmable delay line. A determination means for value and
Timing deskew apparatus characterized by having a.

In the timing deskew method for adjusting the timing of the first programmable delay line on the driver side and the second programmable delay line on the comparator side based on the reference waveform of the reference driver,
Based on a reference waveform output from the reference driver to the comparator at a predetermined reference voltage, the second programmable delay line is adjusted to determine a delay value;
The reference voltage of the comparator is adjusted based on the reference waveform output from the reference driver to the comparator with the determined delay value of the second programmable delay line, and the reference voltage is determined.
Using the determined delay value and reference voltage, adjust the first programmable delay line on the driver side, search for the delay value,
Search the reference voltage of the comparator with the searched delay value,
Change the searched delay value by the minimum change, search the reference voltage of the comparator,
A timing deskew method , wherein the searched reference voltages are compared, and the delay value of the reference voltage having a smaller difference than the determined reference voltage is used as the delay value of the first programmable delay line .