JP3607419B2

JP3607419B2 - Latching relay drive circuit

Info

Publication number: JP3607419B2
Application number: JP15175496A
Authority: JP
Inventors: 隆幸寺島; 光喜田中
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 1996-05-23
Filing date: 1996-05-23
Publication date: 2005-01-05
Anticipated expiration: 2016-05-23
Also published as: JPH09320426A

Description

【０００１】
【発明の属する技術分野】
この発明はラッチングリレーの駆動回路に関するものである。
【０００２】
【従来の技術】
図７に従来の一般的な駆動回路の例が示されているが、図中、ラッチングリレー３については例えば２つの固定接点と同固定接点に接触する可動片、及び永久磁石Ｇｓ，Ｇｒと励磁コイルＳ，Ｒを備えている。
【０００３】
いま、可動片はたまたまＡ信号路側の固定接点に接触しているものとし、これをＢ信号路側の固定接点に切り換え接触させる場合は、例えば励磁コイルＲに電流を流して永久磁石Ｇｓの磁力に打ち勝つだけの磁力を発生させるようにする。可動片がいったんＡ信号路側の固定接点を離れてＢ信号路側の固定接点に接触すると、励磁コイルＲの電流を断ってもその状態は永久磁石Ｇｒの磁力によって安定に保持される。
【０００４】
次に、この可動片を再びＡ信号路側の固定接点へ切り換え接触させる場合は、励磁コイルＳに電流を流して永久磁石Ｇｒの磁力に打ち勝つような磁力を発生させればよい。Ａ信号路の信号とＢ信号路の信号を一定周期で交互にＣ信号路へ取り込むような場合、あるいはＣ信号路の信号を一定周期でＡ信号路とＢ信号路へ交互に送り出すような場合、通常のリレーでは可動片が当該信号路側の固定接点に接触している期間中、励磁コイルへ電流を流す必要がある。しかしラッチングリレーを用いると可動片が固定接点へ接触する瞬間まで電流を流せばよいから、電池類を電源とする機器には好適である。
【０００５】
図８を併せて参照しながら各部の動作を説明すると、ＣＰＵ１からは一定周期の方形波電圧（図８（イ））が発せられ、コンデンサＣ１と抵抗Ｒ１による微分回路にて微分される。この場合、０からπまでの期間におけるＨレベルの方形波電圧についてはその微分電圧が正側（図８（ロ））に現れ、保護抵抗Ｒ３を介してトランジスタＴｒ１のベースに加えられる。
【０００６】
これによりトランジスタＴｒ１はオンとなり、装置の電源＋Ｖｃｃから励磁コイルＳとトランジスタＴｒ１を経て接地側へ上記微分電圧とほぼ相似した波形の励磁電流が流れ、ラッチングリレー３の可動片はＡ信号路側の固定接点方向に駆動されて同接点と接触する。なお、πから２πまでの期間にＣＰＵ１から発せられるＬレベルの方形波電圧についてはその微分電圧が負側に発生するが、ダイオードＤ１にて短絡されるためほぼ接地電位すなわち０ボルトとなる。
【０００７】
また、上記ＣＰＵ１から発せられる方形波電圧はインバータ２によりそのロジックレベルが反転され（図８（ハ））、コンデンサＣ２と抵抗Ｒ２による微分回路にて微分される。この場合、０からπまでの期間におけるＬレベルの方形波電圧についてはその微分電圧が負側に発生するが、ダイオードＤ２にて短絡されるため０ボルトとなり、πから２πまでの期間におけるＨレベルの方形波電圧につていはその微分電圧が正側に現れる（図８（ニ））。
【０００８】
この正側の微分電圧は保護抵抗Ｒ４を介してトランジスタＴｒ２のベースに加えられ、同トランジスタはオンとなる。これにより、装置の電源＋Ｖｃｃから励磁コイルＲとトランジスタＴｒ２を経て接地側へ上記微分電圧とほぼ相似した波形の励磁電流が流れ、ラッチングリレー３の可動片はＢ信号路側の固定接点方向に駆動されて同接点と接触する。なお、ダイオードＤ３及びＤ４は、それぞれ励磁コイルＳ，Ｒに流れる駆動電流の立ち上がりや立ち下がりの時点で発生する振動電流を吸収するために設けられたものである。
【０００９】
【発明が解決しようとする課題】
上記従来例においては、ＣＰＵから送出される方形波電圧の立ち上がりエッジと、そのロジックレベルを反転した方形波電圧の立ち上がりエッジとをそれぞれ微分回路にて検出し、その検出電圧により２つのトランジスタを交互にオンしてラッチングリレーを駆動するようにしており、構成が比較的簡単であるという利点がある。
【００１０】
ところで、一般にリレーを駆動する場合、可動片が一方の固定接点を離れて他方の固定接点に接触するまでの期間は、接触される他方の固定接点側の励磁コイルにリレーの定格駆動電流を流す必要がある。この定格駆動電流の大きさをＩ１，電流Ｉ１を流す期間を０〜ｔ１とし、図９に点Ａで示す。
【００１１】
ここで、上記従来例における駆動電流は、装置の電源＋Ｖｃｃから励磁コイルＳまたはＲを通り、トランジスタＴｒ１またはＴｒ２を流れるコレクタ電流Ｉを利用している。このコレクタ電流Ｉはトランジスタのベースに加わる入力電圧の微分波形と相似した波形をなすものとすると、一般には図９の実線曲線で示すように、
Ｉ＝Ｉｏｅｘｐ（−ｔ／τ１） ………（１）
で表され、上記点Ａにおける電流Ｉ１の値は
Ｉ１＝Ｉｏｅｘｐ（−ｔ１／τ１）
となる。
【００１２】
ただし、Ｉｏは最大電流、τ１はＣＰＵ１の出力側からトランジスタＴｒ１の入力側にいたる電圧路、もしくはインバータ２の出力側からトランジスタＴｒ２の入力側にいたる電圧路の時定数である。
【００１３】
いま、この点Ａを通る駆動電流曲線にｔ＝０において接線を引き、時間軸と交わる点をｔ２、時間軸に対する傾斜角をθとすると、
ｔａｎθ＝Ｉｏ／ｔ２ ………（２）
である。また、上記式（１）の一般電流式をｔについて微分すると、
ｄＩ／ｄｔ＝（Ｉｏ／τ１）ｅｘｐ（−ｔ／τ１）
ｔ＝０とおくと上式は

式（２）と式（３）より
τ１＝ｔ２
を得る。
【００１４】
すなわち、電流時間軸のｔ２の値は電圧路の時定数τ１と一致する。よって、点Ｂに示すｔ２時点における駆動電流Ｉ２の大きさは式（１）より

となる。
【００１５】
この点Ａ，Ｂを通る電流Ｉを励磁コイルに流せば、理論上は可動片を一方の固定接点から他方の固定接点へ駆動可能である。しかしリレーの特性にはある程度のばらつきがあるので、実際には例えば時定数τ２という大きい値に設定し、破線で示すように駆動電流がｔ１，ｔ２，ｔ３時点でそれぞれ点Ａ´，Ｂ´，Ｃを通る電流にして余裕を持たせている。
【００１６】
この場合、従来例においては図１０に示すように、時定数設定用抵抗Ｒ１には比較的低い値の保護抵抗Ｒ３とトランジスタＴｒ１の入力インピーダンスＲｉが並列的に加わるので、その並列合成抵抗をＲとすると実際の時定数τ２は、
τ２＝Ｃ１・Ｒ
となる。
【００１７】
ここで、抵抗Ｒ１の値を抵抗Ｒ３とＲｉの和の１０数倍程度にすると、並列合成抵抗ＲはほぼＲ３＋Ｒｉの値と等しくなり、時定数τ２は
ほぼ、
τ２＝Ｃ１（Ｒ３＋Ｒｉ） ………（４）
となる。
【００１８】
この場合、抵抗Ｒ１の値をさらに大きくしても合成抵抗ＲはＲ３＋Ｒｉの値を超えないので時定数τ２値は式（４）で決まり、抵抗Ｒ１を大きくすることは無意味となる。そこで通常はコンデンサＣ１の値を数μＦという大容量に設定して時定数τ２の値を大きくしている。しかし、このような微分回路に使用できる大容量のコンザンサは一般に大形、高価格となり、品種の選定に苦労するという難点がある。
【００１９】
この発明はかかる事情を考慮してなされたもので、その目的は、大容量のコンデンサなどを必要としないで十分大きい時定数をもったパルス状電流が得られるラッチングリレーの駆動回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、この発明においては、課題解決手段として例えばＣＰＵから発せられる方形波電圧を所定の時定数で積分するＲ・Ｃ積分回路と、同積分回路の積分電圧を一方の入力となし、上記ＣＰＵから発せられる方形波電圧を他方の入力となして所望の時間幅のパルス状方形波電圧を生成するロジックゲート素子とを備え、このパルス状方形波電圧をトランジスタに入力して励磁コイルＳまたはＲにリレー駆動用の電流を流すようにしている。
【００２１】
これによると、ゲート素子の入力インピーダンスは十分高いので積分回路に高抵抗を用いて時定数を大きくすることが可能となる。また、ゲート素子の出力インピーダンスが十分低いので、トランジスタの入力側インピーダンスが低くてもゲート素子の方形波出力電圧にてトランジスタをオン、オフスイッチングすることができる。
【００２２】
【発明の実施の形態】
この発明が適用されたラッチングリレー駆動回路の概略的な構成を図１に示す。同図１において、ＣＰＵ１、インバータ２、ラッチングリレー３、ダイオードＤ３，Ｄ４、抵抗Ｒ３，Ｒ４、トランジスタＴｒ１，Ｔｒ２は、それぞれ前記図７に示した従来装置の各素子と同様の素子が用いられているので、同一の参照符号が付されている。
【００２３】
図２を併せて参照しながら各部の動作を説明すると、ＣＰＵ１からは一定周期の方形波電圧（図２（イ））が出力され、ＡＮＤゲート４の一方の入力端子に加えられるとともに、インバータ２にも加えられてそのロジックレベルが反転される。このロジックレベルが反転された電圧（図２（ロ））は、抵抗Ｒ５とコンデンサＣ３からなる積分回路にて積分され、コンデンサＣ３の積分電圧（図２（ハ））はＡＮＤゲート４の他方の端子に加えられる。
【００２４】
この積分電圧は、０時点においてはインバータ２のＨレベル電圧とほぼ等しい最大電圧Ｖｈに充電されているが、０時点を過ぎると時間の経過とともに放電によりその電圧が低下し、時間幅ｔｓを経過した時点ではＡＮＤゲート４のスレッショルド電圧Ｖｔｈを下回るものとすると、ＡＮＤゲート４の出力側には０時点を起点とし時間幅ｔｓを有するＨレベルのパルス状電圧（図２（ニ））が現れ、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００２５】
これにより、トランジスタＴｒ１はオンとなり、ラッチングリレー３の励磁コイルＳに上記電圧とほぼ相似した波形のパルス状電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点と接触しラッチされる。この場合、一般に論理ゲート素子の入力インピーダンスは十分高いので、時定数設定用抵抗Ｒ５などには数百ｋΩの高抵抗が使用できる。したがってコンデンサＣ３には一般の小形セラミックコンデンサが使用可能となる。
【００２６】
上記積分回路の放電期間は、インバータ２の出力電圧がＬレベルの間すなわち０時点を過ぎてπ時点にいたるまでの期間である。π時点を過ぎるとインバータ２の出力電圧はＨレベルに反転し、２π時点までその状態となるから、このπから２π間はコンデンサＣ３がインバータ２のＨレベル電圧により充電され、その端子電圧は上昇する。しかし、ＡＮＤゲート４の出力電圧はＬレベルのままである。
【００２７】
２π時点を過ぎるとインバータ２の出力電圧がＬレベルに反転するのでコンデンサＣ３は放電を開始し、ＡＮＤゲート４からは上記０時点を過ぎた場合と同様に時間幅がｔｓでＨレベルのパルス状電圧が送出される。以下、４π，６π，…の各時点でこの動作が繰り返される。また、上記インバータ２から出力する反転方形波電圧（図（ロ））はＡＮＤゲート５の一方の入力端子に加えられ、その他方の入力端子には上記ＣＰＵ１の方形波出力電圧を抵抗Ｒ６とコンデンサＣ４からなる積分回路にて積分した電圧（図２（ホ））が加えられる。
【００２８】
この積分電圧は０時点ではレベルがゼロで、時間の経過とともにコンデンサＣ４の充電により電圧が上昇し、π時点ではＣＰＵ１から入力する方形波電圧のロジックレヘレベルＨにほぼ等しい最大電圧Ｖｈに達するものとすると、０からπまでの期間におけるＡＮＤゲート５の出力はレベルＬとなる。
【００２９】
π時点を過ぎるとＣＰＵ１の出力電圧がレベルＬに反転するので積分回路のコンデンサＣ４は放電を開始し、時間幅ｔｒが経過した時点がＡＮＤゲート５のスレッショルド電圧Ｖｔｈを下回るものとすると、ＡＮＤゲート５の出力側にはπ時点を起点として時間幅ｔｒを有するレベルＨのパルス状電圧（図２（ヘ））が現れ、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００３０】
これにより、トランジスタＴｒ２はオンとなり、ラッチングリレー３の励磁コイルＲには上記電圧とほぼ相似した波形のパルス状電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点に接触しラッチされる。上記積分回路の放電期間はπ時点から２π時点まで続き、２π時点を過ぎるとＣＰＵ１の出力電圧がＨレベルに反転し、積分回路のコンデンサＣ４は充電されてその端子電圧が上昇する。しかしインバータ２の出力電圧がＬレベルになるので、ＡＮＤゲート５の出力電圧はＬレベルのままである。
【００３１】
３π時点を過ぎると、ＣＰＵ１の出力電圧がＬレベルに反転するので積分回路のコンデンサＣ４は放電を開始し、上記π時点における場合と同様にＡＮＤゲート５からは時間幅ｔｒを有するＨレベルのパルス状電圧が送出される。以下、５π，７π，…の時点でこの動作が繰り返される。
【００３２】
ここで、コンデンサＣ３からＡＮＤゲート４の他方の入力端子に加えられる積分電圧の最大値Ｖｈは、上記したように０時点から時間幅ｔｓが経過した時点においては放電によりＡＮＤゲート４のスレッショルド電圧Ｖｔｈまで低下するから、
Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｓ／τｓ） ………（５）
とおくことができる。ただし、τｓは抵抗Ｒ５とコンデンサＣ３による積分回路の時定数で、
τｓ＝Ｒ５・Ｃ３
である。式（５）から、時間幅ｔｓは
ｔｓ＝−τｓｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００３３】
また、コンデンサＣ４からＡＮＤゲート５の他方の入力端子に加わる積分電圧の最大値Ｖｈは、π時点から時間幅ｔｒが経過した時点においては放電によりＡＮＤゲート５のスレッショルド電圧Ｖｔｈまで低下するから、上記と同様に
Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｒ／τｒ） ………（６）
とおくことができる。ただし、τｒは抵抗Ｒ６とコンデンサＣ４による積分回路の時定数で
τｒ＝Ｒ６・Ｃ４
である。式（６）から、時間幅ｔｒは
ｔｒ＝−τｒｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００３４】
ここで、例えば積分回路の素子定数をＲ５＝Ｒ６、及びＣ３＝Ｃ４に設定すると、
τｓ＝τｒ
であるから
ｔｓ＝ｔｒ
となる。これにより、ラッチングリレー３の可動片は、ＣＰＵ１から出力される方形波電圧の半周期ごとに一方の固定接点側から他方の固定接点側へ交互に駆動される。
【００３５】
図３にはＮＯＲゲート素子と積分回路を組み合わせた他の実施形態例が示されている。図４を併せて参照しながら各部の動作を説明すると、ＣＰＵ１から発せられた一定周期の方形波電圧（図４（イ））は例えばＮＯＲゲート６の一方の入力端子に加えられ、他方の入力端子は接地されている。
【００３６】
これにより、ＮＯＲゲート６の出力側には上記ＣＰＵ１から発せられた方形波電圧のロジックレベルＨ，Ｌを反転させた電圧（図４（ロ））が現れ、次段ＮＯＲゲート７の一方の入力端子に加えられる。このＮＯＲゲート７の他方の入力端子側には例えば抵抗Ｒ５とコンデンサＣ３からなる積分回路が設けられ、上記ＣＰＵ１から発せられた方形波電圧のコンデンサＣ３における積分電圧（図４（ハ））が同入力端子へ加えられるようになっている。
【００３７】
この場合、０時点においてＣＰＵ１の方形波電圧がＬレベルからＨレベルへ立ち上がるものとすると、上記コンデンサＣ３の積分電圧はゼロから時間の経過とともに充電されて上昇し、π時点近傍ではＣＰＵ１のＨレベルの方形波電圧とほぼ等しい最大電圧Ｖｈになる。
【００３８】
π時点に達してＣＰＵ１の方形波電圧がＨレベルからＬレベルに立ち下がったとすると、コンデンサＣ３の積分電圧は放電により時間の経過とともに低下し、２π時点近傍ではほぼゼロとなる。２π時点に達するとＣＰＵ１の方形波電圧はＬレベルからＨレベルへ立ち上がり、それに伴ってコンデンサＣ３の積分電圧は充電により上昇し、以下、４π，６π，…の時点ごとに同じ状態を繰り返す。
【００３９】
いま、０時点からπ時点までの期間におけるコンデンサＣ３の充電電圧がゼロからスタートして最大電圧Ｖｈ方向へ上昇し始め、時間幅ｔｓを経過した時点でＮＯＲゲート７のスレッショルド電圧Ｖｔｈに達したとすると（図４（ハ））、ＮＯＲゲート７の出力側には０時点を起点とし時間幅がｔｓでＨレベルのパルス状電圧（図４（ニ））が発生し、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００４０】
これにより、トランジスタＴｒ１がオンとなり、ラッチングリレー３の励磁コイルＳには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点に接触してラッチされる。ここで、０時点から時間幅ｔｓが経過した時点におけるコンデンサＣ３の充電電圧は、上記のようにＮＯＲゲート７のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｓ／τｓ）｝ ………（７）
とおくことができる。ただし、τｓは抵抗Ｒ５とコンデンサＣ３による積分回路の時定数で、
τｓ＝Ｒ５・Ｃ３
である。式（７）から、時間幅ｔｓは
ｔｓ＝−τｓｌｎ（１−Ｖｔｈ／Ｖｈ）
となる。
【００４１】
次に、ＣＰＵ１から発せられた一定周期の方形波電圧（図４（イ））は、それぞれＮＯＲゲート８とＮＯＲゲート９の各一方の入力端子に加えられ、ＮＯＲゲート８の他方の入力端子は接地されている。よって、ＮＯＲゲート８の出力側には上記ＮＯＲゲート６と同様に、ＣＰＵ１から発せられた方形波電圧のロジックレベルＨ，Ｌを反転した電圧（図４（ロ））が現れる。
【００４２】
このＮＯＲゲート８の出力側とＮＯＲゲート９の他方の入力端子との間には、抵抗Ｒ６とコンデンサＣ４からなる積分回路が設けられており、ＮＯＲゲート８の出力電圧にてコンデンサＣ４に充電される電圧、もしくは同コンデンサＣ４から放電される電圧が次段ＮＯＲゲート９の他方の入力端子へ加わるようになっている。
【００４３】
いま、例えば０時点より前にＮＯＲゲート８のＨレベル電圧とほぼ等しい最大電圧Ｖｈに充電されていたコンデンサＣ４の電圧（図４（ホ））は、０時点でＮＯＲゲート８の出力電圧がＬレベルに反転するとそれと同時に放電が開始されて電圧が低下し、π時点近傍では残留電圧がほぼゼロとなる。
【００４４】
π時点に達するとＮＯＲゲート８の出力電圧はＬレベルからＨレベルに反転し、それと同時にコンデンサＣ４には最大電圧Ｖｈ方向へ充電が開始される。この充電は時間が２π時点に達するまで続けられ、２π時点においてＮＯＲゲート８の出力電圧がＨレベルからＬレベルに反転すると、コンデンサＣ４の充電電圧Ｖｈは再び放電が開始されて電圧ゼロ方向へ低下する。すなわち、上記０時点からπ時点までの期間における状態と同一となり、以下、４π，６π，…の時点ごとに同じ状態を繰り返す。
【００４５】
ここで、０時点からπ時点までの期間においては、ＮＯＲゲート９の一方の入力端子へ上記ＣＰＵ１からＨレベルの電圧が加わり、他方の入力端子には放電によって低下するコンデンサＣ４の電圧が加わる。したがって、ＮＯＲゲート９の出力電圧はＬレベルとなる。π時点から２π時点までの期間においては、ＮＯＲゲート９の一方の入力端子へＣＰＵ１からＬレベルの電圧が加わり、他方の入力端子には充電によって上昇するコンデンサＣ４の電圧が加わる。
【００４６】
この上昇するコンデンサＣ４の電圧が、例えばπ時点から時間幅ｔｒを経過した時点でＮＯＲゲート９のスレッショルド電圧Ｖｔｈに達し（図４（ホ））、それ以降は電圧Ｖｔｈを超えてさらに上昇するとすると、ＮＯＲゲート９の出力側には時間幅がｔｒでＨレベルのパルス状電圧が発生し、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００４７】
これにより、トランジスタＴｒ２がオンとなり、ラッチングリレー３の励磁コイルＲには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点と接触してラッチされる。ここで、π時点から時間ｔｒが過ぎた時点におけるコンデンサＣ４の充電電圧は、上記のようにＮＯＲゲート９のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｒ／τｒ）｝ ………（８）
とおくことができる。ただし、τｒは抵抗Ｒ６とコンデンサＣ４による積分回路の時定数で、
τｒ＝Ｒ６・Ｃ４
である。式（８）から、時間幅ｔｒは
ｔｒ＝−τｒｌｎ（１−Ｖｔｈ／Ｖｈ）
となる。
【００４８】
ここで、例えば積分回路の素子定数をＲ５＝Ｒ６、及びＣ３＝Ｃ４に設定すると、
τｓ＝τｒ
であるから、
ｔｓ＝ｔｒ
となり、ラッチングリレー３の可動片は、ＣＰＵ１が発する方形波電圧の半周期ごとに一方の固定接点側から他方の固定接点側へ交互に駆動される。
【００４９】
図５にはエクスクルーシブＯＲゲート素子（以下、「Ｅｘ．ＯＲゲート」という。）と積分回路を組み合わせた他の実施形態例が示されている。すなわち、ＣＰＵ１の方形波電圧出力端子側は例えばＥｘ．ＯＲゲート１０の一方の入力端子に直接的に接続され、また、抵抗Ｒ７を介して同Ｅｘ．ＯＲゲートの他方の入力端子に接続されている。なお、抵抗７には例えばダイオードＤ５が図示の極性で並列的に接続されている。
【００５０】
この他方の入力端子はダイオードＤ５の電流制限用抵抗８とコンデンサＣ５を介して接地されている。ここで、Ｒ８は数百Ω程度の低抵抗であり、Ｒ７はＲ８の数百倍の値を有する高抵抗になっている。よって低抵抗のＲ８を無視すると、他方の入力端子側においては実質的に抵抗Ｒ７とコンデンサＣ５にて積分回路が形成されている。Ｅｘ．ＯＲゲート１１の入力側は、ダイオードＤ６の極性が上記ダイオードＤ５とは反対方向になっているが、そのほかについてはＥｘ．ＯＲゲート１０の入力側と同様に構成されている。ここで、Ｒ１０はダイオードＤ６の保護用低抵抗であり、高抵抗Ｒ９とコンデンサＣ６にて積分回路が形成されている。
【００５１】
図６を併せて参照しながら各部の動作を説明すると、ＣＰＵ１から発せられた方形波電圧（図６（イ））は、そのロジックレベルが０時点でＬレベルからＨレベルに立ち上がり、π時点ではＨレベルからＬレベルに立ち下がり、以下、半周期ごとにこの状態を繰り返すものとする。
【００５２】
いま、上記方形波電圧が０時点でＬレベルからＨレベルに立ち上がるとダイオードＤ５はオフとなり、同方形波電圧はＥｘ．ＯＲゲート１０の一方の入力端子へ直接的に加わるとともに、積分回路の抵抗Ｒ７を介して他方の入力端子とコンデンサＣ５に加えられる。これにより、コンデンサＣ５の充電が始まり、その端子電圧はゼロから上記方形波電圧のＨレベルとほぼ等しい最大電圧Ｖｈに向かって上昇を開始し（図６（ロ））、Ｅｘ．ＯＲゲート１０の他方の入力端子に加えられる。
【００５３】
この上昇するコンデンサＣ５の端子電圧が例えば０時点から時間幅ｔｓを経過した時点でＥｘ．ＯＲゲート１０のスレッショルド電圧Ｖｔｈに達し、以後この電圧Ｖｔｈを超えて最大電圧Ｖｈに近付き、π時点近傍でほぼＶｈに等しくなったとすると、Ｅｘ．ＯＲゲート１０の出力側には０時点を起点とし時間幅をｔｓとするＨレベルのパルス状電圧（図６（ハ））が発生し、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００５４】
これにより、トランジスタＴｒ１がオンとなり、ラッチングリレー３の励磁コイルＳには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点と接触しラッチされる。以下、２π，４π，…の時点でこの動作が繰り返される。ここで、０時点から時間幅ｔｓが経過した時点におけるコンデンサＣ５の充電電圧は、Ｅｘ．ＯＲゲート１０のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｓ／τｓ）｝ ………（９）
とおくことができる。
上式から時間幅ｔｓは、
ｔｓ＝−τｓｌｎ（１−Ｖｔｈ／Ｖｈ） ………（１０）
となる。ただし、τｓは積分回路の時定数で、抵抗Ｒ８を無視すると、
τｓ＝Ｒ７・Ｃ５
である。
【００５５】
ＣＰＵ１から発せられた方形波電圧がπ時点においてＨレベルからＬレベルに反転すると、コンデンサＣ５の電圧は抵抗Ｒ８とダイオードＤ５を経てＣＰＵ１側へ急速に放電しゼロとなる（図６（ロ））。一方、Ｅｘ．ＯＲゲート１１の入力側においては、ＣＰＵ１から発せられる方形波電圧が０時点でＬレベルからＨレベルに立ち上がるとダイオードＤ６がオンとなり、Ｈレベルの電圧は抵抗Ｒ１０を経てコンデンサＣ６に加わる。
【００５６】
これにより、コンデンサＣ６は上記方形波電圧Ｈレベルとほぼ等しい最大電圧Ｖｈに急速充電され、同コンデンサの端子電圧は０時点からπ時点までＥｘ．ＯＲゲート１１の他方の入力端子に加えられる。この場合、Ｅｘ．ＯＲゲート１１の一方の入力端子にはＨレベルの方形波電圧が加わっているので、同ゲートの出力電圧はＬレベル（図６（ホ））となる。
【００５７】
次に、π時点においてＣＰＵ１から加わっている方形波電圧がＨレベルからＬレベルに反転するとダイオードＤ６はオフとなり、コンデンサＣ６に充電された電圧Ｖｈは抵抗Ｒ９を経てＣＰＵ１側へ放電しながら低下する。この放電電圧がπ時点から時間幅ｔｒを経過した時点でＥｘ．ＯＲゲート１１のスレッショルド電圧Ｖｔｈを下回ると、Ｅｘ．ＯＲゲート１１の出力側にはπ時点を起点とし時間幅をｔｒとするＨレベルのパルス状電圧（図６（ホ））が発生し、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００５８】
これにより、トランジスタＴｒ２がオンとなり、ラッチングリレー３の励磁コイルＲには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点と接触しラッチされる。以下、３π，５π，…の時点でこの動作が繰り返される。
【００５９】
ここで、π時点から時間幅ｔｒが経過した時点におけるコンデンサＣ６の放電電圧は、Ｅｘ．ＯＲゲート１１のスレッショルド電圧Ｖｔｈに等しいとすると、Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｒ／τｒ） ………（１１）
とおくことができる。
上式から時間幅ｔｒは、
ｔｒ＝−τｒｌｎ（Ｖｔｈ／Ｖｈ） ………（１２）
となる。ただし、τは積分回路の時定数で、抵抗Ｒ１０を無視すると、
τｒ＝Ｒ９・Ｃ６
である。
【００６０】
上記のように、図６（ハ）のパルス状電圧は抵抗Ｒ７とコンデンサＣ５による積分回路の充電を利用して形成され、図６（ホ）のパルス状電圧は抵抗Ｒ９とコンデンサＣ６による積分回路の放電を利用して形成される。ここで、両積分回路の時定数τｓとτｒを等しい値にすると、形成されるパルス状電圧の時間幅ｔｓとｔｒは図示のように異なった値となる。この場合、パルス幅ｔｒをｔｓと同程度に大きくしたいときには、抵抗Ｒ９の値を大きくすればよい。
【００６１】
ちなみに、ｔｒ＝ｔｓとおくと、式（１０）と式（１２）より
−τｓｌｎ（１−Ｖｔｈ／Ｖｈ）＝−τｒｌｎ（Ｖｔｈ／Ｖｈ）
上式から
τｒ＝τｓｌｎ（１−Ｖｔｈ／Ｖｈ）／ｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００６２】
上式において、ＶｔｈとＶｈは既知の値であり、時定数τｓは抵抗Ｒ７とコンデンサＣ５の値で決まる。よって時定数τｒが分かるから、コンデンサＣ６の値を定めると抵抗Ｒ９の値は
Ｒ９＝τｒ／Ｃ６
より算出できる。
【００６３】
【発明の効果】
以上説明したように、この発明においては、ＣＰＵから発せられる一定周期の方形波電圧の立ち上がりと立ち下がりをＲ・Ｃ積分回路にて検出し、その検出出力をロジックゲート素子に加えてパルス状方形波電圧に波形整形するとともに、この波形整形されたパルス状電圧をそれぞれ一方と他方のトランジスタに加えて交互にオンとなし、同トランジスタに接続されたラッチングリレーの励磁コイルへ駆動電流を流すようになっている。
【００６４】
これによると、ロジックゲート素子の入力インピーダンスが十分高いので、Ｒ・Ｃ積分回路の抵抗素子に高抵抗を使用することが可能となる。したがって波形整形したパルス状電圧の時間幅を大きくすることが容易となり、余裕をもってリレーを駆動することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例における概略的な電気的構成を示すブロック線図。
【図２】上記第１の実施例における各部の動作説明用波形図。
【図３】この発明の第２の実施例における概略的な電気的構成を示すブロック線図。
【図４】上記第２の実施例における各部の動作説明用波形図。
【図５】この発明の第３の実施例における概略的な電気的構成を示すブロック線図。
【図６】上記第３の実施例における各部の動作説明用波形図。
【図７】従来装置の概略的な電気的構成を示すブロック線図。
【図８】上記従来装置における各部の動作説明用波形図。
【図９】上記装置におけるリレー駆動用パルスの原理説明図。
【図１０】上記従来装置におけるリレー駆動用トランジスタの入力インピーダンス説明図。
【符号の説明】
１ＣＰＵ
２インバータ
３ラッチングリレー
４，５ＡＮＤゲート
６，７，８，９ＮＯＲゲート
１０，１１エクスクルーシブＯＲゲート
Ｃ３，Ｃ４，Ｃ５，Ｃ６コンデンサ
Ｄ５，Ｄ６ダイオード
Ｉ駆動電流
Ｒ５〜Ｒ１０抵抗
Ｓ，Ｒ励磁コイル
Ｔｒ１，Ｔｒ２トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving circuit for a latching relay.
[0002]
[Prior art]
FIG. 7 shows an example of a conventional general drive circuit. In the figure, for the latching relay 3, for example, two fixed contacts, a movable piece that contacts the fixed contacts, and permanent magnets Gs and Gr and excitation are shown. Coils S and R are provided.
[0003]
Now, it is assumed that the movable piece is in contact with the fixed contact on the A signal path side, and when this is switched to the fixed contact on the B signal path side, for example, a current is passed through the exciting coil R to generate the magnetic force of the permanent magnet Gs. Try to generate enough magnetic force to overcome. Once the movable piece leaves the fixed contact on the A signal path side and contacts the fixed contact on the B signal path side, the state is stably maintained by the magnetic force of the permanent magnet Gr even if the current of the exciting coil R is cut off.
[0004]
Next, when the movable piece is again switched and contacted to the fixed contact on the A signal path side, it is only necessary to generate a magnetic force that passes the current through the exciting coil S and overcomes the magnetic force of the permanent magnet Gr. When the signal of the A signal path and the signal of the B signal path are alternately taken into the C signal path at a constant period, or when the signal of the C signal path is alternately sent to the A signal path and the B signal path at a constant period In a normal relay, it is necessary to pass a current to the exciting coil while the movable piece is in contact with the fixed contact on the signal path side. However, when a latching relay is used, it is only necessary to pass a current until the moment when the movable piece comes into contact with the fixed contact, which is suitable for a device using batteries as a power source.
[0005]
The operation of each part will be described with reference to FIG. 8 as well. The CPU 1 generates a square wave voltage (FIG. 8 (A)) with a constant period, and is differentiated by a differentiation circuit including a capacitor C1 and a resistor R1. In this case, the differential voltage of the H level square wave voltage in the period from 0 to π appears on the positive side (FIG. 8B) and is applied to the base of the transistor Tr1 via the protective resistor R3.
[0006]
As a result, the transistor Tr1 is turned on, and an exciting current having a waveform substantially similar to the above-described differential voltage flows from the apparatus power source + Vcc to the ground side via the exciting coil S and the transistor Tr1, and the movable piece of the latching relay 3 is fixed on the A signal path side. It is driven in the contact direction to come into contact with the contact. Note that the differential voltage of the L level square wave voltage generated from the CPU 1 during the period from π to 2π is generated on the negative side, but since it is short-circuited by the diode D1, it becomes almost the ground potential, that is, 0 volts.
[0007]
Further, the logic level of the square wave voltage generated from the CPU 1 is inverted by the inverter 2 (FIG. 8C), and is differentiated by a differentiating circuit including a capacitor C2 and a resistor R2. In this case, the L-level square wave voltage in the period from 0 to π is generated on the negative side, but is short-circuited by the diode D2, so that it becomes 0 volt, and the H level in the period from π to 2π. As for the square wave voltage, the differential voltage appears on the positive side (FIG. 8 (d)).
[0008]
The positive differential voltage is applied to the base of the transistor Tr2 via the protective resistor R4, and the transistor is turned on. As a result, an exciting current having a waveform almost similar to the differential voltage flows from the power source + Vcc of the apparatus to the ground side via the exciting coil R and the transistor Tr2, and the movable piece of the latching relay 3 is driven in the direction of the fixed contact on the B signal path side. Touch the same contact. The diodes D3 and D4 are provided to absorb the oscillating current generated at the time of the rise and fall of the drive current flowing through the exciting coils S and R, respectively.
[0009]
[Problems to be solved by the invention]
In the above conventional example, the rising edge of the square wave voltage sent from the CPU and the rising edge of the square wave voltage whose logic level is inverted are detected by the differentiating circuit, and the two transistors are alternately used by the detected voltage. And the latching relay is driven, and there is an advantage that the configuration is relatively simple.
[0010]
By the way, in general, when a relay is driven, the rated driving current of the relay is supplied to the excitation coil on the other fixed contact side during the period until the movable piece leaves one fixed contact and contacts the other fixed contact. There is a need. The magnitude of this rated drive current is I1, and the period during which the current I1 flows is 0 to t1, and is indicated by a point A in FIG.
[0011]
Here, the driving current in the above-described conventional example uses the collector current I that flows from the power source + Vcc of the apparatus through the exciting coil S or R and flows through the transistor Tr1 or Tr2. Assuming that the collector current I has a waveform similar to the differential waveform of the input voltage applied to the base of the transistor, generally, as shown by the solid curve in FIG.
I = Ioexp (−t / τ1) (1)
And the value of the current I1 at the point A is
I1 = Ioexp (−t1 / τ1)
It becomes.
[0012]
However, Io is the maximum current, and τ1 is the time constant of the voltage path from the output side of the CPU 1 to the input side of the transistor Tr1, or the voltage path from the output side of the inverter 2 to the input side of the transistor Tr2.
[0013]
Now, if a drive current curve passing through this point A is drawn with a tangent at t = 0, the point intersecting the time axis is t2, and the tilt angle with respect to the time axis is θ.
tan θ = Io / t2 (2)
It is. Also, differentiating the general current equation of equation (1) with respect to t,
dI / dt = (Io / τ1) exp (−t / τ1)
If t = 0, the above equation becomes

From Equation (2) and Equation (3)
τ1 = t2
Get.
[0014]
That is, the value of t2 on the current time axis coincides with the time constant τ1 of the voltage path. Therefore, the magnitude of the drive current I2 at the time t2 indicated by the point B is obtained from the equation (1).

It becomes.
[0015]
Theoretically, the movable piece can be driven from one fixed contact to the other fixed contact by passing the current I passing through the points A and B through the exciting coil. However, since there are some variations in the characteristics of the relay, actually, for example, a large value such as a time constant τ2 is set, and as indicated by broken lines, the drive currents at points A ′, B ′, t3 at time points t1, t2, and t3, respectively. The current passing through C is given a margin.
[0016]
In this case, as shown in FIG. 10, in the conventional example, the protection resistor R3 having a relatively low value and the input impedance Ri of the transistor Tr1 are added in parallel to the time constant setting resistor R1, and thus the parallel combined resistor R Then the actual time constant τ2 is
τ2 = C1 ・ R
It becomes.
[0017]
Here, when the value of the resistor R1 is about ten times the sum of the resistors R3 and Ri, the parallel combined resistor R becomes substantially equal to the value of R3 + Ri, and the time constant τ2 is
Almost
τ2 = C1 (R3 + Ri) (4)
It becomes.
[0018]
In this case, since the combined resistance R does not exceed the value of R3 + Ri even if the value of the resistor R1 is further increased, the value of the time constant τ2 is determined by the equation (4), and it is meaningless to increase the resistance R1. Therefore, normally, the value of the capacitor C1 is set to a large capacity of several μF to increase the value of the time constant τ2. However, a large-capacity causer that can be used in such a differentiation circuit is generally large and expensive, and has a difficulty in selecting a variety.
[0019]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a driving circuit for a latching relay that can obtain a pulsed current having a sufficiently large time constant without requiring a large-capacitance capacitor or the like. It is in.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, as a problem solving means, for example, an R · C integration circuit that integrates a square wave voltage generated from a CPU with a predetermined time constant, and an integration voltage of the integration circuit as one input And a logic gate element that generates a pulse-shaped square wave voltage having a desired time width by using the square-wave voltage generated from the CPU as the other input, and inputs the pulse-shaped square wave voltage to the transistor. A current for driving the relay is passed through the exciting coil S or R.
[0021]
According to this, since the input impedance of the gate element is sufficiently high, it is possible to increase the time constant using a high resistance in the integrating circuit. Further, since the output impedance of the gate element is sufficiently low, the transistor can be switched on and off with the square wave output voltage of the gate element even if the input impedance of the transistor is low.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a schematic configuration of a latching relay drive circuit to which the present invention is applied. In FIG. 1, the CPU 1, the inverter 2, the latching relay 3, the diodes D3 and D4, the resistors R3 and R4, and the transistors Tr1 and Tr2 are respectively the same elements as those of the conventional device shown in FIG. Therefore, the same reference numerals are attached.
[0023]
The operation of each part will be described with reference to FIG. 2 as well. The CPU 1 outputs a square wave voltage (FIG. 2 (a)) with a constant period, and is applied to one input terminal of the AND gate 4 and also the inverter 2 In addition, the logic level is inverted. The voltage whose logic level is inverted (FIG. 2 (B)) is integrated by an integrating circuit comprising a resistor R5 and a capacitor C3, and the integrated voltage of the capacitor C3 (FIG. 2 (C)) is the other of the AND gate 4. Added to the terminal.
[0024]
This integrated voltage is charged to the maximum voltage Vh that is substantially equal to the H level voltage of the inverter 2 at the time 0, but when the time 0 is passed, the voltage decreases with the passage of time, and the time width ts elapses. Assuming that the voltage falls below the threshold voltage Vth of the AND gate 4, the H-level pulse voltage (FIG. 2 (d)) having a time width ts starting from the time 0 appears on the output side of the AND gate 4. The voltage is applied to the transistor Tr1 through the resistor R3.
[0025]
As a result, the transistor Tr1 is turned on, and a pulsed current I having a waveform similar to the above voltage flows through the exciting coil S of the latching relay 3, and the movable piece comes into contact with the fixed contact on the A signal path side as shown by the solid line. Latched. In this case, since the input impedance of the logic gate element is generally sufficiently high, a high resistance of several hundred kΩ can be used for the time constant setting resistor R5 and the like. Therefore, a general small ceramic capacitor can be used as the capacitor C3.
[0026]
The discharging period of the integrating circuit is a period from when the output voltage of the inverter 2 is at the L level, that is, from the time point 0 to the time point π. When the time π passes, the output voltage of the inverter 2 is inverted to the H level and remains in the state until the time 2π. Therefore, the capacitor C3 is charged by the H level voltage of the inverter 2 between π and 2π, and the terminal voltage rises. To do. However, the output voltage of the AND gate 4 remains at the L level.
[0027]
Since the output voltage of the inverter 2 is inverted to the L level after the time 2π, the capacitor C3 starts discharging, and the AND gate 4 is pulsed in the H level with the time width ts as in the case where the time 0 is passed. A voltage is delivered. Hereinafter, this operation is repeated at each point of 4π, 6π,. Further, the inverted square wave voltage ((b)) output from the inverter 2 is applied to one input terminal of the AND gate 5, and the square wave output voltage of the CPU 1 is applied to the other input terminal of the resistor R6 and the capacitor. A voltage (FIG. 2 (e)) integrated by an integrating circuit made up of C4 is applied.
[0028]
This integrated voltage has a level of zero at time point 0 and increases with time as the capacitor C4 is charged. At time point π, the integrated voltage reaches a maximum voltage Vh substantially equal to the logic level H of the square wave voltage input from the CPU 1. Then, the output of the AND gate 5 in the period from 0 to π becomes level L.
[0029]
When the time π passes, the output voltage of the CPU 1 is inverted to the level L, so that the capacitor C4 of the integration circuit starts discharging, and the time when the time width tr elapses falls below the threshold voltage Vth of the AND gate 5. On the output side of FIG. 5, a pulse voltage of level H (FIG. 2 (f)) having a time width tr starting from the time π appears and is applied to the transistor Tr2 via the resistor R4.
[0030]
As a result, the transistor Tr2 is turned on, and a pulsed current I having a waveform similar to the above voltage flows through the exciting coil R of the latching relay 3, and the movable piece contacts the fixed contact on the B signal path side as indicated by a broken line. And is latched. The discharge period of the integration circuit continues from the time π to the time 2π, and when the time 2π passes, the output voltage of the CPU 1 is inverted to the H level, the capacitor C4 of the integration circuit is charged, and the terminal voltage rises. However, since the output voltage of the inverter 2 becomes L level, the output voltage of the AND gate 5 remains L level.
[0031]
After the 3π time point, the output voltage of the CPU 1 is inverted to the L level, so that the capacitor C4 of the integrating circuit starts discharging, and from the AND gate 5 as in the case of the π time point, the H level pulse having the time width tr. State voltage is sent out. Thereafter, this operation is repeated at the time of 5π, 7π,.
[0032]
Here, the maximum value Vh of the integrated voltage applied from the capacitor C3 to the other input terminal of the AND gate 4 is the threshold voltage Vth of the AND gate 4 due to discharge when the time width ts has elapsed from the time 0 as described above. Because
Vth = Vhexp (−ts / τs) (5)
It can be said. However, τs is the time constant of the integrating circuit by the resistor R5 and the capacitor C3.
τs = R5 ・ C3
It is. From equation (5), the time width ts is
ts = -τsln (Vth / Vh)
It becomes.
[0033]
Further, the maximum value Vh of the integrated voltage applied from the capacitor C4 to the other input terminal of the AND gate 5 decreases to the threshold voltage Vth of the AND gate 5 due to discharge when the time width tr elapses from the time π. alike
Vth = Vhexp (−tr / τr) (6)
It can be said. However, τr is the time constant of the integrating circuit with resistor R6 and capacitor C4.
τr = R6 · C4
It is. From equation (6), the time width tr is
tr = −τrln (Vth / Vh)
It becomes.
[0034]
Here, for example, if the element constants of the integration circuit are set to R5 = R6 and C3 = C4,
τs = τr
Because
ts = tr
It becomes. Thereby, the movable piece of the latching relay 3 is driven alternately from one fixed contact side to the other fixed contact side every half cycle of the square wave voltage output from the CPU 1.
[0035]
FIG. 3 shows another embodiment in which a NOR gate element and an integration circuit are combined. The operation of each part will be described with reference to FIG. 4 as well. A square wave voltage (FIG. 4A) generated from the CPU 1 with a constant period is applied to one input terminal of the NOR gate 6, for example, and the other input. The terminal is grounded.
[0036]
As a result, a voltage (FIG. 4B) obtained by inverting the logic levels H and L of the square wave voltage generated from the CPU 1 appears on the output side of the NOR gate 6, and one input of the next-stage NOR gate 7 appears. Added to the terminal. On the other input terminal side of the NOR gate 7, an integrating circuit comprising, for example, a resistor R5 and a capacitor C3 is provided, and the integrated voltage (FIG. 4 (c)) in the capacitor C3 of the square wave voltage generated from the CPU 1 is the same. It can be added to the input terminal.
[0037]
In this case, assuming that the square wave voltage of the CPU 1 rises from the L level to the H level at the time 0, the integrated voltage of the capacitor C3 is charged and rises with time from zero, and the CPU 1 has the H level near the time π. The maximum voltage Vh is almost equal to the square wave voltage.
[0038]
If the square wave voltage of the CPU 1 falls from the H level to the L level after reaching the time point π, the integrated voltage of the capacitor C3 decreases with the passage of time due to discharge, and becomes almost zero near the time point 2π. When the 2π time point is reached, the square wave voltage of the CPU 1 rises from the L level to the H level, and accordingly, the integrated voltage of the capacitor C3 rises due to charging, and thereafter repeats the same state at every 4π, 6π,.
[0039]
Now, it is assumed that the charging voltage of the capacitor C3 in the period from the time point 0 to the time point π starts from zero and starts to increase in the maximum voltage Vh direction, and reaches the threshold voltage Vth of the NOR gate 7 when the time width ts has elapsed. Then, on the output side of the NOR gate 7, an H-level pulse voltage (FIG. 4 (d)) with a time width of ts is generated at the time point 0, and the transistor is connected via the resistor R3. Added to Tr1.
[0040]
As a result, the transistor Tr1 is turned on, and a driving current I having a waveform substantially similar to the pulse voltage flows through the exciting coil S of the latching relay 3, and the movable piece is applied to the fixed contact on the A signal path side as indicated by the solid line. Latched in contact. Here, since the charging voltage of the capacitor C3 when the time width ts has elapsed from the time point 0 is equal to the threshold voltage Vth of the NOR gate 7 as described above,
Vth = Vh {1-exp (−ts / τs)} (7)
It can be said. However, τs is the time constant of the integrating circuit by the resistor R5 and the capacitor C3,
τs = R5 ・ C3
It is. From equation (7), the time width ts is
ts = -τsln (1-Vth / Vh)
It becomes.
[0041]
Next, the square wave voltage (FIG. 4 (a)) generated from the CPU 1 is applied to one input terminal of each of the NOR gate 8 and the NOR gate 9, and the other input terminal of the NOR gate 8 is Grounded. Therefore, on the output side of the NOR gate 8, similarly to the NOR gate 6, a voltage (FIG. 4 (B)) obtained by inverting the logic levels H and L of the square wave voltage generated from the CPU 1 appears.
[0042]
An integrating circuit comprising a resistor R6 and a capacitor C4 is provided between the output side of the NOR gate 8 and the other input terminal of the NOR gate 9, and the capacitor C4 is charged by the output voltage of the NOR gate 8. Or a voltage discharged from the capacitor C4 is applied to the other input terminal of the next-stage NOR gate 9.
[0043]
For example, the voltage of the capacitor C4 (FIG. 4 (e)) that has been charged to the maximum voltage Vh that is substantially equal to the H level voltage of the NOR gate 8 before the 0 time is the output voltage of the NOR gate 8 at the 0 time. When the level is reversed, discharge is started at the same time and the voltage decreases, and the residual voltage becomes almost zero near the time point π.
[0044]
When the time π is reached, the output voltage of the NOR gate 8 is inverted from the L level to the H level, and at the same time, the capacitor C4 starts to be charged in the direction of the maximum voltage Vh. This charging is continued until the time reaches 2π, and when the output voltage of the NOR gate 8 is inverted from H level to L level at 2π, the charging voltage Vh of the capacitor C4 starts to discharge again and decreases toward zero voltage. To do. That is, it is the same as the state in the period from the time 0 to the time π, and the same state is repeated every time 4π, 6π,.
[0045]
Here, during the period from the time point 0 to the time point π, the CPU 1 applies an H level voltage to one input terminal of the NOR gate 9, and the voltage of the capacitor C4, which decreases due to discharge, is applied to the other input terminal. Therefore, the output voltage of NOR gate 9 is at L level. During the period from the time π to the time 2π, the CPU 1 applies an L level voltage to one input terminal of the NOR gate 9, and the voltage of the capacitor C4 that rises due to charging is applied to the other input terminal.
[0046]
For example, when the voltage of the rising capacitor C4 reaches the threshold voltage Vth of the NOR gate 9 when the time width tr elapses from the time π (FIG. 4 (e)), and thereafter rises beyond the voltage Vth. On the output side of the NOR gate 9, a pulse voltage of H level with a time width of tr is generated and applied to the transistor Tr2 via the resistor R4.
[0047]
As a result, the transistor Tr2 is turned on, and a drive current I having a waveform substantially similar to the pulse voltage flows through the exciting coil R of the latching relay 3, and the movable piece is connected to the fixed contact on the B signal path side as indicated by a broken line. Latched in contact. Here, the charging voltage of the capacitor C4 at the time when the time tr has passed from the time π is equal to the threshold voltage Vth of the NOR gate 9 as described above.
Vth = Vh {1-exp (−tr / τr)} (8)
It can be said. However, τr is the time constant of the integrating circuit by the resistor R6 and the capacitor C4.
τr = R6 · C4
It is. From the equation (8), the time width tr is
tr = −τrln (1−Vth / Vh)
It becomes.
[0048]
Here, for example, if the element constants of the integration circuit are set to R5 = R6 and C3 = C4,
τs = τr
Because
ts = tr
Thus, the movable piece of the latching relay 3 is driven alternately from one fixed contact side to the other fixed contact side every half cycle of the square wave voltage generated by the CPU 1.
[0049]
FIG. 5 shows another embodiment in which an exclusive OR gate element (hereinafter referred to as “Ex.OR gate”) and an integration circuit are combined. That is, the square wave voltage output terminal side of the CPU 1 is, for example, Ex. It is directly connected to one input terminal of the OR gate 10 and is connected to the same Ex. The other input terminal of the OR gate is connected. For example, a diode D5 is connected to the resistor 7 in parallel with the polarity shown.
[0050]
The other input terminal is grounded via the current limiting resistor 8 of the diode D5 and the capacitor C5. Here, R8 is a low resistance of about several hundred Ω, and R7 is a high resistance having a value several hundred times that of R8. Therefore, if the low resistance R8 is ignored, an integrating circuit is substantially formed by the resistor R7 and the capacitor C5 on the other input terminal side. Ex. On the input side of the OR gate 11, the polarity of the diode D6 is opposite to that of the diode D5. The configuration is the same as the input side of the OR gate 10. Here, R10 is a low resistance for protection of the diode D6, and an integration circuit is formed by the high resistance R9 and the capacitor C6.
[0051]
The operation of each part will be described with reference to FIG. 6 as well. The square wave voltage (FIG. 6A) generated from the CPU 1 rises from the L level to the H level when the logic level is 0, and at the time π. The state falls from the H level to the L level, and this state is repeated every half cycle.
[0052]
Now, when the square wave voltage rises from the L level to the H level at time 0, the diode D5 is turned off, and the square wave voltage becomes Ex. In addition to being directly applied to one input terminal of the OR gate 10, it is applied to the other input terminal and the capacitor C5 via the resistor R7 of the integrating circuit. As a result, charging of the capacitor C5 begins, and the terminal voltage starts to increase from zero toward the maximum voltage Vh substantially equal to the H level of the square wave voltage (FIG. 6 (b)). Applied to the other input terminal of the OR gate 10.
[0053]
When the terminal voltage of the rising capacitor C5 has exceeded the time width ts from time 0, for example, Ex. Assuming that the threshold voltage Vth of the OR gate 10 is reached and thereafter exceeds this voltage Vth and approaches the maximum voltage Vh and becomes substantially equal to Vh in the vicinity of π, Ex. On the output side of the OR gate 10, an H-level pulse voltage (FIG. 6C) starting from time 0 and having a time width of ts is generated and applied to the transistor Tr1 through the resistor R3.
[0054]
As a result, the transistor Tr1 is turned on, and a driving current I having a waveform substantially similar to the pulse voltage flows through the exciting coil S of the latching relay 3, and the movable piece is connected to the fixed contact on the A signal path side as indicated by the solid line. Touch and latch. Thereafter, this operation is repeated at 2π, 4π,. Here, the charging voltage of the capacitor C5 at the time when the time width ts has elapsed from the time 0 is Ex. Since it is equal to the threshold voltage Vth of the OR gate 10,
Vth = Vh {1-exp (−ts / τs)} (9)
It can be said.
From the above equation, the time width ts is
ts = −τsln (1-Vth / Vh) (10)
It becomes. However, τs is the time constant of the integration circuit, and ignoring the resistor R8,
τs = R7 ・ C5
It is.
[0055]
When the square wave voltage generated from the CPU 1 is inverted from the H level to the L level at the time π, the voltage of the capacitor C5 is rapidly discharged to the CPU 1 side through the resistor R8 and the diode D5 and becomes zero (FIG. 6 (B)). . On the other hand, Ex. On the input side of the OR gate 11, when the square wave voltage generated from the CPU 1 rises from the L level to the H level at time 0, the diode D6 is turned on, and the H level voltage is applied to the capacitor C6 through the resistor R10.
[0056]
As a result, the capacitor C6 is rapidly charged to the maximum voltage Vh substantially equal to the square wave voltage H level, and the terminal voltage of the capacitor changes from Ex. The other input terminal of the OR gate 11 is applied. In this case, Ex. Since an H level square wave voltage is applied to one input terminal of the OR gate 11, the output voltage of the gate becomes L level ((e) in FIG. 6).
[0057]
Next, when the square wave voltage applied from the CPU 1 at the time π is inverted from the H level to the L level, the diode D6 is turned off, and the voltage Vh charged in the capacitor C6 decreases while discharging to the CPU 1 side through the resistor R9. . When this discharge voltage has passed a time width tr from the time π, Ex. When the voltage falls below the threshold voltage Vth of the OR gate 11, Ex. On the output side of the OR gate 11, an H-level pulse voltage (FIG. 6E) starting from the time π and having a time width tr is generated and applied to the transistor Tr2 via the resistor R4.
[0058]
As a result, the transistor Tr2 is turned on, and a drive current I having a waveform substantially similar to the pulse voltage flows through the exciting coil R of the latching relay 3, and the movable piece is connected to the fixed contact on the B signal path side as indicated by a broken line. Touch and latch. Hereinafter, this operation is repeated at the time of 3π, 5π,.
[0059]
Here, the discharge voltage of the capacitor C6 at the time when the time width tr has elapsed from the time π is Ex. If it is equal to the threshold voltage Vth of the OR gate 11, Vth = Vhexp (−tr / τr) (11)
It can be said.
From the above equation, the time width tr is
tr = −τrln (Vth / Vh) (12)
It becomes. However, τ is the time constant of the integration circuit, and ignoring the resistor R10,
τr = R9 · C6
It is.
[0060]
As described above, the pulse voltage in FIG. 6 (c) is formed by using the charging of the integration circuit by the resistor R7 and the capacitor C5, and the pulse voltage in FIG. 6 (e) is an integration circuit by the resistor R9 and the capacitor C6. It is formed using the discharge. Here, when the time constants τs and τr of the two integration circuits are set to the same value, the time widths ts and tr of the formed pulse voltage have different values as shown in the figure. In this case, when it is desired to increase the pulse width tr to the same extent as ts, the value of the resistor R9 may be increased.
[0061]
By the way, if tr = ts, then from equations (10) and (12)
−τsln (1-Vth / Vh) = − τrln (Vth / Vh)
From the above formula
τr = τsln (1-Vth / Vh) / ln (Vth / Vh)
It becomes.
[0062]
In the above equation, Vth and Vh are known values, and the time constant τs is determined by the values of the resistor R7 and the capacitor C5. Therefore, since the time constant τr is known, when the value of the capacitor C6 is determined, the value of the resistor R9 is
R9 = τr / C6
Can be calculated.
[0063]
【The invention's effect】
As described above, in the present invention, the rising and falling edges of a square wave voltage having a fixed period generated from the CPU are detected by the R · C integrating circuit, and the detected output is added to the logic gate element to form a pulsed square. In addition to shaping the waveform into a wave voltage, this waveform shaped pulse voltage is added to each of the one and other transistors to turn it on alternately so that the drive current flows to the exciting coil of the latching relay connected to the transistor It has become.
[0064]
According to this, since the input impedance of the logic gate element is sufficiently high, it is possible to use a high resistance as the resistance element of the R · C integration circuit. Therefore, it becomes easy to increase the time width of the pulse-shaped voltage whose waveform is shaped, and the relay can be driven with a margin.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic electrical configuration in a first embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining the operation of each part in the first embodiment.
FIG. 3 is a block diagram showing a schematic electrical configuration in a second embodiment of the present invention.
FIG. 4 is a waveform diagram for explaining the operation of each part in the second embodiment.
FIG. 5 is a block diagram showing a schematic electrical configuration in a third embodiment of the present invention.
FIG. 6 is a waveform diagram for explaining the operation of each part in the third embodiment.
FIG. 7 is a block diagram showing a schematic electrical configuration of a conventional apparatus.
FIG. 8 is a waveform diagram for explaining the operation of each part in the conventional apparatus.
FIG. 9 is a diagram for explaining the principle of a relay driving pulse in the device.
FIG. 10 is an explanatory diagram of input impedance of a relay driving transistor in the conventional device.
[Explanation of symbols]
1 CPU
2 Inverter
3 Latching relay
4,5 AND gate
6,7,8,9 NOR gate
10,11 Exclusive OR gate
C3, C4, C5, C6 capacitors
D5, D6 diode
I Drive current
R5 to R10 resistance
S, R excitation coil
Tr1, Tr2 transistors

Claims

Upon receiving a square wave voltage of a fixed period from the CPU, the rising edge and the falling edge of the same voltage waveform are detected, the detection output is added to one and the other transistors, and the transistors are turned on alternately. A driving current is passed through one of the latching relays connected to the other and the other exciting coil, and the movable piece of the relay is switched to one fixed contact and the other fixed contact every half cycle of the square wave voltage. In the drive circuit,
A level inversion gate element that inverts the logic level of the square wave voltage generated from the CPU and converts the rising edge and falling edge of the square wave voltage into a falling edge and a rising edge, respectively;
A predetermined charge / discharge time constant is set by a resistor and a capacitor, and charging of the capacitor is started at the rising edge or falling edge of the square wave voltage generated from the CPU, or discharging from the capacitor is started. A first integrating circuit;
Predetermined charge and discharge time constants are set by the resistor and capacitor, and charging to the capacitor is started at the time of the rising edge or falling edge of the square wave voltage sent from the level inversion gate element, or from the capacitor A second integrating circuit for starting discharge;
The square wave voltage sent from the level inversion gate element and the charge / discharge voltage in the first integration circuit are input, and at a time corresponding to the rising edge of the square wave voltage emitted from the CPU, a predetermined time width is obtained. A first drive pulse forming gate element for generating a pulse voltage;
The square wave voltage generated from the CPU and the charging / discharging voltage in the second integration circuit are input, and a pulse voltage having a predetermined time width is generated at a time corresponding to the falling edge of the square wave voltage generated from the CPU. And a second driving pulse forming gate element that emits the output voltage of the first and second driving pulse forming gate elements to the one and the other transistors to drive the latching relay. Relay drive circuit.

2. The driving circuit for a latching relay according to claim 1, wherein the level inversion gate element is an inverter (NOT gate), and each of the first and second drive pulse forming gate elements is an AND gate.

Each of the level inversion gate elements is applied with a square wave voltage from the CPU at one input terminal, and the other input terminal is a grounded two NOR gates. The first and second drive pulse forming gate elements are respectively 2. The driving circuit for a latching relay according to claim 1, wherein the driving circuit is a NOR gate.

Upon receiving a square wave voltage of a fixed period from the CPU, the rising edge and falling edge of the same voltage waveform are detected respectively, and the detection output is added to one and the other transistors to turn them on alternately. Driving a latching relay that causes a drive current to flow through one and the other exciting coil of the connected latching relay, and switches the movable piece of the relay to one fixed contact and the other fixed contact every half cycle of the square wave voltage. In the circuit
A square which is generated from the CPU by setting a predetermined charging time constant by a capacitor provided via a charging resistor connected in parallel to the diode and a protective resistor of the diode connected in series to the resistor. together charged at the time constant to the capacitor is initiated by the diode and the polarity of the off at the rising edge time of the wave voltage, that said diode is turned on in the fall time of the square-wave voltage A first integration circuit in which the charging voltage of the capacitor is almost instantaneously discharged to zero,
The square wave voltage generated from the CPU is used as one input, and the terminal voltage of the capacitor in the first integration circuit is used as the other input, and the pulse shape has a predetermined time width starting from the rising edge time of the square wave voltage. A first drive pulse forming gate element for generating a voltage;
A square which is emitted from the CPU by setting a predetermined discharge time constant by a charging resistor connected in parallel to the diode and a capacitor provided through the protective resistor of the diode connected in series to the resistor. By setting the diode to the ON polarity at the rising edge time of the wave voltage, the charging voltage to the capacitor rises almost instantaneously to a certain maximum value, and at the falling edge time of the square wave voltage, the diode A second integrating circuit in which discharging starts with the time constant of the charging voltage of the capacitor by turning off
The square wave voltage generated from the CPU is used as one input, the terminal voltage of the capacitor in the second integration circuit is used as the other input, and a pulse having a predetermined time width starts from the falling edge of the square wave voltage. And a second drive pulse forming gate element for generating a voltage, and the latching relay is driven by applying the output voltages of the first and second drive pulse forming gate elements to the one and the other transistors, respectively. Latching relay drive circuit.

5. The driving circuit for a latching relay according to claim 4, wherein each of the first and second driving pulse forming gate elements is an exclusive OR gate.