JP3602722B2

JP3602722B2 - Method for manufacturing semiconductor device

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Publication number: JP3602722B2
Application number: JP18545398A
Authority: JP
Inventors: 祥隆綱島; 清孝宮野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-30
Filing date: 1998-06-30
Publication date: 2004-12-15
Anticipated expiration: 2018-06-30
Also published as: JPH1174369A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、同一基板上に異なる材料および／または異なる厚さのゲート酸化膜および／またはゲート電極が形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等のＬＳＩ（Ｌａｒｇｅ−ｓｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）回路装置を構成するトランジスタには、単一膜厚のゲート酸化膜を用いているのが普通である。この場合の利点として、製造工程が単純であり、それゆえにコストを低く維持でき、また歩留まりも高く維持できるという点があげられる。反面、高速動作を追求した最新のトランジスタを採用できないため、性能を犠牲にしなくてはならない面もある。
【０００３】
近年、同一基板上に２種類のゲート絶縁膜やゲート電極を形成することが要求されている。これは、同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要なためである。例えば、ＤＲＡＭやＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅａｎｄｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ−ｏｎｌｙｍｅｍｏｒｙ）のセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが要求されている。
【０００４】
また、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路においては、従来ではｎ^＋ポリシリコンゲートを用いるのが通常であるが、この素子構造では、素子の微細化とともにＰＭＯＳトランジスタの短チャネル効果の抑制が難しくなってきており、ＰＭＯＳトランジスタにはゲート電極材料にｐ^＋ポリシリコンを用い、ＮＭＯＳトランジスタにはゲート電極材料にｎ^＋ポリシリコンを用いる、いわゆるデュアルゲート構造が好ましいとされている。この場合にも、さらにゲート絶縁膜の厚さをかえることができれば、より高性能な回路動作が期待できる。
【０００５】
通常、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する場合には、リソグラフィ手段を用いて同一基板上の領域を二つのの領域に分けることによって行われる。一例をあげると以下の通りである。
【０００６】
トレンチ素子分離を形成した後、熱酸化により半導体基板上に熱酸化膜を形成する。次に、フォトレジストを全面に塗布し、フォトリソグラフィ工程によってＮＭＯＳ領域のみにフォトレジストを残し、ＰＭＯＳ領域のフォトレジストを除去する。このようにパターン形成されたフォトレジストをマスクとして、ＰＭＯＳ領域の熱酸化膜をエッチング除去する。次に、フォトレジストを剥離し除去し、再度熱酸化によってＰＭＯＳ全面に領域に熱酸化膜を形成する。この時、ＮＭＯＳ領域では、先に形成した熱酸化膜が残っているため、この領域の酸化膜の厚さはＰＭＯＳ領域の酸化膜よりも厚くなる。
【０００７】
しかし、このような工程では、ＮＭＯＳ領域のゲート酸化膜がフォトレジストに直接接触することになる。フォトレジストには、ゲート絶縁膜の膜質を劣化させるＮａや重金属が多く含まれており、これらの不純物を次の酸化工程時に取り込んでしまう危険性がある。従って、素子の信頼性や歩留まりが低下するという問題が生じる。
【０００８】
他の従来の半導体装置の製造方法を図１から図７を参照して説明する。
【０００９】
図１は半導体装置の平面構成の概念図であり、参照符号１は素子分離領域を、参照符号２はゲート配線領域を、参照符号３ａ，３ｂは拡散領域を示す。ここでは、異なる拡散領域３ａ，３ｂ上に、それぞれ異なる材料のゲート絶縁膜およびゲート電極を有する第１および第２のトランジスタが形成される。
【００１０】
図２から図４は図１に示される破断線ＩＩａ−ＩＩａでの断面を右側に、破断線ＩＩｂ−ＩＩｂの断面を左側に示している。即ち、図２から図４は、右側に第１のトランジスタの製造工程を、左側に第２のトランジスタの製造工程を示している。図５から図７は、図１に示される破断線ＩＩＩ −ＩＩＩにおける断面を示している。
【００１１】
先ず、シリコン基板１０にウェル領域（図示せず）やＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の素子分離領域１１が形成される。その後、第１のゲート酸化膜１２が熱酸化法により形成され、その上に第１のゲート電極であるポリＳｉ膜１３がＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で形成される。ポリＳｉ膜１３中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入される（図２（ａ）、図５（ａ））。
【００１２】
次に、ポリＳｉ膜１３がリソグラフィ／ドライエッチング技術により第１のトランジスタが形成される領域のみを残すようにパターニングされる。その後、露出した部分の第１のゲート酸化膜１２を希フッ酸溶液がエッチング除去されて、その部分のシリコン基板１０が露出される（図２（ｂ）、図５（ｂ））。
【００１３】
次に、この露出されたシリコン基板上１０に、第２のゲート酸化膜１４が熱酸化法で形成される。その際、第１のゲート電極であるポリＳｉ膜１３上およびその側壁も酸化されてシリコン酸化膜１４が形成される。更に、その上に第２のゲート電極であるポリＳｉ膜１５がＣＶＤ法で形成される（図３（ａ）、図６（ｃ））。
【００１４】
この後、この第２のポリＳｉ膜１５がリソグラフィ／ドライエッチング技術により第２のトランジスタが形成される領域のみを残すようにパターニングされる。この後、露出された部分のポリＳｉ膜上に形成された熱酸化膜１４が希フッ酸溶液でエッチングされ、除去される（図３（ｄ）、図６（ｄ））。
【００１５】
この後、第１のゲート電極と第２のゲート電極を接続するための第３のゲート電極材料としてタングステンシリサイド（ＷＳｉ_２）１６が基板１０上の全面に形成される（図４（ｅ）、図７（ｅ））。
【００１６】
次に、タングステンシリサイド／ポリＳｉ（第１、および第２ゲート電極）膜がリソグラフィ／ドライエッチング技術により、ゲート配線形状に加工される（図４（ｆ）、図７（ｅ））。
【００１７】
その後、通常の後酸化、側壁残し、ソース／ドレイン形成、メタライゼーションなどの工程を経て、２種類の異なるゲート酸化膜厚の構造を持つトランジスタが完成される。
【００１８】
上述した、従来のトランジスタ製造方法により製造された半導体集積回路は以下に示す問題点を有する。
【００１９】
第１の問題点は、図７（ｅ）から明らかなように、リソグラフィ工程における合わせずれの余裕を含めて考えると、接続部で第１のゲート電極１３と第２のゲート電極１５との幅Ｗの重ね合わせ部分を必ず設ける必要があることである。トランジスタの能動領域であるチャネル部は、この重ね合わせ部分から離して形成する必要があり、この重ね合わせ分だけ必ず素子分離領域の幅が広くなる。このため、必然的に半導体装置全体の寸法が大きくなり、一枚のシリコン基板から取れるチップの数が減少し、ひいては製造コストアップに繋がる。
【００２０】
第２の問題点は、同じく図７（ｅ）に示されるように、半導体装置に段差が生じることである。この段差のため、その後の配線加工時のリソグラフィ／ドライエッチング工程が非常に複雑になり、微細寸法の素子で構成された半導体装置を製造することが困難となる。
【００２１】
【発明が解決しようとする課題】
このように従来の半導体装置の製造方法においては、同一基板上に異なる材料および／または異なる厚さのゲート酸化膜および／またはゲート電極を形成することが困難であった。
【００２２】
本発明の目的は同一基板上に膜厚および／または材料の異なるゲート電極および／またはゲート絶縁膜が形成された半導体装置の製造方法を提供することである。
【００２３】
【課題を解決するための手段】
前記課題を解決し目的を達成するために、本発明は以下に示す手段を用いている。
【００２４】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第１のトランジスタの構成要素となる第１のゲート絶縁膜を形成する工程と、この第１のゲート絶縁膜上に第１のトランジスタのゲート電極を構成する第１のゲート構成膜を形成する工程と、この第１のゲート構成膜上に所定の材質の積層膜を形成する工程と、第１及び第２のトランジスタのゲート電極を含むゲート配線に対応する前記積層膜の部分をパターニングして得られた構造を少なくとも有するダミー配線部を形成する工程と、このダミー配線部の側壁に絶縁部を形成する工程と、少なくとも第１のトランジスタが形成される第１の領域をマスクして第２のトランジスタが形成される第２の領域の前記第１のゲート絶縁膜、第１のゲート構成膜及び前記積層膜を除去することにより第１の凹部を形成する工程と、この第１の凹部における半導体基板上に第２のトランジスタの構成要素となる第２のゲート絶縁膜を形成する工程と、この第２のゲート絶縁膜が形成された第１の凹部内に第２のトランジスタのゲート電極を構成する第２のゲート構成膜を形成する工程と、を具備する。
【００４１】
【発明の実施の形態】
第１実施形態
以下、本発明の第１実施形態に係る半導体装置の製造方法を図８から図１９を参照して説明する。
【００４２】
図８はこの発明の第１実施形態〜第５実施形態に係る半導体装置の製造方法を説明するための図面であり、同一基板上に膜厚や材料の異なるゲート電極／ゲート絶縁膜が形成される半導体装置の平面構成を示している。図９から図１２は第１実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線ＸＩａ−ＸＩａでの断面を右側に、破断線ＸＩｂ−ＸＩｂの断面を左側に示している。図１３から図１６は図９から図１２に示される各工程における半導体装置の上面図である。図１７から図１８は第１実施形態の製造方法を説明するための図面であり、図８に示される破断線ＸＩＩＩ−ＸＩＩＩでの断面図を示す。図１９は第１実施形態の製造方法において図１０（ｃ）と図１４（ｃ）に示される工程時の半導体装置の斜視図を示す。
【００４３】
図８において、参照符号１は素子分離領域、参照符号２はゲート配線領域、参照符号３ａ，３ｂは拡散領域を示している。
【００４４】
先ず、シリコン基板２０１にウエル領域（図示せず）やＳＴＩ構造の素子分離領域２０２が形成される。その後、ゲート酸化膜２０３が熱酸化法で形成され、その上にポリＳｉ膜２０４、シリコン窒化膜２０５がそれぞれＣＶＤ法で積層形成される（図９（ａ）、図１３（ａ））。ポリＳｉ膜２０４中のドーパント不純物は、成膜中に添加しても、成膜後にイオン注入法などで導入しても良い。
【００４５】
次に、ポリＳｉ膜２０４／シリコン窒化膜２０５の積層膜がリソグラフィー／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）層が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜２０７が形成される。このようにして、ダミーのゲート配線、および側壁絶縁膜２０７からなるダミーゲート配線構造が形成される。続いて、このダミーゲート配線構造をマスクとして、不純物のイオン注入が行われる。その後、熱処理を行うことによりソース・ドレイン拡散領域２０６が形成される。続いて、ＣＶＤ法で全面にシリコン酸化膜２０８が形成され、ダミーゲート構造を全域が覆われる。その後、シリコン窒化膜２０５をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜２０８が研磨され、全面が平坦化される（図９（ｂ）、図１３（ｂ））。
【００４６】
次に、主として第１のトランジスタが形成される領域（図８の拡散領域３ａ）をフォトレジスト２０９で覆い、ＳｉＮ４膜２０５およびポリＳｉ膜２０４が、それぞれ例えば加熱燐酸溶液およびヒドラジン溶液で順次除去され、これにより、溝部２１０が形成される。続いて、溝部２１０の底面に露出したゲート酸化膜２０３を通してチャネルイオン注入が行われた後、この露出領域のゲート酸化膜２０３が希フッ酸溶液で除去される（図１０（ｃ）、図１４（ｃ）、図１７（ａ））。
【００４７】
ここで、第２のトランジスタが形成される領域（図８の拡散領域３ｂ）に形成されたダミーゲート構造が取り除かれた状態を、図１９に示す。
【００４８】
次に、露出された領域のシリコン基板２０１の表面に熱酸化法によりゲート酸化膜２１１が形成され、さらに全面にタングステン膜２１２が形成される（図１０（ｄ）、図１４（ｄ）、図１７（ｂ））。
【００４９】
次に、ＣＭＰ法で溝部以外に形成されたタングステン膜２１２が除去され、溝内にのみタングステン膜２１２が残置される（図１１（ｅ）、図１５（ｅ））。
【００５０】
続いて、ポリＳｉ膜２０４上のＳｉＮ膜２０５を、加熱燐酸溶液により剥離することにより、ポリＳｉ膜２０４が露出され、溝部２１３が形成される（図１１（ｆ）、図１５（ｆ））。
【００５１】
次に、タングステン膜２１４が全面に堆積される。タングステン膜２１４を堆積しない場合には、ゲート酸化膜２１１を形成する際にポリＳｉ膜２０４の断面も酸化されて酸化シリコン膜２１１ａが形成されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁されてしまう。しかし、タングステン膜２１４が形成されることにより、ポリＳｉ膜２０４とタングステン膜２１２とがタングステン膜２１４を介して接続される（図１２（ｇ）、図１６（ｇ）、図１８（ｃ））。
【００５２】
次に、ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される（図１２（ｈ）、図１６（ｈ）、図１８（ｄ））。
【００５３】
以上のようにして主要な工程が終了し、ゲート酸化膜の膜厚が異なる第１および第２のトランジスタを比較的簡単な工程で作製することができる。この後は、通常の配線工程等を行い、半導体集積回路が完成される。
【００５４】
この第１実施形態によれば、最初に形成したゲート絶縁膜２０３は、直接フォトレジストと接することはない。又、他の工程を挟むことなく、ゲート絶縁膜２０３とその上に形成されるポリシリコン膜２０４とを連続的に形成することが可能となる。また、現状用いられている工程と同様に、最も厳しい微細化が要求されるゲート配線レベルのリソグラフィー／ドライエッチング工程が１回しかなく、工程的にも比較的容易なものとなる。
【００５５】
特に、従来の製造方法により製造された半導体装置と比較した場合、本願の効果がより明確に理解できる。従来の製造方法により製造された半導体装置における２つのトランジスタの境界部分の構成は、図７に示されるようになる。一方、前述したように、この発明の製造方法によって製造された半導体装置における２つのトランジスタの境界部分の構成は、図１８（ｄ）に示されるようになる。
【００５６】
これらの図面から明らかなように、従来の第１の問題点である、接続部で第１のゲート電極と第２のゲート電極との幅Ｗの重ね合わせ部分を設ける必要、が無くなる。従って、この重ね合わせ分だけ必ず素子分離領域の幅が広くなり、半導体装置全体の寸法が大きくなり、一枚のシリコン基板から取れるチップの数が減少するという不具合を回避することができる。これにより、半導体装置の製造コストを低減することができる。
【００５７】
更に、従来の第２の問題点である、半導体装置に段差が生じることを回避することができる。従って、この段差のため、その後の配線加工時のリソグラフィ／ドライエッチング工程が非常に複雑になったり、微細寸法の素子で構成された半導体装置を製造することが困難となるような不具合を解消することができる。
【００５８】
第２実施形態
次に、この発明の第２実施形態に係る半導体装置の製造方法について、図２０（ａ）から図２５（ｅ）を参照して説明する。
【００５９】
この第２実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。更に、第１実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付して詳細な説明は省略する。
【００６０】
図２０（ａ）から図２３（ｉ）は、この発明の第２実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線ＸＩａ−ＸＩａを右側に、破断線ＸＩｂ−ＸＩｂの断面を左側に示す。図２４（ａ）から図２５（ｅ）は、図８に示される破断線ＸＩＩＩ−ＸＩＩＩでの断面図を示す。
【００６１】
この第２実施形態の製造方法では、図２０（ａ）から図２１（ｃ）に示される工程、および図２４（ａ）に示される工程は、前述した第１実施形態における図９（ａ）から図１０（ｃ）に示される工程と、図１７（ａ）に示される工程と基本的に同じ工程である。従って、これらの工程については詳細な説明は省略して以降の工程について説明する。
【００６２】
図２１（ｃ）、図２４（ａ）における工程の後、全面にゲート絶縁膜２２１として例えばＳｉＯＮ膜等が堆積される。この第２実施形態では、このようにゲート絶縁膜２２１として堆積膜が用いられているため、側壁絶縁膜２０７の側面およびシリコン酸化膜２０８上にもゲート絶縁膜２２１が形成される（図２１（ｄ））。
【００６３】
続いて、ゲート絶縁膜２２１上にタングステン膜２１２が形成され、このタングステン膜２１２により溝内が埋め込まれる（図２２（ｅ）、図２４（ｂ））。
【００６４】
次に、ＣＭＰ法で溝部以外に形成されたタングステン膜２１２およびゲート絶縁膜２２１が除去され、溝内にのみタングステン膜２１２が残置される（図２２（ｆ）、図２４（ｃ））。
【００６５】
続いて、ポリＳｉ膜２０４上のＳｉＮ膜２０５が除去され、ポリＳｉ膜２０４が露出され、溝部２１３が形成される（図２２（ｇ））。
【００６６】
次に、タングステン膜２１４が全面に堆積される。ゲート絶縁膜２２１が堆積される際には、ポリＳｉ膜２０４の断面にもこのゲート絶縁膜が堆積されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁される。しかし、タングステン膜２１４が形成されることにより（図２４（ｃ））、ポリＳｉ膜２０４とタングステン膜２１２とがタングステン膜２１４を介して接続される（図２３（ｈ）、図２５（ｄ））。
【００６７】
次に、ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される（図２３（ｉ）、図２５（ｅ））。
【００６８】
以上のようにして主要な工程が終了し、ゲート絶縁膜の膜種が異なる第１および第２のトランジスタが比較的簡単な工程で作製される。この後は、通常の配線工程等が行われ、半導体集積回路が完成される。
【００６９】
この第２実施形態によっても、前述した第１実施形態と同様に、従来の第１および第２の問題点を解消することが可能となる。
【００７０】
第３実施形態
次に、この発明の第３実施形態に係る、半導体装置の製造方法について図２６（ａ）から図３０（ｅ）を参照して説明する。
【００７１】
この第３実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。更に、第１実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付して詳細な説明は省略する。
【００７２】
図２６（ａ）から図２８（ｇ）は、この発明の第３実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線ＸＩａ−ＸＩａを右側に、破断線ＸＩｂ−ＸＩｂの断面を左側に示す。図２９（ａ）から図３０（ｅ）は、図８に示される破断線ＸＩＩＩ−ＸＩＩＩでの断面図を示す。
【００７３】
この第３実施形態の製造方法では、図２６（ａ）から図２６（ｃ）に示される工程、および図２９（ａ）に示される工程は、前述した第１実施形態における図９（ａ）から図１０（ｃ）に示される工程と、図１７（ａ）に示される工程と基本的に同じ工程である。従って、これらの工程については詳細な説明は省略して以降の工程について説明する。
【００７４】
図２６（ｃ）、図２９（ａ）に示される工程の後、溝部において露出されたシリコン基板２０１の表面に熱酸化法でゲート酸化膜２１１が形成される（図２７（ｄ）、図２９（ｂ））。
【００７５】
続いて、ＳｉＮ膜２０５が除去されてポリＳｉ膜２０４が露出され、溝部２２２が形成される（図２７（ｅ）、図２９（ｃ））。
【００７６】
次に、タングステン膜２２３が全面に堆積される。ゲート酸化膜２１１が形成される際にポリＳｉ膜２０４の断面も酸化されて酸化膜２１１ａが形成されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁される。なお、ゲート絶縁膜２１１として堆積膜を用いた場合には、シリコン窒化膜２０５上に形成されたゲート絶縁膜を除去することが困難となる。このため、ゲート絶縁膜２１１には、熱酸化膜又は熱窒化膜、或いはこれらを併用した熱オキシナイトライド膜を用いることが好ましい（図２８（ｆ）、図３０（ｄ））。
【００７７】
次に、ＣＭＰ法によりタングステン膜２２３が研磨され、溝内にのみタングステン膜２２３が残置される（図２８（ｇ）、図３０（ｅ））。
【００７８】
以上のようにして、主要な工程が終了し、ゲート酸化膜の膜厚が異なる第１および第２のトランジスタを比較的簡単な工程で作製される。この後、通常の配線工程等が行われ、半導体集積回路が完成される。
【００７９】
これにより、工程がさらに簡略化される。
【００８０】
次に、前述した第１実施形態〜第３実施形態により製造される第１および第２のトランジスタを適用した例を、図３１、図３２を参照して説明する。
【００８１】
第１実施形態〜第３実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付している。
【００８２】
図３１（ａ）は、この発明をＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をＤＲＡＭのメモリセル部に、第２のトランジスタ（左側断面図）をロジック部に適用している。すなわち、メモリセル部には比較的厚いシリコン酸化膜２０３を用いることにより信頼性を確保し、ロジック部には薄いシリコン酸化膜２３１を用いることにより高速動作を確保している。
【００８３】
図３１（ｂ）は、この発明をＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をロジック部に、第２のトランジスタ（左側断面図）をメモリセル部に適用している。すなわち、ロジック部にシリコン酸化膜２０３が適用され、メモリセル部には強誘電体膜２３２が適用されている。
【００８４】
図３２（ａ）は、この発明をＥＥＰＲＯＭ（不揮発性メモリ）に適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をロジック部に、第２のトランジスタ（左側断面図）をメモリセル部に適用している。ロジック部にはシリコン酸化膜２０３が用いられ、メモリセル部には長期信頼性の要求されるトンネル酸化膜としてオキシナイトライド膜２３３が用いられている。また、メモリセル部のトランジスタのゲートにはタングステン膜の代わりにポリシリコン膜２１２ａが用いられている。
【００８５】
図３２（ｂ）は、この発明をＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）高速ロジックデバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をｎチャネルトランジスタに、第２のトランジスタ（左側断面図）をｐチャネルトランジスタに適用している。すなわち、ｎチャネルトランジスタにはシリコン酸化膜２０３を用い、ｐチャネルトランジスタにはオキシナイトライド膜２３４を用いている。また、ｎチャネルトランジスタではゲート電極を構成するポリＳｉ膜２０４にｎ型不純物が導入されており、ｐチャネルトランジスタではゲート電極がｐ型不純物を導入したポリシリコン膜２１２ｂおよびタングステン膜２１２ｃによって形成されている。これにより、従来、表面チャネル型ｐ型トランジスタで問題になっていた、ｐ型ポリＳｉからのゲート酸化膜を通しての基板へのボロンの染み出しを防止することができる。ｐチャネルトランジスタのゲートはｐ型不純物を導入したポリシリコン膜のみで形成してもよい。このような構成であっても、ｎチャネルトランジスタのゲート電極を構成するｎ型ポリシリコンと、ｐチャネルトランジスタのゲート電極を構成するｐ型ポリシリコンとは、タングステン膜２１４を介して確実に接続される。
【００８６】
このように、前述した第１実施形態〜第３実施形態によれば、ゲート絶縁膜の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。
【００８７】
第４実施形態
次に、この発明に係る第４実施形態の半導体装置の製造方法を図３３（ａ）から図３７（ｅ）を参照して説明する。
【００８８】
この第４実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態の説明で用いられた図８に示される構成と同様である。
【００８９】
図３３（ａ）から図３５（ｅ）は、この発明の第４実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線ＸＩａ−ＸＩａを右側に、破断線ＸＩｂ−ＸＩｂの断面を左側に示す。図３６（ａ）から図３７（ｅ）は、図８に示される破断線ＸＩＩＩ−ＸＩＩＩでの断面図を示す。
【００９０】
先ず、シリコン基板３０１にウェル領域（図示せず）やＳＴＩ構造の素子分離領域３０２が形成される。その後、第１のゲート酸化膜３０３が熱酸化法により形成され、その上に第１のゲート電極であるポリＳｉ膜３０４と、窒化タングステン膜３０５、タングステン膜３０６が、ＣＶＤ法あるいはスパッター法により、順次積層形成される。ポリＳｉ膜３０４中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入しても良い（図３３（ａ）、図３６（ａ））。
【００９１】
次に、ポリＳｉ膜３０４／窒化タングステン膜３０５／タングステン膜３０６の積層膜が、リソグラフィ／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ（ｌｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎＳｔｒｕｃｔｕｒｅ）層３０７が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜３０８が形成される。続いて、このゲート配線構造をマスクとして不純物のイオン注入が行われる。その後、短時間で高温熱処理（ＲＴＡ）を行うことでソース・ドレイン拡散領域３０９が形成される。続いて、ＣＶＤ法により全面にシリコン酸化膜３１０が形成され、これによりゲート構造全域が覆われる。その後、タングステン膜３０６をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜３１０が研磨され、全面が平坦化される（図３３（ｂ）、図３６（ｂ））。
【００９２】
次に、主として第１のトランジスタが形成される領域がフォトレジストで覆われ、第１のタングステン３０６／窒化タングステン３０５積層膜、およびポリＳｉ膜３０４が、それぞれ例えば硫酸／過酸化水素水混合溶液およびヒドラジン溶液で順次除去される。これにより、第２のトランジスタのゲート電極が形成される領域に、溝部３１２が形成される。続いて、溝部３１２の底面に露出したゲート酸化膜を通してチャネルイオン注入を行った後、この露出領域のゲート酸化膜３０３が希フッ酸溶液で除去される（図３４（ｃ）、図３６（ｃ））。
【００９３】
次に、露出した領域（溝部３１２）のシリコン基板の表面に、水素／水蒸気の混合ガスを含んだ雰囲気中でタングステンを酸化せずにシリコンのみを選択酸化する方法（特願平第８−７０１７１６号）により第２のゲート酸化膜３１３が形成される。例えば、水素／水蒸気／希釈窒素の流量比を２．７：１：１３．４とした雰囲気で温度８５０℃、圧力２００ｔｏｒｒ、１時間の条件で、タングステンを酸化させずに、シリコン基板上に約５０オングストロームのゲート酸化膜を形成することができる。その後、全面に第２のタングステン膜３１４が形成される。第２のゲート酸化膜を形成する際に通常の熱酸化法を用いるとポリＳｉ膜３０４の断面のみならず、タングステン膜３０６も酸化されて酸化シリコン膜が形成され、第１のタングステン膜３０６と第２のタングステン膜３１４とが絶縁されてしまうが、選択酸化法を用いることで第１のタングステン膜３０６と第２のタングステン膜３１４とが接続される（図３４（ｄ）、図３７（ｄ））。
【００９４】
次に、ＣＭＰ法で溝部以外に形成されたタングステン膜が除去され、溝部３１２内にのみタングステン膜が残置される（図３５（ｅ）、図３７（ｅ））。
【００９５】
以上のようにして主要な工程が終了し、ゲート配線構造が異なる第１および第２のトランジスタを簡単な工程で作成することができる。この後は、通常の配線工程が施され、半導体集積回路が完成される。
【００９６】
この第４実施形態によれば、前述した第１〜第３実施形態と同様に、ゲート絶縁膜やゲート電極の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。特に、この第４実施形態では、選択酸化法を適用することにより、第１のトランジスタが形成される領域に、フォトレジストを設ける必要が無くなる。
【００９７】
第５実施形態
次に、この発明に係る第５実施形態の半導体装置の製造方法について、図３８（ａ）から図４２（ｅ）を参照して説明する。
【００９８】
この第５実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。
【００９９】
図３８（ａ）から図４０（ｅ）は、この発明の第５実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線ＸＩａ−ＸＩａを右側に、破断線ＸＩｂ−ＸＩｂの断面を左側に示す。図４１（ａ）から図４２（ｅ）は、図８に示される破断線ＸＩＩＩ−ＸＩＩＩでの断面図を示す。
【０１００】
先ず、シリコン基板４０１にウェル領域（図示せず）やＳＴＩ構造の素子分離領域４０２が形成される。その後、第１のゲート酸化膜４０３が熱酸化法で形成され、その上に第１のゲート電極であるポリＳｉ膜４０４と、シリコン窒化膜４０５とがＣＶＤ法で積層形成される。ポリＳｉ膜４０４中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入しても良い（図３８（ａ）、図４１（ａ））。
【０１０１】
次に、ポリＳｉ膜４０４／シリコン窒化膜４０５の積層膜が、リソグラフィ／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ層４０７が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜４０８が形成される。続いて、このゲート配線構造をマスクとして不純物のイオン注入が行われる。その後、熱処理を行うことでソース・ドレイン拡散領域４０９が形成される。この後、ＣＶＤ法で全面にシリコン酸化膜４１０が形成され、これによりゲート構造全域が覆われる。その後、シリコン窒化膜４０５をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜４１０が研磨され、全面が平坦化される（図３８（ｂ）、図４１（ｂ））。
【０１０２】
次に、主として第１のトランジスタが形成される領域がフォトレジストで覆われ、Ｓｉ_３Ｎ_４膜が、例えば加熱燐酸溶液で除去され、これにより溝部４１２が形成される（図３９（ｃ）、図４１（ｃ））。
【０１０３】
次に、全面に窒化タングステン膜４１３およびタングステン膜４１４が順次形成される（図３９（ｄ）、図４２（ｄ））。
【０１０４】
更に、ＣＭＰ法で溝部４１２以外に形成された窒化タングステン膜４１３とタングステン膜４１４とを除去し、溝部４１２内にのみ窒化タングステン膜４１３とタングステン膜４１４とが残置される（図４０（ｅ）、図４２（ｅ））。
【０１０５】
以上のようにして主要な工程が終了し、ゲート配線構造が異なる第１および第２のトランジスタを簡単な工程で作成することができる。この後は、通常の配線工程が行われ、半導体集積回路が完成される。
【０１０６】
この第５実施形態によれば、ゲート絶縁膜が共通であるが、ゲート電極の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。
【０１０７】
【発明の効果】
以上説明したように本発明によれば、従来に問題とされていた、接続領域の確保や、半導体装置の段差を無くすことが可能となり、高信頼性および高速性を両立することのでき、同一基板上に膜厚／材料の異なるゲート電極／ゲート絶縁膜が形成された半導体装置の製造方法が提供される。
【図面の簡単な説明】
【図１】従来の半導体装置の平面構成を示す図。
【図２】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩａ−ＩＩａ、ＩＩｂ−ＩＩｂに沿った断面図。
【図３】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩａ−ＩＩａ、ＩＩｂ−ＩＩｂに沿った断面図。
【図４】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩａ−ＩＩａ、ＩＩｂ−ＩＩｂに沿った断面図。
【図５】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩＩ −ＩＩＩに沿った断面図。
【図６】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩＩ −ＩＩＩに沿った断面図。
【図７】図１に示される半導体装置の従来の製造工程を説明するための破断線ＩＩＩ −ＩＩＩに沿った断面図。
【図８】本発明により同一基板上に膜厚や材料の異なるゲート電極／ゲート絶縁膜が形成された半導体装置の平面構成を示す図。
【図９】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図１０】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図１１】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図１２】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図１３】図９の各工程における半導体装置の上面図。
【図１４】図９の各工程における半導体装置の上面図。
【図１５】図９の各工程における半導体装置の上面図。
【図１６】図９の各工程における半導体装置の上面図。
【図１７】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図１８】本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図１９】第１実施形態の製造方法において、図１０（ａ）、図１４（ａ）に示される工程時の半導体装置の斜視図。
【図２０】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２１】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２２】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２３】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２４】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図２５】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図２６】本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２７】本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２８】本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図２９】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図３０】本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図３１】第１実施形態〜第３実施形態の製造方法により製造された半導体装置の適用例を説明するための断面図。
【図３２】第１実施形態〜第３実施形態の製造方法により製造された半導体装置の他の適用例を説明するための断面図。
【図３３】本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図３４】本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図３５】本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図３６】本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図３７】本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図３８】本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図３９】本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図４０】本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩａ−ＸＩａ、ＸＩｂ−ＸＩｂに沿った断面図。
【図４１】本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【図４２】本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線ＸＩＩＩ−ＸＩＩＩに沿った断面図。
【符号の説明】
１…素子分離領域
２…ゲート配線領域
３ａ、３ｂ…拡散領域
２０１…シリコン基板
２０２…素子分離領域
２０３…ゲート酸化膜
２０４…ポリＳｉ膜
２０５…シリコン窒化膜
２０７、２０８…シリコン酸化膜
２０９…フォトレジスト
２１０…溝部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention For semiconductor device manufacturing method In particular, different materials and / or gate oxide films and / or gate electrodes of different thicknesses are formed on the same substrate. For semiconductor device manufacturing method Related.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a transistor constituting a large-scale integration (LSI) circuit device such as a DRAM (Dynamic Random Access Memory) generally uses a gate oxide film having a single film thickness. The advantage in this case is that the manufacturing process is simple, so that the cost can be kept low and the yield can be kept high. On the other hand, the latest transistors that pursue high-speed operation cannot be used, so there is also the aspect that performance must be sacrificed.
[0003]
In recent years, it has been required to form two types of gate insulating films and gate electrodes on the same substrate. This is because when two or more types of power supply voltages are applied to a circuit formed on the same semiconductor substrate, it is necessary to take measures such as increasing the thickness of the gate insulating film of the transistor in the high-voltage circuit portion due to reliability restrictions. That's why. For example, it is required that a gate insulating film of a transistor in a cell of a DRAM or an electrically erasable and programmable read-only memory (EEPROM) be thicker than a gate insulating film of another circuit portion.
[0004]
In a CMOS (complementary metal oxide semiconductor) circuit, conventionally, n ⁺ Usually, a polysilicon gate is used. However, in this device structure, it has become difficult to suppress the short channel effect of the PMOS transistor as the device becomes finer. ⁺ Polysilicon is used, and the gate electrode material of the NMOS transistor is n. ⁺ It is considered that a so-called dual gate structure using polysilicon is preferable. Also in this case, if the thickness of the gate insulating film can be further changed, higher-performance circuit operation can be expected.
[0005]
Normally, when two types of gate insulating films and gate electrodes are formed on the same substrate, it is performed by dividing a region on the same substrate into two regions using lithography means. An example is as follows.
[0006]
After forming the trench element isolation, a thermal oxide film is formed on the semiconductor substrate by thermal oxidation. Next, a photoresist is applied to the entire surface, and the photoresist is left only in the NMOS region by a photolithography process, and the photoresist in the PMOS region is removed. Using the photoresist thus patterned as a mask, the thermal oxide film in the PMOS region is removed by etching. Next, the photoresist is peeled off and removed, and a thermal oxide film is formed on the entire surface of the PMOS by thermal oxidation again. At this time, since the previously formed thermal oxide film remains in the NMOS region, the thickness of the oxide film in this region is larger than the oxide film in the PMOS region.
[0007]
However, in such a process, the gate oxide film in the NMOS region comes into direct contact with the photoresist. The photoresist contains a large amount of Na or heavy metal that degrades the film quality of the gate insulating film, and there is a risk that these impurities may be taken in the next oxidation step. Therefore, there arises a problem that the reliability and the yield of the element decrease.
[0008]
Another conventional method for manufacturing a semiconductor device will be described with reference to FIGS.
[0009]
FIG. 1 is a conceptual diagram of a planar configuration of a semiconductor device. Reference numeral 1 denotes an element isolation region, reference numeral 2 denotes a gate wiring region, and reference numerals 3a and 3b denote diffusion regions. Here, first and second transistors each having a gate insulating film and a gate electrode made of different materials are formed on different diffusion regions 3a and 3b.
[0010]
2 to 4 show a cross section taken along the line IIa-IIa shown in FIG. 1 on the right side and a cross section taken along the line IIb-IIb shown on the left side. 2 to 4 show the manufacturing process of the first transistor on the right side and the manufacturing process of the second transistor on the left side. 5 to 7 show cross sections taken along the line III-III shown in FIG.
[0011]
First, a well region (not shown) and an element isolation region 11 having an STI (Shallow Trench Isolation) structure are formed in a silicon substrate 10. Thereafter, a first gate oxide film 12 is formed by a thermal oxidation method, and a poly-Si film 13 as a first gate electrode is formed thereon by a CVD (Chemical Vapor Deposition) method. The dopant impurities in the poly-Si film 13 are added during the film formation or are introduced after the film formation by an ion implantation method or the like (FIGS. 2A and 5A).
[0012]
Next, the poly-Si film 13 is patterned by a lithography / dry etching technique so as to leave only a region where the first transistor is formed. After that, the exposed portion of the first gate oxide film 12 is etched and removed with the diluted hydrofluoric acid solution, and the silicon substrate 10 in that portion is exposed (FIGS. 2B and 5B).
[0013]
Next, a second gate oxide film 14 is formed on the exposed silicon substrate 10 by a thermal oxidation method. At this time, the silicon oxide film 14 is also formed by oxidizing the poly-Si film 13 as the first gate electrode and its side walls. Further, a poly-Si film 15 as a second gate electrode is formed thereon by a CVD method (FIGS. 3A and 6C).
[0014]
Thereafter, the second poly-Si film 15 is patterned by lithography / dry etching technology so as to leave only the region where the second transistor is formed. Thereafter, the thermal oxide film 14 formed on the exposed portion of the poly-Si film is etched and removed with a diluted hydrofluoric acid solution (FIGS. 3D and 6D).
[0015]
Thereafter, tungsten silicide (WSi) is used as a third gate electrode material for connecting the first gate electrode and the second gate electrode. ₂ ) 16 is formed on the entire surface of the substrate 10 (FIGS. 4E and 7E).
[0016]
Next, a tungsten silicide / poly Si (first and second gate electrode) film is processed into a gate wiring shape by lithography / dry etching technology (FIGS. 4F and 7E).
[0017]
Thereafter, through processes such as ordinary post-oxidation, side wall remaining, source / drain formation, and metallization, transistors having two types of structures having different gate oxide thicknesses are completed.
[0018]
The semiconductor integrated circuit manufactured by the above-described conventional transistor manufacturing method has the following problems.
[0019]
The first problem is that the width of the first gate electrode 13 and the width of the second gate electrode 15 at the connection portion is considered in consideration of the margin of misalignment in the lithography process, as is apparent from FIG. That is, it is necessary to always provide an overlapping portion of W. The channel portion, which is the active region of the transistor, needs to be formed apart from the overlapped portion, and the width of the element isolation region is always increased by the overlap. For this reason, the dimensions of the entire semiconductor device are inevitably increased, the number of chips that can be obtained from one silicon substrate is reduced, and the production cost is increased.
[0020]
The second problem is that a step occurs in the semiconductor device as shown in FIG. Because of this step, the subsequent lithography / dry etching step at the time of wiring processing becomes very complicated, and it becomes difficult to manufacture a semiconductor device composed of elements with fine dimensions.
[0021]
[Problems to be solved by the invention]
Thus, the conventional Method for manufacturing semiconductor device However, it has been difficult to form gate oxide films and / or gate electrodes having different materials and / or different thicknesses on the same substrate.
[0022]
An object of the present invention is to form gate electrodes and / or gate insulating films having different thicknesses and / or materials on the same substrate. Method for manufacturing semiconductor device It is to provide.
[0023]
[Means for Solving the Problems]
In order to solve the above problems and achieve the object, the present invention uses the following means.
[0024]
A method for manufacturing a semiconductor device according to one embodiment of the present invention includes a step of forming a first gate insulating film which is a component of a first transistor on a semiconductor substrate, and a step of forming a first gate insulating film on the first gate insulating film. A step of forming a first gate constituent film forming a gate electrode of the transistor, a step of forming a laminated film of a predetermined material on the first gate constituent film, and a step of forming a gate electrode of the first and second transistors Compatible with gate wiring including Do The laminated film Part of Forming a dummy wiring part having at least a structure obtained by patterning the dummy wiring part; Side wall Forming an insulating portion in the first region, and masking at least the first region in which the first transistor is formed in the second region in which the second transistor is formed. A first gate insulating film, Forming a first recess by removing the first gate constituent film and the laminated film; and forming a second gate insulating film serving as a component of a second transistor on the semiconductor substrate in the first recess. And a step of forming a second gate constituent film constituting the gate electrode of the second transistor in the first recess in which the second gate insulating film is formed.
[0041]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
Hereinafter, a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
[0042]
FIG. 8 is a view for explaining a method of manufacturing a semiconductor device according to the first to fifth embodiments of the present invention, in which gate electrodes / gate insulating films having different thicknesses and materials are formed on the same substrate. 1 shows a planar configuration of a semiconductor device. 9 to 12 are drawings for explaining each step in the manufacturing method according to the first embodiment. The cross section taken along the broken line XIa-XIa shown in FIG. 8 is shown on the right side, and the cross section taken along the broken line XIb-XIb shown in FIG. Shown on the left. FIGS. 13 to 16 are top views of the semiconductor device in the respective steps shown in FIGS. FIGS. 17 and 18 are views for explaining the manufacturing method of the first embodiment, and show cross-sectional views taken along the line XIII-XIII shown in FIG. FIG. 19 is a perspective view of the semiconductor device during the steps shown in FIGS. 10C and 14C in the manufacturing method of the first embodiment.
[0043]
In FIG. 8, reference numeral 1 denotes an element isolation region, reference numeral 2 denotes a gate wiring region, and reference numerals 3a and 3b denote diffusion regions.
[0044]
First, a well region (not shown) and an element isolation region 202 having an STI structure are formed in a silicon substrate 201. Thereafter, a gate oxide film 203 is formed by a thermal oxidation method, and a poly-Si film 204 and a silicon nitride film 205 are formed thereon by a CVD method, respectively (FIGS. 9A and 13A). The dopant impurities in the poly-Si film 204 may be added during the film formation or may be introduced after the film formation by an ion implantation method or the like.
[0045]
Next, the laminated film of the poly-Si film 204 / silicon nitride film 205 is patterned into a shape corresponding to the gate wiring by lithography / dry etching technology. Subsequently, ion implantation of impurities is performed using the patterned gate wiring as a mask to form an LDD (Lightly Doped Drain) layer. Thereafter, a silicon oxide film 207 is formed on the patterned side wall of the gate wiring. Thus, a dummy gate wiring structure including the dummy gate wiring and the sidewall insulating film 207 is formed. Subsequently, impurity ions are implanted using the dummy gate wiring structure as a mask. Thereafter, heat treatment is performed to form source / drain diffusion regions 206. Subsequently, a silicon oxide film 208 is formed on the entire surface by the CVD method, and the entire area of the dummy gate structure is covered. Thereafter, the silicon oxide film 208 is polished by a chemical mechanical polishing (CMP) method using the silicon nitride film 205 as a stopper, and the entire surface is flattened (FIGS. 9B and 13B).
[0046]
Next, a region where the first transistor is to be formed (diffusion region 3a in FIG. 8) is mainly covered with a photoresist 209, and the SiN4 film 205 and the poly-Si film 204 are sequentially removed with, for example, a heated phosphoric acid solution and a hydrazine solution, respectively. Thereby, the groove 210 is formed. Subsequently, after channel ion implantation is performed through the gate oxide film 203 exposed on the bottom surface of the groove 210, the gate oxide film 203 in this exposed region is removed with a diluted hydrofluoric acid solution (FIG. 10C, FIG. 14). (C), FIG. 17 (a)).
[0047]
Here, FIG. 19 shows a state where the dummy gate structure formed in the region where the second transistor is formed (the diffusion region 3b in FIG. 8) is removed.
[0048]
Next, a gate oxide film 211 is formed on the exposed surface of the silicon substrate 201 by a thermal oxidation method, and a tungsten film 212 is further formed on the entire surface (FIGS. 10D and 14D). 17 (b)).
[0049]
Next, the tungsten film 212 formed in portions other than the groove portion by the CMP method is removed, and the tungsten film 212 is left only in the groove (FIGS. 11E and 15E).
[0050]
Subsequently, the SiN film 205 on the poly-Si film 204 is peeled off with a heated phosphoric acid solution, so that the poly-Si film 204 is exposed and a groove 213 is formed (FIGS. 11F and 15F). .
[0051]
Next, a tungsten film 214 is deposited on the entire surface. When the tungsten film 214 is not deposited, the cross section of the poly-Si film 204 is also oxidized to form the silicon oxide film 211a when forming the gate oxide film 211, so that the poly-Si film 204 and the tungsten film 212 are insulated. Will be done. However, by forming the tungsten film 214, the poly-Si film 204 and the tungsten film 212 are connected via the tungsten film 214 (FIGS. 12G, 16G, and 18C). .
[0052]
Next, the tungsten film 214 is polished by the CMP method, and the tungsten film 214 is left only in the groove (FIG. 12 (h), FIG. 16 (h), FIG. 18 (d)).
[0053]
The main steps are completed as described above, and the first and second transistors having different gate oxide film thicknesses can be manufactured by relatively simple steps. Thereafter, a normal wiring process and the like are performed to complete the semiconductor integrated circuit.
[0054]
According to the first embodiment, the gate insulating film 203 formed first does not directly contact the photoresist. Further, the gate insulating film 203 and the polysilicon film 204 formed thereon can be formed continuously without interposing other steps. In addition, as in the currently used process, there is only one lithography / dry etching process at the gate wiring level that requires the strictest miniaturization, and the process is relatively easy.
[0055]
In particular, when compared with a semiconductor device manufactured by a conventional manufacturing method, the effect of the present application can be understood more clearly. FIG. 7 shows a configuration of a boundary between two transistors in a semiconductor device manufactured by a conventional manufacturing method. On the other hand, as described above, the configuration of the boundary between the two transistors in the semiconductor device manufactured by the manufacturing method of the present invention is as shown in FIG.
[0056]
As is apparent from these drawings, the first problem of the related art, that is, the necessity of providing the overlapping portion of the width W between the first gate electrode and the second gate electrode at the connection portion is eliminated. Therefore, it is possible to avoid the disadvantage that the width of the element isolation region is always increased by the amount of the overlap, the size of the entire semiconductor device is increased, and the number of chips that can be obtained from one silicon substrate is reduced. Thereby, the manufacturing cost of the semiconductor device can be reduced.
[0057]
Furthermore, it is possible to avoid the second problem of the prior art, that is, a step in the semiconductor device. Therefore, it is possible to eliminate the disadvantages that the step makes the subsequent lithography / dry etching process in wiring processing extremely complicated and makes it difficult to manufacture a semiconductor device composed of elements of fine dimensions. be able to.
[0058]
Second embodiment
Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.
[0059]
The plan configuration of the semiconductor device manufactured by the manufacturing method of the second embodiment is the same as the configuration shown in FIG. 8 used in the first embodiment. Further, components substantially the same as or corresponding to those of the first embodiment are denoted by the same reference numerals, and detailed description is omitted.
[0060]
FIGS. 20 (a) to 23 (i) are drawings for explaining each step in the manufacturing method according to the second embodiment of the present invention, and the broken line XIa-XIa shown in FIG. A cross section taken along line XIb-XIb is shown on the left. FIGS. 24A to 25E show cross-sectional views taken along the line XIII-XIII shown in FIG.
[0061]
In the manufacturing method according to the second embodiment, the steps shown in FIGS. 20A to 21C and the steps shown in FIG. 24A are the same as those shown in FIG. 10C is basically the same as the step shown in FIG. 10C and the step shown in FIG. Therefore, a detailed description of these steps will be omitted, and subsequent steps will be described.
[0062]
After the steps in FIGS. 21C and 24A, for example, a SiON film or the like is deposited as a gate insulating film 221 on the entire surface. In the second embodiment, since the deposited film is used as the gate insulating film 221, the gate insulating film 221 is also formed on the side surface of the sidewall insulating film 207 and on the silicon oxide film 208 (see FIG. d)).
[0063]
Subsequently, a tungsten film 212 is formed on the gate insulating film 221 and the trench is filled with the tungsten film 212 (FIGS. 22E and 24B).
[0064]
Next, the tungsten film 212 and the gate insulating film 221 formed in portions other than the groove portion by the CMP method are removed, and the tungsten film 212 is left only in the groove (FIGS. 22 (f) and 24 (c)).
[0065]
Subsequently, the SiN film 205 on the poly-Si film 204 is removed, the poly-Si film 204 is exposed, and a groove 213 is formed (FIG. 22 (g)).
[0066]
Next, a tungsten film 214 is deposited on the entire surface. When the gate insulating film 221 is deposited, the gate insulating film is also deposited on the cross section of the poly-Si film 204, so that the poly-Si film 204 and the tungsten film 212 are insulated. However, by forming the tungsten film 214 (FIG. 24C), the poly-Si film 204 and the tungsten film 212 are connected via the tungsten film 214 (FIGS. 23H and 25D). ).
[0067]
Next, the tungsten film 214 is polished by the CMP method, and the tungsten film 214 is left only in the groove (FIGS. 23 (i) and 25 (e)).
[0068]
The main steps are completed as described above, and the first and second transistors having different types of gate insulating films are manufactured by relatively simple steps. Thereafter, a normal wiring step and the like are performed, and the semiconductor integrated circuit is completed.
[0069]
According to the second embodiment, the first and second problems of the related art can be solved similarly to the first embodiment.
[0070]
Third embodiment
Next, a method for manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS.
[0071]
The plan configuration of the semiconductor device manufactured by the manufacturing method of the third embodiment is the same as the configuration shown in FIG. 8 used in the first embodiment. Further, components substantially the same as or corresponding to those of the first embodiment are denoted by the same reference numerals, and detailed description is omitted.
[0072]
FIGS. 26 (a) to 28 (g) are drawings for explaining each step in the manufacturing method according to the third embodiment of the present invention, and the broken line XIa-XIa shown in FIG. A cross section taken along line XIb-XIb is shown on the left. FIGS. 29A to 30E show cross-sectional views taken along the line XIII-XIII shown in FIG.
[0073]
In the manufacturing method according to the third embodiment, the steps shown in FIGS. 26A to 26C and the steps shown in FIG. 29A are the same as those shown in FIG. 10C is basically the same as the step shown in FIG. 10C and the step shown in FIG. Therefore, a detailed description of these steps will be omitted, and subsequent steps will be described.
[0074]
After the steps shown in FIGS. 26C and 29A, a gate oxide film 211 is formed by thermal oxidation on the surface of the silicon substrate 201 exposed in the groove (FIGS. 27D and 29D). (B)).
[0075]
Subsequently, the SiN film 205 is removed to expose the poly-Si film 204, and a groove 222 is formed (FIGS. 27E and 29C).
[0076]
Next, a tungsten film 223 is deposited on the entire surface. When the gate oxide film 211 is formed, the cross section of the poly-Si film 204 is also oxidized to form an oxide film 211a, so that the poly-Si film 204 and the tungsten film 212 are insulated. Note that when a deposited film is used as the gate insulating film 211, it is difficult to remove the gate insulating film formed over the silicon nitride film 205. For this reason, it is preferable to use a thermal oxide film or a thermal nitride film, or a thermal oxynitride film using them in combination as the gate insulating film 211 (FIGS. 28F and 30D).
[0077]
Next, the tungsten film 223 is polished by the CMP method, and the tungsten film 223 is left only in the groove (FIGS. 28G and 30E).
[0078]
As described above, the main steps are completed, and the first and second transistors having different gate oxide film thicknesses are manufactured by relatively simple steps. Thereafter, a normal wiring process and the like are performed, and the semiconductor integrated circuit is completed.
[0079]
This further simplifies the process.
[0080]
Next, an example in which the first and second transistors manufactured according to the above-described first to third embodiments are applied will be described with reference to FIGS.
[0081]
Components that are substantially the same as or correspond to the first to third embodiments are denoted by the same reference numerals.
[0082]
FIG. 31A shows a case where the present invention is applied to a DRAM (Dynamic Random Access Memory) mixed device. In this semiconductor device, a first transistor (right sectional view) is applied to a memory cell portion of a DRAM, and a second transistor (left sectional view) is applied to a logic portion. That is, reliability is ensured by using a relatively thick silicon oxide film 203 in the memory cell portion, and high-speed operation is ensured by using a thin silicon oxide film 231 in the logic portion.
[0083]
FIG. 31B shows a case where the present invention is applied to an FeRAM (Ferroelectric Random Access Memory) mixed device. In this semiconductor device, a first transistor (right side sectional view) is applied to a logic section, and a second transistor (left side sectional view) is applied to a memory cell section. That is, the silicon oxide film 203 is applied to the logic part, and the ferroelectric film 232 is applied to the memory cell part.
[0084]
FIG. 32A shows an example in which the present invention is applied to an EEPROM (non-volatile memory). In this semiconductor device, a first transistor (right side sectional view) is applied to a logic section, and a second transistor (left side sectional view) is applied to a memory cell section. The logic portion uses a silicon oxide film 203, and the memory cell portion uses an oxynitride film 233 as a tunnel oxide film requiring long-term reliability. In addition, a polysilicon film 212a is used instead of a tungsten film for the gate of the transistor in the memory cell portion.
[0085]
FIG. 32 (b) shows a case where the present invention is applied to a CMOS (complementary metal oxide semiconductor) high-speed logic device. In this semiconductor device, the first transistor (right sectional view) is applied to an n-channel transistor, and the second transistor (left sectional view) is applied to a p-channel transistor. That is, the silicon oxide film 203 is used for the n-channel transistor, and the oxynitride film 234 is used for the p-channel transistor. In the case of an n-channel transistor, an n-type impurity is introduced into the poly-Si film 204 forming a gate electrode. In the case of a p-channel transistor, the gate electrode is formed by a polysilicon film 212b and a tungsten film 212c into which a p-type impurity is introduced. I have. This can prevent boron seepage from the p-type poly-Si into the substrate through the gate oxide film, which has conventionally been a problem in the surface channel type p-type transistor. The gate of the p-channel transistor may be formed only of a polysilicon film into which a p-type impurity has been introduced. Even with such a configuration, the n-type polysilicon forming the gate electrode of the n-channel transistor and the p-type polysilicon forming the gate electrode of the p-channel transistor are reliably connected via the tungsten film 214. You.
[0086]
As described above, according to the above-described first to third embodiments, a plurality of transistors having different gate insulating film thicknesses and film types can be manufactured in a simple and highly reliable process. Thus, an integrated circuit that achieves both high reliability and high speed can be manufactured.
[0087]
Fourth embodiment
Next, a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS.
[0088]
The planar configuration of the semiconductor device manufactured by the manufacturing method of the fourth embodiment is the same as the configuration shown in FIG. 8 used in the description of the first embodiment.
[0089]
FIGS. 33 (a) to 35 (e) are drawings for explaining each step in the manufacturing method according to the fourth embodiment of the present invention, and the broken line XIa-XIa shown in FIG. A cross section taken along line XIb-XIb is shown on the left. FIGS. 36 (a) to 37 (e) show cross-sectional views taken along the line XIII-XIII shown in FIG.
[0090]
First, a well region (not shown) and an element isolation region 302 having an STI structure are formed in a silicon substrate 301. Thereafter, a first gate oxide film 303 is formed by a thermal oxidation method, and a poly-Si film 304 as a first gate electrode, a tungsten nitride film 305, and a tungsten film 306 are formed thereon by a CVD method or a sputtering method. The layers are sequentially formed. The dopant impurities in the poly-Si film 304 may be added during the film formation or may be introduced after the film formation by an ion implantation method or the like (FIGS. 33A and 36A).
[0091]
Next, the laminated film of the poly-Si film 304 / the tungsten nitride film 305 / the tungsten film 306 is patterned into a shape corresponding to the gate wiring by lithography / dry etching technology. Subsequently, ion implantation of impurities is performed using the patterned gate wiring as a mask, and an LDD (lightly doped drain structure) layer 307 is formed. Thereafter, a silicon oxide film 308 is formed on the patterned side wall of the gate wiring. Subsequently, ion implantation of impurities is performed using the gate wiring structure as a mask. Thereafter, by performing high-temperature heat treatment (RTA) in a short time, the source / drain diffusion region 309 is formed. Subsequently, a silicon oxide film 310 is formed on the entire surface by the CVD method, thereby covering the entire gate structure. Thereafter, the silicon oxide film 310 is polished by a chemical mechanical polishing (CMP) method using the tungsten film 306 as a stopper, and the entire surface is flattened (FIGS. 33B and 36B).
[0092]
Next, a region where the first transistor is to be formed is mainly covered with a photoresist, and the first tungsten 306 / tungsten nitride 305 stacked film and the poly-Si film 304 are respectively formed of, for example, a sulfuric acid / hydrogen peroxide mixed solution and It is sequentially removed with a hydrazine solution. Thus, a groove 312 is formed in a region where the gate electrode of the second transistor is formed. Subsequently, after channel ion implantation is performed through the gate oxide film exposed on the bottom surface of the groove 312, the gate oxide film 303 in this exposed region is removed with a diluted hydrofluoric acid solution (FIGS. 34C and 36C). )).
[0093]
Next, a method of selectively oxidizing only silicon without oxidizing tungsten in an atmosphere containing a mixed gas of hydrogen and water vapor is applied to the surface of the silicon substrate in the exposed region (groove 312) (Japanese Patent Application No. 8-701716). ), A second gate oxide film 313 is formed. For example, in an atmosphere in which the flow ratio of hydrogen / steam / diluted nitrogen is 2.7: 1: 13.4, the temperature is 850 ° C., the pressure is 200 torr, and the pressure is 200 h. A gate oxide film of 50 angstroms can be formed. After that, a second tungsten film 314 is formed on the entire surface. When a normal thermal oxidation method is used to form the second gate oxide film, not only the cross section of the poly-Si film 304 but also the tungsten film 306 is oxidized to form a silicon oxide film. Although the second tungsten film 314 is insulated, the first tungsten film 306 and the second tungsten film 314 are connected by using a selective oxidation method (FIGS. 34D and 37D). )).
[0094]
Next, the tungsten film formed in portions other than the groove portion by the CMP method is removed, and the tungsten film is left only in the groove portion 312 (FIGS. 35 (e) and 37 (e)).
[0095]
As described above, the main steps are completed, and the first and second transistors having different gate wiring structures can be formed by simple steps. Thereafter, a normal wiring process is performed to complete the semiconductor integrated circuit.
[0096]
According to the fourth embodiment, similarly to the above-described first to third embodiments, a plurality of transistors having different gate insulating films and gate electrode thicknesses and film types are manufactured in a simple and highly reliable process. be able to. Thus, an integrated circuit that achieves both high reliability and high speed can be manufactured. In particular, in the fourth embodiment, by applying the selective oxidation method, it is not necessary to provide a photoresist in a region where the first transistor is formed.
[0097]
Fifth embodiment
Next, a method of manufacturing a semiconductor device according to the fifth embodiment of the present invention will be described with reference to FIGS.
[0098]
The planar configuration of the semiconductor device manufactured by the manufacturing method of the fifth embodiment is the same as the configuration shown in FIG. 8 used in the first embodiment.
[0099]
FIGS. 38 (a) to 40 (e) are drawings for explaining each step in the manufacturing method according to the fifth embodiment of the present invention, and the broken line XIa-XIa shown in FIG. A cross section taken along line XIb-XIb is shown on the left. FIGS. 41A to 42E show cross-sectional views taken along the line XIII-XIII shown in FIG.
[0100]
First, a well region (not shown) and an element isolation region 402 having an STI structure are formed in a silicon substrate 401. Thereafter, a first gate oxide film 403 is formed by a thermal oxidation method, and a poly-Si film 404 serving as a first gate electrode and a silicon nitride film 405 are formed thereon by a CVD method. The dopant impurities in the poly-Si film 404 may be added during the film formation or may be introduced after the film formation by an ion implantation method or the like (FIGS. 38A and 41A).
[0101]
Next, the laminated film of the poly-Si film 404 / silicon nitride film 405 is patterned into a shape corresponding to the gate wiring by lithography / dry etching technology. Subsequently, ion implantation of impurities is performed using the patterned gate wiring as a mask, and an LDD layer 407 is formed. After that, a silicon oxide film 408 is formed on the patterned side wall of the gate wiring. Subsequently, ion implantation of impurities is performed using the gate wiring structure as a mask. Thereafter, heat treatment is performed to form source / drain diffusion regions 409. Thereafter, a silicon oxide film 410 is formed on the entire surface by the CVD method, thereby covering the entire gate structure. Thereafter, the silicon oxide film 410 is polished by a chemical mechanical polishing (CMP) method using the silicon nitride film 405 as a stopper, and the entire surface is flattened (FIGS. 38B and 41B).
[0102]
Next, a region where the first transistor is mainly formed is covered with a photoresist, and Si ₃ N ₄ The film is removed, for example, with a heated phosphoric acid solution, whereby a groove 412 is formed (FIGS. 39C and 41C).
[0103]
Next, a tungsten nitride film 413 and a tungsten film 414 are sequentially formed on the entire surface (FIGS. 39D and 42D).
[0104]
Further, the tungsten nitride film 413 and the tungsten film 414 formed in portions other than the trench 412 are removed by the CMP method, and the tungsten nitride film 413 and the tungsten film 414 are left only in the trench 412 (FIG. 40E). FIG. 42 (e)).
[0105]
As described above, the main steps are completed, and the first and second transistors having different gate wiring structures can be formed by simple steps. Thereafter, a normal wiring process is performed, and the semiconductor integrated circuit is completed.
[0106]
According to the fifth embodiment, a plurality of transistors having a common gate insulating film but different gate electrode thicknesses and film types can be manufactured in a simple and highly reliable process. Thus, an integrated circuit that achieves both high reliability and high speed can be manufactured.
[0107]
【The invention's effect】
As described above, according to the present invention, it is possible to secure a connection region and eliminate a step of a semiconductor device, which have been conventionally regarded as problems, thereby achieving both high reliability and high speed. Gate electrodes / gate insulating films with different thicknesses / materials were formed on the substrate Method for manufacturing semiconductor device Is provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a planar configuration of a conventional semiconductor device.
FIG. 2 is a sectional view taken along lines IIa-IIa and IIb-IIb for describing a conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 3 is a sectional view taken along lines IIa-IIa and IIb-IIb for explaining a conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 4 is a sectional view taken along lines IIa-IIa and IIb-IIb for describing a conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 5 is a sectional view taken along line III-III for explaining the conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 6 is a sectional view taken along line III-III for explaining the conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 7 is a sectional view taken along line III-III for explaining the conventional manufacturing process of the semiconductor device shown in FIG.
FIG. 8 is a diagram showing a plan configuration of a semiconductor device in which gate electrodes / gate insulating films having different thicknesses and materials are formed on the same substrate according to the present invention.
FIG. 9 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 10 is a sectional view of the semiconductor device taken along lines XIa-XIa and XIb-XIb of FIG. 8 for explaining the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
11 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 12 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
13 is a top view of the semiconductor device in each step of FIG. 9;
14 is a top view of the semiconductor device in each step of FIG. 9;
FIG. 15 is a top view of the semiconductor device in each step of FIG. 9;
FIG. 16 is a top view of the semiconductor device in each step of FIG. 9;
FIG. 17 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 18 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 19 is a perspective view of the semiconductor device in a step shown in FIGS. 10A and 14A in the manufacturing method according to the first embodiment;
FIG. 20 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 21 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 22 is a sectional view of the semiconductor device taken along lines XIa-XIa and XIb-XIb of FIG. 8 for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 23 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 24 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 25 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 26 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention;
FIG. 27 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
FIG. 28 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention;
FIG. 29 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 30 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 31 is a sectional view for explaining an application example of the semiconductor device manufactured by the manufacturing method according to the first to third embodiments.
FIG. 32 is a sectional view for explaining another application example of the semiconductor device manufactured by the manufacturing method according to the first to third embodiments.
FIG. 33 is a sectional view of the semiconductor device taken along lines XIa-XIa and XIb-XIb of FIG. 8 for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention;
FIG. 34 is a sectional view of the semiconductor device taken along lines XIa-XIa and XIb-XIb of FIG. 8 for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention;
FIG. 35 is a sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention;
FIG. 36 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
FIG. 37 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
FIG. 38 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along line XIa-XIa, XIb-XIb for explaining the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention;
FIG. 39 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along lines XIa-XIa and XIb-XIb for explaining the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
FIG. 40 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIa-XIa, XIb-XIb for explaining the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention;
FIG. 41 is a sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention;
FIG. 42 is a cross-sectional view of the semiconductor device shown in FIG. 8 taken along line XIII-XIII for explaining the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
[Explanation of symbols]
1: Element isolation region
2 ... Gate wiring area
3a, 3b ... diffusion region
201: silicon substrate
202: element isolation region
203: gate oxide film
204: poly-Si film
205: Silicon nitride film
207, 208: silicon oxide film
209 ... photoresist
210 ... groove

Claims

Forming a first gate insulating film as a component of a first transistor on a semiconductor substrate;
Forming a first gate constituent film constituting a gate electrode of a first transistor on the first gate insulating film;
Forming a laminated film of a predetermined material on the first gate constituent film;
Forming a dummy wiring portion having at least a structure obtained by patterning a portion of the laminated film corresponding to a gate wiring including a gate electrode of the first and second transistors;
Forming an insulating portion on the side wall of the dummy wiring portion;
At least the first region where the first transistor is formed is masked to remove the first gate insulating film, the first gate constituent film, and the laminated film in the second region where the second transistor is formed Forming a first concave portion by performing
Forming a second gate insulating film as a component of the second transistor on the semiconductor substrate in the first recess;
Forming a second gate constituent film constituting the gate electrode of the second transistor in the first concave portion in which the second gate insulating film is formed;
A method for manufacturing a semiconductor device comprising:

2. The method according to claim 1, further comprising, after the step of forming the dummy wiring section, a step of ion-implanting impurities for forming sources and drains of the first and second transistors using the dummy wiring section as a mask. A method for manufacturing a semiconductor device.

The step of forming the second gate constituent film in the first recess in which the second gate insulating film is formed includes forming a predetermined conductive film on the entire main surface side of the semiconductor substrate; 2. The method according to claim 1, further comprising the step of selectively leaving the conductive film in the first recess where the second gate insulating film is formed by selective polishing.

After the step of forming a second gate component film in the first recess in which the second gate insulating film is formed, the first film is removed by removing the laminated film formed in the first region. Forming a second concave portion in which the gate constituent film is exposed at the bottom, and forming a third concave portion in which the first gate constituent film forms the gate electrode of the first transistor in the second concave portion formed at the bottom. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of:

The step of forming the third gate constituent film in the second concave part in which the first gate constituent film is formed at the bottom includes the steps of forming a predetermined conductive film on the entire main surface side of the semiconductor substrate; 5. The method of manufacturing a semiconductor device according to claim 4 , further comprising the step of selectively leaving the conductive film in a second concave portion in which the first gate constituent film is formed at the bottom by mechanical mechanical polishing. .

After the step of forming a second gate insulating film in the first recess, the second gate insulating film is exposed at the bottom by removing the laminated film formed in the first region. Forming a second gate constituent film in the first concave part in which the second gate insulating film is formed, wherein the first gate constituent film is formed on the bottom. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a third gate constituent film forming a gate electrode of the first transistor is formed in the formed second recess.

In the step of forming a second gate constituent film in the first concave part in which the second gate insulating film is formed, the first gate constituent film is formed in the second concave part formed in the bottom part in the first concave part. Forming a third gate-constituting film constituting the gate electrode of the transistor includes forming a predetermined conductive film on the entire main surface side of the semiconductor substrate; and forming the conductive film by chemical mechanical polishing. 7. The method according to claim 6 , further comprising the steps of: selectively leaving the first gate constituent film in the first recess formed with the second gate insulating film and the second recess formed in the bottom. Manufacturing method of a semiconductor device.